データ転送方法、データ転送回路、出力回路、入力回路、半導体装置、電子装置
データ転送回路は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換して、単一のデータ転送線に出力する電圧電流変換回路を備えている。電流比較回路は、前記データ転送線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換し、電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換する。計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送方法、データ転送回路、出力回路、入力回路、及び出力回路及び／又は入力回路を使用する半導体装置と電子装置に関する。
【背景技術】
【０００２】
デジタル画像処理装置の高機能化、および高解像度化等を含めた高画質化に伴い、デジタル画像処理装置に搭載されるデジタル回路間、例えばＬＳＩ間において、大量かつ高速なデータ転送を行う必要性が高まっている。
【０００３】
図１は、プラズマディスプレイパネルを含む第１従来例のデジタル画像処理装置の構成を示すブロック図である。図１を参照して、デジタル画像処理装置は、画像処理ＬＳＩ５０１、バス配線５０２、ドライバ５０３、およびプラズマディスプレイパネル５０４を備えている。画像処理ＬＳＩ５０１は色空間変換、γ補正等の信号処理を施こし、その結果の画像データは、バス配線５０２によってドライバ５０３に転送され、プラズマディスプレイパネル５０４で表示される。
【０００４】
ここで解像度ＷＸＧＡ（Ｗｉｄｅ−ＸＧＡの略であり、４０９５画素×７６８ラインの画素数を意味する）のプラズマディスプレイパネルの上下半分ずつの領域が、現在市販されている２５６ビット４ポートのドライバにより駆動されるとする。この場合、画像処理ＬＳＩは、１２８本（４０９５画素÷２５６画素ｘ４ポートｘ２領域）のバス配線と対応する数の出力端子を必要とする。すなわち２値電圧データを扱うバス配線を用いる従来のデータ転送方法では、配線数やＬＳＩの入出力端子数を多量に必要とし、今後登場するであろう高解像度の装置のコストは高くなるものと予想される。
【０００５】
２値電圧データによるデータ転送において配線数やＬＳＩの入出力端子数が多量に必要となる課題は、２値電圧データではなく多値電圧データを用いることにより解決可能となる。例えば、２ビット、３ビットあるいは４ビットの２値電圧データが、４値、８値、あるいは１６値の多値電圧データに符号化されて送信側から送信され、受信側において、多値電圧データが元の２ビット、３ビット、および４ビットの２値電圧データに復元されるならば、上記課題は解決されることができる。このとき、配線数は、２値電圧データの転送の場合の１／２、１／３、あるいは１／４に削減できる。
【０００６】
しかしながら、高次の電圧多値化が行なわれる場合、電源電圧の制限のため各値の１ステップあたりの電圧が低下し、相対的にノイズ電圧が増加する。このため、受信側での多値の判別が困難になる。例えば、４ビットの２値電圧データが１６値化されて１本の配線で転送される場合、３．３Ｖの電源電圧では、１ステップあたりの電圧は約２００ｍＶとなる。このため、正常なデータ転送のためには、ノイズ電圧を１ステップ以下に抑えるとともに、受信側では約２００ｍＶの分解能をもたなければならない。一般に電圧データの高次の多値化はノイズマージンや分解能の点から困難である。
【０００７】
上記多値電圧データによるデータ転送の課題を解決するため、多値電流データによるデータ転送方法が提案されている。電流データの多値化は電圧データの多値化に比べてノイズマージンが広く、高次の多値化に適している。例えば特開２００１−１５６６２１にデータ伝送システム（第２従来例）が提案されている。図２は、このデータ伝送システムを示している。図２を参照して、送信側の内部回路６０１から出力される２値電圧データが、ＤＡコンバータ（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）６０２によって多値電圧データに変換される。多値電圧データが、ＰＭＯＳトランジスタ６０３によって多値電流データに変換される。多値電流データが１本のデータ線６０４により送信される。受信側では、多値電流データはカレントミラー回路６０５により受信され、ＡＤコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）６０６により元の２値電圧データに復元される。復元された２値電圧データが、内部回路６０７で使用される。この方法により、多値電圧データによるデータ転送よりも送受信間でノイズの影響を受けにくく、かつバス配線数が削減されたデータ転送が可能である。
【０００８】
しかしながら、第２従来例が、デジタル画像処理装置に適用される場合、以下の問題点がある。２値電圧データがＤＡコンバータ６０２によって多値電圧データに変換された後、ＰＭＯＳトランジスタ６０３により多値電流データに変換されている。従って、送信側において電圧データが依然としてノイズの影響を受けやすい。
【０００９】
また、送信側において高次の多値化が行われる場合に、ＤＡコンバータ６０２のハードウエア量が大きい。加えて、逐次比較型ＡＤコンバータ６０６が採用されており、多値電流データから２値電圧データへの変換では、上位ビットから順に値が確定される。このため、受信側において多値電流データから元の２値電圧データを復元するために長い時間が必要である。
【００１０】
送信側においてノイズの影響を受けにくく、かつ２値電圧データから多値電流データの変換に必要なハードウエア量が少なく、かつ受信側において多値電流データから元の２値電圧データへの復元を高速に行う、データ転送方法および回路が望まれる。
【特許文献１】特開２００１−１５６６２１公報
【発明の開示】
【００１１】
本発明の目的は、送信側においてノイズの影響を受けにくいデータ転送方法および回路を提供することである。
本発明の他の目的は、２値電圧データから多値電流データの変換に必要なハードウエア量が少ないデータ転送方法および回路を提供することである。
本発明のさらに他の目的は、受信側において多値電流データから元の２値電圧データへの復元を高速に行うデータ転送方法および回路を提供することである。
【００１２】
本発明の観点では、デジタル画像処理装置のデータ転送方法は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換し、前記多値電流データを単一のデータ線を介して転送し、前記データ線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換し、前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換し、前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元することにより達成される。
【００１３】
また、本発明の他の観点では、デジタル画像処理装置のデータ転送回路は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換する電圧電流変換回路と、前記多値電流データを転送する単一のデータ転送線と、前記データ転送線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換する電流比較回路と、前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換する電流電圧変換回路と、前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する計数回路とを具備する。
【００１４】
ここで、前記電圧電流変換回路は、前記ｎビットの各ビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成し、生成された電流を重ね合わせることによって前記ｎビットの前記第１の２値電圧データに比例する電流値を有する前記２ｎ値の前記多値電流データを前記データ転送線上に出力してもよい。
【００１５】
また、前記電流比較回路は、前記多値電流データを（２ｎ−１）ビットに展開し、前記（２ｎ−１）ビットの各々において、前記多値電流データの電流値が対応する閾値電流より大きいか否かに基づいてそのビットの論理値が決定された前記（２ｎ−１）ビットの２値電流データを出力してもよい。
また、前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データをビット単位で前記（２ｎ−１）ビットの前記第２の２値電圧データに変換してもよい。
【００１６】
また、前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データを入力し、論理”１”を有するビット位置に基づいて前記第１の２値電圧データを復元する論理回路を具備することが望ましい。
【００１７】
前記電圧電流変換回路は、前記ｎビットに対応して並列に設けられた第１回路群を備え、前記第１回路の各々は、前記ｎビットのうちの対応するビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成してもよい。この場合、前記第１回路の各々は、ソース端子が電源端子又は接地端子に接続され、ゲート端子とドレイン端子が接続される第１のトランジスタと、ゲート端子に外部からの前記ｎビットのうちの前記対応するビットの第１の２値電圧データが与えられ、ドレイン端子が前記第１のトランジスタのドレイン端子に接続される第２のトランジスタと、ソース端子が前記電源端子又は前記接地端子に接続され、ゲート端子が前記第１のトランジスタの前記ゲート端子に接続される第３のトランジスタとを具備することが望ましい。前記電圧電流変換回路は、前記第１回路の各々の前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される第１の定電流源を更に具備し、前記第１回路の各々の前記第３のトランジスタのドレインス端子は共通に前記データ転送線に接続されている。また、前記第１回路の各々の前記第３のトランジスタのゲートサイズは、外部から供給されるｎビットの前記第１の２値電圧データに応じて、２ｉに比例する出力電流値を有するように設定されていることが望ましい。
また、前記電流比較回路は、前記（２ｎ−１）ビットに対応して並列に設けられた第２回路群を備え、前記第２回路の各々は、前記多値電流データの電流値が対応する閾値電流より大きいとき、対応するビットの論理値を”１”に設定してもよい。この場合、前記電流比較回路は、前記多値電流データをドレインに受け、ゲート端子が前記ドレインに接続され、ソース端子が接地端子又は電源端子に接続された第４のトランジスタと、前記第２回路群を備え、前記第２回路の各々は、ゲート端子が前記第４のトランジスタのゲート端子と接続され、ソース端子が共通の接地端子又は共通の電源端子に接続される第５のトランジスタと、前記第５のトランジスタのドレイン端子と電源端子又は接地端子の間に接続され、前記閾値電流を流す第２の定電流源とを具備し、前記電流比較回路は、ＬＳＢから前記閾値電流に対応するビットまで、論理値が”１”に設定された前記（２ｎ−１）ビットの前記第２の２値電流データを出力してもよい。また、前記第２の定電流源は、所定のステップ単位で異なる前記（２ｎ−１）の閾値電流を流し、前記電流比較回路は、最大の閾値電流に対応するビットをＭＳＢ、最小の閾値電流に対応するビットを前記ＬＳＢとする（２ｎ−１）ビットの２値電流データを出力してもよい。
【００１８】
また、前記電流電圧変換回路は、前記２値電流データの前記（２ｎ−１）ビットにそれぞれ対応して並列に設けられた第３回路群を具備し、第３回路の各々は、前記（２ｎ−１）ビットの前記２値電流データの対応するビットを（２ｎ−１）ビットの第２の２値電圧データの対応するビットに変換してもよい。この場合、前記電流電圧変換回路は、第３の定電流源と、前記第３回路群とを具備し、前記第３回路の各々は、共通の電源端子又は共通の接地端子又に接続されたソース端子と、ドレイン端子に接続されたゲート端子を有する第６のトランジスタと、前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データを入力するゲート端子と、前記第３の定電流源と接続されたソース端子と、前記第６のトランジスタの前記ドレイン端子に接続されたドレイン端子を有する第７のトランジスタとを具備してもよい。
【００１９】
また、前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データのすべてのビットの論理が”０”であった場合に、全てのビットが論理”０”である前記ｎビットの前記第１の２値電圧データを復元し、前記（２ｎ−１）ビットの前記第２の２値電圧データのＬＳＢから論理”１”のビットの数の２進数に対応する前記ｎビットの前記第１の２値電圧データを復元する論理回路を具備してもよい。この場合、前記計数回路は、下位側３ビットのためのビット判定回路を具備し、前記ビット判定回路は、前記下位３ビットが論理”１”のとき論理”１”を出力する第１の３ビット入力ＡＮＤ回路と、第３ビットのみが論理”１”のとき論理”１”を出力する第２の３ビット入力ＡＮＤ回路と、前記第１の３ビット入力ＡＮＤ回路の出力と前記第２の３ビット入力ＡＮＤ回路の出力の論理和を計算するＯＲ回路を具備してもよい。
【００２０】
また、本発明の他の観点では、出力回路は、ｎビット（ｎは２以上の整数）の２値電圧データＸ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、２ｉに比例する電流値を出力するカレントミラー回路群とを具傭し、前記カレントミラー回路群の出力電流を重ね合わせることによって前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を生成する。
また、本発明の他の観点では、出力回路は、ｎビット（ｎは２以上の整数）の２値電圧データＸｉ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、前記２値電圧データＸｉの前記ｎビットの各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、互いに接続されるゲート端子とドレイン端子とを有する第１のトランジスタと、前記各ビットに対して設けられ、前記２値電圧データＸｉを与えられるゲート端子と、前記第１のトランジスタのドレイン端子に接続されたドレイン端子とを有する第２のトランジスタと、前記各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、前記第１のトランジスタのゲート端子に接続されたゲート端子と、多値電流データ出力線に接続されるドレイン端子とを有する第３のトランジスタと、前記ｎビットに対して設けられ、前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される定電流源とを具備し、前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を持つ多値電流データを前記多値電流データ出力線に出力する。
【００２１】
また、本発明の他の観点では、出力回路は、第１のトランジスタ乃至第３トランジスタが、外部から供給されるｎビット（ｎは２以上の整数）の２値電圧テータＸｉ（ｉは０以上でｎ−１以下の整数）の前記ｎビットにそれぞれ対応して並列に配置された第１のトランジスタ乃至第３トランジスタの組を具備し、
前記第１のトランジスタ及び前記第３のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第２のトランジスタのソース端子が共通の定電流に接続され、前記第３のトランジスタのドレイン端子が共通の多値電流データ線に接続され、前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を前記共通の多値電流データ出力線に出力する。この場合、前記第３のトランジスタのサイズが、前記２値電圧データＸｉに応じて２ｉに比例する出力電流値になるように設定されていることが望ましい。
【００２２】
また、本発明の他の観点では、入力回路は、電流比較回路と、電流電圧変換回路とを具備する。前記電流比較回路は、２ｎ値（ｎは２以上の整数）の単一の多値電流データを入力する入力部と、（２ｎ−１）個の独立したカレントミラー回路と、前記多値電流データは前記（２ｎ−１）個のカレントミラー回路に展開され、前記多値電流データの前記２ｎ値に対応する閾値電流を前記（２ｎ−１）個のカレントミラー回路にそれぞれ供給する（２ｎ−１）個の閾値電流源とを具備し、前記（２ｎ−１）個のカレントミラー回路の各々の電流駆動能力と前記（２ｎ−１）個の閾値電流源のうちの対応するものからの前記閾値電流に基づいて、（２ｎ−１）ビットのうちの対応するビットの２値電流データを出力し、前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する。この場合、前記電流比較回路は、前記（２ｎ−１）ビットの各ビットに対して設けられ、前記多値電流データが与えられるドレイン端子と、前記ドレイン端子に接続されたゲート端子と、共通の接地端子又は共通の電源端子に接続されたソース端子とを有する第４のトランジスタと、前記各ビットに対して設けられ、前記第４のトランジスタのゲート端子と接続されたゲート端子と、前記共通の接地端子又は前記共通の電源端子に接続されたソース端子とを有する第５のトランジスタと、前記各ビットに対して設けられ、前記第５のトランジスタのドレイン端子と前記共通の電源端子又は前記共通の接地端子の間に接続される定電流源とを具備してもよい。
【００２３】
また、本発明の他の観点では、入力回路は、電流比較回路と、電流電圧変換回路と具備する。前記電流比較回路は、外部から供給される２ｎ値（ｎは２以上の整教）の単一の多値電流データ入力に対して、並列に配置された、第５のトランジスタと前記多値電流データを判別するために使用される閾値電流を出力する閾値電流源の（２ｎ−１）個の組を具備し、前記電流比較回路は、前記第５のトランジスタのソース端子が共通の接地端子又は共通の電源端子に接続され、前記閾値電流源が共通の電源端子又は共通の接地端子に接続され、前記多値電流データと前記閾値電流源からの前記閾値電流に基づいて（２ｎ−１）ビットの２値電流データを出力し、前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する。この場合、前記電流比較回路は、前記第５のトランジスタのドレイン電流と前記閾値電流源の前記閾値電流とに基づいて、前記（２ｎ−１）ビット中の、前記多値電流データに対応するビットを検出し、最大の閾値電流に対応するビットを最上位ビットとする前記（２ｎ−１）ビットの前記２値電流データを出力してもよい。
【００２４】
また、前記電流電圧変換回賂は、前記（２ｎ−１）ビットの前記２値電流データ入力に対して、並列に配置された（２ｎ−１）個の回路部を具備し、前記（２ｎ−１）個の回路部の各々は、第６のトランジスタ及び第７のトランジスタを具備し、前記第６のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第６のトランジスタのゲート端子とドレイン端子が接続され、前記第７のトランジスタのソース端子が第３の定電流源に接続され、前記第７のトランジスタのゲート端子に前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データが入力され、前記第７のトランジスタのドレイン端子と接続される前記第６のトランジスタのドレイン端子から前記対応するビットの前記２値電圧データが出力されてもよい。この場合、前記第３の定電流源は、前記２値電流データの前記（２ｎ−１）ビットの各々に対して、論理”０”または”１”を示す電圧レベルを有する前記２値電圧データが出力されるように設定され、前記電流電圧変換回路は、最上位ビットの２値電流データに対応する２値電圧データを最上位ビット、最下位ビットの２値電流データに対応する２値電圧データを最下位ビットとする前記（２ｎ−１）ビットの前記２値電圧データを出力してもよい。
【００２５】
また、半導体装置は、上記の出力回路を具備してもいし、上記の入力回路を具備してもよい。また、電子装置は、上記の出力回路を具備してもいし、上記の入力回路を具備してもよい。
【図面の簡単な説明】
【００２６】
【図１】図１は、プラズマディスプレイパネルを含む第１従来例のデジタル画像処理装置の構成を示すブロック図である。
【図２】図２は、第２従来例のデータ伝送システムの構成を示すブロック図である。
【図３】図３は、本発明のデータ転送回路の構成を示すブロック図である。
【図４】図４は、本発明の第１実施例によるデータ転送回路の詳細な回路構成を示す回路図である。
【図５】図５は、本発明の第２実施例によるデータ転送回路の回路構成を示す回路図である。
【図６】図６は、閾値電流源と、１６値電流データの論理の関係を示す図である。
【図７】図７は、本発明の第３実施例によるデータ転送回路の回路構成を示す回路図である。
【図８】図８は、本発明の第４実施例によるデータ転送回路の回路構成を示す回路図である。
【図９】図９は、本発明が適用される電子装置の第１応用例を示す回路図である。
【図１０】図１０は、本発明が適用される電子装置の第２応用例を示す回路図である。
【図１１】図１１は、本発明が適用される電子装置の第２応用例を示す回路図である。
【図１２】図１２は、本発明が適用される電子装置の第３応用例を示す回路図である。
【図１３】図１３は、本発明が適用される電子装置の第４応用例としてのチューナーを示す回路図である。
【図１４】図１４は、本発明が適用される電子装置の第５応用例としてのパーソナルコンピュータを示す回路図である。
【図１５】図１５は、本発明の多値電流データ転送方式が適用されたカラーＰＤＰモジュールの回路構成を示す回路図である。
【図１６】図１６は、従来のテータドライバが適用されたワイドＸＧＡカラーＰＤＰモジュールの回路構成を示す回路図である。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明のデータ転送回路を、添付図面を参照して詳細に説明する。
図３は、本発明のデータ転送回路の構成を示すブロック図である。この例では、１６値電流データが転送される。図３を参照して、データ転送回路は、電圧電流変換回路１０１、データ転送部１０２、電流比較回路１０３、電流電圧変換回路１０４、および計数回路１０５を具備している。
【００２８】
電圧電流変換回路１０１は送信側に設けられている。電圧電流変換回路１０１に外部より供給された４ビットの２値電圧データ（Ｘ３，Ｘ２，Ｘ２，Ｘ０）は、電圧電流変換回路１０１によって、２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データに変換される。電圧電流変換回路１０１から出力される１６値電流データは、データ転送部１０２により受信側に転送される。ここで２値電圧データは、論理”０”または論理”１”のいずれかをとり、１６値電流データは論理”０”から論理”１５”までのいずれかをとる。
【００２９】
受信側において、１６値電流データは、電流比較回路１０３によって各ビットの電流値に基づいて１５ビットの２値電流データとして出力される。ここで２値電流データは、論理”０”または論理”１”のいずれかをとる。論理”０”の１６値電流データは、全ビット論理”０”の２値電流データとして表わされ、論理”１”から論理”１５”の１６値電流データは、対応するビットの論理が”１”である２値電流データとして表わされる。
【００３０】
次に、１５ビットの２値電流データは電流電圧変換回路１０４によって、１５ビットの２値電圧データに変換される。ここで１５ビットの２値電圧データと１６値電流データとの対応は１５ビットの２値電流データの場合と同様である。
【００３１】
最後に、計数回路１０５によって１５ビットの２値電圧データの論理”１”の個数が計数され、元の４ビットの２値電圧データが復元される。
【００３２】
図４は、本発明の第１実施例によるデータ転送回路の回路構成を示す回路図である。転送回路は、電圧電流変換回路２０１、データ転送線２０２、電流比較回路２０３、電流電圧変換回路２０４、および計数回路２０５を具備する。この回路構成は、１６値電流データの転送のためのものであり、ビット数に依存して適宜変更される。
【００３３】
電圧電流変換回路２０１は、送信側に設けられている。電圧電流変換回路２０１は、第１のＰＭＯＳトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０、第２のＮＭＯＳトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０、第３のＰＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０と、第１の定電流源Ｖｒｅｆ１を備えている。
第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々において、ソース端子は電源端子に接続され、ゲート端子とドレイン端子が接続されている。さらに、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々のゲート端子は、第３のトランジスタグＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の対応するもののゲート端子に接続されている。さらに、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々のドレイン端子は、第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の対応するもののドレイン端子に接続されている。第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々において、ゲート端子に外部からの２値電圧データＸ３、Ｘ２、Ｘ１、Ｘ０のうち対応するものが供給されている。第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々のドレイン端子は、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のドレイン端子にそれぞれ接続されている。第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のソース端子は、第１の定電流源Ｖｒｅｆ１と接続されている。第３のトランジスタＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０では、ソース端子が電源端子に接続されている。第３のトランジスタＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の各々のゲート端子は、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のうちの対応するもののゲート端子に接続されている。第３のトランジスタＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の各々のドレイン端子は、共通ノードとしての多値電流データ出力線２０２に接続されている。第１の定電流源Ｖｒｅｆ１は第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のソース端子と接地の間に接続されている。
電圧電流変換回路２０１では、トランジスタの組（ＢＮ０、ＡＰ０、ＣＷ０）〜（ＢＮ３、ＡＰ３、ＣＷ３）と第１の定電流源Ｖｒｅｆ１により４組のカレントミラー回路が並列に形成されている。４組のカレントミラー回路は、第３のＰＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０から１：２：４：８の電流比をもつ電流を出力する。このために、第３のトランジスタＣＷ１、ＣＷ２、ＣＷ３の各々は、第３のトランジスタＣＷ０の２倍、４倍、８倍の電流値を出力可能であるようにゲートのサイズが設定されている。２値電圧データＸ３、Ｘ２、Ｘ１、Ｘ０が第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のゲート端子にそれぞれ供給されると、第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレイン端子を流れる電流が重ね合わされ、２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データとして共通ノードから１本の配線であるデータ転送線２０２に出力される。第１の定電流源Ｖｒｅｆ１は第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０およびそれらにそれぞれ対応する第１のトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０を流れる電流の最大値を規定するために設けられている。
【００３４】
さらに、外部から供給される２値電圧データがｎビットの場合が説明される。
電圧電流変換回路の第１のトランジスタ群ＡＰ０〜ＡＰｎ−１〜第３のトランジスタ群ＣＷ０〜ＣＷｎ−１で構成されるｎ個の回路部分が、外部から供給されるｎビットの２値電圧データに対して並列に配置される。回路部分の各々に含まれる第１のトランジスタＡＰ１と第３のトランジスタＣＷｉのソース端子が共通の電源端子に接続される。第２のトランジスタ群ＢＮ０〜ＢＮｎ−１のソース端子が第１の定電流源Ｖｒｅｆ１に接続される。第３のトランジスタ群ＣＷ０〜ＣＷｎ−１のドレイン端子が共通ノードとしての多値電流データ出力線２０２に接続される。電圧電流変換回路２０１の出力が多値電流データ出力線２０２に行われる。さらに、電圧電流変換回路２０１の第３のトランジスタ群ＣＷ０〜ＣＷｎ−１のサイズが、外部から供給されるｎビットの２値電圧データの重みに応じて、２ｉ（ｉ＝０〜ｎ−１）に比例する出力電流値を有するように設定されている。送信側の電圧電流変換回路２０１から受信側の電流比較回路２０３へ、多値電流データ出力線２０２を介して、多値電流データが転送される。
【００３５】
電流比較回路２０３は、第４のＮＭＯＳトランジスタＤＮ１、第５のＮＭＯＳトランジスタ群ＥＮ０〜ＥＮ１４、および閾値電流源群Ｉ０〜Ｉ１４からなる第２の定電流源Ｖｒｅｆ２を備えている。第４のトランジスタＤＮ１において、多値電流データがドレイン端子に与えられる。第４のトランジスタＤＮ１のドレイン端子とゲート端子が接続され、ソース端子が接地される。第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々において、ゲート端子が第４のトランジスタＤＮ１のゲート端子と接続され、ソース端子が接地されている。第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々のドレイン端子は、閾値電流源群Ｉ０〜Ｉ１４と接続される。閾値電流源群Ｉ０〜Ｉ１４は、第５のトランジスタ群ＥＮ０〜ＥＮ１４のドレイン端子と電源端子の間に接続されている。こうして、第４のトランジスタＤＮ１と第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々はカレントミラー回路を構成している。
【００３６】
第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々は第４のトランジスタＤＮ１と同等の電流値の電流を流せるようにゲートのサイズが設定されている。データ転送線２０２から第４のトランジスタＤＮ１に供給される１６値電流データを１５個複製する役割を果たす。さらに第５のトランジスタ群ＥＮ０〜ＥＮ１４と直列に接続された閾値電流源Ｉ０〜Ｉ１４の各々は閾値電流を対応する第５のトランジスタに供給する。閾値電流は、電圧電流変換回路２０１の供給される２値電圧データにより示される１５値に対応している。例えば、第５のＮＭＯＳトランジスタＥＮｉに閾値電流Ｉｉが供給される。これにより、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより小さいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が増加する。反対に、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより大きいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が減少する。こうして、１６値電流データと各閾値電流との大小比較が行われ、第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々のドレイン端子にそれぞれ比較結果として１５ビットの２値電流データが、時系列的ではなく、同時に得られる。ここで最も大きな閾値電流源との比較結果を最上位ビットＭＳＢ、最も小さな閾値電流源との比較結果を最下位ビットＬＳＢとする。第５のＮＭＯＳトランジスタＥＮ０〜ＥＮ１４の各々と第４のＮＭＯＳトランジスタＤＮ１はカレントミラー回路を構成する。閾値電流源群Ｉ０〜Ｉ１４は対応するミラー回路に閾値電流を供給している。
【００３７】
ただし、図６に示されるように、閾値電流源群Ｉ０〜Ｉ１４は、１６値電流データの論理”０”から論理”１５”を判別可能な値に設定されているものとする。例えば閾値電流源Ｉ０は１６値電流データの論理”０”とそれ以上（論理”１”から論理”１５”）を判別可能な値、閾値電流源Ｉ１は１６値電流データの論理”１”以下（論理”０”および論理”１”）とそれ以上（論理”２”から論理”１５”）を識別可能な値、閾値電流源Ｉ１４は１６値電流データの論理”１４”以下（論理”０”から論理”１４”）とそれ以上（論理”１５”）を識別可能な値に設定されている。
【００３８】
外部から供給される２値電圧データがｎビットの場合が説明される。電流比較回路２０３において、第５のトランジスタ群ＥＮ０〜ＥＮｎ２−２と閾値電流源群Ｉ０〜Ｉｎ２−２で構成される回路部分が、２ｎ値の多値電流データ入力に対して２ｎ−１個並列に配置される。回路部分の各々に含まれる第５のトランジスタＥＮ０〜ＥＮｎ２−２のソース端子が接地され、閾値電流源群Ｉ０〜Ｉｎ２−２が共通の電源端子に接続され、第５のトランジスタ群ＥＮ０〜ＥＮｎ２−２のドレイン端子から電流比較回路２０３の比較結果が出力される。電流比較回路２０３の閾値電流源群Ｉ０〜Ｉｎ２−２は、２ｎ値の多値電流データを判別可能な２ｎ−１種類の電流閾値をもつように設定されている。電流比較回路２０３は、多値電流データ入力値と各電流閾値とを比較し、最も大きな電流閾値による比較結果を最上位桁、最も小さな電流閾値による比較結果を最下位桁とする、２ｎ−１桁の重みつき２値電流データを出力する。
【００３９】
電流電圧変換回路２０４は、第６のＰＭＯＳトランジスタ群ＦＰ０〜ＦＰ１４および第７のＮＭＯＳトランジスタ群ＧＮ０〜ＧＮ１４、および第３の定電流源Ｖｒｅｆ３を備えている。第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々において、ソース端子が電源端子に接続され、ゲート端子がドレイン端子と接続されている。さらに、第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々のゲート端子は計数回路２０５と接続されている。さらに、第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々のドレイン端子は、第７のトランジスタ群ＧＮ０〜ＧＮ１４の対応するもののドレイン端子と接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々において、ゲート端子に電流比較回路２０３から対応するビットの２値電流データが供給されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のドレイン端子は、第６のトランジスタ群ＦＰ０〜ＦＰ１４の対応するもののドレイン端子に接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子は、第３の定電流源Ｖｒｅｆ３と接続されている。第３の定電流源Ｖｒｅｆ３は、第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子と接地端子の間に接続されている。
電流比較回路２０３では、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより小さいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が増加する。反対に、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより大きいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が減少する。電流電圧変換回路２０４では、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより小さいとき、第７のトランジスタＧＮｉのゲート電圧は高くなり、第７のトランジスタＧＮｉはオンし、対応するビットは論理”０”になる。一方、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより大きいとき、第７のトランジスタＧＮｉのゲート電圧は低くなり、第７のトランジスタＧＮｉはオフし、対応するビットは論理”１”になる。こうして、電流比較回路２０３の出力である１５ビットの２値電流データを適正な電圧レベルをもつ１５ビットの２値電圧データに変換して出力する。第３の定電流源Ｖｒｅｆ３は出力電圧のレベルシフトを行うために設けられている。
【００４０】
さらに、外部から供給される２値電圧データがｎビットの場合が説明される。
電流電圧変換回路の第６のトランジスタ群ＦＰ０〜ＦＰｎ２−２および第７のトランジスタ群ＧＮ０〜ＧＮｎ２−２で構成される回路部分が、２ｎ−１個の２値電流データ入力に対して２ｎ−１個並列に配置されている。回路部分の各々に含まれる第６のトランジスタ群ＦＰ０〜ＦＰｎ２−２の各々のソース端子が共通の電源端子に接続される。第７のトランジスタ群ＧＮ０〜ＧＮｎ２−２の各々のソース端子が第３の定電流源Ｖｒｅｆ３に接続される。第６のトランジスタ群ＦＰ０〜ＦＰｎ２−２の各々のドレイン端子から電流電圧変換回路２０４の変換結果が出力される。電流電圧変換回路２０４の第３の定電流源Ｖｒｅｆ３が、２ｎ−１桁の２値電流データに対して、論理”０”または論理”１”を示す２値電圧データとして判別可能な電圧レベルを出力するように設定されている。こうして、電流電圧変換回路２０４は、最上位桁の２値電流データに対応する２値電圧データを最上位桁、最下位桁の２値電流データに対応する２値電圧データを最下位桁とする、２ｎ−１桁の重みつき２値電圧データを出力する。
【００４１】
また、計数回路２０５は、電流電圧変換回路の出力である１５ビットの２値電圧データから、電圧電流変換回路２０１に供給される元の４ビット入力データＸ３、Ｘ２、Ｘ１、Ｘ０を復元する論理回路であり、その動作は図示された真理値表に従う。計数回路２０５は、いわゆるデコーダである。計数回路は、２ｎ−１個の２値電圧データ入力に関して、すべて論理”０”であった場合にｎビットの出力を”０”とし、論理”１”の個数をｎビットの２進数に対応付ける論理回路を具備する。
【００４２】
図５は、本発明のデータ転送回路の第２の実施例を示す回路図である。この例では、４値電流データの転送の例を示す。
転送回路は、電圧電流変換回路３０１、データ転送線３０２、電流比較回路３０３、電流電圧変換回路３０４、および計数回路３０５を備える。上記の第１の実施例に示す電圧電流変換回路２０１、電流比較回路２０３、電流電圧変換回路２０４、および計数回路２０５を４値電流データに適用するために必要な変更を除き、動作は同等である。
【００４３】
計数回路３０５では、３入力ＡＮＤ回路３０５−１〜３０５−４とＯＲ回路３０６と３０７を有している。ＡＮＤ回路３０５−２は、電流電圧変換回路２０４から出力される３ビットの２値電圧データの第０ビットと第１ビットを反転入力している。また、ＡＮＤ回路３０５−４は、第３ビットを反転入力している。ＡＮＤ回路３０５−１と３０５−２の出力はＯＲ回路３０６に供給されており、ＡＮＤ回路３０５−３と３０５−４の出力はＯＲ回路３０７に供給されている。こうして、２ビット２値電圧データに対して図４に示される真理値表が実現されている。こうして、最下位の３ビットについては上記の例に従って、３ビットの電圧データが２ビットの２値電圧データに変換される。
上位の４ビットの電圧データに対しても、同様にして、２ビットの２値電圧データに変換されることは明らかであろう。
【００４４】
以上、１６値および４値の多値電流データのデータ転送回路が詳細に説明されたが、より高次の多値化を含めた任意の多値電流データ転送に対しても、本発明が原理的に適用可能であることは明らかであろう。
【００４５】
本発明のデータ転送回路は、送信側において２値電圧データが２値電流データに変換されて転送される。従って、ノイズの影響を受けにくい。さらに、電圧電流変換回路２０１の第３のトランジスタ群ＣＷ０〜ＣＷｎ−１のサイズが、外部から供給されるｎビットの２値電圧データの重みに応じて、２ｉ（ｉ＝０〜ｎ−１）に比例する出力電流値を有するように設定されている。従って、ノイズの影響を受けにくく、２値電圧データから多値電流データの変換するために必要なハードウエア量が従来の回路より少ない。
本発明のデータ転送方法および回路は、受信側において多値電流データから元の２値電圧データへの復元を従来の回路より高速に行うことができる。
【００４６】
次に、本発明の第３実施例によるデータ転送回路について図７を参照して、説明する。図７を参照して、第３実施例のデータ転送回路は、電圧電流変換回路２０１、データ転送部２０２、電流比較回路２０３、電流電圧変換回路２０４Ａ、及び計数回路２０５を備えている。本発明の第３実施例によるデータ転送回路は、基本的に第１実施例のデータ転送回路と同様である。異なる点は、電流電圧回路２０４Ａの構成が異なる点である。
【００４７】
電流電圧変換回路２０４Ａは、第６のＰＭＯＳトランジスタ群ＦＰ０〜ＦＰ１４および第７のＮＭＯＳトランジスタ群ＧＮ０〜ＧＮ１４、および第３の定電流源Ｖｒｅｆ３を備えている。第３の定電流源Ｖｒｅｆ３は、電源端子に接続されている。第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々において、ソース端子が第３の定電流源Ｖｒｅｆ３に接続され、ゲート端子に電流比較回路２０３から対応するビットの２値電流データが供給されている。第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々のドレイン端子は、計数回路２０５と接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子は、第６のトランジスタ群ＦＰ０〜ＦＰ１４の対応するもののドレイン端子に接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のゲートは、そのドレイン端子に接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子は、接地されている。電流電圧変換回路２０４Ａは、電流比較回路２０３の出力である１５ビットの２値電流データを適正な電圧レベルをもつ１５ビットの２値電圧データに変換して出力する。第３の定電流源Ｖｒｅｆ３は出力電圧のレベルシフトを行うために設けられている。
【００４８】
上記のように、第３実施例のデータ転送回路では、図４の電流電圧変換回路２０４の第７のＮＭＯＳトランジスタ群と第６のＰＭＰＳトランジスタの役割が入れ替えられ、電流比較回路２０３の出力がＰＭＯＳトランジスタＦＰ０〜ＦＰ１４に与えられている。また、ＮＭＯＳトランジスタＧＮ０〜ＧＮ１４の各々のドレイン出力が計数回路に与えられ、元の入力データＸ０〜Ｘ３が復元される。
【００４９】
次に、本発明の第４実施例によるデータ転送回路について図８を参照して、説明する。図８を参照して、第４実施例のデータ転送回路は、電圧電流変換回路２０１Ａ、データ転送部２０２、電流比較回路２０３Ａ、電流電圧変換回路２０４、及び計数回路２０５を備えている。本発明の第４実施例によるデータ転送回路は、基本的に第１実施例のデータ転送回路と同様である。異なる点は、電圧電流変換回路２０１Ａと電流比較回路２０３Ａの構成が異なる点である。
【００５０】
電圧電流変換回路２０１Ａは、送信側に設けられている。電圧電流変換回路２０１Ａは、第１のＰＭＯＳトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０、第２のＮＭＯＳトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０、第３のＮＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０と、インバータ群ＩＶ０〜ＩＶ３、第１の定電流源Ｖｒｅｆ１を備えている。電圧電流変換回路２０１Ａでは、トランジスタの組（ＢＮ０、ＡＰ０、ＣＷ０）〜（ＢＮ３、ＡＰ３、ＣＷ３）と第１の定電流源Ｖｒｅｆ１により４組のカレントミラー回路が並列に形成されている。
【００５１】
第１の定電流源Ｖｒｅｆ１は電源端子に接続されている。第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々において、ソース端子は第１の定電流源Ｖｒｅｆ１に接続されている。ゲート端子には、インバータ群ＩＶ０〜ＩＶ３のうち対応するものを介して２値電圧データが供給されている。第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々のドレイン端子は、第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の対応するもののドレイン端子に接続されている。第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々のゲート端子は、そのドレイン端子に接続されている。第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のソース端子は接地されている。また、第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々のゲート端子は、第３のトランジスタグ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の対応するもののゲート端子に接続されている。第３のトランジスタグ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のソース端子も接地されている。さらに、第３のトランジスタグ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレイン端子は、共通データ転送部としての多値電流データ出力線２０２に接続されている。こうして、第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０と第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の対応するものの組は、カレントミラー回路を構成している。
【００５２】
４組のカレントミラー回路は、第３のＰＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０から１：２：４：８の電流比をもつ電流を出力する。このために、第３のトランジスタＣＷ１、ＣＷ２、ＣＷ３の各々は、第３のトランジスタＣＷ０の２倍、４倍、８倍の電流値を出力可能であるようにゲートのサイズが設定されている。２値電圧データＸ３、Ｘ２、Ｘ１、Ｘ０が第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のゲート端子に、インバータ群ＩＶ０〜ＩＶ３を介してそれぞれ供給されている。ゲート端子にそれぞれ供給されると、第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレイン端子を流れる電流が重ね合わされ、２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データとして共通ノードから１本の配線であるデータ転送線２０２に出力される。第１の定電流源Ｖｒｅｆ１は第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０およびそれらにそれぞれ対応する第１のトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０を流れる電流の最大値を規定するために設けられている。
【００５３】
また、電流比較回路２０３Ａは、第４のＰＭＯＳトランジスタＤＰ１、第５のＰＭＯＳトランジスタ群ＥＰ０〜ＥＰ１４、および閾値電流源群Ｉ０〜Ｉ１４からなる第２の定電流源Ｖｒｅｆ２を備えている。第４のトランジスタＤＰ１において、多値電流データがドレイン端子に与えられる。第４のトランジスタＤＰ１のドレイン端子とゲート端子が接続され、ソース端子が電源端子に接続される。第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々において、ゲート端子がそのドレイン端子と第４のトランジスタＤＰ１のゲート端子とに接続され、ソース端子が電源端子に接続されている。第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々のドレイン端子は、閾値電流源群Ｉ０〜Ｉ１４と接続される。閾値電流源群Ｉ０〜Ｉ１４は、第５のトランジスタ群ＥＰ０〜ＥＰ１４のドレイン端子と接地の間に接続されている。こうして、第４のトランジスタＤＰ１と第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々はカレントミラー回路を構成している。
【００５４】
第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々は第４のトランジスタＤＰ１と同等の電流値の電流を流せるようにサイズが設定されている。データ転送線２０２から第４のトランジスタＤＰ１に供給される１６値電流データを１５個複製する役割を果たす。さらに第５のトランジスタ群ＥＰ０〜ＥＰ１４と直列に閾値電流源Ｉ０〜Ｉ１４を配置することで、１６値電流データと各閾値電流とに基づいて、第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々のドレイン端子にそれぞれ比較結果として１５ビットの２値電流データが得られる。ここで最も大きな閾値電流源との比較結果を最上位ビットＭＳＢ、最も小さな閾値電流源との比較結果を最下位ビットＬＳＢとする。
【００５５】
ただし、図６に示されるように、閾値電流源群Ｉ０〜Ｉ１４は、１６値電流データの論理”０”から論理”１５”を判別可能な値に設定されているものとする。例えば閾値電流源Ｉ０は１６値電流データの論理”０”とそれ以上（論理”１”から論理”１５”）を判別可能な値、閾値電流源Ｉ１は１６値電流データの論理”１”以下（論理”０”および論理”１”）とそれ以上（論理”２”から論理”１５”）を識別可能な値、閾値電流源Ｉ１４は１６値電流データの論理”１４”以下（論理”０”から論理”１４”）とそれ以上（論理”１５”）を識別可能な値に設定されている。
【００５６】
電流電圧変換回路２０１Ａにおいて、４ビットの２値電圧データＸ０からＸ３をインバータ群ＩＶ０〜ＩＶ３で反転することにより得られる値が第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のゲート端子に供給される。第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレインは、電流比較回路２０３ＡのＰＭＯＳトランジスタＤＰ１からデータ転送線２０２を経由して、合計２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データを吸入し、該電流データを電流比較回路２０３Ａに与える。電流比較回路２０３Ａの２値電流データ出力は、図４と同等な構成の電流電圧変換回路２０４により２値電圧データに変換され、計数回路２０４により元の４ビットの２値電圧データＸ０〜Ｘ３に復元される。尚、本実施例においても、電流電圧変換回路２０４に図７の電流電圧変換回路２０４Ａが適用できることは明らかであろう。
【００５７】
次に、本発明のデータ転送回路が適用された第１応用例としての電子装置について説明する。
図９は、本発明のデータ転送回路が半導体集積回路（ＬＳＩ）間での多値データの転送に適用された電子装置の第１応用例を示している。電子装置は、第１のＬＳＩ６０１と、第２のＬＳＩ６０２と単一のデータ出力線６０５とを備えている。第１のＬＳＩ６０１は信号処理回路６１１と信号処理回路６１１から出力されるデジタルの４ビットデータを受けて、多値電流データに変換して電流データ出力線６０５上に出力する出力回路６０３を備えている。出力回路６０３は図４の電圧電流変換回路２０１と等価である。第２のＬＳＩ６０２は、外部から供給される多値電流データを受け、デジタル４ビットデータに変換する入力回路６０４と、入力回路６０４からのデジタル４ビットデータを受け、論理演算する信号処理回路６１２を具備する。入力回路６０４は図４の電流比較回路２０３、電流電圧変換回路２０４、計数回路２０５の組み合わせと等価である。
【００５８】
図９は、第１のＬＳＩ６０１のデータ出力回路が電流出力、第２のＬＳＩ６０２の入力回路６０４が電流入力である場合のシステム構成を簡略的に示している。すなわち、第１のＬＳＩ６０１に配置された出力回路６０３からデータ出力線２０２を介して第２のＬＳＩ６０２に配置された入力回路６０４に多値化された電流データを伝送することができる、繁１のＬＳＩ６０１にさらに入力回路６０４を、第２のＬＳＩ６０２にさらに出力回回路６０３を配置することにより、第１のＬＳＩ６０１と第２のＬＳＩ６０２間で双方向に多値化された電流データを伝送することもできる。
【００５９】
次に、本発明のデータ転送回路が適用された第２応用例としての電子装置について説明する。
図１０は、本発明のデータ転送回路が半導体集積回路（ＬＳＩ）間での多値データの転送に適用された電子装置の第２応用例を示している。電子装置は、第１のＬＳＩ６０６と、第２のＬＳＩ６０７とデータ出力線６０５とを備えている。第１のＬＳＩ６０６は信号処理回路６１１と信号処理回路６１１から出力されるデジタルの４ビットデータを受けて、多値電流データに変換して電流データ出力線２０２上に出力する出力回路６０８を備えている。出力回路６０８は図８の電圧電流変換回路２０１Ａと等価である。第２のＬＳＩ６０７は、外部から供給される多値電流データを受け、デジタル４ビットデータに変換する入力回路６０９と、入力回路６０９からのデジタル４ビットデータを受け、論理演算する信号処理回路６１２を具備する。入力回路６０９は図８の電流比較回路２０３Ａ、電流電圧変換回路２０４、計数回路２０５の組み合わせと等価である。電流電圧変換回路２０４に代えて、図７に示される電流電圧変換回路２０４Ａを使用することも可能である。
【００６０】
図１０は、第２応用例におけるＬＳＩの一部を示すブロック図である。ここでば、第１のＬＳＩ６０６のデータ出力回路６０８が電流入力、第２のＬＳＩ６０７の入力回路６０９が電流出力である場合のシステム構成を簡略的に示している。すなわち第１のＬＳＩ６０６に配置された出力回路６０８はデータ線２０２から電流データを吸い込み、第２のＬＳＩ６０７に配置された入力回路６０９はデータ線２０２に電流データを吐き出す。図１０に示される第２応用例は、図９に示される出力回路６０３を出力回路６０８に、図９の入力回路６０４を入力回路６０９に置き換えた以外は図９と同じ構成である。
このようにして第１のＬＳＩ６０６から第２のＬＳＩ６０７に多値化された電流データを伝送することができる。第１のＬＳＩ６０６にさらに入力回路６０９を、第２のＬＳＩ６０７にさらに出力回路６０８を配置することにより、第１のＬＳＩ６０６と第２のＬＳＩ６０７間で双方向に多値化された電流データを伝送することもできる。
【００６１】
次に、本発明のデータ転送回路が適用された第３応用例としての電子装置について説明する。
図１１は、本発明のデータ転送回路が電子機器間での多値データの転送に適用された電子装置の第３応用例を示している。電子システムは、第１の電子機器７０１と、第２の電子機器７０２とデータ出力線７０５とを備えている。第１の電子機器７０１はテレビチューナー、第２の電子機器は、表示装置である。第１の電子機器７０１はチューナー部７１１と出力回路７０３を具備する。出力回路７０３からデータ線７０５を介して第２の電子機器７０２に配置された入力回路７０４に多値化された電流データが伝送されることができる。第２の電子機器７０２は入力回路７０４と表示部７１２を具備する。入力回路７０４は第１の電子機器７０１から外部データ線７０５を介して供給される多値化された電流データを受け、デジタルデータに変換し、表示部７１２に出力する。こうして、多値化データは表示される。ここで、出力回路７０３は図４の電圧電流変換回路２０１に、入力回路７０４は図４の電流比較回路２０３、電流電圧変換回路２０４、計数回路２０５に相当するものである。
【００６２】
次に、本発明のデータ転送回路が適用された第４応用例としての電子装置について図１２を参照して説明する。
図１２は、本発明の出力回路を備えたテレビチューナーのブロック図である。テレビ放送の映像及び音声の電波が１つの受信アンデナで受信されるとき、複数のテレビ電波の中から受信しようとするチャンネルの電波を選択し、高周波増幅、スパーヘテロダイン検波を行い、音声中間周波と映像中間周波は取り出すのがチューナー部７２０である。従来のチューナーの主な機能はこのチューナー部７２０の携能である。しかし図１２に示されるテレビチューナーはデジタル出力を行うチューナーであるので、さらにＹ／Ｃ分離回路７２１と、Ａ／Ｄ変換回路７２２と、同期信号制御回路７２３、出力回路７２４を具備する。ここで、出力回路７０３は図４の電圧電流変換回路２０１に相当するものである。
【００６３】
チューナー部７２０から出力される映像中間周波（アナログ映像信号）はＹ／Ｃ分離回路７２１においてＲＧＢの各色の輝度信号に分解され、Ａ／Ｄ変換回路７２２においてＲＧＢ各色のデジタル信号に変換される。このＲＧＢのデジタル信号は出力回路７２４により多値電流データに変換され、外部に出力される。一方、同期信号制御回路７２３は映像中間周波に含まれている同期信号を検出し、これを基準としてデジタル同期信号及びデータクロック信号を生成し、外部に出力する。尚、デジタル同期信号をＲＧＢのデジタル信号と共に多値電流に変換することもできる。このようにすることにより電子機器間のインターフェイス線の数を減らすことができる。更に、ＲＧＢのそれぞれの多値電流データではなく、ＲＧＢのデジタル信号を一本の多値電流データに変換することもできる。これにより信号線は３本から１本に減らすことができる。
【００６４】
図１３は、本発明の入力回路が適用された第５応用例としての表示装置のブロック図である。ここでは、プラズマ表示を例に説明する。プラズマ表示装置は、デジタル信号処理・制御回路７３１とパネル部７３２から構成される。デイジタル信号処理・制御回路７３１は、入力回路７３４と、フレームメモリ７３５、メモリ制御回路７３６、ドライバ制御回路７３７から構成される。入力回路７３４は、データクロック信号とＲＧＢそれぞれの多値電流データを受信する。多値電流データには垂直同期信号、水平同期信号も含まれているものとする。入力回路７３４はデータクロック信号に同期して多値電流データを電流電圧変換する。入力回路７３４は図４の電流比較回路２０３、電流電圧変換回路２０４、計数回路２０５に相当する。多値電流データを電流電圧変換する方法は本明細書にて説明された方法による。垂直同期信号、水平同期信号は、変換されたＲＧＢそれぞれｍビットから成る３ｘｍビットの２値電圧データの何れかに割り当てられている。そこで、入力回路７２９はＲＧＢの多値電流データからＲＧＢそれぞれｍ−１ビットのデジタルデータ信号と垂直同期信号、水平同期信号を再生する。デジタルデータ信号は、フレームメモリ７３５、メモリ制御回路７３６を用いて、垂直同期信号、水平同期信号に従い、パネル部７３２で表示される形式である表示データに変換され、パネル部３２に転送される。ドライバ制御回路７３７はパネル部３２に転送された表示データに対応してパネル部７３２を制御する。入力回路７３４に供給される多値電流データの画素構成とパネル部７３２の画素構成が異なる場合は、フレームメモリ７３５、メモリ制御回路７３６により画像フォーマット変換を行うこともある。
【００６５】
パネル部７３２は、ＰＤＰパネル７５０と、走査電極を駆動する走査ドライバ７３８と、データ電極を駆動するデータドライバ７３９と、ＰＤＰパネル７５０及び走査ドライバ７３８にパルス電圧を供給する高圧パルス回路７４０とを備えている。ＰＤＰパネル７５０は１３６５個×７６８個に配列された画素を有するものとして構成されている。ＰＤＰパネル７５０においては、走査ドライバ７３８が走査電極を制御し、データドライバ７３９がデータ電極を制御することにより、これらの画素のうちの所定の画素の点灯又は非点灯が制御され、所望の表示が行われる。
この第５応用例の表示装置では、データクロック信号とＲＧＢそれぞれの多値電流データにより表示データのソースとなる電子機器が接続されることができる。ただし、表示モードが複数ある場合は、表示モードを制御する制御信号が必要になる。この制御信号も多値電流データにて伝送されることができることは言うまでもない。
なお、図１４では、データクロック信号は簡略化のため省略されている。他の実施例でもデータクロック信号は必要であるが、簡単化のために省略されている。
【００６６】
図１４は、本発明の出力回路が適用された第６応用例としてのパーソナルコンピュータを示すブロック図である。演算部８０１は従来のパーソナるコンピュータの機能を具備する回路部である。演算部８０１から表示用ＲＧＢデジタルデータ３ｘｋビット（ｋは２以上の整数）と、垂直同期信号１ビット、水平同期信号１ビット、データクロック１ビットが出力回路８０２に供給される。出力回路８０２はＲのデジタルデータｋビットに垂直同期信号１ビットを加えたｋ＋１ビットの２値電圧データをＲの多値電流データに、Ｇのデジタルデータｋビットに水平同期信号１ビットを加えたｋ＋１ビットの２値電圧データをＧの多値電流データに、Ｂのデジタルデータｋビットにダミー信号１ビットを加えたｋ＋１ビットの２値電圧データをＢの多値電流データに変換する。ｋ＋１ビットのデジタルデータを多値電流データに変換する方法は本発明の出力回路における電圧電流変換方法による。このようにして変換されたＲＧＢ各多値電流データと１ビットのデータクロックがパーソナルコンピュータの外部に出力される。
【００６７】
出力回路８０２は図４の電圧電流変換回路２０１に相当する。ただし、図１４では簡単のため入力がデジタル４ビット入力として記載されているが、実際は４ビット以上のビット構成が通常である。また簡単のため電圧電流変換回路は１系統した記載されていないが、ＲＧＢ各１系統が必要である。
このようにパーソナルコンビュータの表示データを従来のアナログＲＧＢ信号として出力する代わりにＲＧＢの各多値電流データと１ビットのデータクロックとして出力することにより、第４の実施形態のテレビチュナーと同じ信号形式でデータ転送をすることができる。すなわち、表赤装置のインターフェースとしてのパソコンで従来から使われるアナログＲＧＢ信号と、テレビを含めたビデ才機器で従来から使われる映像中間周波（アナログ映像信号）をＲＧＢ各多値電流データと１ビットのデータクロックに統合することができる。
【００６８】
次に、本発明のデータ転送回路が適用される第７応用例としてのカラーＰＤＰモジュールについて説明する。プラズマディスプレイなどの表示装置とのインターフェースに多値電流データを用いる例を図１５を参照して説明する。例として、カラープラズマディスプレイ（以下、カラーＰＤＰと略記）モジュールの代表的なデータドライバ動作電圧を挙げると、入力信号は５Ｖ、出力信号は７０Ｖである。
図１６にテータドライバを２５６ビット出力４相入力として用いた従来のワイドＸＧＡ（Ｗ−ＸＧＡ；１３６５ｘ７６８画素）カラーＰＤＰモジュール４の構成を示す。図１６に示されるように、従来のカラーＰＤＰモジュール４においては。デジタル信号・制御回路上の超高集積回路では３．３Ｖ以下の低電圧信号を用いた映像信号処理動作をしており、デジタル信号処理ボード１の出力段で５．０Ｖ信号に昇圧してデータドライバ２に送信している。データトライバは１ライン（１３６５画素）分のデータを同時にプラズマパネルに出力する。このため、ＷＸＧＡパネルでは１６個（１３６５ｘ３［ＲＧＢそれぞれ１画素〕／２５６＝＜１６）の２５６ビット出力データドライバ２が必要である。
【００６９】
各データドライバ２は、それぞれ４本の映像入力信号（Ｄａｔａ）と、１本のクロック入力信号（ＣＬＫ）と、１本のラッチイネーブル入力信号（ＬＥ）と、の合計６本の信号線を持つ。このため、デジタル信号処理ボード１からデータドライバ２へと出力される信号線３の数は６Ｘ１６＝９６本となる。ここで、データドライバ２は、レジスタと、電圧を変換（増幅）するレベル変換回路と高電圧出力バッファと、を備えている。このデータドライバ２には、転送クロック信号に同期してデジタル信号処理ボード１から転送される映像データ信号が供給される。映像データ信号はデータドライバ２のレジスタに保存され、ラッテイネーブル信号の入力に同期してレベル変換回路に送られる。データドライバ２に供給される信号は全て５．０Ｖ振幅であり、データドライバ２において、レベル変換回路への入力までの部分（レジスタを含む）が低電圧動作部２１であり、該低電圧動作部２１においては、５．０Ｖ振幅で処理される。また、レベル変換回路は、該電圧変換部２２であり、５．０Ｖ振幅の信号を７０Ｖ振幅に増幅する。また、データドライバ２において、レベル変換回路以降の部分（高電圧出力バツファを含む）が高電圧動作部である。レベル変換回路から出力された高電圧信号は、高電圧出力バッファを介してＰＤＰパネルに出力される、
【００７０】
図１６の従菜技術に本発明の多値電流データ転送方式を採用した例を図１５に示す。図１５に示されるように、デジタル信号・制御回路上のデータ転送回路８１１はメモリ回路８１１と出力回路８１２を具備する。メモリ回路ではデジタル２値のシリアルデータとして供給される信号を１６個の２５６ｂｉｔ出力データドライバ８０２用に分ける処理を行い、４ビットＸ１６ブロックのデータに分配する。ここまでは図７の例と同じ動作である。この４ビットのデータをそれぞれ１６個の出力回路８１２に入力する。出力回路８１２は本発明の電圧電流変換を行う回路であり、２値電圧の４ビット入力を１６値の多値電流データに変換する。すなわち、従来はそれぞれ４本の映像出力信号を出力データドライバに入力したが、本発明では１本の１６値の多値電流データを出力データドライバに入力するのみである。他の信号は図１６の場合と同様に必要である。従って、１本のクロック入力信号（ＣＬＫ）と、１本のラッチイネーブル入力信号（ＬＥ）を加え、合計３本の信号線を持つ。従って、データ転送回路８０１からデータドライバ８０２へと出力される信号線の教は３Ｘ１６＝４８本と、図１６の従来方式に比べて半減する。
【００７１】
第７応用例のデータドライバ８０２と図１５のデータドライバ２の相違は入力段に入力回路８２１を具備する点である。入力回路８２１は、本発明の電流比較回路、電流電圧変換回路、計数回路を具備する入力回路であり、１６値の多値電流データから２値電圧の４ビットを再生する。２値データに再生後のデータドライバ６０２の動作は、図１６の従来例と同様である。すなわち、データドライバ８０２はレジスタ８２２と、電圧を変換（増幅）するレベル変換回踏８２３と、高電圧出力バッファ８２４と、を備え、２値電圧に再生された映像データ信号はレジスタ８２２に保存され、ラッチイネーブル信号の入力に同期してレベル変換回路８２３に送られ、高電圧出力バッ７ア８２４を介してＰＤＰパネル８５０に出力される。
【００７２】
以上述べたように、本発明のデータ転送方法および回路は、送信側においてノイズの影響を受けにくい。また、本発明のデータ転送方法および回路は、２値電圧データから多値電流データに変換するために必要なハードウエア量が従来の回路より少ない。更に、本発明のデータ転送方法および回路は、受信側において多値電流データから元の２値電圧データへの復元を従来の回路より高速に行う。
【技術分野】
【０００１】
本発明は、データ転送方法、データ転送回路、出力回路、入力回路、及び出力回路及び／又は入力回路を使用する半導体装置と電子装置に関する。
【背景技術】
【０００２】
デジタル画像処理装置の高機能化、および高解像度化等を含めた高画質化に伴い、デジタル画像処理装置に搭載されるデジタル回路間、例えばＬＳＩ間において、大量かつ高速なデータ転送を行う必要性が高まっている。
【０００３】
図１は、プラズマディスプレイパネルを含む第１従来例のデジタル画像処理装置の構成を示すブロック図である。図１を参照して、デジタル画像処理装置は、画像処理ＬＳＩ５０１、バス配線５０２、ドライバ５０３、およびプラズマディスプレイパネル５０４を備えている。画像処理ＬＳＩ５０１は色空間変換、γ補正等の信号処理を施こし、その結果の画像データは、バス配線５０２によってドライバ５０３に転送され、プラズマディスプレイパネル５０４で表示される。
【０００４】
ここで解像度ＷＸＧＡ（Ｗｉｄｅ−ＸＧＡの略であり、４０９５画素×７６８ラインの画素数を意味する）のプラズマディスプレイパネルの上下半分ずつの領域が、現在市販されている２５６ビット４ポートのドライバにより駆動されるとする。この場合、画像処理ＬＳＩは、１２８本（４０９５画素÷２５６画素ｘ４ポートｘ２領域）のバス配線と対応する数の出力端子を必要とする。すなわち２値電圧データを扱うバス配線を用いる従来のデータ転送方法では、配線数やＬＳＩの入出力端子数を多量に必要とし、今後登場するであろう高解像度の装置のコストは高くなるものと予想される。
【０００５】
２値電圧データによるデータ転送において配線数やＬＳＩの入出力端子数が多量に必要となる課題は、２値電圧データではなく多値電圧データを用いることにより解決可能となる。例えば、２ビット、３ビットあるいは４ビットの２値電圧データが、４値、８値、あるいは１６値の多値電圧データに符号化されて送信側から送信され、受信側において、多値電圧データが元の２ビット、３ビット、および４ビットの２値電圧データに復元されるならば、上記課題は解決されることができる。このとき、配線数は、２値電圧データの転送の場合の１／２、１／３、あるいは１／４に削減できる。
【０００６】
しかしながら、高次の電圧多値化が行なわれる場合、電源電圧の制限のため各値の１ステップあたりの電圧が低下し、相対的にノイズ電圧が増加する。このため、受信側での多値の判別が困難になる。例えば、４ビットの２値電圧データが１６値化されて１本の配線で転送される場合、３．３Ｖの電源電圧では、１ステップあたりの電圧は約２００ｍＶとなる。このため、正常なデータ転送のためには、ノイズ電圧を１ステップ以下に抑えるとともに、受信側では約２００ｍＶの分解能をもたなければならない。一般に電圧データの高次の多値化はノイズマージンや分解能の点から困難である。
【０００７】
上記多値電圧データによるデータ転送の課題を解決するため、多値電流データによるデータ転送方法が提案されている。電流データの多値化は電圧データの多値化に比べてノイズマージンが広く、高次の多値化に適している。例えば特開２００１−１５６６２１にデータ伝送システム（第２従来例）が提案されている。図２は、このデータ伝送システムを示している。図２を参照して、送信側の内部回路６０１から出力される２値電圧データが、ＤＡコンバータ（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）６０２によって多値電圧データに変換される。多値電圧データが、ＰＭＯＳトランジスタ６０３によって多値電流データに変換される。多値電流データが１本のデータ線６０４により送信される。受信側では、多値電流データはカレントミラー回路６０５により受信され、ＡＤコンバータ（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）６０６により元の２値電圧データに復元される。復元された２値電圧データが、内部回路６０７で使用される。この方法により、多値電圧データによるデータ転送よりも送受信間でノイズの影響を受けにくく、かつバス配線数が削減されたデータ転送が可能である。
【０００８】
しかしながら、第２従来例が、デジタル画像処理装置に適用される場合、以下の問題点がある。２値電圧データがＤＡコンバータ６０２によって多値電圧データに変換された後、ＰＭＯＳトランジスタ６０３により多値電流データに変換されている。従って、送信側において電圧データが依然としてノイズの影響を受けやすい。
【０００９】
また、送信側において高次の多値化が行われる場合に、ＤＡコンバータ６０２のハードウエア量が大きい。加えて、逐次比較型ＡＤコンバータ６０６が採用されており、多値電流データから２値電圧データへの変換では、上位ビットから順に値が確定される。このため、受信側において多値電流データから元の２値電圧データを復元するために長い時間が必要である。
【００１０】
送信側においてノイズの影響を受けにくく、かつ２値電圧データから多値電流データの変換に必要なハードウエア量が少なく、かつ受信側において多値電流データから元の２値電圧データへの復元を高速に行う、データ転送方法および回路が望まれる。
【特許文献１】特開２００１−１５６６２１公報
【発明の開示】
【００１１】
本発明の目的は、送信側においてノイズの影響を受けにくいデータ転送方法および回路を提供することである。
本発明の他の目的は、２値電圧データから多値電流データの変換に必要なハードウエア量が少ないデータ転送方法および回路を提供することである。
本発明のさらに他の目的は、受信側において多値電流データから元の２値電圧データへの復元を高速に行うデータ転送方法および回路を提供することである。
【００１２】
本発明の観点では、デジタル画像処理装置のデータ転送方法は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換し、前記多値電流データを単一のデータ線を介して転送し、前記データ線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換し、前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換し、前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元することにより達成される。
【００１３】
また、本発明の他の観点では、デジタル画像処理装置のデータ転送回路は、ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換する電圧電流変換回路と、前記多値電流データを転送する単一のデータ転送線と、前記データ転送線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換する電流比較回路と、前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換する電流電圧変換回路と、前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する計数回路とを具備する。
【００１４】
ここで、前記電圧電流変換回路は、前記ｎビットの各ビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成し、生成された電流を重ね合わせることによって前記ｎビットの前記第１の２値電圧データに比例する電流値を有する前記２ｎ値の前記多値電流データを前記データ転送線上に出力してもよい。
【００１５】
また、前記電流比較回路は、前記多値電流データを（２ｎ−１）ビットに展開し、前記（２ｎ−１）ビットの各々において、前記多値電流データの電流値が対応する閾値電流より大きいか否かに基づいてそのビットの論理値が決定された前記（２ｎ−１）ビットの２値電流データを出力してもよい。
また、前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データをビット単位で前記（２ｎ−１）ビットの前記第２の２値電圧データに変換してもよい。
【００１６】
また、前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データを入力し、論理”１”を有するビット位置に基づいて前記第１の２値電圧データを復元する論理回路を具備することが望ましい。
【００１７】
前記電圧電流変換回路は、前記ｎビットに対応して並列に設けられた第１回路群を備え、前記第１回路の各々は、前記ｎビットのうちの対応するビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成してもよい。この場合、前記第１回路の各々は、ソース端子が電源端子又は接地端子に接続され、ゲート端子とドレイン端子が接続される第１のトランジスタと、ゲート端子に外部からの前記ｎビットのうちの前記対応するビットの第１の２値電圧データが与えられ、ドレイン端子が前記第１のトランジスタのドレイン端子に接続される第２のトランジスタと、ソース端子が前記電源端子又は前記接地端子に接続され、ゲート端子が前記第１のトランジスタの前記ゲート端子に接続される第３のトランジスタとを具備することが望ましい。前記電圧電流変換回路は、前記第１回路の各々の前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される第１の定電流源を更に具備し、前記第１回路の各々の前記第３のトランジスタのドレインス端子は共通に前記データ転送線に接続されている。また、前記第１回路の各々の前記第３のトランジスタのゲートサイズは、外部から供給されるｎビットの前記第１の２値電圧データに応じて、２ｉに比例する出力電流値を有するように設定されていることが望ましい。
また、前記電流比較回路は、前記（２ｎ−１）ビットに対応して並列に設けられた第２回路群を備え、前記第２回路の各々は、前記多値電流データの電流値が対応する閾値電流より大きいとき、対応するビットの論理値を”１”に設定してもよい。この場合、前記電流比較回路は、前記多値電流データをドレインに受け、ゲート端子が前記ドレインに接続され、ソース端子が接地端子又は電源端子に接続された第４のトランジスタと、前記第２回路群を備え、前記第２回路の各々は、ゲート端子が前記第４のトランジスタのゲート端子と接続され、ソース端子が共通の接地端子又は共通の電源端子に接続される第５のトランジスタと、前記第５のトランジスタのドレイン端子と電源端子又は接地端子の間に接続され、前記閾値電流を流す第２の定電流源とを具備し、前記電流比較回路は、ＬＳＢから前記閾値電流に対応するビットまで、論理値が”１”に設定された前記（２ｎ−１）ビットの前記第２の２値電流データを出力してもよい。また、前記第２の定電流源は、所定のステップ単位で異なる前記（２ｎ−１）の閾値電流を流し、前記電流比較回路は、最大の閾値電流に対応するビットをＭＳＢ、最小の閾値電流に対応するビットを前記ＬＳＢとする（２ｎ−１）ビットの２値電流データを出力してもよい。
【００１８】
また、前記電流電圧変換回路は、前記２値電流データの前記（２ｎ−１）ビットにそれぞれ対応して並列に設けられた第３回路群を具備し、第３回路の各々は、前記（２ｎ−１）ビットの前記２値電流データの対応するビットを（２ｎ−１）ビットの第２の２値電圧データの対応するビットに変換してもよい。この場合、前記電流電圧変換回路は、第３の定電流源と、前記第３回路群とを具備し、前記第３回路の各々は、共通の電源端子又は共通の接地端子又に接続されたソース端子と、ドレイン端子に接続されたゲート端子を有する第６のトランジスタと、前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データを入力するゲート端子と、前記第３の定電流源と接続されたソース端子と、前記第６のトランジスタの前記ドレイン端子に接続されたドレイン端子を有する第７のトランジスタとを具備してもよい。
【００１９】
また、前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データのすべてのビットの論理が”０”であった場合に、全てのビットが論理”０”である前記ｎビットの前記第１の２値電圧データを復元し、前記（２ｎ−１）ビットの前記第２の２値電圧データのＬＳＢから論理”１”のビットの数の２進数に対応する前記ｎビットの前記第１の２値電圧データを復元する論理回路を具備してもよい。この場合、前記計数回路は、下位側３ビットのためのビット判定回路を具備し、前記ビット判定回路は、前記下位３ビットが論理”１”のとき論理”１”を出力する第１の３ビット入力ＡＮＤ回路と、第３ビットのみが論理”１”のとき論理”１”を出力する第２の３ビット入力ＡＮＤ回路と、前記第１の３ビット入力ＡＮＤ回路の出力と前記第２の３ビット入力ＡＮＤ回路の出力の論理和を計算するＯＲ回路を具備してもよい。
【００２０】
また、本発明の他の観点では、出力回路は、ｎビット（ｎは２以上の整数）の２値電圧データＸ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、２ｉに比例する電流値を出力するカレントミラー回路群とを具傭し、前記カレントミラー回路群の出力電流を重ね合わせることによって前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を生成する。
また、本発明の他の観点では、出力回路は、ｎビット（ｎは２以上の整数）の２値電圧データＸｉ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、前記２値電圧データＸｉの前記ｎビットの各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、互いに接続されるゲート端子とドレイン端子とを有する第１のトランジスタと、前記各ビットに対して設けられ、前記２値電圧データＸｉを与えられるゲート端子と、前記第１のトランジスタのドレイン端子に接続されたドレイン端子とを有する第２のトランジスタと、前記各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、前記第１のトランジスタのゲート端子に接続されたゲート端子と、多値電流データ出力線に接続されるドレイン端子とを有する第３のトランジスタと、前記ｎビットに対して設けられ、前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される定電流源とを具備し、前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を持つ多値電流データを前記多値電流データ出力線に出力する。
【００２１】
また、本発明の他の観点では、出力回路は、第１のトランジスタ乃至第３トランジスタが、外部から供給されるｎビット（ｎは２以上の整数）の２値電圧テータＸｉ（ｉは０以上でｎ−１以下の整数）の前記ｎビットにそれぞれ対応して並列に配置された第１のトランジスタ乃至第３トランジスタの組を具備し、
前記第１のトランジスタ及び前記第３のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第２のトランジスタのソース端子が共通の定電流に接続され、前記第３のトランジスタのドレイン端子が共通の多値電流データ線に接続され、前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を前記共通の多値電流データ出力線に出力する。この場合、前記第３のトランジスタのサイズが、前記２値電圧データＸｉに応じて２ｉに比例する出力電流値になるように設定されていることが望ましい。
【００２２】
また、本発明の他の観点では、入力回路は、電流比較回路と、電流電圧変換回路とを具備する。前記電流比較回路は、２ｎ値（ｎは２以上の整数）の単一の多値電流データを入力する入力部と、（２ｎ−１）個の独立したカレントミラー回路と、前記多値電流データは前記（２ｎ−１）個のカレントミラー回路に展開され、前記多値電流データの前記２ｎ値に対応する閾値電流を前記（２ｎ−１）個のカレントミラー回路にそれぞれ供給する（２ｎ−１）個の閾値電流源とを具備し、前記（２ｎ−１）個のカレントミラー回路の各々の電流駆動能力と前記（２ｎ−１）個の閾値電流源のうちの対応するものからの前記閾値電流に基づいて、（２ｎ−１）ビットのうちの対応するビットの２値電流データを出力し、前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する。この場合、前記電流比較回路は、前記（２ｎ−１）ビットの各ビットに対して設けられ、前記多値電流データが与えられるドレイン端子と、前記ドレイン端子に接続されたゲート端子と、共通の接地端子又は共通の電源端子に接続されたソース端子とを有する第４のトランジスタと、前記各ビットに対して設けられ、前記第４のトランジスタのゲート端子と接続されたゲート端子と、前記共通の接地端子又は前記共通の電源端子に接続されたソース端子とを有する第５のトランジスタと、前記各ビットに対して設けられ、前記第５のトランジスタのドレイン端子と前記共通の電源端子又は前記共通の接地端子の間に接続される定電流源とを具備してもよい。
【００２３】
また、本発明の他の観点では、入力回路は、電流比較回路と、電流電圧変換回路と具備する。前記電流比較回路は、外部から供給される２ｎ値（ｎは２以上の整教）の単一の多値電流データ入力に対して、並列に配置された、第５のトランジスタと前記多値電流データを判別するために使用される閾値電流を出力する閾値電流源の（２ｎ−１）個の組を具備し、前記電流比較回路は、前記第５のトランジスタのソース端子が共通の接地端子又は共通の電源端子に接続され、前記閾値電流源が共通の電源端子又は共通の接地端子に接続され、前記多値電流データと前記閾値電流源からの前記閾値電流に基づいて（２ｎ−１）ビットの２値電流データを出力し、前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する。この場合、前記電流比較回路は、前記第５のトランジスタのドレイン電流と前記閾値電流源の前記閾値電流とに基づいて、前記（２ｎ−１）ビット中の、前記多値電流データに対応するビットを検出し、最大の閾値電流に対応するビットを最上位ビットとする前記（２ｎ−１）ビットの前記２値電流データを出力してもよい。
【００２４】
また、前記電流電圧変換回賂は、前記（２ｎ−１）ビットの前記２値電流データ入力に対して、並列に配置された（２ｎ−１）個の回路部を具備し、前記（２ｎ−１）個の回路部の各々は、第６のトランジスタ及び第７のトランジスタを具備し、前記第６のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第６のトランジスタのゲート端子とドレイン端子が接続され、前記第７のトランジスタのソース端子が第３の定電流源に接続され、前記第７のトランジスタのゲート端子に前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データが入力され、前記第７のトランジスタのドレイン端子と接続される前記第６のトランジスタのドレイン端子から前記対応するビットの前記２値電圧データが出力されてもよい。この場合、前記第３の定電流源は、前記２値電流データの前記（２ｎ−１）ビットの各々に対して、論理”０”または”１”を示す電圧レベルを有する前記２値電圧データが出力されるように設定され、前記電流電圧変換回路は、最上位ビットの２値電流データに対応する２値電圧データを最上位ビット、最下位ビットの２値電流データに対応する２値電圧データを最下位ビットとする前記（２ｎ−１）ビットの前記２値電圧データを出力してもよい。
【００２５】
また、半導体装置は、上記の出力回路を具備してもいし、上記の入力回路を具備してもよい。また、電子装置は、上記の出力回路を具備してもいし、上記の入力回路を具備してもよい。
【図面の簡単な説明】
【００２６】
【図１】図１は、プラズマディスプレイパネルを含む第１従来例のデジタル画像処理装置の構成を示すブロック図である。
【図２】図２は、第２従来例のデータ伝送システムの構成を示すブロック図である。
【図３】図３は、本発明のデータ転送回路の構成を示すブロック図である。
【図４】図４は、本発明の第１実施例によるデータ転送回路の詳細な回路構成を示す回路図である。
【図５】図５は、本発明の第２実施例によるデータ転送回路の回路構成を示す回路図である。
【図６】図６は、閾値電流源と、１６値電流データの論理の関係を示す図である。
【図７】図７は、本発明の第３実施例によるデータ転送回路の回路構成を示す回路図である。
【図８】図８は、本発明の第４実施例によるデータ転送回路の回路構成を示す回路図である。
【図９】図９は、本発明が適用される電子装置の第１応用例を示す回路図である。
【図１０】図１０は、本発明が適用される電子装置の第２応用例を示す回路図である。
【図１１】図１１は、本発明が適用される電子装置の第２応用例を示す回路図である。
【図１２】図１２は、本発明が適用される電子装置の第３応用例を示す回路図である。
【図１３】図１３は、本発明が適用される電子装置の第４応用例としてのチューナーを示す回路図である。
【図１４】図１４は、本発明が適用される電子装置の第５応用例としてのパーソナルコンピュータを示す回路図である。
【図１５】図１５は、本発明の多値電流データ転送方式が適用されたカラーＰＤＰモジュールの回路構成を示す回路図である。
【図１６】図１６は、従来のテータドライバが適用されたワイドＸＧＡカラーＰＤＰモジュールの回路構成を示す回路図である。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明のデータ転送回路を、添付図面を参照して詳細に説明する。
図３は、本発明のデータ転送回路の構成を示すブロック図である。この例では、１６値電流データが転送される。図３を参照して、データ転送回路は、電圧電流変換回路１０１、データ転送部１０２、電流比較回路１０３、電流電圧変換回路１０４、および計数回路１０５を具備している。
【００２８】
電圧電流変換回路１０１は送信側に設けられている。電圧電流変換回路１０１に外部より供給された４ビットの２値電圧データ（Ｘ３，Ｘ２，Ｘ２，Ｘ０）は、電圧電流変換回路１０１によって、２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データに変換される。電圧電流変換回路１０１から出力される１６値電流データは、データ転送部１０２により受信側に転送される。ここで２値電圧データは、論理”０”または論理”１”のいずれかをとり、１６値電流データは論理”０”から論理”１５”までのいずれかをとる。
【００２９】
受信側において、１６値電流データは、電流比較回路１０３によって各ビットの電流値に基づいて１５ビットの２値電流データとして出力される。ここで２値電流データは、論理”０”または論理”１”のいずれかをとる。論理”０”の１６値電流データは、全ビット論理”０”の２値電流データとして表わされ、論理”１”から論理”１５”の１６値電流データは、対応するビットの論理が”１”である２値電流データとして表わされる。
【００３０】
次に、１５ビットの２値電流データは電流電圧変換回路１０４によって、１５ビットの２値電圧データに変換される。ここで１５ビットの２値電圧データと１６値電流データとの対応は１５ビットの２値電流データの場合と同様である。
【００３１】
最後に、計数回路１０５によって１５ビットの２値電圧データの論理”１”の個数が計数され、元の４ビットの２値電圧データが復元される。
【００３２】
図４は、本発明の第１実施例によるデータ転送回路の回路構成を示す回路図である。転送回路は、電圧電流変換回路２０１、データ転送線２０２、電流比較回路２０３、電流電圧変換回路２０４、および計数回路２０５を具備する。この回路構成は、１６値電流データの転送のためのものであり、ビット数に依存して適宜変更される。
【００３３】
電圧電流変換回路２０１は、送信側に設けられている。電圧電流変換回路２０１は、第１のＰＭＯＳトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０、第２のＮＭＯＳトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０、第３のＰＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０と、第１の定電流源Ｖｒｅｆ１を備えている。
第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々において、ソース端子は電源端子に接続され、ゲート端子とドレイン端子が接続されている。さらに、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々のゲート端子は、第３のトランジスタグＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の対応するもののゲート端子に接続されている。さらに、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々のドレイン端子は、第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の対応するもののドレイン端子に接続されている。第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々において、ゲート端子に外部からの２値電圧データＸ３、Ｘ２、Ｘ１、Ｘ０のうち対応するものが供給されている。第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々のドレイン端子は、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のドレイン端子にそれぞれ接続されている。第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のソース端子は、第１の定電流源Ｖｒｅｆ１と接続されている。第３のトランジスタＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０では、ソース端子が電源端子に接続されている。第３のトランジスタＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の各々のゲート端子は、第１のトランジスタＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のうちの対応するもののゲート端子に接続されている。第３のトランジスタＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の各々のドレイン端子は、共通ノードとしての多値電流データ出力線２０２に接続されている。第１の定電流源Ｖｒｅｆ１は第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のソース端子と接地の間に接続されている。
電圧電流変換回路２０１では、トランジスタの組（ＢＮ０、ＡＰ０、ＣＷ０）〜（ＢＮ３、ＡＰ３、ＣＷ３）と第１の定電流源Ｖｒｅｆ１により４組のカレントミラー回路が並列に形成されている。４組のカレントミラー回路は、第３のＰＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０から１：２：４：８の電流比をもつ電流を出力する。このために、第３のトランジスタＣＷ１、ＣＷ２、ＣＷ３の各々は、第３のトランジスタＣＷ０の２倍、４倍、８倍の電流値を出力可能であるようにゲートのサイズが設定されている。２値電圧データＸ３、Ｘ２、Ｘ１、Ｘ０が第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のゲート端子にそれぞれ供給されると、第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレイン端子を流れる電流が重ね合わされ、２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データとして共通ノードから１本の配線であるデータ転送線２０２に出力される。第１の定電流源Ｖｒｅｆ１は第２のトランジスタＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０およびそれらにそれぞれ対応する第１のトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０を流れる電流の最大値を規定するために設けられている。
【００３４】
さらに、外部から供給される２値電圧データがｎビットの場合が説明される。
電圧電流変換回路の第１のトランジスタ群ＡＰ０〜ＡＰｎ−１〜第３のトランジスタ群ＣＷ０〜ＣＷｎ−１で構成されるｎ個の回路部分が、外部から供給されるｎビットの２値電圧データに対して並列に配置される。回路部分の各々に含まれる第１のトランジスタＡＰ１と第３のトランジスタＣＷｉのソース端子が共通の電源端子に接続される。第２のトランジスタ群ＢＮ０〜ＢＮｎ−１のソース端子が第１の定電流源Ｖｒｅｆ１に接続される。第３のトランジスタ群ＣＷ０〜ＣＷｎ−１のドレイン端子が共通ノードとしての多値電流データ出力線２０２に接続される。電圧電流変換回路２０１の出力が多値電流データ出力線２０２に行われる。さらに、電圧電流変換回路２０１の第３のトランジスタ群ＣＷ０〜ＣＷｎ−１のサイズが、外部から供給されるｎビットの２値電圧データの重みに応じて、２ｉ（ｉ＝０〜ｎ−１）に比例する出力電流値を有するように設定されている。送信側の電圧電流変換回路２０１から受信側の電流比較回路２０３へ、多値電流データ出力線２０２を介して、多値電流データが転送される。
【００３５】
電流比較回路２０３は、第４のＮＭＯＳトランジスタＤＮ１、第５のＮＭＯＳトランジスタ群ＥＮ０〜ＥＮ１４、および閾値電流源群Ｉ０〜Ｉ１４からなる第２の定電流源Ｖｒｅｆ２を備えている。第４のトランジスタＤＮ１において、多値電流データがドレイン端子に与えられる。第４のトランジスタＤＮ１のドレイン端子とゲート端子が接続され、ソース端子が接地される。第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々において、ゲート端子が第４のトランジスタＤＮ１のゲート端子と接続され、ソース端子が接地されている。第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々のドレイン端子は、閾値電流源群Ｉ０〜Ｉ１４と接続される。閾値電流源群Ｉ０〜Ｉ１４は、第５のトランジスタ群ＥＮ０〜ＥＮ１４のドレイン端子と電源端子の間に接続されている。こうして、第４のトランジスタＤＮ１と第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々はカレントミラー回路を構成している。
【００３６】
第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々は第４のトランジスタＤＮ１と同等の電流値の電流を流せるようにゲートのサイズが設定されている。データ転送線２０２から第４のトランジスタＤＮ１に供給される１６値電流データを１５個複製する役割を果たす。さらに第５のトランジスタ群ＥＮ０〜ＥＮ１４と直列に接続された閾値電流源Ｉ０〜Ｉ１４の各々は閾値電流を対応する第５のトランジスタに供給する。閾値電流は、電圧電流変換回路２０１の供給される２値電圧データにより示される１５値に対応している。例えば、第５のＮＭＯＳトランジスタＥＮｉに閾値電流Ｉｉが供給される。これにより、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより小さいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が増加する。反対に、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより大きいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が減少する。こうして、１６値電流データと各閾値電流との大小比較が行われ、第５のトランジスタ群ＥＮ０〜ＥＮ１４の各々のドレイン端子にそれぞれ比較結果として１５ビットの２値電流データが、時系列的ではなく、同時に得られる。ここで最も大きな閾値電流源との比較結果を最上位ビットＭＳＢ、最も小さな閾値電流源との比較結果を最下位ビットＬＳＢとする。第５のＮＭＯＳトランジスタＥＮ０〜ＥＮ１４の各々と第４のＮＭＯＳトランジスタＤＮ１はカレントミラー回路を構成する。閾値電流源群Ｉ０〜Ｉ１４は対応するミラー回路に閾値電流を供給している。
【００３７】
ただし、図６に示されるように、閾値電流源群Ｉ０〜Ｉ１４は、１６値電流データの論理”０”から論理”１５”を判別可能な値に設定されているものとする。例えば閾値電流源Ｉ０は１６値電流データの論理”０”とそれ以上（論理”１”から論理”１５”）を判別可能な値、閾値電流源Ｉ１は１６値電流データの論理”１”以下（論理”０”および論理”１”）とそれ以上（論理”２”から論理”１５”）を識別可能な値、閾値電流源Ｉ１４は１６値電流データの論理”１４”以下（論理”０”から論理”１４”）とそれ以上（論理”１５”）を識別可能な値に設定されている。
【００３８】
外部から供給される２値電圧データがｎビットの場合が説明される。電流比較回路２０３において、第５のトランジスタ群ＥＮ０〜ＥＮｎ２−２と閾値電流源群Ｉ０〜Ｉｎ２−２で構成される回路部分が、２ｎ値の多値電流データ入力に対して２ｎ−１個並列に配置される。回路部分の各々に含まれる第５のトランジスタＥＮ０〜ＥＮｎ２−２のソース端子が接地され、閾値電流源群Ｉ０〜Ｉｎ２−２が共通の電源端子に接続され、第５のトランジスタ群ＥＮ０〜ＥＮｎ２−２のドレイン端子から電流比較回路２０３の比較結果が出力される。電流比較回路２０３の閾値電流源群Ｉ０〜Ｉｎ２−２は、２ｎ値の多値電流データを判別可能な２ｎ−１種類の電流閾値をもつように設定されている。電流比較回路２０３は、多値電流データ入力値と各電流閾値とを比較し、最も大きな電流閾値による比較結果を最上位桁、最も小さな電流閾値による比較結果を最下位桁とする、２ｎ−１桁の重みつき２値電流データを出力する。
【００３９】
電流電圧変換回路２０４は、第６のＰＭＯＳトランジスタ群ＦＰ０〜ＦＰ１４および第７のＮＭＯＳトランジスタ群ＧＮ０〜ＧＮ１４、および第３の定電流源Ｖｒｅｆ３を備えている。第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々において、ソース端子が電源端子に接続され、ゲート端子がドレイン端子と接続されている。さらに、第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々のゲート端子は計数回路２０５と接続されている。さらに、第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々のドレイン端子は、第７のトランジスタ群ＧＮ０〜ＧＮ１４の対応するもののドレイン端子と接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々において、ゲート端子に電流比較回路２０３から対応するビットの２値電流データが供給されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のドレイン端子は、第６のトランジスタ群ＦＰ０〜ＦＰ１４の対応するもののドレイン端子に接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子は、第３の定電流源Ｖｒｅｆ３と接続されている。第３の定電流源Ｖｒｅｆ３は、第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子と接地端子の間に接続されている。
電流比較回路２０３では、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより小さいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が増加する。反対に、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより大きいとき、第５のＮＭＯＳトランジスタのソース−ドレイン間電圧が減少する。電流電圧変換回路２０４では、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより小さいとき、第７のトランジスタＧＮｉのゲート電圧は高くなり、第７のトランジスタＧＮｉはオンし、対応するビットは論理”０”になる。一方、１６値電流データに基づいて第５のＮＭＯＳトランジスタＥＮｉが流そうとする電流の値が、閾値電流Ｉｉより大きいとき、第７のトランジスタＧＮｉのゲート電圧は低くなり、第７のトランジスタＧＮｉはオフし、対応するビットは論理”１”になる。こうして、電流比較回路２０３の出力である１５ビットの２値電流データを適正な電圧レベルをもつ１５ビットの２値電圧データに変換して出力する。第３の定電流源Ｖｒｅｆ３は出力電圧のレベルシフトを行うために設けられている。
【００４０】
さらに、外部から供給される２値電圧データがｎビットの場合が説明される。
電流電圧変換回路の第６のトランジスタ群ＦＰ０〜ＦＰｎ２−２および第７のトランジスタ群ＧＮ０〜ＧＮｎ２−２で構成される回路部分が、２ｎ−１個の２値電流データ入力に対して２ｎ−１個並列に配置されている。回路部分の各々に含まれる第６のトランジスタ群ＦＰ０〜ＦＰｎ２−２の各々のソース端子が共通の電源端子に接続される。第７のトランジスタ群ＧＮ０〜ＧＮｎ２−２の各々のソース端子が第３の定電流源Ｖｒｅｆ３に接続される。第６のトランジスタ群ＦＰ０〜ＦＰｎ２−２の各々のドレイン端子から電流電圧変換回路２０４の変換結果が出力される。電流電圧変換回路２０４の第３の定電流源Ｖｒｅｆ３が、２ｎ−１桁の２値電流データに対して、論理”０”または論理”１”を示す２値電圧データとして判別可能な電圧レベルを出力するように設定されている。こうして、電流電圧変換回路２０４は、最上位桁の２値電流データに対応する２値電圧データを最上位桁、最下位桁の２値電流データに対応する２値電圧データを最下位桁とする、２ｎ−１桁の重みつき２値電圧データを出力する。
【００４１】
また、計数回路２０５は、電流電圧変換回路の出力である１５ビットの２値電圧データから、電圧電流変換回路２０１に供給される元の４ビット入力データＸ３、Ｘ２、Ｘ１、Ｘ０を復元する論理回路であり、その動作は図示された真理値表に従う。計数回路２０５は、いわゆるデコーダである。計数回路は、２ｎ−１個の２値電圧データ入力に関して、すべて論理”０”であった場合にｎビットの出力を”０”とし、論理”１”の個数をｎビットの２進数に対応付ける論理回路を具備する。
【００４２】
図５は、本発明のデータ転送回路の第２の実施例を示す回路図である。この例では、４値電流データの転送の例を示す。
転送回路は、電圧電流変換回路３０１、データ転送線３０２、電流比較回路３０３、電流電圧変換回路３０４、および計数回路３０５を備える。上記の第１の実施例に示す電圧電流変換回路２０１、電流比較回路２０３、電流電圧変換回路２０４、および計数回路２０５を４値電流データに適用するために必要な変更を除き、動作は同等である。
【００４３】
計数回路３０５では、３入力ＡＮＤ回路３０５−１〜３０５−４とＯＲ回路３０６と３０７を有している。ＡＮＤ回路３０５−２は、電流電圧変換回路２０４から出力される３ビットの２値電圧データの第０ビットと第１ビットを反転入力している。また、ＡＮＤ回路３０５−４は、第３ビットを反転入力している。ＡＮＤ回路３０５−１と３０５−２の出力はＯＲ回路３０６に供給されており、ＡＮＤ回路３０５−３と３０５−４の出力はＯＲ回路３０７に供給されている。こうして、２ビット２値電圧データに対して図４に示される真理値表が実現されている。こうして、最下位の３ビットについては上記の例に従って、３ビットの電圧データが２ビットの２値電圧データに変換される。
上位の４ビットの電圧データに対しても、同様にして、２ビットの２値電圧データに変換されることは明らかであろう。
【００４４】
以上、１６値および４値の多値電流データのデータ転送回路が詳細に説明されたが、より高次の多値化を含めた任意の多値電流データ転送に対しても、本発明が原理的に適用可能であることは明らかであろう。
【００４５】
本発明のデータ転送回路は、送信側において２値電圧データが２値電流データに変換されて転送される。従って、ノイズの影響を受けにくい。さらに、電圧電流変換回路２０１の第３のトランジスタ群ＣＷ０〜ＣＷｎ−１のサイズが、外部から供給されるｎビットの２値電圧データの重みに応じて、２ｉ（ｉ＝０〜ｎ−１）に比例する出力電流値を有するように設定されている。従って、ノイズの影響を受けにくく、２値電圧データから多値電流データの変換するために必要なハードウエア量が従来の回路より少ない。
本発明のデータ転送方法および回路は、受信側において多値電流データから元の２値電圧データへの復元を従来の回路より高速に行うことができる。
【００４６】
次に、本発明の第３実施例によるデータ転送回路について図７を参照して、説明する。図７を参照して、第３実施例のデータ転送回路は、電圧電流変換回路２０１、データ転送部２０２、電流比較回路２０３、電流電圧変換回路２０４Ａ、及び計数回路２０５を備えている。本発明の第３実施例によるデータ転送回路は、基本的に第１実施例のデータ転送回路と同様である。異なる点は、電流電圧回路２０４Ａの構成が異なる点である。
【００４７】
電流電圧変換回路２０４Ａは、第６のＰＭＯＳトランジスタ群ＦＰ０〜ＦＰ１４および第７のＮＭＯＳトランジスタ群ＧＮ０〜ＧＮ１４、および第３の定電流源Ｖｒｅｆ３を備えている。第３の定電流源Ｖｒｅｆ３は、電源端子に接続されている。第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々において、ソース端子が第３の定電流源Ｖｒｅｆ３に接続され、ゲート端子に電流比較回路２０３から対応するビットの２値電流データが供給されている。第６のトランジスタ群ＦＰ０〜ＦＰ１４の各々のドレイン端子は、計数回路２０５と接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子は、第６のトランジスタ群ＦＰ０〜ＦＰ１４の対応するもののドレイン端子に接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のゲートは、そのドレイン端子に接続されている。第７のトランジスタ群ＧＮ０〜ＧＮ１４の各々のソース端子は、接地されている。電流電圧変換回路２０４Ａは、電流比較回路２０３の出力である１５ビットの２値電流データを適正な電圧レベルをもつ１５ビットの２値電圧データに変換して出力する。第３の定電流源Ｖｒｅｆ３は出力電圧のレベルシフトを行うために設けられている。
【００４８】
上記のように、第３実施例のデータ転送回路では、図４の電流電圧変換回路２０４の第７のＮＭＯＳトランジスタ群と第６のＰＭＰＳトランジスタの役割が入れ替えられ、電流比較回路２０３の出力がＰＭＯＳトランジスタＦＰ０〜ＦＰ１４に与えられている。また、ＮＭＯＳトランジスタＧＮ０〜ＧＮ１４の各々のドレイン出力が計数回路に与えられ、元の入力データＸ０〜Ｘ３が復元される。
【００４９】
次に、本発明の第４実施例によるデータ転送回路について図８を参照して、説明する。図８を参照して、第４実施例のデータ転送回路は、電圧電流変換回路２０１Ａ、データ転送部２０２、電流比較回路２０３Ａ、電流電圧変換回路２０４、及び計数回路２０５を備えている。本発明の第４実施例によるデータ転送回路は、基本的に第１実施例のデータ転送回路と同様である。異なる点は、電圧電流変換回路２０１Ａと電流比較回路２０３Ａの構成が異なる点である。
【００５０】
電圧電流変換回路２０１Ａは、送信側に設けられている。電圧電流変換回路２０１Ａは、第１のＰＭＯＳトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０、第２のＮＭＯＳトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０、第３のＮＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０と、インバータ群ＩＶ０〜ＩＶ３、第１の定電流源Ｖｒｅｆ１を備えている。電圧電流変換回路２０１Ａでは、トランジスタの組（ＢＮ０、ＡＰ０、ＣＷ０）〜（ＢＮ３、ＡＰ３、ＣＷ３）と第１の定電流源Ｖｒｅｆ１により４組のカレントミラー回路が並列に形成されている。
【００５１】
第１の定電流源Ｖｒｅｆ１は電源端子に接続されている。第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々において、ソース端子は第１の定電流源Ｖｒｅｆ１に接続されている。ゲート端子には、インバータ群ＩＶ０〜ＩＶ３のうち対応するものを介して２値電圧データが供給されている。第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０の各々のドレイン端子は、第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の対応するもののドレイン端子に接続されている。第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々のゲート端子は、そのドレイン端子に接続されている。第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０のソース端子は接地されている。また、第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０の各々のゲート端子は、第３のトランジスタグ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の対応するもののゲート端子に接続されている。第３のトランジスタグ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のソース端子も接地されている。さらに、第３のトランジスタグ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレイン端子は、共通データ転送部としての多値電流データ出力線２０２に接続されている。こうして、第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０と第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０の対応するものの組は、カレントミラー回路を構成している。
【００５２】
４組のカレントミラー回路は、第３のＰＭＯＳトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０から１：２：４：８の電流比をもつ電流を出力する。このために、第３のトランジスタＣＷ１、ＣＷ２、ＣＷ３の各々は、第３のトランジスタＣＷ０の２倍、４倍、８倍の電流値を出力可能であるようにゲートのサイズが設定されている。２値電圧データＸ３、Ｘ２、Ｘ１、Ｘ０が第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のゲート端子に、インバータ群ＩＶ０〜ＩＶ３を介してそれぞれ供給されている。ゲート端子にそれぞれ供給されると、第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレイン端子を流れる電流が重ね合わされ、２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データとして共通ノードから１本の配線であるデータ転送線２０２に出力される。第１の定電流源Ｖｒｅｆ１は第２のトランジスタ群ＢＮ３、ＢＮ２、ＢＮ１、ＢＮ０およびそれらにそれぞれ対応する第１のトランジスタ群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０を流れる電流の最大値を規定するために設けられている。
【００５３】
また、電流比較回路２０３Ａは、第４のＰＭＯＳトランジスタＤＰ１、第５のＰＭＯＳトランジスタ群ＥＰ０〜ＥＰ１４、および閾値電流源群Ｉ０〜Ｉ１４からなる第２の定電流源Ｖｒｅｆ２を備えている。第４のトランジスタＤＰ１において、多値電流データがドレイン端子に与えられる。第４のトランジスタＤＰ１のドレイン端子とゲート端子が接続され、ソース端子が電源端子に接続される。第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々において、ゲート端子がそのドレイン端子と第４のトランジスタＤＰ１のゲート端子とに接続され、ソース端子が電源端子に接続されている。第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々のドレイン端子は、閾値電流源群Ｉ０〜Ｉ１４と接続される。閾値電流源群Ｉ０〜Ｉ１４は、第５のトランジスタ群ＥＰ０〜ＥＰ１４のドレイン端子と接地の間に接続されている。こうして、第４のトランジスタＤＰ１と第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々はカレントミラー回路を構成している。
【００５４】
第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々は第４のトランジスタＤＰ１と同等の電流値の電流を流せるようにサイズが設定されている。データ転送線２０２から第４のトランジスタＤＰ１に供給される１６値電流データを１５個複製する役割を果たす。さらに第５のトランジスタ群ＥＰ０〜ＥＰ１４と直列に閾値電流源Ｉ０〜Ｉ１４を配置することで、１６値電流データと各閾値電流とに基づいて、第５のトランジスタ群ＥＰ０〜ＥＰ１４の各々のドレイン端子にそれぞれ比較結果として１５ビットの２値電流データが得られる。ここで最も大きな閾値電流源との比較結果を最上位ビットＭＳＢ、最も小さな閾値電流源との比較結果を最下位ビットＬＳＢとする。
【００５５】
ただし、図６に示されるように、閾値電流源群Ｉ０〜Ｉ１４は、１６値電流データの論理”０”から論理”１５”を判別可能な値に設定されているものとする。例えば閾値電流源Ｉ０は１６値電流データの論理”０”とそれ以上（論理”１”から論理”１５”）を判別可能な値、閾値電流源Ｉ１は１６値電流データの論理”１”以下（論理”０”および論理”１”）とそれ以上（論理”２”から論理”１５”）を識別可能な値、閾値電流源Ｉ１４は１６値電流データの論理”１４”以下（論理”０”から論理”１４”）とそれ以上（論理”１５”）を識別可能な値に設定されている。
【００５６】
電流電圧変換回路２０１Ａにおいて、４ビットの２値電圧データＸ０からＸ３をインバータ群ＩＶ０〜ＩＶ３で反転することにより得られる値が第１のトランジスタ群群ＡＰ３、ＡＰ２、ＡＰ１、ＡＰ０のゲート端子に供給される。第３のトランジスタ群ＣＷ３、ＣＷ２、ＣＷ１、ＣＷ０のドレインは、電流比較回路２０３ＡのＰＭＯＳトランジスタＤＰ１からデータ転送線２０２を経由して、合計２０Ｘ０＋２１Ｘ１＋２２Ｘ２＋２３Ｘ３に比例する１６値電流データを吸入し、該電流データを電流比較回路２０３Ａに与える。電流比較回路２０３Ａの２値電流データ出力は、図４と同等な構成の電流電圧変換回路２０４により２値電圧データに変換され、計数回路２０４により元の４ビットの２値電圧データＸ０〜Ｘ３に復元される。尚、本実施例においても、電流電圧変換回路２０４に図７の電流電圧変換回路２０４Ａが適用できることは明らかであろう。
【００５７】
次に、本発明のデータ転送回路が適用された第１応用例としての電子装置について説明する。
図９は、本発明のデータ転送回路が半導体集積回路（ＬＳＩ）間での多値データの転送に適用された電子装置の第１応用例を示している。電子装置は、第１のＬＳＩ６０１と、第２のＬＳＩ６０２と単一のデータ出力線６０５とを備えている。第１のＬＳＩ６０１は信号処理回路６１１と信号処理回路６１１から出力されるデジタルの４ビットデータを受けて、多値電流データに変換して電流データ出力線６０５上に出力する出力回路６０３を備えている。出力回路６０３は図４の電圧電流変換回路２０１と等価である。第２のＬＳＩ６０２は、外部から供給される多値電流データを受け、デジタル４ビットデータに変換する入力回路６０４と、入力回路６０４からのデジタル４ビットデータを受け、論理演算する信号処理回路６１２を具備する。入力回路６０４は図４の電流比較回路２０３、電流電圧変換回路２０４、計数回路２０５の組み合わせと等価である。
【００５８】
図９は、第１のＬＳＩ６０１のデータ出力回路が電流出力、第２のＬＳＩ６０２の入力回路６０４が電流入力である場合のシステム構成を簡略的に示している。すなわち、第１のＬＳＩ６０１に配置された出力回路６０３からデータ出力線２０２を介して第２のＬＳＩ６０２に配置された入力回路６０４に多値化された電流データを伝送することができる、繁１のＬＳＩ６０１にさらに入力回路６０４を、第２のＬＳＩ６０２にさらに出力回回路６０３を配置することにより、第１のＬＳＩ６０１と第２のＬＳＩ６０２間で双方向に多値化された電流データを伝送することもできる。
【００５９】
次に、本発明のデータ転送回路が適用された第２応用例としての電子装置について説明する。
図１０は、本発明のデータ転送回路が半導体集積回路（ＬＳＩ）間での多値データの転送に適用された電子装置の第２応用例を示している。電子装置は、第１のＬＳＩ６０６と、第２のＬＳＩ６０７とデータ出力線６０５とを備えている。第１のＬＳＩ６０６は信号処理回路６１１と信号処理回路６１１から出力されるデジタルの４ビットデータを受けて、多値電流データに変換して電流データ出力線２０２上に出力する出力回路６０８を備えている。出力回路６０８は図８の電圧電流変換回路２０１Ａと等価である。第２のＬＳＩ６０７は、外部から供給される多値電流データを受け、デジタル４ビットデータに変換する入力回路６０９と、入力回路６０９からのデジタル４ビットデータを受け、論理演算する信号処理回路６１２を具備する。入力回路６０９は図８の電流比較回路２０３Ａ、電流電圧変換回路２０４、計数回路２０５の組み合わせと等価である。電流電圧変換回路２０４に代えて、図７に示される電流電圧変換回路２０４Ａを使用することも可能である。
【００６０】
図１０は、第２応用例におけるＬＳＩの一部を示すブロック図である。ここでば、第１のＬＳＩ６０６のデータ出力回路６０８が電流入力、第２のＬＳＩ６０７の入力回路６０９が電流出力である場合のシステム構成を簡略的に示している。すなわち第１のＬＳＩ６０６に配置された出力回路６０８はデータ線２０２から電流データを吸い込み、第２のＬＳＩ６０７に配置された入力回路６０９はデータ線２０２に電流データを吐き出す。図１０に示される第２応用例は、図９に示される出力回路６０３を出力回路６０８に、図９の入力回路６０４を入力回路６０９に置き換えた以外は図９と同じ構成である。
このようにして第１のＬＳＩ６０６から第２のＬＳＩ６０７に多値化された電流データを伝送することができる。第１のＬＳＩ６０６にさらに入力回路６０９を、第２のＬＳＩ６０７にさらに出力回路６０８を配置することにより、第１のＬＳＩ６０６と第２のＬＳＩ６０７間で双方向に多値化された電流データを伝送することもできる。
【００６１】
次に、本発明のデータ転送回路が適用された第３応用例としての電子装置について説明する。
図１１は、本発明のデータ転送回路が電子機器間での多値データの転送に適用された電子装置の第３応用例を示している。電子システムは、第１の電子機器７０１と、第２の電子機器７０２とデータ出力線７０５とを備えている。第１の電子機器７０１はテレビチューナー、第２の電子機器は、表示装置である。第１の電子機器７０１はチューナー部７１１と出力回路７０３を具備する。出力回路７０３からデータ線７０５を介して第２の電子機器７０２に配置された入力回路７０４に多値化された電流データが伝送されることができる。第２の電子機器７０２は入力回路７０４と表示部７１２を具備する。入力回路７０４は第１の電子機器７０１から外部データ線７０５を介して供給される多値化された電流データを受け、デジタルデータに変換し、表示部７１２に出力する。こうして、多値化データは表示される。ここで、出力回路７０３は図４の電圧電流変換回路２０１に、入力回路７０４は図４の電流比較回路２０３、電流電圧変換回路２０４、計数回路２０５に相当するものである。
【００６２】
次に、本発明のデータ転送回路が適用された第４応用例としての電子装置について図１２を参照して説明する。
図１２は、本発明の出力回路を備えたテレビチューナーのブロック図である。テレビ放送の映像及び音声の電波が１つの受信アンデナで受信されるとき、複数のテレビ電波の中から受信しようとするチャンネルの電波を選択し、高周波増幅、スパーヘテロダイン検波を行い、音声中間周波と映像中間周波は取り出すのがチューナー部７２０である。従来のチューナーの主な機能はこのチューナー部７２０の携能である。しかし図１２に示されるテレビチューナーはデジタル出力を行うチューナーであるので、さらにＹ／Ｃ分離回路７２１と、Ａ／Ｄ変換回路７２２と、同期信号制御回路７２３、出力回路７２４を具備する。ここで、出力回路７０３は図４の電圧電流変換回路２０１に相当するものである。
【００６３】
チューナー部７２０から出力される映像中間周波（アナログ映像信号）はＹ／Ｃ分離回路７２１においてＲＧＢの各色の輝度信号に分解され、Ａ／Ｄ変換回路７２２においてＲＧＢ各色のデジタル信号に変換される。このＲＧＢのデジタル信号は出力回路７２４により多値電流データに変換され、外部に出力される。一方、同期信号制御回路７２３は映像中間周波に含まれている同期信号を検出し、これを基準としてデジタル同期信号及びデータクロック信号を生成し、外部に出力する。尚、デジタル同期信号をＲＧＢのデジタル信号と共に多値電流に変換することもできる。このようにすることにより電子機器間のインターフェイス線の数を減らすことができる。更に、ＲＧＢのそれぞれの多値電流データではなく、ＲＧＢのデジタル信号を一本の多値電流データに変換することもできる。これにより信号線は３本から１本に減らすことができる。
【００６４】
図１３は、本発明の入力回路が適用された第５応用例としての表示装置のブロック図である。ここでは、プラズマ表示を例に説明する。プラズマ表示装置は、デジタル信号処理・制御回路７３１とパネル部７３２から構成される。デイジタル信号処理・制御回路７３１は、入力回路７３４と、フレームメモリ７３５、メモリ制御回路７３６、ドライバ制御回路７３７から構成される。入力回路７３４は、データクロック信号とＲＧＢそれぞれの多値電流データを受信する。多値電流データには垂直同期信号、水平同期信号も含まれているものとする。入力回路７３４はデータクロック信号に同期して多値電流データを電流電圧変換する。入力回路７３４は図４の電流比較回路２０３、電流電圧変換回路２０４、計数回路２０５に相当する。多値電流データを電流電圧変換する方法は本明細書にて説明された方法による。垂直同期信号、水平同期信号は、変換されたＲＧＢそれぞれｍビットから成る３ｘｍビットの２値電圧データの何れかに割り当てられている。そこで、入力回路７２９はＲＧＢの多値電流データからＲＧＢそれぞれｍ−１ビットのデジタルデータ信号と垂直同期信号、水平同期信号を再生する。デジタルデータ信号は、フレームメモリ７３５、メモリ制御回路７３６を用いて、垂直同期信号、水平同期信号に従い、パネル部７３２で表示される形式である表示データに変換され、パネル部３２に転送される。ドライバ制御回路７３７はパネル部３２に転送された表示データに対応してパネル部７３２を制御する。入力回路７３４に供給される多値電流データの画素構成とパネル部７３２の画素構成が異なる場合は、フレームメモリ７３５、メモリ制御回路７３６により画像フォーマット変換を行うこともある。
【００６５】
パネル部７３２は、ＰＤＰパネル７５０と、走査電極を駆動する走査ドライバ７３８と、データ電極を駆動するデータドライバ７３９と、ＰＤＰパネル７５０及び走査ドライバ７３８にパルス電圧を供給する高圧パルス回路７４０とを備えている。ＰＤＰパネル７５０は１３６５個×７６８個に配列された画素を有するものとして構成されている。ＰＤＰパネル７５０においては、走査ドライバ７３８が走査電極を制御し、データドライバ７３９がデータ電極を制御することにより、これらの画素のうちの所定の画素の点灯又は非点灯が制御され、所望の表示が行われる。
この第５応用例の表示装置では、データクロック信号とＲＧＢそれぞれの多値電流データにより表示データのソースとなる電子機器が接続されることができる。ただし、表示モードが複数ある場合は、表示モードを制御する制御信号が必要になる。この制御信号も多値電流データにて伝送されることができることは言うまでもない。
なお、図１４では、データクロック信号は簡略化のため省略されている。他の実施例でもデータクロック信号は必要であるが、簡単化のために省略されている。
【００６６】
図１４は、本発明の出力回路が適用された第６応用例としてのパーソナルコンピュータを示すブロック図である。演算部８０１は従来のパーソナるコンピュータの機能を具備する回路部である。演算部８０１から表示用ＲＧＢデジタルデータ３ｘｋビット（ｋは２以上の整数）と、垂直同期信号１ビット、水平同期信号１ビット、データクロック１ビットが出力回路８０２に供給される。出力回路８０２はＲのデジタルデータｋビットに垂直同期信号１ビットを加えたｋ＋１ビットの２値電圧データをＲの多値電流データに、Ｇのデジタルデータｋビットに水平同期信号１ビットを加えたｋ＋１ビットの２値電圧データをＧの多値電流データに、Ｂのデジタルデータｋビットにダミー信号１ビットを加えたｋ＋１ビットの２値電圧データをＢの多値電流データに変換する。ｋ＋１ビットのデジタルデータを多値電流データに変換する方法は本発明の出力回路における電圧電流変換方法による。このようにして変換されたＲＧＢ各多値電流データと１ビットのデータクロックがパーソナルコンピュータの外部に出力される。
【００６７】
出力回路８０２は図４の電圧電流変換回路２０１に相当する。ただし、図１４では簡単のため入力がデジタル４ビット入力として記載されているが、実際は４ビット以上のビット構成が通常である。また簡単のため電圧電流変換回路は１系統した記載されていないが、ＲＧＢ各１系統が必要である。
このようにパーソナルコンビュータの表示データを従来のアナログＲＧＢ信号として出力する代わりにＲＧＢの各多値電流データと１ビットのデータクロックとして出力することにより、第４の実施形態のテレビチュナーと同じ信号形式でデータ転送をすることができる。すなわち、表赤装置のインターフェースとしてのパソコンで従来から使われるアナログＲＧＢ信号と、テレビを含めたビデ才機器で従来から使われる映像中間周波（アナログ映像信号）をＲＧＢ各多値電流データと１ビットのデータクロックに統合することができる。
【００６８】
次に、本発明のデータ転送回路が適用される第７応用例としてのカラーＰＤＰモジュールについて説明する。プラズマディスプレイなどの表示装置とのインターフェースに多値電流データを用いる例を図１５を参照して説明する。例として、カラープラズマディスプレイ（以下、カラーＰＤＰと略記）モジュールの代表的なデータドライバ動作電圧を挙げると、入力信号は５Ｖ、出力信号は７０Ｖである。
図１６にテータドライバを２５６ビット出力４相入力として用いた従来のワイドＸＧＡ（Ｗ−ＸＧＡ；１３６５ｘ７６８画素）カラーＰＤＰモジュール４の構成を示す。図１６に示されるように、従来のカラーＰＤＰモジュール４においては。デジタル信号・制御回路上の超高集積回路では３．３Ｖ以下の低電圧信号を用いた映像信号処理動作をしており、デジタル信号処理ボード１の出力段で５．０Ｖ信号に昇圧してデータドライバ２に送信している。データトライバは１ライン（１３６５画素）分のデータを同時にプラズマパネルに出力する。このため、ＷＸＧＡパネルでは１６個（１３６５ｘ３［ＲＧＢそれぞれ１画素〕／２５６＝＜１６）の２５６ビット出力データドライバ２が必要である。
【００６９】
各データドライバ２は、それぞれ４本の映像入力信号（Ｄａｔａ）と、１本のクロック入力信号（ＣＬＫ）と、１本のラッチイネーブル入力信号（ＬＥ）と、の合計６本の信号線を持つ。このため、デジタル信号処理ボード１からデータドライバ２へと出力される信号線３の数は６Ｘ１６＝９６本となる。ここで、データドライバ２は、レジスタと、電圧を変換（増幅）するレベル変換回路と高電圧出力バッファと、を備えている。このデータドライバ２には、転送クロック信号に同期してデジタル信号処理ボード１から転送される映像データ信号が供給される。映像データ信号はデータドライバ２のレジスタに保存され、ラッテイネーブル信号の入力に同期してレベル変換回路に送られる。データドライバ２に供給される信号は全て５．０Ｖ振幅であり、データドライバ２において、レベル変換回路への入力までの部分（レジスタを含む）が低電圧動作部２１であり、該低電圧動作部２１においては、５．０Ｖ振幅で処理される。また、レベル変換回路は、該電圧変換部２２であり、５．０Ｖ振幅の信号を７０Ｖ振幅に増幅する。また、データドライバ２において、レベル変換回路以降の部分（高電圧出力バツファを含む）が高電圧動作部である。レベル変換回路から出力された高電圧信号は、高電圧出力バッファを介してＰＤＰパネルに出力される、
【００７０】
図１６の従菜技術に本発明の多値電流データ転送方式を採用した例を図１５に示す。図１５に示されるように、デジタル信号・制御回路上のデータ転送回路８１１はメモリ回路８１１と出力回路８１２を具備する。メモリ回路ではデジタル２値のシリアルデータとして供給される信号を１６個の２５６ｂｉｔ出力データドライバ８０２用に分ける処理を行い、４ビットＸ１６ブロックのデータに分配する。ここまでは図７の例と同じ動作である。この４ビットのデータをそれぞれ１６個の出力回路８１２に入力する。出力回路８１２は本発明の電圧電流変換を行う回路であり、２値電圧の４ビット入力を１６値の多値電流データに変換する。すなわち、従来はそれぞれ４本の映像出力信号を出力データドライバに入力したが、本発明では１本の１６値の多値電流データを出力データドライバに入力するのみである。他の信号は図１６の場合と同様に必要である。従って、１本のクロック入力信号（ＣＬＫ）と、１本のラッチイネーブル入力信号（ＬＥ）を加え、合計３本の信号線を持つ。従って、データ転送回路８０１からデータドライバ８０２へと出力される信号線の教は３Ｘ１６＝４８本と、図１６の従来方式に比べて半減する。
【００７１】
第７応用例のデータドライバ８０２と図１５のデータドライバ２の相違は入力段に入力回路８２１を具備する点である。入力回路８２１は、本発明の電流比較回路、電流電圧変換回路、計数回路を具備する入力回路であり、１６値の多値電流データから２値電圧の４ビットを再生する。２値データに再生後のデータドライバ６０２の動作は、図１６の従来例と同様である。すなわち、データドライバ８０２はレジスタ８２２と、電圧を変換（増幅）するレベル変換回踏８２３と、高電圧出力バッファ８２４と、を備え、２値電圧に再生された映像データ信号はレジスタ８２２に保存され、ラッチイネーブル信号の入力に同期してレベル変換回路８２３に送られ、高電圧出力バッ７ア８２４を介してＰＤＰパネル８５０に出力される。
【００７２】
以上述べたように、本発明のデータ転送方法および回路は、送信側においてノイズの影響を受けにくい。また、本発明のデータ転送方法および回路は、２値電圧データから多値電流データに変換するために必要なハードウエア量が従来の回路より少ない。更に、本発明のデータ転送方法および回路は、受信側において多値電流データから元の２値電圧データへの復元を従来の回路より高速に行う。
【特許請求の範囲】
【請求項１】
デジタル画像処理装置のデータ転送方法において、
ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換するステップと、
前記多値電流データを単一のデータ線を介して転送するステップと、
前記データ線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換するステップと、
前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換するステップと、
前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元するステップと
を具備するデータ転送方法。
【請求項２】
デジタル画像処理装置のデータ転送回路において、
ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換する電圧電流変換回路と、
前記多値電流データを転送する単一のデータ転送線と、
前記データ転送線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換する電流比較回路と、
前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換する電流電圧変換回路と、
前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する計数回路と
を具備するデータ転送回路。
【請求項３】
請求項２に記載のデータ転送回路において、
前記電圧電流変換回路は、前記ｎビットの各ビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成し、生成された電流を重ね合わせることによって前記ｎビットの前記第１の２値電圧データに比例する電流値を有する前記２ｎ値の前記多値電流データを前記データ転送線上に出力する
データ転送回路。
【請求項４】
請求項２又は３に記載のデータ転送回路において、
前記電流比較回路は、前記多値電流データを（２ｎ−１）ビットに展開し、前記（２ｎ−１）ビットの各々において、前記多値電流データの電流値が対応する閾値電流より大きいか否かに基づいてそのビットの論理値が決定された前記（２ｎ−１）ビットの２値電流データを出力する
データ転送回路。
【請求項５】
請求項２乃至４のいずれかに記載のデータ転送回路において
前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データをビット単位で前記（２ｎ−１）ビットの前記第２の２値電圧データに変換する
データ転送回路。
【請求項６】
請求項２乃至５のいずれかに記載のデータ転送回路において、
前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データを入力し、論理”１”を有するビット位置に基づいて前記第１の２値電圧データを復元する論理回路を具備する
データ転送回路。
【請求項７】
請求項３に記載のデータ転送回路において、
前記電圧電流変換回路は、前記ｎビットに対応して並列に設けられた第１回路群を備え、
前記第１回路の各々は、前記ｎビットのうちの対応するビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成する
データ転送回路。
【請求項８】
請求項７に記載のデータ転送回路において、
前記第１回路の各々は、
ソース端子が電源端子又は接地端子に接続され、ゲート端子とドレイン端子が接続される第１のトランジスタと、
ゲート端子に外部からの前記ｎビットのうちの前記対応するビットの第１の２値電圧データが与えられ、ドレイン端子が前記第１のトランジスタのドレイン端子に接続される第２のトランジスタと、
ソース端子が前記電源端子又は前記接地端子に接続され、ゲート端子が前記第１のトランジスタの前記ゲート端子に接続される第３のトランジスタとを具備し、
前記電圧電流変換回路は、前記第１回路の各々の前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される第１の定電流源を更に具備し、
前記第１回路の各々の前記第３のトランジスタのドレインス端子は共通に前記データ転送線に接続されているデータ転送回路。
【請求項９】
請求項８に記載のデータ転送回路において、
前記第１回路の各々の前記第３のトランジスタのゲートサイズは、外部から供給されるｎビットの前記第１の２値電圧データに応じて、２ｉに比例する出力電流値を有するように設定されている
データ転送回路。
【請求項１０】
請求項４に記載のデータ転送回路において、
前記電流比較回路は、前記（２ｎ−１）ビットに対応して並列に設けられた第２回路群を備え、
前記第２回路の各々は、前記多値電流データの電流値が対応する閾値電流より大きいとき、対応するビットの論理値を”１”に設定する
データ転送回路。
【請求項１１】
請求項１０に記載のデータ転送回路において
前記電流比較回路は、前記多値電流データをドレインに受け、ゲート端子が前記ドレインに接続され、ソース端子が接地端子又は電源端子に接続された第４のトランジスタと、前記第２回路群を備え、
前記第２回路の各々は、
ゲート端子が前記第４のトランジスタのゲート端子と接続され、ソース端子が共通の接地端子又は共通の電源端子に接続される第５のトランジスタと、
前記第５のトランジスタのドレイン端子と電源端子又は接地端子の間に接続され、前記閾値電流を流す第２の定電流源と
を具備し、
前記電流比較回路は、ＬＳＢから前記閾値電流に対応するビットまで、論理値が”１”に設定された前記（２ｎ−１）ビットの前記第２の２値電流データを出力するデータ転送回路。
【請求項１２】
請求項１１に記載のデータ転送回路において、
前記第２の定電流源は、所定のステップ単位で異なる前記（２ｎ−１）の閾値電流を流し、
前記電流比較回路は、最大の閾値電流に対応するビットをＭＳＢ、最小の閾値電流に対応するビットを前記ＬＳＢとする（２ｎ−１）ビットの２値電流データを出力するデータ転送回路。
【請求項１３】
請求項５に記載のデータ転送回路において、
前記電流電圧変換回路は、前記２値電流データの前記（２ｎ−１）ビットにそれぞれ対応して並列に設けられた第３回路群を具備し、
第３回路の各々は、前記（２ｎ−１）ビットの前記２値電流データの対応するビットを（２ｎ−１）ビットの第２の２値電圧データの対応するビットに変換する
データ転送回路。
【請求項１４】
請求項１３に記載のデータ転送回路において
前記電流電圧変換回路は、第３の定電流源と、前記第３回路群とを具備し、
前記第３回路の各々は、
共通の電源端子又は共通の接地端子又に接続されたソース端子と、ドレイン端子に接続されたゲート端子を有する第６のトランジスタと、
前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データを入力するゲート端子と、前記第３の定電流源と接続されたソース端子と、前記第６のトランジスタの前記ドレイン端子に接続されたドレイン端子を有する第７のトランジスタと
を具備するデータ転送回路。
【請求項１５】
請求項６に記載されたデータ転送回路において、
前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データのすべてのビットの論理が”０”であった場合に、全てのビットが論理”０”である前記ｎビットの前記第１の２値電圧データを復元し、前記（２ｎ−１）ビットの前記第２の２値電圧データのＬＳＢから論理”１”のビットの数の２進数に対応する前記ｎビットの前記第１の２値電圧データを復元する論理回路を具備する
データ転送回路。
【請求項１６】
請求項１５に記載されたデータ転送回路において、
前記計数回路は、下位側３ビットのためのビット判定回路を具備し、
前記ビット判定回路は、
前記下位３ビットが論理”１”のとき論理”１”を出力する第１の３ビット入力ＡＮＤ回路と、
第３ビットのみが論理”１”のとき論理”１”を出力する第２の３ビット入力ＡＮＤ回路と、
前記第１の３ビット入力ＡＮＤ回路の出力と前記第２の３ビット入力ＡＮＤ回路の出力の論理和を計算するＯＲ回路を
具備するデータ転送回路。
【請求項１７】
ｎビット（ｎは２以上の整数）の２値電圧データＸｉ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、
２ｉに比例する電流値を出力するカレントミラー回路群とを具傭し、
前記カレントミラー回路群の出力電流を重ね合わせることによって前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を生成する出力回路。
【請求項１８】
ｎビット（ｎは２以上の整数）の２値電圧データＸｉ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、
前記２値電圧データＸｉの前記ｎビットの各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、互いに接続されるゲート端子とドレイン端子とを有する第１のトランジスタと、
前記各ビットに対して設けられ、前記２値電圧データＸｉを与えられるゲート端子と、前記第１のトランジスタのドレイン端子に接続されたドレイン端子とを有する第２のトランジスタと、
前記各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、前記第１のトランジスタのゲート端子に接続されたゲート端子と、多値電流データ出力線に接続されるドレイン端子とを有する第３のトランジスタと、
前記ｎビットに対して設けられ、前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される定電流源と
を具備し、
前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を持つ多値電流データを前記多値電流データ出力線に出力する
出力回路。
【請求項１９】
第１のトランジスタ乃至第３トランジスタが、外部から供給されるｎビット（ｎは２以上の整数）の２値電圧テータＸｉ（ｉは０以上でｎ−１以下の整数）の前記ｎビットにそれぞれ対応して並列に配置された第１のトランジスタ乃至第３トランジスタの組を具備し、
前記第１のトランジスタ及び前記第３のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第２のトランジスタのソース端子が共通の定電流に接続され、前記第３のトランジスタのドレイン端子が共通の多値電流データ線に接続され、前記２値電圧データＸｉに応じてΣ２ｉＸに比例する電流値を前記共通の多値電流データ出力線に出力する
出力回路。
【請求項２０】
請求項１９に記載の出力回路において、
前記第３のトランジスタのサイズが、前記２値電圧データＸｉに応じて２ｉに比例する出力電流値になるように設定されている
出力回路。
【請求項２１】
電流比較回路と、
電流電圧変換回路とを具備し、
前記電流比較回路は、
２ｎ値（ｎは２以上の整数）の単一の多値電流データを入力する入力部と、
（２ｎ−１）個の独立したカレントミラー回路と、前記多値電流データは前記（２ｎ−１）個のカレントミラー回路に展開され、
前記多値電流データの前記２ｎ値に対応する閾値電流を前記（２ｎ−１）個のカレントミラー回路にそれぞれ供給する（２ｎ−１）個の閾値電流源と
を具備し、
前記（２ｎ−１）個のカレントミラー回路の各々の電流駆動能力と前記（２ｎ−１）個の閾値電流源のうちの対応するものからの前記閾値電流に基づいて、（２ｎ−１）ビットのうちの対応するビットの２値電流データを出力し、
前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する
入力回路。
【請求項２２】
請求項２１に記載の入力回路において、
前記電流比較回路は、
前記（２ｎ−１）ビットの各ビットに対して設けられ、前記多値電流データが与えられるドレイン端子と、前記ドレイン端子に接続されたゲート端子と、共通の接地端子又は共通の電源端子に接続されたソース端子とを有する第４のトランジスタと、
前記各ビットに対して設けられ、前記第４のトランジスタのゲート端子と接続されたゲート端子と、前記共通の接地端子又は前記共通の電源端子に接続されたソース端子とを有する第５のトランジスタと、
前記各ビットに対して設けられ、前記第５のトランジスタのドレイン端子と前記共通の電源端子又は前記共通の接地端子の間に接続される定電流源と
を具備する
入力回路。
【請求項２３】
電流比較回路と、
電流電圧変換回路と具備し、
前記電流比較回路は、
外部から供給される２ｎ値（ｎは２以上の整教）の単一の多値電流データ入力に対して、並列に配置された、第５のトランジスタと前記多値電流データを判別するために使用される閾値電流を出力する閾値電流源の（２ｎ−１）個の組を具備し、
前記電流比較回路は、前記第５のトランジスタのソース端子が共通の接地端子又は共通の電源端子に接続され、前記閾値電流源が共通の電源端子又は共通の接地端子に接続され、前記多値電流データと前記閾値電流源からの前記閾値電流に基づいて（２ｎ−１）ビットの２値電流データを出力し、
前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する
入力回路。
【請求項２４】
請求項２３に記載の入力回路において、
前記電流比較回路は、前記第５のトランジスタのドレイン電流と前記閾値電流源の前記閾値電流とに基づいて、前記（２ｎ−１）ビット中の、前記多値電流データに対応するビットを検出し、最大の閾値電流に対応するビットを最上位ビットとする前記（２ｎ−１）ビットの前記２値電流データを出力する
入力回路。
【請求項２５】
請求項２１乃至２４項のいずれかに記載の入力回路において、
前記電流電圧変換回賂は、
前記（２ｎ−１）ビットの前記２値電流データ入力に対して、並列に配置された（２ｎ−１）個の回路部を具備し、
前記（２ｎ−１）個の回路部の各々は、第６のトランジスタ及び第７のトランジスタを具備し、
前記第６のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第６のトランジスタのゲート端子とドレイン端子が接続され、
前記第７のトランジスタのソース端子が第３の定電流源に接続され、前記第７のトランジスタのゲート端子に前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データが入力され、前記第７のトランジスタのドレイン端子と接続される前記第６のトランジスタのドレイン端子から前記対応するビットの前記２値電圧データが出力される入力回路。
【請求項２６】
請求項２５に記載の入力回路において、
前記第３の定電流源は、前記２値電流データの前記（２ｎ−１）ビットの各々に対して、論理”０”または”１”を示す電圧レベルを有する前記２値電圧データが出力されるように設定され、
前記電流電圧変換回路は、最上位ビットの２値電流データに対応する２値電圧データを最上位ビット、最下位ビットの２値電流データに対応する２値電圧データを最下位ビットとする前記（２ｎ−１）ビットの前記２値電圧データを出力する
入力回路。
【請求項２７】
請求項１７乃至２０の何れか一項に記載の出力回路を具備する半導体装置。
【請求項２８】
請求項２１乃至２６の何れか一項に記載の入力回路を具備する半導体装置。
【請求項２９】
請求項１７乃至２０何れか一項に記載の出力回路を具備し、前記単一の多値電流データが前記出力回路から出力される電子装置。
【請求項３０】
請求項２１乃至２６の何れか一項に記載の入力回路を具備し、外部から供給される前記単一の多値電流データを２値電圧データに変換する電子装置。
【請求項１】
デジタル画像処理装置のデータ転送方法において、
ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換するステップと、
前記多値電流データを単一のデータ線を介して転送するステップと、
前記データ線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換するステップと、
前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換するステップと、
前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元するステップと
を具備するデータ転送方法。
【請求項２】
デジタル画像処理装置のデータ転送回路において、
ｎビット（ｎは２以上の整数）の第１の２値電圧データを２ｎ値の多値電流データに変換する電圧電流変換回路と、
前記多値電流データを転送する単一のデータ転送線と、
前記データ転送線上の前記多値電流データを（２ｎ−１）ビットの２値電流データに変換する電流比較回路と、
前記（２ｎ−１）ビットの前記２値電流データを（２ｎ−１）ビットの第２の２値電圧データに変換する電流電圧変換回路と、
前記（２ｎ−１）ビットの前記第２の２値電圧データから前記ｎビットの前記第１の２値電圧データを復元する計数回路と
を具備するデータ転送回路。
【請求項３】
請求項２に記載のデータ転送回路において、
前記電圧電流変換回路は、前記ｎビットの各ビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成し、生成された電流を重ね合わせることによって前記ｎビットの前記第１の２値電圧データに比例する電流値を有する前記２ｎ値の前記多値電流データを前記データ転送線上に出力する
データ転送回路。
【請求項４】
請求項２又は３に記載のデータ転送回路において、
前記電流比較回路は、前記多値電流データを（２ｎ−１）ビットに展開し、前記（２ｎ−１）ビットの各々において、前記多値電流データの電流値が対応する閾値電流より大きいか否かに基づいてそのビットの論理値が決定された前記（２ｎ−１）ビットの２値電流データを出力する
データ転送回路。
【請求項５】
請求項２乃至４のいずれかに記載のデータ転送回路において
前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データをビット単位で前記（２ｎ−１）ビットの前記第２の２値電圧データに変換する
データ転送回路。
【請求項６】
請求項２乃至５のいずれかに記載のデータ転送回路において、
前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データを入力し、論理”１”を有するビット位置に基づいて前記第１の２値電圧データを復元する論理回路を具備する
データ転送回路。
【請求項７】
請求項３に記載のデータ転送回路において、
前記電圧電流変換回路は、前記ｎビットに対応して並列に設けられた第１回路群を備え、
前記第１回路の各々は、前記ｎビットのうちの対応するビットに対応する値２ｉ（ｉは０以上ｎ−１以下の整数）に比例する電流を生成する
データ転送回路。
【請求項８】
請求項７に記載のデータ転送回路において、
前記第１回路の各々は、
ソース端子が電源端子又は接地端子に接続され、ゲート端子とドレイン端子が接続される第１のトランジスタと、
ゲート端子に外部からの前記ｎビットのうちの前記対応するビットの第１の２値電圧データが与えられ、ドレイン端子が前記第１のトランジスタのドレイン端子に接続される第２のトランジスタと、
ソース端子が前記電源端子又は前記接地端子に接続され、ゲート端子が前記第１のトランジスタの前記ゲート端子に接続される第３のトランジスタとを具備し、
前記電圧電流変換回路は、前記第１回路の各々の前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される第１の定電流源を更に具備し、
前記第１回路の各々の前記第３のトランジスタのドレインス端子は共通に前記データ転送線に接続されているデータ転送回路。
【請求項９】
請求項８に記載のデータ転送回路において、
前記第１回路の各々の前記第３のトランジスタのゲートサイズは、外部から供給されるｎビットの前記第１の２値電圧データに応じて、２ｉに比例する出力電流値を有するように設定されている
データ転送回路。
【請求項１０】
請求項４に記載のデータ転送回路において、
前記電流比較回路は、前記（２ｎ−１）ビットに対応して並列に設けられた第２回路群を備え、
前記第２回路の各々は、前記多値電流データの電流値が対応する閾値電流より大きいとき、対応するビットの論理値を”１”に設定する
データ転送回路。
【請求項１１】
請求項１０に記載のデータ転送回路において
前記電流比較回路は、前記多値電流データをドレインに受け、ゲート端子が前記ドレインに接続され、ソース端子が接地端子又は電源端子に接続された第４のトランジスタと、前記第２回路群を備え、
前記第２回路の各々は、
ゲート端子が前記第４のトランジスタのゲート端子と接続され、ソース端子が共通の接地端子又は共通の電源端子に接続される第５のトランジスタと、
前記第５のトランジスタのドレイン端子と電源端子又は接地端子の間に接続され、前記閾値電流を流す第２の定電流源と
を具備し、
前記電流比較回路は、ＬＳＢから前記閾値電流に対応するビットまで、論理値が”１”に設定された前記（２ｎ−１）ビットの前記第２の２値電流データを出力するデータ転送回路。
【請求項１２】
請求項１１に記載のデータ転送回路において、
前記第２の定電流源は、所定のステップ単位で異なる前記（２ｎ−１）の閾値電流を流し、
前記電流比較回路は、最大の閾値電流に対応するビットをＭＳＢ、最小の閾値電流に対応するビットを前記ＬＳＢとする（２ｎ−１）ビットの２値電流データを出力するデータ転送回路。
【請求項１３】
請求項５に記載のデータ転送回路において、
前記電流電圧変換回路は、前記２値電流データの前記（２ｎ−１）ビットにそれぞれ対応して並列に設けられた第３回路群を具備し、
第３回路の各々は、前記（２ｎ−１）ビットの前記２値電流データの対応するビットを（２ｎ−１）ビットの第２の２値電圧データの対応するビットに変換する
データ転送回路。
【請求項１４】
請求項１３に記載のデータ転送回路において
前記電流電圧変換回路は、第３の定電流源と、前記第３回路群とを具備し、
前記第３回路の各々は、
共通の電源端子又は共通の接地端子又に接続されたソース端子と、ドレイン端子に接続されたゲート端子を有する第６のトランジスタと、
前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データを入力するゲート端子と、前記第３の定電流源と接続されたソース端子と、前記第６のトランジスタの前記ドレイン端子に接続されたドレイン端子を有する第７のトランジスタと
を具備するデータ転送回路。
【請求項１５】
請求項６に記載されたデータ転送回路において、
前記計数回路は、前記（２ｎ−１）ビットの前記第２の２値電圧データのすべてのビットの論理が”０”であった場合に、全てのビットが論理”０”である前記ｎビットの前記第１の２値電圧データを復元し、前記（２ｎ−１）ビットの前記第２の２値電圧データのＬＳＢから論理”１”のビットの数の２進数に対応する前記ｎビットの前記第１の２値電圧データを復元する論理回路を具備する
データ転送回路。
【請求項１６】
請求項１５に記載されたデータ転送回路において、
前記計数回路は、下位側３ビットのためのビット判定回路を具備し、
前記ビット判定回路は、
前記下位３ビットが論理”１”のとき論理”１”を出力する第１の３ビット入力ＡＮＤ回路と、
第３ビットのみが論理”１”のとき論理”１”を出力する第２の３ビット入力ＡＮＤ回路と、
前記第１の３ビット入力ＡＮＤ回路の出力と前記第２の３ビット入力ＡＮＤ回路の出力の論理和を計算するＯＲ回路を
具備するデータ転送回路。
【請求項１７】
ｎビット（ｎは２以上の整数）の２値電圧データＸｉ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、
２ｉに比例する電流値を出力するカレントミラー回路群とを具傭し、
前記カレントミラー回路群の出力電流を重ね合わせることによって前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を生成する出力回路。
【請求項１８】
ｎビット（ｎは２以上の整数）の２値電圧データＸｉ（ｉは０以上でｎ−１以下の整数）を入力する入力部と、
前記２値電圧データＸｉの前記ｎビットの各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、互いに接続されるゲート端子とドレイン端子とを有する第１のトランジスタと、
前記各ビットに対して設けられ、前記２値電圧データＸｉを与えられるゲート端子と、前記第１のトランジスタのドレイン端子に接続されたドレイン端子とを有する第２のトランジスタと、
前記各ビットに対して設けられ、電源端子又は接地端子に接続されたソース端子と、前記第１のトランジスタのゲート端子に接続されたゲート端子と、多値電流データ出力線に接続されるドレイン端子とを有する第３のトランジスタと、
前記ｎビットに対して設けられ、前記第２のトランジスタのソース端子と前記接地端子又は前記電源端子の間に接続される定電流源と
を具備し、
前記２値電圧データＸｉに応じてΣ２ｉＸｉに比例する電流値を持つ多値電流データを前記多値電流データ出力線に出力する
出力回路。
【請求項１９】
第１のトランジスタ乃至第３トランジスタが、外部から供給されるｎビット（ｎは２以上の整数）の２値電圧テータＸｉ（ｉは０以上でｎ−１以下の整数）の前記ｎビットにそれぞれ対応して並列に配置された第１のトランジスタ乃至第３トランジスタの組を具備し、
前記第１のトランジスタ及び前記第３のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第２のトランジスタのソース端子が共通の定電流に接続され、前記第３のトランジスタのドレイン端子が共通の多値電流データ線に接続され、前記２値電圧データＸｉに応じてΣ２ｉＸに比例する電流値を前記共通の多値電流データ出力線に出力する
出力回路。
【請求項２０】
請求項１９に記載の出力回路において、
前記第３のトランジスタのサイズが、前記２値電圧データＸｉに応じて２ｉに比例する出力電流値になるように設定されている
出力回路。
【請求項２１】
電流比較回路と、
電流電圧変換回路とを具備し、
前記電流比較回路は、
２ｎ値（ｎは２以上の整数）の単一の多値電流データを入力する入力部と、
（２ｎ−１）個の独立したカレントミラー回路と、前記多値電流データは前記（２ｎ−１）個のカレントミラー回路に展開され、
前記多値電流データの前記２ｎ値に対応する閾値電流を前記（２ｎ−１）個のカレントミラー回路にそれぞれ供給する（２ｎ−１）個の閾値電流源と
を具備し、
前記（２ｎ−１）個のカレントミラー回路の各々の電流駆動能力と前記（２ｎ−１）個の閾値電流源のうちの対応するものからの前記閾値電流に基づいて、（２ｎ−１）ビットのうちの対応するビットの２値電流データを出力し、
前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する
入力回路。
【請求項２２】
請求項２１に記載の入力回路において、
前記電流比較回路は、
前記（２ｎ−１）ビットの各ビットに対して設けられ、前記多値電流データが与えられるドレイン端子と、前記ドレイン端子に接続されたゲート端子と、共通の接地端子又は共通の電源端子に接続されたソース端子とを有する第４のトランジスタと、
前記各ビットに対して設けられ、前記第４のトランジスタのゲート端子と接続されたゲート端子と、前記共通の接地端子又は前記共通の電源端子に接続されたソース端子とを有する第５のトランジスタと、
前記各ビットに対して設けられ、前記第５のトランジスタのドレイン端子と前記共通の電源端子又は前記共通の接地端子の間に接続される定電流源と
を具備する
入力回路。
【請求項２３】
電流比較回路と、
電流電圧変換回路と具備し、
前記電流比較回路は、
外部から供給される２ｎ値（ｎは２以上の整教）の単一の多値電流データ入力に対して、並列に配置された、第５のトランジスタと前記多値電流データを判別するために使用される閾値電流を出力する閾値電流源の（２ｎ−１）個の組を具備し、
前記電流比較回路は、前記第５のトランジスタのソース端子が共通の接地端子又は共通の電源端子に接続され、前記閾値電流源が共通の電源端子又は共通の接地端子に接続され、前記多値電流データと前記閾値電流源からの前記閾値電流に基づいて（２ｎ−１）ビットの２値電流データを出力し、
前記電流電圧変換回路は、前記（２ｎ−１）ビットの前記２値電流データを前記（２ｎ−１）ビットの２値電圧データに変換する
入力回路。
【請求項２４】
請求項２３に記載の入力回路において、
前記電流比較回路は、前記第５のトランジスタのドレイン電流と前記閾値電流源の前記閾値電流とに基づいて、前記（２ｎ−１）ビット中の、前記多値電流データに対応するビットを検出し、最大の閾値電流に対応するビットを最上位ビットとする前記（２ｎ−１）ビットの前記２値電流データを出力する
入力回路。
【請求項２５】
請求項２１乃至２４項のいずれかに記載の入力回路において、
前記電流電圧変換回賂は、
前記（２ｎ−１）ビットの前記２値電流データ入力に対して、並列に配置された（２ｎ−１）個の回路部を具備し、
前記（２ｎ−１）個の回路部の各々は、第６のトランジスタ及び第７のトランジスタを具備し、
前記第６のトランジスタのソース端子が共通の電源端子又は共通の接地端子に接続され、前記第６のトランジスタのゲート端子とドレイン端子が接続され、
前記第７のトランジスタのソース端子が第３の定電流源に接続され、前記第７のトランジスタのゲート端子に前記（２ｎ−１）ビットのうちの対応するビットの前記２値電流データが入力され、前記第７のトランジスタのドレイン端子と接続される前記第６のトランジスタのドレイン端子から前記対応するビットの前記２値電圧データが出力される入力回路。
【請求項２６】
請求項２５に記載の入力回路において、
前記第３の定電流源は、前記２値電流データの前記（２ｎ−１）ビットの各々に対して、論理”０”または”１”を示す電圧レベルを有する前記２値電圧データが出力されるように設定され、
前記電流電圧変換回路は、最上位ビットの２値電流データに対応する２値電圧データを最上位ビット、最下位ビットの２値電流データに対応する２値電圧データを最下位ビットとする前記（２ｎ−１）ビットの前記２値電圧データを出力する
入力回路。
【請求項２７】
請求項１７乃至２０の何れか一項に記載の出力回路を具備する半導体装置。
【請求項２８】
請求項２１乃至２６の何れか一項に記載の入力回路を具備する半導体装置。
【請求項２９】
請求項１７乃至２０何れか一項に記載の出力回路を具備し、前記単一の多値電流データが前記出力回路から出力される電子装置。
【請求項３０】
請求項２１乃至２６の何れか一項に記載の入力回路を具備し、外部から供給される前記単一の多値電流データを２値電圧データに変換する電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【国際公開番号】ＷＯ２００５／００６５５２
【国際公開日】平成１７年１月２０日（２００５．１．２０）
【発行日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００５−５１１５２３（Ｐ２００５−５１１５２３）
【国際出願番号】ＰＣＴ／ＪＰ２００４／００９７１８
【国際出願日】平成１６年７月８日（２００４．７．８）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
【国際公開日】平成１７年１月２０日（２００５．１．２０）
【発行日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／００９７１８
【国際出願日】平成１６年７月８日（２００４．７．８）
【出願人】（０００００５０１６）パイオニア株式会社 (3,620)
【Ｆターム（参考）】
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