【課題】回路構成を単純化して部品コストを低減すると共に、回路の小型化を実現したルビジウム原子発振器を提供する。
【解決手段】このルビジウム原子発振器５０は、ルビジウム原子の共振周波数により励振する光マイクロ波ユニット（ＯＭＵ）１と、ＯＭＵ１を透過した光の強度を検出する光検出部２と、Ａｍｐ３に現れる周波数誤差信号の位相を検波する位相検波器４と、位相検波器４の出力信号を積分するループフィルタ５と、ループフィルタ５の電圧に基づいて所定の周波数を発振する電圧制御水晶発振器（ＶＣＸＯ）６と、マイクロ波の位相を低周波により変調する発振回路７と、ＶＣＸＯ６の発振信号をマイクロ波に逓倍する位相変調逓倍部８と、を備えて構成されている。 （もっと読む）

【課題】デジタル位相周波数検出器、それを含むデジタル位相固定ループ、及びデジタル位相周波数検出方法を提供すること。
【解決手段】デジタル位相周波数検出器は検出部、位相比較部及びリセット部を含む。検出部は基準信号及びフィードバック入力信号のエッジを検出して基準エッジ信号及びフィードバックエッジ信号を発生する。リセット部は基準エッジ信号及びフィードバックエッジ信号に基づいてリセット信号を発生する。位相比較部は基準エッジ信号及びフィードバックエッジ信号に基づいて第１位相比較信号及び第２位相比較信号を発生し、第１フリップフロップ、第２フリップフロップ、及びラッチブロックを含む。第１フリップフロップは基準エッジ信号を受信するデータ入力端及びフィードバックエッジ信号を受信するクロック入力端を具備し、第２フリップフロップはフィードバックエッジ信号を受信するデータ入力端及び前記基準エッジ信号を受信するクロック入力端を具備する。 （もっと読む）

【課題】小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるデジタルクロックリカバリ回路（ＣＤＲ）を実現することを目的とする。
【解決手段】デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 （もっと読む）

【課題】周波数シンセサイザにおいて、ループ帯域内位相ノイズの低減を小面積かつ低電流の構成で実現する。
【解決手段】周波数シンセサイザは、発振器１と、発振器１出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路７とを備え、ＴＤＣ回路７によって検出された正規化された位相差に基づいて発振器１の周波数を制御する。ＴＤＣ回路７は、第２の発振器７１１と、第２の発振器７１１の出力信号ＯＳＣ２の周期数をカウントするカウンタ７１２とを備え、カウンタ７１２の出力から、分周信号ＣＫＶの周期に相当するカウンタ値と、分周信号ＣＫＶと参照信号Ｆｒｅｆとの位相差に相当するカウンタ値とを得て、これらのカウンタ値に基づいて、正規化された位相差を算出する。 （もっと読む）

【課題】ＰＷＭコントローラチップのサイズ、コスト及び製造上の複雑を減らす。
【解決手段】位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。このＰＬＬは、位相信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて前記位相信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが前記位相信号を生成することができるようにする抑制回路と、前記ＰＦＤに結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路とを備えている。 （もっと読む）

【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。 （もっと読む）

【課題】回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現する。
【解決手段】周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。 （もっと読む）

【課題】ＰＶＴに依存しない安定した位相雑音特性を短時間で得ることができる局部発振器を提供する。
【解決手段】局部発振器は、デジタル制御発振器と、位相データ生成器と、減算器と、ループフィルタと、乗算器と、係数算出器と、を備える。前記デジタル制御発振器は、第１の発振器制御値により発振信号の発振周波数を制御可能である。前記発振周波数は、前記第１の発振器制御値と、前記第１の発振器制御値の単位値あたりの前記発振周波数の変化量と、の積に等しい。設定周波数データは、設定周波数を基準信号の基準周波数で除算して得られる。前記乗算器は、前記ループフィルタからの規格化制御値に第１の係数を乗算した前記第１の発振器制御値を出力する。前記係数算出器は、前記発振周波数が前記設定周波数に略等しくなった時の前記第１の発振器制御値を、前記設定周波数データで除算し、その除算結果を新たな前記第１の係数として前記乗算器に設定する。 （もっと読む）

【課題】基準クロックの周波数を低くして消費電力を抑制することのできる位相同期回路を提供する。
【解決手段】第１の位相比較器と第２の位相比較器とに、それぞれ帰還クロックの少なくとも１周期分異なる位相差をつけた分周クロックを入力して基準クロックとの位相比較を行い、受信信号と帰還クロックとの位相比較の結果で第１と第２の位相比較器の出力の重みづけを行い、重みづけされた出力により帰還クロックの位相調節を行う。 （もっと読む）

【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。 （もっと読む）

【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。 （もっと読む）

【課題】チップサイズの大型化を防止することができる半導体集積回路。
【解決手段】同一のリセット信号が入力されることにより、互いに同期が取られる複数の送信ブロックを備える半導体集積回路。各送信ブロックは、基準クロック信号とフィードバッククロック信号との位相差に応じた制御電圧に基づいて周期Ｔの第１のクロック信号を発振する電圧制御発振器と、第１のクロック信号がＮ（Ｎは自然数）分周された第２のクロック信号が入力され、当該第２のクロック信号から、第１の送信用クロック信号と当該第１の送信用クロック信号よりも周波数の低い第２の送信用クロック信号とを生成し、リセット信号に応じて少なくとも第２の送信用クロック信号を出力するリセット機能付き分周器と、第１及び第２の送信用クロック信号が分配される複数の送信機と、を備える。 （もっと読む）

【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有するＰＬＬ回路等を提供する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。 （もっと読む）

【課題】充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路を提供する。
【解決手段】ダイオード接続されたトランジスタＭｐ１と、トランジスタＭｐ２と、指令信号ＵＰｂで制御されてＭｐ１，Ｍｐ２のゲート間を接続するトランジスタＭｐ３とで第１のカレントミラー回路が構成されている。トランジスタＭｐ２のゲート電極と電源ＶＤＤの間には指令信号ＵＰｂで制御されるトランジスタＭｐ４が接続されている。また、ダイオード接続されたトランジスタＭｎ１と、トランジスタＭｎ２と、指令信号ＤＮで制御されてＭｎ１，Ｍｎ２のゲート間を接続するトランジスタＭｎ３とで第２のカレントミラー回路が構成されている。Ｍｎ２のゲート電極と接地の間には、指令信号ＤＮｂで制御されるトランジスタＭｎ４が接続されている。 （もっと読む）

【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。 （もっと読む）

【課題】周波数、位相差が同期された発振器アレーにおいて、構成の簡素化、低コスト化を実現すること。
【解決手段】発振器アレーは、１次元アレー状に接続されたＮ個（Ｎは２以上の自然数）のプッシュプッシュ発振器１と、プッシュプッシュ発振器１間にそれぞれ挿入された（Ｎ−１）個の非対称結合回路２と、によって構成されている。非対称結合回路２は、一方の端子Ａからの信号入力に対する反射特性と、他方の端子Ｂからの信号入力に対する反射特性とが異なる非対称な特性を有した複共振接合回路である。端子Ａから入力される信号は、その信号の大部分を一定の反射係数で反射されて再び端子Ａから出力され、残りの一部分は透過して端子Ｂから出力され、周波数同期を行う。一方、端子Ｂから入力される信号は、反射係数が一定量変化されて反射され、端子Ｂから出力される。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】実装面積やコストを抑え、起動時間を短縮し、周波数精度の高いクロックも出力できるＭＥＭＳデバイス等を提供する。
【解決手段】 第１のクロック信号４００と第２のクロック信号４０２の少なくとも一方を出力するＭＥＭＳデバイス１００であって、同一の基板上に設けられた第１のＭＥＭＳ共振子３０２を有する第１のＭＥＭＳ発振器３００と第２のＭＥＭＳ共振子３２２を有する第２のＭＥＭＳ発振器３２０とを含み、第１のＭＥＭＳ発振器の共振周波数である第１の共振周波数と、第２のＭＥＭＳ発振器の共振周波数である第２の共振周波数とは略一致し、第１のＭＥＭＳ共振子のＱ値と第２のＭＥＭＳ共振子のＱ値とは異なり、第１のＭＥＭＳ発振器は、第１の共振周波数を周波数とする第１のクロック信号を出力し、第２のＭＥＭＳ発振器は、第２の共振周波数を周波数とする第２のクロック信号を出力する。 （もっと読む）

【課題】位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。
【解決手段】半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器１０４を、デジタル補償回路２０１の制御信号によって利得を離散的に変化させる。デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。 （もっと読む）

【課題】周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供する。
【解決手段】発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードＯＴＷｂに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードＯＴＷｕに変換して出力する制御手段と、前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器２４と、を備えている。 （もっと読む）