アクティブスナバを有する電源スイッチ
【解決手段】本発明はアクティブスナバを有する電源スイッチに関する。第１の実施形態において、電子回路は，第１のパワー半導体装置と第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成されている。第２のパワー半導体装置は、第１のパワー半導体装置のリンギングを阻止するように形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載される実施形態は、電子回路及び半導体の設計又は製造の分野に関し、特にアクティブスナバを有する電源スイッチのシステム及び方法に関する。
【背景技術】
【０００２】
同期型ローサイド金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）を有する降圧型ＤＣ−ＤＣコンバータのアプリケーションにおいて、ハイサイドＭＯＳＦＥＴがオンになったとき、大きな電圧オーバーシュートが発生する可能性がある。このオーバーシュートは、ローサイドＭＯＳＦＥＴのボディダイオードの“スナッピー”な挙動（“snappy” behavior）が原因である可能性があり、ローサイドＭＯＳＦＥＴのドレインをハイサイドＭＯＳＦＥＴのソースに接続するノード上で、電圧オーバーシュートや過剰なリンギングを引き起こす可能性がある。電圧のオーバーシュートは、ローサイドＭＯＳＦＥＴの定格電圧を超える可能性があり、例えば性能の低下、寿命の短縮又は故障などの信頼性の問題に繋がる。リンギングは、隣接する高感度回路を妨害する可能性があり、リンギングによるノイズは、電磁干渉（ＥＭＩ）を引き起こす可能性がある。
【０００３】
図１は、従来技術の典型的な降圧型ＤＣ−ＤＣコンバータ回路１００を示している。降圧型コンバータ回路１００は、ローサイドＭＯＳＦＥＴスイッチ１１０及びハイサイドＭＯＳＦＥＴスイッチ１２０で構成されている。ローサイドＭＯＳＦＥＴスイッチ１１０は、ボディダイオード（図示していない）で構成されていることが理解できるだろう。ＭＯＳＦＥＴのボディダイオードは、製造プロセスの副次的影響であり、一般に“良い”ダイオードとはいえない。隔離された高速ダイオードと比較すると、ボディダイオードの逆回復時間は非常に長く、例えばボディダイオードは、流れる電流の方向を変更したとき、オフにするのに長い時間がかかる。これにより、対向するスイッチ、例えばハイサイドＭＯＳＦＥＴスイッチ１２０がオンになっているとき、シュートスルー又はスナップバック状態に繋がる可能性がある。
【０００４】
ハイサイドＭＯＳＦＥＴスイッチ１２０及びローサイドＭＯＳＦＥＴスイッチ１１０は、制御回路によって制御されるように形成されており、例えばオン、オフを制御して出力電圧Ｖｏｕｔを生成する。降圧型コンバータ１００はスイッチングノード１３０を更に含み、例えばローサイドＭＯＳＦＥＴ１１０のドレインはハイサイドＭＯＳＦＥＴ１２０のソースに接続されている。動作中に、スイッチングノード１３０はリンギングノイズにさらされる可能性がある。上記多くの有害な効果に加えて、リンギングは、ローサイドＭＯＳＦＥＴスイッチ１１０の定格電圧に近づくか、若しくは超える可能性がある。例えば信頼性の理由から、設計者はローサイドＭＯＳＦＥＴスイッチ１１０を、その最大定格電圧の８０％以下のピーク電圧で動作させることを望む。
【０００５】
残念ながら、ローサイドＭＯＳＦＥＴスイッチ１１０をより高い定格電圧の一部に置き換えることは、望ましい解決策ではない。例えば、より高い定格電圧を有するＭＯＳＦＥＴは、より大きな内部抵抗と大きなスイッチング損失をもたらす傾向があり、結果としてスイッチングの効率性は低くなる。したがって、従来技術では、これらの問題に対する望ましい解決策は提供されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の事情に鑑み、アクティブスナバを有する電源スイッチが必要とされている。
【課題を解決するための手段】
【０００７】
アクティブスナバを有する電源スイッチを開示している。第１の実施形態において、電子回路は、第１のパワー半導体装置及び第１のパワー半導体装置に接続された第２のパワー半導体装置を含んでいる。第２のパワー半導体装置は、第１のパワー半導体装置のオーバーシュート及び／又はリンギングを阻止するように形成されている。
【０００８】
別の実施形態では、電子回路は高電圧に接続するように形成され、かつスイッチング制御論理(logic)によって制御するように形成されたハイサイドのパワー半導体スイッチを含んでいる。電子回路はさらに、低電圧に接続するように形成され、かつスイッチング制御論理によって制御するように形成されたローサイドのパワー半導体スイッチを含み、これはハイサイドのパワー半導体スイッチと直列に接続されている。ローサイドパワー半導体スイッチは、第１のローサイドパワー半導体装置及び第１のローサイドパワー半導体装置に接続された第２のローサイドパワー半導体装置を含んでいる。第２のローサイドパワー半導体装置は、第１のローサイドパワー半導体装置のオーバーシュート及び／又はリンギングを阻止するように形成されている。
【０００９】
さらなる別の実施形態において、ＭＯＳＦＥＴ半導体装置は、第１のパワー半導体装置及び第１のパワー半導体装置に接続された第２のパワー半導体装置を含んでいる。第２のパワー半導体装置は、第１のパワー半導体装置のオーバーシュート及び／又はリンギングを阻止するように形成されている。第１及び第２のパワー半導体装置は、単一のダイス型上に配置される。
【００１０】
さらなる別の実施形態において、トレンチＭＯＳＦＥＴパワー半導体装置は、第１のトレンチＭＯＳＦＥＴパワー半導体装置のゲートを形成する複数の第１のトレンチと、第２のトレンチＭＯＳＦＥＴパワー半導体装置のゲートを形成する複数の第２のトレンチとでを含んでいる。第１のトレンチＭＯＳＦＥＴパワー半導体装置及び第２のトレンチＭＯＳＦＥＴパワー半導体装置は、共通のソースと共通のドレインを有し、複数の第１のトレンチと複数の第２のトレンチは絡み合っている。
【発明の効果】
【００１１】
本発明によれば、ドレインノードにおける高いｄＶ／ｄｔの立ち上がり時間に応じて、スナバＭＯＳＦＥＴのゲートの電圧が、スナバＭＯＳＦＥＴの閾値電圧より大きい値に増加し、スナバＭＯＳＦＥＴがオンになる。ゲート電圧が、一旦スナバＭＯＳＦＥＴの閾値電圧を超えると、スナバＭＯＳＦＥＴはオンになり、ドレイン電流を生成する。このドレイン電流がドレインノードの電圧オーバーシュートを抑制又は阻止するように動作し、電圧オーバーシュートの抑制は、リンギングノイズに関連する電力の削減になる。
【００１２】
このような条件でオンすることにより、通常なら従来技術の下で存在するような電圧オーバーシュート及びリンギングを抑制又は阻止することができ、パワーＭＯＳＦＥＴの一部としてスナバＭＯＳＦＥＴは、オーバーシュート、リンギングノイズ、及び放射電磁妨害を有利に低減すると共に、装置の信頼性を有利に向上させることができる。
【図面の簡単な説明】
【００１３】
本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本発明の実施形態を例示し、本発明の原理を説明する役割を果たしている。
【図１】従来技術の典型的な降圧型ＤＣ−ＤＣコンバータ回路を示す構成図である。
【図２】本発明の実施形態に係る、スナバを組み込んだ典型的なパワーＭＯＳＦＥＴを示す構成図である。
【図３】本発明の実施形態に係る、パワーＭＯＳＦＥＴの一部の典型的なトレンチを示す平面図である。
【図４】本発明の実施形態に係る、典型的な降圧型ＤＣ−ＤＣコンバータ回路を示す構成図である。
【発明を実施するための形態】
【００１４】
本出願は、テリル氏により２０１０年２月１８日に出願された米国仮出願第61/305,857号、代理人整理番号第VISH-8785.PRO、発明の名称“Power Switch with Active Snubber（アクティブスナバを有する電源スイッチ）”の優先権を主張するものであり、その全体が参照されて本明細書に組み込まれている。
【００１５】
本発明の様々な実施形態が詳細に記載され、その実施例が添付の図面に示される。本発明はこれらの実施形態と共に記述されるが、本発明をこれら実施形態に限定する意図がないことが理解できるだろう。むしろ、本発明は、添付の特許請求の範囲によって規定される本発明の趣旨及び範囲に含まれる代替物、変形物及び均等物に及ぶことが意図されている。
【００１６】
さらに、以下の本発明の詳細な説明では、本発明の完全な理解を提供するために、複数の具体的な詳細が記述されている。しかし、本発明は、これらの具体的な詳細なしで実施できることが理解されるであろう。他の例では、本発明のアスペクトを不必要に不明瞭にしないために、周知の方法、手順、構成要素及び回路は詳細に説明していない。
【００１７】
図２は、本発明の実施形態に係る、典型的なスナバを組み込んだパワーＭＯＳＦＥＴ２００を示している。ＭＯＳＦＥＴ２００は、降圧型ＤＣ−ＤＣコンバータ回路１００などのアプリケーションにおいて、ローサイドＭＯＳＦＥＴスイッチ１１０（図１）に置き換えてもよい。
【００１８】
ＭＯＳＦＥＴ２００は、外面的には、例えば１つのドレインノード２０４、１つのソースノード２０６、及び１つのゲートノード２０２を有する単一の装置として構成されている。内面的には、ＭＯＳＦＥＴ２００は、２つの能動装置であるローサイドＭＯＳＦＥＴ２１０及びスナバＭＯＳＦＥＴ２４０で成る。ローサイドＭＯＳＦＥＴ２１０は、ローサイドＭＯＳＦＥＴスイッチ１１０（図１）に類似していてもよい。例えば、ローサイドＭＯＳＦＥＴ２１０は、降圧型ＤＣ−ＤＣコンバータ回路１００のような回路のアプリケーションに対して望ましい特性を持つように設計されている。
【００１９】
スナバＭＯＳＦＥＴ２４０は、ローサイドＭＯＳＦＥＴ２１０に本質的に並列に結合されている。例えば、スナバＭＯＳＦＥＴ２４０のドレインは、ローサイドＭＯＳＦＥＴ２１０のドレインに接続され、スナバＭＯＳＦＥＴ２４０のソースは、ローサイドＭＯＳＦＥＴ２１０のソースに接続されている。スナバＭＯＳＦＥＴ２４０のゲートは、ゲート抵抗（インピーダンス）２５０を介して、ローサイドＭＯＳＦＥＴ２１０のゲートに接続されている。
【００２０】
スナバＭＯＳＦＥＴ２４０はローサイドＭＯＳＦＥＴ２１０よりも小さく、例えばスナバＭＯＳＦＥＴ２４０は、ローサイドＭＯＳＦＥＴ２１０よりも小さいチャネル領域で成る。例えば、スナバＭＯＳＦＥＴ２４０は、ローサイドＭＯＳＦＥＴ２１０よりも１０〜１００倍小さくてもよい。例えば、スナバＭＯＳＦＥＴ２４０は、パワーＭＯＳＦＥＴ２００のチャネル領域の５％で成るのに対して、ローサイドＭＯＳＦＥＴ２１０は、パワーＭＯＳＦＥＴ２００のチャネル領域の９５％で成る。
【００２１】
スナバＭＯＳＦＥＴ２４０及びローサイドＭＯＳＦＥＴ２１０は、それぞれのゲート−ドレイン／ゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）も異なり、これは一般に各装置のトレンチ形状の反映である。Ｑｇｄ（ゲート−ドレイン間の電荷量）とＱｇｓ（ゲート−ソース間の電荷量）のゲート電荷特性は、一般的に規定されたパワー半導体の特性であり、例えば、これらのパラメータは通常装置のデータシートにより公表されている。ローサイドＭＯＳＦＥＴ２１０は、１．０未満のゲート−ドレイン／ゲート−ソースの電荷比Ｑｇｄ／Ｑｇｓであってもよいが、スナバＭＯＳＦＥＴ２４０は、約１．５〜４の範囲の高い電荷比Ｑｇｄ／Ｑｇｓである必要があり、より高い比率が好ましい。
【００２２】
ゲート抵抗（インピーダンス）２５０は、ローサイドＭＯＳＦＥＴ２１０からスナバＭＯＳＦＥＴ２４０を分離し、スナバＭＯＳＦＥＴ２４０を瞬間的にオンにすることができる。例えば、ゲート抵抗２５０は、ローサイドＭＯＳＦＥＴ２１０のゲートが接地されている場合、スナバＭＯＳＦＥＴ２４０を十分にオンにすることができる。スナバＭＯＳＦＥＴ２４０は、ドレインノード２０４における高いｄＶ／ｄｔの立ち上がり時間によってトリガされ、オンになる。ｄＶ／ｄｔがＶｉｎ／（Ｃｇ×Ｒｇ）よりも大きく、かつＱｇｄ／Ｑｇｓが１．５よりも大きい場合、スナバＭＯＳＦＥＴ２４０は瞬間的にオンになる。ここで、ＣｇはスナバＭＯＳＦＥＴ２４０の平均ゲート容量であり、ＲｇはスナバＭＯＳＦＥＴ２４０のゲート抵抗２５０の値である。典型的なアプリケーションでは、ｄＶ／ｄｔは、ナノ秒当たり２ボルトから１０ボルトの範囲である。
【００２３】
ドレインノード２０４における適当な高いｄＶ／ｄｔの立ち上がり時間に応じて、スナバＭＯＳＦＥＴ２４０のゲートの電圧が、スナバＭＯＳＦＥＴ２４０の閾値電圧より大きい値に増加し、スナバＭＯＳＦＥＴ２４０がオンになる。この効果は、スナバＭＯＳＦＥＴ２４０の高いＱｇｄ／Ｑｇｓ比によって引き起こされる。ゲート電圧が、一旦スナバＭＯＳＦＥＴ２４０の閾値電圧を超えると、スナバＭＯＳＦＥＴ２４０はオンになり、ドレイン電流を生成する。このドレイン電流はドレインノード２０４の電圧オーバーシュートを抑制又は阻止するように動作する。電圧オーバーシュートの抑制は、リンギングノイズに関連する電力の削減にも繋がる。
【００２４】
このような条件でオンすることにより、通常なら従来技術の下で存在するような電圧オーバーシュート及びリンギングを抑制又は阻止することができる。このような新規な方法により、パワーＭＯＳＦＥＴ２００の一部としてスナバＭＯＳＦＥＴ２４０は、オーバーシュート、リンギングノイズ、及び放射電磁妨害を有利に低減すると共に、装置の信頼性を有利に向上させる。
【００２５】
図３は、本発明の実施形態に係るパワーＭＯＳＦＥＴ２００の一部の典型的なトレンチレイアウト３００の平面図を示している。図３は正確な縮尺でないことが理解できるだろう。パワーＭＯＳＦＥＴ、例えばパワーＭＯＳＦＥＴ２００は、一般的に多数のトレンチで成る。図３は、トレンチがポリシリコンで成るゲートを示している。
【００２６】
トレンチ３１０は、従来のＭＯＳＦＥＴ、例えば図１のローサイドＭＯＳＦＥＴスイッチ１１０又はローサイドＭＯＳＦＥＴ２１０を作製するのに利用される、典型的なトレンチを示している。パワーＭＯＳＦＥＴ２００内で、トレンチ３１０を利用して、ローサイドＭＯＳＦＥＴ２１０を実装してもよい。トレンチ３１０は、“ネックダウン”（neck down）しているか、又はそれらの範囲は部分的により狭いことが理解できるだろう。この設計の特徴は、ゲートからソース及びドレインの寄生容量、例えばＣｇｄ及びＣｇｓを有利に減少させることである。さらに、このような狭小化は、ゲートの抵抗も減少させる。
【００２７】
トレンチ３２０は、スナバＭＯＳＦＥＴ（図２）の作製に利用され得る典型的なトレンチを示している。いくつかの実施形態において、トレンチ３２０は、トレンチ３１０の幅よりも広くてもよいことが理解できる。この設計の特徴は、ＱｇｓとＱｇｄの比率を効果的に増加させることである。例えば、所定のトレンチに関して、トレンチの幅が増加するに従ってＱｇｄは通常増加するが、Ｑｇｓの値は実質的に変化しない。スナバＭＯＳＦＥＴ２４０とローサイドＭＯＳＦＥＴ２１０の所望の領域比を達成するために、トレンチの大部分はローサイドＭＯＳＦＥＴ２１０と結合する。例えば、約１５個のトレンチ内の１つはスナバＭＯＳＦＥＴ２４０に結合する。 例えば、パワーＭＯＳＦＥＴ２００は、トレンチ３２０の１つの例につき、トレンチ３１０の１４個の例のパターンを繰り返してもよい。電荷量は、ゲートライン／トレンチに沿って均一に分布していないため、トレンチの比率は、所望の有効ゲート領域の比率と同一ではない可能性があることが理解できる。
【００２８】
図４は、本発明の実施形態に係る典型的な降圧型ＤＣ−ＤＣコンバータ回路４００を示している。降圧型コンバータ回路４００は、ハイサイドＭＯＳＦＥＴスイッチ１２０と、ローサイドスイッチとして動作するスナバを組み込んだパワーＭＯＳＦＥＴ２００とで構成されている。
【００２９】
ハイサイドＭＯＳＦＥＴ１２０及びスナバを組み込んだパワーＭＯＳＦＥＴ２００は、制御回路で制御され、例えばオンとオフにより出力電圧Ｖｏｕｔを生成するように形成されている。降圧型コンバータ４００は、スイッチングノード４３０さらに備え、例えばスナバを組み込んだパワーＭＯＳＦＥＴ２００のドレインは、ハイサイドＭＯＳＦＥＴ１２０のソースに接続されている。
【００３０】
従来技術の降圧型ＤＣ−ＤＣコンバータ１００（図１）とは対照的に、スナバを組み込んだパワーＭＯＳＦＥＴ２００内のスナバＭＯＳＦＥＴ２４０の動作により、降圧型ＤＣ−ＤＣコンバータ４００の、特にスイッチングノード４３０の有害なリンギングノイズを減少させることができる。
【００３１】
本発明の実施形態は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の観点から説明されていることが理解できるだろう。本発明の実施形態は、隔離された装置の使用を含む他の技術に十分に適しており、それらの技術を想定している。例えばそのような実施形態では、装置２１０と装置２４０は独立しており、半導体は周知の技術であるバイポーラ、ＢｉＭＯＳ、ＣＭＯＳ及び他の適切な技術で成っている。
【００３２】
本発明を実施形態により説明しており、特定の実施形態を記載しているが、本発明はこのような実施形態に限定して解釈すべきではないことが理解できるだろう。むしろ、本発明は以下の特許請求の範囲（コンセプト）に従って解釈されるべきである。
【００３３】
本明細書に記載の全ての素子、部品及び工程が含まれることが好ましい。当業者に明らかなように、これらのいずれかの素子、部品及び工程は、他の素子、部品及び工程に置き代えることができ、又は全て取り除かれ得ることが理解できるだろう。
【００３４】
コンセプト
本明細書には、少なくとも以下のコンセプトが開示されている。
【００３５】
コンセプト１
第１のパワー半導体装置と、前記第１のパワー半導体装置に接続された第２のパワー半導体装置で構成され、前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードのリンギングを阻止するように形成されている電子回路。
【００３６】
コンセプト２
前記第１及び第２のパワー半導体装置は、それぞれのソース及びドレインで並列に接続されているコンセプト１に記載の電子回路。
【００３７】
コンセプト３
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地されているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されているコンセプト１に記載の電子回路。
【００３８】
コンセプト４
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っているコンセプト１に記載の電子回路。
【００３９】
コンセプト５
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きいコンセプト１に記載の電子回路。
【００４０】
コンセプト６
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されているコンセプト１に記載の電子回路。
【００４１】
コンセプト７
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト１に記載の電子回路。
【００４２】
コンセプト８
高電圧に接続され、かつスイッチング制御論理で制御するように形成されたハイサイドパワー半導体スイッチと、低電圧に接続され、かつ前記スイッチング制御論理で制御するように形成され、前記ハイサイドパワー半導体スイッチと直列に接続され、ローサイドのパワー半導体スイッチとで構成され、前記ローサイドパワー半導体スイッチは、第１のローサイドパワー半導体装置と、前記第１のローサイドパワー半導体装置に接続された第２のローサイドパワー半導体装置とで構成され、 前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている電子回路。
【００４３】
コンセプト９
前記第１及び第２のローサイドパワー半導体装置は、それぞれのソースとドレインで並列に接続されているコンセプト８に記載の電子回路。
【００４４】
コンセプト１０
前記第１及び第２のローサイドパワー半導体装置のゲートは、前記第１のローサイドパワー半導体装置が接地されているとき、前記第２のローサイドパワー半導体装置をオンにできる十分な抵抗で分離されているコンセプト８に記載の電子回路。
【００４５】
コンセプト１１
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っているコンセプト８に記載の電子回路。
【００４６】
コンセプト１２
前記第２のローサイドパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きいコンセプト８に記載の電子回路。
【００４７】
コンセプト１３
前記第２のローサイドパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されているコンセプト８に記載の電子回路。
【００４８】
コンセプト１４
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト８に記載の電子回路。
【００４９】
コンセプト１５
単一のダイス型上で、
第１のパワー半導体装置と、前記第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成されており、前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、ＭＯＳＦＥＴ半導体装置。
【００５０】
コンセプト１６
前記ＭＯＳＦＥＴ半導体装置は、１つのゲートノード、１つのソースノード、及び１つのドレインノードを介して他の回路に接続するように形成されているコンセプト１５に記載の半導体装置。
【００５１】
コンセプト１７
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地しているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されているコンセプト１５に記載の半導体装置。
【００５２】
コンセプト１８
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約５％以下のチャネル領域で成っているコンセプト１５に記載の半導体装置。
【００５３】
コンセプト１９
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きいコンセプト１５に記載の半導体装置。
【００５４】
コンセプト２０
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されているコンセプト１５に記載の半導体装置。
【００５５】
コンセプト２１
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト１５に記載の半導体装置。
【技術分野】
【０００１】
本明細書に記載される実施形態は、電子回路及び半導体の設計又は製造の分野に関し、特にアクティブスナバを有する電源スイッチのシステム及び方法に関する。
【背景技術】
【０００２】
同期型ローサイド金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）を有する降圧型ＤＣ−ＤＣコンバータのアプリケーションにおいて、ハイサイドＭＯＳＦＥＴがオンになったとき、大きな電圧オーバーシュートが発生する可能性がある。このオーバーシュートは、ローサイドＭＯＳＦＥＴのボディダイオードの“スナッピー”な挙動（“snappy” behavior）が原因である可能性があり、ローサイドＭＯＳＦＥＴのドレインをハイサイドＭＯＳＦＥＴのソースに接続するノード上で、電圧オーバーシュートや過剰なリンギングを引き起こす可能性がある。電圧のオーバーシュートは、ローサイドＭＯＳＦＥＴの定格電圧を超える可能性があり、例えば性能の低下、寿命の短縮又は故障などの信頼性の問題に繋がる。リンギングは、隣接する高感度回路を妨害する可能性があり、リンギングによるノイズは、電磁干渉（ＥＭＩ）を引き起こす可能性がある。
【０００３】
図１は、従来技術の典型的な降圧型ＤＣ−ＤＣコンバータ回路１００を示している。降圧型コンバータ回路１００は、ローサイドＭＯＳＦＥＴスイッチ１１０及びハイサイドＭＯＳＦＥＴスイッチ１２０で構成されている。ローサイドＭＯＳＦＥＴスイッチ１１０は、ボディダイオード（図示していない）で構成されていることが理解できるだろう。ＭＯＳＦＥＴのボディダイオードは、製造プロセスの副次的影響であり、一般に“良い”ダイオードとはいえない。隔離された高速ダイオードと比較すると、ボディダイオードの逆回復時間は非常に長く、例えばボディダイオードは、流れる電流の方向を変更したとき、オフにするのに長い時間がかかる。これにより、対向するスイッチ、例えばハイサイドＭＯＳＦＥＴスイッチ１２０がオンになっているとき、シュートスルー又はスナップバック状態に繋がる可能性がある。
【０００４】
ハイサイドＭＯＳＦＥＴスイッチ１２０及びローサイドＭＯＳＦＥＴスイッチ１１０は、制御回路によって制御されるように形成されており、例えばオン、オフを制御して出力電圧Ｖｏｕｔを生成する。降圧型コンバータ１００はスイッチングノード１３０を更に含み、例えばローサイドＭＯＳＦＥＴ１１０のドレインはハイサイドＭＯＳＦＥＴ１２０のソースに接続されている。動作中に、スイッチングノード１３０はリンギングノイズにさらされる可能性がある。上記多くの有害な効果に加えて、リンギングは、ローサイドＭＯＳＦＥＴスイッチ１１０の定格電圧に近づくか、若しくは超える可能性がある。例えば信頼性の理由から、設計者はローサイドＭＯＳＦＥＴスイッチ１１０を、その最大定格電圧の８０％以下のピーク電圧で動作させることを望む。
【０００５】
残念ながら、ローサイドＭＯＳＦＥＴスイッチ１１０をより高い定格電圧の一部に置き換えることは、望ましい解決策ではない。例えば、より高い定格電圧を有するＭＯＳＦＥＴは、より大きな内部抵抗と大きなスイッチング損失をもたらす傾向があり、結果としてスイッチングの効率性は低くなる。したがって、従来技術では、これらの問題に対する望ましい解決策は提供されていない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の事情に鑑み、アクティブスナバを有する電源スイッチが必要とされている。
【課題を解決するための手段】
【０００７】
アクティブスナバを有する電源スイッチを開示している。第１の実施形態において、電子回路は、第１のパワー半導体装置及び第１のパワー半導体装置に接続された第２のパワー半導体装置を含んでいる。第２のパワー半導体装置は、第１のパワー半導体装置のオーバーシュート及び／又はリンギングを阻止するように形成されている。
【０００８】
別の実施形態では、電子回路は高電圧に接続するように形成され、かつスイッチング制御論理(logic)によって制御するように形成されたハイサイドのパワー半導体スイッチを含んでいる。電子回路はさらに、低電圧に接続するように形成され、かつスイッチング制御論理によって制御するように形成されたローサイドのパワー半導体スイッチを含み、これはハイサイドのパワー半導体スイッチと直列に接続されている。ローサイドパワー半導体スイッチは、第１のローサイドパワー半導体装置及び第１のローサイドパワー半導体装置に接続された第２のローサイドパワー半導体装置を含んでいる。第２のローサイドパワー半導体装置は、第１のローサイドパワー半導体装置のオーバーシュート及び／又はリンギングを阻止するように形成されている。
【０００９】
さらなる別の実施形態において、ＭＯＳＦＥＴ半導体装置は、第１のパワー半導体装置及び第１のパワー半導体装置に接続された第２のパワー半導体装置を含んでいる。第２のパワー半導体装置は、第１のパワー半導体装置のオーバーシュート及び／又はリンギングを阻止するように形成されている。第１及び第２のパワー半導体装置は、単一のダイス型上に配置される。
【００１０】
さらなる別の実施形態において、トレンチＭＯＳＦＥＴパワー半導体装置は、第１のトレンチＭＯＳＦＥＴパワー半導体装置のゲートを形成する複数の第１のトレンチと、第２のトレンチＭＯＳＦＥＴパワー半導体装置のゲートを形成する複数の第２のトレンチとでを含んでいる。第１のトレンチＭＯＳＦＥＴパワー半導体装置及び第２のトレンチＭＯＳＦＥＴパワー半導体装置は、共通のソースと共通のドレインを有し、複数の第１のトレンチと複数の第２のトレンチは絡み合っている。
【発明の効果】
【００１１】
本発明によれば、ドレインノードにおける高いｄＶ／ｄｔの立ち上がり時間に応じて、スナバＭＯＳＦＥＴのゲートの電圧が、スナバＭＯＳＦＥＴの閾値電圧より大きい値に増加し、スナバＭＯＳＦＥＴがオンになる。ゲート電圧が、一旦スナバＭＯＳＦＥＴの閾値電圧を超えると、スナバＭＯＳＦＥＴはオンになり、ドレイン電流を生成する。このドレイン電流がドレインノードの電圧オーバーシュートを抑制又は阻止するように動作し、電圧オーバーシュートの抑制は、リンギングノイズに関連する電力の削減になる。
【００１２】
このような条件でオンすることにより、通常なら従来技術の下で存在するような電圧オーバーシュート及びリンギングを抑制又は阻止することができ、パワーＭＯＳＦＥＴの一部としてスナバＭＯＳＦＥＴは、オーバーシュート、リンギングノイズ、及び放射電磁妨害を有利に低減すると共に、装置の信頼性を有利に向上させることができる。
【図面の簡単な説明】
【００１３】
本明細書に組み込まれ、本明細書の一部を形成する添付図面は、本発明の実施形態を例示し、本発明の原理を説明する役割を果たしている。
【図１】従来技術の典型的な降圧型ＤＣ−ＤＣコンバータ回路を示す構成図である。
【図２】本発明の実施形態に係る、スナバを組み込んだ典型的なパワーＭＯＳＦＥＴを示す構成図である。
【図３】本発明の実施形態に係る、パワーＭＯＳＦＥＴの一部の典型的なトレンチを示す平面図である。
【図４】本発明の実施形態に係る、典型的な降圧型ＤＣ−ＤＣコンバータ回路を示す構成図である。
【発明を実施するための形態】
【００１４】
本出願は、テリル氏により２０１０年２月１８日に出願された米国仮出願第61/305,857号、代理人整理番号第VISH-8785.PRO、発明の名称“Power Switch with Active Snubber（アクティブスナバを有する電源スイッチ）”の優先権を主張するものであり、その全体が参照されて本明細書に組み込まれている。
【００１５】
本発明の様々な実施形態が詳細に記載され、その実施例が添付の図面に示される。本発明はこれらの実施形態と共に記述されるが、本発明をこれら実施形態に限定する意図がないことが理解できるだろう。むしろ、本発明は、添付の特許請求の範囲によって規定される本発明の趣旨及び範囲に含まれる代替物、変形物及び均等物に及ぶことが意図されている。
【００１６】
さらに、以下の本発明の詳細な説明では、本発明の完全な理解を提供するために、複数の具体的な詳細が記述されている。しかし、本発明は、これらの具体的な詳細なしで実施できることが理解されるであろう。他の例では、本発明のアスペクトを不必要に不明瞭にしないために、周知の方法、手順、構成要素及び回路は詳細に説明していない。
【００１７】
図２は、本発明の実施形態に係る、典型的なスナバを組み込んだパワーＭＯＳＦＥＴ２００を示している。ＭＯＳＦＥＴ２００は、降圧型ＤＣ−ＤＣコンバータ回路１００などのアプリケーションにおいて、ローサイドＭＯＳＦＥＴスイッチ１１０（図１）に置き換えてもよい。
【００１８】
ＭＯＳＦＥＴ２００は、外面的には、例えば１つのドレインノード２０４、１つのソースノード２０６、及び１つのゲートノード２０２を有する単一の装置として構成されている。内面的には、ＭＯＳＦＥＴ２００は、２つの能動装置であるローサイドＭＯＳＦＥＴ２１０及びスナバＭＯＳＦＥＴ２４０で成る。ローサイドＭＯＳＦＥＴ２１０は、ローサイドＭＯＳＦＥＴスイッチ１１０（図１）に類似していてもよい。例えば、ローサイドＭＯＳＦＥＴ２１０は、降圧型ＤＣ−ＤＣコンバータ回路１００のような回路のアプリケーションに対して望ましい特性を持つように設計されている。
【００１９】
スナバＭＯＳＦＥＴ２４０は、ローサイドＭＯＳＦＥＴ２１０に本質的に並列に結合されている。例えば、スナバＭＯＳＦＥＴ２４０のドレインは、ローサイドＭＯＳＦＥＴ２１０のドレインに接続され、スナバＭＯＳＦＥＴ２４０のソースは、ローサイドＭＯＳＦＥＴ２１０のソースに接続されている。スナバＭＯＳＦＥＴ２４０のゲートは、ゲート抵抗（インピーダンス）２５０を介して、ローサイドＭＯＳＦＥＴ２１０のゲートに接続されている。
【００２０】
スナバＭＯＳＦＥＴ２４０はローサイドＭＯＳＦＥＴ２１０よりも小さく、例えばスナバＭＯＳＦＥＴ２４０は、ローサイドＭＯＳＦＥＴ２１０よりも小さいチャネル領域で成る。例えば、スナバＭＯＳＦＥＴ２４０は、ローサイドＭＯＳＦＥＴ２１０よりも１０〜１００倍小さくてもよい。例えば、スナバＭＯＳＦＥＴ２４０は、パワーＭＯＳＦＥＴ２００のチャネル領域の５％で成るのに対して、ローサイドＭＯＳＦＥＴ２１０は、パワーＭＯＳＦＥＴ２００のチャネル領域の９５％で成る。
【００２１】
スナバＭＯＳＦＥＴ２４０及びローサイドＭＯＳＦＥＴ２１０は、それぞれのゲート−ドレイン／ゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）も異なり、これは一般に各装置のトレンチ形状の反映である。Ｑｇｄ（ゲート−ドレイン間の電荷量）とＱｇｓ（ゲート−ソース間の電荷量）のゲート電荷特性は、一般的に規定されたパワー半導体の特性であり、例えば、これらのパラメータは通常装置のデータシートにより公表されている。ローサイドＭＯＳＦＥＴ２１０は、１．０未満のゲート−ドレイン／ゲート−ソースの電荷比Ｑｇｄ／Ｑｇｓであってもよいが、スナバＭＯＳＦＥＴ２４０は、約１．５〜４の範囲の高い電荷比Ｑｇｄ／Ｑｇｓである必要があり、より高い比率が好ましい。
【００２２】
ゲート抵抗（インピーダンス）２５０は、ローサイドＭＯＳＦＥＴ２１０からスナバＭＯＳＦＥＴ２４０を分離し、スナバＭＯＳＦＥＴ２４０を瞬間的にオンにすることができる。例えば、ゲート抵抗２５０は、ローサイドＭＯＳＦＥＴ２１０のゲートが接地されている場合、スナバＭＯＳＦＥＴ２４０を十分にオンにすることができる。スナバＭＯＳＦＥＴ２４０は、ドレインノード２０４における高いｄＶ／ｄｔの立ち上がり時間によってトリガされ、オンになる。ｄＶ／ｄｔがＶｉｎ／（Ｃｇ×Ｒｇ）よりも大きく、かつＱｇｄ／Ｑｇｓが１．５よりも大きい場合、スナバＭＯＳＦＥＴ２４０は瞬間的にオンになる。ここで、ＣｇはスナバＭＯＳＦＥＴ２４０の平均ゲート容量であり、ＲｇはスナバＭＯＳＦＥＴ２４０のゲート抵抗２５０の値である。典型的なアプリケーションでは、ｄＶ／ｄｔは、ナノ秒当たり２ボルトから１０ボルトの範囲である。
【００２３】
ドレインノード２０４における適当な高いｄＶ／ｄｔの立ち上がり時間に応じて、スナバＭＯＳＦＥＴ２４０のゲートの電圧が、スナバＭＯＳＦＥＴ２４０の閾値電圧より大きい値に増加し、スナバＭＯＳＦＥＴ２４０がオンになる。この効果は、スナバＭＯＳＦＥＴ２４０の高いＱｇｄ／Ｑｇｓ比によって引き起こされる。ゲート電圧が、一旦スナバＭＯＳＦＥＴ２４０の閾値電圧を超えると、スナバＭＯＳＦＥＴ２４０はオンになり、ドレイン電流を生成する。このドレイン電流はドレインノード２０４の電圧オーバーシュートを抑制又は阻止するように動作する。電圧オーバーシュートの抑制は、リンギングノイズに関連する電力の削減にも繋がる。
【００２４】
このような条件でオンすることにより、通常なら従来技術の下で存在するような電圧オーバーシュート及びリンギングを抑制又は阻止することができる。このような新規な方法により、パワーＭＯＳＦＥＴ２００の一部としてスナバＭＯＳＦＥＴ２４０は、オーバーシュート、リンギングノイズ、及び放射電磁妨害を有利に低減すると共に、装置の信頼性を有利に向上させる。
【００２５】
図３は、本発明の実施形態に係るパワーＭＯＳＦＥＴ２００の一部の典型的なトレンチレイアウト３００の平面図を示している。図３は正確な縮尺でないことが理解できるだろう。パワーＭＯＳＦＥＴ、例えばパワーＭＯＳＦＥＴ２００は、一般的に多数のトレンチで成る。図３は、トレンチがポリシリコンで成るゲートを示している。
【００２６】
トレンチ３１０は、従来のＭＯＳＦＥＴ、例えば図１のローサイドＭＯＳＦＥＴスイッチ１１０又はローサイドＭＯＳＦＥＴ２１０を作製するのに利用される、典型的なトレンチを示している。パワーＭＯＳＦＥＴ２００内で、トレンチ３１０を利用して、ローサイドＭＯＳＦＥＴ２１０を実装してもよい。トレンチ３１０は、“ネックダウン”（neck down）しているか、又はそれらの範囲は部分的により狭いことが理解できるだろう。この設計の特徴は、ゲートからソース及びドレインの寄生容量、例えばＣｇｄ及びＣｇｓを有利に減少させることである。さらに、このような狭小化は、ゲートの抵抗も減少させる。
【００２７】
トレンチ３２０は、スナバＭＯＳＦＥＴ（図２）の作製に利用され得る典型的なトレンチを示している。いくつかの実施形態において、トレンチ３２０は、トレンチ３１０の幅よりも広くてもよいことが理解できる。この設計の特徴は、ＱｇｓとＱｇｄの比率を効果的に増加させることである。例えば、所定のトレンチに関して、トレンチの幅が増加するに従ってＱｇｄは通常増加するが、Ｑｇｓの値は実質的に変化しない。スナバＭＯＳＦＥＴ２４０とローサイドＭＯＳＦＥＴ２１０の所望の領域比を達成するために、トレンチの大部分はローサイドＭＯＳＦＥＴ２１０と結合する。例えば、約１５個のトレンチ内の１つはスナバＭＯＳＦＥＴ２４０に結合する。 例えば、パワーＭＯＳＦＥＴ２００は、トレンチ３２０の１つの例につき、トレンチ３１０の１４個の例のパターンを繰り返してもよい。電荷量は、ゲートライン／トレンチに沿って均一に分布していないため、トレンチの比率は、所望の有効ゲート領域の比率と同一ではない可能性があることが理解できる。
【００２８】
図４は、本発明の実施形態に係る典型的な降圧型ＤＣ−ＤＣコンバータ回路４００を示している。降圧型コンバータ回路４００は、ハイサイドＭＯＳＦＥＴスイッチ１２０と、ローサイドスイッチとして動作するスナバを組み込んだパワーＭＯＳＦＥＴ２００とで構成されている。
【００２９】
ハイサイドＭＯＳＦＥＴ１２０及びスナバを組み込んだパワーＭＯＳＦＥＴ２００は、制御回路で制御され、例えばオンとオフにより出力電圧Ｖｏｕｔを生成するように形成されている。降圧型コンバータ４００は、スイッチングノード４３０さらに備え、例えばスナバを組み込んだパワーＭＯＳＦＥＴ２００のドレインは、ハイサイドＭＯＳＦＥＴ１２０のソースに接続されている。
【００３０】
従来技術の降圧型ＤＣ−ＤＣコンバータ１００（図１）とは対照的に、スナバを組み込んだパワーＭＯＳＦＥＴ２００内のスナバＭＯＳＦＥＴ２４０の動作により、降圧型ＤＣ−ＤＣコンバータ４００の、特にスイッチングノード４３０の有害なリンギングノイズを減少させることができる。
【００３１】
本発明の実施形態は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の観点から説明されていることが理解できるだろう。本発明の実施形態は、隔離された装置の使用を含む他の技術に十分に適しており、それらの技術を想定している。例えばそのような実施形態では、装置２１０と装置２４０は独立しており、半導体は周知の技術であるバイポーラ、ＢｉＭＯＳ、ＣＭＯＳ及び他の適切な技術で成っている。
【００３２】
本発明を実施形態により説明しており、特定の実施形態を記載しているが、本発明はこのような実施形態に限定して解釈すべきではないことが理解できるだろう。むしろ、本発明は以下の特許請求の範囲（コンセプト）に従って解釈されるべきである。
【００３３】
本明細書に記載の全ての素子、部品及び工程が含まれることが好ましい。当業者に明らかなように、これらのいずれかの素子、部品及び工程は、他の素子、部品及び工程に置き代えることができ、又は全て取り除かれ得ることが理解できるだろう。
【００３４】
コンセプト
本明細書には、少なくとも以下のコンセプトが開示されている。
【００３５】
コンセプト１
第１のパワー半導体装置と、前記第１のパワー半導体装置に接続された第２のパワー半導体装置で構成され、前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードのリンギングを阻止するように形成されている電子回路。
【００３６】
コンセプト２
前記第１及び第２のパワー半導体装置は、それぞれのソース及びドレインで並列に接続されているコンセプト１に記載の電子回路。
【００３７】
コンセプト３
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地されているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されているコンセプト１に記載の電子回路。
【００３８】
コンセプト４
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っているコンセプト１に記載の電子回路。
【００３９】
コンセプト５
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きいコンセプト１に記載の電子回路。
【００４０】
コンセプト６
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されているコンセプト１に記載の電子回路。
【００４１】
コンセプト７
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト１に記載の電子回路。
【００４２】
コンセプト８
高電圧に接続され、かつスイッチング制御論理で制御するように形成されたハイサイドパワー半導体スイッチと、低電圧に接続され、かつ前記スイッチング制御論理で制御するように形成され、前記ハイサイドパワー半導体スイッチと直列に接続され、ローサイドのパワー半導体スイッチとで構成され、前記ローサイドパワー半導体スイッチは、第１のローサイドパワー半導体装置と、前記第１のローサイドパワー半導体装置に接続された第２のローサイドパワー半導体装置とで構成され、 前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている電子回路。
【００４３】
コンセプト９
前記第１及び第２のローサイドパワー半導体装置は、それぞれのソースとドレインで並列に接続されているコンセプト８に記載の電子回路。
【００４４】
コンセプト１０
前記第１及び第２のローサイドパワー半導体装置のゲートは、前記第１のローサイドパワー半導体装置が接地されているとき、前記第２のローサイドパワー半導体装置をオンにできる十分な抵抗で分離されているコンセプト８に記載の電子回路。
【００４５】
コンセプト１１
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っているコンセプト８に記載の電子回路。
【００４６】
コンセプト１２
前記第２のローサイドパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きいコンセプト８に記載の電子回路。
【００４７】
コンセプト１３
前記第２のローサイドパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されているコンセプト８に記載の電子回路。
【００４８】
コンセプト１４
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト８に記載の電子回路。
【００４９】
コンセプト１５
単一のダイス型上で、
第１のパワー半導体装置と、前記第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成されており、前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、ＭＯＳＦＥＴ半導体装置。
【００５０】
コンセプト１６
前記ＭＯＳＦＥＴ半導体装置は、１つのゲートノード、１つのソースノード、及び１つのドレインノードを介して他の回路に接続するように形成されているコンセプト１５に記載の半導体装置。
【００５１】
コンセプト１７
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地しているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されているコンセプト１５に記載の半導体装置。
【００５２】
コンセプト１８
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約５％以下のチャネル領域で成っているコンセプト１５に記載の半導体装置。
【００５３】
コンセプト１９
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きいコンセプト１５に記載の半導体装置。
【００５４】
コンセプト２０
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されているコンセプト１５に記載の半導体装置。
【００５５】
コンセプト２１
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されているコンセプト１５に記載の半導体装置。
【特許請求の範囲】
【請求項１】
第１のパワー半導体装置と、
前記第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成され、
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードのリンギングを阻止するように形成されている、
ことを特徴とする電子回路。
【請求項２】
前記第１及び第２のパワー半導体装置は、それぞれのソース及びドレインで並列に接続されている請求項１に記載の電子回路。
【請求項３】
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地されているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されている請求項１に記載の電子回路。
【請求項４】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っている請求項１に記載の電子回路。
【請求項５】
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きい請求項１に記載の電子回路。
【請求項６】
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されている請求項１に記載の電子回路。
【請求項７】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されている請求項１に記載の電子回路。
【請求項８】
高電圧に接続され、かつスイッチング制御論理で制御するように形成された、ハイサイドのパワー半導体スイッチと、
低電圧に接続され、かつ前記スイッチング制御論理で制御するように形成され、前記ハイサイドパワー半導体スイッチと直列に接続されたローサイドのパワー半導体スイッチとで構成され、
前記ローサイドパワー半導体スイッチは、
第１のローサイドパワー半導体装置と、
前記第１のローサイドパワー半導体装置に接続された第２のローサイドパワー半導体装置とで構成され、
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、
ことを特徴とする電子回路。
【請求項９】
前記第１及び第２のローサイドパワー半導体装置は、それぞれのソースとドレインで並列に接続されている請求項８に記載の電子回路。
【請求項１０】
前記第１及び第２のローサイドパワー半導体装置のゲートは、前記第１のローサイドパワー半導体装置が接地されているとき、前記第２のローサイドパワー半導体装置をオンにできる十分な抵抗で分離されている請求項８に記載の電子回路。
【請求項１１】
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っている請求項８に記載の電子回路。
【請求項１２】
前記第２のローサイドパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きい請求項８に記載の電子回路。
【請求項１３】
前記第２のローサイドパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されている請求項８に記載の電子回路。
【請求項１４】
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置がオフになっている間にオンになるように形成されている請求項８に記載の電子回路。
【請求項１５】
単一のダイス型上で，
第１のパワー半導体装置と、
前記第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成され、
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、
ことを特徴とするＭＯＳＦＥＴ半導体装置。
【請求項１６】
前記ＭＯＳＦＥＴ半導体装置は、１つのゲートノード、１つのソースノード、及び１つのドレインノードを介して他の回路に接続するように形成されている請求項１５に記載の半導体装置。
【請求項１７】
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地しているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されている請求項１５に記載の半導体装置。
【請求項１８】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約５％以下のチャネル領域で成っている、請求項１５に記載の半導体装置。
【請求項１９】
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きい請求項１５に記載の半導体装置。
【請求項２０】
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されている請求項１５に記載の半導体装置。
【請求項２１】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されている請求項１５に記載の半導体装置。
【請求項１】
第１のパワー半導体装置と、
前記第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成され、
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードのリンギングを阻止するように形成されている、
ことを特徴とする電子回路。
【請求項２】
前記第１及び第２のパワー半導体装置は、それぞれのソース及びドレインで並列に接続されている請求項１に記載の電子回路。
【請求項３】
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地されているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されている請求項１に記載の電子回路。
【請求項４】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っている請求項１に記載の電子回路。
【請求項５】
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きい請求項１に記載の電子回路。
【請求項６】
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されている請求項１に記載の電子回路。
【請求項７】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されている請求項１に記載の電子回路。
【請求項８】
高電圧に接続され、かつスイッチング制御論理で制御するように形成された、ハイサイドのパワー半導体スイッチと、
低電圧に接続され、かつ前記スイッチング制御論理で制御するように形成され、前記ハイサイドパワー半導体スイッチと直列に接続されたローサイドのパワー半導体スイッチとで構成され、
前記ローサイドパワー半導体スイッチは、
第１のローサイドパワー半導体装置と、
前記第１のローサイドパワー半導体装置に接続された第２のローサイドパワー半導体装置とで構成され、
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、
ことを特徴とする電子回路。
【請求項９】
前記第１及び第２のローサイドパワー半導体装置は、それぞれのソースとドレインで並列に接続されている請求項８に記載の電子回路。
【請求項１０】
前記第１及び第２のローサイドパワー半導体装置のゲートは、前記第１のローサイドパワー半導体装置が接地されているとき、前記第２のローサイドパワー半導体装置をオンにできる十分な抵抗で分離されている請求項８に記載の電子回路。
【請求項１１】
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置のチャネル領域の約１０％以下のチャネル領域で成っている請求項８に記載の電子回路。
【請求項１２】
前記第２のローサイドパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きい請求項８に記載の電子回路。
【請求項１３】
前記第２のローサイドパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されている請求項８に記載の電子回路。
【請求項１４】
前記第２のローサイドパワー半導体装置は、前記第１のローサイドパワー半導体装置がオフになっている間にオンになるように形成されている請求項８に記載の電子回路。
【請求項１５】
単一のダイス型上で，
第１のパワー半導体装置と、
前記第１のパワー半導体装置に接続された第２のパワー半導体装置とで構成され、
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のドレインノードでのリンギングを阻止するように形成されている、
ことを特徴とするＭＯＳＦＥＴ半導体装置。
【請求項１６】
前記ＭＯＳＦＥＴ半導体装置は、１つのゲートノード、１つのソースノード、及び１つのドレインノードを介して他の回路に接続するように形成されている請求項１５に記載の半導体装置。
【請求項１７】
前記第１及び第２のパワー半導体装置のゲートは、前記第１のパワー半導体装置のゲートが接地しているとき、前記第２のパワー半導体装置をオンにできる十分なインピーダンスにより分離されている請求項１５に記載の半導体装置。
【請求項１８】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置のチャネル領域の約５％以下のチャネル領域で成っている、請求項１５に記載の半導体装置。
【請求項１９】
前記第２のパワー半導体装置は、ゲート−ドレインとゲート−ソースの電荷比（Ｑｇｄ／Ｑｇｓ）が約１．５よりも大きい請求項１５に記載の半導体装置。
【請求項２０】
前記第２のパワー半導体装置は、ドレインでの高いｄＶ／ｄｔの立ち上がり時間に応じてオンになるように形成されている請求項１５に記載の半導体装置。
【請求項２１】
前記第２のパワー半導体装置は、前記第１のパワー半導体装置がオフになっている間にオンになるように形成されている請求項１５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公表番号】特表２０１３−５２０７９６（Ｐ２０１３−５２０７９６Ａ）
【公表日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１２−５５４００４（Ｐ２０１２−５５４００４）
【出願日】平成２３年２月１６日（２０１１．２．１６）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２５１１０
【国際公開番号】ＷＯ２０１１／１０３２０５
【国際公開日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５０３３４６０４９）
【Ｆターム（参考）】
【公表日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年２月１６日（２０１１．２．１６）
【国際出願番号】ＰＣＴ／ＵＳ２０１１／０２５１１０
【国際公開番号】ＷＯ２０１１／１０３２０５
【国際公開日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（５０３３４６０４９）
【Ｆターム（参考）】
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