キャパシタ回路、キャリブレーション回路、コンパレータ及び電圧比較器
【課題】短時間で高精度のオフセット・キャリブレーションを行うことができるコンパレータを提供する。
【解決手段】オフセット・キャリブレーションを行う場合は、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとする。キャリブレーション回路４９、５０は、逆相比較判定信号ＣｏｍがＬレベルの間は、粗調によるオフセット・キャリブレーションを実行し、逆相比較判定信号Ｃｏｍの論理がＨレベルに反転するまでを高速に行い、逆相比較判定信号ＣｏｍがＨレベルに反転すると、その後は、逆相比較判定信号Ｃｏｍの論理の反転に関係なく、微調によるオフセット・キャリブレーションを実行する。
【解決手段】オフセット・キャリブレーションを行う場合は、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとする。キャリブレーション回路４９、５０は、逆相比較判定信号ＣｏｍがＬレベルの間は、粗調によるオフセット・キャリブレーションを実行し、逆相比較判定信号Ｃｏｍの論理がＨレベルに反転するまでを高速に行い、逆相比較判定信号ＣｏｍがＨレベルに反転すると、その後は、逆相比較判定信号Ｃｏｍの論理の反転に関係なく、微調によるオフセット・キャリブレーションを実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器や電圧比較器などを構成する場合に使用するコンパレータ（比較器）のオフセットをキャンセルするキャリブレーション回路を構成する場合に使用して好適なキャパシタ回路、該キャパシタ回路を使用したキャリブレーション回路、該キャリブレーション回路を使用したコンパレータ、及び、該コンパレータを使用した電圧比較器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器や電圧比較器にはコンパレータが使用される。コンパレータは、２つのアナログ入力電圧の大小を比較判定し、比較判定結果をデジタル値として出力する機能を有しているが、通常、コンパレータを構成する素子の特性ばらつきに起因するオフセットを持っており、それが比較判定精度を限定している。このオフセットをキャンセルするために、従来、一般にオートゼロと呼ばれるスタティック・オフセット・キャリブレーションを行うのが一般的であった（例えば、非特許文献１参照）。
【０００３】
これに対して、コンパレータを実際の動作モードと同じ条件で動作させ、Ｄ／Ａ変換器を使用してオフセットをキャンセルするダイナミック・オフセット・キャリブレーション手法（例えば、非特許文献２参照）や、Ｄ／Ａ変換器を使用せずに、スイッチトキャパシタ回路により負帰還をかけることによりオフセットをキャンセルするダイナミック・オフセット・キャリブレーション手法（非特許文献３参照）も報告されている。これらのダイナミック・オフセット・キャリブレーション手法においては、実動作環境と同じ条件でオフセット・キャリブレーションを実行するため、より高精度な比較判定動作を実現することができる。
【非特許文献１】Sanroku Tsukamoto，Ian Dedic，Toshiaki Endo，Kazu-yoshi Kikuta，Kunihiko Goto，Osamu Kobayashi；A CMOS 6-b，200 Msample/s，3 V-supply A/D converter for a PRML read channel LSI，IEEE Journal of Solid-State Circuits，vol.31，pp.1831 - 1836，November 1996．
【非特許文献２】Yuko Tamba，Kazuo Yamakido；A CMOS 6b 500MSample/s ADC for a hard disk drive read channel，IEEE International Solid-State Circuits Conference，vol.XLII，pp.324 - 325，February 1999．
【非特許文献３】Pedro M．Figueiredo，“A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC” IEEE International Solid-State Circuits Conference，vol.49，pp.568 - 569，February 2006．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献２、３に記載のダイナミック・オフセット・キャリブレーション手法においては、補正をかけるＤ／Ａ変換器やスイッチトキャパシタ回路の分解能が有限であり、また、コンパレータの比較判定結果を基にオフセット・キャリブレーションのための帰還をかけるため、一階調／判定ステップで制御されていた。このため、オフセット・キャリブレーションの高精度化と補正サイクル数の間にはトレードオフの関係があった。
【０００５】
即ち、オフセット・キャリブレーションの高精度化を図るために、補正の最小ステップ幅を小さくすると、オフセットがキャンセルされるバランス点に到達するまでの比較判定サイクル数（＝補正期間）は、最小ステップ幅に反比例して増加し、実動作が可能となるまでの立ち上がり時間が長くなり、一回の補正期間中に補正しきれなくなる等の問題点があった。逆に、補正期間を短縮するために最小ステップ幅を大きくすると、補正分解能以下のオフセットがキャンセル不能になるという問題点があった。
【０００６】
本発明は、かかる点に鑑み、Ａ／Ｄ変換器や電圧比較器などを構成する場合に使用するコンパレータのオフセットをキャリブレーションするキャリブレーション回路に使用する場合には、短時間で高精度のオフセット・キャリブレーションを行うことができるキャパシタ回路、該キャパシタ回路を使用したキャリブレーション回路、該キャリブレーション回路を使用したコンパレータ、及び、該コンパレータを使用した電圧比較器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のキャパシタ回路は、第１の接続点と第２の接続点との間に直列接続された複数のスイッチと、該複数のスイッチの各々の前記第２の接続点側のノードと電源との間に接続された複数のキャパシタを有するスイッチトキャパシタ回路と、前記複数のスイッチを制御するスイッチ制御回路とを有し、前記スイッチ制御回路は、第１のモード時は、前記複数のスイッチ中の所定のスイッチをオンとし、前記所定のスイッチをのぞく残りのスイッチ中の隣り合うスイッチが同時にオンとならないように前記残りのスイッチにオン、オフ動作を繰り返し、第２のモード時は、前記複数のスイッチ中の隣り合うスイッチが同時にオンとならないように前記複数のスイッチにオン、オフ動作を繰り返し、第３のモード時は、前記複数のスイッチをオフとするスイッチ制御回路であることを特徴とする。
【０００８】
本発明のキャリブレーション回路は、ソースを第３の接続点に接続し、ドレインを第４の接続点に接続したキャリブレーショントランジスタと、前記第１の接続点を第５の接続点に接続し、前記第２の接続点を前記キャリブレーショントランジスタのゲートに接続した本発明のキャパシタ回路を備えるものである。
【０００９】
本発明のコンパレータは、ゲートを第１のアナログ電圧入力端子に接続し、ソースを第１の電源に接続した第１導電型の第１のトランジスタと、ゲートを第２のアナログ電圧入力端子に接続し、ソースを前記第１の電源に接続した第１導電型の第２のトランジスタと、ドレインを前記第１のトランジスタのドレインに接続し、ゲートを前記第２のトランジスタのドレインに接続し、ソースを第２の電源に接続した第２導電型の第３のトランジスタと、ドレインを前記第２のトランジスタのドレインに接続し、ゲートを前記第１のトランジスタのドレインに接続し、ソースを前記第２の電源に接続した第２導電型の第４のトランジスタを少なくとも有し、入力端子を前記第１のトランジスタのドレイン又は前記第３のトランジスタのドレインのいずれかに接続し、出力端子を第１の比較判定信号出力端子に接続した第１のインバータと、入力端子を前記第２のトランジスタのドレイン又は前記第４のトランジスタのドレインのいずれかに接続し、出力端子を第２の比較判定信号出力端子に接続した第２のインバータと、前記第３の接続点を前記第１のトランジスタのソースに接続し、前記第４の接続点を前記第１のトランジスタのドレインに接続し、前記第５の接続点を前記第２の比較判定信号出力端子に接続した第１の本発明のキャリブレーション回路と、前記第３の接続点を前記第２のトランジスタのソースに接続し、前記第４の接続点を前記第２のトランジスタのドレインに接続し、前記第５の接続点を前記第１の比較判定信号出力端子に接続した第２の本発明のキャリブレーション回路を備えるものである。
【００１０】
本発明の電圧比較器は、本発明のコンパレータと、本発明のコンパレータが前記第２の比較判定信号出力端子に出力する比較判定信号の論理を監視し、キャリブレーション開始時には、本発明のコンパレータを前記第１のモードに設定し、その後、前記比較判定信号の論理が反転した場合には、本発明のコンパレータを前記第２のモードに設定する制御回路を備えるものである。
【発明の効果】
【００１１】
本発明のキャパシタ回路は、Ａ／Ｄ変換器や電圧比較器などを構成する場合に使用するコンパレータのオフセットをキャリブレーションするキャリブレーション回路に使用するものであり、前記スイッチトキャパシタ回路は、キャリブレーション回路内の負帰還パスの一部として使用されるものである。
【００１２】
本発明のキャパシタ回路においては、第１のモード時は、前記複数のスイッチ中の所定の複数のスイッチはオンとなり、残りのスイッチは、前記残りのスイッチ中の隣り合うスイッチが同時にオンとならないようにオン、オフ動作を繰り返す。この結果、第１のモード時は、前記スイッチトキャパシタ回路を、相対的にキャリブレーション精度は高くないが、相対的にキャリブレーション動作が速い、いわゆる粗調によるオフセット・キャリブレーションを行うための負帰還パスの一部として機能させることができる。
【００１３】
また、第２のモード時は、前記複数のスイッチは、前記複数のスイッチ中の隣り合うスイッチが同時にオンとならないようにオン、オフ動作を繰り返す。この結果、第２のモード時は、前記スイッチトキャパシタ回路を、相対的にキャリブレーション動作は速くないが、相対的にキャリブレーション精度が高い、いわゆる微調によるオフセット・キャリブレーションを行うための負帰還パスの一部として機能させることができる。
【００１４】
したがって、本発明のキャパシタ回路をコンパレータのキャリブレーション回路に使用して、順に第１のモード、第２のモードとする場合には、コンパレータについて、粗調によるオフセット・キャリブレーションと、微調によるオフセット・キャリブレーションとを順に行うことができる。したがって、本発明のキャパシタ回路によれば、短時間で高精度のオフセット・キャリブレーションを行うことができる。
【００１５】
本発明のキャリブレーション回路は、キャリブレーショントランジスタに流れる電流を調整することにより、コンパレータについてオフセット・キャリブレーションを行うものであり、本発明のキャパシタ回路を備えているので、短時間で高精度のオフセット・キャリブレーションを行うことができる。
【００１６】
本発明のコンパレータは、２つのアナログ入力電圧の大小を比較判定するものであり、本発明のキャリブレーション回路を備えているので、短時間で高精度のオフセット・キャリブレーションを行うことができる。
【００１７】
本発明の電圧比較器によれば、先ず、本発明のコンパレータを第の１モードに設定し、本発明のコンパレータについて粗調によるオフセット・キャリブレーションを行い、その後、比較判定信号が反転すると、本発明のコンパレータを第２のモードに設定し、本発明のコンパレータについて微調によるオフセット・キャリブレーションを行うことができるので、本発明のコンパレータについて短時間で高精度のオフセット・キャリブレーションを行うことができる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の電圧比較器の一実施形態の要部を示す回路図である。本発明の電圧比較器の一実施形態は、本発明のコンパレータの一実施形態であるコンパレータ１と、粗調／微調制御回路２と、フリップフロップ３、４とを備えている。
【００１９】
コンパレータ１は、第１のアナログ入力端子１Ａに印加されるアナログ入力電圧Ｖｉｐと第２のアナログ入力端子１Ｂに印加されるアナログ入力電圧Ｖｉｍとの大小を比較判定し、第１の比較判定信号出力端子である正相比較判定信号出力端子１Ｃに正相比較判定信号Ｃｏｐを出力し、第２の比較判定信号出力端子である逆相比較判定信号出力端子１Ｄに正相比較判定信号Ｃｏｐと相補関係にある逆相比較判定信号Ｃｏｍを出力するものである。
【００２０】
コンパレータ１は、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合には、正相比較判定信号ＣｏｐがＨレベル（正の電源電圧ＶＤＤ）、逆相比較判定信号ＣｏｍがＬレベル（０Ｖ）となり、アナログ入力電圧Ｖｉｐ＜アナログ入力電圧Ｖｉｍの場合には、正相比較判定信号ＣｏｐがＬレベル、逆相比較判定信号ＣｏｍがＨレベルとなるように構成される。
【００２１】
コンパレータ１には、制御信号として、クロック信号φＣと、キャリブレーション指示信号φＲＥＳと、粗調／微調制御信号φＳとが与えられる。キャリブレーション指示信号φＲＥＳは、コンパレータ１に対してオフセット・キャリブレーションの実行を指示する信号である。粗調／微調制御信号φＳは、コンパレータ１におけるオフセット・キャリブレーションの精度、即ち、オフセット・キャリブレーションを粗調で実行するか、微調で実行するかを制御するものである。
【００２２】
粗調／微調制御回路２は、キャリブレーション指示信号φＲＥＳと、クロック信号φＣと、コンパレータ１が出力する逆相比較判定信号Ｃｏｍとを入力して粗調／微調制御信号φＳを生成し、この粗調／微調制御信号φＳをコンパレータ１に与え、コンパレータ１におけるオフセット・キャリブレーションを粗調で実行するか、微調で実行するかを制御するものである。
【００２３】
フリップフロップ３は、データ入力端子Ｄにコンパレータ１が出力する正相比較判定信号Ｃｏｐが印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加されるものである。フリップフロップ４は、データ入力端子Ｄにコンパレータ１が出力する逆相比較判定信号Ｃｏｍが印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加されるものである。
【００２４】
図２はフリップフロップ３の構成を示す回路図であり、フリップフロップ４も同様に構成される。フリップフロップ３は、取り込み部７と、取り込み部７を制御する取り込み制御部８を備えている。
【００２５】
取り込み部７は、インバータ９〜１４と、スイッチ１５〜１８を備えている。スイッチ１５、１６は、スイッチ制御信号ＣＫ１によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ１がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ１がＬレベルの場合にはＯＦＦとなるものである。スイッチ１７、１８は、スイッチ制御信号ＣＫ２によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ２がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ２がＬレベルの場合にはＯＦＦとなるものである。
【００２６】
取り込み制御部８は、インバータ１９、２０を備えている。インバータ１９は、クロック入力端子ＣＬＫに印加されるクロック信号φＣを反転してスイッチ制御信号ＣＫ１を出力するものである。インバータ２０は、インバータ１９が出力するスイッチ制御信号ＣＫ１を反転してスイッチ制御信号ＣＫ２を出力するものである。
【００２７】
図３はコンパレータ１の比較動作タイミング及びリセット動作タイミングと、フリップフロップ３、４の取り込み動作タイミングを示すタイミングチャートであり、（Ａ）はクロック信号φＣ、（Ｂ）はコンパレータ１が出力する正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｃ）はフリップフロップ３が正相出力端子Ｑに出力する信号Ｄｏｐ及びフリップフロップ４が正相出力端子Ｑに出力する信号Ｄｏｍを示しており、アドレス入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合を例にしている。
【００２８】
即ち、本発明の電圧比較器の一実施形態においては、コンパレータ１は、クロック信号φＣの立ち下がりに同期して比較動作を開始して有効データを出力し、クロック信号φＣの立ち上がりに同期してリセット動作を開始して無効データを出力する。また、フリップフロップ３は、クロック信号φＣの立ち上がりに同期して正相比較判定信号Ｃｏｐを取り込み、フリップフロップ４は、クロック信号φＣの立ち上がりに同期して逆相比較判定信号Ｃｏｍを取り込む。
【００２９】
図４は粗調／微調制御回路２の構成を示す回路図である。粗調／微調制御回路２は、フリップフロップ２２、２３と、ＥＯＲ（排他的論理和）回路２４と、フリップフロップ２５を備えている。
【００３０】
フリップフロップ２２は、データ入力端子Ｄに逆相比較判定信号Ｃｏｍが印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加され、クロック信号φＣの立ち上がりに同期して逆相比較判定信号Ｃｏｍを取り込むものであり、図２に示すフリップフロップ３と同様に構成される。
【００３１】
フリップフロップ２３は、データ入力端子Ｄにフリップフロップ２２の出力信号Ｓ２２が印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加され、クロック信号φＣの立ち上がりに同期してフリップフロップ２２の出力信号Ｓ２２を取り込むものであり、図２に示すフリップフロップ３と同様に構成される。
【００３２】
ＥＯＲ回路２４は、フリップフロップ２２の出力信号Ｓ２２とフリップフロップ２３の出力信号Ｓ２３とをＥＯＲ処理するものであり、フリップフロップ２２の出力信号Ｓ２２とフリップフロップ２３の出力信号Ｓ２３の論理値が同一の場合にはＬレベルを出力し、フリップフロップ２２の出力信号Ｓ２２とフリップフロップ２３の出力信号Ｓ２３の論理値が同一でない場合には、Ｈレベルを出力する。
【００３３】
フリップフロップ２５は、データ入力端子Ｄに電源電圧ＶＤＤが印加され、クロック入力端子ＣＬＫにＥＯＲ回路２４の出力信号Ｓ２４が印加され、リセット入力端子ＲＥＳにキャリブレーション指示信号φＲＥＳが印加され、正相出力端子Ｑに粗調／微調制御信号φＳを出力するものである。
【００３４】
図５はフリップフロップ２５の構成を示す回路図である。フリップフロップ２５は、取り込み部２７と、取り込み部２７を制御する取り込み制御部２８を備えている。
【００３５】
取り込み部２７は、インバータ２９〜３３と、ＮＡＮＤ回路３４と、スイッチ３５〜３８を備えている。スイッチ３５、３６は、スイッチ制御信号ＣＫ３によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ３がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ３がＬレベルの場合にはＯＦＦとなるものである。スイッチ３７、３８は、スイッチ制御信号ＣＫ４によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ４がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ４がＬレベルの場合にはＯＦＦとなるものである。
【００３６】
取り込み制御部２８は、インバータ３９、４０を備えている。インバータ３９は、クロック入力端子ＣＬＫに印加されるクロック信号φＣを反転してスイッチ制御信号ＣＫ３を出力するものである。インバータ４０は、インバータ３９が出力するスイッチ制御信号ＣＫ３を反転してスイッチ制御信号ＣＫ４を出力するものである。
【００３７】
図６は粗調／微調制御回路２の動作を示すタイミングチャートであり、（Ａ）はキャリブレーション指示信号φＲＥＳ、（Ｂ）はクロック信号φＣ、（Ｃ）はコンパレータ１が出力する正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｄ）はフリップフロップ２２の出力信号Ｓ２２、（Ｅ）はフリップフロップ２３の出力信号Ｓ２３、（Ｆ）はＥＯＲ回路２４の出力信号Ｓ２４、（Ｇ）は電源電圧ＶＤＤ、（Ｈ）はフリップフロップ２５が出力する粗調／微調制御信号φＳを示しており、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合を例にしている。
【００３８】
即ち、粗調／微調制御回路２においては、キャリブレーション指示信号φＲＥＳがＬレベルの場合には、フリップフロップ２５内のＮＡＮＤ回路３４の出力はＨレベルに固定され、粗調／微調制御信号φＳはＬレベルに固定される。
【００３９】
これに対して、キャリブレーション指示信号φＲＥＳがＨレベルの場合には、フリップフロップ２５内のＮＡＮＤ回路３４はスイッチ３６又はスイッチ３８の出力信号に対してインバータとして機能するので、フリップフロップ２５はＤフリップフロップとして機能する。
【００４０】
この結果、フリップフロップ２５においては、ＥＯＲ回路２４の出力信号Ｓ２４がＬレベルの場合には、スイッチ制御信号ＣＫ３がＨレベル、スイッチ制御信号ＣＫ４がＬレベルとなり、スイッチ３５、３６はＯＮ、スイッチ３７、３８はＯＦＦとなる。
【００４１】
また、コンパレータ１は、後述するように、キャリブレーション指示信号φＲＥＳがＨレベルの場合には、オフセット・キャリブレーション動作を行うが、クロック信号φＣの立ち下がりに同期して比較動作を開始し、クロック信号φＣの立ち上がりに同期してリセット動作を開始するので、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合には、当初は、正相比較判定信号ＣｏｐはＨレベル、逆相比較判定信号ＣｏｍはＬレベルとなる。
【００４２】
ここで、正相比較判定信号ＣｏｐがＨレベル、逆相比較判定信号ＣｏｍがＬレベルの場合には、フリップフロップ２２は、Ｌレベル信号を取り込み、その出力信号Ｓ２２をＬレベルとする。この結果、フリップフロップ２３は、Ｌレベル信号を取り込み、その出力信号Ｓ２３をＬレベルとし、ＥＯＲ回路２４は、その出力信号Ｓ２４をＬレベルとする。
【００４３】
また、この結果、フリップフロップ２５においては、スイッチ制御信号ＣＫ３がＨレベル、スイッチ制御信号ＣＫ４がＬレベルとなり、スイッチ３５、３６はＯＮ、スイッチ３７、３８はＯＦＦ状態が維持される。
【００４４】
ここで、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合であっても、後述するように、コンパレータ１における粗調によるオフセット・キャリブレーションの結果、正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍが反転し、正相比較判定信号ＣｏｐがＬレベル、逆相比較判定信号ＣｏｍがＨレベルとなる時点がある。
【００４５】
この場合、フリップフロップ２２は、Ｈレベル信号を取り込み、その出力信号Ｓ２２をＨレベルとするが、この時点では、フリップフロップ２３の出力信号Ｓ２３はＬレベルであるから、ＥＯＲ回路２４は、その出力信号Ｓ２４をＨレベルとする。
【００４６】
この結果、フリップフロップ２５では、スイッチ制御信号ＣＫ３がＬレベル、スイッチ制御信号ＣＫ４がＨレベルとなり、スイッチ３５、３６がＯＦＦ、スイッチ３７、３８がＯＮとなり、フリップフロップ２５は、電源電圧ＶＤＤを取り込み、粗調／微調制御信号φＳがＨレベルとなり、この状態が、キャリブレーション指示信号φＲＥＳがＬレベルとなるまで維持される。
【００４７】
図７はコンパレータ１の構成を示す回路図である。コンパレータ１は、ＰＭＯＳトランジスタ４２、４３と、ＮＭＯＳトランジスタ４４、４５と、インバータ４６、４７と、スイッチ４８からなるコンパレータに本発明のキャリブレーション回路の一実施形態であるキャリブレーション回路４９、５０を付加したものである。
【００４８】
ＰＭＯＳトランジスタ４２、４３は駆動素子をなすものであり、ＰＭＯＳトランジスタ４２は、ソースをＶＤＤ電源に接続し、ゲートをアナログ電圧入力端子１Ａに接続し、ドレインをノード５１に接続している。ＰＭＯＳトランジスタ４３は、ソースをＶＤＤ電源に接続し、ゲートをアナログ電圧入力端子１Ｂに接続し、ドレインをノード５２に接続している。
【００４９】
ＮＭＯＳトランジスタ４４、４５は負荷素子をなすものである。ＮＭＯＳトランジスタ４４は、ドレインをノード５１に接続し、ゲートをノード５２に接続し、ソースを接地している。ＮＭＯＳトランジスタ４５は、ドレインをノード５２に接続し、ゲートをノード５１に接続し、ソースを接地している。
【００５０】
インバータ４６は、その入力端子をノード５１に接続し、その出力端子をコンパレータ１の正相比較判定信号出力端子１Ｃに接続しており、ノード５１のレベルに基づいて正相比較判定信号Ｃｏｐを出力するものである。インバータ４７は、その入力端子をノード５２に接続し、その出力端子をコンパレータ１の逆相比較判定信号出力端子１Ｄに接続しており、ノード５２のレベルに基づいて逆相比較判定信号Ｃｏｍを出力するものである。
【００５１】
スイッチ４８は、リセット用のスイッチであり、クロック信号φＣがＨレベルの場合にはＯＮ、クロック信号φＣがＬレベルの場合にはＯＦＦとなるものである。したがって、コンパレータ１は、クロック信号φＣがＨレベルで、スイッチ４８がＯＮとなる場合にはリセットされ、クロック信号φＣがＬレベルで、スイッチ４８がＯＦＦとなる場合には比較動作を行う。
【００５２】
図８はキャリブレーション回路４９の構成を示す回路図である。キャリブレーション回路４９は、キャリブレーション用のＰＭＯＳトランジスタ５５と、スイッチトキャパシタ回路５６と、スイッチ制御回路５７を備えている。なお、スイッチトキャパシタ回路５６とスイッチ制御回路５７とで本発明のキャパシタ回路の一実施形態が構成されている。
【００５３】
ＰＭＯＳトランジスタ５５は、そのドレイン側にキャリブレーション用の電流を出力するものであり、ソースを電源電圧入力ノード５８に接続し、ドレインをキャリブレーション用電流出力ノード５９に接続している。なお、電源電圧入力ノード５８はＶＤＤ電源に接続され、キャリブレーション用電流出力ノード５９はノード５２に接続される。
【００５４】
スイッチトキャパシタ回路５６は、負帰還用ノード６０とＰＭＯＳトランジスタ５５のゲートとの間に、スイッチ６１〜６４をそれぞれの一方のノードが負帰還用ノード６０側、他方のノードがＰＭＯＳトランジスタ５５のゲート側となるように直列接続すると共に、これらスイッチ６１〜６４の他方のノードと接地との間にキャパシタ６５〜６８を接続して構成されている。なお、負帰還用ノード６０はインバータ４６の出力端子に接続される。
【００５５】
スイッチ６１は、スイッチ制御信号φ４によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ４がＨレベルの場合にはＯＮ、スイッチ制御信号φ４がＬレベルの場合にはＯＦＦとなる。スイッチ６２は、スイッチ制御信号φ３によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ３がＨレベルの場合にはＯＮ、スイッチ制御信号φ３がＬレベルの場合にはＯＦＦとなる。
【００５６】
スイッチ６３は、スイッチ制御信号φ２によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ２がＨレベルの場合にはＯＮ、スイッチ制御信号φ２がＬレベルの場合にはＯＦＦとなる。スイッチ６４は、スイッチ制御信号φ１によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ１がＨレベルの場合にはＯＮ、スイッチ制御信号φ１がＬレベルの場合にはＯＦＦとなる。
【００５７】
スイッチ制御回路５７は、キャリブレーション指示信号入力ノード６９、粗調／微調制御信号入力ノード７０、クロック信号入力ノード７１、電源電圧入力ノード５８を介してキャリブレーション指示信号φＲＥＳ、粗調／微調制御信号φＳ、クロック信号φＣ、電源電圧ＶＤＤを入力し、スイッチ制御信号φ１〜φ４を生成するものである。
【００５８】
図９はスイッチ制御回路５７の構成を示す回路図である。スイッチ制御回路５７は、フリップフロップ７３と、インバータ７４〜７９と、ＮＡＮＤ回路８０〜８８と、ＮＯＲ回路８９を備えている。
【００５９】
図１０はフリップフロップ７３の構成を示す回路図である。フリップフロップ７３は、取り込み部９１と、取り込み部９１を制御する取り込み制御部９２を備えている。
【００６０】
取り込み部９１は、インバータ９３〜９８と、スイッチ９９〜１０２を備えている。スイッチ９９、１００は、スイッチ制御信号ＣＫ５によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ５がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ５がＬレベルの場合にはＯＦＦとなるものである。スイッチ１０１、１０２は、スイッチ制御信号ＣＫ６によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ６がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ６がＬレベルの場合にはＯＦＦとなるものである。
【００６１】
取り込み制御部９２は、ＮＡＮＤ回路１０３と、インバータ１０４とを備えている。ＮＡＮＤ回路１０３は、クロック・イネーブル信号入力端子ＣＥに印加されるキャリブレーション指示信号φＲＥＳと、クロック信号入力端子ＣＬＫに印加される粗調／微調制御信号φＳとをＮＡＮＤ処理してスイッチ制御信号ＣＫ５を出力するものである。インバータ１０４は、ＮＡＮＤ回路１０３が出力するスイッチ制御信号ＣＫ５を反転してスイッチ制御信号ＣＫ６を出力するものである。
【００６２】
図１１はスイッチ制御回路５７の動作を示すタイミングチャートであり、（Ａ）はキャリブレーション指示信号φＲＥＳ、（Ｂ）はクロック信号φＣ、（Ｃ）は粗調／微調制御信号φＳ、（Ｄ）は正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｅ）はスイッチ制御信号φ４、（Ｆ）はスイッチ制御信号φ３、（Ｇ）はスイッチ制御信号φ２、（Ｈ）はスイッチ制御信号φ１を示している。
【００６３】
図１２はスイッチ制御回路５７の動作を説明するための回路図であり、キャリブレーション指示信号φＲＥＳがＬレベルの場合を示している。この場合には、ＮＡＮＤ回路８５〜８８の出力はＨレベルに固定されるので、スイッチ制御信号φ４〜φ１はＬレベルに固定される。この結果、スイッチトキャパシタ回路５６においては、スイッチ６１〜６４はＯＦＦに固定され、オフセット・キャリブレーションは実行されない。
【００６４】
図１３はスイッチ制御回路５７の動作を説明するための回路図であり、キャリブレーション指示信号φＲＥＳがＨレベル、粗調／微調制御信号φＳがＬレベルの場合を示している。この場合、ＮＡＮＤ回路８５〜８８は、それぞれＮＡＮＤ回路８１〜８４の出力信号に対してインバータとして機能する。
【００６５】
また、クロック信号ＣＬＫがＨレベルの場合、インバータ７４の出力信号はＬレベル、ＮＡＮＤ回路８０の出力信号はＨレベルとなる。これに対して、クロック信号ＣＬＫがＬレベルの場合、インバータ７４の出力信号はＨレベル、ＮＯＲ回路８９の出力信号はＬレベル、インバータ７５の出力信号はＨレベル、ＮＡＮＤ回路８０の出力信号はＬレベルとなる。
【００６６】
ここで、フリップフロップ７３は、ＮＡＮＤ回路８２の出力信号に同期して粗調／微調制御信号φＳを取り込むが、粗調／微調制御信号φＳはＬレベルであるので、フリップフロップ７３の出力信号はＬレベルに固定される。この結果、ＮＡＮＤ回路８１、８４の出力信号はＨレベルに固定され、スイッチ制御信号φ２、φ３は、図１１（Ｇ）、（Ｆ）に示すように、Ｈレベルに固定される。
【００６７】
また、クロック信号φＣがＨレベルになると、ＮＡＮＤ回路８０の出力信号はＨレベル、ＮＡＮＤ回路８２の出力信号はＬレベルとなり、クロック信号φＣがＬレベルになると、ＮＡＮＤ回路８０の出力信号はＬレベル、ＮＡＮＤ回路８２の出力信号はＨレベルとなる。したがって、スイッチ制御信号φ４は、図１１（Ｅ）に示すようにアクティブ、即ち、ＨレベルとＬレベルを繰り返すことになる。
【００６８】
また、クロック信号φＣがＨレベルになると、インバータ７５の出力信号はＬレベル、ＮＡＮＤ回路８３の出力信号はＨレベルとなり、クロック信号φＣがＬレベルになると、インバータ７５の出力信号はＨレベル、ＮＡＮＤ回路８３の出力信号はＬレベルとなる。したがって、スイッチ制御信号φ１は、図１１（Ｈ）に示すようにアクティブ、即ち、Ｈレベルがスイッチ制御信号φ４と重ならないように、ＨレベルとＬレベルを繰り返すことになる。
【００６９】
図１４はスイッチ制御回路５７の動作を説明するための回路図であり、キャリブレーション指示信号φＲＥＳがＨレベル、粗調／微調制御信号φＳがＨレベルの場合を示している。この場合、ＮＡＮＤ回路８５〜８８は、それぞれＮＡＮＤ回路８１〜８４の出力信号に対してインバータとして機能する。
【００７０】
また、フリップフロップ７３は、ＮＡＮＤ回路８０の出力信号に同期して粗調／微調制御信号φＳを取り込むが、粗調／微調制御信号φＳはＨレベルであるので、フリップフロップ７３の出力信号はＨレベルに固定される。この結果、ＮＡＮＤ回路８１はＮＡＮＤ回路８０の出力信号に対してインバータとして機能し、ＮＡＮＤ回路８４は、インバータ７５の出力信号に対してインバータとして機能する。
【００７１】
また、クロック信号φＣがＨレベルになると、ＮＡＮＤ回路８０の出力信号はＨレベル、ＮＡＮＤ回路８１、８２の出力信号はＬレベルとなり、クロック信号φＣがＬレベルになると、ＮＡＮＤ回路８０の出力信号はＬレベル、ＮＡＮＤ回路８１、８２の出力信号はＨレベルとなる。したがって、スイッチ制御信号φ２、φ４は、図１１（Ｇ）、（Ｅ）に示すようにアクティブ、即ち、ＨレベルとＬレベルを繰り返す同相の信号となる。
【００７２】
また、クロック信号φＣがＨレベルになると、インバータ７５の出力信号はＬレベル、ＮＡＮＤ回路８３、８４の出力信号はＨレベルとなり、クロック信号φＣがＬレベルになると、インバータ７５の出力信号はＨレベル、ＮＡＮＤ回路８３、８４の出力信号はＬレベルとなる。したがって、スイッチ制御信号φ１、φ３は、図１１（Ｈ）、（Ｆ）に示すようにアクティブ、即ち、Ｈレベルがスイッチ制御信号φ２、φ４と重ならないように、ＨレベルとＬレベルを繰り返す同相の信号なる。
【００７３】
図１５はキャリブレーション回路５０の構成を示す回路図である。キャリブレーション回路５０は、キャリブレーション用のＰＭＯＳトランジスタ１０５と、スイッチトキャパシタ回路１０６と、スイッチ制御回路１０７を備えている。
【００７４】
ＰＭＯＳトランジスタ１０５は、そのドレイン側にキャリブレーション用の電流を出力するものであり、ソースを電源電圧入力ノード１０８に接続し、ドレインをキャリブレーション用電流出力ノード１０９に接続している。なお、電源電圧入力ノード１０８はＶＤＤ電源に接続され、キャリブレーション用電流出力ノード１０９はノード５１に接続される。
【００７５】
スイッチトキャパシタ回路１０６は、負帰還用ノード１１０とＰＭＯＳトランジスタ１０５のゲートとの間に、スイッチ１１１〜１１４をそれぞれの一方のノードが負帰還用ノード１１０側、他方のノードがＰＭＯＳトランジスタ１０５のゲート側となるように直列接続すると共に、これらスイッチ１１１〜１１４の他方のノードと接地との間にキャパシタ１１５〜１１８を接続して構成されている。
【００７６】
キャパシタ１１５の容量値はキャパシタ６５と同一、キャパシタ１１６の容量値はキャパシタ６６と同一、キャパシタ１１７の容量値はキャパシタ６７と同一、キャパシタ１１８の容量値はキャパシタ６８と同一とされる。なお、負帰還用ノード１１０はインバータ４７の出力端子に接続される。
【００７７】
スイッチ１１１は、スイッチ制御信号φ８によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ８がＨレベルの場合にはＯＮ、スイッチ制御信号φ８がＬレベルの場合にはＯＦＦとなる。スイッチ１１２は、スイッチ制御信号φ７によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ７がＨレベルの場合にはＯＮ、スイッチ制御信号φ７がＬレベルの場合にはＯＦＦとなる。
【００７８】
スイッチ１１３は、スイッチ制御信号φ６によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ６がＨレベルの場合にはＯＮ、スイッチ制御信号φ６がＬレベルの場合にはＯＦＦとなる。スイッチ１１４は、スイッチ制御信号φ５によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ５がＨレベルの場合にはＯＮ、スイッチ制御信号φ５がＬレベルの場合にはＯＦＦとなる。
【００７９】
スイッチ制御回路１０７は、キャリブレーション指示信号入力ノード１１９、粗調／微調制御信号入力ノード１２０、クロック信号入力ノード１２１、電源電圧入力ノード１０８を介してキャリブレーション指示信号φＲＥＳ、粗調／微調制御信号φＳ、クロック信号φＣ、電源電圧ＶＤＤを入力し、スイッチ制御信号φ５〜φ８を生成するものである。
【００８０】
図１６はスイッチ制御回路１０７の構成を示す回路図である。スイッチ制御回路１０７は、フリップフロップ１２３と、インバータ１２４〜１２９と、ＮＡＮＤ回路１３０〜１３８と、ＮＯＲ回路１３９を備えており、フリップフロップ１２３は、フリップフロップ７３と同様に構成されている。
【００８１】
図１７はスイッチ制御回路１０７の動作を示すタイミングチャートであり、（Ａ）はキャリブレーション指示信号φＲＥＳ、（Ｂ）はクロック信号φＣ、（Ｃ）は粗調／微調制御信号φＳ、（Ｄ）は正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｅ）はスイッチ制御信号φ８、（Ｆ）はスイッチ制御信号φ７、（Ｇ）はスイッチ制御信号φ６、（Ｈ）はスイッチ制御信号φ５を示している。
【００８２】
スイッチ制御回路１０７は、スイッチ制御回路５７と同様に構成されているので、スイッチ制御信号φ１と同相のスイッチ制御信号φ５を生成し、スイッチ制御信号φ２と同相のスイッチ制御信号φ６を生成し、スイッチ制御信号φ３と同相のスイッチ制御信号φ７を生成し、スイッチ制御信号φ４と同相のスイッチ制御信号φ８を生成する。
【００８３】
図１８は本発明の電圧比較器の一実施形態の動作を示す図である。本発明の電圧比較器の一実施形態においては、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとすると、コンパレータ１では、ＰＭＯＳトランジスタ４３に流れる電流＞ＰＭＯＳトランジスタ４２に流れる電流となる。
【００８４】
この結果、クロック信号φＣがＬレベルとなり、スイッチ４８がＯＦＦになると、ＮＭＯＳトランジスタ４４、４５による正帰還が働き、ノード５１の電位は下降すると共に、ノード５２の電位は上昇し、インバータ４６が出力する正相比較判定信号ＣｏｐはＨレベル、インバータ４７が出力する逆相比較判定信号ＣｏｍはＬレベルとなる。
【００８５】
このように、逆相比較判定信号ＣｏｍがＬレベルになると、粗調／微調制御回路２では、フリップフロップ２２の出力Ｓ２２はＬレベル、フリップフロップ２３の出力Ｓ２３はＬレベル、ＥＯＲ回路２４の出力Ｓ２４はＬレベルとなり、粗調／微調制御信号φＳはＬレベルとなる。
【００８６】
この結果、キャリブレーション回路４９のスイッチ制御回路５７は、スイッチ制御信号φ１、φ４をアクティブとし、スイッチ制御信号φ２、φ３をＨレベルに固定すると共に、キャリブレーション回路５０のスイッチ制御回路１０７は、スイッチ制御信号φ５、φ８をアクティブとし、スイッチ制御信号φ６、φ７をＨレベルに固定する。
【００８７】
この結果、キャリブレーション回路４９では、スイッチ６２、６３はＯＮ固定となり、スイッチ６１、６４は、交互にＯＮ、ＯＦＦ動作を繰り返すことになる。また、キャリブレーション回路５０では、スイッチ１１２、１１３はＯＮ固定となり、スイッチ１１１、１１４は、交互にＯＮ、ＯＦＦ動作を繰り返すことになる。
【００８８】
したがって、この場合には、キャリブレーション回路４９はキャパシタ６５〜６７を並列接続して使用すると共に、キャリブレーション回路５０はキャパシタ１１５〜１１７を並列接続して使用することになるので、キャリブレーション回路４９、５０における負帰還は精度の低いものとなる。即ち、この場合には、キャリブレーション回路４９、５０はアナログ入力電圧Ｖｉｐ、Ｖｉｍに対して粗調によるオフセット・キャリブレーションを実行することになる。
【００８９】
そして、キャリブレーション回路４９、５０は、粗調／微調制御回路２内のフリップフロップ２２の出力信号Ｓ２２のレベル及びフリップフロップ２３の出力信号Ｓ２３のレベルがＬレベルである間、アナログ入力電圧Ｖｉｐ、Ｖｉｍに対して粗調によるオフセット・キャリブレーションを続行する。
【００９０】
ここで、キャパシタ６５、１１５の容量値をＣ４、キャパシタ６６、１１６の容量値をＣ３、キャパシタ６７、１１７の容量値をＣ２、キャパシタ６８、１１８の容量値をＣ１、正相比較判定信号Ｃｏｐの電圧をＶｏｐ、逆相比較判定信号Ｃｏｍの電圧をＶｏｍ、ＰＭＯＳトランジスタ５５のゲート電圧をＶｇ５５、ＰＭＯＳトランジスタ１０５のゲート電圧をＶｇ１０５とする。
【００９１】
すると、粗調によるオフセット・キャリブレーション時には、正相比較判定信号Ｃｏｐの電圧ＶｏｐのＰＭＯＳトランジスタ５５のゲートへの帰還量ΔＶ５５は、ΔＶ５５＝（Ｃ４＋Ｃ３＋Ｃ２）（Ｖｏｐ−Ｖｇ５５）／（Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１）となり、逆相比較判定信号Ｃｏｍの電圧ＶｏｍのＰＭＯＳトランジスタ１０５のゲートへの帰還量ΔＶ１０５は、ΔＶ１０５＝（Ｃ４＋Ｃ３＋Ｃ２）（Ｖｏｍ−Ｖｇ１０５）／（Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１）となる。
【００９２】
その後、粗調によるオフセット・キャリブレーションの結果、コンパレータ１内では、ＰＭＯＳトランジスタ５５に流れる電流が減少し、ＰＭＯＳトランジスタ１０５に流れる電流が増加するので、ノード５１の電位が上昇し、ノード５２の電位が下降する。この結果、正相比較判定信号ＣｏｐはＨレベルからＬレベルに反転し、逆相比較判定信号ＣｏｍはＬレベルからＨレベルに反転する。
【００９３】
このように、逆相比較判定信号ＣｏｍがＨレベルとなると、粗調／微調制御回路２においては、フリップフロップ２２の出力Ｓ２２はＨレベルになるが、この時点では、フリップフロップ２３の出力信号Ｓ２３はＬレベルであるから、ＥＯＲ回路２４の出力信号Ｓ２４はＨレベルとなり、フリップフロップ２５はＥＯＲ回路２４が出力するＨレベル信号を取り込み、粗調／微調制御信号φＳをＨレベルとする。
【００９４】
この結果、キャリブレーション回路４９においては、スイッチ制御信号φ１〜φ４がアクティブとなり、スイッチ６１〜６４は、隣り合うスイッチが同時にＯＮとならないようにＯＮ、ＯＦＦ動作を繰り返すと共に、キャリブレーション回路５０においては、スイッチ制御信号φ５〜φ８がアクティブとなり、スイッチ１１１〜１１４は、隣り合うスイッチが同時にＯＮとならないようにＯＮ、ＯＦＦ動作を繰り返す。
【００９５】
したがって、スイッチトキャパシタ回路５６、１０６における電荷転送は細かいものになるので、キャリブレーション回路４９、５０における負帰還は精度の高いものとなる。即ち、この場合には、キャリブレーション回路４９、５０は、アナログ入力電圧Ｖｉｐ、Ｖｉｍに対して微調によるオフセット・キャリブレーションを実行することになる。
【００９６】
ここで、微調によるオフセット・キャリブレーション時には、正相比較判定信号Ｃｏｐの電圧ＶｏｐのＰＭＯＳトランジスタ５５のゲートへの帰還量ΔＶ５５は、ΔＶ５５＝Ｃ４×Ｃ３×Ｃ２（Ｖｏｐ−Ｖｇ５５）／｛（Ｃ４＋Ｃ３）（Ｃ３＋Ｃ２）（Ｃ２＋Ｃ１）｝となり、逆相比較判定信号Ｃｏｍの電圧ＶｏｍのＰＭＯＳトランジスタ１０５のゲートへの帰還量ΔＶ１０５は、ΔＶ１０５＝Ｃ４×Ｃ３×Ｃ２×（Ｖｏｍ−Ｖｇ１０５）／｛（Ｃ４＋Ｃ３）（Ｃ３＋Ｃ２）（Ｃ２＋Ｃ１）｝となる。
【００９７】
そして、オフセット・キャリブレーションを一定時間実行すると、ＰＭＯＳトランジスタ５５のゲート電圧Ｖｇ５５が略一定値に収束すると共に、ＰＭＯＳトランジスタ１０５のゲート電圧Ｖｇ１０５が略一定値に収束するので、キャリブレーション指示信号φＲＥＳをＬレベルとすると、スイッチ制御回路５７は、スイッチ制御信号φ１〜φ４をＬレベルに固定し、スイッチ制御回路１０７は、スイッチ制御信号φ５〜φ８をＬレベルに固定する。
【００９８】
この結果、オフセット・キャリブレーションは終了し、コンパレータ１は、オフセットをキャンセルし、キャパシタ６８、１１８の蓄積電荷により、コンパレータ１自身の閾値電圧を記憶することになる。したがって、その後、オフセットをキャンセルした状態において、アナログ入力電圧について、比較動作を行うことができる。
【００９９】
図１９はアナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとした場合のキャリブレーション回路５０内のＰＭＯＳトランジスタ１０５のゲート電圧Ｖｇ１０５の変化を示す図である。但し、Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１００：５：１０：１とした場合である。
【０１００】
ここで、ＰＭＯＳトランジスタ５５、１０５のゲート電圧Ｖｇ５５、Ｖｇ１０５が変換されるサイクルを変換サイクルとすると、図１９に示す例では、７変換サイクルまでは、粗調によるオフセット・キャリブレーションが実行されており、この粗調によるオフセット・キャリブレーションの結果、逆相比較判定信号Ｃｏｍの論理が反転し、キャリブレーション・モードが微調によるオフセット・キャリブレーションに切り替えられている。
【０１０１】
以上のように、本発明の電圧比較器の一実施形態においては、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとする場合には、通常の比較動作時と同一タイミングで、コンパレータ１のオフセット・キャリブレーションを実行することができる。
【０１０２】
しかも、逆相比較判定信号ＣｏｍがＬレベルの間は、相対的にキャリブレーション精度は高くないが、相対的にキャリブレーション動作が速い、いわゆる粗調によるオフセット・キャリブレーションを実行でき、逆相比較判定信号ＣｏｍがＨレベルに反転するまでを高速に行うことができる。
【０１０３】
そして、逆相比較判定信号ＣｏｍがＨレベルに反転すると、その後は、逆相比較判定信号Ｃｏｍの論理の反転に関係なく、相対的にキャリブレーション動作は速くないが、相対的にキャリブレーション精度が高い、いわゆる微調によるオフセット・キャリブレーションを実行することができる。
【０１０４】
したがって、本発明の電圧比較器の一実施形態によれば、コンパレータ１のオフセット・キャリブレーションをキャリブレーション期間を犠牲にすることなく、高精度に実現することができる。即ち、粗調によるオフセット・キャリブレーションを高速に行い、その後は、微調によるオフセット・キャリブレーションを行うことにより、短時間で高精度のオフセット・キャリブレーションを行うことができる。更に連続して複数サイクルの帰還を実行する場合には、リーク等による変動に対して、幅広く、かつ、高精度に補正を行うことができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の電圧比較器の一実施形態の要部を示す回路図である。
【図２】本発明の電圧比較器の一実施形態が備えるフリップフロップの構成を示す回路図である。
【図３】本発明の電圧比較器の一実施形態におけるコンパレータの比較動作タイミング及びリセット動作タイミングと、フリップフロップの取り込み動作タイミングを示すタイミングチャートである。
【図４】本発明の電圧比較器の一実施形態が備える粗調／微調制御回路の構成を示す回路図である。
【図５】本発明の電圧比較器の一実施形態が備える粗調／微調制御回路内のフリップフロップの構成を示す回路図である。
【図６】本発明の電圧比較器の一実施形態が備える粗調／微調制御回路の動作を示すタイミングチャートである。
【図７】本発明の電圧比較器の一実施形態が備えるコンパレータの構成を示す回路図である。
【図８】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路の構成を示す回路図である。
【図９】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の構成を示す回路図である。
【図１０】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路内のフリップフロップの構成を示す回路図である。
【図１１】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を示すタイミングチャートである。
【図１２】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を説明するための回路図である。
【図１３】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を説明するための回路図である。
【図１４】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を説明するための回路図である。
【図１５】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路の構成を示す回路図である。
【図１６】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路が備えるスイッチ制御回路の構成を示す回路図である。
【図１７】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路が備えるスイッチ制御回路の動作を示すタイミングチャートである。
【図１８】本発明の電圧比較器の一実施形態の動作を示す図である。
【図１９】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路が備えるＰＭＯＳトランジスタのゲート電圧の変化を示す図である。
【符号の説明】
【０１０６】
１…本発明のコンパレータの一実施形態
２…粗調／微調制御回路
３、４…フリップフロップ
７…取り込み部
８…取り込み制御部
９〜１４…インバータ
１５〜１８…スイッチ
１９、２０…インバータ
２２、２３…フリップフロップ
２４…ＥＯＲ（排他的論理和）回路
２５…フリップフロップ
２７…取り込み部
２８…取り込み制御部
２９〜３３…インバータ
３４…ＮＡＮＤ回路
３５〜３８…スイッチ
３９、４０…インバータ
４２、４３…ＰＭＯＳトランジスタ
４４、４５…ＮＭＯＳトランジスタ
４６、４７…インバータ
４８…スイッチ
４９、５０…本発明のキャリブレーション回路の一実施形態
５１、５２…ノード
５５、１０５…ＰＭＯＳトランジスタ
５６、１０６…スイッチトキャパシタ回路
５７、１０７…スイッチ制御回路
５８、１０８…電源電圧入力ノード
５９、１０９…キャリブレーション用電流出力ノード
６０、１１０…負帰還用ノード
６１〜６４、１１１〜１１４…スイッチ
６５〜６８、１１５〜１１８…キャパシタ
６９、１１９…キャリブレーション指示信号入力ノード
７０、１２０…粗調／微調制御信号入力ノード
７１、１２１…クロック信号入力ノード
７３、１２３…フリップフロップ
７４〜７９、１２４〜１２９…インバータ
８０〜８８、１３０〜１３８…ＮＡＮＤ回路
８９、１３９…ＮＯＲ回路
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器や電圧比較器などを構成する場合に使用するコンパレータ（比較器）のオフセットをキャンセルするキャリブレーション回路を構成する場合に使用して好適なキャパシタ回路、該キャパシタ回路を使用したキャリブレーション回路、該キャリブレーション回路を使用したコンパレータ、及び、該コンパレータを使用した電圧比較器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器や電圧比較器にはコンパレータが使用される。コンパレータは、２つのアナログ入力電圧の大小を比較判定し、比較判定結果をデジタル値として出力する機能を有しているが、通常、コンパレータを構成する素子の特性ばらつきに起因するオフセットを持っており、それが比較判定精度を限定している。このオフセットをキャンセルするために、従来、一般にオートゼロと呼ばれるスタティック・オフセット・キャリブレーションを行うのが一般的であった（例えば、非特許文献１参照）。
【０００３】
これに対して、コンパレータを実際の動作モードと同じ条件で動作させ、Ｄ／Ａ変換器を使用してオフセットをキャンセルするダイナミック・オフセット・キャリブレーション手法（例えば、非特許文献２参照）や、Ｄ／Ａ変換器を使用せずに、スイッチトキャパシタ回路により負帰還をかけることによりオフセットをキャンセルするダイナミック・オフセット・キャリブレーション手法（非特許文献３参照）も報告されている。これらのダイナミック・オフセット・キャリブレーション手法においては、実動作環境と同じ条件でオフセット・キャリブレーションを実行するため、より高精度な比較判定動作を実現することができる。
【非特許文献１】Sanroku Tsukamoto，Ian Dedic，Toshiaki Endo，Kazu-yoshi Kikuta，Kunihiko Goto，Osamu Kobayashi；A CMOS 6-b，200 Msample/s，3 V-supply A/D converter for a PRML read channel LSI，IEEE Journal of Solid-State Circuits，vol.31，pp.1831 - 1836，November 1996．
【非特許文献２】Yuko Tamba，Kazuo Yamakido；A CMOS 6b 500MSample/s ADC for a hard disk drive read channel，IEEE International Solid-State Circuits Conference，vol.XLII，pp.324 - 325，February 1999．
【非特許文献３】Pedro M．Figueiredo，“A 90nm CMOS 1.2V 6b 1GS/s Two-Step Subranging ADC” IEEE International Solid-State Circuits Conference，vol.49，pp.568 - 569，February 2006．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非特許文献２、３に記載のダイナミック・オフセット・キャリブレーション手法においては、補正をかけるＤ／Ａ変換器やスイッチトキャパシタ回路の分解能が有限であり、また、コンパレータの比較判定結果を基にオフセット・キャリブレーションのための帰還をかけるため、一階調／判定ステップで制御されていた。このため、オフセット・キャリブレーションの高精度化と補正サイクル数の間にはトレードオフの関係があった。
【０００５】
即ち、オフセット・キャリブレーションの高精度化を図るために、補正の最小ステップ幅を小さくすると、オフセットがキャンセルされるバランス点に到達するまでの比較判定サイクル数（＝補正期間）は、最小ステップ幅に反比例して増加し、実動作が可能となるまでの立ち上がり時間が長くなり、一回の補正期間中に補正しきれなくなる等の問題点があった。逆に、補正期間を短縮するために最小ステップ幅を大きくすると、補正分解能以下のオフセットがキャンセル不能になるという問題点があった。
【０００６】
本発明は、かかる点に鑑み、Ａ／Ｄ変換器や電圧比較器などを構成する場合に使用するコンパレータのオフセットをキャリブレーションするキャリブレーション回路に使用する場合には、短時間で高精度のオフセット・キャリブレーションを行うことができるキャパシタ回路、該キャパシタ回路を使用したキャリブレーション回路、該キャリブレーション回路を使用したコンパレータ、及び、該コンパレータを使用した電圧比較器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のキャパシタ回路は、第１の接続点と第２の接続点との間に直列接続された複数のスイッチと、該複数のスイッチの各々の前記第２の接続点側のノードと電源との間に接続された複数のキャパシタを有するスイッチトキャパシタ回路と、前記複数のスイッチを制御するスイッチ制御回路とを有し、前記スイッチ制御回路は、第１のモード時は、前記複数のスイッチ中の所定のスイッチをオンとし、前記所定のスイッチをのぞく残りのスイッチ中の隣り合うスイッチが同時にオンとならないように前記残りのスイッチにオン、オフ動作を繰り返し、第２のモード時は、前記複数のスイッチ中の隣り合うスイッチが同時にオンとならないように前記複数のスイッチにオン、オフ動作を繰り返し、第３のモード時は、前記複数のスイッチをオフとするスイッチ制御回路であることを特徴とする。
【０００８】
本発明のキャリブレーション回路は、ソースを第３の接続点に接続し、ドレインを第４の接続点に接続したキャリブレーショントランジスタと、前記第１の接続点を第５の接続点に接続し、前記第２の接続点を前記キャリブレーショントランジスタのゲートに接続した本発明のキャパシタ回路を備えるものである。
【０００９】
本発明のコンパレータは、ゲートを第１のアナログ電圧入力端子に接続し、ソースを第１の電源に接続した第１導電型の第１のトランジスタと、ゲートを第２のアナログ電圧入力端子に接続し、ソースを前記第１の電源に接続した第１導電型の第２のトランジスタと、ドレインを前記第１のトランジスタのドレインに接続し、ゲートを前記第２のトランジスタのドレインに接続し、ソースを第２の電源に接続した第２導電型の第３のトランジスタと、ドレインを前記第２のトランジスタのドレインに接続し、ゲートを前記第１のトランジスタのドレインに接続し、ソースを前記第２の電源に接続した第２導電型の第４のトランジスタを少なくとも有し、入力端子を前記第１のトランジスタのドレイン又は前記第３のトランジスタのドレインのいずれかに接続し、出力端子を第１の比較判定信号出力端子に接続した第１のインバータと、入力端子を前記第２のトランジスタのドレイン又は前記第４のトランジスタのドレインのいずれかに接続し、出力端子を第２の比較判定信号出力端子に接続した第２のインバータと、前記第３の接続点を前記第１のトランジスタのソースに接続し、前記第４の接続点を前記第１のトランジスタのドレインに接続し、前記第５の接続点を前記第２の比較判定信号出力端子に接続した第１の本発明のキャリブレーション回路と、前記第３の接続点を前記第２のトランジスタのソースに接続し、前記第４の接続点を前記第２のトランジスタのドレインに接続し、前記第５の接続点を前記第１の比較判定信号出力端子に接続した第２の本発明のキャリブレーション回路を備えるものである。
【００１０】
本発明の電圧比較器は、本発明のコンパレータと、本発明のコンパレータが前記第２の比較判定信号出力端子に出力する比較判定信号の論理を監視し、キャリブレーション開始時には、本発明のコンパレータを前記第１のモードに設定し、その後、前記比較判定信号の論理が反転した場合には、本発明のコンパレータを前記第２のモードに設定する制御回路を備えるものである。
【発明の効果】
【００１１】
本発明のキャパシタ回路は、Ａ／Ｄ変換器や電圧比較器などを構成する場合に使用するコンパレータのオフセットをキャリブレーションするキャリブレーション回路に使用するものであり、前記スイッチトキャパシタ回路は、キャリブレーション回路内の負帰還パスの一部として使用されるものである。
【００１２】
本発明のキャパシタ回路においては、第１のモード時は、前記複数のスイッチ中の所定の複数のスイッチはオンとなり、残りのスイッチは、前記残りのスイッチ中の隣り合うスイッチが同時にオンとならないようにオン、オフ動作を繰り返す。この結果、第１のモード時は、前記スイッチトキャパシタ回路を、相対的にキャリブレーション精度は高くないが、相対的にキャリブレーション動作が速い、いわゆる粗調によるオフセット・キャリブレーションを行うための負帰還パスの一部として機能させることができる。
【００１３】
また、第２のモード時は、前記複数のスイッチは、前記複数のスイッチ中の隣り合うスイッチが同時にオンとならないようにオン、オフ動作を繰り返す。この結果、第２のモード時は、前記スイッチトキャパシタ回路を、相対的にキャリブレーション動作は速くないが、相対的にキャリブレーション精度が高い、いわゆる微調によるオフセット・キャリブレーションを行うための負帰還パスの一部として機能させることができる。
【００１４】
したがって、本発明のキャパシタ回路をコンパレータのキャリブレーション回路に使用して、順に第１のモード、第２のモードとする場合には、コンパレータについて、粗調によるオフセット・キャリブレーションと、微調によるオフセット・キャリブレーションとを順に行うことができる。したがって、本発明のキャパシタ回路によれば、短時間で高精度のオフセット・キャリブレーションを行うことができる。
【００１５】
本発明のキャリブレーション回路は、キャリブレーショントランジスタに流れる電流を調整することにより、コンパレータについてオフセット・キャリブレーションを行うものであり、本発明のキャパシタ回路を備えているので、短時間で高精度のオフセット・キャリブレーションを行うことができる。
【００１６】
本発明のコンパレータは、２つのアナログ入力電圧の大小を比較判定するものであり、本発明のキャリブレーション回路を備えているので、短時間で高精度のオフセット・キャリブレーションを行うことができる。
【００１７】
本発明の電圧比較器によれば、先ず、本発明のコンパレータを第の１モードに設定し、本発明のコンパレータについて粗調によるオフセット・キャリブレーションを行い、その後、比較判定信号が反転すると、本発明のコンパレータを第２のモードに設定し、本発明のコンパレータについて微調によるオフセット・キャリブレーションを行うことができるので、本発明のコンパレータについて短時間で高精度のオフセット・キャリブレーションを行うことができる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の電圧比較器の一実施形態の要部を示す回路図である。本発明の電圧比較器の一実施形態は、本発明のコンパレータの一実施形態であるコンパレータ１と、粗調／微調制御回路２と、フリップフロップ３、４とを備えている。
【００１９】
コンパレータ１は、第１のアナログ入力端子１Ａに印加されるアナログ入力電圧Ｖｉｐと第２のアナログ入力端子１Ｂに印加されるアナログ入力電圧Ｖｉｍとの大小を比較判定し、第１の比較判定信号出力端子である正相比較判定信号出力端子１Ｃに正相比較判定信号Ｃｏｐを出力し、第２の比較判定信号出力端子である逆相比較判定信号出力端子１Ｄに正相比較判定信号Ｃｏｐと相補関係にある逆相比較判定信号Ｃｏｍを出力するものである。
【００２０】
コンパレータ１は、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合には、正相比較判定信号ＣｏｐがＨレベル（正の電源電圧ＶＤＤ）、逆相比較判定信号ＣｏｍがＬレベル（０Ｖ）となり、アナログ入力電圧Ｖｉｐ＜アナログ入力電圧Ｖｉｍの場合には、正相比較判定信号ＣｏｐがＬレベル、逆相比較判定信号ＣｏｍがＨレベルとなるように構成される。
【００２１】
コンパレータ１には、制御信号として、クロック信号φＣと、キャリブレーション指示信号φＲＥＳと、粗調／微調制御信号φＳとが与えられる。キャリブレーション指示信号φＲＥＳは、コンパレータ１に対してオフセット・キャリブレーションの実行を指示する信号である。粗調／微調制御信号φＳは、コンパレータ１におけるオフセット・キャリブレーションの精度、即ち、オフセット・キャリブレーションを粗調で実行するか、微調で実行するかを制御するものである。
【００２２】
粗調／微調制御回路２は、キャリブレーション指示信号φＲＥＳと、クロック信号φＣと、コンパレータ１が出力する逆相比較判定信号Ｃｏｍとを入力して粗調／微調制御信号φＳを生成し、この粗調／微調制御信号φＳをコンパレータ１に与え、コンパレータ１におけるオフセット・キャリブレーションを粗調で実行するか、微調で実行するかを制御するものである。
【００２３】
フリップフロップ３は、データ入力端子Ｄにコンパレータ１が出力する正相比較判定信号Ｃｏｐが印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加されるものである。フリップフロップ４は、データ入力端子Ｄにコンパレータ１が出力する逆相比較判定信号Ｃｏｍが印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加されるものである。
【００２４】
図２はフリップフロップ３の構成を示す回路図であり、フリップフロップ４も同様に構成される。フリップフロップ３は、取り込み部７と、取り込み部７を制御する取り込み制御部８を備えている。
【００２５】
取り込み部７は、インバータ９〜１４と、スイッチ１５〜１８を備えている。スイッチ１５、１６は、スイッチ制御信号ＣＫ１によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ１がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ１がＬレベルの場合にはＯＦＦとなるものである。スイッチ１７、１８は、スイッチ制御信号ＣＫ２によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ２がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ２がＬレベルの場合にはＯＦＦとなるものである。
【００２６】
取り込み制御部８は、インバータ１９、２０を備えている。インバータ１９は、クロック入力端子ＣＬＫに印加されるクロック信号φＣを反転してスイッチ制御信号ＣＫ１を出力するものである。インバータ２０は、インバータ１９が出力するスイッチ制御信号ＣＫ１を反転してスイッチ制御信号ＣＫ２を出力するものである。
【００２７】
図３はコンパレータ１の比較動作タイミング及びリセット動作タイミングと、フリップフロップ３、４の取り込み動作タイミングを示すタイミングチャートであり、（Ａ）はクロック信号φＣ、（Ｂ）はコンパレータ１が出力する正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｃ）はフリップフロップ３が正相出力端子Ｑに出力する信号Ｄｏｐ及びフリップフロップ４が正相出力端子Ｑに出力する信号Ｄｏｍを示しており、アドレス入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合を例にしている。
【００２８】
即ち、本発明の電圧比較器の一実施形態においては、コンパレータ１は、クロック信号φＣの立ち下がりに同期して比較動作を開始して有効データを出力し、クロック信号φＣの立ち上がりに同期してリセット動作を開始して無効データを出力する。また、フリップフロップ３は、クロック信号φＣの立ち上がりに同期して正相比較判定信号Ｃｏｐを取り込み、フリップフロップ４は、クロック信号φＣの立ち上がりに同期して逆相比較判定信号Ｃｏｍを取り込む。
【００２９】
図４は粗調／微調制御回路２の構成を示す回路図である。粗調／微調制御回路２は、フリップフロップ２２、２３と、ＥＯＲ（排他的論理和）回路２４と、フリップフロップ２５を備えている。
【００３０】
フリップフロップ２２は、データ入力端子Ｄに逆相比較判定信号Ｃｏｍが印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加され、クロック信号φＣの立ち上がりに同期して逆相比較判定信号Ｃｏｍを取り込むものであり、図２に示すフリップフロップ３と同様に構成される。
【００３１】
フリップフロップ２３は、データ入力端子Ｄにフリップフロップ２２の出力信号Ｓ２２が印加され、クロック入力端子ＣＬＫにクロック信号φＣが印加され、クロック信号φＣの立ち上がりに同期してフリップフロップ２２の出力信号Ｓ２２を取り込むものであり、図２に示すフリップフロップ３と同様に構成される。
【００３２】
ＥＯＲ回路２４は、フリップフロップ２２の出力信号Ｓ２２とフリップフロップ２３の出力信号Ｓ２３とをＥＯＲ処理するものであり、フリップフロップ２２の出力信号Ｓ２２とフリップフロップ２３の出力信号Ｓ２３の論理値が同一の場合にはＬレベルを出力し、フリップフロップ２２の出力信号Ｓ２２とフリップフロップ２３の出力信号Ｓ２３の論理値が同一でない場合には、Ｈレベルを出力する。
【００３３】
フリップフロップ２５は、データ入力端子Ｄに電源電圧ＶＤＤが印加され、クロック入力端子ＣＬＫにＥＯＲ回路２４の出力信号Ｓ２４が印加され、リセット入力端子ＲＥＳにキャリブレーション指示信号φＲＥＳが印加され、正相出力端子Ｑに粗調／微調制御信号φＳを出力するものである。
【００３４】
図５はフリップフロップ２５の構成を示す回路図である。フリップフロップ２５は、取り込み部２７と、取り込み部２７を制御する取り込み制御部２８を備えている。
【００３５】
取り込み部２７は、インバータ２９〜３３と、ＮＡＮＤ回路３４と、スイッチ３５〜３８を備えている。スイッチ３５、３６は、スイッチ制御信号ＣＫ３によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ３がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ３がＬレベルの場合にはＯＦＦとなるものである。スイッチ３７、３８は、スイッチ制御信号ＣＫ４によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ４がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ４がＬレベルの場合にはＯＦＦとなるものである。
【００３６】
取り込み制御部２８は、インバータ３９、４０を備えている。インバータ３９は、クロック入力端子ＣＬＫに印加されるクロック信号φＣを反転してスイッチ制御信号ＣＫ３を出力するものである。インバータ４０は、インバータ３９が出力するスイッチ制御信号ＣＫ３を反転してスイッチ制御信号ＣＫ４を出力するものである。
【００３７】
図６は粗調／微調制御回路２の動作を示すタイミングチャートであり、（Ａ）はキャリブレーション指示信号φＲＥＳ、（Ｂ）はクロック信号φＣ、（Ｃ）はコンパレータ１が出力する正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｄ）はフリップフロップ２２の出力信号Ｓ２２、（Ｅ）はフリップフロップ２３の出力信号Ｓ２３、（Ｆ）はＥＯＲ回路２４の出力信号Ｓ２４、（Ｇ）は電源電圧ＶＤＤ、（Ｈ）はフリップフロップ２５が出力する粗調／微調制御信号φＳを示しており、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合を例にしている。
【００３８】
即ち、粗調／微調制御回路２においては、キャリブレーション指示信号φＲＥＳがＬレベルの場合には、フリップフロップ２５内のＮＡＮＤ回路３４の出力はＨレベルに固定され、粗調／微調制御信号φＳはＬレベルに固定される。
【００３９】
これに対して、キャリブレーション指示信号φＲＥＳがＨレベルの場合には、フリップフロップ２５内のＮＡＮＤ回路３４はスイッチ３６又はスイッチ３８の出力信号に対してインバータとして機能するので、フリップフロップ２５はＤフリップフロップとして機能する。
【００４０】
この結果、フリップフロップ２５においては、ＥＯＲ回路２４の出力信号Ｓ２４がＬレベルの場合には、スイッチ制御信号ＣＫ３がＨレベル、スイッチ制御信号ＣＫ４がＬレベルとなり、スイッチ３５、３６はＯＮ、スイッチ３７、３８はＯＦＦとなる。
【００４１】
また、コンパレータ１は、後述するように、キャリブレーション指示信号φＲＥＳがＨレベルの場合には、オフセット・キャリブレーション動作を行うが、クロック信号φＣの立ち下がりに同期して比較動作を開始し、クロック信号φＣの立ち上がりに同期してリセット動作を開始するので、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合には、当初は、正相比較判定信号ＣｏｐはＨレベル、逆相比較判定信号ＣｏｍはＬレベルとなる。
【００４２】
ここで、正相比較判定信号ＣｏｐがＨレベル、逆相比較判定信号ＣｏｍがＬレベルの場合には、フリップフロップ２２は、Ｌレベル信号を取り込み、その出力信号Ｓ２２をＬレベルとする。この結果、フリップフロップ２３は、Ｌレベル信号を取り込み、その出力信号Ｓ２３をＬレベルとし、ＥＯＲ回路２４は、その出力信号Ｓ２４をＬレベルとする。
【００４３】
また、この結果、フリップフロップ２５においては、スイッチ制御信号ＣＫ３がＨレベル、スイッチ制御信号ＣＫ４がＬレベルとなり、スイッチ３５、３６はＯＮ、スイッチ３７、３８はＯＦＦ状態が維持される。
【００４４】
ここで、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍの場合であっても、後述するように、コンパレータ１における粗調によるオフセット・キャリブレーションの結果、正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍが反転し、正相比較判定信号ＣｏｐがＬレベル、逆相比較判定信号ＣｏｍがＨレベルとなる時点がある。
【００４５】
この場合、フリップフロップ２２は、Ｈレベル信号を取り込み、その出力信号Ｓ２２をＨレベルとするが、この時点では、フリップフロップ２３の出力信号Ｓ２３はＬレベルであるから、ＥＯＲ回路２４は、その出力信号Ｓ２４をＨレベルとする。
【００４６】
この結果、フリップフロップ２５では、スイッチ制御信号ＣＫ３がＬレベル、スイッチ制御信号ＣＫ４がＨレベルとなり、スイッチ３５、３６がＯＦＦ、スイッチ３７、３８がＯＮとなり、フリップフロップ２５は、電源電圧ＶＤＤを取り込み、粗調／微調制御信号φＳがＨレベルとなり、この状態が、キャリブレーション指示信号φＲＥＳがＬレベルとなるまで維持される。
【００４７】
図７はコンパレータ１の構成を示す回路図である。コンパレータ１は、ＰＭＯＳトランジスタ４２、４３と、ＮＭＯＳトランジスタ４４、４５と、インバータ４６、４７と、スイッチ４８からなるコンパレータに本発明のキャリブレーション回路の一実施形態であるキャリブレーション回路４９、５０を付加したものである。
【００４８】
ＰＭＯＳトランジスタ４２、４３は駆動素子をなすものであり、ＰＭＯＳトランジスタ４２は、ソースをＶＤＤ電源に接続し、ゲートをアナログ電圧入力端子１Ａに接続し、ドレインをノード５１に接続している。ＰＭＯＳトランジスタ４３は、ソースをＶＤＤ電源に接続し、ゲートをアナログ電圧入力端子１Ｂに接続し、ドレインをノード５２に接続している。
【００４９】
ＮＭＯＳトランジスタ４４、４５は負荷素子をなすものである。ＮＭＯＳトランジスタ４４は、ドレインをノード５１に接続し、ゲートをノード５２に接続し、ソースを接地している。ＮＭＯＳトランジスタ４５は、ドレインをノード５２に接続し、ゲートをノード５１に接続し、ソースを接地している。
【００５０】
インバータ４６は、その入力端子をノード５１に接続し、その出力端子をコンパレータ１の正相比較判定信号出力端子１Ｃに接続しており、ノード５１のレベルに基づいて正相比較判定信号Ｃｏｐを出力するものである。インバータ４７は、その入力端子をノード５２に接続し、その出力端子をコンパレータ１の逆相比較判定信号出力端子１Ｄに接続しており、ノード５２のレベルに基づいて逆相比較判定信号Ｃｏｍを出力するものである。
【００５１】
スイッチ４８は、リセット用のスイッチであり、クロック信号φＣがＨレベルの場合にはＯＮ、クロック信号φＣがＬレベルの場合にはＯＦＦとなるものである。したがって、コンパレータ１は、クロック信号φＣがＨレベルで、スイッチ４８がＯＮとなる場合にはリセットされ、クロック信号φＣがＬレベルで、スイッチ４８がＯＦＦとなる場合には比較動作を行う。
【００５２】
図８はキャリブレーション回路４９の構成を示す回路図である。キャリブレーション回路４９は、キャリブレーション用のＰＭＯＳトランジスタ５５と、スイッチトキャパシタ回路５６と、スイッチ制御回路５７を備えている。なお、スイッチトキャパシタ回路５６とスイッチ制御回路５７とで本発明のキャパシタ回路の一実施形態が構成されている。
【００５３】
ＰＭＯＳトランジスタ５５は、そのドレイン側にキャリブレーション用の電流を出力するものであり、ソースを電源電圧入力ノード５８に接続し、ドレインをキャリブレーション用電流出力ノード５９に接続している。なお、電源電圧入力ノード５８はＶＤＤ電源に接続され、キャリブレーション用電流出力ノード５９はノード５２に接続される。
【００５４】
スイッチトキャパシタ回路５６は、負帰還用ノード６０とＰＭＯＳトランジスタ５５のゲートとの間に、スイッチ６１〜６４をそれぞれの一方のノードが負帰還用ノード６０側、他方のノードがＰＭＯＳトランジスタ５５のゲート側となるように直列接続すると共に、これらスイッチ６１〜６４の他方のノードと接地との間にキャパシタ６５〜６８を接続して構成されている。なお、負帰還用ノード６０はインバータ４６の出力端子に接続される。
【００５５】
スイッチ６１は、スイッチ制御信号φ４によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ４がＨレベルの場合にはＯＮ、スイッチ制御信号φ４がＬレベルの場合にはＯＦＦとなる。スイッチ６２は、スイッチ制御信号φ３によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ３がＨレベルの場合にはＯＮ、スイッチ制御信号φ３がＬレベルの場合にはＯＦＦとなる。
【００５６】
スイッチ６３は、スイッチ制御信号φ２によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ２がＨレベルの場合にはＯＮ、スイッチ制御信号φ２がＬレベルの場合にはＯＦＦとなる。スイッチ６４は、スイッチ制御信号φ１によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ１がＨレベルの場合にはＯＮ、スイッチ制御信号φ１がＬレベルの場合にはＯＦＦとなる。
【００５７】
スイッチ制御回路５７は、キャリブレーション指示信号入力ノード６９、粗調／微調制御信号入力ノード７０、クロック信号入力ノード７１、電源電圧入力ノード５８を介してキャリブレーション指示信号φＲＥＳ、粗調／微調制御信号φＳ、クロック信号φＣ、電源電圧ＶＤＤを入力し、スイッチ制御信号φ１〜φ４を生成するものである。
【００５８】
図９はスイッチ制御回路５７の構成を示す回路図である。スイッチ制御回路５７は、フリップフロップ７３と、インバータ７４〜７９と、ＮＡＮＤ回路８０〜８８と、ＮＯＲ回路８９を備えている。
【００５９】
図１０はフリップフロップ７３の構成を示す回路図である。フリップフロップ７３は、取り込み部９１と、取り込み部９１を制御する取り込み制御部９２を備えている。
【００６０】
取り込み部９１は、インバータ９３〜９８と、スイッチ９９〜１０２を備えている。スイッチ９９、１００は、スイッチ制御信号ＣＫ５によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ５がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ５がＬレベルの場合にはＯＦＦとなるものである。スイッチ１０１、１０２は、スイッチ制御信号ＣＫ６によりＯＮ、ＯＦＦが制御され、スイッチ制御信号ＣＫ６がＨレベルの場合にはＯＮ、スイッチ制御信号ＣＫ６がＬレベルの場合にはＯＦＦとなるものである。
【００６１】
取り込み制御部９２は、ＮＡＮＤ回路１０３と、インバータ１０４とを備えている。ＮＡＮＤ回路１０３は、クロック・イネーブル信号入力端子ＣＥに印加されるキャリブレーション指示信号φＲＥＳと、クロック信号入力端子ＣＬＫに印加される粗調／微調制御信号φＳとをＮＡＮＤ処理してスイッチ制御信号ＣＫ５を出力するものである。インバータ１０４は、ＮＡＮＤ回路１０３が出力するスイッチ制御信号ＣＫ５を反転してスイッチ制御信号ＣＫ６を出力するものである。
【００６２】
図１１はスイッチ制御回路５７の動作を示すタイミングチャートであり、（Ａ）はキャリブレーション指示信号φＲＥＳ、（Ｂ）はクロック信号φＣ、（Ｃ）は粗調／微調制御信号φＳ、（Ｄ）は正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｅ）はスイッチ制御信号φ４、（Ｆ）はスイッチ制御信号φ３、（Ｇ）はスイッチ制御信号φ２、（Ｈ）はスイッチ制御信号φ１を示している。
【００６３】
図１２はスイッチ制御回路５７の動作を説明するための回路図であり、キャリブレーション指示信号φＲＥＳがＬレベルの場合を示している。この場合には、ＮＡＮＤ回路８５〜８８の出力はＨレベルに固定されるので、スイッチ制御信号φ４〜φ１はＬレベルに固定される。この結果、スイッチトキャパシタ回路５６においては、スイッチ６１〜６４はＯＦＦに固定され、オフセット・キャリブレーションは実行されない。
【００６４】
図１３はスイッチ制御回路５７の動作を説明するための回路図であり、キャリブレーション指示信号φＲＥＳがＨレベル、粗調／微調制御信号φＳがＬレベルの場合を示している。この場合、ＮＡＮＤ回路８５〜８８は、それぞれＮＡＮＤ回路８１〜８４の出力信号に対してインバータとして機能する。
【００６５】
また、クロック信号ＣＬＫがＨレベルの場合、インバータ７４の出力信号はＬレベル、ＮＡＮＤ回路８０の出力信号はＨレベルとなる。これに対して、クロック信号ＣＬＫがＬレベルの場合、インバータ７４の出力信号はＨレベル、ＮＯＲ回路８９の出力信号はＬレベル、インバータ７５の出力信号はＨレベル、ＮＡＮＤ回路８０の出力信号はＬレベルとなる。
【００６６】
ここで、フリップフロップ７３は、ＮＡＮＤ回路８２の出力信号に同期して粗調／微調制御信号φＳを取り込むが、粗調／微調制御信号φＳはＬレベルであるので、フリップフロップ７３の出力信号はＬレベルに固定される。この結果、ＮＡＮＤ回路８１、８４の出力信号はＨレベルに固定され、スイッチ制御信号φ２、φ３は、図１１（Ｇ）、（Ｆ）に示すように、Ｈレベルに固定される。
【００６７】
また、クロック信号φＣがＨレベルになると、ＮＡＮＤ回路８０の出力信号はＨレベル、ＮＡＮＤ回路８２の出力信号はＬレベルとなり、クロック信号φＣがＬレベルになると、ＮＡＮＤ回路８０の出力信号はＬレベル、ＮＡＮＤ回路８２の出力信号はＨレベルとなる。したがって、スイッチ制御信号φ４は、図１１（Ｅ）に示すようにアクティブ、即ち、ＨレベルとＬレベルを繰り返すことになる。
【００６８】
また、クロック信号φＣがＨレベルになると、インバータ７５の出力信号はＬレベル、ＮＡＮＤ回路８３の出力信号はＨレベルとなり、クロック信号φＣがＬレベルになると、インバータ７５の出力信号はＨレベル、ＮＡＮＤ回路８３の出力信号はＬレベルとなる。したがって、スイッチ制御信号φ１は、図１１（Ｈ）に示すようにアクティブ、即ち、Ｈレベルがスイッチ制御信号φ４と重ならないように、ＨレベルとＬレベルを繰り返すことになる。
【００６９】
図１４はスイッチ制御回路５７の動作を説明するための回路図であり、キャリブレーション指示信号φＲＥＳがＨレベル、粗調／微調制御信号φＳがＨレベルの場合を示している。この場合、ＮＡＮＤ回路８５〜８８は、それぞれＮＡＮＤ回路８１〜８４の出力信号に対してインバータとして機能する。
【００７０】
また、フリップフロップ７３は、ＮＡＮＤ回路８０の出力信号に同期して粗調／微調制御信号φＳを取り込むが、粗調／微調制御信号φＳはＨレベルであるので、フリップフロップ７３の出力信号はＨレベルに固定される。この結果、ＮＡＮＤ回路８１はＮＡＮＤ回路８０の出力信号に対してインバータとして機能し、ＮＡＮＤ回路８４は、インバータ７５の出力信号に対してインバータとして機能する。
【００７１】
また、クロック信号φＣがＨレベルになると、ＮＡＮＤ回路８０の出力信号はＨレベル、ＮＡＮＤ回路８１、８２の出力信号はＬレベルとなり、クロック信号φＣがＬレベルになると、ＮＡＮＤ回路８０の出力信号はＬレベル、ＮＡＮＤ回路８１、８２の出力信号はＨレベルとなる。したがって、スイッチ制御信号φ２、φ４は、図１１（Ｇ）、（Ｅ）に示すようにアクティブ、即ち、ＨレベルとＬレベルを繰り返す同相の信号となる。
【００７２】
また、クロック信号φＣがＨレベルになると、インバータ７５の出力信号はＬレベル、ＮＡＮＤ回路８３、８４の出力信号はＨレベルとなり、クロック信号φＣがＬレベルになると、インバータ７５の出力信号はＨレベル、ＮＡＮＤ回路８３、８４の出力信号はＬレベルとなる。したがって、スイッチ制御信号φ１、φ３は、図１１（Ｈ）、（Ｆ）に示すようにアクティブ、即ち、Ｈレベルがスイッチ制御信号φ２、φ４と重ならないように、ＨレベルとＬレベルを繰り返す同相の信号なる。
【００７３】
図１５はキャリブレーション回路５０の構成を示す回路図である。キャリブレーション回路５０は、キャリブレーション用のＰＭＯＳトランジスタ１０５と、スイッチトキャパシタ回路１０６と、スイッチ制御回路１０７を備えている。
【００７４】
ＰＭＯＳトランジスタ１０５は、そのドレイン側にキャリブレーション用の電流を出力するものであり、ソースを電源電圧入力ノード１０８に接続し、ドレインをキャリブレーション用電流出力ノード１０９に接続している。なお、電源電圧入力ノード１０８はＶＤＤ電源に接続され、キャリブレーション用電流出力ノード１０９はノード５１に接続される。
【００７５】
スイッチトキャパシタ回路１０６は、負帰還用ノード１１０とＰＭＯＳトランジスタ１０５のゲートとの間に、スイッチ１１１〜１１４をそれぞれの一方のノードが負帰還用ノード１１０側、他方のノードがＰＭＯＳトランジスタ１０５のゲート側となるように直列接続すると共に、これらスイッチ１１１〜１１４の他方のノードと接地との間にキャパシタ１１５〜１１８を接続して構成されている。
【００７６】
キャパシタ１１５の容量値はキャパシタ６５と同一、キャパシタ１１６の容量値はキャパシタ６６と同一、キャパシタ１１７の容量値はキャパシタ６７と同一、キャパシタ１１８の容量値はキャパシタ６８と同一とされる。なお、負帰還用ノード１１０はインバータ４７の出力端子に接続される。
【００７７】
スイッチ１１１は、スイッチ制御信号φ８によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ８がＨレベルの場合にはＯＮ、スイッチ制御信号φ８がＬレベルの場合にはＯＦＦとなる。スイッチ１１２は、スイッチ制御信号φ７によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ７がＨレベルの場合にはＯＮ、スイッチ制御信号φ７がＬレベルの場合にはＯＦＦとなる。
【００７８】
スイッチ１１３は、スイッチ制御信号φ６によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ６がＨレベルの場合にはＯＮ、スイッチ制御信号φ６がＬレベルの場合にはＯＦＦとなる。スイッチ１１４は、スイッチ制御信号φ５によりＯＮ、ＯＦＦが制御され、スイッチ制御信号φ５がＨレベルの場合にはＯＮ、スイッチ制御信号φ５がＬレベルの場合にはＯＦＦとなる。
【００７９】
スイッチ制御回路１０７は、キャリブレーション指示信号入力ノード１１９、粗調／微調制御信号入力ノード１２０、クロック信号入力ノード１２１、電源電圧入力ノード１０８を介してキャリブレーション指示信号φＲＥＳ、粗調／微調制御信号φＳ、クロック信号φＣ、電源電圧ＶＤＤを入力し、スイッチ制御信号φ５〜φ８を生成するものである。
【００８０】
図１６はスイッチ制御回路１０７の構成を示す回路図である。スイッチ制御回路１０７は、フリップフロップ１２３と、インバータ１２４〜１２９と、ＮＡＮＤ回路１３０〜１３８と、ＮＯＲ回路１３９を備えており、フリップフロップ１２３は、フリップフロップ７３と同様に構成されている。
【００８１】
図１７はスイッチ制御回路１０７の動作を示すタイミングチャートであり、（Ａ）はキャリブレーション指示信号φＲＥＳ、（Ｂ）はクロック信号φＣ、（Ｃ）は粗調／微調制御信号φＳ、（Ｄ）は正相比較判定信号Ｃｏｐ及び逆相比較判定信号Ｃｏｍ、（Ｅ）はスイッチ制御信号φ８、（Ｆ）はスイッチ制御信号φ７、（Ｇ）はスイッチ制御信号φ６、（Ｈ）はスイッチ制御信号φ５を示している。
【００８２】
スイッチ制御回路１０７は、スイッチ制御回路５７と同様に構成されているので、スイッチ制御信号φ１と同相のスイッチ制御信号φ５を生成し、スイッチ制御信号φ２と同相のスイッチ制御信号φ６を生成し、スイッチ制御信号φ３と同相のスイッチ制御信号φ７を生成し、スイッチ制御信号φ４と同相のスイッチ制御信号φ８を生成する。
【００８３】
図１８は本発明の電圧比較器の一実施形態の動作を示す図である。本発明の電圧比較器の一実施形態においては、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとすると、コンパレータ１では、ＰＭＯＳトランジスタ４３に流れる電流＞ＰＭＯＳトランジスタ４２に流れる電流となる。
【００８４】
この結果、クロック信号φＣがＬレベルとなり、スイッチ４８がＯＦＦになると、ＮＭＯＳトランジスタ４４、４５による正帰還が働き、ノード５１の電位は下降すると共に、ノード５２の電位は上昇し、インバータ４６が出力する正相比較判定信号ＣｏｐはＨレベル、インバータ４７が出力する逆相比較判定信号ＣｏｍはＬレベルとなる。
【００８５】
このように、逆相比較判定信号ＣｏｍがＬレベルになると、粗調／微調制御回路２では、フリップフロップ２２の出力Ｓ２２はＬレベル、フリップフロップ２３の出力Ｓ２３はＬレベル、ＥＯＲ回路２４の出力Ｓ２４はＬレベルとなり、粗調／微調制御信号φＳはＬレベルとなる。
【００８６】
この結果、キャリブレーション回路４９のスイッチ制御回路５７は、スイッチ制御信号φ１、φ４をアクティブとし、スイッチ制御信号φ２、φ３をＨレベルに固定すると共に、キャリブレーション回路５０のスイッチ制御回路１０７は、スイッチ制御信号φ５、φ８をアクティブとし、スイッチ制御信号φ６、φ７をＨレベルに固定する。
【００８７】
この結果、キャリブレーション回路４９では、スイッチ６２、６３はＯＮ固定となり、スイッチ６１、６４は、交互にＯＮ、ＯＦＦ動作を繰り返すことになる。また、キャリブレーション回路５０では、スイッチ１１２、１１３はＯＮ固定となり、スイッチ１１１、１１４は、交互にＯＮ、ＯＦＦ動作を繰り返すことになる。
【００８８】
したがって、この場合には、キャリブレーション回路４９はキャパシタ６５〜６７を並列接続して使用すると共に、キャリブレーション回路５０はキャパシタ１１５〜１１７を並列接続して使用することになるので、キャリブレーション回路４９、５０における負帰還は精度の低いものとなる。即ち、この場合には、キャリブレーション回路４９、５０はアナログ入力電圧Ｖｉｐ、Ｖｉｍに対して粗調によるオフセット・キャリブレーションを実行することになる。
【００８９】
そして、キャリブレーション回路４９、５０は、粗調／微調制御回路２内のフリップフロップ２２の出力信号Ｓ２２のレベル及びフリップフロップ２３の出力信号Ｓ２３のレベルがＬレベルである間、アナログ入力電圧Ｖｉｐ、Ｖｉｍに対して粗調によるオフセット・キャリブレーションを続行する。
【００９０】
ここで、キャパシタ６５、１１５の容量値をＣ４、キャパシタ６６、１１６の容量値をＣ３、キャパシタ６７、１１７の容量値をＣ２、キャパシタ６８、１１８の容量値をＣ１、正相比較判定信号Ｃｏｐの電圧をＶｏｐ、逆相比較判定信号Ｃｏｍの電圧をＶｏｍ、ＰＭＯＳトランジスタ５５のゲート電圧をＶｇ５５、ＰＭＯＳトランジスタ１０５のゲート電圧をＶｇ１０５とする。
【００９１】
すると、粗調によるオフセット・キャリブレーション時には、正相比較判定信号Ｃｏｐの電圧ＶｏｐのＰＭＯＳトランジスタ５５のゲートへの帰還量ΔＶ５５は、ΔＶ５５＝（Ｃ４＋Ｃ３＋Ｃ２）（Ｖｏｐ−Ｖｇ５５）／（Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１）となり、逆相比較判定信号Ｃｏｍの電圧ＶｏｍのＰＭＯＳトランジスタ１０５のゲートへの帰還量ΔＶ１０５は、ΔＶ１０５＝（Ｃ４＋Ｃ３＋Ｃ２）（Ｖｏｍ−Ｖｇ１０５）／（Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１）となる。
【００９２】
その後、粗調によるオフセット・キャリブレーションの結果、コンパレータ１内では、ＰＭＯＳトランジスタ５５に流れる電流が減少し、ＰＭＯＳトランジスタ１０５に流れる電流が増加するので、ノード５１の電位が上昇し、ノード５２の電位が下降する。この結果、正相比較判定信号ＣｏｐはＨレベルからＬレベルに反転し、逆相比較判定信号ＣｏｍはＬレベルからＨレベルに反転する。
【００９３】
このように、逆相比較判定信号ＣｏｍがＨレベルとなると、粗調／微調制御回路２においては、フリップフロップ２２の出力Ｓ２２はＨレベルになるが、この時点では、フリップフロップ２３の出力信号Ｓ２３はＬレベルであるから、ＥＯＲ回路２４の出力信号Ｓ２４はＨレベルとなり、フリップフロップ２５はＥＯＲ回路２４が出力するＨレベル信号を取り込み、粗調／微調制御信号φＳをＨレベルとする。
【００９４】
この結果、キャリブレーション回路４９においては、スイッチ制御信号φ１〜φ４がアクティブとなり、スイッチ６１〜６４は、隣り合うスイッチが同時にＯＮとならないようにＯＮ、ＯＦＦ動作を繰り返すと共に、キャリブレーション回路５０においては、スイッチ制御信号φ５〜φ８がアクティブとなり、スイッチ１１１〜１１４は、隣り合うスイッチが同時にＯＮとならないようにＯＮ、ＯＦＦ動作を繰り返す。
【００９５】
したがって、スイッチトキャパシタ回路５６、１０６における電荷転送は細かいものになるので、キャリブレーション回路４９、５０における負帰還は精度の高いものとなる。即ち、この場合には、キャリブレーション回路４９、５０は、アナログ入力電圧Ｖｉｐ、Ｖｉｍに対して微調によるオフセット・キャリブレーションを実行することになる。
【００９６】
ここで、微調によるオフセット・キャリブレーション時には、正相比較判定信号Ｃｏｐの電圧ＶｏｐのＰＭＯＳトランジスタ５５のゲートへの帰還量ΔＶ５５は、ΔＶ５５＝Ｃ４×Ｃ３×Ｃ２（Ｖｏｐ−Ｖｇ５５）／｛（Ｃ４＋Ｃ３）（Ｃ３＋Ｃ２）（Ｃ２＋Ｃ１）｝となり、逆相比較判定信号Ｃｏｍの電圧ＶｏｍのＰＭＯＳトランジスタ１０５のゲートへの帰還量ΔＶ１０５は、ΔＶ１０５＝Ｃ４×Ｃ３×Ｃ２×（Ｖｏｍ−Ｖｇ１０５）／｛（Ｃ４＋Ｃ３）（Ｃ３＋Ｃ２）（Ｃ２＋Ｃ１）｝となる。
【００９７】
そして、オフセット・キャリブレーションを一定時間実行すると、ＰＭＯＳトランジスタ５５のゲート電圧Ｖｇ５５が略一定値に収束すると共に、ＰＭＯＳトランジスタ１０５のゲート電圧Ｖｇ１０５が略一定値に収束するので、キャリブレーション指示信号φＲＥＳをＬレベルとすると、スイッチ制御回路５７は、スイッチ制御信号φ１〜φ４をＬレベルに固定し、スイッチ制御回路１０７は、スイッチ制御信号φ５〜φ８をＬレベルに固定する。
【００９８】
この結果、オフセット・キャリブレーションは終了し、コンパレータ１は、オフセットをキャンセルし、キャパシタ６８、１１８の蓄積電荷により、コンパレータ１自身の閾値電圧を記憶することになる。したがって、その後、オフセットをキャンセルした状態において、アナログ入力電圧について、比較動作を行うことができる。
【００９９】
図１９はアナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとした場合のキャリブレーション回路５０内のＰＭＯＳトランジスタ１０５のゲート電圧Ｖｇ１０５の変化を示す図である。但し、Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１００：５：１０：１とした場合である。
【０１００】
ここで、ＰＭＯＳトランジスタ５５、１０５のゲート電圧Ｖｇ５５、Ｖｇ１０５が変換されるサイクルを変換サイクルとすると、図１９に示す例では、７変換サイクルまでは、粗調によるオフセット・キャリブレーションが実行されており、この粗調によるオフセット・キャリブレーションの結果、逆相比較判定信号Ｃｏｍの論理が反転し、キャリブレーション・モードが微調によるオフセット・キャリブレーションに切り替えられている。
【０１０１】
以上のように、本発明の電圧比較器の一実施形態においては、アナログ入力電圧Ｖｉｐ＞アナログ入力電圧Ｖｉｍとし、キャリブレーション指示信号φＲＥＳをＨレベルとする場合には、通常の比較動作時と同一タイミングで、コンパレータ１のオフセット・キャリブレーションを実行することができる。
【０１０２】
しかも、逆相比較判定信号ＣｏｍがＬレベルの間は、相対的にキャリブレーション精度は高くないが、相対的にキャリブレーション動作が速い、いわゆる粗調によるオフセット・キャリブレーションを実行でき、逆相比較判定信号ＣｏｍがＨレベルに反転するまでを高速に行うことができる。
【０１０３】
そして、逆相比較判定信号ＣｏｍがＨレベルに反転すると、その後は、逆相比較判定信号Ｃｏｍの論理の反転に関係なく、相対的にキャリブレーション動作は速くないが、相対的にキャリブレーション精度が高い、いわゆる微調によるオフセット・キャリブレーションを実行することができる。
【０１０４】
したがって、本発明の電圧比較器の一実施形態によれば、コンパレータ１のオフセット・キャリブレーションをキャリブレーション期間を犠牲にすることなく、高精度に実現することができる。即ち、粗調によるオフセット・キャリブレーションを高速に行い、その後は、微調によるオフセット・キャリブレーションを行うことにより、短時間で高精度のオフセット・キャリブレーションを行うことができる。更に連続して複数サイクルの帰還を実行する場合には、リーク等による変動に対して、幅広く、かつ、高精度に補正を行うことができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の電圧比較器の一実施形態の要部を示す回路図である。
【図２】本発明の電圧比較器の一実施形態が備えるフリップフロップの構成を示す回路図である。
【図３】本発明の電圧比較器の一実施形態におけるコンパレータの比較動作タイミング及びリセット動作タイミングと、フリップフロップの取り込み動作タイミングを示すタイミングチャートである。
【図４】本発明の電圧比較器の一実施形態が備える粗調／微調制御回路の構成を示す回路図である。
【図５】本発明の電圧比較器の一実施形態が備える粗調／微調制御回路内のフリップフロップの構成を示す回路図である。
【図６】本発明の電圧比較器の一実施形態が備える粗調／微調制御回路の動作を示すタイミングチャートである。
【図７】本発明の電圧比較器の一実施形態が備えるコンパレータの構成を示す回路図である。
【図８】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路の構成を示す回路図である。
【図９】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の構成を示す回路図である。
【図１０】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路内のフリップフロップの構成を示す回路図である。
【図１１】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を示すタイミングチャートである。
【図１２】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を説明するための回路図である。
【図１３】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を説明するための回路図である。
【図１４】本発明の電圧比較器の一実施形態が備えるコンパレータ内の一方のキャリブレーション回路が備えるスイッチ制御回路の動作を説明するための回路図である。
【図１５】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路の構成を示す回路図である。
【図１６】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路が備えるスイッチ制御回路の構成を示す回路図である。
【図１７】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路が備えるスイッチ制御回路の動作を示すタイミングチャートである。
【図１８】本発明の電圧比較器の一実施形態の動作を示す図である。
【図１９】本発明の電圧比較器の一実施形態が備えるコンパレータ内の他方のキャリブレーション回路が備えるＰＭＯＳトランジスタのゲート電圧の変化を示す図である。
【符号の説明】
【０１０６】
１…本発明のコンパレータの一実施形態
２…粗調／微調制御回路
３、４…フリップフロップ
７…取り込み部
８…取り込み制御部
９〜１４…インバータ
１５〜１８…スイッチ
１９、２０…インバータ
２２、２３…フリップフロップ
２４…ＥＯＲ（排他的論理和）回路
２５…フリップフロップ
２７…取り込み部
２８…取り込み制御部
２９〜３３…インバータ
３４…ＮＡＮＤ回路
３５〜３８…スイッチ
３９、４０…インバータ
４２、４３…ＰＭＯＳトランジスタ
４４、４５…ＮＭＯＳトランジスタ
４６、４７…インバータ
４８…スイッチ
４９、５０…本発明のキャリブレーション回路の一実施形態
５１、５２…ノード
５５、１０５…ＰＭＯＳトランジスタ
５６、１０６…スイッチトキャパシタ回路
５７、１０７…スイッチ制御回路
５８、１０８…電源電圧入力ノード
５９、１０９…キャリブレーション用電流出力ノード
６０、１１０…負帰還用ノード
６１〜６４、１１１〜１１４…スイッチ
６５〜６８、１１５〜１１８…キャパシタ
６９、１１９…キャリブレーション指示信号入力ノード
７０、１２０…粗調／微調制御信号入力ノード
７１、１２１…クロック信号入力ノード
７３、１２３…フリップフロップ
７４〜７９、１２４〜１２９…インバータ
８０〜８８、１３０〜１３８…ＮＡＮＤ回路
８９、１３９…ＮＯＲ回路
【特許請求の範囲】
【請求項１】
第１の接続点と第２の接続点との間に直列接続された複数のスイッチと、該複数のスイッチの各々の前記第２の接続点側のノードと電源との間に接続された複数のキャパシタを有するスイッチトキャパシタ回路と、
前記複数のスイッチを制御するスイッチ制御回路と
を有し、
前記スイッチ制御回路は、第１のモード時は、前記複数のスイッチ中の所定のスイッチをオンとし、前記所定のスイッチをのぞく残りのスイッチ中の隣り合うスイッチが同時にオンとならないように前記残りのスイッチにオン、オフ動作を繰り返し、第２のモード時は、前記複数のスイッチ中の隣り合うスイッチが同時にオンとならないように前記複数のスイッチにオン、オフ動作を繰り返し、第３のモード時は、前記複数のスイッチをオフとするスイッチ制御回路である
ことを特徴とするキャパシタ回路。
【請求項２】
ソースを第３の接続点に接続し、ドレインを第４の接続点に接続したキャリブレーショントランジスタと、
前記第１の接続点を第５の接続点に接続し、前記第２の接続点を前記キャリブレーショントランジスタのゲートに接続した請求項１に記載のキャパシタ回路を備える
ことを特徴とするキャリブレーション回路。
【請求項３】
ゲートを第１のアナログ電圧入力端子に接続し、ソースを第１の電源に接続した第１導電型の第１のトランジスタと、
ゲートを第２のアナログ電圧入力端子に接続し、ソースを前記第１の電源に接続した第１導電型の第２のトランジスタと、
ドレインを前記第１のトランジスタのドレインに接続し、ゲートを前記第２のトランジスタのドレインに接続し、ソースを第２の電源に接続した第２導電型の第３のトランジスタと、
ドレインを前記第２のトランジスタのドレインに接続し、ゲートを前記第１のトランジスタのドレインに接続し、ソースを前記第２の電源に接続した第２導電型の第４のトランジスタを少なくとも有し、
入力端子を前記第１のトランジスタのドレイン又は前記第３のトランジスタのドレインのいずれかに接続し、出力端子を第１の比較判定信号出力端子に接続した第１のインバータと、
入力端子を前記第２のトランジスタのドレイン又は前記第４のトランジスタのドレインのいずれかに接続し、出力端子を第２の比較判定信号出力端子に接続した第２のインバータと、
前記第３の接続点を前記第１のトランジスタのソースに接続し、前記第４の接続点を前記第１のトランジスタのドレインに接続し、前記第５の接続点を前記第２の比較判定信号出力端子に接続した第１の請求項２に記載のキャリブレーション回路と、
前記第３の接続点を前記第２のトランジスタのソースに接続し、前記第４の接続点を前記第２のトランジスタのドレインに接続し、前記第５の接続点を前記第１の比較判定信号出力端子に接続した第２の請求項２に記載のキャリブレーション回路を備える
ことを特徴とするコンパレータ。
【請求項４】
請求項３に記載のコンパレータと、
請求項３に記載のコンパレータが前記第２の比較判定信号出力端子に出力する比較判定信号の論理を監視し、キャリブレーション開始時には、請求項３に記載のコンパレータを前記第１のモードに設定し、その後、前記比較判定信号の論理が反転した場合には、請求項３に記載のコンパレータを前記第２のモードに設定する制御回路を備える
ことを特徴とする電圧比較器。
【請求項１】
第１の接続点と第２の接続点との間に直列接続された複数のスイッチと、該複数のスイッチの各々の前記第２の接続点側のノードと電源との間に接続された複数のキャパシタを有するスイッチトキャパシタ回路と、
前記複数のスイッチを制御するスイッチ制御回路と
を有し、
前記スイッチ制御回路は、第１のモード時は、前記複数のスイッチ中の所定のスイッチをオンとし、前記所定のスイッチをのぞく残りのスイッチ中の隣り合うスイッチが同時にオンとならないように前記残りのスイッチにオン、オフ動作を繰り返し、第２のモード時は、前記複数のスイッチ中の隣り合うスイッチが同時にオンとならないように前記複数のスイッチにオン、オフ動作を繰り返し、第３のモード時は、前記複数のスイッチをオフとするスイッチ制御回路である
ことを特徴とするキャパシタ回路。
【請求項２】
ソースを第３の接続点に接続し、ドレインを第４の接続点に接続したキャリブレーショントランジスタと、
前記第１の接続点を第５の接続点に接続し、前記第２の接続点を前記キャリブレーショントランジスタのゲートに接続した請求項１に記載のキャパシタ回路を備える
ことを特徴とするキャリブレーション回路。
【請求項３】
ゲートを第１のアナログ電圧入力端子に接続し、ソースを第１の電源に接続した第１導電型の第１のトランジスタと、
ゲートを第２のアナログ電圧入力端子に接続し、ソースを前記第１の電源に接続した第１導電型の第２のトランジスタと、
ドレインを前記第１のトランジスタのドレインに接続し、ゲートを前記第２のトランジスタのドレインに接続し、ソースを第２の電源に接続した第２導電型の第３のトランジスタと、
ドレインを前記第２のトランジスタのドレインに接続し、ゲートを前記第１のトランジスタのドレインに接続し、ソースを前記第２の電源に接続した第２導電型の第４のトランジスタを少なくとも有し、
入力端子を前記第１のトランジスタのドレイン又は前記第３のトランジスタのドレインのいずれかに接続し、出力端子を第１の比較判定信号出力端子に接続した第１のインバータと、
入力端子を前記第２のトランジスタのドレイン又は前記第４のトランジスタのドレインのいずれかに接続し、出力端子を第２の比較判定信号出力端子に接続した第２のインバータと、
前記第３の接続点を前記第１のトランジスタのソースに接続し、前記第４の接続点を前記第１のトランジスタのドレインに接続し、前記第５の接続点を前記第２の比較判定信号出力端子に接続した第１の請求項２に記載のキャリブレーション回路と、
前記第３の接続点を前記第２のトランジスタのソースに接続し、前記第４の接続点を前記第２のトランジスタのドレインに接続し、前記第５の接続点を前記第１の比較判定信号出力端子に接続した第２の請求項２に記載のキャリブレーション回路を備える
ことを特徴とするコンパレータ。
【請求項４】
請求項３に記載のコンパレータと、
請求項３に記載のコンパレータが前記第２の比較判定信号出力端子に出力する比較判定信号の論理を監視し、キャリブレーション開始時には、請求項３に記載のコンパレータを前記第１のモードに設定し、その後、前記比較判定信号の論理が反転した場合には、請求項３に記載のコンパレータを前記第２のモードに設定する制御回路を備える
ことを特徴とする電圧比較器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００８−２３６２８１（Ｐ２００８−２３６２８１Ａ）
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願番号】特願２００７−７１７９８（Ｐ２００７−７１７９８）
【出願日】平成１９年３月２０日（２００７．３．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年１０月２日（２００８．１０．２）
【国際特許分類】
【出願日】平成１９年３月２０日（２００７．３．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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