メモリ書込用電源回路
【課題】昇圧の際の消費電流を削減する。
【解決手段】チャージポンプ回路１４が、クロックジェネレータ１２から出力されたクロック信号ＣＬＫ、ＣＬＫＢに同期して動作し、電源電圧Ｖｃｃを昇圧した昇圧電圧Ｖｐｐを出力し、昇圧電圧の電圧値がリミッタ回路１６に設定された設定電圧値Ｖｔｎを超えた場合に、リミッタ回路１６が導通して昇圧電圧Ｖｐｐが設定電圧値Ｖｔｎを超えないように制限し、電流検出回路１８が、リミッタ回路１６を流れる電流Ｖｐｐｉが設定電流値を超えている期間、クロック信号ＣＬＫ、ＣＬＫＢの出力を停止するためのローレベルの停止信号ＣＬＫＥＮをクロックジェネレータ１２へ出力する。
【解決手段】チャージポンプ回路１４が、クロックジェネレータ１２から出力されたクロック信号ＣＬＫ、ＣＬＫＢに同期して動作し、電源電圧Ｖｃｃを昇圧した昇圧電圧Ｖｐｐを出力し、昇圧電圧の電圧値がリミッタ回路１６に設定された設定電圧値Ｖｔｎを超えた場合に、リミッタ回路１６が導通して昇圧電圧Ｖｐｐが設定電圧値Ｖｔｎを超えないように制限し、電流検出回路１８が、リミッタ回路１６を流れる電流Ｖｐｐｉが設定電流値を超えている期間、クロック信号ＣＬＫ、ＣＬＫＢの出力を停止するためのローレベルの停止信号ＣＬＫＥＮをクロックジェネレータ１２へ出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ書込用電源回路に係り、特に、書き込み時に比較的大きな電圧を必要とする不揮発性メモリに用いられるメモリ書込用電源回路に関する。
【背景技術】
【０００２】
図７に示すように、従来のメモリ書込用電源回路１００は、クロックジェネレータ１２０、チャージポンプ回路１４０、及びリミッタ回路１６０を備えている。
【０００３】
クロックジェネレータ１２０は、図８に示すように、書込み制御のためのプログラム信号ＰＧＭ及び出力されたクロック信号ＣＬＫが入力されるＮＡＮＤ回路１２２、複数のＮＯＴ回路１２４〜１３０、及びＮＯＴ回路の接続点に一端が接続された複数のコンデンサ１３２〜１３４で構成されている。クロックジェネレータ１２０は、プログラム信号ＰＧＭがハイレベルの場合に、間欠的なクロック信号ＣＬＫ、及びそのクロック信号ＣＬＫが反転されたクロック信号ＣＬＫＢを出力する。
【０００４】
チャージポンプ回路１４０は、図９に示すように、スイッチ素子としての複数のＭＯＳＦＥＴ−ｍ１〜ｍｉ、及び複数のコンデンサＣ１〜Ｃｊで構成されている。コンデンサＣ１、Ｃ３、・・・には、クロックジェネレータ１２０から出力されたクロック信号ＣＬＫＢが入力され、コンデンサＣ２、Ｃ４、・・・には、クロックジェネレータ１２０から出力されたクロック信号ＣＬＫが入力される。チャージポンプ回路１４０は、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作し、入力された電源電圧Ｖｃｃを昇圧した昇圧電圧Ｖｐｐを出力する。このチャージポンプ回路１４０は、書き込みに必要な設定電圧（例えば８Ｖ）以上の昇圧電圧を得ることができるだけのＭＯＳＦＥＴ及びコンデンサの段数（以下、昇圧段という）を備えている。
【０００５】
リミッタ回路１６０は、図１０に示すように、複数のＮＭＯＳＦＥＴ−Ｍ１〜Ｍｎ、ＮＭＯＳＦＥＴ−Ｍｐｌｇ、及び抵抗Ｒで構成されている。ＮＭＯＳＦＥＴの閾値電圧Ｖｔ及びＮＭＯＳＦＥＴの段数ｎによりリミッタ電圧Ｖｔｎが定まる。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以上に昇圧されるとリミッタ回路１６０内を電流が流れ、ＮＭＯＳＦＥＴ−Ｍｎと抵抗Ｒとの接続点の電位ＶｐｌｇがＮＭＯＳＦＥＴの閾値電圧Ｖｔ以上になり、ＶｐｌｇをゲートとするＮＭＯＳＦＥＴ−Ｍｐｌｇがオンされる。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以下になると、リミッタ回路１６０内に電流が流れなくなり、Ｖｐｌｇのレベルが低下して、ＮＭＯＳＦＥＴ−Ｍｐｌｇがオフされる。
【０００６】
このような構成の従来のメモリ書込用電源回路１００では、図１１に示すように、プログラム信号ＰＧＭがハイレベルになると、クロック信号ＣＬＫ、ＣＬＫＢが出力され、入力電圧の昇圧が開始する。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以上になるとＮＭＯＳＦＥＴ−Ｍｐｌｇがオンされて昇圧電圧Ｖｐｐのレベルが低下し、昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以下になるとＮＭＯＳＦＥＴ−Ｍｐｌｇがオフし、昇圧電圧Ｖｐｐのレベルが上昇する。この一連の動作を繰り返すことで、昇圧電圧Ｖｐｐのレベルが設定電圧に保たれる。
【０００７】
また、マイクロコンピュータなどに内蔵される昇圧回路として、ポインタによりチャージポンプ回路に入力するクロックの周波数を設定し、セレクタでポインタの値に対応する周波数を選択することにより、チャージポンプ回路の出力電圧を一定に保ち、昇圧回路で消費する電流を最小にする昇圧回路が提案されている（特許文献１参照）。特許文献１の昇圧回路では、省電力モードの場合に、低い周波数を選択することにより省電力を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２３６６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のメモリ書込用電源回路では、低電圧から高電圧に昇圧する場合、特に、電源電圧の低電圧化を行う場合のように昇圧段を多くした場合には、消費電流が増大する、という問題がある。
【００１０】
また、特許文献１の昇圧回路においても、通常モードでの消費電流を削減することはできない、という問題がある。
【００１１】
本発明は、上述した課題を解決するために成されたものであり、昇圧の際の消費電流を削減することができるメモリ書込用電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明のメモリ書込用電源回路は、停止信号が入力されていないときにクロック信号を出力するクロック信号出力手段と、前記クロック信号出力手段から出力されたクロック信号に同期して動作し、電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、前記昇圧電圧の電圧値が予め定めた設定電圧値を超えた場合に、導通して前記昇圧電圧が前記設定電圧値を超えないように制限するリミッタ回路と、前記リミッタ回路を流れる電流を検出し、電流が検出されている期間、前記クロック信号出力手段によるクロック信号の出力を停止する停止信号を前記クロック信号出力手段へ出力する電流検出回路と、を含んで構成されている。
【００１３】
本発明のメモリ書込用電源回路によれば、クロック信号出力手段が、停止信号が入力されていないときにクロック信号を出力し、昇圧回路が、クロック信号出力手段から出力されたクロック信号に同期して動作し、電源電圧を昇圧した昇圧電圧を出力する。また、リミッタ回路が、昇圧電圧の電圧値が予め定めた設定電圧値を超えた場合に、導通して昇圧電圧が設定電圧値を超えないように制限する。そして、電流検出回路が、リミッタ回路を流れる電流を検出し、電流が検出されている期間、クロック信号出力手段によるクロック信号の出力を停止する停止信号をクロック信号出力手段へ出力する。
【００１４】
このように、昇圧電圧の電圧値が設定電圧値を超えて、リミッタ回路に電流が流れている期間は、電流検出回路からクロック信号出力手段へ停止信号が出力されて、クロック信号の出力が停止する。これにより、クロック信号に同期して動作する昇圧回路も動作を停止するため、消費電流を削減することができる。
【００１５】
また、前記電流が検出されている期間を、前記リミッタ回路を流れる電流の電流値が予め定めた設定電流値を超えている期間とすることができる。これにより、リミッタ回路で設定される設定電圧値にばらつきが生じているような場合でも、昇圧電圧を適切な値に制御することができる。
【００１６】
さらに、前記電流検出回路は、前記設定電流値を複数の異なる設定電流値から選択する選択回路を含んで構成することができる。これにより、昇圧電圧をより詳細に制御することができる。
【発明の効果】
【００１７】
以上説明したように、本発明のメモリ書込用電源回路によれば、昇圧電圧の電圧値が設定電圧値を超えて、リミッタ回路に電流が流れている期間は、クロック信号の出力を停止して、クロック信号に同期して動作する昇圧回路の動作を停止することにより、昇圧の際の消費電流を削減することができる、という効果が得られる。
【図面の簡単な説明】
【００１８】
【図１】本実施の形態のメモリ書込用電源回路の構成を示すブロック図である。
【図２】本実施の形態のメモリ書込用電源回路のクロックジェネレータの回路図である。
【図３】本実施の形態のメモリ書込用電源回路のリミッタ回路の回路図である。
【図４】第１の実施の形態のメモリ書込用電源回路の電流検出回路の回路図である。
【図５】本実施の形態のメモリ書込用電源回路の各部の電位の波形図である。
【図６】第２の実施の形態のメモリ書込用電源回路の電流検出回路の回路図である。
【図７】従来例のメモリ書込用電源回路の構成を示すブロック図である。
【図８】従来例のメモリ書込用電源回路のクロックジェネレータの回路図である。
【図９】従来例のメモリ書込用電源回路のチャージポンプ回路の回路図である。
【図１０】従来例のメモリ書込用電源回路のリミッタ回路の回路図である。
【図１１】従来例のメモリ書込用電源回路の各部の電位の波形図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２０】
図１に示すように、第１の実施の形態のメモリ書込用電源回路１０は、書込み制御のためのプログラム信号ＰＧＭ及び後述する停止信号ＣＬＫＥＮに基づいて、クロック信号ＣＬＫ及びＣＬＫＢを出力するクロックジェネレータ１２、クロックジェネレータ１２から出力されたクロック信号ＣＬＫ及びＣＬＫＢに同期して、電源電圧Ｖｃｃを昇圧して昇圧電圧Ｖｐｐを出力するチャージポンプ回路１４、チャージポンプ回路１４から出力される昇圧電圧Ｖｐｐを設定電圧に制限するリミッタ回路１６、及びリミッタ回路１６を流れる電流を検出して、検出結果に基づいてクロックジェネレータ１２を制御するための停止信号を出力する電流検出回路１８を備えている。
【００２１】
クロックジェネレータ１２は、図２に示すように、プログラム信号ＰＧＭ、クロック信号ＣＬＫ、及び後述する電流検出回路１８から出力された停止信号ＣＬＫＥＮが入力されるＮＡＮＤ回路２０、ＮＡＮＤ回路２０と直列に接続された複数のＮＯＴ回路２２〜２８、ＮＯＴ回路２２とＮＯＴ回路２４との接続点に一端が接続され、他端が接地されたコンデンサ３０、及びＮＯＴ回路２４とＮＯＴ回路２６との接続点に一端が接続され、他端が接地されたコンデンサ３２で構成されている。ＮＯＴ回路２８からの出力信号がクロック信号ＣＬＫであり、ＮＯＴ回路２６からの出力信号がクロック信号ＣＬＫＢである。クロックジェネレータ１２は、プログラム信号ＰＧＭがハイレベルの場合に、間欠的なクロック信号ＣＬＫ、及びそのクロック信号ＣＬＫが反転されたクロック信号ＣＬＫＢを出力する。
【００２２】
チャージポンプ回路１４は、本発明の昇圧回路に相当するものであり、図９に示す従来例のチャージポンプ回路１４０と同様の構成であるため、説明を省略する。
【００２３】
リミッタ回路１６は、図３に示すように、複数のＮＭＯＳＦＥＴ−Ｍ１〜ＮＭＯＳＦＥＴ−Ｍｎが直列に接続されている。ＮＭＯＳＦＥＴの閾値電圧Ｖｔ及びＮＭＯＳＦＥＴの段数ｎによりリミッタ電圧Ｖｔｎが定まる。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以上に昇圧されるとリミッタ回路１６内を電流が流れる。なお、従来例のリミッタ回路１６０に設けられていたＮＭＯＳＦＥＴ−Ｍｐｌｇ及び抵抗Ｒは省略することができる。
【００２４】
電流検出回路１８は、ＰＭＯＳＦＥＴ−Ｐ１〜Ｐ６、ＮＭＯＳＦＥＴ−Ｎ１〜Ｎ６で構成されている。ＮＭＯＳＦＥＴ−Ｎ１とＮＭＯＳＦＥＴ−Ｎ２との接続点には、リミッタ回路１６を流れる電流Ｖｐｐｉが入力される。ＰＭＯＳＦＥＴ−Ｐ３のゲートには、設定電流値を規定するためのバイアス電圧Ｖｂｉａｓが印加されており、ＮＭＯＳＦＥＴ−Ｎ３とＮＭＯＳＦＥＴ−Ｎ４との接続点には、設定電流値に規定された電流Ｉｒｅｆが入力される。ＰＭＯＳＦＥＴ−Ｐ５のゲートには、電流Ｖｐｐｉに基づく電圧ＡＭＰＯが印加され、ＰＭＯＳＦＥＴ−Ｐ６のゲートには、電流Ｉｒｅｆに基づく電圧ＡＭＰｒｅｆが印加される。ＰＭＯＳＦＥＴ−Ｐ５とＮＭＯＳＦＥＴ−Ｎ５との接続点から取り出される信号が停止信号として出力される。
【００２５】
なお、設定電流値は、昇圧電圧Ｖｐｐが書込み用の設定電圧になる値を、リミッタ回路１６のリミッタ電圧Ｖｔｎも勘案して、予め定めておく。
【００２６】
次に、第１の実施の形態のメモリ書込用電源回路１０における動作を、図５も参照しながら説明する。
【００２７】
書込み開始時においては、停止信号ＣＬＫＥＮはハイレベルであるため（詳細は後述）、プログラム信号ＰＧＭがハイレベルになると、クロック信号ＣＬＫ、ＣＬＫＢが出力される。なお、クロック信号ＣＬＫＢはＣＬＫを反転させた信号であるため、図５では図示を省略している。出力されたクロック信号ＣＬＫ、ＣＬＫＢは、チャージポンプ回路１４に入力される。チャージポンプ回路１４は、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作し、入力された電源電圧Ｖｃｃを昇圧した昇圧電圧Ｖｐｐを出力する。
【００２８】
昇圧電圧Ｖｐｐがリミッタ回路１６で設定されたリミッタ電圧Ｖｔｎを超えると、リミッタ回路１６に電流Ｖｐｐｉが流れる。電流Ｖｐｐｉは、電流検出回路１８のＮＭＯＳＦＥＴ−Ｎ１とＮＭＯＳＦＥＴ−Ｎ２との接続点に入力される。一方で、バイアス電圧Ｖｂｉａｓにより設定電流値に規定された電流ＩｒｅｆがＮＭＯＳＦＥＴ−Ｎ１とＮＭＯＳＦＥＴ−Ｎ２との接続点に入力される。そして、電流Ｉｒｅｆ以上に電流Ｖｐｐｉが流れた場合には、電流Ｖｐｐｉに基づく電圧ＡＭＰＯが電流Ｉｒｅｆに基づく電圧ＡＭＰｒｅｆより大きくなり、ＰＭＯＳＦＥＴ−Ｐ５がオフされて、停止信号ＣＬＫＥＮが接地されたＮＭＯＳＦＥＴ−Ｎ５を介してローレベルの信号に変化する。
【００２９】
停止信号ＣＬＫＥＮがローレベルに変化したことにより、クロックジェネレータ１２では、クロック信号ＣＬＫ、ＣＬＫＢの出力が停止する。これにより、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作するチャージポンプ回路１４も動作を停止するため、昇圧が停止する。このとき、チャージポンプ回路１４から出力される昇圧電圧Ｖｐｐは、Ｖｐｐに蓄えられた電荷とメモリセルの書込み電流とリミッタ回路１６を流れる電流Ｖｐｐｉとの関係で、徐々に電圧が低下する。
【００３０】
昇圧電圧Ｖｐｐが低下することにより、リミッタ回路１６を流れる電流Ｖｐｐｉも小さくなる。電流Ｖｐｐｉが電流Ｉｒｅｆよりも小さくなると、電圧ＡＭＰＯが電圧ＡＭＰｒｅｆよりも小さくなり、ＰＭＯＳＦＥＴ−Ｐ５がオンされて、停止信号ＣＬＫＥＮがＰＭＯＳＦＥＴ−Ｐ５を介してハイレベルの信号に変化する。なお、書き込み開始時においては、電流Ｖｐｐｉが０であるため、同様に、停止信号ＣＬＫＥＮはハイレベルである。
【００３１】
停止信号ＣＬＫＥＮがハイレベルに変化したことにより、クロックジェネレータ１２では、クロック信号ＣＬＫ、ＣＬＫＢの出力を再開する。これにより、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作するチャージポンプ回路１４も動作を再開するため、昇圧が再開する。この一連の動作を繰り返すことで、昇圧電圧Ｖｐｐのレベルが設定電圧に保たれる。
【００３２】
なお、停止信号ＣＬＫＥＮには、ローレベル及びハイレベルの２つの状態があるが、停止信号ＣＬＫＥＮがローレベルの場合にクロック信号ＣＬＫ、ＣＬＫＢの出力が停止するため、ローレベルの停止信号ＣＬＫＥＮが本発明の停止信号に相当する。
【００３３】
以上説明したように、第１の実施の形態のメモリ書込用電源回路によれば、昇圧電圧の電圧値が設定電圧値を超えてリミッタ回路に流れた電流の電流値が、設定電流値を超えている期間は、電流検出回路からクロックジェネレータへローレベルの停止信号が出力されて、クロック信号の出力が停止する。これにより、クロック信号に同期して動作するチャージポンプ回路も動作を停止するため、消費電流を削減することができる。
【００３４】
なお、第１の実施の形態では、リミッタ回路を流れた電流と設定電流値に規定された電流とを比較することにより、停止信号の状態を変化させる場合について説明したが、リミッタ回路で設定されるリミッタ電圧のみで、昇圧電圧を書込用の電源電圧に制限することができる場合や、昇圧電圧の制御に厳密性が要求されないような場合などには、リミッタ回路を流れる電流の有無を検出し、電流が検出されている期間は、電流検出回路からクロックジェネレータへローレベルの停止信号が出力されるようにしてもよい。
【００３５】
次に、第２の実施の形態のメモリ書込用電源回路について説明する。第２の実施の形態のメモリ書込用電源回路は、設定電流値を選択可能とした点が第１の実施の形態と異なる。その他の構成については、第１の実施の形態のメモリ書込用電源回路１０と同様であるため、説明を省略する。
【００３６】
図６に、第２の実施の形態のメモリ書込用電源回路の電流検出回路２１８を示す。
【００３７】
電流検出回路２１８は、第１の実施の形態のメモリ書込用電源回路１０の電流検出回路１８の構成に加えて、ＰＭＯＳＦＥＴ−Ｐ３１１〜Ｐ３１ｎ、Ｐ３２１〜Ｐ３２ｎを並列に配置している。ＰＭＯＳＦＥＴ−Ｐ３及びＰＭＯＳＦＥＴ−Ｐ３１１〜Ｐ３１ｎのゲートには、バイアス電圧Ｖｂｉａｓが共通して印加されている。ＰＭＯＳＦＥＴ−Ｐ３２１〜Ｐ３２ｎのゲートには、それぞれ異なる電圧ＯＰ１〜ＯＰｎが印加される。ＰＭＯＳＦＥＴ−Ｐ３２１〜Ｐ３２ｎのそれぞれのゲートへの電圧印加の有無を選択することにより、電流Ｉｒｅｆの設定電流値を選択することができる。
【００３８】
例えば、リミッタ電圧Ｖｔｎが低く仕上がった場合には、昇圧電圧Ｖｐｐの低下によるメモリセルへの書込み不足が生じる可能性がある。この場合には、設定電流値が大きくなるように選択することで、書き込みに必要な昇圧電圧Ｖｐｐを確保することができる。また、リミッタ電圧Ｖｔｎが高く仕上がった場合には、昇圧電圧Ｖｐｐが高くなり、メモリセルへの書込みの信頼性が低下する。この場合には、設定電流値を小さくなるように選択することで、昇圧電圧Ｖｐｐを必要なレベルまで低下させ、メモリセルへの過度な電圧印加を防止することができる。
【００３９】
以上説明したように、第２の実施の形態のメモリ書込用電源回路によれば、設定電流値を選択可能としたことにより、設定電流値を微調整して、より適切に昇圧電圧が設定電圧値に制限されるようにすることができる。
【符号の説明】
【００４０】
１０ メモリ書込用電源回路
１２ クロックジェネレータ
１４ チャージポンプ回路
１６ リミッタ回路
１８ 電流検出回路
ＣＬＫ、ＣＬＫＢ クロック信号
ＣＬＫＥＮ 停止信号
Ｉｒｅｆ 設定電流値に規定された電流
Ｖｃｃ 電源電圧
Ｖｐｐ 昇圧電圧
Ｖｐｐｉ リミッタ回路を流れる電流
Ｖｔｎ リミッタ電圧（設定電圧値）
【技術分野】
【０００１】
本発明は、メモリ書込用電源回路に係り、特に、書き込み時に比較的大きな電圧を必要とする不揮発性メモリに用いられるメモリ書込用電源回路に関する。
【背景技術】
【０００２】
図７に示すように、従来のメモリ書込用電源回路１００は、クロックジェネレータ１２０、チャージポンプ回路１４０、及びリミッタ回路１６０を備えている。
【０００３】
クロックジェネレータ１２０は、図８に示すように、書込み制御のためのプログラム信号ＰＧＭ及び出力されたクロック信号ＣＬＫが入力されるＮＡＮＤ回路１２２、複数のＮＯＴ回路１２４〜１３０、及びＮＯＴ回路の接続点に一端が接続された複数のコンデンサ１３２〜１３４で構成されている。クロックジェネレータ１２０は、プログラム信号ＰＧＭがハイレベルの場合に、間欠的なクロック信号ＣＬＫ、及びそのクロック信号ＣＬＫが反転されたクロック信号ＣＬＫＢを出力する。
【０００４】
チャージポンプ回路１４０は、図９に示すように、スイッチ素子としての複数のＭＯＳＦＥＴ−ｍ１〜ｍｉ、及び複数のコンデンサＣ１〜Ｃｊで構成されている。コンデンサＣ１、Ｃ３、・・・には、クロックジェネレータ１２０から出力されたクロック信号ＣＬＫＢが入力され、コンデンサＣ２、Ｃ４、・・・には、クロックジェネレータ１２０から出力されたクロック信号ＣＬＫが入力される。チャージポンプ回路１４０は、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作し、入力された電源電圧Ｖｃｃを昇圧した昇圧電圧Ｖｐｐを出力する。このチャージポンプ回路１４０は、書き込みに必要な設定電圧（例えば８Ｖ）以上の昇圧電圧を得ることができるだけのＭＯＳＦＥＴ及びコンデンサの段数（以下、昇圧段という）を備えている。
【０００５】
リミッタ回路１６０は、図１０に示すように、複数のＮＭＯＳＦＥＴ−Ｍ１〜Ｍｎ、ＮＭＯＳＦＥＴ−Ｍｐｌｇ、及び抵抗Ｒで構成されている。ＮＭＯＳＦＥＴの閾値電圧Ｖｔ及びＮＭＯＳＦＥＴの段数ｎによりリミッタ電圧Ｖｔｎが定まる。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以上に昇圧されるとリミッタ回路１６０内を電流が流れ、ＮＭＯＳＦＥＴ−Ｍｎと抵抗Ｒとの接続点の電位ＶｐｌｇがＮＭＯＳＦＥＴの閾値電圧Ｖｔ以上になり、ＶｐｌｇをゲートとするＮＭＯＳＦＥＴ−Ｍｐｌｇがオンされる。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以下になると、リミッタ回路１６０内に電流が流れなくなり、Ｖｐｌｇのレベルが低下して、ＮＭＯＳＦＥＴ−Ｍｐｌｇがオフされる。
【０００６】
このような構成の従来のメモリ書込用電源回路１００では、図１１に示すように、プログラム信号ＰＧＭがハイレベルになると、クロック信号ＣＬＫ、ＣＬＫＢが出力され、入力電圧の昇圧が開始する。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以上になるとＮＭＯＳＦＥＴ−Ｍｐｌｇがオンされて昇圧電圧Ｖｐｐのレベルが低下し、昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以下になるとＮＭＯＳＦＥＴ−Ｍｐｌｇがオフし、昇圧電圧Ｖｐｐのレベルが上昇する。この一連の動作を繰り返すことで、昇圧電圧Ｖｐｐのレベルが設定電圧に保たれる。
【０００７】
また、マイクロコンピュータなどに内蔵される昇圧回路として、ポインタによりチャージポンプ回路に入力するクロックの周波数を設定し、セレクタでポインタの値に対応する周波数を選択することにより、チャージポンプ回路の出力電圧を一定に保ち、昇圧回路で消費する電流を最小にする昇圧回路が提案されている（特許文献１参照）。特許文献１の昇圧回路では、省電力モードの場合に、低い周波数を選択することにより省電力を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２３６６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のメモリ書込用電源回路では、低電圧から高電圧に昇圧する場合、特に、電源電圧の低電圧化を行う場合のように昇圧段を多くした場合には、消費電流が増大する、という問題がある。
【００１０】
また、特許文献１の昇圧回路においても、通常モードでの消費電流を削減することはできない、という問題がある。
【００１１】
本発明は、上述した課題を解決するために成されたものであり、昇圧の際の消費電流を削減することができるメモリ書込用電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明のメモリ書込用電源回路は、停止信号が入力されていないときにクロック信号を出力するクロック信号出力手段と、前記クロック信号出力手段から出力されたクロック信号に同期して動作し、電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、前記昇圧電圧の電圧値が予め定めた設定電圧値を超えた場合に、導通して前記昇圧電圧が前記設定電圧値を超えないように制限するリミッタ回路と、前記リミッタ回路を流れる電流を検出し、電流が検出されている期間、前記クロック信号出力手段によるクロック信号の出力を停止する停止信号を前記クロック信号出力手段へ出力する電流検出回路と、を含んで構成されている。
【００１３】
本発明のメモリ書込用電源回路によれば、クロック信号出力手段が、停止信号が入力されていないときにクロック信号を出力し、昇圧回路が、クロック信号出力手段から出力されたクロック信号に同期して動作し、電源電圧を昇圧した昇圧電圧を出力する。また、リミッタ回路が、昇圧電圧の電圧値が予め定めた設定電圧値を超えた場合に、導通して昇圧電圧が設定電圧値を超えないように制限する。そして、電流検出回路が、リミッタ回路を流れる電流を検出し、電流が検出されている期間、クロック信号出力手段によるクロック信号の出力を停止する停止信号をクロック信号出力手段へ出力する。
【００１４】
このように、昇圧電圧の電圧値が設定電圧値を超えて、リミッタ回路に電流が流れている期間は、電流検出回路からクロック信号出力手段へ停止信号が出力されて、クロック信号の出力が停止する。これにより、クロック信号に同期して動作する昇圧回路も動作を停止するため、消費電流を削減することができる。
【００１５】
また、前記電流が検出されている期間を、前記リミッタ回路を流れる電流の電流値が予め定めた設定電流値を超えている期間とすることができる。これにより、リミッタ回路で設定される設定電圧値にばらつきが生じているような場合でも、昇圧電圧を適切な値に制御することができる。
【００１６】
さらに、前記電流検出回路は、前記設定電流値を複数の異なる設定電流値から選択する選択回路を含んで構成することができる。これにより、昇圧電圧をより詳細に制御することができる。
【発明の効果】
【００１７】
以上説明したように、本発明のメモリ書込用電源回路によれば、昇圧電圧の電圧値が設定電圧値を超えて、リミッタ回路に電流が流れている期間は、クロック信号の出力を停止して、クロック信号に同期して動作する昇圧回路の動作を停止することにより、昇圧の際の消費電流を削減することができる、という効果が得られる。
【図面の簡単な説明】
【００１８】
【図１】本実施の形態のメモリ書込用電源回路の構成を示すブロック図である。
【図２】本実施の形態のメモリ書込用電源回路のクロックジェネレータの回路図である。
【図３】本実施の形態のメモリ書込用電源回路のリミッタ回路の回路図である。
【図４】第１の実施の形態のメモリ書込用電源回路の電流検出回路の回路図である。
【図５】本実施の形態のメモリ書込用電源回路の各部の電位の波形図である。
【図６】第２の実施の形態のメモリ書込用電源回路の電流検出回路の回路図である。
【図７】従来例のメモリ書込用電源回路の構成を示すブロック図である。
【図８】従来例のメモリ書込用電源回路のクロックジェネレータの回路図である。
【図９】従来例のメモリ書込用電源回路のチャージポンプ回路の回路図である。
【図１０】従来例のメモリ書込用電源回路のリミッタ回路の回路図である。
【図１１】従来例のメモリ書込用電源回路の各部の電位の波形図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２０】
図１に示すように、第１の実施の形態のメモリ書込用電源回路１０は、書込み制御のためのプログラム信号ＰＧＭ及び後述する停止信号ＣＬＫＥＮに基づいて、クロック信号ＣＬＫ及びＣＬＫＢを出力するクロックジェネレータ１２、クロックジェネレータ１２から出力されたクロック信号ＣＬＫ及びＣＬＫＢに同期して、電源電圧Ｖｃｃを昇圧して昇圧電圧Ｖｐｐを出力するチャージポンプ回路１４、チャージポンプ回路１４から出力される昇圧電圧Ｖｐｐを設定電圧に制限するリミッタ回路１６、及びリミッタ回路１６を流れる電流を検出して、検出結果に基づいてクロックジェネレータ１２を制御するための停止信号を出力する電流検出回路１８を備えている。
【００２１】
クロックジェネレータ１２は、図２に示すように、プログラム信号ＰＧＭ、クロック信号ＣＬＫ、及び後述する電流検出回路１８から出力された停止信号ＣＬＫＥＮが入力されるＮＡＮＤ回路２０、ＮＡＮＤ回路２０と直列に接続された複数のＮＯＴ回路２２〜２８、ＮＯＴ回路２２とＮＯＴ回路２４との接続点に一端が接続され、他端が接地されたコンデンサ３０、及びＮＯＴ回路２４とＮＯＴ回路２６との接続点に一端が接続され、他端が接地されたコンデンサ３２で構成されている。ＮＯＴ回路２８からの出力信号がクロック信号ＣＬＫであり、ＮＯＴ回路２６からの出力信号がクロック信号ＣＬＫＢである。クロックジェネレータ１２は、プログラム信号ＰＧＭがハイレベルの場合に、間欠的なクロック信号ＣＬＫ、及びそのクロック信号ＣＬＫが反転されたクロック信号ＣＬＫＢを出力する。
【００２２】
チャージポンプ回路１４は、本発明の昇圧回路に相当するものであり、図９に示す従来例のチャージポンプ回路１４０と同様の構成であるため、説明を省略する。
【００２３】
リミッタ回路１６は、図３に示すように、複数のＮＭＯＳＦＥＴ−Ｍ１〜ＮＭＯＳＦＥＴ−Ｍｎが直列に接続されている。ＮＭＯＳＦＥＴの閾値電圧Ｖｔ及びＮＭＯＳＦＥＴの段数ｎによりリミッタ電圧Ｖｔｎが定まる。昇圧電圧Ｖｐｐがリミッタ電圧Ｖｔｎ以上に昇圧されるとリミッタ回路１６内を電流が流れる。なお、従来例のリミッタ回路１６０に設けられていたＮＭＯＳＦＥＴ−Ｍｐｌｇ及び抵抗Ｒは省略することができる。
【００２４】
電流検出回路１８は、ＰＭＯＳＦＥＴ−Ｐ１〜Ｐ６、ＮＭＯＳＦＥＴ−Ｎ１〜Ｎ６で構成されている。ＮＭＯＳＦＥＴ−Ｎ１とＮＭＯＳＦＥＴ−Ｎ２との接続点には、リミッタ回路１６を流れる電流Ｖｐｐｉが入力される。ＰＭＯＳＦＥＴ−Ｐ３のゲートには、設定電流値を規定するためのバイアス電圧Ｖｂｉａｓが印加されており、ＮＭＯＳＦＥＴ−Ｎ３とＮＭＯＳＦＥＴ−Ｎ４との接続点には、設定電流値に規定された電流Ｉｒｅｆが入力される。ＰＭＯＳＦＥＴ−Ｐ５のゲートには、電流Ｖｐｐｉに基づく電圧ＡＭＰＯが印加され、ＰＭＯＳＦＥＴ−Ｐ６のゲートには、電流Ｉｒｅｆに基づく電圧ＡＭＰｒｅｆが印加される。ＰＭＯＳＦＥＴ−Ｐ５とＮＭＯＳＦＥＴ−Ｎ５との接続点から取り出される信号が停止信号として出力される。
【００２５】
なお、設定電流値は、昇圧電圧Ｖｐｐが書込み用の設定電圧になる値を、リミッタ回路１６のリミッタ電圧Ｖｔｎも勘案して、予め定めておく。
【００２６】
次に、第１の実施の形態のメモリ書込用電源回路１０における動作を、図５も参照しながら説明する。
【００２７】
書込み開始時においては、停止信号ＣＬＫＥＮはハイレベルであるため（詳細は後述）、プログラム信号ＰＧＭがハイレベルになると、クロック信号ＣＬＫ、ＣＬＫＢが出力される。なお、クロック信号ＣＬＫＢはＣＬＫを反転させた信号であるため、図５では図示を省略している。出力されたクロック信号ＣＬＫ、ＣＬＫＢは、チャージポンプ回路１４に入力される。チャージポンプ回路１４は、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作し、入力された電源電圧Ｖｃｃを昇圧した昇圧電圧Ｖｐｐを出力する。
【００２８】
昇圧電圧Ｖｐｐがリミッタ回路１６で設定されたリミッタ電圧Ｖｔｎを超えると、リミッタ回路１６に電流Ｖｐｐｉが流れる。電流Ｖｐｐｉは、電流検出回路１８のＮＭＯＳＦＥＴ−Ｎ１とＮＭＯＳＦＥＴ−Ｎ２との接続点に入力される。一方で、バイアス電圧Ｖｂｉａｓにより設定電流値に規定された電流ＩｒｅｆがＮＭＯＳＦＥＴ−Ｎ１とＮＭＯＳＦＥＴ−Ｎ２との接続点に入力される。そして、電流Ｉｒｅｆ以上に電流Ｖｐｐｉが流れた場合には、電流Ｖｐｐｉに基づく電圧ＡＭＰＯが電流Ｉｒｅｆに基づく電圧ＡＭＰｒｅｆより大きくなり、ＰＭＯＳＦＥＴ−Ｐ５がオフされて、停止信号ＣＬＫＥＮが接地されたＮＭＯＳＦＥＴ−Ｎ５を介してローレベルの信号に変化する。
【００２９】
停止信号ＣＬＫＥＮがローレベルに変化したことにより、クロックジェネレータ１２では、クロック信号ＣＬＫ、ＣＬＫＢの出力が停止する。これにより、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作するチャージポンプ回路１４も動作を停止するため、昇圧が停止する。このとき、チャージポンプ回路１４から出力される昇圧電圧Ｖｐｐは、Ｖｐｐに蓄えられた電荷とメモリセルの書込み電流とリミッタ回路１６を流れる電流Ｖｐｐｉとの関係で、徐々に電圧が低下する。
【００３０】
昇圧電圧Ｖｐｐが低下することにより、リミッタ回路１６を流れる電流Ｖｐｐｉも小さくなる。電流Ｖｐｐｉが電流Ｉｒｅｆよりも小さくなると、電圧ＡＭＰＯが電圧ＡＭＰｒｅｆよりも小さくなり、ＰＭＯＳＦＥＴ−Ｐ５がオンされて、停止信号ＣＬＫＥＮがＰＭＯＳＦＥＴ−Ｐ５を介してハイレベルの信号に変化する。なお、書き込み開始時においては、電流Ｖｐｐｉが０であるため、同様に、停止信号ＣＬＫＥＮはハイレベルである。
【００３１】
停止信号ＣＬＫＥＮがハイレベルに変化したことにより、クロックジェネレータ１２では、クロック信号ＣＬＫ、ＣＬＫＢの出力を再開する。これにより、クロック信号ＣＬＫ、ＣＬＫＢに同期して動作するチャージポンプ回路１４も動作を再開するため、昇圧が再開する。この一連の動作を繰り返すことで、昇圧電圧Ｖｐｐのレベルが設定電圧に保たれる。
【００３２】
なお、停止信号ＣＬＫＥＮには、ローレベル及びハイレベルの２つの状態があるが、停止信号ＣＬＫＥＮがローレベルの場合にクロック信号ＣＬＫ、ＣＬＫＢの出力が停止するため、ローレベルの停止信号ＣＬＫＥＮが本発明の停止信号に相当する。
【００３３】
以上説明したように、第１の実施の形態のメモリ書込用電源回路によれば、昇圧電圧の電圧値が設定電圧値を超えてリミッタ回路に流れた電流の電流値が、設定電流値を超えている期間は、電流検出回路からクロックジェネレータへローレベルの停止信号が出力されて、クロック信号の出力が停止する。これにより、クロック信号に同期して動作するチャージポンプ回路も動作を停止するため、消費電流を削減することができる。
【００３４】
なお、第１の実施の形態では、リミッタ回路を流れた電流と設定電流値に規定された電流とを比較することにより、停止信号の状態を変化させる場合について説明したが、リミッタ回路で設定されるリミッタ電圧のみで、昇圧電圧を書込用の電源電圧に制限することができる場合や、昇圧電圧の制御に厳密性が要求されないような場合などには、リミッタ回路を流れる電流の有無を検出し、電流が検出されている期間は、電流検出回路からクロックジェネレータへローレベルの停止信号が出力されるようにしてもよい。
【００３５】
次に、第２の実施の形態のメモリ書込用電源回路について説明する。第２の実施の形態のメモリ書込用電源回路は、設定電流値を選択可能とした点が第１の実施の形態と異なる。その他の構成については、第１の実施の形態のメモリ書込用電源回路１０と同様であるため、説明を省略する。
【００３６】
図６に、第２の実施の形態のメモリ書込用電源回路の電流検出回路２１８を示す。
【００３７】
電流検出回路２１８は、第１の実施の形態のメモリ書込用電源回路１０の電流検出回路１８の構成に加えて、ＰＭＯＳＦＥＴ−Ｐ３１１〜Ｐ３１ｎ、Ｐ３２１〜Ｐ３２ｎを並列に配置している。ＰＭＯＳＦＥＴ−Ｐ３及びＰＭＯＳＦＥＴ−Ｐ３１１〜Ｐ３１ｎのゲートには、バイアス電圧Ｖｂｉａｓが共通して印加されている。ＰＭＯＳＦＥＴ−Ｐ３２１〜Ｐ３２ｎのゲートには、それぞれ異なる電圧ＯＰ１〜ＯＰｎが印加される。ＰＭＯＳＦＥＴ−Ｐ３２１〜Ｐ３２ｎのそれぞれのゲートへの電圧印加の有無を選択することにより、電流Ｉｒｅｆの設定電流値を選択することができる。
【００３８】
例えば、リミッタ電圧Ｖｔｎが低く仕上がった場合には、昇圧電圧Ｖｐｐの低下によるメモリセルへの書込み不足が生じる可能性がある。この場合には、設定電流値が大きくなるように選択することで、書き込みに必要な昇圧電圧Ｖｐｐを確保することができる。また、リミッタ電圧Ｖｔｎが高く仕上がった場合には、昇圧電圧Ｖｐｐが高くなり、メモリセルへの書込みの信頼性が低下する。この場合には、設定電流値を小さくなるように選択することで、昇圧電圧Ｖｐｐを必要なレベルまで低下させ、メモリセルへの過度な電圧印加を防止することができる。
【００３９】
以上説明したように、第２の実施の形態のメモリ書込用電源回路によれば、設定電流値を選択可能としたことにより、設定電流値を微調整して、より適切に昇圧電圧が設定電圧値に制限されるようにすることができる。
【符号の説明】
【００４０】
１０ メモリ書込用電源回路
１２ クロックジェネレータ
１４ チャージポンプ回路
１６ リミッタ回路
１８ 電流検出回路
ＣＬＫ、ＣＬＫＢ クロック信号
ＣＬＫＥＮ 停止信号
Ｉｒｅｆ 設定電流値に規定された電流
Ｖｃｃ 電源電圧
Ｖｐｐ 昇圧電圧
Ｖｐｐｉ リミッタ回路を流れる電流
Ｖｔｎ リミッタ電圧（設定電圧値）
【特許請求の範囲】
【請求項１】
停止信号が入力されていないときにクロック信号を出力するクロック信号出力手段と、
前記クロック信号出力手段から出力されたクロック信号に同期して動作し、電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、
前記昇圧電圧の電圧値が予め定めた設定電圧値を超えた場合に、導通して前記昇圧電圧が前記設定電圧値を超えないように制限するリミッタ回路と、
前記リミッタ回路を流れる電流を検出し、電流が検出されている期間、前記クロック信号出力手段によるクロック信号の出力を停止する停止信号を前記クロック信号出力手段へ出力する電流検出回路と、
を含むメモリ書込用電源回路。
【請求項２】
前記電流が検出されている期間を、前記リミッタ回路を流れる電流の電流値が予め定めた設定電流値を超えている期間とした請求項１記載のメモリ書込用電源回路。
【請求項３】
前記電流検出回路は、前記設定電流値を複数の異なる設定電流値から選択する選択回路を含む請求項２記載のメモリ書込用電源回路。
【請求項１】
停止信号が入力されていないときにクロック信号を出力するクロック信号出力手段と、
前記クロック信号出力手段から出力されたクロック信号に同期して動作し、電源電圧を昇圧した昇圧電圧を出力する昇圧回路と、
前記昇圧電圧の電圧値が予め定めた設定電圧値を超えた場合に、導通して前記昇圧電圧が前記設定電圧値を超えないように制限するリミッタ回路と、
前記リミッタ回路を流れる電流を検出し、電流が検出されている期間、前記クロック信号出力手段によるクロック信号の出力を停止する停止信号を前記クロック信号出力手段へ出力する電流検出回路と、
を含むメモリ書込用電源回路。
【請求項２】
前記電流が検出されている期間を、前記リミッタ回路を流れる電流の電流値が予め定めた設定電流値を超えている期間とした請求項１記載のメモリ書込用電源回路。
【請求項３】
前記電流検出回路は、前記設定電流値を複数の異なる設定電流値から選択する選択回路を含む請求項２記載のメモリ書込用電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−４４６８（Ｐ２０１１−４４６８Ａ）
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２００９−１４３５４３（Ｐ２００９−１４３５４３）
【出願日】平成２１年６月１６日（２００９．６．１６）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２１年６月１６日（２００９．６．１６）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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