半導体素子の製造方法

【課題】本発明は、歩留まりを向上できる半導体素子の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の一部をエッチングして複数段の段部を形成する工程と、前記第１の絶縁膜上に前記段部を覆うように導電層を形成する工程と、前記導電層の前記段部を覆う部分をエッチングする工程と、を備えることを特徴とするものである。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、所定の工程において、半導体基板上の絶縁膜等の構造で段差が生じる半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、電力用半導体素子を応用した機器が、大形化、大容量化する傾向がある。これに伴って、大電流特性及び高ブレークダウン電圧特性を有する電力用半導体素子の必要性が高まっている。特に、電力用半導体素子を用いた回路において、ある電力用半導体素子がオン状態からオフ状態になるときに、オフ状態になった電力用半導体素子やそれとは別の電力用半導体素子のｐｎ接合に、高い逆方向電圧が印加されることがある。このような場合にも、それら電力用半導体素子のｐｎ接合において、ブレークダウンが生じない高ブレークダウン電圧特性が要求されている（例えば、特許文献１）。
【０００３】
半導体素子のブレークダウン電圧はｐｎ接合の空乏領域により決定される。これは、ｐｎ接合に印加された電圧の大部分が空乏領域に印加されるからである。また、このブレークダウン電圧は、空乏領域の曲率の影響を受ける。
【０００４】
このため、プレーナ接合においては、空乏領域の曲率が平坦部よりも大きくなるエッジ部に電界が集中し、エッジ部からアバランシェブレークダウンが発生しやすい。従って、プレーナ接合において、空乏領域全体のブレークダウン電圧は、エッジ部におけるブレークダウン電圧で決定される。
【０００５】
そこで、プレーナ接合における空乏領域のブレークダウン電圧を増加させる手法として、エッジ部にフィールドプレートを形成し、エッジ部における空乏領域の曲率を改善する方法が知られている(例えば、非特許文献１)。この方法は、フィールドプレートに電圧を印加することにより、半導体基板の表面電位を変化させて空乏層の曲率を制御する方法である。
【０００６】
この方法では、フィールドプレートは半導体基板上に設けられた絶縁膜の上面に形成される。そして、ブレークダウン電圧を増加させるためには、この絶縁膜の膜厚を厚くすることが必要である。ところが、膜厚を厚くすると、半導体基板の上面と絶縁膜の上面との間の段差が大きくなる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−３３５６３１号公報
【非特許文献】
【０００８】
【非特許文献１】「パワーセミコンダクタデバイス」、１９６６年、B.J.Baliga著、ｐ．１００〜１０２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そして、絶縁膜の上面にフィールドプレートを形成するときには、まず、導電膜を絶縁膜の上面に成膜する。このとき、絶縁膜の側面にも導電膜は成膜される。上述のように、半導体基板の上面と絶縁膜の上面との間の段差が大きくなる場合、絶縁膜の側面に成膜された導電膜においては、半導体基板の上面と垂直な方向の厚みが大きくなる。
【００１０】
このため、ドライエッチング等によって不要な導電膜を除去し、導電膜を絶縁膜の上面に残してフィールドプレートにするときに、絶縁膜の側面の導電膜を完全に除去しきれないことがある。この場合、導電膜の残渣が絶縁膜の側面に発生する。
【００１１】
この結果、導電膜の残渣が残った状態で、フィールドプレートを形成した後の工程が実行されることになる。そして、フィールドプレートを形成した後の工程において、導電膜の残渣が剥がれ、半導体基板に再付着することになる。この結果、電力用半導体素子の歩留まりが低下する。
【００１２】
また、上述のように、フィールドプレートを形成する際に、半導体基板の上面と絶縁膜の上面との間の段差が大きくなった場合に、フィールドプレート用の導電膜とは異なる導電膜を絶縁膜上に成膜することもある。この場合にも、導電膜の残渣が絶縁膜の側面に発生する。そして、導電膜の残渣が後の工程で剥がれ、半導体基板に再付着する。この結果、電力用半導体素子の歩留まりが低下する。
【００１３】
本発明は、この問題を解決するためになされ、歩留まりを向上できる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
第１の発明に係る半導体素子の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の一部をエッチングして複数段の段部を形成する工程と、前記第１の絶縁膜上に前記段部を覆うように導電層を形成する工程と、前記導電層の前記段部を覆う部分をエッチングする工程と、を備えることを特徴とするものである。
【発明の効果】
【００１５】
本発明により、半導体素子の歩留まりを向上できる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係る電力用半導体素子の要部を示す縦断面図である。
【図２】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図３】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図４】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図５】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図６】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図７】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図８】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図９】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１０】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１１】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１２】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１３】実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１４】第１の比較例に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１５】第１の比較例に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１６】第１の比較例に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図１７】第１の変形例に係る電力用半導体素子の要部を示す縦断面図である。
【図１８】第２の変形例に係る電力用半導体素子の要部を示す縦断面図である。
【図１９】実施の形態２に係る電力用半導体素子の要部を示す縦断面図である。
【図２０】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２１】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２２】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２３】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２４】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２５】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２６】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２７】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２８】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図２９】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図３０】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図３１】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図３２】実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【図３３】第２の比較例に係る電力用半導体素子の製造方法を要部を示す工程断面図である。
【図３４】第２の比較例に係る電力用半導体素子の製造方法を要部を示す工程断面図である。
【図３５】第２の比較例に係る電力用半導体素子の製造方法を要部を示す工程断面図である。
【発明を実施するための形態】
【００１７】
実施の形態１．
図１は、実施の形態１に係る電力用半導体素子の要部を示す縦断面図である。電力用半導体素子１０は還流ダイオードである。ｎ型の半導体基板１２の上面側には、ｐ^＋型の不純物領域１４が形成されている。半導体基板の上面１２ａにおいては、絶縁膜１６が不純物領域の端部１４ｂの位置から半導体基板の側面１２ｂにまで形成されている。絶縁膜の上面１６ａにはフィールドプレート２０が形成されている。そして、絶縁膜１６には複数段の段部１８が形成されている。また、不純物領域の上面１４ａには、Ａｌ−Ｓｉ電極２０が形成されている。半導体基板１２の下面側には、ｎ^＋型の半導体層２２が形成されている。
【００１８】
還流ダイオードである電力用半導体素子１０は、ＩＧＢＴやＭＯＳＦＥＴ等のトランジスタとともに同一の回路内で用いられる。課題で説明したように、ＩＧＢＴやＭＯＳＦＥＴ等のトランジスタがオン状態からオフ状態になるときには、この電力用半導体素子１０における不純物領域１４と半導体基板１２のｐｎ接合には高い逆方向電圧が印加され、ブレークダウンが生じる恐れがある。これを防止するため、電力用半導体素子１０では、不純物領域の端部１４ｂの近くに集中した電界をフィールドプレート２０によって緩和する。
【００１９】
以下、実施の形態１に係る電力用半導体素子１０の製造方法の要部を説明する。図２〜図１３は、実施の形態１に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【００２０】
まず、図２に示すように、ｎ型の半導体基板１２にｐ型の不純物を拡散してｐ^＋型の不純物領域１４を形成する。
【００２１】
次に、図３に示すように、半導体基板の上面１２ａに絶縁膜（第１の絶縁膜）１６を成膜する。次に、図４に示すように、写真製版によって絶縁膜１６上にレジストパタン２６を形成する。次に、図５に示すように、ドライエッチング等によって絶縁膜１６の一部を除去し、不純物領域の端部１４ｂの位置から半導体基板の側面１２ｂにまで絶縁膜１６を残す。不純物領域１４の一部は、絶縁膜１６から露出する。また、半導体基板の上面１２ａと絶縁膜の上面１６ａとの間に段差２４が生じる。
【００２２】
次に、図６に示すように、写真製版によって、絶縁膜の上面１６ａにおいて段差２４側の所定領域以外にレジストパタン２６を形成する。次に、図７に示すように、ドライエッチング等によって、レジストパタン２６が無い部分の絶縁膜１６を所定の厚さになるまでエッチングする。次に、図８に示すように、絶縁膜の上面１６ａにおいて段差２４側の所定領域以外にレジストパタン２６を再度形成し、レジストパタン２６が無い部分の絶縁膜１６を所定の厚さになるまでエッチングする。次に、図９に示すように、残ったレジストを除去する。これにより、絶縁膜１６において、段差２４が生じた箇所に複数段の段部１８を形成する。
【００２３】
次に、図１０に示すように、絶縁膜１６上に複数段の段部１８を覆うようにドープトポリシリコン膜（導電層）２８を形成する。次に、図１１に示すように、ドープトポリシリコン膜２８上において、絶縁膜の上面１６ａの上の部分に、写真製版によってレジストパタン２６を形成する。次に、図１２に示すように、ドライエッチング等によって、ドープトポリシリコン膜２８における上述した複数段の段部１８を覆う部分を除去し、図１３に示すように、レジストパタン２６を除去する。これにより、ドープトポリシリコン膜２８を絶縁膜の上面１６ａに残してフィールドプレート１０とする。以上のように、電力用半導体素子は製造される。
【００２４】
ここで、以上の実施の形態１に係る製造方法を、第１の比較例に係る電力用半導体素子の製造方法と比較して、実施の形態１の効果を説明する。図１４〜図１６は、第１の比較例に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【００２５】
第１の比較例では、図１４に示すように、絶縁膜１６に複数段の段部１８を形成することなく、絶縁膜１６上にドープトポリシリコン膜２８を形成する。次に、図１５に示すように、ドープトポリシリコン膜２８上にレジストパタン２６を形成する。次に、図１６に示すように、ドライエッチング等によってドープトポリシリコン膜２８の一部を除去しフィールドプレート１０を形成する。
【００２６】
絶縁膜１６に複数段の段部１８を形成しないため、絶縁膜の側面１６ｂに形成されたドープトポリシリコン膜２８において、半導体基板の上面１２ａと垂直な方向の厚みが大きくなる。従って、絶縁膜の側面１６ｂのドープトポリシリコン膜２８を完全に除去しきれず、残渣３０が残る。
【００２７】
一方、実施の形態１に係る製造方法では、絶縁膜１６に複数段の段部１８を形成した上で、ドープトポリシリコン膜２８を成膜する。これにより、図１１に示すように、絶縁膜の側面１６ｂに形成されたドープトポリシリコン膜２８において、半導体基板の上面１２ａと垂直な方向の厚みは、第１の比較例と比較して小さくなる。
【００２８】
従って、絶縁膜の側面１６ｂのドープトポリシリコン膜２８を完全に除去できる。このため、残渣３０が発生することがなくなり、電力用半導体素子の歩留まりを向上できる。
【００２９】
なお、図１３に示す絶縁膜の厚さｔを１．５μｍ以上にすると、複数段の段部１８を形成しない場合において、ドープトポリシリコン膜２８の残渣３０が発生し易くなる。このため、上述の効果は得やすい。これは、以下の実施の形態でも同様である。
【００３０】
また、図１３に示す複数段の段部の各段の幅ｗに対する、図１３に示す当該各段の高さｈの比を１．０以下にすると、残渣３０の発生を抑制する効果は大きくなる。一方、当該比を０．１以下にするとその効果は飽和する。更に、当該比が小さくなると、フィールドプレート１０の効果が得られない図１３に示した終端領域３２が広くなる。例えば、該各段の高さｈが２μｍで当該比が１．０の場合には当該各段の幅ｗは２μｍであるが、該各段の高さｈが２μｍで当該比が０．０１の場合には当該各段の幅ｗは２００μｍとなり、終端領域３２は広くなる。従って、当該比をを０．１〜１．０にすれば、残渣３０の発生を効果的に抑制しつつ終端領域３２が広くなるのを抑制できる。これは、以下の実施の形態でも同様である。
【００３１】
そして、半導体基板の上面１２ａと絶縁膜の側面１６ｂとの角度αを６０度以下にすると、この絶縁膜の側面１６ｂに形成されたドープトポリシリコン膜２８においては、半導体基板の上面１２ａと垂直な方向の厚みがより小さくなる。このため、残渣３０の発生を効果的に抑制できる。これは、以下の実施の形態でも同様である。
【００３２】
更に、実施の形態１において、半導体基板１２は、シリコン基板、ＳｉＣ基板、及びダイヤモンド基板のいずれでも構わない。いずれであっても、上述した効果を得られる。これは、以下の実施の形態でも同様である。
【００３３】
また、実施の形態１では、半導体基板の上面１２ａと絶縁膜の上面１６ａとの間に段差が生じる場合に、絶縁膜１６に複数段の段部１８を形成しているが、半導体基板１２と半導体基板１２と同じ材質の部材との間に段差が生じた場合にも、同様に複数段の段部１８を形成することにより、同様の効果が得られる。
【００３４】
以下に、実施の形態１の変形例について説明する。
実施の形態１に係る電力用半導体素子は還流ダイオードであったが、実施の形態１に係る電力用半導体素子の製造方法は、還流ダイオード以外の電力用半導体素子にも適用できる。
【００３５】
図１７は、第１の変形例に係る電力用半導体素子の要部を示す縦断面図である。第１の変形例に係る電力用半導体素子１０は、ＩＧＢＴ（絶縁ゲ−トバイポ−ラトランジスタ）である。ｐ^＋型のコレクタ層４０上に、ｎ^＋型のバッファ層４２、及びｎ⁻型のエピタキシャル層４４が、順番に形成されている。エピタキシャル層４４の上面側には、ｐベース領域４６が形成されている。ｐベース領域４６の上面からエピタキシャル層４４の内部まで形成された溝に、ポリシリコンゲート４８が形成されている。ｐベース領域４６の上面側において、ポリシリコンゲート４８の周りには、ゲート酸化膜５０を介して、ｎ^＋型のエミッタ領域５２が形成されている。
【００３６】
更に、エピタキシャル層４４上においては、ｐベース領域の端部４６ｂの位置からエピタキシャル層の側面４４ｂにまで、絶縁膜１６が形成されている。絶縁膜１６には、実施の形態１と同様に、複数段の段部１８が設けられている。そして、絶縁膜の上面１６ａには、フィールドプレート２０が形成されている。
【００３７】
第１の変形例に係る電力用半導体素子を製造する場合にも、実施の形態１に係る製造方法を適用して、絶縁膜１６に複数段の段部１８を形成できる。これにより、フィールドプレート２０用の導電層の残渣が発生するのを抑制し、電力用半導体素子の歩留まりを向上できる。
【００３８】
図１８は、第２の変形例に係る電力用半導体素子の要部を示す縦断面図である。第２の変形例に係る電力用半導体素子１０はＭＯＳＦＥＴである。ｎ^＋型の半導体基板５４上に、ｎ⁻型のエピタキシャル層５６が形成されている。エピタキシャル層５６の上面側には、ｐベース領域５８が形成されている。ｐベース領域５８の上面からエピタキシャル層５６の内部まで形成された溝に、ポリシリコンゲート６０が形成されている。ｐベース領域４６の上面側において、ポリシリコンゲート６０の周りには、ゲート酸化膜６２を介して、ｎ^＋型のソース領域６４が形成されている。
【００３９】
更に、エピタキシャル層５２上においては、ｐベース領域の端部５８ｂの位置からエピタキシャル層の側面５６ｂにまで、絶縁膜１６が形成されている。絶縁膜１６には、実施の形態１と同様に、複数段の段部１８が設けられている。そして、絶縁膜の上面１６ａには、フィールドプレート２０が形成されている。
【００４０】
第２の変形例に係る電力用半導体素子を製造する場合にも、実施の形態１に係る製造方法を適用して、絶縁膜１６に複数段の段部１８を形成できる。これにより、フィールドプレート２０用の導電層の残渣が発生するのを抑制し、電力用半導体素子の歩留まりを向上できる。
【００４１】
実施の形態２．
図１９は、実施の形態２に係る電力用半導体素子の要部を示す縦断面図である。電力用半導体素子１０は、ＩＧＢＴ（絶縁ゲ−トバイポ−ラトランジスタ）である。ｎ型の半導体基板１２の上面側にはｐベース領域４６が形成され、ｐベース領域４６にはｎ^＋型のエミッタ領域５２が形成されている。半導体基板１２上には、第１の絶縁膜７０及び第２の絶縁膜７２が形成されている。
【００４２】
そして、第１の絶縁膜の上面７０ａには、フィールドプレート（図示せず）が形成される。ブレークダウン電圧を増加させるために、第１の絶縁膜７０は厚く形成されている。また、第１の絶縁膜７０には複数段の段部１８が形成されている。更に、第２の絶縁膜７２には、エミッタ領域５２に達するコンタクトホール７４が形成されている。コンタクトホール７４の内部には、タングステンプラグ７６が形成されている。タングステンプラグ７６上にはＡｌ−Ｓｉ電極７８が形成されている。
【００４３】
以下、実施の形態２に係る電力用半導体素子の製造方法の要部を説明する。図２０〜図３１は、実施の形態２に係る電力用半導体素子の製造方法の要部を示す工程断面図である。
【００４４】
まず、図２０に示すように、半導体基板１２上に第１の絶縁膜７０を成膜する。なお、半導体基板１２の上面側にはｐベース領域４６が形成され、ｐベース領域４６にはｎ^＋型のエミッタ領域５２が形成されている。
【００４５】
次に、図２１に示すように、写真製版によってレジストパタン２６を形成後に、ドライエッチング等によって第１の絶縁膜７０の一部を除去する。エミッタ領域５２は露出する。また、半導体基板の上面１２ａと第１の絶縁膜の上面７０ａとの間に段差２４が生じる。
【００４６】
次に、図２２に示すように、写真製版によって、第１の絶縁膜の上面７０ａにおいて、エミッタ領域５２側の所定領域以外にレジストパタン２６を形成する。次に、図２３に示すように、ドライエッチング等によって、レジストパタン２６が無い部分の第１の絶縁膜７０を所定の厚さになるまでエッチングする。次に、図２４に示すように、第１の絶縁膜の上面７０ａにおいて、エミッタ領域５２側の所定領域以外にレジストパタン２６を再度形成し、レジストパタン２６が無い部分の第１の絶縁膜７０を所定の厚さになるまでエッチングする。これにより、図２５に示すように、第１の絶縁膜７０において、段差２４が生じた箇所に複数段の段部１８を形成する。
【００４７】
次に、図２６に示すように、半導体基板１２上に第２の絶縁膜７２を形成する。次に、図２７に示すように、第２の絶縁膜７２上に写真製版によってレジストパタン２６を形成し、ドライエッチング等によって第２の絶縁膜７２の一部を除去する。これにより、図２８に示すように、半導体基板１２のエミッタ領域５２に達するコンタクトホール７４を形成する
【００４８】
次に、図２９に示すように、第１の絶縁膜７０及び第２の絶縁膜７２上に、コンタクトホール７４の内壁を覆うようにＴｉ／ＴｉＮ等のバリアメタル８０を成膜する。次に、図３０に示すように、バリアメタル８０上に、タングステン膜（導電層）８２をＣＶＤ法により成膜する。この時には、複数段の段部１８を覆うようにタングステン膜８２を成膜し、更に、コンタクトホール７４の内部が埋まるようにタングステン膜８２を成膜する。
【００４９】
次に、図３１に示すように、タングステン膜８２をエッチバッグして、タングステン膜８２における上述した複数段の段部１８を覆う部分を除去する。これにより、タングステン膜８２をコンタクトホール７４の内部に残し、タングステンプラグ７６を形成する。次に、図３２に示すように、タングステンプラグ７６上にＡｌ−Ｓｉ電極７８を形成し、不要なバリアメタル８０を除去する。
【００５０】
ここで、第２の比較例に係る電力用半導体素子の製造方法の要部を説明する。図３３〜図３５は、第２の比較例に係る電力用半導体素子の製造方法を要部を示す工程断面図である。
【００５１】
第２の比較例に係る製造方法では、図３３に示すように、第１の絶縁膜７０に複数段の段部１８を形成することなく、タングステン膜８２をＣＶＤ法により成膜する。次に、図３４に示すように、タングステン膜８２をエッチバッグしてタングステンプラグ７６を形成する。次に、図３５に示すように、Ａｌ−Ｓｉ電極７８を形成し、不要なバリアメタル８０を除去する。
【００５２】
第２の比較例では、第１の絶縁膜７０に複数段の段部１８を形成しない。このため、第１の絶縁膜の側面７０ｂに成膜されたタングステン膜８２においては、半導体基板の上面１２ａと垂直な方向の厚みが大きくなる。従って、タングステン膜８２をエッチバッグするときに、第１の絶縁膜の側面７０ｂのタングステン膜８２を完全に除去しきれず、残渣３０が残る。
【００５３】
一方、実施の形態２に係る製造方法では、絶縁膜１６に複数段の段部１８を形成した上で、タングステン膜８２を成膜する。これにより、図３０に示すように、第１の絶縁膜の側面７０ｂに形成されたタングステン膜８２においては、半導体基板の上面１２ａと垂直な方向の厚みが、第２の比較例と比較して小さくなる。
【００５４】
従って、第１の絶縁膜の側面７０ｂのタングステン膜８２を完全に除去できる。このため、残渣３０が発生することがなくなり、電力用半導体素子の歩留まりを向上できる。
【００５５】
また、実施の形態２では、タングステン膜８２は上述のようにＣＶＤ法で成膜される。このため、タングステン膜８２は、他の方法で成膜された導電層と比較して、その残渣３０が発生し易く剥がれやすい。このため、実施の形態２では、ＣＶＤ法以外の方法で導電層を成膜する場合と比較して、半導体素子の歩留まりを効率的に向上できる。
【符号の説明】
【００５６】
１０電力用半導体素子
１２半導体基板
１４不純物領域
１６絶縁膜
１８複数段の段部
２８ドープトポリシリコン膜（導電層）
３０残渣
７０第１の絶縁膜
７２第２の絶縁膜
７４コンタクトホール
８２タングステン膜

【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部をエッチングして複数段の段部を形成する工程と、
前記第１の絶縁膜上に前記段部を覆うように導電層を形成する工程と、
前記導電層の前記段部を覆う部分をエッチングする工程と、
を備えることを特徴とする半導体素子の製造方法。
【請求項２】
前記半導体基板は、第１導電型の半導体基板であり、
前記第１の絶縁膜を形成する前に、前記半導体基板に第２導電型の不純物を拡散して不純物領域を形成する工程を更に備え、
前記第１の絶縁膜を形成する時に、前記不純物領域の一部が露出するように、前記不純物領域の端部上に、前記第１の絶縁膜を形成し、
前記導電層をエッチングする時に、前記導電層を前記第１の絶縁膜上に残してフィールドプレートとすることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記段部を形成した後に、前記半導体基板上に第２の絶縁膜を形成する工程と、
前記導電層を形成する前に、前記第２の絶縁膜をエッチングして前記半導体基板に達するコンタクトホールを形成する工程と、
を更に備え、
前記導電層を形成する時に、前記導電層を前記コンタクトホールの内部に形成し、
前記導電層をエッチングする時に、前記導電層を前記コンタクトホールの内部に残すことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記導電層を形成する時に、前記導電層をタングステンから構成し、ＣＶＤ法によって形成することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１の絶縁膜を形成する時に、前記第１の絶縁膜の厚さを１．５μｍ以上にすることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
【請求項６】
前記段部を形成する時に、前記段部の各段の幅に対する当該各段の高さの比を０．１〜１．０にすることを特徴とする請求項１〜５のいずれか１項に記載の半導体素子の製造方法。
【請求項７】
前記段部を形成する時に、前記半導体基板の上面と前記段部の側面との角度を６０度以下にすることを特徴とする請求項１〜６のいずれか１項に記載の半導体素子の製造方法。

【図１】