半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法
【課題】ダイシング工程における半導体装置の歩留低下が抑制できる半導体ウェハ及び半導体装置を安価に提供することを目的とする。
【解決手段】基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。
【解決手段】基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法に関する。より詳細には、本発明は、半導体基板上に複数の素子形成領域及びダイシング領域が設けられた半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法に関する。
【背景技術】
【０００２】
下記特許文献１は、高周波特性に優れ且つ低リーク電流な半導体装置として、Ｓｉ（シリコン）基板と化合物半導層とを備える従来の半導体装置及びその製造方法を開示する。従来の半導体装置における化合物半導体層は、ＧａＮ（窒化ガリウム）、ＡｌＧａＮ（アルミ窒化ガリウム）等が用いられる。従来技術のように半導体ウェハがダイシングにより分割される場合、まず、化合物半導体層上における複数の素子形成領域間を分断するように、２本のトレンチ（溝）が形成される。次に、複数の素子形成領域に化合物半導体素子が形成される。次に、２本のトレンチに挟まれたダイシング領域に沿って化合物半導体層及び基板がダイシングされ、半導体ウェハが個別の半導体装置に分割される。
【０００３】
従来技術によれば、ダイシング工程において発生するクラックやダメージが化合物半導体素子に伝達することが抑制され、半導体装置の歩留低下が抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７２４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来技術における２本のトレンチは、化合物半導体層の表面からシリコン基板の内部に到達するように形成される。従って、トレンチが非常に深く（特許文献１[００２８]段落）形成されなければならず、長時間の異方性エッチング処理が必要とされ、半導体装置の製造コストが増大されてしまう。
【０００６】
そこで本発明は、上記の問題に鑑みてなされたものであり、ダイシング工程における半導体装置の歩留低下が抑制できる半導体ウェハ及び半導体装置を安価に提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明に係る半導体装置は、基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。
また、上記課題を解決するために本発明に係る半導体ウェハは、基板１と、前記基板１上に形成され且つ複数の素子形成領域２を有する化合物半導体層３と、を備える半導体ウェハ１００であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記複数の素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記複数の素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。
また、上記課題を解決するために本発明に係る半導体装置の製造方法は、基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置の製造方法であって、前記基板１上に低結晶膜３１が選択的に形成される第１の工程と、前記基板１上に第１の化合物成長層３２が形成されるとともに、平面的に見て前記複数の素子形成領域２を包囲するように前記低結晶膜３１上に前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３が形成される第２の工程と、前記素子形成領域２に前記少なくとも１つの半導体素子が形成される第３の工程と、を備えることを特徴とする。
また、上記課題を解決するために本発明に係る半導体ウェハの製造方法は、基板１と、前記基板１上に形成され且つ複数の素子形成領域２を有する化合物半導体層３と、を備える半導体ウェハの製造方法であって、前記基板１上に低結晶膜３１が選択的に形成される第１の工程と、前記基板１上に第１の化合物成長層３２が形成されるとともに、平面的に見て前記複数の素子形成領域２を包囲するように前記低結晶膜３１上に前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３が形成される第２の工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、ダイシング工程における半導体装置の歩留低下が抑制できる半導体ウェハ及び半導体装置を安価に提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体ウェハの平面図（ａ）及び部分拡大図（ｂ）である。
【図２】図１（ｂ）におけるＡ−Ａ断面における半導体ウェハの断面図である。
【図３】本発明の実施例１に係る半導体ウェハの製造方法及び半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施例２に係る半導体ウェハの製造方法及び半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態の半導体装置及びその製造方法を、図面を参照しながら詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【実施例１】
【００１１】
図１（ａ）は、本発明の実施例１に係る半導体ウェハ１００の平面図である。図１（ｂ）は、半導体ウェハ１００の部分拡大平面図である。図２は、図１（ｂ）におけるＡ−Ａ断面における半導体ウェハ１００の断面図である。
【００１２】
（半導体装置の構成）
本発明に係る半導体ウェハ１００は、基板１と、複数の素子形成領域２を有する化合物半導体層３と、低結晶膜３１と、第１の化合物成長層３２と、第２の化合物成長層３３と、を備える。
また、本発明に係る半導体装置５０は、基板１と、素子形成領域２を有する化合物半導体層３と、低結晶膜３１と、第１の化合物成長層３２と、を備える。
【００１３】
基板１は、例えばＳｉ（シリコン）、ＳｉＣ（炭化シリコン）、ＧａＮ（窒化ガリウム）、又はサファイア等の材料からなる単結晶基板である。本実施例における基板１は、単結晶Ｓｉからなる。
【００１４】
素子形成領域２は、化合物半導体層３における第１の化合物成長層３２に含まれる領域であって、且つ、第２の化合物成長層３３によって包囲される領域である。素子形成領域２は、アクティブ領域と換言されても良く、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）或いはＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等の半導体素子が形成される領域である。
【００１５】
化合物半導体層３は、基板１上に形成され且つ素子形成領域２を有する。さらに、化合物半導体層３は、低結晶膜３１と、第１の化合物成長層３２と、第２の化合物成長層３３と、第１及び第２の主電極３４、３５と、制御電極３６と、保護膜３７と、を備える。
【００１６】
低結晶膜３１は、基板１上において選択的に形成される。低結晶膜３１は、基板１と第２の化合物半成長層３３との間に位置し、第２の化合物成長層３３が形成されるための下地膜と換言されても良い。低結晶膜３１は、非晶質（アモルファス）又は多結晶質であって、第２の化合物成長層３３と化学的に結合される材料からなり、例えば、ＡｌＮ（窒化アルミニウム）、ＴｉＮ（窒化チタン）等の金属窒化物からなる。低結晶膜３１に適用される材料は、化合物半導体層３の成長プロセスにおける高温度に曝されても結晶性が回復しにくい、高融点を有する材料が好ましい。一方、ＳｉＯ２（酸化シリコン）のように、第１の化合物成長層３２を選択成長又は横方向成長（ＥＬＯ）させる材料又はＳｉのように低融点を有する材料は、低結晶膜３１の材料として適用されない。本実施例における低結晶膜３１は、非晶質のＡｌＮからなる。
【００１７】
第１の化合物成長層３２は、基板１上に隣接して形成され且つ素子形成領域２を有する。さらに、第１の化合物成長層３２は、バッファ層３２１と、キャリア走行層３２２と、キャリア供給層３２３と、二次元キャリアガス層３２４と、を備える。即ち、本実施例における素子形成領域２には、二次元キャリアガス層３２４をチャネルとする半導体素子が形成される。
【００１８】
バッファ層３２１は、基板１とキャリア走行層３２２との間に生じる格子不整合及び格子不整合に起因する応力を緩和するために形成される。バッファ層３２１は、基板１上に形成され、例えばＧａＮ層及びＡｌＮ層を繰り返し積層した構造を有する。バッファ層３２１は、半導体素子の動作に直接関係しないので、省略されても良い。キャリア走行層３２２とキャリア供給層３２３とは、これらのヘテロ接合界面付近に二次元キャリアガス層３２４を生成するために形成される。キャリア走行層３２２は、例えばノンドープのＧａＮで形成される。ここで、ノンドープとは、不純物が意図的に添加されないことを意味する。キャリア供給層３２３は、キャリア走行層３２２よりも大きいバンドギャップを有し、且つ、キャリア走行層３２２よりも小さい格子定数を有する。キャリア供給層３２３は、例えばノンドープのＡｌｘＧａ１−ｘＮ（アルミ窒化ガリウム）で形成される。ここで、例えばｘは０．２以上０．４以下の範囲にある数値であって、本実施例においては０．２６である。なお、キャリア供給層３２３上にキャップ層としてＧａＮ層が形成されても良い。
【００１９】
本実施例における第１及び第２の主電極３４、３５は、ソース電極３４及びドレイン電極３５であって、キャリア供給層３２３上において、互いに離間するように、且つ、二次元キャリアガス層３２４にオーミック接続するように形成される。或いは、ソース電極３４及びドレイン電極３５は、キャリア走行層３２２上に形成されても良い。ゲート電極３６は、二次元キャリアガス層３２４のキャリア濃度を制御するためのものである。ゲート電極３６は、電子供給層３２３上においてソース電極３４とドレイン電極３５との間に形成される。保護膜３７は、化合物半導体層３及び各電極上に形成され、半導体素子を機械的、電気的に外部から保護する。即ち、本実施例において素子形成領域２に形成される半導体素子は、二次元電子ガス層（二次元キャリアガス層３２４）をチャネルとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。なお、本実施例に係る半導体装置５０は、１の素子形成領域２に１の半導体素子が形成されるが、１の素子形成領域２に複数の及び／又は異種の半導体素子が形成されても良い。
【００２０】
第２の化合物成長層３３は、断面的に見て、低結晶膜３１上に隣接して形成される。さらに、第２の化合物成長層３３は、第１の化合物成長層３２を構成する半導体材料よりも低い結晶性を有する半導体材料からなる。本実施例における第２の化合物成長層３３は、平面的に見て、図中のＸ及びＹ方向に直線的に延伸し、且つ、素子形成領域２を包囲するように形成され、例えば、第１の化合物成長層３２を構成する半導体材料を含むように、非晶質又は多結晶のＧａＮ及びＡｌＧａＮからなる。或いは、第２の化合物成長層３３は、第１の化合物成長層３２よりも多数の結晶欠陥が含まれるように形成されても良い。本実施例における第２の化合物成長層３３は、説明の便宜上、単一の半導体層として記載されるが、詳細には第１の化合物成長層と同様の積層構造を有すると理解されたい。また、第２の化合物成長層３３は、第１の領域３３１と第２の領域３３２とを有する。第１の領域３３１は、第２の化合物成長層３３の中心付近に設けられる領域である。第１の領域３３１は、半導体ウェハ１００が複数の半導体装置５０に分割される際、ダイシング領域として利用され、ダイシングブレードによって切断及び除去される領域である。従って、第１の領域３３１の幅は、ダイシングブレードの幅よりも広く、例えば２０〜６０μｍ程度に形成される。第２の領域３３２は、素子形成領域２と第１の領域３３１との間に設けられる領域である。
【００２１】
（半導体装置の製造方法）
図３は、本発明の実施例１に係る半導体装置の製造方法及び半導体ウェハの製造方法を示す工程断面図である。
本発明に係る半導体ウェハの製造方法は、基板１上に低結晶膜３１が形成される第１の工程と、第１の化合物成長層３２及び第２の化合物成長層３３が形成される第２の工程と、を備える。
また、半導体装置の製造方法は、基板１上に低結晶膜３１が形成される第１の工程と、第１の化合物成長層３２及び第２の化合物成長層３３が形成される第２の工程と、素子形成領域２に半導体素子が形成される第３の工程と、を備える。
【００２２】
まず、図３（ａ）に示すように、例えば、単結晶シリコンからなる基板１の表面上にＡｒ（アルゴン）及びＮ２（窒素）が供給されながらＡｌをターゲットとした反応性スパッタリングが施されることで、基板１上に非晶質（アモルファス）のＡｌＮからなる低結晶材料膜３１ａが形成される。低結晶材料膜３１ａは、ＡｌＮをターゲットとしたスパッタリングによって形成されても良い。一般的に低結晶材料膜は、単結晶材料膜よりも容易に形成される。或いは、その他の製造方法として、周知のＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）が適用されても良い。基板１の温度が４００〜６００℃程度に保たれるとともに、基板１にＴＭＡ（トリメチルアルミニウム）、及びＮＨ３（アンモニア）が適宜供給されることで、低結晶材料膜３１ａが形成される。低結晶材料膜３１ａは、例えば１０〜２００ｎｍ程度の厚さに形成される。
【００２３】
次に、図３（ｂ）に示すように、ＳｉＯ２からなるマスク４２が低結晶材料膜３１ａ上に形成される。マスク４２は、所定の開孔４１を有するように周知のフォトリソグラフィ及びエッチングによって形成される。例えば、ＳｉＯ２膜上に開孔４１を形成するためのパターンを有するフォトレジスト（図示されない）が形成され、フォトレジスト上からＦ（フッ素）を含むガスによるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングが施され、その後にフォトレジストが除去される。マスク４２は、低結晶材料膜３１ａ上の低結晶膜３１が形成される領域に形成され、それ以外の領域における低結晶材料膜３１ａは露出される。
【００２４】
次に、図３（ｃ）に示すように、基板１上に低結晶膜３１が形成される。低結晶膜３１は、マスク４２を介して低結晶材料膜３１ａ上にＲＩＥ等の異方性エッチングが施され、低結晶材料膜３１ａの一部がエッチングされることで形成される。
図３（ａ）、（ｂ）及び（ｃ）に示される製造工程は、本発明に係る第１の工程と換言される。
【００２５】
次に、図３（ｄ）に示すように、基板１上に、化合物半導体層３が形成される。即ち、基板１上にバッファ層３２１、キャリア走行層３２２及びキャリア供給層３２３からなる第１の化合物成長層３２が形成されるとともに、低結晶膜３１上に第２の化合物成長層３３が形成される。第１の化合物成長層３２及び第２の化合物成長層３３は、低結晶膜３１が形成された基板１が、ＭＯＣＶＤ装置のチャンバ内に配置され、ＴＭＡ、ＴＭＧ（トリメチルガリウム）及びＮＨ３がチャンバ内に適宜供給されることで形成される。本実施例において、バッファ層３２１の厚さは２μｍ、キャリア走行層３２２の厚さは３．２μｍ、キャリア供給層３２３の厚さは２５ｎｍに形成され、二次元キャリアガス層３２４がキャリア走行層３２２内に生成される。この工程において、第１の化合物成長層３２は、基板１を構成する単結晶シリコンの結晶性を引き継いで成長するため、特にキャリア走行層３２２及びキャリア供給層３２３は、結晶欠陥が比較的少なく良好な結晶性を有する。また、第２の化合物成長層３３は、低結晶膜３１を構成する非晶質ＡｌＮの結晶性を引き継いで成長するため、第１の化合物成長層３２よりも低い結晶性を有する。
【００２６】
図３（ｄ）に示される製造工程は、本発明に係る第２の工程と換言される。また、第２の工程を行った結果、第１の化合物成長層３２及び第２の化合物成長層３３の表面が凹凸を有する場合、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又はエッチバックのような平坦化工程が第２の工程に含まれても良い。
【００２７】
次に、図３（ｅ）に示すように、化合物半導体層３上に所定の開孔４３を有するマスク４４が形成され、金属膜４５が形成される。マスク４４及び開孔４３は、前述のマスク４２及び開孔４１と同様に形成される。開孔４３は、ソース電極３４及びドレイン電極３５が形成される領域に形成される。マスク４４上からＴｉ（チタン）及びＡｌ（アルミニウム）をターゲットとしたスパッタリングが施され、Ｔｉ及びＡｌの積層構造を有する金属膜４５が形成される。ソース電極３４及びドレイン電極３５以外の金属膜４５は、リフトオフ法により除去される。
【００２８】
次に、図３（ｆ）に示すように、化合物半導体層３上に所定の開孔４６を有するマスク４７が形成され、金属膜４８が形成される。マスク４７及び開孔４６は、前述のマスク４２及び開孔４１と同様に形成される。開孔４６は、ゲート電極３６が形成される領域に形成される。マスク４７上からＮｉ（ニッケル）及びＡｕ（金）をターゲットとしたスパッタリングが施され、Ｎｉ及びＡｕの積層構造を有する金属膜４５が形成される。ゲート電極３６以外の金属膜４５は、リフトオフ法により除去される。
【００２９】
次に、図３（ｇ）に示すように、化合物半導体層３上に保護膜３７が形成される。保護膜３７は、例えばＳｉＯ２からなり、化合物半導体層３上に周知のＣＶＤ法を施すことで得られる。
図３（ｅ）、（ｆ）及び（ｇ）に示される製造工程は、本発明に係る第３の工程と換言される。
【００３０】
次に、図３（ｈ）に示すように、第２の化合物成長層３３における第１の領域３３１をダイシング領域として、半導体ウェハ１００が複数の半導体素子（半導体装置５０）に分割される。第１の領域３３１を構成する第２の化合物成長層３３及び基板１の一部は、化合物半導体層３の表面から裏面に向かってダイシングブレードにより切断及び除去される。この工程において、第２の化合物成長層３３における第２の領域３３２は切断されないため、ダイシングによる切断面と半導体素子との間には、少なくとも第２の化合物成長層３３の一部が残存する。
図３（ｈ）に示される製造工程は、本発明に係る第４の工程と換言される。
【００３１】
前述のように構成された本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によって得られる効果について説明する。
本実施例に係る半導体装置及び半導体ウェハは、低結晶膜３１と、非晶質又は多結晶の半導体材料から構成される第２の化合物成長層３３と、を備える。また、第２の化合物成長層３３は、第１の化合物成長層３２よりも結晶性が低く結晶結合強度が弱い。また、その中心付近にはダイシング領域としての第１の領域３３１が設けられる。
【００３２】
半導体ウェハ１００から半導体装置５０が分割されるダイシング工程において、物理的強度が低い第１の領域３３１が切断及び除去されるため、第１の化合物成長層３２のように結晶性が高い半導体層が切断される場合に比べ、クラック及びダメージの発生が抑制される。さらに、ダイシングブレードの損傷が軽減されるため、ダイシングブレードとして低硬度且つ安価なＳｉ用ブレードを用いることができる。従って、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、ダイシング工程における歩留低下が抑制される半導体ウェハ及び半導体装置が安価に提供される。
【００３３】
また、第１の領域３３１と素子形成領域２との間に第２の領域３３２が設けられるため、ダイシング工程において発生するクラック及びダメージが、第２の領域３３２により緩和され、素子形成領域２に伝達されることが抑制される。従って、ダイシング工程における半導体装置の歩留低下が抑制できる。
【００３４】
また、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、低結晶膜３１及び第２の化合物成長層３３は、周知の製造技術を組み合わせることで形成できる。従って、前述のようなダイシング領域が従来の製造方法に比べ簡易な製造方法で得られるため、歩留低下が抑制される半導体ウェハ及び半導体装置が安価に提供される。
【００３５】
また、基板１上に化合物半導体層３が形成される場合、化合物半導体層３がヘテロエピタキシャル成長するため、半導体ウェハ１００には基板１と化合物半導体層３との熱膨張率の差に起因する応力が生じ、反りやクラックが発生する懸念がある。しかし、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、素子形成領域２の周囲に形成される第２の化合物成長層３３は、前述の応力を緩和し、反り及びクラックの発生を抑制することができ、半導体ウェハ及び半導体装置の歩留が改善される。
【００３６】
また、第２の化合物成長層３３は、結晶性が低く電気的に高抵抗な領域であるため、半導体装置５０の終端領域として機能する。即ち、半導体装置５０の動作時、半導体装置５０の切断面を介して流れるリーク電流が抑制される。また、１の素子形成領域２に複数の及び／又は異種の半導体素子が形成される場合、第２の化合物成長層３３は、各半導体素子間の素子分離領域としても機能する。従って、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、半導体装置の電気特性が改善される。なお、第２の化合物成長層３３が、半導体装置５０における各半導体素子間の素子分離領域としてのみ形成されても、半導体装置の電気特性が改善される。
【実施例２】
【００３７】
図４は、本発明の実施例２に係る半導体装置の製造方法及び半導体ウェハの製造方法を示す工程断面図である。
本実施例に係る半導体装置の製造方法及び半導体ウェハの製造方法は、基板１上に低結晶膜３１が形成される第１の工程において、異方性エッチングに替わりリフトオフ法が用いられる点で実施例１における半導体装置の製造方法及び半導体ウェハの製造方法と異なり、その他は同様の製造方法が用いられる。
【００３８】
まず、図４（ａ）に示すように、単結晶シリコンからなる基板１上に、所定の開孔４１’を有しＳｉＯ２からなるマスク４２’が形成される。本実施例におけるマスク４２’は、実施例１におけるマスク４２及び開孔４１と同様に、フォトリソグラフィ及びエッチングによって形成される。マスク４２’は、基板１上の低結晶膜３１が形成される領域に形成され、それ以外の領域における基板１は露出される。
【００３９】
次に、図４（ｂ）に示すように、基板１及びマスク４２’上に低結晶材料膜３１ｂが形成される。本実施例における低結晶材料膜３１ｂは、実施例１における低結晶材料膜３１ａと同様に、ＭＯＣＶＤ又はスパッタリングによって形成される。
【００４０】
次に、図４（ｃ）に示すように、基板１上に低結晶膜３１が形成される。低結晶膜３１は、マスク４２’上に形成された低結晶膜３１ｂがマスク４２’と同時に除去（リフトオフ）されることで形成される。マスク４２’は、例えばフッ酸系のエッチング液を用いたウェットエッチングにより除去される。図４（ｃ）に示す構造は、実施例１の図３（ｃ）に示す構造と実質的に同一である。従って、低結晶膜３１を形成するためにリフトオフ法を用いることができる。
【００４１】
本実施例に係る半導体装置の製造方法及び半導体ウェハの製造方法によれば、実施例１に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法と同様の効果が得られる。
【００４２】
（変形例）
以上、本発明の実施例の一例について説明したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。例えば、低結晶膜３１を構成する材料は、前述の材料に限定されず、非晶質（アモルファス）又は多結晶質であって、第２の化合物成長層３３と化学的に結合される材料が適用される。また、低結晶膜３１は前述の単層構造に限定されず、多層構造であっても良い。また、半導体素子として、二次元ホールガス層をチャネルとするＨＥＭＴの他、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、ＳＢＤ或いはこれらの複合素子が形成されても良い。
【符号の説明】
【００４３】
１ 基板
２ 素子形成領域
３ 化合物半導体層
３１ 低結晶膜
３２ 第１の化合物成長層
３３ 第２の化合物成長層
３４ ソース電極
３５ ドレイン電極
３６ ゲート電極
３７ 保護膜
３２１ バッファ層
３２２ キャリア走行層
３２３ キャリア供給層
３２４ 二次元キャリアガス層
３３１ 第１の領域（ダイシング領域）
３３２ 第２の領域
【技術分野】
【０００１】
本発明は、半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法に関する。より詳細には、本発明は、半導体基板上に複数の素子形成領域及びダイシング領域が設けられた半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法に関する。
【背景技術】
【０００２】
下記特許文献１は、高周波特性に優れ且つ低リーク電流な半導体装置として、Ｓｉ（シリコン）基板と化合物半導層とを備える従来の半導体装置及びその製造方法を開示する。従来の半導体装置における化合物半導体層は、ＧａＮ（窒化ガリウム）、ＡｌＧａＮ（アルミ窒化ガリウム）等が用いられる。従来技術のように半導体ウェハがダイシングにより分割される場合、まず、化合物半導体層上における複数の素子形成領域間を分断するように、２本のトレンチ（溝）が形成される。次に、複数の素子形成領域に化合物半導体素子が形成される。次に、２本のトレンチに挟まれたダイシング領域に沿って化合物半導体層及び基板がダイシングされ、半導体ウェハが個別の半導体装置に分割される。
【０００３】
従来技術によれば、ダイシング工程において発生するクラックやダメージが化合物半導体素子に伝達することが抑制され、半導体装置の歩留低下が抑制される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７２４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来技術における２本のトレンチは、化合物半導体層の表面からシリコン基板の内部に到達するように形成される。従って、トレンチが非常に深く（特許文献１[００２８]段落）形成されなければならず、長時間の異方性エッチング処理が必要とされ、半導体装置の製造コストが増大されてしまう。
【０００６】
そこで本発明は、上記の問題に鑑みてなされたものであり、ダイシング工程における半導体装置の歩留低下が抑制できる半導体ウェハ及び半導体装置を安価に提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明に係る半導体装置は、基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。
また、上記課題を解決するために本発明に係る半導体ウェハは、基板１と、前記基板１上に形成され且つ複数の素子形成領域２を有する化合物半導体層３と、を備える半導体ウェハ１００であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記複数の素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記複数の素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。
また、上記課題を解決するために本発明に係る半導体装置の製造方法は、基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置の製造方法であって、前記基板１上に低結晶膜３１が選択的に形成される第１の工程と、前記基板１上に第１の化合物成長層３２が形成されるとともに、平面的に見て前記複数の素子形成領域２を包囲するように前記低結晶膜３１上に前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３が形成される第２の工程と、前記素子形成領域２に前記少なくとも１つの半導体素子が形成される第３の工程と、を備えることを特徴とする。
また、上記課題を解決するために本発明に係る半導体ウェハの製造方法は、基板１と、前記基板１上に形成され且つ複数の素子形成領域２を有する化合物半導体層３と、を備える半導体ウェハの製造方法であって、前記基板１上に低結晶膜３１が選択的に形成される第１の工程と、前記基板１上に第１の化合物成長層３２が形成されるとともに、平面的に見て前記複数の素子形成領域２を包囲するように前記低結晶膜３１上に前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３が形成される第２の工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、ダイシング工程における半導体装置の歩留低下が抑制できる半導体ウェハ及び半導体装置を安価に提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体ウェハの平面図（ａ）及び部分拡大図（ｂ）である。
【図２】図１（ｂ）におけるＡ−Ａ断面における半導体ウェハの断面図である。
【図３】本発明の実施例１に係る半導体ウェハの製造方法及び半導体装置の製造方法を示す工程断面図である。
【図４】本発明の実施例２に係る半導体ウェハの製造方法及び半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態の半導体装置及びその製造方法を、図面を参照しながら詳細に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【実施例１】
【００１１】
図１（ａ）は、本発明の実施例１に係る半導体ウェハ１００の平面図である。図１（ｂ）は、半導体ウェハ１００の部分拡大平面図である。図２は、図１（ｂ）におけるＡ−Ａ断面における半導体ウェハ１００の断面図である。
【００１２】
（半導体装置の構成）
本発明に係る半導体ウェハ１００は、基板１と、複数の素子形成領域２を有する化合物半導体層３と、低結晶膜３１と、第１の化合物成長層３２と、第２の化合物成長層３３と、を備える。
また、本発明に係る半導体装置５０は、基板１と、素子形成領域２を有する化合物半導体層３と、低結晶膜３１と、第１の化合物成長層３２と、を備える。
【００１３】
基板１は、例えばＳｉ（シリコン）、ＳｉＣ（炭化シリコン）、ＧａＮ（窒化ガリウム）、又はサファイア等の材料からなる単結晶基板である。本実施例における基板１は、単結晶Ｓｉからなる。
【００１４】
素子形成領域２は、化合物半導体層３における第１の化合物成長層３２に含まれる領域であって、且つ、第２の化合物成長層３３によって包囲される領域である。素子形成領域２は、アクティブ領域と換言されても良く、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）或いはＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）等の半導体素子が形成される領域である。
【００１５】
化合物半導体層３は、基板１上に形成され且つ素子形成領域２を有する。さらに、化合物半導体層３は、低結晶膜３１と、第１の化合物成長層３２と、第２の化合物成長層３３と、第１及び第２の主電極３４、３５と、制御電極３６と、保護膜３７と、を備える。
【００１６】
低結晶膜３１は、基板１上において選択的に形成される。低結晶膜３１は、基板１と第２の化合物半成長層３３との間に位置し、第２の化合物成長層３３が形成されるための下地膜と換言されても良い。低結晶膜３１は、非晶質（アモルファス）又は多結晶質であって、第２の化合物成長層３３と化学的に結合される材料からなり、例えば、ＡｌＮ（窒化アルミニウム）、ＴｉＮ（窒化チタン）等の金属窒化物からなる。低結晶膜３１に適用される材料は、化合物半導体層３の成長プロセスにおける高温度に曝されても結晶性が回復しにくい、高融点を有する材料が好ましい。一方、ＳｉＯ２（酸化シリコン）のように、第１の化合物成長層３２を選択成長又は横方向成長（ＥＬＯ）させる材料又はＳｉのように低融点を有する材料は、低結晶膜３１の材料として適用されない。本実施例における低結晶膜３１は、非晶質のＡｌＮからなる。
【００１７】
第１の化合物成長層３２は、基板１上に隣接して形成され且つ素子形成領域２を有する。さらに、第１の化合物成長層３２は、バッファ層３２１と、キャリア走行層３２２と、キャリア供給層３２３と、二次元キャリアガス層３２４と、を備える。即ち、本実施例における素子形成領域２には、二次元キャリアガス層３２４をチャネルとする半導体素子が形成される。
【００１８】
バッファ層３２１は、基板１とキャリア走行層３２２との間に生じる格子不整合及び格子不整合に起因する応力を緩和するために形成される。バッファ層３２１は、基板１上に形成され、例えばＧａＮ層及びＡｌＮ層を繰り返し積層した構造を有する。バッファ層３２１は、半導体素子の動作に直接関係しないので、省略されても良い。キャリア走行層３２２とキャリア供給層３２３とは、これらのヘテロ接合界面付近に二次元キャリアガス層３２４を生成するために形成される。キャリア走行層３２２は、例えばノンドープのＧａＮで形成される。ここで、ノンドープとは、不純物が意図的に添加されないことを意味する。キャリア供給層３２３は、キャリア走行層３２２よりも大きいバンドギャップを有し、且つ、キャリア走行層３２２よりも小さい格子定数を有する。キャリア供給層３２３は、例えばノンドープのＡｌｘＧａ１−ｘＮ（アルミ窒化ガリウム）で形成される。ここで、例えばｘは０．２以上０．４以下の範囲にある数値であって、本実施例においては０．２６である。なお、キャリア供給層３２３上にキャップ層としてＧａＮ層が形成されても良い。
【００１９】
本実施例における第１及び第２の主電極３４、３５は、ソース電極３４及びドレイン電極３５であって、キャリア供給層３２３上において、互いに離間するように、且つ、二次元キャリアガス層３２４にオーミック接続するように形成される。或いは、ソース電極３４及びドレイン電極３５は、キャリア走行層３２２上に形成されても良い。ゲート電極３６は、二次元キャリアガス層３２４のキャリア濃度を制御するためのものである。ゲート電極３６は、電子供給層３２３上においてソース電極３４とドレイン電極３５との間に形成される。保護膜３７は、化合物半導体層３及び各電極上に形成され、半導体素子を機械的、電気的に外部から保護する。即ち、本実施例において素子形成領域２に形成される半導体素子は、二次元電子ガス層（二次元キャリアガス層３２４）をチャネルとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）である。なお、本実施例に係る半導体装置５０は、１の素子形成領域２に１の半導体素子が形成されるが、１の素子形成領域２に複数の及び／又は異種の半導体素子が形成されても良い。
【００２０】
第２の化合物成長層３３は、断面的に見て、低結晶膜３１上に隣接して形成される。さらに、第２の化合物成長層３３は、第１の化合物成長層３２を構成する半導体材料よりも低い結晶性を有する半導体材料からなる。本実施例における第２の化合物成長層３３は、平面的に見て、図中のＸ及びＹ方向に直線的に延伸し、且つ、素子形成領域２を包囲するように形成され、例えば、第１の化合物成長層３２を構成する半導体材料を含むように、非晶質又は多結晶のＧａＮ及びＡｌＧａＮからなる。或いは、第２の化合物成長層３３は、第１の化合物成長層３２よりも多数の結晶欠陥が含まれるように形成されても良い。本実施例における第２の化合物成長層３３は、説明の便宜上、単一の半導体層として記載されるが、詳細には第１の化合物成長層と同様の積層構造を有すると理解されたい。また、第２の化合物成長層３３は、第１の領域３３１と第２の領域３３２とを有する。第１の領域３３１は、第２の化合物成長層３３の中心付近に設けられる領域である。第１の領域３３１は、半導体ウェハ１００が複数の半導体装置５０に分割される際、ダイシング領域として利用され、ダイシングブレードによって切断及び除去される領域である。従って、第１の領域３３１の幅は、ダイシングブレードの幅よりも広く、例えば２０〜６０μｍ程度に形成される。第２の領域３３２は、素子形成領域２と第１の領域３３１との間に設けられる領域である。
【００２１】
（半導体装置の製造方法）
図３は、本発明の実施例１に係る半導体装置の製造方法及び半導体ウェハの製造方法を示す工程断面図である。
本発明に係る半導体ウェハの製造方法は、基板１上に低結晶膜３１が形成される第１の工程と、第１の化合物成長層３２及び第２の化合物成長層３３が形成される第２の工程と、を備える。
また、半導体装置の製造方法は、基板１上に低結晶膜３１が形成される第１の工程と、第１の化合物成長層３２及び第２の化合物成長層３３が形成される第２の工程と、素子形成領域２に半導体素子が形成される第３の工程と、を備える。
【００２２】
まず、図３（ａ）に示すように、例えば、単結晶シリコンからなる基板１の表面上にＡｒ（アルゴン）及びＮ２（窒素）が供給されながらＡｌをターゲットとした反応性スパッタリングが施されることで、基板１上に非晶質（アモルファス）のＡｌＮからなる低結晶材料膜３１ａが形成される。低結晶材料膜３１ａは、ＡｌＮをターゲットとしたスパッタリングによって形成されても良い。一般的に低結晶材料膜は、単結晶材料膜よりも容易に形成される。或いは、その他の製造方法として、周知のＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）が適用されても良い。基板１の温度が４００〜６００℃程度に保たれるとともに、基板１にＴＭＡ（トリメチルアルミニウム）、及びＮＨ３（アンモニア）が適宜供給されることで、低結晶材料膜３１ａが形成される。低結晶材料膜３１ａは、例えば１０〜２００ｎｍ程度の厚さに形成される。
【００２３】
次に、図３（ｂ）に示すように、ＳｉＯ２からなるマスク４２が低結晶材料膜３１ａ上に形成される。マスク４２は、所定の開孔４１を有するように周知のフォトリソグラフィ及びエッチングによって形成される。例えば、ＳｉＯ２膜上に開孔４１を形成するためのパターンを有するフォトレジスト（図示されない）が形成され、フォトレジスト上からＦ（フッ素）を含むガスによるＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングが施され、その後にフォトレジストが除去される。マスク４２は、低結晶材料膜３１ａ上の低結晶膜３１が形成される領域に形成され、それ以外の領域における低結晶材料膜３１ａは露出される。
【００２４】
次に、図３（ｃ）に示すように、基板１上に低結晶膜３１が形成される。低結晶膜３１は、マスク４２を介して低結晶材料膜３１ａ上にＲＩＥ等の異方性エッチングが施され、低結晶材料膜３１ａの一部がエッチングされることで形成される。
図３（ａ）、（ｂ）及び（ｃ）に示される製造工程は、本発明に係る第１の工程と換言される。
【００２５】
次に、図３（ｄ）に示すように、基板１上に、化合物半導体層３が形成される。即ち、基板１上にバッファ層３２１、キャリア走行層３２２及びキャリア供給層３２３からなる第１の化合物成長層３２が形成されるとともに、低結晶膜３１上に第２の化合物成長層３３が形成される。第１の化合物成長層３２及び第２の化合物成長層３３は、低結晶膜３１が形成された基板１が、ＭＯＣＶＤ装置のチャンバ内に配置され、ＴＭＡ、ＴＭＧ（トリメチルガリウム）及びＮＨ３がチャンバ内に適宜供給されることで形成される。本実施例において、バッファ層３２１の厚さは２μｍ、キャリア走行層３２２の厚さは３．２μｍ、キャリア供給層３２３の厚さは２５ｎｍに形成され、二次元キャリアガス層３２４がキャリア走行層３２２内に生成される。この工程において、第１の化合物成長層３２は、基板１を構成する単結晶シリコンの結晶性を引き継いで成長するため、特にキャリア走行層３２２及びキャリア供給層３２３は、結晶欠陥が比較的少なく良好な結晶性を有する。また、第２の化合物成長層３３は、低結晶膜３１を構成する非晶質ＡｌＮの結晶性を引き継いで成長するため、第１の化合物成長層３２よりも低い結晶性を有する。
【００２６】
図３（ｄ）に示される製造工程は、本発明に係る第２の工程と換言される。また、第２の工程を行った結果、第１の化合物成長層３２及び第２の化合物成長層３３の表面が凹凸を有する場合、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）又はエッチバックのような平坦化工程が第２の工程に含まれても良い。
【００２７】
次に、図３（ｅ）に示すように、化合物半導体層３上に所定の開孔４３を有するマスク４４が形成され、金属膜４５が形成される。マスク４４及び開孔４３は、前述のマスク４２及び開孔４１と同様に形成される。開孔４３は、ソース電極３４及びドレイン電極３５が形成される領域に形成される。マスク４４上からＴｉ（チタン）及びＡｌ（アルミニウム）をターゲットとしたスパッタリングが施され、Ｔｉ及びＡｌの積層構造を有する金属膜４５が形成される。ソース電極３４及びドレイン電極３５以外の金属膜４５は、リフトオフ法により除去される。
【００２８】
次に、図３（ｆ）に示すように、化合物半導体層３上に所定の開孔４６を有するマスク４７が形成され、金属膜４８が形成される。マスク４７及び開孔４６は、前述のマスク４２及び開孔４１と同様に形成される。開孔４６は、ゲート電極３６が形成される領域に形成される。マスク４７上からＮｉ（ニッケル）及びＡｕ（金）をターゲットとしたスパッタリングが施され、Ｎｉ及びＡｕの積層構造を有する金属膜４５が形成される。ゲート電極３６以外の金属膜４５は、リフトオフ法により除去される。
【００２９】
次に、図３（ｇ）に示すように、化合物半導体層３上に保護膜３７が形成される。保護膜３７は、例えばＳｉＯ２からなり、化合物半導体層３上に周知のＣＶＤ法を施すことで得られる。
図３（ｅ）、（ｆ）及び（ｇ）に示される製造工程は、本発明に係る第３の工程と換言される。
【００３０】
次に、図３（ｈ）に示すように、第２の化合物成長層３３における第１の領域３３１をダイシング領域として、半導体ウェハ１００が複数の半導体素子（半導体装置５０）に分割される。第１の領域３３１を構成する第２の化合物成長層３３及び基板１の一部は、化合物半導体層３の表面から裏面に向かってダイシングブレードにより切断及び除去される。この工程において、第２の化合物成長層３３における第２の領域３３２は切断されないため、ダイシングによる切断面と半導体素子との間には、少なくとも第２の化合物成長層３３の一部が残存する。
図３（ｈ）に示される製造工程は、本発明に係る第４の工程と換言される。
【００３１】
前述のように構成された本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によって得られる効果について説明する。
本実施例に係る半導体装置及び半導体ウェハは、低結晶膜３１と、非晶質又は多結晶の半導体材料から構成される第２の化合物成長層３３と、を備える。また、第２の化合物成長層３３は、第１の化合物成長層３２よりも結晶性が低く結晶結合強度が弱い。また、その中心付近にはダイシング領域としての第１の領域３３１が設けられる。
【００３２】
半導体ウェハ１００から半導体装置５０が分割されるダイシング工程において、物理的強度が低い第１の領域３３１が切断及び除去されるため、第１の化合物成長層３２のように結晶性が高い半導体層が切断される場合に比べ、クラック及びダメージの発生が抑制される。さらに、ダイシングブレードの損傷が軽減されるため、ダイシングブレードとして低硬度且つ安価なＳｉ用ブレードを用いることができる。従って、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、ダイシング工程における歩留低下が抑制される半導体ウェハ及び半導体装置が安価に提供される。
【００３３】
また、第１の領域３３１と素子形成領域２との間に第２の領域３３２が設けられるため、ダイシング工程において発生するクラック及びダメージが、第２の領域３３２により緩和され、素子形成領域２に伝達されることが抑制される。従って、ダイシング工程における半導体装置の歩留低下が抑制できる。
【００３４】
また、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、低結晶膜３１及び第２の化合物成長層３３は、周知の製造技術を組み合わせることで形成できる。従って、前述のようなダイシング領域が従来の製造方法に比べ簡易な製造方法で得られるため、歩留低下が抑制される半導体ウェハ及び半導体装置が安価に提供される。
【００３５】
また、基板１上に化合物半導体層３が形成される場合、化合物半導体層３がヘテロエピタキシャル成長するため、半導体ウェハ１００には基板１と化合物半導体層３との熱膨張率の差に起因する応力が生じ、反りやクラックが発生する懸念がある。しかし、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、素子形成領域２の周囲に形成される第２の化合物成長層３３は、前述の応力を緩和し、反り及びクラックの発生を抑制することができ、半導体ウェハ及び半導体装置の歩留が改善される。
【００３６】
また、第２の化合物成長層３３は、結晶性が低く電気的に高抵抗な領域であるため、半導体装置５０の終端領域として機能する。即ち、半導体装置５０の動作時、半導体装置５０の切断面を介して流れるリーク電流が抑制される。また、１の素子形成領域２に複数の及び／又は異種の半導体素子が形成される場合、第２の化合物成長層３３は、各半導体素子間の素子分離領域としても機能する。従って、本実施例に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法によれば、半導体装置の電気特性が改善される。なお、第２の化合物成長層３３が、半導体装置５０における各半導体素子間の素子分離領域としてのみ形成されても、半導体装置の電気特性が改善される。
【実施例２】
【００３７】
図４は、本発明の実施例２に係る半導体装置の製造方法及び半導体ウェハの製造方法を示す工程断面図である。
本実施例に係る半導体装置の製造方法及び半導体ウェハの製造方法は、基板１上に低結晶膜３１が形成される第１の工程において、異方性エッチングに替わりリフトオフ法が用いられる点で実施例１における半導体装置の製造方法及び半導体ウェハの製造方法と異なり、その他は同様の製造方法が用いられる。
【００３８】
まず、図４（ａ）に示すように、単結晶シリコンからなる基板１上に、所定の開孔４１’を有しＳｉＯ２からなるマスク４２’が形成される。本実施例におけるマスク４２’は、実施例１におけるマスク４２及び開孔４１と同様に、フォトリソグラフィ及びエッチングによって形成される。マスク４２’は、基板１上の低結晶膜３１が形成される領域に形成され、それ以外の領域における基板１は露出される。
【００３９】
次に、図４（ｂ）に示すように、基板１及びマスク４２’上に低結晶材料膜３１ｂが形成される。本実施例における低結晶材料膜３１ｂは、実施例１における低結晶材料膜３１ａと同様に、ＭＯＣＶＤ又はスパッタリングによって形成される。
【００４０】
次に、図４（ｃ）に示すように、基板１上に低結晶膜３１が形成される。低結晶膜３１は、マスク４２’上に形成された低結晶膜３１ｂがマスク４２’と同時に除去（リフトオフ）されることで形成される。マスク４２’は、例えばフッ酸系のエッチング液を用いたウェットエッチングにより除去される。図４（ｃ）に示す構造は、実施例１の図３（ｃ）に示す構造と実質的に同一である。従って、低結晶膜３１を形成するためにリフトオフ法を用いることができる。
【００４１】
本実施例に係る半導体装置の製造方法及び半導体ウェハの製造方法によれば、実施例１に係る半導体装置、半導体ウェハ、半導体装置の製造方法及び半導体ウェハの製造方法と同様の効果が得られる。
【００４２】
（変形例）
以上、本発明の実施例の一例について説明したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。例えば、低結晶膜３１を構成する材料は、前述の材料に限定されず、非晶質（アモルファス）又は多結晶質であって、第２の化合物成長層３３と化学的に結合される材料が適用される。また、低結晶膜３１は前述の単層構造に限定されず、多層構造であっても良い。また、半導体素子として、二次元ホールガス層をチャネルとするＨＥＭＴの他、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ、ＳＢＤ或いはこれらの複合素子が形成されても良い。
【符号の説明】
【００４３】
１ 基板
２ 素子形成領域
３ 化合物半導体層
３１ 低結晶膜
３２ 第１の化合物成長層
３３ 第２の化合物成長層
３４ ソース電極
３５ ドレイン電極
３６ ゲート電極
３７ 保護膜
３２１ バッファ層
３２２ キャリア走行層
３２３ キャリア供給層
３２４ 二次元キャリアガス層
３３１ 第１の領域（ダイシング領域）
３３２ 第２の領域
【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成され且つ素子形成領域を有する化合物半導体層と、前記素子形成領域に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層が、前記基板上において選択的に形成された低結晶膜と、前記基板上に隣接して形成され且つ前記素子形成領域を有する第１の化合物成長層と、平面的に見て前記素子形成領域を包囲するように前記低結晶膜上に隣接して形成され且つ前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２の化合物成長層が、ダイシング領域として切断される第１の領域と、前記第１の領域と前記素子形成領域との間に配設される第２の領域と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低結晶膜が、非晶質又は多結晶の半導体膜又は金属窒化膜からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記化合物半導体層が、三族窒化物からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記基板が、単結晶のＳｉ又はＳｉＣからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
基板と、前記基板上に形成され且つ複数の素子形成領域を有する化合物半導体層と、を備える半導体ウェハであって、前記化合物半導体層が、前記基板上において選択的に形成された低結晶膜と、前記基板上に隣接して形成され且つ前記複数の素子形成領域を有する第１の化合物成長層と、平面的に見て前記複数の素子形成領域を包囲するように前記低結晶膜上に隣接して形成され且つ前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層と、を備えることを特徴とする半導体ウェハ。
【請求項７】
基板と、前記基板上に形成され且つ素子形成領域を有する化合物半導体層と、前記素子形成領域に形成された少なくとも１つの半導体素子と、を備える半導体装置の製造方法であって、前記基板上に低結晶膜が選択的に形成される第１の工程と、前記基板上に第１の化合物成長層が形成されるとともに、平面的に見て前記複数の素子形成領域を包囲するように前記低結晶膜上に前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層が形成される第２の工程と、前記素子形成領域に前記少なくとも１つの半導体素子が形成される第３の工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２の化合物成長層が、ダイシング領域として切断される第１の領域と、前記第１の領域と前記素子形成領域との間に配設される第２の領域と、を有し、前記第１の領域が切断される第４の工程を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記低結晶膜が、非晶質又は多結晶の半導体膜又は金属窒化膜からなることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記化合物半導体層が、三族窒化物からなることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板が、単結晶のＳｉ又はＳｉＣからなることを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
基板と、前記基板上に形成され且つ複数の素子形成領域を有する化合物半導体層と、を備える半導体ウェハの製造方法であって、前記基板上に低結晶膜が選択的に形成される第１の工程と、前記基板上に第１の化合物成長層が形成されるとともに、平面的に見て前記複数の素子形成領域を包囲するように前記低結晶膜上に前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層が形成される第２の工程と、を備えることを特徴とする半導体ウェハの製造方法。
【請求項１】
基板と、前記基板上に形成され且つ素子形成領域を有する化合物半導体層と、前記素子形成領域に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層が、前記基板上において選択的に形成された低結晶膜と、前記基板上に隣接して形成され且つ前記素子形成領域を有する第１の化合物成長層と、平面的に見て前記素子形成領域を包囲するように前記低結晶膜上に隣接して形成され且つ前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２の化合物成長層が、ダイシング領域として切断される第１の領域と、前記第１の領域と前記素子形成領域との間に配設される第２の領域と、を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低結晶膜が、非晶質又は多結晶の半導体膜又は金属窒化膜からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記化合物半導体層が、三族窒化物からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記基板が、単結晶のＳｉ又はＳｉＣからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
基板と、前記基板上に形成され且つ複数の素子形成領域を有する化合物半導体層と、を備える半導体ウェハであって、前記化合物半導体層が、前記基板上において選択的に形成された低結晶膜と、前記基板上に隣接して形成され且つ前記複数の素子形成領域を有する第１の化合物成長層と、平面的に見て前記複数の素子形成領域を包囲するように前記低結晶膜上に隣接して形成され且つ前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層と、を備えることを特徴とする半導体ウェハ。
【請求項７】
基板と、前記基板上に形成され且つ素子形成領域を有する化合物半導体層と、前記素子形成領域に形成された少なくとも１つの半導体素子と、を備える半導体装置の製造方法であって、前記基板上に低結晶膜が選択的に形成される第１の工程と、前記基板上に第１の化合物成長層が形成されるとともに、平面的に見て前記複数の素子形成領域を包囲するように前記低結晶膜上に前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層が形成される第２の工程と、前記素子形成領域に前記少なくとも１つの半導体素子が形成される第３の工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第２の化合物成長層が、ダイシング領域として切断される第１の領域と、前記第１の領域と前記素子形成領域との間に配設される第２の領域と、を有し、前記第１の領域が切断される第４の工程を備えることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記低結晶膜が、非晶質又は多結晶の半導体膜又は金属窒化膜からなることを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記化合物半導体層が、三族窒化物からなることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記基板が、単結晶のＳｉ又はＳｉＣからなることを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
基板と、前記基板上に形成され且つ複数の素子形成領域を有する化合物半導体層と、を備える半導体ウェハの製造方法であって、前記基板上に低結晶膜が選択的に形成される第１の工程と、前記基板上に第１の化合物成長層が形成されるとともに、平面的に見て前記複数の素子形成領域を包囲するように前記低結晶膜上に前記第１の化合物成長層よりも低い結晶性を有する第２の化合物成長層が形成される第２の工程と、を備えることを特徴とする半導体ウェハの製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−１７１６３９（Ｐ２０１１−１７１６３９Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３５９４９（Ｐ２０１０−３５９４９）
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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