半導体装置および半導体装置の製造方法
【課題】良好な性能の半導体装置を低コストで提供する。
【解決手段】実施形態による半導体装置の製造方法は、非晶質シリコン膜を成膜する工程と、該非晶質シリコン膜の側面に種結晶を作成する工程と、マイクロ波を用いたアニーリングにより上記非晶質シリコン膜の膜厚の方向に直交する方向で上記非晶質シリコン膜の内部へシリコンを結晶成長させる工程と、を持つ。
【解決手段】実施形態による半導体装置の製造方法は、非晶質シリコン膜を成膜する工程と、該非晶質シリコン膜の側面に種結晶を作成する工程と、マイクロ波を用いたアニーリングにより上記非晶質シリコン膜の膜厚の方向に直交する方向で上記非晶質シリコン膜の内部へシリコンを結晶成長させる工程と、を持つ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、シリコン（Ｓｉ）で構成される整流素子（セレクター）の形成方法として、下部電極上に、シリコンの結晶化温度よりも低い温度で不純物を含むアモルファスシリコンを堆積し、その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）でアモルファスシリコンの結晶化と不純物の活性化を同時に行う方法がある。
【０００３】
しかしながら、この方法では、例えばＰＩＮ（Ｐ−ｔｙｐｅ／Ｉ−ｔｙｐｅ／Ｎ−ｔｙｐｅ）型のダイオードに適用した場合、下部電極を種結晶として使用するため、アモルファスシリコン層の膜厚方向へ結晶化が進行し（図４Ｂ参照）、下部電極から上部電極の方向へ縦方向に貫くように結晶粒界が形成される（図４Ｄ参照）。このため、この粒界を通して電流が流れ、オフ電流が大きくなるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８９９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、良好な性能の半導体装置を低コストで提供する。
【課題を解決するための手段】
【０００６】
実施形態による半導体装置の製造方法は、非晶質シリコン膜を成膜する工程と、該非晶質シリコン膜の側面に種結晶を作成する工程と、マイクロ波を用いたアニーリングにより上記非晶質シリコン膜の膜厚の方向に直交する方向で上記非晶質シリコン膜の内部へシリコンを結晶成長させる工程と、を持つ。
【図面の簡単な説明】
【０００７】
【図１】実施の一形態による半導体装置の主要部を示す断面図。
【図２】実施の一形態による半導体装置の製造方法の概略フローを示す図。
【図３Ａ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｂ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｃ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｄ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｅ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｆ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｇ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｈ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｉ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｊ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図４Ａ】比較例による半導体装置の製造方法を説明する略示断面図。
【図４Ｂ】比較例による半導体装置の製造方法を説明する略示断面図。
【図４Ｃ】比較例による半導体装置の製造方法を説明する略示断面図。
【図４Ｄ】比較例による半導体装置の製造方法を説明する略示断面図。
【図５Ａ】比較例におけるＲＴＡ前後の不純物プロファイルを示す図。
【図５Ｂ】図２に示す半導体装置の製造方法におけるアニール前後の不純物プロファイルを示す図。
【発明を実施するための形態】
【０００８】
以下、実施の形態のいくつかについて図面を参照しながら説明する。添付図面において、同一の部分には同一の参照番号を付し、その重複説明は必要な場合に限り行う。
【０００９】
（１）半導体装置
まず、実施の一形態による半導体装置について説明する。図１は、本実施形態であるＰＩＮ型ダイオードを含むＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の主要部を示す断面図である。本実施形態において、ＰＩＮ型ダイオードはＲｅＲＡＭの抵抗変化膜に電流を流すための素子として使用される。
【００１０】
図１に示すＲｅＲＡＭは、ＰＩＮ型ダイオード２０と、ＰＩＮ型ダイオード２０上に順に積層された下部電極２００、抵抗変化膜２１０および上部電極２２０を備える。
【００１１】
ＰＩＮ型ダイオード２０は、下部電極１と、積層体ＬＰ１０と、上部電極１０とを備える。積層体ＬＰ１０は、下部電極１上に順に形成された、Ｎ型多結晶シリコン層１２、ノンドープ（Ｉ型）多結晶シリコンチャネル層１３およびＰ型多結晶シリコン層１４を含む。上部電極１０は、Ｐ型多結晶シリコン層１４の上に配置される。本実施形態において、Ｉ型多結晶シリコンチャネル層１３は例えばノンドープの第１の半導体層に対応する。また、Ｎ型多結晶シリコン層１２およびＰ型多結晶シリコン層１４は、例えば互いに逆導電型の第２および第３の半導体層にそれぞれ対応する。
【００１２】
本実施形態によるダイオードの第１の特徴は、従来のデバイスと比較して大粒径の多結晶シリコンで積層体ＬＰ１０が形成されている点にある。これにより、従来よりも抵抗が小さくなり、優れた動作特性を発揮する。
【００１３】
また、本実施形態によるダイオードの第２の特徴は、図５Ａおよび図５Ｂを参照して後に詳述する通り、積層体ＬＰ１０がマイクロ波の照射によりアモルファスシリコン積層体を結晶化・活性化することにより形成されているので、Ｎ型多結晶シリコン層１２およびＰ型多結晶シリコン層１４の各不純物はＩ型多結晶シリコンチャネル層１３に拡散しない。この結果、従来のデバイスと比較してオフ電流が抑制される。
【００１４】
さらに、本実施形態によるダイオードの第３の特徴は、積層体ＬＰ１内に形成されたシリコン結晶の粒界ＧＢ１が、Ｎ型多結晶シリコン層１２の底面からＰ型多結晶シリコン層１４の頂面へ貫くように形成されることなく、積層体ＬＰ１の両側面間を貫くように形成されている点にある。これにより、ＯＦＦ時に結晶粒界を通して下部電極１と上部電極１０との間に大きなオフ電流が流れるという問題が解消される。
【００１５】
このように、本実施形態によれば、オフ電流が小さく良好な性能を有する半導体装置が提供される。本実施形態の半導体装置は、例えば次記する製造方法により低コストで製造することが可能である。
【００１６】
（２）半導体装置の製造方法
まず、本実施形態による半導体装置の製造方法の概略工程を図２のフロー図を参照しながら説明する。
【００１７】
すなわち、図示しない基板上に下部電極を形成した後（ステップＳ１）、アモルファスシリコンのＰＩＮ積層体を下部電極上に形成する（ステップＳ２）。
【００１８】
次に、各ＰＩＮ積層体の側面に接するように種結晶を作成し（ステップＳ３）、低温でマイクロ波アニールを実行し（ステップＳ４）、これにより、ＰＩＮ積層体の膜厚方向に直交する方向にシリコン結晶を成長させ、ＰＩＮ積層体を多結晶シリコンの積層体にする。
【００１９】
次いで、酸化または窒化により種結晶を絶縁化する（ステップＳ５）。その後は、ＰＩＮ積層体の上に上部電極を形成することにより（ステップＳ６）、ダイオードを完成させる。
【００２０】
以上の各工程を図３Ａ乃至図３Ｅの略示断面図を参照してより詳細に説明する。
【００２１】
まず、図３Ａを参照してステップＳ２によるアモルファスシリコンのＰＩＮ積層体の形成方法の一例を述べる。ＰＨ３／Ｓｉ２Ｈ６／Ｈｅ混合ガスまたはＰＨ３／ＳｉＨ４／Ｈｅ混合ガスを用い、基板温度５００℃にてＰ（リン）がドープされたＮ型のアモルファスシリコン膜２を２５ｎｍの膜厚で成膜する。Ｎ型アモルファスシリコン膜２の成膜工程に連続して、ＳｉＨ４ガスまたはＳｉ２Ｈ６ガスを用い、基板温度５００℃にて何もドープされていない（Ｉｎｔｒｉｎｓｉｃ）アモルファスシリコン膜３を４０ｎｍの膜厚で成膜する。さらにノンドープアモルファスシリコン膜３の成膜工程に連続して、ＳｉＨ４／Ｈ２／ＢＣｌ３混合ガスまたは、Ｓｉ２Ｈ６／Ｈ２／ＢＣｌ３混合ガスを用い、５００℃にてＢ（ボロン）がドープされたＰ型のアモルファスＳｉ膜４を２５ｎｍの膜厚で成膜する。これにより、アモルファスシリコンでなるＰＩＮ積層体ＬＰ１が形成される。
【００２２】
本実施形態において、ノンドープアモルファスシリコン膜３は例えば第１の半導体層に対応する。また、Ｐ（リン）ドープアモルファスシリコン膜２およびＢ（ボロン）ドープアモルファスＳｉ膜４は、例えば第２および第３の半導体層にそれぞれ対応し、または、例えば第３および第２の半導体層にそれぞれ対応する。
【００２３】
次に、ステップＳ３の具体的工程を説明する。
【００２４】
まず、図３Ｂに示すように、レジストを用いたフォトリソグラフィにより、アモルファスシリコンＰＩＮ積層体ＬＰ１中でダイオードを形成しない領域に、下部電極１が露出するまでアモルファスシリコン膜２〜４を選択的に除去して開口ＴＲを形成する。
【００２５】
次に、図３Ｃに示すように、ＣＶＤ法を用いて開口ＴＲを埋め込むように、種結晶１５を作成する。種結晶としては、Ａｌ，Ｔｉ，Ｎｉ，Ｃｕ，Ｉｎ，Ｍｏ、ＳｉＧｅ，Ｓｉ，Ｇｅ，Ｃｏ，Ｐｄ，Ｗ、Ｇａ，Ｂ、Ｓｎ、のいずれか、またはこれらのシリサイドのいずれかを用いる。
【００２６】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりＰ型のアモルファスＳｉ膜４上の種結晶１５を除去し、これにより、開口ＴＲ内に埋め込まれ各ＰＩＮ積層体ＬＰ１の側面に接する種結晶５とする。
【００２７】
次いで、ステップＳ４の工程では、２．４５ＧＨｚ〜２５ＧＨｚのマイクロ波を３０秒〜３０分の照射時間だけアモルファスシリコンＰＩＮ積層体ＬＰ１に照射する。このときのマイクロ波のパワーは、基板温度が６００℃以下となるように設定し、好ましくは以下の理由から２００℃〜５５０℃の範囲となるように設定する。
【００２８】
すなわち、基板温度が２００℃未満になると、シリコンの結晶化が進行せず、ＰＩＮ積層体ＬＰ１はアモルファスのままである。これに対して、基板温度が２００℃以上となるようにマイクロ波のパワーを上げると種結晶を核としてシリコンの結晶化が進行する。一方で、基板温度が５５０℃を超えると、シリコン膜中に微結晶が形成され、種結晶だけでなく、微結晶も核となってシリコンの結晶成長が起こる。従って、マイクロ波を照射してシリコンを結晶化させる場合の基板温度は、２００〜５５０℃の範囲で実施するのが望ましい。具体的には１０Ｗ／ｃｍ２〜８０ｋＷ／ｃｍ２のパワーを設定する。これにより、ウエハを低温に保つことができる。
【００２９】
マイクロ波を照射することにより、図３Ｅに示すように、アモルファスシリコンＰＩＮ積層体ＬＰ１の開口ＴＲ内に設けた種結晶５からアモルファスシリコンＰＩＮ積層体ＬＰ１の内部へ結晶化が進行してアモルファスシリコン膜が多結晶化する。この結果、図３Ｆに示すように、Ｐ（リン）ドープアモルファスシリコン膜２、ノンドープアモルファスシリコン膜３およびＢ（ボロン）ドープアモルファスＳｉ膜４がそれぞれ、Ｎ型多結晶シリコン層１２、Ｉ型多結晶シリコンチャネル層１３およびＰ型多結晶シリコン層１４となり、アモルファスシリコンＰＩＮ積層体ＬＰ１が多結晶シリコンのＰＩＮ積層体ＬＰ１０となる。
【００３０】
本実施形態によれば、各アモルファスシリコンＰＩＮ積層体ＬＰ１の側面につけた種結晶５から積層体ＬＰ１の膜厚方向に直交する方向においてアモルファスシリコンＰＩＮ積層体ＬＰ１の内部へ結晶化を進めるので、積層体ＬＰ１０内に形成されるシリコン結晶の結晶粒界は、Ｎ型多結晶シリコン層１２の底面からＰ型多結晶シリコン層１４の頂面へ貫くように形成されることなく、図３Ｆの符号ＧＢ１に示すように、各積層体ＬＰ１０の両側面間を貫くように形成される。これにより、ＯＦＦ時に下部電極１と上部電極１０（図１参照）との間で結晶粒界を通して大きなオフ電流が流れるという問題が解消される。
【００３１】
次いで、ステップＳ５の工程において、例えばマイクロ波アニール後の酸化または窒化により、図３Ｇに示すように、種結晶５を絶縁化して金属酸化物８とする。これによってもオフ電流の増大が抑制される。種結晶５の酸化または窒化は、マイクロ波アニール照射後に限ることなく、例えばマイクロ波アニール照射時に雰囲気を連続的に酸化雰囲気にすることによっても可能であり、この場合は工程数を減らすことが可能である。さらに、マイクロ波アニール照射前であっても、種結晶５からの結晶成長を酸化雰囲気化で行えば、種結晶５の絶縁化と結晶成長を同時に行うことができる。
【００３２】
次に、ステップＳ６の工程により、多結晶シリコンＰＩＮ積層体ＬＰ１０および金属酸化物８の上に上部電極１０を形成することにより、ダイオードが得られる。
【００３３】
次いで、図３Ｈに示すように、全面にＲｅＲＡＭ用の下部電極３００、抵抗可変膜３１０および上部電極３２０をこの順に形成する。抵抗可変膜３１０の材料としては、例えば遷移金属酸化物が用いられる。より具体的には、例えば、ＨｆＯ２、ＺｒＯ２、ＮｉＯ、ＴｉＯおよびＴａ２Ｏ５等の遷移金属酸化物を用いることができる。
【００３４】
次いで、レジストを用いたフォトリソグラフィにより、図３Ｉに示すように、上部電極３２０、抵抗可変膜３１０、下部電極３００、積層体ＬＰ１０のうち金属酸化物８が形成された領域を選択的に除去し、上部電極２２０、抵抗可変膜２１０、下部電極２００とする。
【００３５】
最後に、図３Ｊに示すように、層間絶縁膜５００を堆積した後にＣＭＰにより抵抗可変膜２１０上の上部電極２２０を露出させると、図１に示すＲｅＲＡＭが得られる。
【００３６】
ここで、比較例を取り挙げて説明し、これとの対比で本実施形態による半導体装置の製造方法の利点を説明する。
【００３７】
図４Ａ乃至図４Ｄは、比較例による半導体装置の製造方法を説明する略示断面図である。
【００３８】
まず、ＴｉＮ等の下部電極１００上に、Ｐ（リン）ドープＮ型アモルファスシリコン膜２０を堆積し、次に、連続して、ノンドープアモルファスシリコン膜３０を堆積し、さらに、連続してＢ（ボロン）ドープＰ型アモルファスシリコン膜４０を堆積し、図４Ａに示すように、アモルファスシリコンのＰＩＮ積層体ＬＰ１００を形成する。
【００３９】
次に、Ｎ２中あるいは不活性ガス中でＲＴＡを行うことにより、Ｎ型アモルファスシリコン膜２０およびＰ型アモルファスシリコン膜４０を活性化するとともに、同時に下部電極１００を種結晶に用いてアモルファスシリコンＰＩＮ積層体ＬＰ１００の多結晶化を行う。これにより、図４Ｃに示すように、アモルファスシリコンＰＩＮ積層体ＬＰ１００は、Ｎ型多結晶シリコン層１２０、Ｉ型多結晶シリコンチャネル層１３０およびＰ型多結晶シリコン層１４０で構成される多結晶シリコンＰＩＮ積層体ＬＰ２００となる。
【００４０】
Ｎ型アモルファスシリコン膜２０およびＰ型アモルファスシリコン膜４０からノンドープアモルファスシリコン膜３０への不純物の拡散をできるだけ抑制しつつアモルファスシリコン膜を完全に結晶化させるために、ＲＴＡは７００〜７５０℃、１０〜６０秒間の条件で行う。しかしながら、不純物の拡散を完全に抑制することはできず、図４Ｄに示すように、Ｎ層１２０のＰ（リン）やＰ層１４０のＢ（ボロン）がＩｎｔｒｉｎｓｉｃ層（Ｉ層）１３０中に拡散してしまう。このようなＰやＢの混合自体は、Ｉ層の膜厚を厚くすれば、抑制することができる。しかしながら、最終製品の形状に応じて、上部電極をダイオードの上に形成した後に、上部電極、ダイオードおよび下部電極を一括して加工する場合がある。この場合、ダイオード全体の高さは加工の容易性から９０ｎｍ以下が望ましい。しかし、ダイオードの高さが９０ｎｍ以下になると、十分な厚さのＩ層を得ることは難しくなる。このように、ダイオードの加工容易性とＩ層の厚さとはトレードオフの関係にある。
【００４１】
図５Ａは、９０ｎｍの厚さのダイオードに対して、７５０℃、６０秒のＲＴＡを行った場合の、ＲＴＡ前後の不純物プロファイルを示す。同図からわかるように、この参考例によれば、１Ｅ１７ｃｍ−３台の濃度で、各不純物がＩ層内に混ざっていることが分かる。この場合は、オフ電流が大きいという問題が発生する。
【００４２】
これに対して本実施形態によれば、アモルファスシリコンＰＩＮ積層体ＬＰ１の側面に接するように種結晶５を作成し、これを核として積層体ＬＰ１の内部へ結晶を成長させる際に、マイクロ波を用いたアニールを行う。これにより、２００〜５５０℃という低温でもシリコンの結晶化ができ、かつ、アニール温度が６００℃以下と低いので、図５Ｂに示すように、Ｉ層への不純物の拡散を完全に抑制しつつ、大粒径の多結晶シリコンでなる低抵抗のＰＩＮ積層体を形成することができる。マイクロ波の照射により、シリコン中で分極反転が起きるため、例えば５００℃以下の低温でも、従来のランプアニールやファーネスアニールよりも短時間でシリコンの結晶成長を起こすことができ、なおかつ、薄膜においては大粒径化が可能となる。
【００４３】
また、比較例のように、アモルファスシリコン膜の下端や上端に種結晶を作成すると、図４Ｃの符号ＧＢ１００に示すように、結晶粒界がダイオードを上下に貫くように形成されてしまう。特に、結晶粒界ＧＢ１００が多く存在する場合、後工程の熱処理などで、粒界拡散が起こることがある。その場合は、粒界そのものが電流導通部となり、ＰＩＮ型ダイオードに対して、逆方向に電圧をかけた場合の逆電流が増加するという問題が発生する。
【００４４】
これに対して、本実施形態による半導体装置の製造方法によれば、図３Ｅに示す結晶粒界ＧＢ１のように、ダイオードを、一方側の側面から他方側の側面へ横方向に貫く結晶粒界が形成される。これにより、比較例のような結晶粒界ＧＢ１００を通じたオフ電流を減らすことができる。また、シリコン結晶の粒界が多く存在するために、後工程の熱処理などで粒界拡散が起こる場合でも、粒界そのものが電流導通部となってＰＩＮ型ダイオードに対して逆方向に電圧をかけた場合の逆電流が増加するという問題も発生しない。
【００４５】
このように、本実施形態の半導体装置の製造方法によれば、高いスループットで低コストの半導体デバイスを製造できることに加え、大粒径の多結晶シリコン膜を得ることができるので、抵抗低減による半導体デバイスの性能向上も実現することができる。
【００４６】
（３）その他
上記説明では、ＰＩＮ型ダイオードおよびその製造方法を取り挙げたが、これはあくまでも一例であり、上記実施形態は、例えばＮＩＰ型ダイオードにも勿論適用可能である。また、ダイオードだけでなく、ＰＮＰ型やＮＰＮ型のパンチスルー型セレクターにも同様に適用可能である。この場合、ＰＮＰ型であれば、例えばＮ型半導体層が第１の半導体層に対応し、これを間に挟む２つのＰ型半導体層が例えば第２および第３の半導体層に対応する。また、ＮＰＮ型であれば、例えばＰ型半導体層が第１の半導体層に対応し、これを間に挟む２つのＮ型半導体層が例えば第２および第３の半導体層に対応する。ＰＮＰ型の場合、Ｎ層の不純物濃度はＰ層よりも低く、ＮＰＮ型の場合、Ｐ層の不純物濃度はＮ層よりも低くなる構造となる。ＮＰＮ型を取り挙げてその製造方法の一例を簡単に説明すると、まず、ＮＩＮ構造の積層膜を形成し、イオン注入法でボロン（Ｂ）を１×１０１３cm−２のドーズ量でＩ層の中心付近に、不純物が到達する加速エネルギで注入し、その後アニールにより不純物を拡散させればよい。
【００４７】
さらに、上記説明ではアモルファスシリコンの積層体に対する多結晶化を取り挙げたが、上述した実施形態の製造方法は、単層のアモルファスシリコンの多結晶化にも適用可能であり、例えばＢｉＣＳ（Ｂｉｔ ｃｏｓｔ ｓｃａｌａｂｌｅ）Ｆｌａｓｈメモリのチャネル層に用いた場合は、熱処理温度が低いために、例えば周辺トランジスタでＳｕｒｆａｃｅ耐圧やＪｕｎｃｔｉｏｎ耐圧が劣化するなどの問題が発生することもない。
【符号の説明】
【００４８】
１：下部電極
２：Ｐ（リン）ドープＮ型アモルファスシリコン膜
３：ノンドープアモルファスシリコン膜
４：Ｂ（ボロン）ドープＰ型アモルファスＳｉ膜
５：種結晶
１２：Ｎ型多結晶シリコン層
１３：Ｉ型多結晶シリコンチャネル層
１４：Ｐ型多結晶シリコン層
ＧＢ１：シリコン結晶の粒界
ＬＰ１：アモルファスシリコンＰＩＮ積層体
ＬＰ１０：多結晶シリコンＰＩＮ積層体
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、シリコン（Ｓｉ）で構成される整流素子（セレクター）の形成方法として、下部電極上に、シリコンの結晶化温度よりも低い温度で不純物を含むアモルファスシリコンを堆積し、その後、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）でアモルファスシリコンの結晶化と不純物の活性化を同時に行う方法がある。
【０００３】
しかしながら、この方法では、例えばＰＩＮ（Ｐ−ｔｙｐｅ／Ｉ−ｔｙｐｅ／Ｎ−ｔｙｐｅ）型のダイオードに適用した場合、下部電極を種結晶として使用するため、アモルファスシリコン層の膜厚方向へ結晶化が進行し（図４Ｂ参照）、下部電極から上部電極の方向へ縦方向に貫くように結晶粒界が形成される（図４Ｄ参照）。このため、この粒界を通して電流が流れ、オフ電流が大きくなるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８９９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、良好な性能の半導体装置を低コストで提供する。
【課題を解決するための手段】
【０００６】
実施形態による半導体装置の製造方法は、非晶質シリコン膜を成膜する工程と、該非晶質シリコン膜の側面に種結晶を作成する工程と、マイクロ波を用いたアニーリングにより上記非晶質シリコン膜の膜厚の方向に直交する方向で上記非晶質シリコン膜の内部へシリコンを結晶成長させる工程と、を持つ。
【図面の簡単な説明】
【０００７】
【図１】実施の一形態による半導体装置の主要部を示す断面図。
【図２】実施の一形態による半導体装置の製造方法の概略フローを示す図。
【図３Ａ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｂ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｃ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｄ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｅ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｆ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｇ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｈ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｉ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図３Ｊ】図２に示す半導体装置の製造方法を説明する略示断面図。
【図４Ａ】比較例による半導体装置の製造方法を説明する略示断面図。
【図４Ｂ】比較例による半導体装置の製造方法を説明する略示断面図。
【図４Ｃ】比較例による半導体装置の製造方法を説明する略示断面図。
【図４Ｄ】比較例による半導体装置の製造方法を説明する略示断面図。
【図５Ａ】比較例におけるＲＴＡ前後の不純物プロファイルを示す図。
【図５Ｂ】図２に示す半導体装置の製造方法におけるアニール前後の不純物プロファイルを示す図。
【発明を実施するための形態】
【０００８】
以下、実施の形態のいくつかについて図面を参照しながら説明する。添付図面において、同一の部分には同一の参照番号を付し、その重複説明は必要な場合に限り行う。
【０００９】
（１）半導体装置
まず、実施の一形態による半導体装置について説明する。図１は、本実施形態であるＰＩＮ型ダイオードを含むＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の主要部を示す断面図である。本実施形態において、ＰＩＮ型ダイオードはＲｅＲＡＭの抵抗変化膜に電流を流すための素子として使用される。
【００１０】
図１に示すＲｅＲＡＭは、ＰＩＮ型ダイオード２０と、ＰＩＮ型ダイオード２０上に順に積層された下部電極２００、抵抗変化膜２１０および上部電極２２０を備える。
【００１１】
ＰＩＮ型ダイオード２０は、下部電極１と、積層体ＬＰ１０と、上部電極１０とを備える。積層体ＬＰ１０は、下部電極１上に順に形成された、Ｎ型多結晶シリコン層１２、ノンドープ（Ｉ型）多結晶シリコンチャネル層１３およびＰ型多結晶シリコン層１４を含む。上部電極１０は、Ｐ型多結晶シリコン層１４の上に配置される。本実施形態において、Ｉ型多結晶シリコンチャネル層１３は例えばノンドープの第１の半導体層に対応する。また、Ｎ型多結晶シリコン層１２およびＰ型多結晶シリコン層１４は、例えば互いに逆導電型の第２および第３の半導体層にそれぞれ対応する。
【００１２】
本実施形態によるダイオードの第１の特徴は、従来のデバイスと比較して大粒径の多結晶シリコンで積層体ＬＰ１０が形成されている点にある。これにより、従来よりも抵抗が小さくなり、優れた動作特性を発揮する。
【００１３】
また、本実施形態によるダイオードの第２の特徴は、図５Ａおよび図５Ｂを参照して後に詳述する通り、積層体ＬＰ１０がマイクロ波の照射によりアモルファスシリコン積層体を結晶化・活性化することにより形成されているので、Ｎ型多結晶シリコン層１２およびＰ型多結晶シリコン層１４の各不純物はＩ型多結晶シリコンチャネル層１３に拡散しない。この結果、従来のデバイスと比較してオフ電流が抑制される。
【００１４】
さらに、本実施形態によるダイオードの第３の特徴は、積層体ＬＰ１内に形成されたシリコン結晶の粒界ＧＢ１が、Ｎ型多結晶シリコン層１２の底面からＰ型多結晶シリコン層１４の頂面へ貫くように形成されることなく、積層体ＬＰ１の両側面間を貫くように形成されている点にある。これにより、ＯＦＦ時に結晶粒界を通して下部電極１と上部電極１０との間に大きなオフ電流が流れるという問題が解消される。
【００１５】
このように、本実施形態によれば、オフ電流が小さく良好な性能を有する半導体装置が提供される。本実施形態の半導体装置は、例えば次記する製造方法により低コストで製造することが可能である。
【００１６】
（２）半導体装置の製造方法
まず、本実施形態による半導体装置の製造方法の概略工程を図２のフロー図を参照しながら説明する。
【００１７】
すなわち、図示しない基板上に下部電極を形成した後（ステップＳ１）、アモルファスシリコンのＰＩＮ積層体を下部電極上に形成する（ステップＳ２）。
【００１８】
次に、各ＰＩＮ積層体の側面に接するように種結晶を作成し（ステップＳ３）、低温でマイクロ波アニールを実行し（ステップＳ４）、これにより、ＰＩＮ積層体の膜厚方向に直交する方向にシリコン結晶を成長させ、ＰＩＮ積層体を多結晶シリコンの積層体にする。
【００１９】
次いで、酸化または窒化により種結晶を絶縁化する（ステップＳ５）。その後は、ＰＩＮ積層体の上に上部電極を形成することにより（ステップＳ６）、ダイオードを完成させる。
【００２０】
以上の各工程を図３Ａ乃至図３Ｅの略示断面図を参照してより詳細に説明する。
【００２１】
まず、図３Ａを参照してステップＳ２によるアモルファスシリコンのＰＩＮ積層体の形成方法の一例を述べる。ＰＨ３／Ｓｉ２Ｈ６／Ｈｅ混合ガスまたはＰＨ３／ＳｉＨ４／Ｈｅ混合ガスを用い、基板温度５００℃にてＰ（リン）がドープされたＮ型のアモルファスシリコン膜２を２５ｎｍの膜厚で成膜する。Ｎ型アモルファスシリコン膜２の成膜工程に連続して、ＳｉＨ４ガスまたはＳｉ２Ｈ６ガスを用い、基板温度５００℃にて何もドープされていない（Ｉｎｔｒｉｎｓｉｃ）アモルファスシリコン膜３を４０ｎｍの膜厚で成膜する。さらにノンドープアモルファスシリコン膜３の成膜工程に連続して、ＳｉＨ４／Ｈ２／ＢＣｌ３混合ガスまたは、Ｓｉ２Ｈ６／Ｈ２／ＢＣｌ３混合ガスを用い、５００℃にてＢ（ボロン）がドープされたＰ型のアモルファスＳｉ膜４を２５ｎｍの膜厚で成膜する。これにより、アモルファスシリコンでなるＰＩＮ積層体ＬＰ１が形成される。
【００２２】
本実施形態において、ノンドープアモルファスシリコン膜３は例えば第１の半導体層に対応する。また、Ｐ（リン）ドープアモルファスシリコン膜２およびＢ（ボロン）ドープアモルファスＳｉ膜４は、例えば第２および第３の半導体層にそれぞれ対応し、または、例えば第３および第２の半導体層にそれぞれ対応する。
【００２３】
次に、ステップＳ３の具体的工程を説明する。
【００２４】
まず、図３Ｂに示すように、レジストを用いたフォトリソグラフィにより、アモルファスシリコンＰＩＮ積層体ＬＰ１中でダイオードを形成しない領域に、下部電極１が露出するまでアモルファスシリコン膜２〜４を選択的に除去して開口ＴＲを形成する。
【００２５】
次に、図３Ｃに示すように、ＣＶＤ法を用いて開口ＴＲを埋め込むように、種結晶１５を作成する。種結晶としては、Ａｌ，Ｔｉ，Ｎｉ，Ｃｕ，Ｉｎ，Ｍｏ、ＳｉＧｅ，Ｓｉ，Ｇｅ，Ｃｏ，Ｐｄ，Ｗ、Ｇａ，Ｂ、Ｓｎ、のいずれか、またはこれらのシリサイドのいずれかを用いる。
【００２６】
続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりＰ型のアモルファスＳｉ膜４上の種結晶１５を除去し、これにより、開口ＴＲ内に埋め込まれ各ＰＩＮ積層体ＬＰ１の側面に接する種結晶５とする。
【００２７】
次いで、ステップＳ４の工程では、２．４５ＧＨｚ〜２５ＧＨｚのマイクロ波を３０秒〜３０分の照射時間だけアモルファスシリコンＰＩＮ積層体ＬＰ１に照射する。このときのマイクロ波のパワーは、基板温度が６００℃以下となるように設定し、好ましくは以下の理由から２００℃〜５５０℃の範囲となるように設定する。
【００２８】
すなわち、基板温度が２００℃未満になると、シリコンの結晶化が進行せず、ＰＩＮ積層体ＬＰ１はアモルファスのままである。これに対して、基板温度が２００℃以上となるようにマイクロ波のパワーを上げると種結晶を核としてシリコンの結晶化が進行する。一方で、基板温度が５５０℃を超えると、シリコン膜中に微結晶が形成され、種結晶だけでなく、微結晶も核となってシリコンの結晶成長が起こる。従って、マイクロ波を照射してシリコンを結晶化させる場合の基板温度は、２００〜５５０℃の範囲で実施するのが望ましい。具体的には１０Ｗ／ｃｍ２〜８０ｋＷ／ｃｍ２のパワーを設定する。これにより、ウエハを低温に保つことができる。
【００２９】
マイクロ波を照射することにより、図３Ｅに示すように、アモルファスシリコンＰＩＮ積層体ＬＰ１の開口ＴＲ内に設けた種結晶５からアモルファスシリコンＰＩＮ積層体ＬＰ１の内部へ結晶化が進行してアモルファスシリコン膜が多結晶化する。この結果、図３Ｆに示すように、Ｐ（リン）ドープアモルファスシリコン膜２、ノンドープアモルファスシリコン膜３およびＢ（ボロン）ドープアモルファスＳｉ膜４がそれぞれ、Ｎ型多結晶シリコン層１２、Ｉ型多結晶シリコンチャネル層１３およびＰ型多結晶シリコン層１４となり、アモルファスシリコンＰＩＮ積層体ＬＰ１が多結晶シリコンのＰＩＮ積層体ＬＰ１０となる。
【００３０】
本実施形態によれば、各アモルファスシリコンＰＩＮ積層体ＬＰ１の側面につけた種結晶５から積層体ＬＰ１の膜厚方向に直交する方向においてアモルファスシリコンＰＩＮ積層体ＬＰ１の内部へ結晶化を進めるので、積層体ＬＰ１０内に形成されるシリコン結晶の結晶粒界は、Ｎ型多結晶シリコン層１２の底面からＰ型多結晶シリコン層１４の頂面へ貫くように形成されることなく、図３Ｆの符号ＧＢ１に示すように、各積層体ＬＰ１０の両側面間を貫くように形成される。これにより、ＯＦＦ時に下部電極１と上部電極１０（図１参照）との間で結晶粒界を通して大きなオフ電流が流れるという問題が解消される。
【００３１】
次いで、ステップＳ５の工程において、例えばマイクロ波アニール後の酸化または窒化により、図３Ｇに示すように、種結晶５を絶縁化して金属酸化物８とする。これによってもオフ電流の増大が抑制される。種結晶５の酸化または窒化は、マイクロ波アニール照射後に限ることなく、例えばマイクロ波アニール照射時に雰囲気を連続的に酸化雰囲気にすることによっても可能であり、この場合は工程数を減らすことが可能である。さらに、マイクロ波アニール照射前であっても、種結晶５からの結晶成長を酸化雰囲気化で行えば、種結晶５の絶縁化と結晶成長を同時に行うことができる。
【００３２】
次に、ステップＳ６の工程により、多結晶シリコンＰＩＮ積層体ＬＰ１０および金属酸化物８の上に上部電極１０を形成することにより、ダイオードが得られる。
【００３３】
次いで、図３Ｈに示すように、全面にＲｅＲＡＭ用の下部電極３００、抵抗可変膜３１０および上部電極３２０をこの順に形成する。抵抗可変膜３１０の材料としては、例えば遷移金属酸化物が用いられる。より具体的には、例えば、ＨｆＯ２、ＺｒＯ２、ＮｉＯ、ＴｉＯおよびＴａ２Ｏ５等の遷移金属酸化物を用いることができる。
【００３４】
次いで、レジストを用いたフォトリソグラフィにより、図３Ｉに示すように、上部電極３２０、抵抗可変膜３１０、下部電極３００、積層体ＬＰ１０のうち金属酸化物８が形成された領域を選択的に除去し、上部電極２２０、抵抗可変膜２１０、下部電極２００とする。
【００３５】
最後に、図３Ｊに示すように、層間絶縁膜５００を堆積した後にＣＭＰにより抵抗可変膜２１０上の上部電極２２０を露出させると、図１に示すＲｅＲＡＭが得られる。
【００３６】
ここで、比較例を取り挙げて説明し、これとの対比で本実施形態による半導体装置の製造方法の利点を説明する。
【００３７】
図４Ａ乃至図４Ｄは、比較例による半導体装置の製造方法を説明する略示断面図である。
【００３８】
まず、ＴｉＮ等の下部電極１００上に、Ｐ（リン）ドープＮ型アモルファスシリコン膜２０を堆積し、次に、連続して、ノンドープアモルファスシリコン膜３０を堆積し、さらに、連続してＢ（ボロン）ドープＰ型アモルファスシリコン膜４０を堆積し、図４Ａに示すように、アモルファスシリコンのＰＩＮ積層体ＬＰ１００を形成する。
【００３９】
次に、Ｎ２中あるいは不活性ガス中でＲＴＡを行うことにより、Ｎ型アモルファスシリコン膜２０およびＰ型アモルファスシリコン膜４０を活性化するとともに、同時に下部電極１００を種結晶に用いてアモルファスシリコンＰＩＮ積層体ＬＰ１００の多結晶化を行う。これにより、図４Ｃに示すように、アモルファスシリコンＰＩＮ積層体ＬＰ１００は、Ｎ型多結晶シリコン層１２０、Ｉ型多結晶シリコンチャネル層１３０およびＰ型多結晶シリコン層１４０で構成される多結晶シリコンＰＩＮ積層体ＬＰ２００となる。
【００４０】
Ｎ型アモルファスシリコン膜２０およびＰ型アモルファスシリコン膜４０からノンドープアモルファスシリコン膜３０への不純物の拡散をできるだけ抑制しつつアモルファスシリコン膜を完全に結晶化させるために、ＲＴＡは７００〜７５０℃、１０〜６０秒間の条件で行う。しかしながら、不純物の拡散を完全に抑制することはできず、図４Ｄに示すように、Ｎ層１２０のＰ（リン）やＰ層１４０のＢ（ボロン）がＩｎｔｒｉｎｓｉｃ層（Ｉ層）１３０中に拡散してしまう。このようなＰやＢの混合自体は、Ｉ層の膜厚を厚くすれば、抑制することができる。しかしながら、最終製品の形状に応じて、上部電極をダイオードの上に形成した後に、上部電極、ダイオードおよび下部電極を一括して加工する場合がある。この場合、ダイオード全体の高さは加工の容易性から９０ｎｍ以下が望ましい。しかし、ダイオードの高さが９０ｎｍ以下になると、十分な厚さのＩ層を得ることは難しくなる。このように、ダイオードの加工容易性とＩ層の厚さとはトレードオフの関係にある。
【００４１】
図５Ａは、９０ｎｍの厚さのダイオードに対して、７５０℃、６０秒のＲＴＡを行った場合の、ＲＴＡ前後の不純物プロファイルを示す。同図からわかるように、この参考例によれば、１Ｅ１７ｃｍ−３台の濃度で、各不純物がＩ層内に混ざっていることが分かる。この場合は、オフ電流が大きいという問題が発生する。
【００４２】
これに対して本実施形態によれば、アモルファスシリコンＰＩＮ積層体ＬＰ１の側面に接するように種結晶５を作成し、これを核として積層体ＬＰ１の内部へ結晶を成長させる際に、マイクロ波を用いたアニールを行う。これにより、２００〜５５０℃という低温でもシリコンの結晶化ができ、かつ、アニール温度が６００℃以下と低いので、図５Ｂに示すように、Ｉ層への不純物の拡散を完全に抑制しつつ、大粒径の多結晶シリコンでなる低抵抗のＰＩＮ積層体を形成することができる。マイクロ波の照射により、シリコン中で分極反転が起きるため、例えば５００℃以下の低温でも、従来のランプアニールやファーネスアニールよりも短時間でシリコンの結晶成長を起こすことができ、なおかつ、薄膜においては大粒径化が可能となる。
【００４３】
また、比較例のように、アモルファスシリコン膜の下端や上端に種結晶を作成すると、図４Ｃの符号ＧＢ１００に示すように、結晶粒界がダイオードを上下に貫くように形成されてしまう。特に、結晶粒界ＧＢ１００が多く存在する場合、後工程の熱処理などで、粒界拡散が起こることがある。その場合は、粒界そのものが電流導通部となり、ＰＩＮ型ダイオードに対して、逆方向に電圧をかけた場合の逆電流が増加するという問題が発生する。
【００４４】
これに対して、本実施形態による半導体装置の製造方法によれば、図３Ｅに示す結晶粒界ＧＢ１のように、ダイオードを、一方側の側面から他方側の側面へ横方向に貫く結晶粒界が形成される。これにより、比較例のような結晶粒界ＧＢ１００を通じたオフ電流を減らすことができる。また、シリコン結晶の粒界が多く存在するために、後工程の熱処理などで粒界拡散が起こる場合でも、粒界そのものが電流導通部となってＰＩＮ型ダイオードに対して逆方向に電圧をかけた場合の逆電流が増加するという問題も発生しない。
【００４５】
このように、本実施形態の半導体装置の製造方法によれば、高いスループットで低コストの半導体デバイスを製造できることに加え、大粒径の多結晶シリコン膜を得ることができるので、抵抗低減による半導体デバイスの性能向上も実現することができる。
【００４６】
（３）その他
上記説明では、ＰＩＮ型ダイオードおよびその製造方法を取り挙げたが、これはあくまでも一例であり、上記実施形態は、例えばＮＩＰ型ダイオードにも勿論適用可能である。また、ダイオードだけでなく、ＰＮＰ型やＮＰＮ型のパンチスルー型セレクターにも同様に適用可能である。この場合、ＰＮＰ型であれば、例えばＮ型半導体層が第１の半導体層に対応し、これを間に挟む２つのＰ型半導体層が例えば第２および第３の半導体層に対応する。また、ＮＰＮ型であれば、例えばＰ型半導体層が第１の半導体層に対応し、これを間に挟む２つのＮ型半導体層が例えば第２および第３の半導体層に対応する。ＰＮＰ型の場合、Ｎ層の不純物濃度はＰ層よりも低く、ＮＰＮ型の場合、Ｐ層の不純物濃度はＮ層よりも低くなる構造となる。ＮＰＮ型を取り挙げてその製造方法の一例を簡単に説明すると、まず、ＮＩＮ構造の積層膜を形成し、イオン注入法でボロン（Ｂ）を１×１０１３cm−２のドーズ量でＩ層の中心付近に、不純物が到達する加速エネルギで注入し、その後アニールにより不純物を拡散させればよい。
【００４７】
さらに、上記説明ではアモルファスシリコンの積層体に対する多結晶化を取り挙げたが、上述した実施形態の製造方法は、単層のアモルファスシリコンの多結晶化にも適用可能であり、例えばＢｉＣＳ（Ｂｉｔ ｃｏｓｔ ｓｃａｌａｂｌｅ）Ｆｌａｓｈメモリのチャネル層に用いた場合は、熱処理温度が低いために、例えば周辺トランジスタでＳｕｒｆａｃｅ耐圧やＪｕｎｃｔｉｏｎ耐圧が劣化するなどの問題が発生することもない。
【符号の説明】
【００４８】
１：下部電極
２：Ｐ（リン）ドープＮ型アモルファスシリコン膜
３：ノンドープアモルファスシリコン膜
４：Ｂ（ボロン）ドープＰ型アモルファスＳｉ膜
５：種結晶
１２：Ｎ型多結晶シリコン層
１３：Ｉ型多結晶シリコンチャネル層
１４：Ｐ型多結晶シリコン層
ＧＢ１：シリコン結晶の粒界
ＬＰ１：アモルファスシリコンＰＩＮ積層体
ＬＰ１０：多結晶シリコンＰＩＮ積層体
【特許請求の範囲】
【請求項１】
ノンドープの第１の半導体層と、前記第１の半導体層を間に挟むように配置された互いに逆導電型の第２および第３の半導体層と、を含む積層体、または第１導電型の第１の半導体層と、前記第１の半導体層を間に挟むように配置された第２導電型の第２および第３の半導体層と、を含む積層体を備え、
前記積層体の半導体結晶の粒界は、前記積層体の底面および頂面間を貫くことなく前記積層体の両側面間を貫くことを特徴とする半導体装置。
【請求項２】
非晶質シリコン膜を成膜する工程と、
前記非晶質シリコン膜の側面に種結晶を作成する工程と、
マイクロ波を用いたアニールを行うことにより、前記非晶質シリコン膜の膜厚の方向に直交する方向にシリコンを前記非晶質シリコン膜の内部へ結晶成長させる工程と、
を備える半導体装置の製造方法。
【請求項３】
非晶質シリコン層を含む積層体を形成する工程と、
前記積層体の側面に種結晶を作成する工程と、
マイクロ波を用いたアニールを行うことにより、前記積層体の膜厚の方向に直交する方向にシリコンを前記積層体の内部へ結晶成長させる工程と、
を備える半導体装置の製造方法。
【請求項４】
前記アニールは２００℃以上５５０℃以下の範囲の温度で行われることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
酸化または窒化により前記種結晶を絶縁化する工程をさらに備えることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記の種結晶は、Ａｌ、Ｔｉ、Ｎｉ、Ｃｕ、Ｉｎ、Ｍｏ、ＳｉＧｅ、Ｓｉ、Ｇｅ、Ｃｏ、Ｐｄ、Ｗ、Ｇａ、Ｂ、Ｓｎのいずれか、またはこれらのサリサイドのいずれかを用いて作成されることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記積層体は、実質的にノンドープの第１の非晶質シリコン層と、前記第１の非晶質シリコン層を間に挟むように配置された互いに逆導電型の第２および第３の非晶質シリコン層と、を含むことを特徴とする請求項３および請求項３に係る限りにおける請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
ノンドープの第１の半導体層と、前記第１の半導体層を間に挟むように配置された互いに逆導電型の第２および第３の半導体層と、を含む積層体、または第１導電型の第１の半導体層と、前記第１の半導体層を間に挟むように配置された第２導電型の第２および第３の半導体層と、を含む積層体を備え、
前記積層体の半導体結晶の粒界は、前記積層体の底面および頂面間を貫くことなく前記積層体の両側面間を貫くことを特徴とする半導体装置。
【請求項２】
非晶質シリコン膜を成膜する工程と、
前記非晶質シリコン膜の側面に種結晶を作成する工程と、
マイクロ波を用いたアニールを行うことにより、前記非晶質シリコン膜の膜厚の方向に直交する方向にシリコンを前記非晶質シリコン膜の内部へ結晶成長させる工程と、
を備える半導体装置の製造方法。
【請求項３】
非晶質シリコン層を含む積層体を形成する工程と、
前記積層体の側面に種結晶を作成する工程と、
マイクロ波を用いたアニールを行うことにより、前記積層体の膜厚の方向に直交する方向にシリコンを前記積層体の内部へ結晶成長させる工程と、
を備える半導体装置の製造方法。
【請求項４】
前記アニールは２００℃以上５５０℃以下の範囲の温度で行われることを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
酸化または窒化により前記種結晶を絶縁化する工程をさらに備えることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記の種結晶は、Ａｌ、Ｔｉ、Ｎｉ、Ｃｕ、Ｉｎ、Ｍｏ、ＳｉＧｅ、Ｓｉ、Ｇｅ、Ｃｏ、Ｐｄ、Ｗ、Ｇａ、Ｂ、Ｓｎのいずれか、またはこれらのサリサイドのいずれかを用いて作成されることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記積層体は、実質的にノンドープの第１の非晶質シリコン層と、前記第１の非晶質シリコン層を間に挟むように配置された互いに逆導電型の第２および第３の非晶質シリコン層と、を含むことを特徴とする請求項３および請求項３に係る限りにおける請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５Ａ】
【図５Ｂ】
【公開番号】特開２０１２−４３９４１（Ｐ２０１２−４３９４１Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８３１５４（Ｐ２０１０−１８３１５４）
【出願日】平成２２年８月１８日（２０１０．８．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月１８日（２０１０．８．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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