半導体装置とその異常予測方法
【課題】動作異常を事前に予測し、故障箇所により異常動作時の動作を変更可能とする半導体装置と方法の提供。
【解決手段】第１のＣＰＵ１０１と、前記第１のＣＰＵと同一又は同等の構成を有する第２のＣＰＵ１０２と、前記第１のＣＰＵの出力と前記第２のＣＰＵの出力を比較する比較器１０３と、を備え、前記第２のＣＰＵは、前記第１のＣＰＵよりも動作マージンが低くなるように作りこまれており、前記第１のＣＰＵと前記第２のＣＰＵへ同一の信号を入力し、第１のＣＰＵ１０１と第２のＣＰＵ１０２の出力の比較結果の不一致を検出することで、異常の予測が行われる。比較器での比較結果がエラーを示すとき、装置をリセットするリセット制御回路１０４を備えている。
【解決手段】第１のＣＰＵ１０１と、前記第１のＣＰＵと同一又は同等の構成を有する第２のＣＰＵ１０２と、前記第１のＣＰＵの出力と前記第２のＣＰＵの出力を比較する比較器１０３と、を備え、前記第２のＣＰＵは、前記第１のＣＰＵよりも動作マージンが低くなるように作りこまれており、前記第１のＣＰＵと前記第２のＣＰＵへ同一の信号を入力し、第１のＣＰＵ１０１と第２のＣＰＵ１０２の出力の比較結果の不一致を検出することで、異常の予測が行われる。比較器での比較結果がエラーを示すとき、装置をリセットするリセット制御回路１０４を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、異常動作を事前に予測可能とした半導体装置と方法に関する。
【背景技術】
【０００２】
半導体装置は、電源電圧、温度等の使用環境あるいは経時変化等により、その動作特性が変動する。このため、動作保証外の温度での使用等による半導体装置の異常動作を事前に検出を行い、異常動作が発生した箇所（故障箇所）に応じて、装置の動作を変更する等の対策が必要とされる。しかしながら、故障箇所を特定する機能を備えていない従来の半導体装置では、故障箇所によって故障時の動作を変えることはできない。
【０００３】
故障発生前に壊れそうになっている集積回路装置を検出可能とするための構成として、例えば特許文献１には、集積回路装置内に、本来の機能を果たす本体回路と独立して評価用回路を設け、この評価用回路には、本体回路を動作させるクロックよりも周波数が高いクロックを入力して動作させる構成が開示されている。特許文献１においては、本体回路を動作させるクロックよりも高い周波数のクロックで評価用回路を動作させており、高い周波数のクロックで動作する評価用回路は、本体回路よりも早く劣化する。この劣化は、通常、評価用回路の出力信号の遅延に現れ、この遅延を検出する劣化検出部を設けることで、評価用回路の劣化を検出している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２７７０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に本発明による関連技術の分析を与える。
【０００６】
上記特許文献１の構成においては、検査対象の回路とは別に検査用の回路（評価用回路）を使用しているため、製品全体の劣化の事前検知は可能であるものの、製品の何処の箇所が実際に故障しているのかを特定することはできない。すなわち、本体回路とは独立の評価用回路の劣化が検出されるだけである。このため、本来の機能を果たす本体回路における故障箇所に対応して装置の動作を変更することはできない。
【０００７】
したがって、本発明の目的は、故障が発生しそうであることを検出可能とし、故障発生が予測された箇所に応じて、動作を変更可能とした半導体装置と異常予測方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、第１の回路と、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路と、前記第１の回路の出力と前記第２の回路の出力を比較する比較器と、を備え、前記第１の回路と前記第２の回路へ同一の信号を入力し、前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、前記不一致の検出に対応して予め定められた所定の動作が行われる半導体装置が提供される。
【０００９】
本発明によれば、第１の回路に対して、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路を設け、
前記第１の回路と前記第２の回路へ同一の信号を入力し、比較器で前記第１の回路と前記第２の回路の出力を比較し、
前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、動作異常と予測し、予め定められた所定の動作が行われる、異常予測方法が提供される。
【発明の効果】
【００１０】
本発明によれば、故障が発生しそうであることを故障が実際に発生する前に検出可能とし、故障発生が予測された箇所に応じて、動作を変更することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第１の実施形態における動作マージンの設定例を説明する図である。
【図３】本発明の第１の実施形態の動作を説明するタイミング図である。
【図４】本発明の第２の実施形態の構成を示す図である。
【図５】本発明の第１の実施形態における第１、第２のＣＰＵの構成を示す図である。
【発明を実施するための形態】
【００１２】
本発明に係る半導体装置においては、第１の回路（例えば図１のＣＰＵ１（マスター）１０１）と、第１の回路と同一又は同等の構成を有し、第１の回路と動作マージンが異なる第２の回路（例えば図１のＣＰＵ２（チェッカー）１０２）と、第１の回路の出力と該第２の回路の出力を比較する比較器（例えば図１の１０３）を備え、第１、第２の回路へ同一の信号を入力し、比較器で、入力した信号に対応する第１、第２の回路の出力に不一致が検出された場合、不一致の検出に対応して、予め定められた所定の動作（図１のリセット制御回路１０４によるリセット動作）が行われる。本発明においては、第２の回路（例えば図１のＣＰＵ２）は第１の回路（例えば図１のＣＰＵ１）よりも動作マージンが低くなるように、製造時等に予め作りこまれており、動作速度、電源電圧、動作温度等の動作環境に応じて、第２の回路は第１の回路よりも先に動作異常となる構成としてもよい。これにより、第１の回路で故障が発生しそうであることを、第１の回路において故障が実際に発生する前の時点で検出可能とし、故障発生が予測された箇所（例えば第１の回路の特定の信号）に応じて、それまで実行して来た動作とは異なる動作に変更することができる。以下、実施形態に即して説明する。
【００１３】
＜実施形態１＞
図１は、本発明の第１の実施形態の半導体装置の構成を示す図である。図１を参照すると、この半導体装置は、第１のＣＰＵ（ＣＰＵ１）１０１と、第２のＣＰＵ（ＣＰＵ２）１０２と、比較器１０３と、リセット（Ｒｅｓｅｔ）制御回路１０４と、内部接続バス１０５と、その他回路１０６と、プログラムＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１０７とを備えている。
【００１４】
第１のＣＰＵ１０１は、プログラムを実行するためＣＰＵであり、マスター（あるいはマスターＣＰＵ）ともいい、第１のＣＰＵ１０１の実行結果により、その他回路１０６の制御を行う。
【００１５】
第２のＣＰＵ１０２は、動作チェック用のＣＰＵであり、チェッカー（あるいはチェッカーＣＰＵ）ともいう。第２のＣＰＵ１０２は、第１のＣＰＵ１０１と同一又は同等の回路構成とされるが、その動作マージン（例えば、動作温度、電源電圧、動作タイミングに対するマージン）は、第１のＣＰＵ１０１の動作マージンよりも、小さく（狭く）なるように作りこまれている。
【００１６】
第１のＣＰＵ１０１と第２のＣＰＵ１０２は、不図示の共通クロックで駆動され、同一のプログラムコード（同一命令）を同一のタイミングで実行する。本実施形態では、第２のＣＰＵ１０２の実行結果は、第１のＣＰＵ１０１の動作結果との比較を行うために用いられる。
【００１７】
プログラムＲＯＭ１０７には、プログラムコード（命令コード）が格納されている。第１のＣＰＵ１０１は、プログラムＲＯＭ１０７に対して読み出しアクセス要求を発行し、プログラムＲＯＭ１０７から読み出されたプログラムコード１１０は、第１、第２のＣＰＵ１０１、１０２に同一サイクルで入力されて実行（同期実行）される。
【００１８】
内部接続バス１０５は、第１のＣＰＵ１０１と、第１のＣＰＵ１０１が制御するその他回路１０６を接続するための内部バスであり、第１のＣＰＵ１０１からの出力（アドレス、データ、制御信号）は、内部接続バス１０５を介してその他回路１０６に転送される。
【００１９】
その他回路１０６からの出力（例えば第１のＣＰＵ１０１からの要求等に対する応答や第１のＣＰＵ１０１に対する割り込み要求）は、内部接続バス１０５を介して転送され、各バスからＣＰＵへの出力１１３は、第１のＣＰＵ１０１、第２のＣＰＵ１０２の両方に共通に入力される。
【００２０】
その他回路１０６は、第１のＣＰＵ１０１でのプログラムコードの実行結果によりバス（１１１、１０５）を介して制御される回路である。特に制限されないが、その他回路１０６は、データを保存するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や周辺ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）等を含む。
【００２１】
第１、第２のＣＰＵ１０１、１０２からの各バスへの出力１１１、１１２は、比較器１０３に入力される。
【００２２】
比較器１０３は、第１、第２のＣＰＵ１０１、１０２からの各バスへの出力１１１、１１２が不一致であることを検出すると、エラー通知１１４をリセット制御回路１０４に供給する。なお、本実施形態において、比較器１０３は、第１、第２のＣＰＵ１０１、１０２から各バスに出力される、アドレス信号同士を比較するアドレス比較器と、データ信号同士を比較するデータ比較器と、制御信号同士を比較する制御信号比較器とを備え（いずれも不図示）、これらの比較器の出力の論理演算（例えばＯＲ演算）により１つでも不一致があった場合、エラー通知１１４を出力する構成としてもよい。さらに、比較器１０３は、クロックサイクルベースで第１、第２のＣＰＵ１０１、１０２からのバスへの出力１１１、１１２を比較する場合、デジタル比較回路（不図示）とクロック信号に基づき生成されるラッチタイミング信号でデジタル比較回路の比較結果を次のクロックサイクルまでラッチするラッチ回路（不図示）を含む構成としてもよい。
【００２３】
リセット制御回路１０４は、比較器１０３から出力されるエラー通知１１４を受け取ると（すなわち比較器１０３での比較結果が不一致のとき）、例えば製品全体を強制リセットする。図１に示す例では、エラー通知１１４を受け取ったリセット制御回路１０４は、リセット信号１１５を、第１、第２のＣＰＵ１０１、１０２、その他回路１０６に入力している。特に制限されないが、リセット制御回路１０４からのリセット信号１１５は、第１、第２のＣＰＵ１０１、１０２にリセット割り込み信号として入力される構成としてもよい。この場合、リセット制御回路１０４からのリセット信号１１５が活性化されると、第１、第２のＣＰＵ１０１、１０２は、これに対する割り込み処理として例えば停止命令（ＨＡＬＴ）を実行するか、シャットダウンプロセスを実行する。その他回路１０６は、リセット制御回路１０４からのリセット信号１１５が活性化されると、動作停止等のリセット動作を実行する。
【００２４】
第２のＣＰＵ１０２は、第１のＣＰＵ１０１と構成は、同一であり、同一クロックで駆動されるが、動作マージン（タイミング、温度、電源等に関する動作マージン）が異なり、第２のＣＰＵ１０２は、動作速度、電源電圧、動作温度等の動作環境に応じて、第１のＣＰＵ１０１よりも先に動作異常となるように作りこまれている。このため、比較器１０３での不一致の検出は、第２のＣＰＵ１０２の誤動作発生を意味している。第２のＣＰＵ１０２の誤動作発生時点では、第１のＣＰＵ１０１は、基本的に、正常動作している。すなわち、本実施形態によれば、第１のＣＰＵ１０１が実際に誤動作（故障）し、致命的エラー等が発生する前の段階で、該故障に対応した動作を実行することができる。
【００２５】
なお、図１の構成例では、比較器１０３からのエラー通知１１４を受けたリセット制御回路１０４は、第１、第２のＣＰＵ１０１、１０２と、その他回路１０６を同時にリセットしているが、比較器１０３での不一致検出時、比較器１０３又はリセット制御回路１０４から、第１のＣＰＵ１０１に対して、第２のＣＰＵ１０２が誤動作していることをアラームとして通知する構成としてもよい。
【００２６】
なお、図１に示した構成は、本発明を適用した半導体装置の一例を例示したものであり、本発明はかかる構成にのみに制限されるものでないことは勿論である。例えばプログラムコードをＲＯＭでなくＲＡＭからフェッチする構成としてもよいことは勿論である。命令キャッシュ等を備えた構成としてもよいことは勿論である。また、その他回路１０６としては、ＲＡＭ以外のメモリ、各種入力装置、インタフェース等備えた構成としてもよいことは勿論である。さらに、図１では、第１、第２のＣＰＵ１０１、１０２と、プログラムＲＯＭ１０７、比較器１０３、リセット制御回路１０４、その他回路１０６等が全て１チップ上に集積化された構成例が示されているが、その一部、例えば第１、第２のＣＰＵ１０１、１０２と比較器１０３、リセット制御回路１０４を１チップ上に実装する構成としてもよいことは勿論である。あるいは、第１、第２のＣＰＵ１０１、１０２の各チップを基板に実装した半導体装置に対しても適用できることは勿論である。
【００２７】
図２は、本発明における動作マージンの作りこみを説明する図である。図２（Ａ）は、図１のＣＰＵ１（マスター）とＣＰＵ２（チェッカー）の電圧−周波数特性を示す図であり、横軸は電源電圧、縦軸は動作周波数である。実線はＣＰＵ１（マスター）の特性、一点鎖線はＣＰＵ２（チェッカー）の特性である。図２（Ｂ）は、図１のＣＰＵ１（マスター）とＣＰＵ２（チェッカー）の温度−周波数特性を示す図であり、横軸は温度（Ｔｊ：接合温度）、縦軸は動作周波数である。実線はＣＰＵ１（マスター）の特性、一点鎖線はＣＰＵ２（チェッカー）の特性である。
【００２８】
図２（Ａ）において、電源電圧範囲は１．１Ｖ〜１．３Ｖである。図２（Ａ）の例では、電源電圧１．１ＶでＣＰＵ２（チェッカー）は動作周波数８０ＭＨｚで動作することは難しくなる（誤動作する）。一方、ＣＰＵ１（マスター）は電源電圧１．１Ｖでも動作周波数８０ＭＨｚ以上で動作する（故障とならない）。
【００２９】
図２（Ｂ）の例では、ＣＰＵ１（マスター）は、接合温度Ｔｊ＝１５０℃において、８０ＭＨｚ以上の周波数のクロックで駆動しても故障とならないが、ＣＰＵ２（チェッカー）は、接合温度Ｔｊ＝１５０℃以上では、８０ＭＨｚより低い周波数のクロックで駆動しないと動作しない（８０ＭＨｚでは動作しない）。ＣＰＵ１（マスター）は、接合温度Ｔｊ＝１５０℃＋ｘで８０ＭＨｚでは動作しなくなる。したがって、この場合、動作周波数８０ＭＨｚに対して、接合温度Ｔｊ＝１５０℃から１５０℃＋ｘが故障予測範囲となり、図１の比較器１０３でエラーが検出され、リセット制御回路１０４によって故障の予測に対応した動作が実行される。
【００３０】
図３は、図１に示した第１の実施形態の半導体装置の動作を説明する図である。図３（Ａ）はタイミング図、図３（Ｂ）は動作−周波数特性を示す図であり、時間は、図３（Ａ）のタイミング図に対応する。第１のＣＰＵ１０１、第２のＣＰＵ１０２の最高動作温度（動作保証温度）はそれぞれ１６０℃、１５０℃（いずれも接合温度Ｔｊ）とする。
【００３１】
図３（Ｃ）は、第１のＣＰＵ１０１、第２のＣＰＵ１０２の各実行プログラム命令と実行結果（バス出力）を例示した図である。第１のＣＰＵ１０１、第２のＣＰＵ１０２は、プログラム命令Ａ、Ｂ、Ｃに対して実行結果１、２、３（この場合、データの値）を出力する。
【００３２】
図３（Ａ）を参照すると、第１のＣＰＵ１０１、第２のＣＰＵ１０２はタイミング１でプログラムＡを入力し、タイミング２で、第１のＣＰＵ１０１、第２のＣＰＵ１０２の実行結果のバス出力として１を出力し、タイミング３で比較器エラー出力は０とされる。
【００３３】
タイミング４を過ぎてから動作温度が上昇しはじめ、動作温度（接合温度Ｔｊ）が１５０℃を超えた段階で、第２のＣＰＵ１０２の最高温度動作を超えるため、第２のＣＰＵ１０２が誤動作する。第１のＣＰＵ１０１、第２のＣＰＵ１０２はプログラムＣを入力し、実行結果のバス出力として３、２をそれぞれ出力し、比較器１０３は、エラーを出力する（図１のエラー通知１１４を活性化する）。比較器１０３からのエラー通知１１４を受け、リセット制御回路１０４は、リセット信号１１５を活性化し、装置をリセットする。
【００３４】
動作マージンは、第１のＣＰＵ１０１＞第２のＣＰＵ１０２として、半導体装置が設計されているため、必ず、第２のＣＰＵ１０２が第１のＣＰＵ１０１よりも先に異常動作となる。
【００３５】
図３の例では、第２のＣＰＵ１０２の最高温度動作（接合温度Ｔｊ）を１５０℃としているため、第２のＣＰＵ１０２が誤動作して比較器１０３からエラー通知１１４が出力された場合、接合温度Ｔｊが１５０℃を超えたことがわかる。この場合、第２のＣＰＵ１０２と比較器１０３の構成は接合温度検出回路（センサ）としても機能しているともいえる。
【００３６】
＜実施形態２＞
次に本発明の第２の実施形態を説明する。図４は、本発明の第２の実施形態の構成を示す図である。図４を参照すると、本実施形態では、比較器１０３は、第１のＣＰＵ１０１の内部信号と第２のＣＰＵ１０２の内部信号を入力し、一致しない場合、エラー通知１１４を出力する。
【００３７】
本実施形態では、比較器１０３に入力される信号が、第１のＣＰＵ１０１から外部に出力される内部信号と、第２のＣＰＵ１０２の対応する内部信号を比較する構成とされている。前記第１の実施形態では、比較器１０３で比較される箇所がバスの出力であることから、異常発生時に、異常が発生したバスの特定までしか行えない。本実施形態では、ＣＰＵの内部の状態の比較を行っているため、細部の故障箇所の検出が可能となる。なお、ＣＰＵの内部信号としては、任意の信号を用いることができるが、ＣＰＵのタイミングマージン等が問題になる場合、ＣＰＵ内部のクリティカルパスに対応する代表的信号を比較するようにしてもよい。
【００３８】
図５は、図１の第１のＣＰＵ（マスター）１０１と第２のＣＰＵ（チェッカー）１０２の構成例を示す図である。第１のＣＰＵ１０１では、ＦＦ（フリップフロップ）１１とＦＦ１２の間に論理回路１３（組み合わせ回路）を備え、ＦＦ１１とＦＦ１２間の配線遅延をＡとしている。第２のＣＰＵ１０２では、ＦＦ１１とＦＦ１２の間に論理回路１３（組み合わせ回路）と遅延素子１４（複数段のインバータ）を備え、ＦＦ１１とＦＦ１２間の配線遅延をＢとする。第１、第２のＣＰＵ１０１、１０２のＦＦ１１にはデータ信号が共通に入力される。第１のＣＰＵ１０１のＦＦ１２の出力はバス１１１に出力されるとともに、比較器１０３に入力される。第２のＣＰＵ１０２のＦＦ１２の出力はバス１１２を介して比較器１０３に入力される。第１のＣＰＵ１０１と第２のＣＰＵ１０２のＦＦ１１、ＦＦ１２は共通のクロックで駆動される。
【００３９】
図５において、配線遅延Ａ＜配線遅延Ｂ＜目標配線遅延となるように、遅延素子１４を挿入するか、配線長を長くする等して、タイミング設計が行われる。動作周波数８０ＭＨｚ（１クロックサイクル＝１２．５ｎｓ）とされ、配線遅延Ａ＝８ｎｓ、配線遅延Ｂ＝１０ｎｓ、目標配線遅延＝１２ｎｓとする。図５の構成において、周波数８０ＭＨｚのクロックで第１のＣＰＵ１０１と第２のＣＰＵ１０２を動作させた時、電源電圧の低下等により、伝播遅延時間が増大した場合、タイミングマージンの小さい方の第２のＣＰＵ（チェッカー）１０２が第１のＣＰＵ（マスター）１０１よりも先に誤動作し、比較器１０３で不一致が検出されることになる。
【００４０】
なお、上記実施形態では、ＣＰＵを２台配置して出力を比較する構成について説明したが、出力同士が比較される回路は、ＣＰＵに限定されるものでなく、半導体装置内の任意の回路ブロックのそれぞれに対して適用してもよいことは勿論である。それぞれの回路ブロック毎に、該回路ブロックと同一又は同等の構成とされ、動作マージンが異なる回路ブロックを備え、２つの回路ブロックの出力を比較する比較器を備える。この場合、比較器で出力を比較する回路ブロックの個数は２個に限定されるものでなく、３つ以上の同一又は同等構成の回路ブロックの出力を比較する構成としてもよいことは勿論である。
【００４１】
本発明によれば、検知したい回路について、２つの同一又は同等の回路の比較を行い、比較する粒度により、故障箇所の断定の粒度を細かく変更することが可能である。このため、故障箇所により異常動作時の動作を変更することが可能となる。
【００４２】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００４３】
１１、１２ ＦＦ（フリップフロップ）
１３ 論理回路
１４ 遅延素子
１０１ 第１のＣＰＵ（ＣＰＵ１、マスター）
１０２ 第２のＣＰＵ（ＣＰＵ２、チェッカー）
１０３ 比較器
１０４ リセット（Ｒｅｓｅｔ）制御回路
１０５ 内部接続バス
１０６ その他回路
１０７ プログラムＲＯＭ
１１０ プログラムコード
１１１ 第１のＣＰＵから各バスへの出力
１１２ 第２のＣＰＵから各バスへの出力
１１３ 各バスからＣＰＵへの出力
１１４ エラー通知
１１５ リセット（Ｒｅｓｅｔ）信号
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、異常動作を事前に予測可能とした半導体装置と方法に関する。
【背景技術】
【０００２】
半導体装置は、電源電圧、温度等の使用環境あるいは経時変化等により、その動作特性が変動する。このため、動作保証外の温度での使用等による半導体装置の異常動作を事前に検出を行い、異常動作が発生した箇所（故障箇所）に応じて、装置の動作を変更する等の対策が必要とされる。しかしながら、故障箇所を特定する機能を備えていない従来の半導体装置では、故障箇所によって故障時の動作を変えることはできない。
【０００３】
故障発生前に壊れそうになっている集積回路装置を検出可能とするための構成として、例えば特許文献１には、集積回路装置内に、本来の機能を果たす本体回路と独立して評価用回路を設け、この評価用回路には、本体回路を動作させるクロックよりも周波数が高いクロックを入力して動作させる構成が開示されている。特許文献１においては、本体回路を動作させるクロックよりも高い周波数のクロックで評価用回路を動作させており、高い周波数のクロックで動作する評価用回路は、本体回路よりも早く劣化する。この劣化は、通常、評価用回路の出力信号の遅延に現れ、この遅延を検出する劣化検出部を設けることで、評価用回路の劣化を検出している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２７７０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に本発明による関連技術の分析を与える。
【０００６】
上記特許文献１の構成においては、検査対象の回路とは別に検査用の回路（評価用回路）を使用しているため、製品全体の劣化の事前検知は可能であるものの、製品の何処の箇所が実際に故障しているのかを特定することはできない。すなわち、本体回路とは独立の評価用回路の劣化が検出されるだけである。このため、本来の機能を果たす本体回路における故障箇所に対応して装置の動作を変更することはできない。
【０００７】
したがって、本発明の目的は、故障が発生しそうであることを検出可能とし、故障発生が予測された箇所に応じて、動作を変更可能とした半導体装置と異常予測方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、第１の回路と、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路と、前記第１の回路の出力と前記第２の回路の出力を比較する比較器と、を備え、前記第１の回路と前記第２の回路へ同一の信号を入力し、前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、前記不一致の検出に対応して予め定められた所定の動作が行われる半導体装置が提供される。
【０００９】
本発明によれば、第１の回路に対して、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路を設け、
前記第１の回路と前記第２の回路へ同一の信号を入力し、比較器で前記第１の回路と前記第２の回路の出力を比較し、
前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、動作異常と予測し、予め定められた所定の動作が行われる、異常予測方法が提供される。
【発明の効果】
【００１０】
本発明によれば、故障が発生しそうであることを故障が実際に発生する前に検出可能とし、故障発生が予測された箇所に応じて、動作を変更することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の構成を示す図である。
【図２】本発明の第１の実施形態における動作マージンの設定例を説明する図である。
【図３】本発明の第１の実施形態の動作を説明するタイミング図である。
【図４】本発明の第２の実施形態の構成を示す図である。
【図５】本発明の第１の実施形態における第１、第２のＣＰＵの構成を示す図である。
【発明を実施するための形態】
【００１２】
本発明に係る半導体装置においては、第１の回路（例えば図１のＣＰＵ１（マスター）１０１）と、第１の回路と同一又は同等の構成を有し、第１の回路と動作マージンが異なる第２の回路（例えば図１のＣＰＵ２（チェッカー）１０２）と、第１の回路の出力と該第２の回路の出力を比較する比較器（例えば図１の１０３）を備え、第１、第２の回路へ同一の信号を入力し、比較器で、入力した信号に対応する第１、第２の回路の出力に不一致が検出された場合、不一致の検出に対応して、予め定められた所定の動作（図１のリセット制御回路１０４によるリセット動作）が行われる。本発明においては、第２の回路（例えば図１のＣＰＵ２）は第１の回路（例えば図１のＣＰＵ１）よりも動作マージンが低くなるように、製造時等に予め作りこまれており、動作速度、電源電圧、動作温度等の動作環境に応じて、第２の回路は第１の回路よりも先に動作異常となる構成としてもよい。これにより、第１の回路で故障が発生しそうであることを、第１の回路において故障が実際に発生する前の時点で検出可能とし、故障発生が予測された箇所（例えば第１の回路の特定の信号）に応じて、それまで実行して来た動作とは異なる動作に変更することができる。以下、実施形態に即して説明する。
【００１３】
＜実施形態１＞
図１は、本発明の第１の実施形態の半導体装置の構成を示す図である。図１を参照すると、この半導体装置は、第１のＣＰＵ（ＣＰＵ１）１０１と、第２のＣＰＵ（ＣＰＵ２）１０２と、比較器１０３と、リセット（Ｒｅｓｅｔ）制御回路１０４と、内部接続バス１０５と、その他回路１０６と、プログラムＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１０７とを備えている。
【００１４】
第１のＣＰＵ１０１は、プログラムを実行するためＣＰＵであり、マスター（あるいはマスターＣＰＵ）ともいい、第１のＣＰＵ１０１の実行結果により、その他回路１０６の制御を行う。
【００１５】
第２のＣＰＵ１０２は、動作チェック用のＣＰＵであり、チェッカー（あるいはチェッカーＣＰＵ）ともいう。第２のＣＰＵ１０２は、第１のＣＰＵ１０１と同一又は同等の回路構成とされるが、その動作マージン（例えば、動作温度、電源電圧、動作タイミングに対するマージン）は、第１のＣＰＵ１０１の動作マージンよりも、小さく（狭く）なるように作りこまれている。
【００１６】
第１のＣＰＵ１０１と第２のＣＰＵ１０２は、不図示の共通クロックで駆動され、同一のプログラムコード（同一命令）を同一のタイミングで実行する。本実施形態では、第２のＣＰＵ１０２の実行結果は、第１のＣＰＵ１０１の動作結果との比較を行うために用いられる。
【００１７】
プログラムＲＯＭ１０７には、プログラムコード（命令コード）が格納されている。第１のＣＰＵ１０１は、プログラムＲＯＭ１０７に対して読み出しアクセス要求を発行し、プログラムＲＯＭ１０７から読み出されたプログラムコード１１０は、第１、第２のＣＰＵ１０１、１０２に同一サイクルで入力されて実行（同期実行）される。
【００１８】
内部接続バス１０５は、第１のＣＰＵ１０１と、第１のＣＰＵ１０１が制御するその他回路１０６を接続するための内部バスであり、第１のＣＰＵ１０１からの出力（アドレス、データ、制御信号）は、内部接続バス１０５を介してその他回路１０６に転送される。
【００１９】
その他回路１０６からの出力（例えば第１のＣＰＵ１０１からの要求等に対する応答や第１のＣＰＵ１０１に対する割り込み要求）は、内部接続バス１０５を介して転送され、各バスからＣＰＵへの出力１１３は、第１のＣＰＵ１０１、第２のＣＰＵ１０２の両方に共通に入力される。
【００２０】
その他回路１０６は、第１のＣＰＵ１０１でのプログラムコードの実行結果によりバス（１１１、１０５）を介して制御される回路である。特に制限されないが、その他回路１０６は、データを保存するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や周辺ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）等を含む。
【００２１】
第１、第２のＣＰＵ１０１、１０２からの各バスへの出力１１１、１１２は、比較器１０３に入力される。
【００２２】
比較器１０３は、第１、第２のＣＰＵ１０１、１０２からの各バスへの出力１１１、１１２が不一致であることを検出すると、エラー通知１１４をリセット制御回路１０４に供給する。なお、本実施形態において、比較器１０３は、第１、第２のＣＰＵ１０１、１０２から各バスに出力される、アドレス信号同士を比較するアドレス比較器と、データ信号同士を比較するデータ比較器と、制御信号同士を比較する制御信号比較器とを備え（いずれも不図示）、これらの比較器の出力の論理演算（例えばＯＲ演算）により１つでも不一致があった場合、エラー通知１１４を出力する構成としてもよい。さらに、比較器１０３は、クロックサイクルベースで第１、第２のＣＰＵ１０１、１０２からのバスへの出力１１１、１１２を比較する場合、デジタル比較回路（不図示）とクロック信号に基づき生成されるラッチタイミング信号でデジタル比較回路の比較結果を次のクロックサイクルまでラッチするラッチ回路（不図示）を含む構成としてもよい。
【００２３】
リセット制御回路１０４は、比較器１０３から出力されるエラー通知１１４を受け取ると（すなわち比較器１０３での比較結果が不一致のとき）、例えば製品全体を強制リセットする。図１に示す例では、エラー通知１１４を受け取ったリセット制御回路１０４は、リセット信号１１５を、第１、第２のＣＰＵ１０１、１０２、その他回路１０６に入力している。特に制限されないが、リセット制御回路１０４からのリセット信号１１５は、第１、第２のＣＰＵ１０１、１０２にリセット割り込み信号として入力される構成としてもよい。この場合、リセット制御回路１０４からのリセット信号１１５が活性化されると、第１、第２のＣＰＵ１０１、１０２は、これに対する割り込み処理として例えば停止命令（ＨＡＬＴ）を実行するか、シャットダウンプロセスを実行する。その他回路１０６は、リセット制御回路１０４からのリセット信号１１５が活性化されると、動作停止等のリセット動作を実行する。
【００２４】
第２のＣＰＵ１０２は、第１のＣＰＵ１０１と構成は、同一であり、同一クロックで駆動されるが、動作マージン（タイミング、温度、電源等に関する動作マージン）が異なり、第２のＣＰＵ１０２は、動作速度、電源電圧、動作温度等の動作環境に応じて、第１のＣＰＵ１０１よりも先に動作異常となるように作りこまれている。このため、比較器１０３での不一致の検出は、第２のＣＰＵ１０２の誤動作発生を意味している。第２のＣＰＵ１０２の誤動作発生時点では、第１のＣＰＵ１０１は、基本的に、正常動作している。すなわち、本実施形態によれば、第１のＣＰＵ１０１が実際に誤動作（故障）し、致命的エラー等が発生する前の段階で、該故障に対応した動作を実行することができる。
【００２５】
なお、図１の構成例では、比較器１０３からのエラー通知１１４を受けたリセット制御回路１０４は、第１、第２のＣＰＵ１０１、１０２と、その他回路１０６を同時にリセットしているが、比較器１０３での不一致検出時、比較器１０３又はリセット制御回路１０４から、第１のＣＰＵ１０１に対して、第２のＣＰＵ１０２が誤動作していることをアラームとして通知する構成としてもよい。
【００２６】
なお、図１に示した構成は、本発明を適用した半導体装置の一例を例示したものであり、本発明はかかる構成にのみに制限されるものでないことは勿論である。例えばプログラムコードをＲＯＭでなくＲＡＭからフェッチする構成としてもよいことは勿論である。命令キャッシュ等を備えた構成としてもよいことは勿論である。また、その他回路１０６としては、ＲＡＭ以外のメモリ、各種入力装置、インタフェース等備えた構成としてもよいことは勿論である。さらに、図１では、第１、第２のＣＰＵ１０１、１０２と、プログラムＲＯＭ１０７、比較器１０３、リセット制御回路１０４、その他回路１０６等が全て１チップ上に集積化された構成例が示されているが、その一部、例えば第１、第２のＣＰＵ１０１、１０２と比較器１０３、リセット制御回路１０４を１チップ上に実装する構成としてもよいことは勿論である。あるいは、第１、第２のＣＰＵ１０１、１０２の各チップを基板に実装した半導体装置に対しても適用できることは勿論である。
【００２７】
図２は、本発明における動作マージンの作りこみを説明する図である。図２（Ａ）は、図１のＣＰＵ１（マスター）とＣＰＵ２（チェッカー）の電圧−周波数特性を示す図であり、横軸は電源電圧、縦軸は動作周波数である。実線はＣＰＵ１（マスター）の特性、一点鎖線はＣＰＵ２（チェッカー）の特性である。図２（Ｂ）は、図１のＣＰＵ１（マスター）とＣＰＵ２（チェッカー）の温度−周波数特性を示す図であり、横軸は温度（Ｔｊ：接合温度）、縦軸は動作周波数である。実線はＣＰＵ１（マスター）の特性、一点鎖線はＣＰＵ２（チェッカー）の特性である。
【００２８】
図２（Ａ）において、電源電圧範囲は１．１Ｖ〜１．３Ｖである。図２（Ａ）の例では、電源電圧１．１ＶでＣＰＵ２（チェッカー）は動作周波数８０ＭＨｚで動作することは難しくなる（誤動作する）。一方、ＣＰＵ１（マスター）は電源電圧１．１Ｖでも動作周波数８０ＭＨｚ以上で動作する（故障とならない）。
【００２９】
図２（Ｂ）の例では、ＣＰＵ１（マスター）は、接合温度Ｔｊ＝１５０℃において、８０ＭＨｚ以上の周波数のクロックで駆動しても故障とならないが、ＣＰＵ２（チェッカー）は、接合温度Ｔｊ＝１５０℃以上では、８０ＭＨｚより低い周波数のクロックで駆動しないと動作しない（８０ＭＨｚでは動作しない）。ＣＰＵ１（マスター）は、接合温度Ｔｊ＝１５０℃＋ｘで８０ＭＨｚでは動作しなくなる。したがって、この場合、動作周波数８０ＭＨｚに対して、接合温度Ｔｊ＝１５０℃から１５０℃＋ｘが故障予測範囲となり、図１の比較器１０３でエラーが検出され、リセット制御回路１０４によって故障の予測に対応した動作が実行される。
【００３０】
図３は、図１に示した第１の実施形態の半導体装置の動作を説明する図である。図３（Ａ）はタイミング図、図３（Ｂ）は動作−周波数特性を示す図であり、時間は、図３（Ａ）のタイミング図に対応する。第１のＣＰＵ１０１、第２のＣＰＵ１０２の最高動作温度（動作保証温度）はそれぞれ１６０℃、１５０℃（いずれも接合温度Ｔｊ）とする。
【００３１】
図３（Ｃ）は、第１のＣＰＵ１０１、第２のＣＰＵ１０２の各実行プログラム命令と実行結果（バス出力）を例示した図である。第１のＣＰＵ１０１、第２のＣＰＵ１０２は、プログラム命令Ａ、Ｂ、Ｃに対して実行結果１、２、３（この場合、データの値）を出力する。
【００３２】
図３（Ａ）を参照すると、第１のＣＰＵ１０１、第２のＣＰＵ１０２はタイミング１でプログラムＡを入力し、タイミング２で、第１のＣＰＵ１０１、第２のＣＰＵ１０２の実行結果のバス出力として１を出力し、タイミング３で比較器エラー出力は０とされる。
【００３３】
タイミング４を過ぎてから動作温度が上昇しはじめ、動作温度（接合温度Ｔｊ）が１５０℃を超えた段階で、第２のＣＰＵ１０２の最高温度動作を超えるため、第２のＣＰＵ１０２が誤動作する。第１のＣＰＵ１０１、第２のＣＰＵ１０２はプログラムＣを入力し、実行結果のバス出力として３、２をそれぞれ出力し、比較器１０３は、エラーを出力する（図１のエラー通知１１４を活性化する）。比較器１０３からのエラー通知１１４を受け、リセット制御回路１０４は、リセット信号１１５を活性化し、装置をリセットする。
【００３４】
動作マージンは、第１のＣＰＵ１０１＞第２のＣＰＵ１０２として、半導体装置が設計されているため、必ず、第２のＣＰＵ１０２が第１のＣＰＵ１０１よりも先に異常動作となる。
【００３５】
図３の例では、第２のＣＰＵ１０２の最高温度動作（接合温度Ｔｊ）を１５０℃としているため、第２のＣＰＵ１０２が誤動作して比較器１０３からエラー通知１１４が出力された場合、接合温度Ｔｊが１５０℃を超えたことがわかる。この場合、第２のＣＰＵ１０２と比較器１０３の構成は接合温度検出回路（センサ）としても機能しているともいえる。
【００３６】
＜実施形態２＞
次に本発明の第２の実施形態を説明する。図４は、本発明の第２の実施形態の構成を示す図である。図４を参照すると、本実施形態では、比較器１０３は、第１のＣＰＵ１０１の内部信号と第２のＣＰＵ１０２の内部信号を入力し、一致しない場合、エラー通知１１４を出力する。
【００３７】
本実施形態では、比較器１０３に入力される信号が、第１のＣＰＵ１０１から外部に出力される内部信号と、第２のＣＰＵ１０２の対応する内部信号を比較する構成とされている。前記第１の実施形態では、比較器１０３で比較される箇所がバスの出力であることから、異常発生時に、異常が発生したバスの特定までしか行えない。本実施形態では、ＣＰＵの内部の状態の比較を行っているため、細部の故障箇所の検出が可能となる。なお、ＣＰＵの内部信号としては、任意の信号を用いることができるが、ＣＰＵのタイミングマージン等が問題になる場合、ＣＰＵ内部のクリティカルパスに対応する代表的信号を比較するようにしてもよい。
【００３８】
図５は、図１の第１のＣＰＵ（マスター）１０１と第２のＣＰＵ（チェッカー）１０２の構成例を示す図である。第１のＣＰＵ１０１では、ＦＦ（フリップフロップ）１１とＦＦ１２の間に論理回路１３（組み合わせ回路）を備え、ＦＦ１１とＦＦ１２間の配線遅延をＡとしている。第２のＣＰＵ１０２では、ＦＦ１１とＦＦ１２の間に論理回路１３（組み合わせ回路）と遅延素子１４（複数段のインバータ）を備え、ＦＦ１１とＦＦ１２間の配線遅延をＢとする。第１、第２のＣＰＵ１０１、１０２のＦＦ１１にはデータ信号が共通に入力される。第１のＣＰＵ１０１のＦＦ１２の出力はバス１１１に出力されるとともに、比較器１０３に入力される。第２のＣＰＵ１０２のＦＦ１２の出力はバス１１２を介して比較器１０３に入力される。第１のＣＰＵ１０１と第２のＣＰＵ１０２のＦＦ１１、ＦＦ１２は共通のクロックで駆動される。
【００３９】
図５において、配線遅延Ａ＜配線遅延Ｂ＜目標配線遅延となるように、遅延素子１４を挿入するか、配線長を長くする等して、タイミング設計が行われる。動作周波数８０ＭＨｚ（１クロックサイクル＝１２．５ｎｓ）とされ、配線遅延Ａ＝８ｎｓ、配線遅延Ｂ＝１０ｎｓ、目標配線遅延＝１２ｎｓとする。図５の構成において、周波数８０ＭＨｚのクロックで第１のＣＰＵ１０１と第２のＣＰＵ１０２を動作させた時、電源電圧の低下等により、伝播遅延時間が増大した場合、タイミングマージンの小さい方の第２のＣＰＵ（チェッカー）１０２が第１のＣＰＵ（マスター）１０１よりも先に誤動作し、比較器１０３で不一致が検出されることになる。
【００４０】
なお、上記実施形態では、ＣＰＵを２台配置して出力を比較する構成について説明したが、出力同士が比較される回路は、ＣＰＵに限定されるものでなく、半導体装置内の任意の回路ブロックのそれぞれに対して適用してもよいことは勿論である。それぞれの回路ブロック毎に、該回路ブロックと同一又は同等の構成とされ、動作マージンが異なる回路ブロックを備え、２つの回路ブロックの出力を比較する比較器を備える。この場合、比較器で出力を比較する回路ブロックの個数は２個に限定されるものでなく、３つ以上の同一又は同等構成の回路ブロックの出力を比較する構成としてもよいことは勿論である。
【００４１】
本発明によれば、検知したい回路について、２つの同一又は同等の回路の比較を行い、比較する粒度により、故障箇所の断定の粒度を細かく変更することが可能である。このため、故障箇所により異常動作時の動作を変更することが可能となる。
【００４２】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００４３】
１１、１２ ＦＦ（フリップフロップ）
１３ 論理回路
１４ 遅延素子
１０１ 第１のＣＰＵ（ＣＰＵ１、マスター）
１０２ 第２のＣＰＵ（ＣＰＵ２、チェッカー）
１０３ 比較器
１０４ リセット（Ｒｅｓｅｔ）制御回路
１０５ 内部接続バス
１０６ その他回路
１０７ プログラムＲＯＭ
１１０ プログラムコード
１１１ 第１のＣＰＵから各バスへの出力
１１２ 第２のＣＰＵから各バスへの出力
１１３ 各バスからＣＰＵへの出力
１１４ エラー通知
１１５ リセット（Ｒｅｓｅｔ）信号
【特許請求の範囲】
【請求項１】
第１の回路と、
前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路と、
前記第１の回路の出力と前記第２の回路の出力を比較する比較器と、
を備え、
前記第１の回路と前記第２の回路へ同一の信号を入力し、前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、前記不一致の検出に対応して予め定められた所定の動作が行われる、ことを特徴とする半導体装置。
【請求項２】
前記第２の回路は前記第１の回路よりも動作マージンが低くなるように作りこまれており、前記第２の回路は前記第１の回路よりも先に動作異常となる、請求項１記載の半導体装置。
【請求項３】
前記比較器での比較結果がエラーを示すとき、前記第１、第２の回路をリセットするリセット制御回路を備えている請求項１又は２記載の半導体装置。
【請求項４】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵからのバスへの出力を入力して比較する、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵの内部信号を入力して比較する、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
第１の回路に対して、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路を設け、
前記第１の回路と前記第２の回路へ同一の信号を入力し、比較器で前記第１の回路と前記第２の回路の出力を比較し、
前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、動作異常と予測し、予め定められた所定の動作が行われる、ことを特徴とする異常予測方法。
【請求項７】
前記第２の回路は前記第１の回路よりも動作マージンが低くなるように作りこまれており、前記第２の回路は前記第１の回路よりも先に動作異常となる、請求項６記載の異常予測方法。
【請求項８】
前記比較器での比較結果がエラーを示すとき、前記第１、第２の回路をリセットする、請求項６記載の異常予測方法。
【請求項９】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵからのバスへの出力を入力して比較する、請求項６乃至８のいずれか１項に記載の異常予測方法。
【請求項１０】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵの内部信号を入力して比較する、請求項６乃至８のいずれか１項に記載の異常予測方法。
【請求項１】
第１の回路と、
前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路と、
前記第１の回路の出力と前記第２の回路の出力を比較する比較器と、
を備え、
前記第１の回路と前記第２の回路へ同一の信号を入力し、前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、前記不一致の検出に対応して予め定められた所定の動作が行われる、ことを特徴とする半導体装置。
【請求項２】
前記第２の回路は前記第１の回路よりも動作マージンが低くなるように作りこまれており、前記第２の回路は前記第１の回路よりも先に動作異常となる、請求項１記載の半導体装置。
【請求項３】
前記比較器での比較結果がエラーを示すとき、前記第１、第２の回路をリセットするリセット制御回路を備えている請求項１又は２記載の半導体装置。
【請求項４】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵからのバスへの出力を入力して比較する、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵの内部信号を入力して比較する、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
第１の回路に対して、前記第１の回路と同一又は同等の構成を有し、前記第１の回路と動作マージンが異なる第２の回路を設け、
前記第１の回路と前記第２の回路へ同一の信号を入力し、比較器で前記第１の回路と前記第２の回路の出力を比較し、
前記比較器で前記第１の回路と前記第２の回路の出力の不一致が検出された場合、動作異常と予測し、予め定められた所定の動作が行われる、ことを特徴とする異常予測方法。
【請求項７】
前記第２の回路は前記第１の回路よりも動作マージンが低くなるように作りこまれており、前記第２の回路は前記第１の回路よりも先に動作異常となる、請求項６記載の異常予測方法。
【請求項８】
前記比較器での比較結果がエラーを示すとき、前記第１、第２の回路をリセットする、請求項６記載の異常予測方法。
【請求項９】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵからのバスへの出力を入力して比較する、請求項６乃至８のいずれか１項に記載の異常予測方法。
【請求項１０】
前記第１、第２の回路が第１、第２のＣＰＵであり、
前記比較器は、前記第１、第２のＣＰＵの内部信号を入力して比較する、請求項６乃至８のいずれか１項に記載の異常予測方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２８３２３０（Ｐ２０１０−２８３２３０Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３６４９９（Ｐ２００９−１３６４９９）
【出願日】平成２１年６月５日（２００９．６．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月５日（２００９．６．５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]