半導体装置の製造方法
【課題】半導体装置における基板貫通電極の形成において、貫通電極形成用穴内部にバリア層やめっきのためのシード層を成膜する際、貫通電極穴内部の成膜レートと、基板平面部の成膜レートが大きく異なるために、貫通電極形成用穴内部で所定の膜厚を得ようとすると、基板平面部には必要以上の厚みをもった膜が形成されてしまう。結果として、後工程でのウエットエッチングによる配線パターニングの際に、基板横方向へのエッチング液の入り込みによる大幅な寸法シフトが発生し、微細化の妨げとなっている。
【解決手段】貫通電極形成用穴の開口部を除く基板平面部にフォトレジストを形成してから成膜を行い、成膜後にフォトレジスト表面に付着した膜と共にフォトレジストを除去することで、貫通電極形成用穴内部に付着した薄膜は残したまま基板平面部を露出され、改めて基板平面部に必要分だけ成膜を行うことで課題を解決する。
【解決手段】貫通電極形成用穴の開口部を除く基板平面部にフォトレジストを形成してから成膜を行い、成膜後にフォトレジスト表面に付着した膜と共にフォトレジストを除去することで、貫通電極形成用穴内部に付着した薄膜は残したまま基板平面部を露出され、改めて基板平面部に必要分だけ成膜を行うことで課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置において、基板を貫通して基板の表裏の配線を電気的に接続する、いわゆる貫通電極の製造に関する。特に、配線のパターニングの際に生じる寸法シフト量を低減し、パターンの微細化に対して有用な解決手段を提供するものである。
【背景技術】
【０００２】
半導体装置における配線方法として、基板に穿孔された穴を介して、シリコン基板に形成された電極もしくは配線と実装用のバンプとを接続する方法がある。この方法は、ワイヤーボンディング法などに比べてパッケージの小型化が可能となる方法である。このような従来の配線方法について、図５を用いて説明する。なお、以下の説明において、同一構成には同一符号を付して、説明を省略している。
【０００３】
以下に、この構造を形成するプロセスを主要工程ごとに説明する。なお、絶縁酸化膜層の形成については説明を省略する。
【０００４】
図５（ａ）は、従来の貫通電極製造方法の第１工程を示す図であり、図５（ｂ）は、従来の貫通電極製造方法の第２工程を示す図であり、図５（ｃ）は、従来の貫通電極製造方法の第３工程を示す図であり、図５（ｄ）は、従来の貫通電極製造方法の第４工程を示す図であり、図５（ｅ）は、従来の貫通電極製造方法の第５工程を示す図であり、図５（ｆ）は、従来の貫通電極製造方法の第６工程を示す図である。
【０００５】
図５（ａ）において、シリコンの基板１には貫通電極形成用穴２が設けられている。この場合の貫通電極形成用穴２のおおよその寸法は、開口径が１００マイクロメートル，深さが２５０マイクロメートルである。
【０００６】
続いて、図５（ｂ）において、貫通電極形成用穴２にＴｉからなるバリア層３を形成する。この薄膜形成にはスパッタリング法がしばしば用いられるが、通常のスパッタリングを行うと、本図に模式的に示しているように貫通電極形成用穴２の内外で膜厚の差が生じてしまう。これは、基板１に到達するスパッタリング粒子がさまざまな方向で入射してくるためであって、貫通電極形成用穴２内部への成膜レートは基板裏面側平面１ａの成膜レートに比べて著しく低くなる。この差は、貫通電極形成用穴２のアスペクト比が高くなるほど顕著になる。
【０００７】
続いて、図５（ｃ）において、バリア層３の上に、さらに、Ｃｕからなるシード層４を形成する。このシード層４は、バリア層３と同様に、貫通電極形成用穴２の内外で膜厚差を有している。
【０００８】
続いて、図５（ｄ）において、シード層４を電極として形成されたＣｕからなるめっき層５および、再配線のためのフォトレジスト６を形成する。ここで、フォトレジスト６は、エッチング対象とする部分にレジスト開口部７を有している。
【０００９】
続いて、図５（ｅ）において、前述のフォトレジスト６を用いて、Ｃｕからなるめっき層５、およびＣｕからなるシード層４をウエットエッチング法で除去する。ウエットエッチング法においては、エッチング液は対象物に対して等方的に作用するので、図中に模式的に示すようにＣｕを除去したシード層除去部８はレジスト開口部７よりも横方向に広がる傾向がある。ここで、シード層除去部８の線幅は、シード層除去線幅８ａである。
【００１０】
続いて、図５（ｆ）において、フォトレジスト６を除去し、Ｃｕからなるめっき層５とシード層４とをマスクとしてＴｉからなるバリア層３をウエットエッチング法により除去する。そして、最後に実装用のはんだボール９を設置する。ここでは、前述のシード層４のウエットエッチングの場合と同じく、図中に模式的に示すように、バリア層３を除去したバリア層除去部１０はマスクとなるシード層４の開口よりもさらに横方向に広がる傾向がある。このときの除去されたバリア層除去部１０の線幅は、バリア層除去線幅１０ａである。Ｃｕ除去線幅８ａとバリア層除去線幅１０ａの差が、寸法シフト量である。
【００１１】
この寸法シフト量が一定であれば、それを考慮して初期のフォトレジストの線幅を設計することは可能ではあるが、微細化の妨げとなる。さらに、シード層４の下側にあるバリア層３がえぐられた形状となるので、膜はがれが発生する可能性があるという問題もある。
【００１２】
ここで、貫通電極形成用穴底面２ａと貫通電極形成用穴側面２ｂに付着する薄膜の厚みをほぼ同じにするという技術提案が行われている（例えば、特許文献１参照。）。
【００１３】
図５（ａ）は、特許文献１の貫通電極製造方法の第１工程を示す図であり、図５（ｂ）は、特許文献１の貫通電極製造方法の第２工程を示す図であり、図５（ｃ）は、特許文献１の貫通電極製造方法の第３工程を示す図である。
【００１４】
図５（ａ）〜（ｃ）において、スパッタリング法でバリア層１１を成膜する際に貫通電極形成用穴２に向けて飛来する膜成分は、ターゲット（図示せず）と貫通電極形成用穴２との関係から２つの成分を含む。すなわち、貫通電極形成用穴２の真上の部分から飛来する基板１に垂直な成分と、他の部分から飛来する傾斜した成分とを含む。ターゲットと基板１との距離が近いと、基板裏面側平面１ａにおける成膜速度は速くなるものの、ターゲットに対して傾斜した成分が多くなり、貫通電極形成用穴底面２ａまで届く成分の比率が少なくなる。従って、成膜されたバリア層１１は基板裏面側平面１ａに比較して貫通電極形成用穴底面２ａでは、その膜厚が薄くなる。そして、貫通電極形成用穴側面２ｂでは、底面に近づくほど膜厚が薄くなる傾向が強い。ターゲットと基板１との距離を充分遠くすると、基板裏面側平面１ａにおける成膜速度は遅くなり、傾斜した成分が少なくなり、貫通電極形成用穴底面２ａまで届く成分の比率が多くなる。従って、成膜されたバリア層１１は、基板裏面側平面１ａに比較して貫通電極形成用穴底面２ａで膜厚が薄くなる傾向は残るものの、その差は小さくなる。そして、貫通電極形成用穴側面２ｂでは、底面に近づくほど膜厚が薄くなる傾向は残るが、上部開口側と底面側との膜厚の差は少なくなり、全体に平たい基板裏面側平面１ａに比較して膜厚が薄くなる。
【００１５】
引用文献１は、ターゲットと基板の間の距離による、スパッタされた粒子の飛来角度分布が制御できるという性質を用いて、貫通電極形成用穴底面と貫通電極形成用穴側面に付着する膜厚の差を小さくし、結果的に基板裏面側平面に付着する膜厚を最小にするものである。
【００１６】
引用文献１の内容について、具体的に説明する。
【００１７】
まず、ターゲットと基板間の距離を例えば３００ｍｍというような比較的長い距離に設定し、スパッタリング法による成膜を行う。この場合、基板に飛来する粒子の入射角度は、基板に対してほぼ垂直に揃っているので、貫通電極形成用穴底面に優先的に第１段階目のバリア膜が付着する。
【００１８】
続いて、ターゲットと基板１間の距離を例えば８０ｍｍというような比較的短い距離に設定し、再度、スパッタリング法による成膜を行う。この場合、基板に飛来する粒子の入射角度は、斜め成分を多く含んだ分布を持っており、貫通電極形成用穴底面には、ほとんど到達せず、貫通電極形成用穴側面に優先的に第２段階目のバリア膜が付着する。
【００１９】
結果として、貫通電極形成用穴底面と貫通電極形成用穴側面に、まんべんなく薄膜を形成することができ、通常のスパッタリングでは最も成膜レートが遅い面に付着した膜厚が所定の値に達するまで成膜を行う必要がなくなる。引用文献１は、このようにして、基板裏面側平面の膜厚を最小にしている。
【特許文献１】特開２００１−２６７２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従来の貫通電極の製造方法は、基板平面部（基板裏面側平面）に付着する膜厚を小さくする手段としては有効であるが、バリア膜もしくはシード層には、必要以上に厚い膜が付着していることには変わりない。前述のとおり、基板平面部における配線の微細化，フォトレジストに対する寸法シフト量の最小化，膜剥がれ防止のためには、基板平面部に付着する薄膜の厚みをさらに薄くする必要がある。
【課題を解決するための手段】
【００２１】
前述の従来の課題を解決するために、本発明では、基板に形成された穴部を除く前記基板表面にフォトレジストを形成した後、前記穴部の側面および底面の第１膜厚が所定の値に達するまで１回目の成膜を行う第１工程と、前記１回目の成膜後に前記フォトレジストを除去する第２工程と、前記除去後に前記基板表面の第２膜厚が所定の値に達するまで２回目の成膜を行う第３工程と、を備えることを特徴とする。
【発明の効果】
【００２２】
以上のように、本発明によれば、基板に設けられた貫通電極形成用穴内部へのバリア層，シード層の膜厚は確保したまま、基板平面部のバリア層，シード層を薄膜化することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の方法について、図面を参照しながら説明する。なお、以下の説明においては、同一構成には同一符号を付して説明を省略している。
【００２４】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１の貫通電極製造方法の第１工程を示す図であり、図１（ｂ）は、実施の形態１の貫通電極製造方法の第２工程を示す図であり、図１（ｃ）は、実施の形態１の貫通電極製造方法の第３工程を示す図であり、図１（ｄ）は、実施の形態１の貫通電極製造方法の第４工程を示す図であり、図１（ｅ）は、実施の形態１の貫通電極製造方法の第５工程を示す図であり、図１（ｆ）は、実施の形態１の貫通電極製造方法の第６工程を示す図である。
【００２５】
図１（ａ）において、シリコンの基板１３には、貫通電極形成用穴１４が形成されている。そして、基板裏面側平面１３ａ，貫通電極形成用穴底面１４ａ，貫通電極形成用穴側面１４ｂに薄膜を形成し、基板裏面側平面１３ａから見て貫通電極形成用穴底面１４ａに露出している基板表面側平面１３ｂにあらかじめ形成されている電極（図示していない）から、基板裏面側平面１３ａに配線を引き出すことを目的とする。まず、貫通電極形成用穴１４の開口部を除いた基板裏面側平面１３ａをフォトレジスト１５で覆う。本実施の形態で用いたものは、貫通電極形成用穴１４の開口径が約１００マイクロメートル、同深さが２５０マイクロメートルのものである。なお、図示していないが、貫通電極形成用穴１４内部も含む基板１３の表面には、電極膜と基板１３を電気的に絶縁するためのＳｉＯ2からなる絶縁層が形成されている。
【００２６】
続いて、図１（ｂ）において、絶縁層の上に、拡散防止のためのＴｉからなる第１バリア層１６をスパッタリング法により成膜する。連続して同じくスパッタリング法で、配線用Ｃｕめっき層形成の際の電極として作用する第１シード層１７を成膜する。この時のスパッタリング装置（図示せず）は、基板１３とターゲット（図示せず）が対向して設置されたマグネトロンスパッタリング装置を用い、それぞれＴｉ，Ｃｕからなるターゲットに直流電圧を印加して成膜を行うものである。この際のターゲットと基板１３間の距離はおよそ９０ｍｍ、成膜圧力は０．１Ｐａから０．５Ｐａとする。
【００２７】
続いて、図１（ｃ）において、レジスト除去液に浸漬することにより、フォトレジスト１５の表面に付着した膜ごとフォトレジスト１５を除去し、基板裏面側平面１３ａを露出させる。
【００２８】
続いて、図１（ｄ）において、貫通電極形成用穴１４に対して成膜を行った際と同一の材料，装置，条件を用いて、基板裏面側平面１３ａに、再度、Ｔｉからなる第２バリア層１８およびＣｕからなる第２シード層１９の成膜を行う。
【００２９】
続いて、図１（ｅ）において、主たる配線層の形成と配線パターニングを行う。電解めっき法により、第１シード層１７および第２シード層１９を電極とし、Ｃｕからなるめっき層２０を形成する。そして、配線パターニングのためのフォトレジスト２１を形成し、ウエットエッチング法によりまずＣｕからなるめっき層２０および第２シード層１９のエッチングを行う。
【００３０】
続いて、図１（ｆ）において、フォトレジスト２１を除去し、先ほどパターニングを行ったＣｕ層をマスクとして、Ｔｉからなる第２バリア層１８のエッチングを同じくウエットエッチング法で実施する。このようにして形成した除去部２２の最終的な配線間の幅を除去部線幅２２ａとして示す。
【００３１】
このようにして形成することで、図５（ａ）〜（ｆ）に示す従来の方法と比較して、基板裏面側平面１３ａに形成される薄膜の厚みを薄くすることが可能となる。これにより、配線パターニングの際のエッチング液の入り込みの抑制により寸法シフトの最小化，配線幅の微細化が可能となる。また、エッチング液の入り込みが抑制されることで、バリア層の下部の空洞部分を低減することができ、膜剥がれを防止し、信頼性を向上することができる。
【００３２】
続いて、前述の本実施の形態の工程をフローチャートにて示す。
【００３３】
図２は、実施の形態１の貫通電極製造方法のフローチャートを示す図である。図２において、ステップＳ１〜Ｓ１１を用いて本実施の形態の工程を説明する。
【００３４】
まず、貫通電極形成用穴１４付きの基板１３を、製造装置（図示せず）に配置する（ステップＳ１）。
【００３５】
次に、図１（ａ）に示すように、貫通電極形成用穴１４を除いた基板裏面側平面１３に、フォトレジスト１５を形成する（ステップＳ２）。
【００３６】
次に、図１（ｂ）に示すように、１回目の成膜工程として、Ｔｉの第１バリア層１６を成膜する（ステップＳ３）。
【００３７】
同様に、図１（ｂ）に示すように、１回目の成膜工程として、Ｃｕの第１シード層１７を成膜する（ステップＳ４）。
【００３８】
次に、図１（ｃ）に示すように、フォトレジスト１５を除去させる（ステップＳ５）。
【００３９】
次に、図１（ｄ）示すように、２回目の成膜工程として、Ｔｉの第２バリア層１８を成膜する（ステップＳ６）。
【００４０】
同様に、図１（ｄ）に示すように、２回目の成膜工程として、Ｃｕの第２シード層１９を成膜する（ステップＳ７）。
【００４１】
次に、図１（ｅ）に示すように、配線パターン用のフォトレジスト２１を形成する（ステップＳ８）。
【００４２】
次に、図１（ｅ）に示すように、Ｃｕ層（めっき層２０，第２シード層１９）をウエットエッチング法によりエッチングする（ステップＳ９）。
【００４３】
次に、図１（ｆ）に示すように、フォトレジスト２１を除去させる（ステップＳ１０）。
【００４４】
次に、図１（ｆ）に示すように、Ｔｉ層（第２バリア層１８）をウエットエッチング法によりエッチングする（ステップＳ１１）。
【００４５】
このようにして形成された基板を用い、貫通電極を製造する。
【００４６】
なお、貫通電極形成用穴底面１４ａ，貫通電極形成用穴側面１４ｂに形成された薄膜は、チタン、窒化チタン、銅のいずれか一つを、少なくとも含む必要がある。
【００４７】
なお、本実施例は貫通電極を有する半導体装置を具体例としてあげたが、凹凸形状をもつ基板に対して、スパッタリングなどの真空プロセスをもちいて薄膜を形成する際にも有用であり、例えばインクジェットプリンタヘッドに代表される立体形状物への成膜にも応用できる内容である。
【００４８】
（実施の形態２）
図３（ａ）は、本発明の実施の形態２の貫通電極製造方法の第１工程を示す図であり、図３（ｂ）は、実施の形態２の貫通電極製造方法の第２工程を示す図であり、図３（ｃ）は、実施の形態２の貫通電極製造方法の第３工程を示す図であり、図３（ｄ）は、実施の形態２の貫通電極製造方法の第４工程を示す図であり、図３（ｅ）は、実施の形態２の貫通電極製造方法の第５工程を示す図であり、図３（ｆ）は、実施の形態２の貫通電極製造方法の第６工程を示す図である。
【００４９】
図３（ａ）において、実施の形態１と同様に、貫通電極形成用穴１４が設けられた基板１３に対して、電極形成用穴１４の開口部を除いた基板裏面側平面１３ａをフォトレジスト１５で覆う。
【００５０】
本実施の形態では、後述するフォトレジスト除去工程（図３（ｃ））において、貫通電極形成用穴１４内部に形成される薄膜の膜厚や形状を制御することを目的として、フォトレジスト１５のフォト工程における露光条件により、フォトレジスト１５のテーパ角の制御を行っている。このテーパ角に関しては、フォトレジスト１５の開口部が基板１３側から表面側に向かうにつれて開口径が小さくなる逆テーパ構造とし、フォトレジスト１５側面が基板１３の鉛直方向となす角度θが１０〜２０度となるようにする。
【００５１】
なお、本実施の形態においては、前述のフォトレジスト１５の逆テーパ構造以外は、実施の形態１と同様である。
【００５２】
本実施の形態は、実施の形態１に比べて、フォトレジスト１５を表面に付着した膜と共に除去する際、膜を分断しながら除去するという事象が発生しないため、特に貫通電極形成用穴１４の開口部付近での膜のダレや欠損が起きにくい。したがって、後に成膜を行う第２バリア層１８および第２シード層１９との連続性および密着性が確保でき、信頼性が向上する。
【００５３】
（実施の形態３）
図４（ａ）〜（ｆ）を用いて、本発明の実施の形態３の工程についいて説明する。
【００５４】
図４（ａ）は、本発明の実施の形態３の貫通電極製造方法の第１工程を示す図であり、図４（ｂ）は、実施の形態３の貫通電極製造方法の第２工程を示す図であり、図４（ｃ）は、実施の形態３の貫通電極製造方法の第３工程を示す図であり、図４（ｄ）は、実施の形態３の貫通電極製造方法の第４工程を示す図であり、図４（ｅ）は、実施の形態３の貫通電極製造方法の第５工程を示す図であり、図４（ｆ）は、実施の形態３の貫通電極製造方法の第６工程を示す図である。
【００５５】
図４（ａ）において、基板１３には貫通電極形成用穴１４が設けられている。
【００５６】
続いて、図４（ｂ）において、成膜工程としてＴｉの第１バリア層１６を成膜する。この時、第１バリア層１６は、通常よりも厚めに成膜しておく。
【００５７】
続いて、図４（ｃ）において、基板裏面側平面１３ａ上の第１バリア層１６を平坦度エッチングにて、その一部を除去する。これにより、貫通電極形成用穴１４の表面に充分な厚さの成膜を行なうことにより厚くなった基板裏面側平面１３ａの膜厚を薄くすることができる。
【００５８】
続いて、図４（ｄ）において、成膜工程としてＣｕの第１シード層１７を成膜する。この時、第１シード層１７は、通常よりも厚めに成膜しておく。
【００５９】
続いて、図４（ｅ）において、基板裏面側平面１３ａ上の第１シード層１７を平坦度エッチングにて、その一部を除去する。これにより、貫通電極形成用穴１４の表面に充分な厚さの成膜を行なうことにより厚くなった基板裏面側平面１３ａの膜厚を薄くすることができる。
【００６０】
そして、図４（ｆ）において、フォトレジスト１５を用いて除去部を形成する。
【００６１】
このようにして、本実施の形態では、厚めに成膜した薄膜のうち、基板上の膜のみを平坦度エッチングにより除去することで、本発明の目的を達成している。
【産業上の利用可能性】
【００６２】
本発明の製造方法を用いることで、主に貫通電極を有する半導体装置における小型化，微細化および信頼性向上を実現することができるため、貫通電極を有する半導体装置の製造に用いることができる。
【図面の簡単な説明】
【００６３】
【図１】（ａ）実施の形態１の貫通電極製造方法の第１工程を示す図、（ｂ）実施の形態１の貫通電極製造方法の第２工程を示す図、（ｃ）実施の形態１の貫通電極製造方法の第３工程を示す図、（ｄ）実施の形態１の貫通電極製造方法の第４工程を示す図、（ｅ）実施の形態１の貫通電極製造方法の第５工程を示す図、（ｆ）実施の形態１の貫通電極製造方法の第６工程を示す図
【図２】実施の形態１の貫通電極製造方法のフローチャート
【図３】（ａ）実施の形態２の貫通電極製造方法の第１工程を示す図、（ｂ）実施の形態２の貫通電極製造方法の第２工程を示す図、（ｃ）実施の形態２の貫通電極製造方法の第３工程を示す図、（ｄ）実施の形態２の貫通電極製造方法の第４工程を示す図、（ｅ）実施の形態２の貫通電極製造方法の第５工程を示す図、（ｆ）実施の形態２の貫通電極製造方法の第６工程を示す図
【図４】（ａ）実施の形態３の貫通電極製造方法の第１工程を示す図、（ｂ）実施の形態３の貫通電極製造方法の第２工程を示す図、（ｃ）実施の形態３の貫通電極製造方法の第３工程を示す図、（ｄ）実施の形態３の貫通電極製造方法の第４工程を示す図、（ｅ）実施の形態３の貫通電極製造方法の第５工程を示す図、（ｆ）実施の形態３の貫通電極製造方法の第６工程を示す図
【図５】（ａ）従来の貫通電極製造方法の第１工程を示す図、（ｂ）従来の貫通電極製造方法の第２工程を示す図、（ｃ）従来の貫通電極製造方法の第３工程を示す図、（ｄ）従来の貫通電極製造方法の第４工程を示す図、（ｅ）従来の貫通電極製造方法の第５工程を示す図、（ｆ）従来の貫通電極製造方法の第６工程を示す図
【符号の説明】
【００６４】
１ 基板
１ａ 基板裏面側平面
１ｂ 基板表面側平面
２ 貫通電極形成用穴
２ａ 貫通電極形成用穴底面
２ｂ 貫通電極形成用穴側面
３ バリア層
４ シード層
５ めっき層
６ フォトレジスト
７ レジスト開口部
８ シード層除去部
８ａ シード層除去線幅
９ はんだボール
１０ バリア層除去部
１０ａ バリア層除去線幅
１１ バリア層
１２ バリア膜
１３ 基板
１３ａ 基板裏面側平面
１３ｂ 基板表面側平面
１４ 貫通電極形成用穴
１４ａ 貫通電極形成用穴底面
１４ｂ 貫通電極形成用穴側面
１５ フォトレジスト
１６ 第１バリア層
１７ 第１シード層
１８ 第２バリア層
１９ 第２シード層
２０ めっき層
２１ フォトレジスト
２２ 除去部
２２ａ 除去部線幅
【技術分野】
【０００１】
本発明は、半導体装置において、基板を貫通して基板の表裏の配線を電気的に接続する、いわゆる貫通電極の製造に関する。特に、配線のパターニングの際に生じる寸法シフト量を低減し、パターンの微細化に対して有用な解決手段を提供するものである。
【背景技術】
【０００２】
半導体装置における配線方法として、基板に穿孔された穴を介して、シリコン基板に形成された電極もしくは配線と実装用のバンプとを接続する方法がある。この方法は、ワイヤーボンディング法などに比べてパッケージの小型化が可能となる方法である。このような従来の配線方法について、図５を用いて説明する。なお、以下の説明において、同一構成には同一符号を付して、説明を省略している。
【０００３】
以下に、この構造を形成するプロセスを主要工程ごとに説明する。なお、絶縁酸化膜層の形成については説明を省略する。
【０００４】
図５（ａ）は、従来の貫通電極製造方法の第１工程を示す図であり、図５（ｂ）は、従来の貫通電極製造方法の第２工程を示す図であり、図５（ｃ）は、従来の貫通電極製造方法の第３工程を示す図であり、図５（ｄ）は、従来の貫通電極製造方法の第４工程を示す図であり、図５（ｅ）は、従来の貫通電極製造方法の第５工程を示す図であり、図５（ｆ）は、従来の貫通電極製造方法の第６工程を示す図である。
【０００５】
図５（ａ）において、シリコンの基板１には貫通電極形成用穴２が設けられている。この場合の貫通電極形成用穴２のおおよその寸法は、開口径が１００マイクロメートル，深さが２５０マイクロメートルである。
【０００６】
続いて、図５（ｂ）において、貫通電極形成用穴２にＴｉからなるバリア層３を形成する。この薄膜形成にはスパッタリング法がしばしば用いられるが、通常のスパッタリングを行うと、本図に模式的に示しているように貫通電極形成用穴２の内外で膜厚の差が生じてしまう。これは、基板１に到達するスパッタリング粒子がさまざまな方向で入射してくるためであって、貫通電極形成用穴２内部への成膜レートは基板裏面側平面１ａの成膜レートに比べて著しく低くなる。この差は、貫通電極形成用穴２のアスペクト比が高くなるほど顕著になる。
【０００７】
続いて、図５（ｃ）において、バリア層３の上に、さらに、Ｃｕからなるシード層４を形成する。このシード層４は、バリア層３と同様に、貫通電極形成用穴２の内外で膜厚差を有している。
【０００８】
続いて、図５（ｄ）において、シード層４を電極として形成されたＣｕからなるめっき層５および、再配線のためのフォトレジスト６を形成する。ここで、フォトレジスト６は、エッチング対象とする部分にレジスト開口部７を有している。
【０００９】
続いて、図５（ｅ）において、前述のフォトレジスト６を用いて、Ｃｕからなるめっき層５、およびＣｕからなるシード層４をウエットエッチング法で除去する。ウエットエッチング法においては、エッチング液は対象物に対して等方的に作用するので、図中に模式的に示すようにＣｕを除去したシード層除去部８はレジスト開口部７よりも横方向に広がる傾向がある。ここで、シード層除去部８の線幅は、シード層除去線幅８ａである。
【００１０】
続いて、図５（ｆ）において、フォトレジスト６を除去し、Ｃｕからなるめっき層５とシード層４とをマスクとしてＴｉからなるバリア層３をウエットエッチング法により除去する。そして、最後に実装用のはんだボール９を設置する。ここでは、前述のシード層４のウエットエッチングの場合と同じく、図中に模式的に示すように、バリア層３を除去したバリア層除去部１０はマスクとなるシード層４の開口よりもさらに横方向に広がる傾向がある。このときの除去されたバリア層除去部１０の線幅は、バリア層除去線幅１０ａである。Ｃｕ除去線幅８ａとバリア層除去線幅１０ａの差が、寸法シフト量である。
【００１１】
この寸法シフト量が一定であれば、それを考慮して初期のフォトレジストの線幅を設計することは可能ではあるが、微細化の妨げとなる。さらに、シード層４の下側にあるバリア層３がえぐられた形状となるので、膜はがれが発生する可能性があるという問題もある。
【００１２】
ここで、貫通電極形成用穴底面２ａと貫通電極形成用穴側面２ｂに付着する薄膜の厚みをほぼ同じにするという技術提案が行われている（例えば、特許文献１参照。）。
【００１３】
図５（ａ）は、特許文献１の貫通電極製造方法の第１工程を示す図であり、図５（ｂ）は、特許文献１の貫通電極製造方法の第２工程を示す図であり、図５（ｃ）は、特許文献１の貫通電極製造方法の第３工程を示す図である。
【００１４】
図５（ａ）〜（ｃ）において、スパッタリング法でバリア層１１を成膜する際に貫通電極形成用穴２に向けて飛来する膜成分は、ターゲット（図示せず）と貫通電極形成用穴２との関係から２つの成分を含む。すなわち、貫通電極形成用穴２の真上の部分から飛来する基板１に垂直な成分と、他の部分から飛来する傾斜した成分とを含む。ターゲットと基板１との距離が近いと、基板裏面側平面１ａにおける成膜速度は速くなるものの、ターゲットに対して傾斜した成分が多くなり、貫通電極形成用穴底面２ａまで届く成分の比率が少なくなる。従って、成膜されたバリア層１１は基板裏面側平面１ａに比較して貫通電極形成用穴底面２ａでは、その膜厚が薄くなる。そして、貫通電極形成用穴側面２ｂでは、底面に近づくほど膜厚が薄くなる傾向が強い。ターゲットと基板１との距離を充分遠くすると、基板裏面側平面１ａにおける成膜速度は遅くなり、傾斜した成分が少なくなり、貫通電極形成用穴底面２ａまで届く成分の比率が多くなる。従って、成膜されたバリア層１１は、基板裏面側平面１ａに比較して貫通電極形成用穴底面２ａで膜厚が薄くなる傾向は残るものの、その差は小さくなる。そして、貫通電極形成用穴側面２ｂでは、底面に近づくほど膜厚が薄くなる傾向は残るが、上部開口側と底面側との膜厚の差は少なくなり、全体に平たい基板裏面側平面１ａに比較して膜厚が薄くなる。
【００１５】
引用文献１は、ターゲットと基板の間の距離による、スパッタされた粒子の飛来角度分布が制御できるという性質を用いて、貫通電極形成用穴底面と貫通電極形成用穴側面に付着する膜厚の差を小さくし、結果的に基板裏面側平面に付着する膜厚を最小にするものである。
【００１６】
引用文献１の内容について、具体的に説明する。
【００１７】
まず、ターゲットと基板間の距離を例えば３００ｍｍというような比較的長い距離に設定し、スパッタリング法による成膜を行う。この場合、基板に飛来する粒子の入射角度は、基板に対してほぼ垂直に揃っているので、貫通電極形成用穴底面に優先的に第１段階目のバリア膜が付着する。
【００１８】
続いて、ターゲットと基板１間の距離を例えば８０ｍｍというような比較的短い距離に設定し、再度、スパッタリング法による成膜を行う。この場合、基板に飛来する粒子の入射角度は、斜め成分を多く含んだ分布を持っており、貫通電極形成用穴底面には、ほとんど到達せず、貫通電極形成用穴側面に優先的に第２段階目のバリア膜が付着する。
【００１９】
結果として、貫通電極形成用穴底面と貫通電極形成用穴側面に、まんべんなく薄膜を形成することができ、通常のスパッタリングでは最も成膜レートが遅い面に付着した膜厚が所定の値に達するまで成膜を行う必要がなくなる。引用文献１は、このようにして、基板裏面側平面の膜厚を最小にしている。
【特許文献１】特開２００１−２６７２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従来の貫通電極の製造方法は、基板平面部（基板裏面側平面）に付着する膜厚を小さくする手段としては有効であるが、バリア膜もしくはシード層には、必要以上に厚い膜が付着していることには変わりない。前述のとおり、基板平面部における配線の微細化，フォトレジストに対する寸法シフト量の最小化，膜剥がれ防止のためには、基板平面部に付着する薄膜の厚みをさらに薄くする必要がある。
【課題を解決するための手段】
【００２１】
前述の従来の課題を解決するために、本発明では、基板に形成された穴部を除く前記基板表面にフォトレジストを形成した後、前記穴部の側面および底面の第１膜厚が所定の値に達するまで１回目の成膜を行う第１工程と、前記１回目の成膜後に前記フォトレジストを除去する第２工程と、前記除去後に前記基板表面の第２膜厚が所定の値に達するまで２回目の成膜を行う第３工程と、を備えることを特徴とする。
【発明の効果】
【００２２】
以上のように、本発明によれば、基板に設けられた貫通電極形成用穴内部へのバリア層，シード層の膜厚は確保したまま、基板平面部のバリア層，シード層を薄膜化することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の方法について、図面を参照しながら説明する。なお、以下の説明においては、同一構成には同一符号を付して説明を省略している。
【００２４】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１の貫通電極製造方法の第１工程を示す図であり、図１（ｂ）は、実施の形態１の貫通電極製造方法の第２工程を示す図であり、図１（ｃ）は、実施の形態１の貫通電極製造方法の第３工程を示す図であり、図１（ｄ）は、実施の形態１の貫通電極製造方法の第４工程を示す図であり、図１（ｅ）は、実施の形態１の貫通電極製造方法の第５工程を示す図であり、図１（ｆ）は、実施の形態１の貫通電極製造方法の第６工程を示す図である。
【００２５】
図１（ａ）において、シリコンの基板１３には、貫通電極形成用穴１４が形成されている。そして、基板裏面側平面１３ａ，貫通電極形成用穴底面１４ａ，貫通電極形成用穴側面１４ｂに薄膜を形成し、基板裏面側平面１３ａから見て貫通電極形成用穴底面１４ａに露出している基板表面側平面１３ｂにあらかじめ形成されている電極（図示していない）から、基板裏面側平面１３ａに配線を引き出すことを目的とする。まず、貫通電極形成用穴１４の開口部を除いた基板裏面側平面１３ａをフォトレジスト１５で覆う。本実施の形態で用いたものは、貫通電極形成用穴１４の開口径が約１００マイクロメートル、同深さが２５０マイクロメートルのものである。なお、図示していないが、貫通電極形成用穴１４内部も含む基板１３の表面には、電極膜と基板１３を電気的に絶縁するためのＳｉＯ2からなる絶縁層が形成されている。
【００２６】
続いて、図１（ｂ）において、絶縁層の上に、拡散防止のためのＴｉからなる第１バリア層１６をスパッタリング法により成膜する。連続して同じくスパッタリング法で、配線用Ｃｕめっき層形成の際の電極として作用する第１シード層１７を成膜する。この時のスパッタリング装置（図示せず）は、基板１３とターゲット（図示せず）が対向して設置されたマグネトロンスパッタリング装置を用い、それぞれＴｉ，Ｃｕからなるターゲットに直流電圧を印加して成膜を行うものである。この際のターゲットと基板１３間の距離はおよそ９０ｍｍ、成膜圧力は０．１Ｐａから０．５Ｐａとする。
【００２７】
続いて、図１（ｃ）において、レジスト除去液に浸漬することにより、フォトレジスト１５の表面に付着した膜ごとフォトレジスト１５を除去し、基板裏面側平面１３ａを露出させる。
【００２８】
続いて、図１（ｄ）において、貫通電極形成用穴１４に対して成膜を行った際と同一の材料，装置，条件を用いて、基板裏面側平面１３ａに、再度、Ｔｉからなる第２バリア層１８およびＣｕからなる第２シード層１９の成膜を行う。
【００２９】
続いて、図１（ｅ）において、主たる配線層の形成と配線パターニングを行う。電解めっき法により、第１シード層１７および第２シード層１９を電極とし、Ｃｕからなるめっき層２０を形成する。そして、配線パターニングのためのフォトレジスト２１を形成し、ウエットエッチング法によりまずＣｕからなるめっき層２０および第２シード層１９のエッチングを行う。
【００３０】
続いて、図１（ｆ）において、フォトレジスト２１を除去し、先ほどパターニングを行ったＣｕ層をマスクとして、Ｔｉからなる第２バリア層１８のエッチングを同じくウエットエッチング法で実施する。このようにして形成した除去部２２の最終的な配線間の幅を除去部線幅２２ａとして示す。
【００３１】
このようにして形成することで、図５（ａ）〜（ｆ）に示す従来の方法と比較して、基板裏面側平面１３ａに形成される薄膜の厚みを薄くすることが可能となる。これにより、配線パターニングの際のエッチング液の入り込みの抑制により寸法シフトの最小化，配線幅の微細化が可能となる。また、エッチング液の入り込みが抑制されることで、バリア層の下部の空洞部分を低減することができ、膜剥がれを防止し、信頼性を向上することができる。
【００３２】
続いて、前述の本実施の形態の工程をフローチャートにて示す。
【００３３】
図２は、実施の形態１の貫通電極製造方法のフローチャートを示す図である。図２において、ステップＳ１〜Ｓ１１を用いて本実施の形態の工程を説明する。
【００３４】
まず、貫通電極形成用穴１４付きの基板１３を、製造装置（図示せず）に配置する（ステップＳ１）。
【００３５】
次に、図１（ａ）に示すように、貫通電極形成用穴１４を除いた基板裏面側平面１３に、フォトレジスト１５を形成する（ステップＳ２）。
【００３６】
次に、図１（ｂ）に示すように、１回目の成膜工程として、Ｔｉの第１バリア層１６を成膜する（ステップＳ３）。
【００３７】
同様に、図１（ｂ）に示すように、１回目の成膜工程として、Ｃｕの第１シード層１７を成膜する（ステップＳ４）。
【００３８】
次に、図１（ｃ）に示すように、フォトレジスト１５を除去させる（ステップＳ５）。
【００３９】
次に、図１（ｄ）示すように、２回目の成膜工程として、Ｔｉの第２バリア層１８を成膜する（ステップＳ６）。
【００４０】
同様に、図１（ｄ）に示すように、２回目の成膜工程として、Ｃｕの第２シード層１９を成膜する（ステップＳ７）。
【００４１】
次に、図１（ｅ）に示すように、配線パターン用のフォトレジスト２１を形成する（ステップＳ８）。
【００４２】
次に、図１（ｅ）に示すように、Ｃｕ層（めっき層２０，第２シード層１９）をウエットエッチング法によりエッチングする（ステップＳ９）。
【００４３】
次に、図１（ｆ）に示すように、フォトレジスト２１を除去させる（ステップＳ１０）。
【００４４】
次に、図１（ｆ）に示すように、Ｔｉ層（第２バリア層１８）をウエットエッチング法によりエッチングする（ステップＳ１１）。
【００４５】
このようにして形成された基板を用い、貫通電極を製造する。
【００４６】
なお、貫通電極形成用穴底面１４ａ，貫通電極形成用穴側面１４ｂに形成された薄膜は、チタン、窒化チタン、銅のいずれか一つを、少なくとも含む必要がある。
【００４７】
なお、本実施例は貫通電極を有する半導体装置を具体例としてあげたが、凹凸形状をもつ基板に対して、スパッタリングなどの真空プロセスをもちいて薄膜を形成する際にも有用であり、例えばインクジェットプリンタヘッドに代表される立体形状物への成膜にも応用できる内容である。
【００４８】
（実施の形態２）
図３（ａ）は、本発明の実施の形態２の貫通電極製造方法の第１工程を示す図であり、図３（ｂ）は、実施の形態２の貫通電極製造方法の第２工程を示す図であり、図３（ｃ）は、実施の形態２の貫通電極製造方法の第３工程を示す図であり、図３（ｄ）は、実施の形態２の貫通電極製造方法の第４工程を示す図であり、図３（ｅ）は、実施の形態２の貫通電極製造方法の第５工程を示す図であり、図３（ｆ）は、実施の形態２の貫通電極製造方法の第６工程を示す図である。
【００４９】
図３（ａ）において、実施の形態１と同様に、貫通電極形成用穴１４が設けられた基板１３に対して、電極形成用穴１４の開口部を除いた基板裏面側平面１３ａをフォトレジスト１５で覆う。
【００５０】
本実施の形態では、後述するフォトレジスト除去工程（図３（ｃ））において、貫通電極形成用穴１４内部に形成される薄膜の膜厚や形状を制御することを目的として、フォトレジスト１５のフォト工程における露光条件により、フォトレジスト１５のテーパ角の制御を行っている。このテーパ角に関しては、フォトレジスト１５の開口部が基板１３側から表面側に向かうにつれて開口径が小さくなる逆テーパ構造とし、フォトレジスト１５側面が基板１３の鉛直方向となす角度θが１０〜２０度となるようにする。
【００５１】
なお、本実施の形態においては、前述のフォトレジスト１５の逆テーパ構造以外は、実施の形態１と同様である。
【００５２】
本実施の形態は、実施の形態１に比べて、フォトレジスト１５を表面に付着した膜と共に除去する際、膜を分断しながら除去するという事象が発生しないため、特に貫通電極形成用穴１４の開口部付近での膜のダレや欠損が起きにくい。したがって、後に成膜を行う第２バリア層１８および第２シード層１９との連続性および密着性が確保でき、信頼性が向上する。
【００５３】
（実施の形態３）
図４（ａ）〜（ｆ）を用いて、本発明の実施の形態３の工程についいて説明する。
【００５４】
図４（ａ）は、本発明の実施の形態３の貫通電極製造方法の第１工程を示す図であり、図４（ｂ）は、実施の形態３の貫通電極製造方法の第２工程を示す図であり、図４（ｃ）は、実施の形態３の貫通電極製造方法の第３工程を示す図であり、図４（ｄ）は、実施の形態３の貫通電極製造方法の第４工程を示す図であり、図４（ｅ）は、実施の形態３の貫通電極製造方法の第５工程を示す図であり、図４（ｆ）は、実施の形態３の貫通電極製造方法の第６工程を示す図である。
【００５５】
図４（ａ）において、基板１３には貫通電極形成用穴１４が設けられている。
【００５６】
続いて、図４（ｂ）において、成膜工程としてＴｉの第１バリア層１６を成膜する。この時、第１バリア層１６は、通常よりも厚めに成膜しておく。
【００５７】
続いて、図４（ｃ）において、基板裏面側平面１３ａ上の第１バリア層１６を平坦度エッチングにて、その一部を除去する。これにより、貫通電極形成用穴１４の表面に充分な厚さの成膜を行なうことにより厚くなった基板裏面側平面１３ａの膜厚を薄くすることができる。
【００５８】
続いて、図４（ｄ）において、成膜工程としてＣｕの第１シード層１７を成膜する。この時、第１シード層１７は、通常よりも厚めに成膜しておく。
【００５９】
続いて、図４（ｅ）において、基板裏面側平面１３ａ上の第１シード層１７を平坦度エッチングにて、その一部を除去する。これにより、貫通電極形成用穴１４の表面に充分な厚さの成膜を行なうことにより厚くなった基板裏面側平面１３ａの膜厚を薄くすることができる。
【００６０】
そして、図４（ｆ）において、フォトレジスト１５を用いて除去部を形成する。
【００６１】
このようにして、本実施の形態では、厚めに成膜した薄膜のうち、基板上の膜のみを平坦度エッチングにより除去することで、本発明の目的を達成している。
【産業上の利用可能性】
【００６２】
本発明の製造方法を用いることで、主に貫通電極を有する半導体装置における小型化，微細化および信頼性向上を実現することができるため、貫通電極を有する半導体装置の製造に用いることができる。
【図面の簡単な説明】
【００６３】
【図１】（ａ）実施の形態１の貫通電極製造方法の第１工程を示す図、（ｂ）実施の形態１の貫通電極製造方法の第２工程を示す図、（ｃ）実施の形態１の貫通電極製造方法の第３工程を示す図、（ｄ）実施の形態１の貫通電極製造方法の第４工程を示す図、（ｅ）実施の形態１の貫通電極製造方法の第５工程を示す図、（ｆ）実施の形態１の貫通電極製造方法の第６工程を示す図
【図２】実施の形態１の貫通電極製造方法のフローチャート
【図３】（ａ）実施の形態２の貫通電極製造方法の第１工程を示す図、（ｂ）実施の形態２の貫通電極製造方法の第２工程を示す図、（ｃ）実施の形態２の貫通電極製造方法の第３工程を示す図、（ｄ）実施の形態２の貫通電極製造方法の第４工程を示す図、（ｅ）実施の形態２の貫通電極製造方法の第５工程を示す図、（ｆ）実施の形態２の貫通電極製造方法の第６工程を示す図
【図４】（ａ）実施の形態３の貫通電極製造方法の第１工程を示す図、（ｂ）実施の形態３の貫通電極製造方法の第２工程を示す図、（ｃ）実施の形態３の貫通電極製造方法の第３工程を示す図、（ｄ）実施の形態３の貫通電極製造方法の第４工程を示す図、（ｅ）実施の形態３の貫通電極製造方法の第５工程を示す図、（ｆ）実施の形態３の貫通電極製造方法の第６工程を示す図
【図５】（ａ）従来の貫通電極製造方法の第１工程を示す図、（ｂ）従来の貫通電極製造方法の第２工程を示す図、（ｃ）従来の貫通電極製造方法の第３工程を示す図、（ｄ）従来の貫通電極製造方法の第４工程を示す図、（ｅ）従来の貫通電極製造方法の第５工程を示す図、（ｆ）従来の貫通電極製造方法の第６工程を示す図
【符号の説明】
【００６４】
１ 基板
１ａ 基板裏面側平面
１ｂ 基板表面側平面
２ 貫通電極形成用穴
２ａ 貫通電極形成用穴底面
２ｂ 貫通電極形成用穴側面
３ バリア層
４ シード層
５ めっき層
６ フォトレジスト
７ レジスト開口部
８ シード層除去部
８ａ シード層除去線幅
９ はんだボール
１０ バリア層除去部
１０ａ バリア層除去線幅
１１ バリア層
１２ バリア膜
１３ 基板
１３ａ 基板裏面側平面
１３ｂ 基板表面側平面
１４ 貫通電極形成用穴
１４ａ 貫通電極形成用穴底面
１４ｂ 貫通電極形成用穴側面
１５ フォトレジスト
１６ 第１バリア層
１７ 第１シード層
１８ 第２バリア層
１９ 第２シード層
２０ めっき層
２１ フォトレジスト
２２ 除去部
２２ａ 除去部線幅
【特許請求の範囲】
【請求項１】
基板に形成された穴部を除く前記基板表面にフォトレジストを形成した後、前記穴部の側面および底面の第１膜厚が所定の値に達するまで１回目の成膜を行う第１工程と、
前記１回目の成膜後に前記フォトレジストを除去する第２工程と、
前記除去後に前記基板表面の第２膜厚が所定の値に達するまで２回目の成膜を行う第３工程と、を備えること
を特徴とする半導体装置の製造方法。
【請求項２】
前記１回目の成膜による膜と前記２回目の成膜による膜が同一材料であること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記穴部の側面および底面に成膜された膜の層数が前記基板表面に成膜された膜の層数より多いこと
を特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記穴部の側面および底面に成膜された膜が、バリア層と電極めっき用の電極層とのいずれかの層を少なくとも含むこと
を特徴とする請求項１から３いずれか記載の半導体装置の製造方法。
【請求項５】
前記穴部の側面または底面に成膜された膜の材料が、チタン、窒化チタン、銅のうち、少なくとも一つ以上を含むこと
を特徴とする請求項１から４いずれか記載の半導体装置の製造方法。
【請求項６】
前記フォトレジストの開口部がテーパ形状であること
を特徴とする請求項１から５いずれか記載の半導体装置の製造方法。
【請求項７】
前記フォトレジストの開口径は、前記基板に接する部分から離れるに従って小さくなること
を特徴とする請求項６記載の半導体装置の製造方法。
【請求項１】
基板に形成された穴部を除く前記基板表面にフォトレジストを形成した後、前記穴部の側面および底面の第１膜厚が所定の値に達するまで１回目の成膜を行う第１工程と、
前記１回目の成膜後に前記フォトレジストを除去する第２工程と、
前記除去後に前記基板表面の第２膜厚が所定の値に達するまで２回目の成膜を行う第３工程と、を備えること
を特徴とする半導体装置の製造方法。
【請求項２】
前記１回目の成膜による膜と前記２回目の成膜による膜が同一材料であること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記穴部の側面および底面に成膜された膜の層数が前記基板表面に成膜された膜の層数より多いこと
を特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記穴部の側面および底面に成膜された膜が、バリア層と電極めっき用の電極層とのいずれかの層を少なくとも含むこと
を特徴とする請求項１から３いずれか記載の半導体装置の製造方法。
【請求項５】
前記穴部の側面または底面に成膜された膜の材料が、チタン、窒化チタン、銅のうち、少なくとも一つ以上を含むこと
を特徴とする請求項１から４いずれか記載の半導体装置の製造方法。
【請求項６】
前記フォトレジストの開口部がテーパ形状であること
を特徴とする請求項１から５いずれか記載の半導体装置の製造方法。
【請求項７】
前記フォトレジストの開口径は、前記基板に接する部分から離れるに従って小さくなること
を特徴とする請求項６記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１４１１４９（Ｐ２０１０−１４１１４９Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１６３６０（Ｐ２００８−３１６３６０）
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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