半導体装置及びその製造方法
【課題】薄型化及び小型化を図る半導体装置を提供する。
【解決手段】半導体装置１は、半導体チップ１０と、半導体チップ１０の上に積層された多層配線構造３０と、多層配線構造３０内に埋設された電子部品６０，８０と、を備える。半導体チップは、半導体基板１１と、半導体基板上に形成された内部配線２０と、内部配線を被覆するようにして半導体基板上に形成された封止層１６と、を有し、多層配線構造が封止層上に形成されている。
【解決手段】半導体装置１は、半導体チップ１０と、半導体チップ１０の上に積層された多層配線構造３０と、多層配線構造３０内に埋設された電子部品６０，８０と、を備える。半導体チップは、半導体基板１１と、半導体基板上に形成された内部配線２０と、内部配線を被覆するようにして半導体基板上に形成された封止層１６と、を有し、多層配線構造が封止層上に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、複数の半導体チップが埋設されたＳＩＰ（System In Package）型の半導体パッケージ（半導体装置）が記載されている。特許文献１に記載されているように、回路が形成されていない基板（１）の上に２層の絶縁層（６，７）が積層され、それぞれの絶縁層（６，７）の上に配線（９，１３）がパターニングされ、ベアチップ（５）が下層の絶縁層（６）に埋設され、更に上層の絶縁層（６，７）の上に厚いバッファ層（１７）が積層され、酸化シリコン膜（１６ｄ）のみで保護された別のベアチップ（１６）がバッファ層（１７）に埋設されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０４７７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術では、基板（１）の上に積層された絶縁層（６）やバッファ層（１７）にチップ（５，１３）が埋設されているから、半導体パッケージが厚くなってしまう。
また、基板（１）はウエハを切り分けたものである。チップ（５）をウエハの上に搭載した後、最後にウエハを切断するから、切り分けられた基板（１）のサイズはチップ（５）のサイズよりも大きくなる。そのため、半導体パッケージのサイズも大型化してしまう。
そこで、本発明が解決しようとする課題は、半導体パッケージ等の半導体装置の薄型化及び小型化を図ることである。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る半導体装置は、半導体チップと、前記半導体チップ上に積層された多層配線構造と、前記多層配線構造内に埋設された電子部品と、を備える。
【０００６】
好ましくは、前記多層配線構造の周側面が前記半導体チップの周側面に揃っている。
好ましくは、前記半導体チップは、半導体基板と、前記半導体基板上に形成された内部配線と、前記内部配線を被覆するようにして前記半導体基板上に形成された封止層と、を有し、前記多層配線構造が前記封止層上に形成されている。
好ましくは、前記半導体チップは、前記内部配線上に形成された突起状のアウター端子を更に有する。
好ましくは、前記多層配線構造は、前記半導体チップ上に交互に積層された複数の絶縁層及び複数の配線パターンを有し、最下層の前記配線パターンは前記内部配線に導通している。
好ましくは、前記電子部品は、前記複数の絶縁層のうち最下層以外のものに埋設されている。
好ましくは、前記電子部品は端子を有し、前記端子が前記配線パターンに導通している。
好ましくは、前記半導体装置が、前記多層配線構造上に設けられたバンプを更に備える。
【０００７】
本発明に係る半導体装置の製造方法は、半導体ウエハの上方に多層配線構造を積層するとともに、前記多層配線構造内に電子部品を埋め込む方法である。
【０００８】
好ましくは、前記半導体ウエハ及び前記多層配線構造をチップサイズに切り分ける。
好ましくは、前記多層配線構造の積層前に、前記半導体ウエハ上に内部配線を形成し、前記内部配線を被覆するようにして封止層を前記半導体基板上に形成し、前記多層配線構造の積層に際しては、前記封止層の上に前記多層配線構造を積層し、前記半導体ウエハ及び前記多層配線構造の切断に際して前記封止層をチップサイズに切り分ける。
好ましくは、前記多層配線構造上にバンプを形成する。
【発明の効果】
【０００９】
本発明によれば、半導体装置の薄型化及び小型化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の斜視図。
【図２】同実施形態に係る半導体装置の断面図。
【図３】同実施形態に係る半導体チップを一部破断した状態で示した斜視図。
【図４】同実施形態に係る電子部品を一部破断した状態で示した斜視図。
【図５】同実施形態に係る半導体装置を製造する方法の一工程における断面図。
【図６】図５の工程の後の工程における断面図。
【図７】図６の工程の後の工程における断面図。
【図８】図７の工程の後の工程における断面図。
【図９】図８の工程の後の工程における断面図。
【図１０】図９の工程の後の工程における断面図。
【図１１】図１０の工程の後の工程における断面図。
【図１２】図１１の工程の後の工程における断面図。
【図１３】図１２の工程の後の工程における断面図。
【図１４】図１３の工程の後の工程における断面図。
【図１５】図１４の工程の後の工程における断面図。
【図１６】図１５の工程の後の工程における断面図。
【図１７】図１６の工程の後の工程における断面図。
【図１８】図１７の工程の後の工程における断面図。
【図１９】図１８の工程の後の工程における断面図。
【図２０】変形例に係る半導体装置の断面図。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
図１は、半導体装置１の斜視図である。図２は、半導体装置１の断面図である。
【００１３】
図１、図２に示すように、半導体装置１は、ＳＩＰ（System In Package）であって、半導体チップ１０、多層配線構造３０及び電子部品６０，８０等を備えるものである。多層配線構造３０が半導体チップ１０の表側の面１０ａの上に積層され、電子部品６０，８０が多層配線構造３０内に埋設されている。
【００１４】
まず、図２、図３を参照して、半導体チップ１０について詳細に説明する。図３は、半導体チップ１０の一部を破断した状態で示した斜視図である。図３では、半導体チップ１０の上に多層配線構造３０が積層されていない状態を示す。
【００１５】
半導体チップ１０は、チップサイズにパッケージしたものであって、いわゆるＣＳＰ（Chip Size Package）である。特に、この半導体チップ１０は、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。つまり、半導体チップ１０は、ＣＳＰの中でも特にＷＬＰ（Wafer Level Package）である。
【００１６】
半導体チップ１０は、半導体基板１１、パッシベーション膜１３、絶縁膜１４、封止層１６、内部配線２０及びアウター端子２６等を備える。
【００１７】
半導体基板１１は、シリコンといった半導体材料等からなる。半導体基板１１の表側の表層には、集積回路が形成されている。半導体基板１１の表側の面の上には、複数のインナー端子１２が形成されている。インナー端子１２は、半導体基板１１の表層に形成された集積回路の配線の一部であったり、各種電気素子（例えば、ダイオード、トランジスタ、抵抗、コンデンサ等）の電極であったりする。
【００１８】
半導体基板１１の表側の面が、パッシベーション膜１３によって被覆されている。パッシベーション膜１３は、酸化シリコン又は窒化シリコンを含有する。パッシベーション膜１３が、絶縁膜１４によって被覆されている。絶縁膜１４は、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂を含有する。例えば、絶縁膜１４には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、エポキシ系、フェノール系、シリコン系等のプラスチック材料又はこれらの複合材料等を用いることができる。
【００１９】
パッシベーション膜１３及び絶縁膜１４のうちインナー端子１２に重なる位置には、開口１５が形成されている。インナー端子１２の一部又は全体が開口１５内に位置しており、インナー端子１２の一部又は全体がパッシベーション膜１３及び絶縁膜１４によって覆われていない。なお、絶縁膜１４が形成されていなくてもよい。
【００２０】
内部配線２０が、絶縁膜１４上（絶縁膜１４が無い場合には、パッシベーション膜１３上）に形成されている。内部配線２０は、下地２１と導体層２２の積層体であり、下地２１は絶縁膜１４上（絶縁膜１４が無い場合には、パッシベーション膜１３上）に形成され、導体層２２は下地２１上に形成されている。下地２１は、導体からなる。例えば、下地２１は、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。導体層２２は、シード層上に成長したメッキをパターニングしたものである。導体層２２は、銅その他の金属からなる。平面視した場合の導体層２２の形状と下地２１の形状がほぼ同じである。導体層２２は、下地２１よりも厚い。なお、内部配線２０が導体の積層体でなくてもよい。例えば、内部配線２０は導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
【００２１】
内部配線２０がインナー端子１２に接続されている。具体的には、内部配線２０が開口１５の上を横切り、内部配線２０の下地２１の一部がインナー端子１２上に積層されている。内部配線２０の数がインナー端子１２の数よりも多くてもよいし、少なくてもよいし、等しくてもよい。１本の内部配線２０に接続されるインナー端子１２の数は１又は２以上である。１本の内部配線２０につき１つのインナー端子１２が接続されることが好ましい。
【００２２】
内部配線２０の一部（例えば、端部）がランド２３となっており、内部配線２０とランド２３が一体形成されて、内部配線２０とランド２３が接続されている。ランド２３上には、アウター端子２６が形成され、内部配線２０がアウター端子２６に接続されている。そのため、アウター端子２６は、内部配線２０によってインナー端子１２に導通している。１本の内部配線２０に接続されるアウター端子２６の数は、１又は２以上である。１本の内部配線２０につき１つのアウター端子２６が接続されることが好ましい。また、１つのアウター端子２６につき１つのインナー端子１２が内部配線２０によって導通することが更に好ましい。
【００２３】
アウター端子２６は、突起状に設けられた柱状電極である。アウター端子２６は、銅その他の金属からなる。アウター端子２６の高さ（厚さ）は、導体層２２の厚さよりも大きい。なお、図３では、アウター端子２６が縦６列×横６列の格子状に配列されているが、アウター端子２６の配列及び数はこれに限るものではない。
【００２４】
遮光性の封止層１６が絶縁膜１４上に形成され、内部配線２０が封止層１６によって覆われている。アウター端子２６の上面が封止層１６によって覆われていないが、アウター端子２６の周側面が封止層１６によって覆われて保護されている。封止層１６の表面が、アウター端子２６の上面と面一に設けられているか、又は、アウター端子２６の上面よりも僅かに高い位置にある。
封止層１６は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、ガラスフィラー）を配合した繊維強化樹脂からなる。
【００２５】
なお、半導体チップ１０はＬＧＡ方式のパッケージであってもよい。つまり、端子となるランドが半導体チップ１０の表側の面１０ａに格子状に配列されていてもよい。
【００２６】
図１、図２を参照して多層配線構造３０について説明する。
多層配線構造３０は配線パターン３１〜３４及び絶縁層４１〜４４を有する。絶縁層４１、絶縁層４２、絶縁層４３及び絶縁層４４が、半導体チップ１０から絶縁層４１、絶縁層４２、絶縁層４３、絶縁層４４の順に半導体チップ１０の表側の面１０ａ上に積層されている。配線パターン３１が絶縁層４１と絶縁層４２との間に、配線パターン３２が絶縁層４２と絶縁層４３との間に、配線パターン３３が絶縁層４３と絶縁層４４との間にそれぞれ位置し、配線パターン３４が絶縁層４４上に形成されている。配線パターン３１と配線パターン３２が絶縁層４２によって、配線パターン３２と配線パターン３３が絶縁層４３によって、配線パターン３３と配線パターン３４が絶縁層４４によってそれぞれ隔てられている。
【００２７】
絶縁層４１〜４４の縁と半導体チップ１０の周側面１０ｃが揃っており、多層配線構造３０の周側面３０ｃが半導体チップ１０の周側面１０ｃに揃っている。
【００２８】
絶縁層４４には複数のビアが開けられており、ビア内に層間接続導体５４が埋め込まれて、層間接続導体５４が絶縁層４４を貫通して、層間接続導体５４により配線パターン３４と配線パターン３３が導通している。同様に、絶縁層４３を貫通した層間接続導体５３により配線パターン３３と配線パターン３２が、絶縁層４２を貫通した層間接続導体５２により配線パターン３２と配線パターン３１が、それぞれ導通している。
【００２９】
層間接続導体５４と配線パターン３４が一体形成され、層間接続導体５３と配線パターン３３が一体形成され、層間接続導体５４と配線パターン３２が一体形成されている。これらは別体に形成されて、互いに接触していてもよい。
【００３０】
また、絶縁層４１にはアウター端子２６に至る複数のビアが開けられており、ビア内に層間接続導体５１が埋め込まれて、層間接続導体５１が絶縁層４１を貫通して、層間接続導体５１により配線パターン３１とアウター端子２６が導通している。
【００３１】
配線パターン３１，３２，３３，３４及び層間接続導体５１，５２，５３，５４は銅その他の金属からなる。絶縁層４１，４２，４３，４４は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、ガラス繊維強化エポキシ樹脂、ガラス布基材エポキシ樹脂、カーボン繊維強化エポキシ樹脂、カーボン布基材エポキシ樹脂を、ガラス繊維強化ポリイミド樹脂、ガラス布基材ポリイミド樹脂、カーボン繊維強化ポリイミド樹脂、カーボン布基材ポリイミド樹脂その他の繊維強化樹脂からなる。なお、図２では、多層配線構造３０が４層の絶縁層４１，４２，４３，４４及び４層の配線パターン３１，３２，３３，３４を有するものであったが、多層配線構造３０の絶縁層及び配線パターンの層数は２以上であればよい。
【００３２】
以上のような多層配線構造３０には、電子部品６０，８０が埋設されている。より具体的には、電子部品６０，８０は絶縁層４４に埋設されている。電子部品６０は、半導体チップである。電子部品６０は、ベアチップでもよいし、パッケージ化したものでもよい。電子部品６０がパッケージ化した半導体チップである場合、電子部品６０のパッケージ方式は問わない。
【００３３】
電子部品６０がＣＳＰの中でも特にＷＬＰである場合、電子部品６０は図４に示すように構成されている。図４は、電子部品６０の一部を破断した状態で示した斜視図である。図４に示すように、電子部品６０は、半導体基板６１、パッシベーション膜６３、絶縁膜６４、封止層６６、内部配線７０及びアウター端子７６等を備える。電子部品６０と半導体チップ１０は、アウター端子７６の数、内部配線７０の形状及び位置、半導体基板６１に形成された集積回路等が相違するだけ、電子部品６０が半導体チップ１０と同様にＷＬＰであるので、電子部品６０の詳細な説明については省略する。電子部品６０のサイズは半導体チップ１０のサイズよりも小さい。なお、図４では、アウター端子７６が縦３列×横３列の格子状に配列されているが、アウター端子７６の配列及び数はこれに限るものではない。
【００３４】
図２に示すように、電子部品６０は絶縁層４３の上にダイボンディングされている。具体的には、導体からなる下地３５が絶縁層４３上に形成されており、電子部品６０の裏側の面６０ｂと下地３５との間に接着剤６９が挟まれ、接着剤６９が電子部品６０の裏側の面６０ｂと下地３５に固着している。下地３５は、配線パターン３３とともにパターニングされたものである。下地３５と配線パターン３３が互いに離間して、下地３５と配線パターン３３が導通していない。なお、下地３５が無く、接着剤６９が絶縁層４３に直接固着していてもよい。
【００３５】
絶縁層４４は、電子部品６０全体を被覆するようにして絶縁層４３上に成膜されており、電子部品６０は、絶縁層４４に埋設されている。
【００３６】
図４に示すように、電子部品６０の裏側の面６０ｂには端子が形成されておらず、表側の面６０ａでは、アウター端子７６の上面が露出している。そのため、アウター端子７６は、配線パターン３３に接続されていない。一方、図２に示すように、絶縁層４４には複数のビアが開けられており、ビア内に層間接続導体５５が埋め込まれて、層間接続導体５５が絶縁層４４を貫通して、層間接続導体５５により配線パターン３４とアウター端子７６が導通している。
【００３７】
なお、電子部品６０の表側の面６０ａが絶縁層４３に向いた状態で、電子部品６０がフリップチップ方式等によって絶縁層４３の上に表面実装されていてもよい。この場合、下地３５が無く、配線パターン３３が電子部品６０の下にまで及ぶようにパターニングされ、アウター端子７６が例えば半田、導電性ペースト、導電性シート、異方導電性ペースト又は異方導電性ペースによって配線パターン３３に導通している。アウター端子７６が配線パターン３３に導通しているので、層間接続導体５５が無く、層間接続導体５５が埋め込まれるビアも絶縁層４４に開けられていない。
【００３８】
電子部品８０は、能動部品（例えば、ダイオード、トランジスタ）又は受動部品（例えば、抵抗器、コンデンサ）である。また、電子部品８０は、チップ抵抗器、チップコンデンサ、チップダイオード、チップトランジスタその他の表面実装型チップ部品である。電子部品８０の表側の面８０ａと裏側の面６０ｂには、それぞれ端子が設けられている。電子部品８０の裏側の面８０ｂが絶縁層４３に向いた状態で、電子部品８０が配線パターン３３上にダイボンディングされ、裏側の面８０ｂに設けられた端子が配線パターン３３に導通している。
【００３９】
絶縁層４４は、電子部品８０全体を被覆するようにして絶縁層４３上に成膜されており、電子部品８０は、絶縁層４４に埋設されている。絶縁層４４にはビアが開けられており、ビア内に層間接続導体５６が埋め込まれて、層間接続導体５６が絶縁層４４を貫通して、電子部品８０の表側の面８０ａに設けられた端子と配線パターン３４が層間接続導体５６により導通している。
【００４０】
絶縁層４４及び配線パターン３４がオーバーコート層９０によって被覆されている。オーバーコート層９０に複数の開口が形成され、開口内に半田バンプ９２が形成されて、半田バンプ９２が配線パターン３４に固着されている。図１に示すように、半田バンプ９２が縦５列×横５列の格子状に配列されているが、半田バンプ９２の配列及び数はこれに限るものではない。なお、半田バンプ９２が無くてもよい。
【００４１】
図２に示すように、電子部品６０と電子部品８０が同じ絶縁層４４に埋設されているので、絶縁層４４を厚くするだけで済み、絶縁層４１，４２，４３を厚くしなくても済む。そのため、半導体装置１の薄型化を図ることができる。なお、電子部品６０が埋設される絶縁層と、電子部品８０が埋設される絶縁層が異なっていてもよい。また、電子部品６０，８０が絶縁層４４ではなく、絶縁層４２又は絶縁層４３に埋設されていてもよい。多層配線構造３０の絶縁層及び配線パターンの層数が４層以外の場合でも、電子部品６０，８０は最下層の絶縁層以外の絶縁層に埋設されていればよい。
【００４２】
多層配線構造３０に埋設された電子部品の数が２であるが、１であってもよいし、３以上であってもよい。電子部品の数が２以上である場合、全ての電子部品が同じ絶縁層に埋設されていることが好ましい。これは、上述のように半導体装置１の薄型化を図るためである。
【００４３】
この半導体装置１は、プリント基板上に表面実装して用いる。具体的には、半導体装置１の表側の面１ａ、つまり、オーバーコート層９０の表面をプリント基板に向けて、半田バンプ９２をプリント基板の端子に接触させて半導体装置１をプリント基板の上に載置し、半田バンプ９２をリフローすれば、半導体装置１がプリント基板上に表面実装される。
【００４４】
半導体装置１を回路基板として用いてもよい。半導体装置１を回路基板として用いる場合、電子部品をオーバーコート層９０の上に表面実装し、その電子部品の端子を半田バンプ９２によって配線パターン３４に接合する。
【００４５】
なお、半導体装置１の用途は、プリント基板に表面実装される電子部品や、電子部品が表面実装される回路基板に限るものではない。
【００４６】
以上に説明したように、半導体チップ１０がそれよりもサイズの大きな基板の上に搭載されたものではない上、その半導体チップ１０上に積層された多層配線構造３０に電子部品６０，８０が埋設されているから、半導体装置１をチップサイズ（半導体チップ１０のサイズ）にすることができる。そのため、半導体装置１を小型化することができる。また、多層配線構造３０がベースとなる基板の上に積層されているものではなく、半導体チップ１０の上に積層されたものであるから、そのベースとなる基板の分だけ半導体装置１を薄型化することができる。
【００４７】
続いて、半導体装置１の製造方法について説明する。
半導体装置１を製造するに際しては、個片化する前の半導体ウエハ１１Ａ（図５に図示）を用いる。図５に示すように、半導体ウエハ１１Ａは、分割予定線としての格子状のダイシングストリート（境界線）１１Ｂによって複数のチップ領域１１Ｃに区画されている。これらチップ領域１１Ｃがマトリクス状に配列されている。半導体ウエハ１１Ａの表側の表層には、集積回路がチップ領域１１Ｃごとに形成されている。半導体ウエハ１１Ａの表側の面には、複数のインナー端子１２が形成されている。半導体ウエハ１１Ａの表側の面上にパッシベーション膜１３が成膜されている。パッシベーション膜１３に開口１５が形成され、インナー端子１２が開口１５内で露出している。半導体ウエハ１１Ａの裏側の面では、半導体（例えば、シリコン）が露出している。
【００４８】
図６に示すように、絶縁膜１４をパッシベーション膜１３の上にパターニングした後、無電解メッキ法若しくは気相成長法（例えば、スパッタ法）又はこれらの組合せによって、絶縁膜１４の上全体にシード層２１Ａを成膜する。シード層２１Ａは、開口１５の内壁面やインナー端子１２の上にも成長する。絶縁膜１４のパターニングに際しては、絶縁膜１４をチップ領域１１Ｃごとに区切るとともに、インナー端子１２にまで通じる開口１５を絶縁膜１４に形成する。シード層２１Ａは、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。なお、絶縁膜１４を形成せずに、パッシベーション膜１３の上にシード層２１Ａを形成してもよい。
【００４９】
次に、図７に示すように、導体層２２をパターニングする。具体的には、レジスト等のマスク２０Ｂをシード層２１Ａの上に設置し、シード層２１Ａをそのマスク２０Ｂによって部分的に覆った状態で、シード層２１Ａを電極として電解メッキを行う。マスク２０Ｂには、形成しようとする導体層２２の位置・形状に合ったスリットが形成されており、電解メッキによって導体層２２をシード層２１Ａの上であってマスク２０Ｂのスリット内に成長させる。導体層２２は、シード層２１Ａよりも厚く成長させる。なお、マスク２０Ｂがレジスト（例えば、ドライフィルムレジスト、ウェットレジスト）である場合には、露光・現像によってマスク２０Ｂにスリットを形成する。
導体層２２の形成後、マスク２０Ｂを除去する。
【００５０】
次に、図８に示すように、アウター端子２６をパターニングする。具体的には、厚膜のマスク（例えば、ドライフィルムレジスト）３０Ｂをシード層２１Ａ及び導体層２２の上に設置し、シード層２１Ａ及び導体層２２をマスク３０Ｂで部分的に覆った状態で、シード層２１Ａ及び導体層２２を電極として電解メッキを行う。マスク３０Ｂには、形成しようとするアウター端子２６の位置・形状に合った開口が形成されている。アウター端子２６を開口内であって導体層２２の上に電解メッキにより成長させる。なお、マスク３０Ｂがドライフィルムレジスト又はウェットレジストである場合には、露光・現像によってマスク３０Ｂに開口を形成する。
アウター端子２６の形成後、マスク３０Ｂを除去する。
【００５１】
次に、シード層２１Ａのうち導体層２２に重なっていない部分をエッチングにより除去することにより、シード層２１Ａを下地２１に形状加工する。このとき、導体層２２及びアウター端子２６の表面が一部エッチングされるが、導体層２２及びアウター端子２６がシード層２１Ａと比較して充分に厚いため、導体層２２及びアウター端子２６が残留する。
【００５２】
次に、図９に示すように、印刷法、液滴吐出法（インクジェット法）、スピンコート法、滴下法その他の塗布法によって封止層１６を絶縁膜１４（絶縁膜１４が無い場合には、パッシベーション膜１３）の上に形成する。封止層１６の形成に際しては、導体層２２及びアウター端子２６を封止層１６によって覆う。なお、塗布法の代わりに、プリプレグを絶縁膜１４の上に貼り付け、そのプリプレグを硬化させることによって、プリプレグから封止層１６を形成してもよい。
【００５３】
次に、図１０に示すように、封止層１６の表面を研削し、アウター端子２６の上面を露出させる。
【００５４】
図５〜図１０を用いて説明した工程によって、半導体チップ１０を個片化前の状態まで製造する。電子部品６０がＷＬＰである場合、電子部品６０を作成するには、図５〜図１０を用いて説明した工程と同様の工程を経た後、ダイシング処理等の個片化処理を行う。これにより、一枚のウエハから複数の電子部品６０を作成することができる。
【００５５】
アウター端子２６の露出後、図１１に示すように、プリプレグを封止層１６及びアウター端子２６に熱圧着することで、そのプリプレグから絶縁層４１を形成する。プリプレグとしては、ガラス繊維強化エポキシ樹脂、ガラス布基材エポキシ樹脂、カーボン繊維強化エポキシ樹脂、カーボン布基材エポキシ樹脂を、ガラス繊維強化ポリイミド樹脂、ガラス布基材ポリイミド樹脂、カーボン繊維強化ポリイミド樹脂、カーボン布基材ポリイミド樹脂その他の繊維強化樹脂を半硬化させたものを用いることが好ましい。なお、印刷法、液滴吐出法（インクジェット法）、スピンコート法、滴下法その他の塗布法によって絶縁層４１を成膜してもよい。
【００５６】
次に、図１２に示すように、絶縁層４１に複数のビア４１ａを形成する。ビア４１ａの形成箇所はアウター端子２６に重なる位置であり、ビア４１ａをアウター端子２６まで貫通させる。ビア４１ａの形成方法は、レーザー光を絶縁層４１に照射する方法でもよいし、絶縁層４１の上にマスク（例えば、メタルマスク、フォトレジスト、ドライフィルムレジスト）を設置した状態で絶縁層４１をエッチングする方法でもよい。
【００５７】
次に、図１３に示すように、メッキ法によりビア４１ａ内に層間接続導体５１を成長させるとともに、導体膜３１Ａを絶縁層４１上に成長させる。なお、層間接続導体５１の形成法は、メッキ法に限らず、導電性部材（例えば、導電性ペースト）をビア４１ａ内に埋め込む方法でもよい。
【００５８】
次に、図１４に示すように、導体膜３１Ａの上にマスク（図示略）を設置した状態で導体膜３１Ａをエッチングすることによって、導体膜３１Ａの一部を除去する。これにより、導体膜３１Ａから配線パターン３１を作成する。配線パターン３１の形成後、マスクを除去する。なお、配線パターン３１の形成方法は、図１３、図１４に示すようなサブトラクト法に限らず、アディティブ法（セミアディティブ法、フルアディティブ法その他のアディティブ法）であってもよい。
【００５９】
以後同様にして、絶縁層４２、層間接続導体５２、配線パターン３２、絶縁層４３、層間接続導体５３及び配線パターン３３を順に形成する（図１５参照）。配線パターン３３の形成の際には、下地３５もパターニングする。なお、下地３５を形成しなくてもよい。
【００６０】
次に、図１６に示すように、電子部品６０を絶縁層４２の上にダイボンディングし、電子部品８０を配線パターン３３の上にダイボンディングする。電子部品６０については、端子が無い面６０ｂを下に向けて、その面６０ｂを接着剤６９によって下地３５（下地３５が無い場合には、絶縁層４３）に接着する。電子部品８０については、一方の面８０ｂを下に向け、その面８０ｂに形成された端子を例えば半田又は導電性接着剤等によって配線パターン３３に接合する。なお、電子部品６０については、端子が有る面６０ａを下に向けて、電子部品６０を配線パターン３３及び絶縁層４２の上にフリップチップ実装してもよい。この場合、その面６０ａに形成された端子（例えば、アウター端子７６）を半田又は導電性接着剤等によって配線パターン３３に接合して、端子と配線パターン３３の導通を取る。
【００６１】
次に、図１７に示すように、電子部品６０，８０を絶縁層４４によって覆うようにして絶縁層４４を絶縁層４３及び配線パターン３３の上に成膜する。そして、絶縁層４４に複数のビアを形成した後に、層間接続導体５４，５５，５６をビア内にそれぞれ形成するとともに、配線パターン３４を形成する。絶縁層４４、層間接続導体５４，５５，５６、配線パターン３４の形成法は、絶縁層４１、層間接続導体５１、配線パターン３１の形成法と同様である。なお、電子部品６０の端子（例えば、アウター端子７６）を配線パターン３３に接続した場合、層間接続導体５５及びそれ用のビアは形成しない。
【００６２】
次に、図１８に示すように、オーバーコート層９０をパターニングした後、オーバーコート層９０に形成された開口内に半田バンプ９２を形成する。
次に、図１９に示すように、半導体ウエハ１１Ａ、封止層１６、多層配線構造３０及びオーバーコート層９０をダイシングストリート１１Ｂに沿って格子状に切断することによって、半導体ウエハ１１Ａ、封止層１６、多層配線構造３０及びオーバーコート層９０をチップサイズに切り分ける。これにより、複数の半導体装置１が完成する。半導体ウエハ１１Ａを分割したものが半導体基板１１である。
【００６３】
なお、個片化の前に、半導体ウエハ１１Ａの裏面を研削することによって半導体ウエハ１１Ａを薄型化することが好ましい。半導体ウエハ１１Ａの研削は、封止層１６を形成した後に行うことが好ましい。
【００６４】
以上に説明したように、半導体ウエハ１１Ａの切断前にパッケージング（封止層１６の形成）、多層配線構造３０の形成、電子部品６０，８０の埋込を行い、その後チップサイズへの切り分けを行ったから、半導体装置１のサイズを半導体チップ１０のサイズにすることができる。そのため、半導体装置１を小型化することができる。また、回路が形成された半導体ウエハ１１Ａとは別のウエハに多層配線構造３０を積層するのではなく、半導体ウエハ１１Ａの上に多層配線構造３０を積層したから、半導体ウエハ１１Ａとは別のウエハを必要としない。そのため、半導体装置１の薄型化を図ることができる。
【００６５】
〔変形例〕
なお、本発明を適用可能な実施形態は、上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００６６】
例えば、図２０に示された半導体装置１０１のように構成されていてもよい。図２０に示す半導体装置１０１と、図２に示す半導体装置１との間で互いに対応する部分には、同一の符号を付す。
【００６７】
図２０に示すように、アウター端子が半導体チップ１０に形成されておらず、封止層１６が図２に示す場合よりも薄くなっている。絶縁層４１に形成されたビアが封止層１６まで開けられており、層間接続導体５１が絶縁層４１及び封止層１６を貫通して内部配線２０に接続している。
【００６８】
以上に説明したことを除いて、図２０に示す半導体装置１０１と、図２に示す半導体装置１との間で互いに対応する部分は、同様に設けられている。
図２０に示す半導体装置１０１の製造方法は、図２に示す半導体装置１の製造方法とほぼ同様である。但し、半導体チップ１０の製造に際しては、アウター端子を形成せずに封止層１６を形成し、層間接続導体５１用のビアをレーザー光の照射によって封止層１６に形成することが、第１の実施の形態の場合と異なる。
【符号の説明】
【００６９】
１、１０１ 半導体装置
１０ 半導体チップ
１０ｃ 周側面
１１ 半導体基板
１１Ａ 半導体ウエハ
１６ 封止層
２０ 内部配線
２６ アウター端子
３０ 多層配線構造
３０ｃ 周側面
３１、３２、３３、３４ 配線パターン
４１、４２、４３、４４ 絶縁層
６０、８０ 電子部品
９２ バンプ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、複数の半導体チップが埋設されたＳＩＰ（System In Package）型の半導体パッケージ（半導体装置）が記載されている。特許文献１に記載されているように、回路が形成されていない基板（１）の上に２層の絶縁層（６，７）が積層され、それぞれの絶縁層（６，７）の上に配線（９，１３）がパターニングされ、ベアチップ（５）が下層の絶縁層（６）に埋設され、更に上層の絶縁層（６，７）の上に厚いバッファ層（１７）が積層され、酸化シリコン膜（１６ｄ）のみで保護された別のベアチップ（１６）がバッファ層（１７）に埋設されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０４７７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術では、基板（１）の上に積層された絶縁層（６）やバッファ層（１７）にチップ（５，１３）が埋設されているから、半導体パッケージが厚くなってしまう。
また、基板（１）はウエハを切り分けたものである。チップ（５）をウエハの上に搭載した後、最後にウエハを切断するから、切り分けられた基板（１）のサイズはチップ（５）のサイズよりも大きくなる。そのため、半導体パッケージのサイズも大型化してしまう。
そこで、本発明が解決しようとする課題は、半導体パッケージ等の半導体装置の薄型化及び小型化を図ることである。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る半導体装置は、半導体チップと、前記半導体チップ上に積層された多層配線構造と、前記多層配線構造内に埋設された電子部品と、を備える。
【０００６】
好ましくは、前記多層配線構造の周側面が前記半導体チップの周側面に揃っている。
好ましくは、前記半導体チップは、半導体基板と、前記半導体基板上に形成された内部配線と、前記内部配線を被覆するようにして前記半導体基板上に形成された封止層と、を有し、前記多層配線構造が前記封止層上に形成されている。
好ましくは、前記半導体チップは、前記内部配線上に形成された突起状のアウター端子を更に有する。
好ましくは、前記多層配線構造は、前記半導体チップ上に交互に積層された複数の絶縁層及び複数の配線パターンを有し、最下層の前記配線パターンは前記内部配線に導通している。
好ましくは、前記電子部品は、前記複数の絶縁層のうち最下層以外のものに埋設されている。
好ましくは、前記電子部品は端子を有し、前記端子が前記配線パターンに導通している。
好ましくは、前記半導体装置が、前記多層配線構造上に設けられたバンプを更に備える。
【０００７】
本発明に係る半導体装置の製造方法は、半導体ウエハの上方に多層配線構造を積層するとともに、前記多層配線構造内に電子部品を埋め込む方法である。
【０００８】
好ましくは、前記半導体ウエハ及び前記多層配線構造をチップサイズに切り分ける。
好ましくは、前記多層配線構造の積層前に、前記半導体ウエハ上に内部配線を形成し、前記内部配線を被覆するようにして封止層を前記半導体基板上に形成し、前記多層配線構造の積層に際しては、前記封止層の上に前記多層配線構造を積層し、前記半導体ウエハ及び前記多層配線構造の切断に際して前記封止層をチップサイズに切り分ける。
好ましくは、前記多層配線構造上にバンプを形成する。
【発明の効果】
【０００９】
本発明によれば、半導体装置の薄型化及び小型化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の斜視図。
【図２】同実施形態に係る半導体装置の断面図。
【図３】同実施形態に係る半導体チップを一部破断した状態で示した斜視図。
【図４】同実施形態に係る電子部品を一部破断した状態で示した斜視図。
【図５】同実施形態に係る半導体装置を製造する方法の一工程における断面図。
【図６】図５の工程の後の工程における断面図。
【図７】図６の工程の後の工程における断面図。
【図８】図７の工程の後の工程における断面図。
【図９】図８の工程の後の工程における断面図。
【図１０】図９の工程の後の工程における断面図。
【図１１】図１０の工程の後の工程における断面図。
【図１２】図１１の工程の後の工程における断面図。
【図１３】図１２の工程の後の工程における断面図。
【図１４】図１３の工程の後の工程における断面図。
【図１５】図１４の工程の後の工程における断面図。
【図１６】図１５の工程の後の工程における断面図。
【図１７】図１６の工程の後の工程における断面図。
【図１８】図１７の工程の後の工程における断面図。
【図１９】図１８の工程の後の工程における断面図。
【図２０】変形例に係る半導体装置の断面図。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための形態について、図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、本発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
図１は、半導体装置１の斜視図である。図２は、半導体装置１の断面図である。
【００１３】
図１、図２に示すように、半導体装置１は、ＳＩＰ（System In Package）であって、半導体チップ１０、多層配線構造３０及び電子部品６０，８０等を備えるものである。多層配線構造３０が半導体チップ１０の表側の面１０ａの上に積層され、電子部品６０，８０が多層配線構造３０内に埋設されている。
【００１４】
まず、図２、図３を参照して、半導体チップ１０について詳細に説明する。図３は、半導体チップ１０の一部を破断した状態で示した斜視図である。図３では、半導体チップ１０の上に多層配線構造３０が積層されていない状態を示す。
【００１５】
半導体チップ１０は、チップサイズにパッケージしたものであって、いわゆるＣＳＰ（Chip Size Package）である。特に、この半導体チップ１０は、個片化する前の半導体ウエハの表面を樹脂によって封止した後に、それをチップサイズに個片化したものである。つまり、半導体チップ１０は、ＣＳＰの中でも特にＷＬＰ（Wafer Level Package）である。
【００１６】
半導体チップ１０は、半導体基板１１、パッシベーション膜１３、絶縁膜１４、封止層１６、内部配線２０及びアウター端子２６等を備える。
【００１７】
半導体基板１１は、シリコンといった半導体材料等からなる。半導体基板１１の表側の表層には、集積回路が形成されている。半導体基板１１の表側の面の上には、複数のインナー端子１２が形成されている。インナー端子１２は、半導体基板１１の表層に形成された集積回路の配線の一部であったり、各種電気素子（例えば、ダイオード、トランジスタ、抵抗、コンデンサ等）の電極であったりする。
【００１８】
半導体基板１１の表側の面が、パッシベーション膜１３によって被覆されている。パッシベーション膜１３は、酸化シリコン又は窒化シリコンを含有する。パッシベーション膜１３が、絶縁膜１４によって被覆されている。絶縁膜１４は、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂を含有する。例えば、絶縁膜１４には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、エポキシ系、フェノール系、シリコン系等のプラスチック材料又はこれらの複合材料等を用いることができる。
【００１９】
パッシベーション膜１３及び絶縁膜１４のうちインナー端子１２に重なる位置には、開口１５が形成されている。インナー端子１２の一部又は全体が開口１５内に位置しており、インナー端子１２の一部又は全体がパッシベーション膜１３及び絶縁膜１４によって覆われていない。なお、絶縁膜１４が形成されていなくてもよい。
【００２０】
内部配線２０が、絶縁膜１４上（絶縁膜１４が無い場合には、パッシベーション膜１３上）に形成されている。内部配線２０は、下地２１と導体層２２の積層体であり、下地２１は絶縁膜１４上（絶縁膜１４が無い場合には、パッシベーション膜１３上）に形成され、導体層２２は下地２１上に形成されている。下地２１は、導体からなる。例えば、下地２１は、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。導体層２２は、シード層上に成長したメッキをパターニングしたものである。導体層２２は、銅その他の金属からなる。平面視した場合の導体層２２の形状と下地２１の形状がほぼ同じである。導体層２２は、下地２１よりも厚い。なお、内部配線２０が導体の積層体でなくてもよい。例えば、内部配線２０は導体の単層であってもよいし、更に多くの導体層を積層したものでもよい。
【００２１】
内部配線２０がインナー端子１２に接続されている。具体的には、内部配線２０が開口１５の上を横切り、内部配線２０の下地２１の一部がインナー端子１２上に積層されている。内部配線２０の数がインナー端子１２の数よりも多くてもよいし、少なくてもよいし、等しくてもよい。１本の内部配線２０に接続されるインナー端子１２の数は１又は２以上である。１本の内部配線２０につき１つのインナー端子１２が接続されることが好ましい。
【００２２】
内部配線２０の一部（例えば、端部）がランド２３となっており、内部配線２０とランド２３が一体形成されて、内部配線２０とランド２３が接続されている。ランド２３上には、アウター端子２６が形成され、内部配線２０がアウター端子２６に接続されている。そのため、アウター端子２６は、内部配線２０によってインナー端子１２に導通している。１本の内部配線２０に接続されるアウター端子２６の数は、１又は２以上である。１本の内部配線２０につき１つのアウター端子２６が接続されることが好ましい。また、１つのアウター端子２６につき１つのインナー端子１２が内部配線２０によって導通することが更に好ましい。
【００２３】
アウター端子２６は、突起状に設けられた柱状電極である。アウター端子２６は、銅その他の金属からなる。アウター端子２６の高さ（厚さ）は、導体層２２の厚さよりも大きい。なお、図３では、アウター端子２６が縦６列×横６列の格子状に配列されているが、アウター端子２６の配列及び数はこれに限るものではない。
【００２４】
遮光性の封止層１６が絶縁膜１４上に形成され、内部配線２０が封止層１６によって覆われている。アウター端子２６の上面が封止層１６によって覆われていないが、アウター端子２６の周側面が封止層１６によって覆われて保護されている。封止層１６の表面が、アウター端子２６の上面と面一に設けられているか、又は、アウター端子２６の上面よりも僅かに高い位置にある。
封止層１６は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、絶縁性樹脂（エポキシ系樹脂、ポリイミド系樹脂等）にフィラー（例えば、ガラスフィラー）を配合した繊維強化樹脂からなる。
【００２５】
なお、半導体チップ１０はＬＧＡ方式のパッケージであってもよい。つまり、端子となるランドが半導体チップ１０の表側の面１０ａに格子状に配列されていてもよい。
【００２６】
図１、図２を参照して多層配線構造３０について説明する。
多層配線構造３０は配線パターン３１〜３４及び絶縁層４１〜４４を有する。絶縁層４１、絶縁層４２、絶縁層４３及び絶縁層４４が、半導体チップ１０から絶縁層４１、絶縁層４２、絶縁層４３、絶縁層４４の順に半導体チップ１０の表側の面１０ａ上に積層されている。配線パターン３１が絶縁層４１と絶縁層４２との間に、配線パターン３２が絶縁層４２と絶縁層４３との間に、配線パターン３３が絶縁層４３と絶縁層４４との間にそれぞれ位置し、配線パターン３４が絶縁層４４上に形成されている。配線パターン３１と配線パターン３２が絶縁層４２によって、配線パターン３２と配線パターン３３が絶縁層４３によって、配線パターン３３と配線パターン３４が絶縁層４４によってそれぞれ隔てられている。
【００２７】
絶縁層４１〜４４の縁と半導体チップ１０の周側面１０ｃが揃っており、多層配線構造３０の周側面３０ｃが半導体チップ１０の周側面１０ｃに揃っている。
【００２８】
絶縁層４４には複数のビアが開けられており、ビア内に層間接続導体５４が埋め込まれて、層間接続導体５４が絶縁層４４を貫通して、層間接続導体５４により配線パターン３４と配線パターン３３が導通している。同様に、絶縁層４３を貫通した層間接続導体５３により配線パターン３３と配線パターン３２が、絶縁層４２を貫通した層間接続導体５２により配線パターン３２と配線パターン３１が、それぞれ導通している。
【００２９】
層間接続導体５４と配線パターン３４が一体形成され、層間接続導体５３と配線パターン３３が一体形成され、層間接続導体５４と配線パターン３２が一体形成されている。これらは別体に形成されて、互いに接触していてもよい。
【００３０】
また、絶縁層４１にはアウター端子２６に至る複数のビアが開けられており、ビア内に層間接続導体５１が埋め込まれて、層間接続導体５１が絶縁層４１を貫通して、層間接続導体５１により配線パターン３１とアウター端子２６が導通している。
【００３１】
配線パターン３１，３２，３３，３４及び層間接続導体５１，５２，５３，５４は銅その他の金属からなる。絶縁層４１，４２，４３，４４は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂を含有し、好ましくは、ガラス繊維強化エポキシ樹脂、ガラス布基材エポキシ樹脂、カーボン繊維強化エポキシ樹脂、カーボン布基材エポキシ樹脂を、ガラス繊維強化ポリイミド樹脂、ガラス布基材ポリイミド樹脂、カーボン繊維強化ポリイミド樹脂、カーボン布基材ポリイミド樹脂その他の繊維強化樹脂からなる。なお、図２では、多層配線構造３０が４層の絶縁層４１，４２，４３，４４及び４層の配線パターン３１，３２，３３，３４を有するものであったが、多層配線構造３０の絶縁層及び配線パターンの層数は２以上であればよい。
【００３２】
以上のような多層配線構造３０には、電子部品６０，８０が埋設されている。より具体的には、電子部品６０，８０は絶縁層４４に埋設されている。電子部品６０は、半導体チップである。電子部品６０は、ベアチップでもよいし、パッケージ化したものでもよい。電子部品６０がパッケージ化した半導体チップである場合、電子部品６０のパッケージ方式は問わない。
【００３３】
電子部品６０がＣＳＰの中でも特にＷＬＰである場合、電子部品６０は図４に示すように構成されている。図４は、電子部品６０の一部を破断した状態で示した斜視図である。図４に示すように、電子部品６０は、半導体基板６１、パッシベーション膜６３、絶縁膜６４、封止層６６、内部配線７０及びアウター端子７６等を備える。電子部品６０と半導体チップ１０は、アウター端子７６の数、内部配線７０の形状及び位置、半導体基板６１に形成された集積回路等が相違するだけ、電子部品６０が半導体チップ１０と同様にＷＬＰであるので、電子部品６０の詳細な説明については省略する。電子部品６０のサイズは半導体チップ１０のサイズよりも小さい。なお、図４では、アウター端子７６が縦３列×横３列の格子状に配列されているが、アウター端子７６の配列及び数はこれに限るものではない。
【００３４】
図２に示すように、電子部品６０は絶縁層４３の上にダイボンディングされている。具体的には、導体からなる下地３５が絶縁層４３上に形成されており、電子部品６０の裏側の面６０ｂと下地３５との間に接着剤６９が挟まれ、接着剤６９が電子部品６０の裏側の面６０ｂと下地３５に固着している。下地３５は、配線パターン３３とともにパターニングされたものである。下地３５と配線パターン３３が互いに離間して、下地３５と配線パターン３３が導通していない。なお、下地３５が無く、接着剤６９が絶縁層４３に直接固着していてもよい。
【００３５】
絶縁層４４は、電子部品６０全体を被覆するようにして絶縁層４３上に成膜されており、電子部品６０は、絶縁層４４に埋設されている。
【００３６】
図４に示すように、電子部品６０の裏側の面６０ｂには端子が形成されておらず、表側の面６０ａでは、アウター端子７６の上面が露出している。そのため、アウター端子７６は、配線パターン３３に接続されていない。一方、図２に示すように、絶縁層４４には複数のビアが開けられており、ビア内に層間接続導体５５が埋め込まれて、層間接続導体５５が絶縁層４４を貫通して、層間接続導体５５により配線パターン３４とアウター端子７６が導通している。
【００３７】
なお、電子部品６０の表側の面６０ａが絶縁層４３に向いた状態で、電子部品６０がフリップチップ方式等によって絶縁層４３の上に表面実装されていてもよい。この場合、下地３５が無く、配線パターン３３が電子部品６０の下にまで及ぶようにパターニングされ、アウター端子７６が例えば半田、導電性ペースト、導電性シート、異方導電性ペースト又は異方導電性ペースによって配線パターン３３に導通している。アウター端子７６が配線パターン３３に導通しているので、層間接続導体５５が無く、層間接続導体５５が埋め込まれるビアも絶縁層４４に開けられていない。
【００３８】
電子部品８０は、能動部品（例えば、ダイオード、トランジスタ）又は受動部品（例えば、抵抗器、コンデンサ）である。また、電子部品８０は、チップ抵抗器、チップコンデンサ、チップダイオード、チップトランジスタその他の表面実装型チップ部品である。電子部品８０の表側の面８０ａと裏側の面６０ｂには、それぞれ端子が設けられている。電子部品８０の裏側の面８０ｂが絶縁層４３に向いた状態で、電子部品８０が配線パターン３３上にダイボンディングされ、裏側の面８０ｂに設けられた端子が配線パターン３３に導通している。
【００３９】
絶縁層４４は、電子部品８０全体を被覆するようにして絶縁層４３上に成膜されており、電子部品８０は、絶縁層４４に埋設されている。絶縁層４４にはビアが開けられており、ビア内に層間接続導体５６が埋め込まれて、層間接続導体５６が絶縁層４４を貫通して、電子部品８０の表側の面８０ａに設けられた端子と配線パターン３４が層間接続導体５６により導通している。
【００４０】
絶縁層４４及び配線パターン３４がオーバーコート層９０によって被覆されている。オーバーコート層９０に複数の開口が形成され、開口内に半田バンプ９２が形成されて、半田バンプ９２が配線パターン３４に固着されている。図１に示すように、半田バンプ９２が縦５列×横５列の格子状に配列されているが、半田バンプ９２の配列及び数はこれに限るものではない。なお、半田バンプ９２が無くてもよい。
【００４１】
図２に示すように、電子部品６０と電子部品８０が同じ絶縁層４４に埋設されているので、絶縁層４４を厚くするだけで済み、絶縁層４１，４２，４３を厚くしなくても済む。そのため、半導体装置１の薄型化を図ることができる。なお、電子部品６０が埋設される絶縁層と、電子部品８０が埋設される絶縁層が異なっていてもよい。また、電子部品６０，８０が絶縁層４４ではなく、絶縁層４２又は絶縁層４３に埋設されていてもよい。多層配線構造３０の絶縁層及び配線パターンの層数が４層以外の場合でも、電子部品６０，８０は最下層の絶縁層以外の絶縁層に埋設されていればよい。
【００４２】
多層配線構造３０に埋設された電子部品の数が２であるが、１であってもよいし、３以上であってもよい。電子部品の数が２以上である場合、全ての電子部品が同じ絶縁層に埋設されていることが好ましい。これは、上述のように半導体装置１の薄型化を図るためである。
【００４３】
この半導体装置１は、プリント基板上に表面実装して用いる。具体的には、半導体装置１の表側の面１ａ、つまり、オーバーコート層９０の表面をプリント基板に向けて、半田バンプ９２をプリント基板の端子に接触させて半導体装置１をプリント基板の上に載置し、半田バンプ９２をリフローすれば、半導体装置１がプリント基板上に表面実装される。
【００４４】
半導体装置１を回路基板として用いてもよい。半導体装置１を回路基板として用いる場合、電子部品をオーバーコート層９０の上に表面実装し、その電子部品の端子を半田バンプ９２によって配線パターン３４に接合する。
【００４５】
なお、半導体装置１の用途は、プリント基板に表面実装される電子部品や、電子部品が表面実装される回路基板に限るものではない。
【００４６】
以上に説明したように、半導体チップ１０がそれよりもサイズの大きな基板の上に搭載されたものではない上、その半導体チップ１０上に積層された多層配線構造３０に電子部品６０，８０が埋設されているから、半導体装置１をチップサイズ（半導体チップ１０のサイズ）にすることができる。そのため、半導体装置１を小型化することができる。また、多層配線構造３０がベースとなる基板の上に積層されているものではなく、半導体チップ１０の上に積層されたものであるから、そのベースとなる基板の分だけ半導体装置１を薄型化することができる。
【００４７】
続いて、半導体装置１の製造方法について説明する。
半導体装置１を製造するに際しては、個片化する前の半導体ウエハ１１Ａ（図５に図示）を用いる。図５に示すように、半導体ウエハ１１Ａは、分割予定線としての格子状のダイシングストリート（境界線）１１Ｂによって複数のチップ領域１１Ｃに区画されている。これらチップ領域１１Ｃがマトリクス状に配列されている。半導体ウエハ１１Ａの表側の表層には、集積回路がチップ領域１１Ｃごとに形成されている。半導体ウエハ１１Ａの表側の面には、複数のインナー端子１２が形成されている。半導体ウエハ１１Ａの表側の面上にパッシベーション膜１３が成膜されている。パッシベーション膜１３に開口１５が形成され、インナー端子１２が開口１５内で露出している。半導体ウエハ１１Ａの裏側の面では、半導体（例えば、シリコン）が露出している。
【００４８】
図６に示すように、絶縁膜１４をパッシベーション膜１３の上にパターニングした後、無電解メッキ法若しくは気相成長法（例えば、スパッタ法）又はこれらの組合せによって、絶縁膜１４の上全体にシード層２１Ａを成膜する。シード層２１Ａは、開口１５の内壁面やインナー端子１２の上にも成長する。絶縁膜１４のパターニングに際しては、絶縁膜１４をチップ領域１１Ｃごとに区切るとともに、インナー端子１２にまで通じる開口１５を絶縁膜１４に形成する。シード層２１Ａは、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積層した薄膜その他の金属薄膜である。なお、絶縁膜１４を形成せずに、パッシベーション膜１３の上にシード層２１Ａを形成してもよい。
【００４９】
次に、図７に示すように、導体層２２をパターニングする。具体的には、レジスト等のマスク２０Ｂをシード層２１Ａの上に設置し、シード層２１Ａをそのマスク２０Ｂによって部分的に覆った状態で、シード層２１Ａを電極として電解メッキを行う。マスク２０Ｂには、形成しようとする導体層２２の位置・形状に合ったスリットが形成されており、電解メッキによって導体層２２をシード層２１Ａの上であってマスク２０Ｂのスリット内に成長させる。導体層２２は、シード層２１Ａよりも厚く成長させる。なお、マスク２０Ｂがレジスト（例えば、ドライフィルムレジスト、ウェットレジスト）である場合には、露光・現像によってマスク２０Ｂにスリットを形成する。
導体層２２の形成後、マスク２０Ｂを除去する。
【００５０】
次に、図８に示すように、アウター端子２６をパターニングする。具体的には、厚膜のマスク（例えば、ドライフィルムレジスト）３０Ｂをシード層２１Ａ及び導体層２２の上に設置し、シード層２１Ａ及び導体層２２をマスク３０Ｂで部分的に覆った状態で、シード層２１Ａ及び導体層２２を電極として電解メッキを行う。マスク３０Ｂには、形成しようとするアウター端子２６の位置・形状に合った開口が形成されている。アウター端子２６を開口内であって導体層２２の上に電解メッキにより成長させる。なお、マスク３０Ｂがドライフィルムレジスト又はウェットレジストである場合には、露光・現像によってマスク３０Ｂに開口を形成する。
アウター端子２６の形成後、マスク３０Ｂを除去する。
【００５１】
次に、シード層２１Ａのうち導体層２２に重なっていない部分をエッチングにより除去することにより、シード層２１Ａを下地２１に形状加工する。このとき、導体層２２及びアウター端子２６の表面が一部エッチングされるが、導体層２２及びアウター端子２６がシード層２１Ａと比較して充分に厚いため、導体層２２及びアウター端子２６が残留する。
【００５２】
次に、図９に示すように、印刷法、液滴吐出法（インクジェット法）、スピンコート法、滴下法その他の塗布法によって封止層１６を絶縁膜１４（絶縁膜１４が無い場合には、パッシベーション膜１３）の上に形成する。封止層１６の形成に際しては、導体層２２及びアウター端子２６を封止層１６によって覆う。なお、塗布法の代わりに、プリプレグを絶縁膜１４の上に貼り付け、そのプリプレグを硬化させることによって、プリプレグから封止層１６を形成してもよい。
【００５３】
次に、図１０に示すように、封止層１６の表面を研削し、アウター端子２６の上面を露出させる。
【００５４】
図５〜図１０を用いて説明した工程によって、半導体チップ１０を個片化前の状態まで製造する。電子部品６０がＷＬＰである場合、電子部品６０を作成するには、図５〜図１０を用いて説明した工程と同様の工程を経た後、ダイシング処理等の個片化処理を行う。これにより、一枚のウエハから複数の電子部品６０を作成することができる。
【００５５】
アウター端子２６の露出後、図１１に示すように、プリプレグを封止層１６及びアウター端子２６に熱圧着することで、そのプリプレグから絶縁層４１を形成する。プリプレグとしては、ガラス繊維強化エポキシ樹脂、ガラス布基材エポキシ樹脂、カーボン繊維強化エポキシ樹脂、カーボン布基材エポキシ樹脂を、ガラス繊維強化ポリイミド樹脂、ガラス布基材ポリイミド樹脂、カーボン繊維強化ポリイミド樹脂、カーボン布基材ポリイミド樹脂その他の繊維強化樹脂を半硬化させたものを用いることが好ましい。なお、印刷法、液滴吐出法（インクジェット法）、スピンコート法、滴下法その他の塗布法によって絶縁層４１を成膜してもよい。
【００５６】
次に、図１２に示すように、絶縁層４１に複数のビア４１ａを形成する。ビア４１ａの形成箇所はアウター端子２６に重なる位置であり、ビア４１ａをアウター端子２６まで貫通させる。ビア４１ａの形成方法は、レーザー光を絶縁層４１に照射する方法でもよいし、絶縁層４１の上にマスク（例えば、メタルマスク、フォトレジスト、ドライフィルムレジスト）を設置した状態で絶縁層４１をエッチングする方法でもよい。
【００５７】
次に、図１３に示すように、メッキ法によりビア４１ａ内に層間接続導体５１を成長させるとともに、導体膜３１Ａを絶縁層４１上に成長させる。なお、層間接続導体５１の形成法は、メッキ法に限らず、導電性部材（例えば、導電性ペースト）をビア４１ａ内に埋め込む方法でもよい。
【００５８】
次に、図１４に示すように、導体膜３１Ａの上にマスク（図示略）を設置した状態で導体膜３１Ａをエッチングすることによって、導体膜３１Ａの一部を除去する。これにより、導体膜３１Ａから配線パターン３１を作成する。配線パターン３１の形成後、マスクを除去する。なお、配線パターン３１の形成方法は、図１３、図１４に示すようなサブトラクト法に限らず、アディティブ法（セミアディティブ法、フルアディティブ法その他のアディティブ法）であってもよい。
【００５９】
以後同様にして、絶縁層４２、層間接続導体５２、配線パターン３２、絶縁層４３、層間接続導体５３及び配線パターン３３を順に形成する（図１５参照）。配線パターン３３の形成の際には、下地３５もパターニングする。なお、下地３５を形成しなくてもよい。
【００６０】
次に、図１６に示すように、電子部品６０を絶縁層４２の上にダイボンディングし、電子部品８０を配線パターン３３の上にダイボンディングする。電子部品６０については、端子が無い面６０ｂを下に向けて、その面６０ｂを接着剤６９によって下地３５（下地３５が無い場合には、絶縁層４３）に接着する。電子部品８０については、一方の面８０ｂを下に向け、その面８０ｂに形成された端子を例えば半田又は導電性接着剤等によって配線パターン３３に接合する。なお、電子部品６０については、端子が有る面６０ａを下に向けて、電子部品６０を配線パターン３３及び絶縁層４２の上にフリップチップ実装してもよい。この場合、その面６０ａに形成された端子（例えば、アウター端子７６）を半田又は導電性接着剤等によって配線パターン３３に接合して、端子と配線パターン３３の導通を取る。
【００６１】
次に、図１７に示すように、電子部品６０，８０を絶縁層４４によって覆うようにして絶縁層４４を絶縁層４３及び配線パターン３３の上に成膜する。そして、絶縁層４４に複数のビアを形成した後に、層間接続導体５４，５５，５６をビア内にそれぞれ形成するとともに、配線パターン３４を形成する。絶縁層４４、層間接続導体５４，５５，５６、配線パターン３４の形成法は、絶縁層４１、層間接続導体５１、配線パターン３１の形成法と同様である。なお、電子部品６０の端子（例えば、アウター端子７６）を配線パターン３３に接続した場合、層間接続導体５５及びそれ用のビアは形成しない。
【００６２】
次に、図１８に示すように、オーバーコート層９０をパターニングした後、オーバーコート層９０に形成された開口内に半田バンプ９２を形成する。
次に、図１９に示すように、半導体ウエハ１１Ａ、封止層１６、多層配線構造３０及びオーバーコート層９０をダイシングストリート１１Ｂに沿って格子状に切断することによって、半導体ウエハ１１Ａ、封止層１６、多層配線構造３０及びオーバーコート層９０をチップサイズに切り分ける。これにより、複数の半導体装置１が完成する。半導体ウエハ１１Ａを分割したものが半導体基板１１である。
【００６３】
なお、個片化の前に、半導体ウエハ１１Ａの裏面を研削することによって半導体ウエハ１１Ａを薄型化することが好ましい。半導体ウエハ１１Ａの研削は、封止層１６を形成した後に行うことが好ましい。
【００６４】
以上に説明したように、半導体ウエハ１１Ａの切断前にパッケージング（封止層１６の形成）、多層配線構造３０の形成、電子部品６０，８０の埋込を行い、その後チップサイズへの切り分けを行ったから、半導体装置１のサイズを半導体チップ１０のサイズにすることができる。そのため、半導体装置１を小型化することができる。また、回路が形成された半導体ウエハ１１Ａとは別のウエハに多層配線構造３０を積層するのではなく、半導体ウエハ１１Ａの上に多層配線構造３０を積層したから、半導体ウエハ１１Ａとは別のウエハを必要としない。そのため、半導体装置１の薄型化を図ることができる。
【００６５】
〔変形例〕
なお、本発明を適用可能な実施形態は、上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００６６】
例えば、図２０に示された半導体装置１０１のように構成されていてもよい。図２０に示す半導体装置１０１と、図２に示す半導体装置１との間で互いに対応する部分には、同一の符号を付す。
【００６７】
図２０に示すように、アウター端子が半導体チップ１０に形成されておらず、封止層１６が図２に示す場合よりも薄くなっている。絶縁層４１に形成されたビアが封止層１６まで開けられており、層間接続導体５１が絶縁層４１及び封止層１６を貫通して内部配線２０に接続している。
【００６８】
以上に説明したことを除いて、図２０に示す半導体装置１０１と、図２に示す半導体装置１との間で互いに対応する部分は、同様に設けられている。
図２０に示す半導体装置１０１の製造方法は、図２に示す半導体装置１の製造方法とほぼ同様である。但し、半導体チップ１０の製造に際しては、アウター端子を形成せずに封止層１６を形成し、層間接続導体５１用のビアをレーザー光の照射によって封止層１６に形成することが、第１の実施の形態の場合と異なる。
【符号の説明】
【００６９】
１、１０１ 半導体装置
１０ 半導体チップ
１０ｃ 周側面
１１ 半導体基板
１１Ａ 半導体ウエハ
１６ 封止層
２０ 内部配線
２６ アウター端子
３０ 多層配線構造
３０ｃ 周側面
３１、３２、３３、３４ 配線パターン
４１、４２、４３、４４ 絶縁層
６０、８０ 電子部品
９２ バンプ
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップ上に積層された多層配線構造と、
前記多層配線構造内に埋設された電子部品と、
を備えることを特徴とする半導体装置。
【請求項２】
前記多層配線構造の周側面が前記半導体チップの周側面に揃っていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された内部配線と、
前記内部配線を被覆するようにして前記半導体基板上に形成された封止層と、
を有し、
前記多層配線構造が前記封止層上に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体チップは、前記内部配線上に形成された突起状のアウター端子を更に有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記多層配線構造は、前記半導体チップ上に交互に積層された複数の絶縁層及び複数の配線パターンを有し、
最下層の前記配線パターンは前記内部配線に導通していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記電子部品は、前記複数の絶縁層のうち最下層以外のものに埋設されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電子部品は端子を有し、前記端子が前記配線パターンに導通していることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記多層配線構造上に設けられたバンプを更に備えることを特徴とする請求項１から７の何れか一項に記載の半導体装置。
【請求項９】
半導体ウエハの上方に多層配線構造を積層するとともに、前記多層配線構造内に電子部品を埋め込むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体ウエハ及び前記多層配線構造をチップサイズに切り分けることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記多層配線構造の積層前に、
前記半導体ウエハ上に内部配線を形成し、
前記内部配線を被覆するようにして封止層を前記半導体基板上に形成し、
前記多層配線構造の積層に際しては、前記封止層の上に前記多層配線構造を積層し、
前記半導体ウエハ及び前記多層配線構造の切断に際して前記封止層をチップサイズに切り分けることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記多層配線構造上にバンプを形成することを特徴とする請求項９から１１の何れか一項に記載の半導体装置の製造方法。
【請求項１】
半導体チップと、
前記半導体チップ上に積層された多層配線構造と、
前記多層配線構造内に埋設された電子部品と、
を備えることを特徴とする半導体装置。
【請求項２】
前記多層配線構造の周側面が前記半導体チップの周側面に揃っていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、
半導体基板と、
前記半導体基板上に形成された内部配線と、
前記内部配線を被覆するようにして前記半導体基板上に形成された封止層と、
を有し、
前記多層配線構造が前記封止層上に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体チップは、前記内部配線上に形成された突起状のアウター端子を更に有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記多層配線構造は、前記半導体チップ上に交互に積層された複数の絶縁層及び複数の配線パターンを有し、
最下層の前記配線パターンは前記内部配線に導通していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記電子部品は、前記複数の絶縁層のうち最下層以外のものに埋設されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記電子部品は端子を有し、前記端子が前記配線パターンに導通していることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記多層配線構造上に設けられたバンプを更に備えることを特徴とする請求項１から７の何れか一項に記載の半導体装置。
【請求項９】
半導体ウエハの上方に多層配線構造を積層するとともに、前記多層配線構造内に電子部品を埋め込むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体ウエハ及び前記多層配線構造をチップサイズに切り分けることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記多層配線構造の積層前に、
前記半導体ウエハ上に内部配線を形成し、
前記内部配線を被覆するようにして封止層を前記半導体基板上に形成し、
前記多層配線構造の積層に際しては、前記封止層の上に前記多層配線構造を積層し、
前記半導体ウエハ及び前記多層配線構造の切断に際して前記封止層をチップサイズに切り分けることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記多層配線構造上にバンプを形成することを特徴とする請求項９から１１の何れか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−７９７２５（Ｐ２０１２−７９７２５Ａ）
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願番号】特願２０１０−２２０４８１（Ｐ２０１０−２２０４８１）
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（３１１０１４３１４）株式会社テラミクロス (42)
【Ｆターム（参考）】
【公開日】平成２４年４月１９日（２０１２．４．１９）
【国際特許分類】
【出願日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（３１１０１４３１４）株式会社テラミクロス (42)
【Ｆターム（参考）】
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