半導体装置
【課題】ビアホールのアスペクト比が高くなればなるほど、バリアメタルのカバレッジが悪くなる。つまり、ビアホールの直径に対して深さが深ければ深いほど、ビアホールのボトム部に形成されるバリアメタルが不十分になり易い。その結果、ビアホール底部のアルミ層やチタン膜において、高抵抗化が起きる。また、ビアホール底端においては、電界が集中し、ＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）によって劣化し、品質や寿命の低下が起きる。
【解決手段】ビアホールの開口後、２度のエッチングによってボトム部およびトップ部の形状をラウンド化する。その結果、ビアホールの低抵抗化および品質や寿命の向上が得られる。
【解決手段】ビアホールの開口後、２度のエッチングによってボトム部およびトップ部の形状をラウンド化する。その結果、ビアホールの低抵抗化および品質や寿命の向上が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と、その製造方法とに係り、特に、ビアホールを有する半導体装置と、その製造方法とに係る。
【背景技術】
【０００２】
半導体装置は、半導体基板にトランジスタ、抵抗、コンデンサ等の多数の回路素子を形成し、各素子間を配線等で結線することで構成される。これらの素子は、複数の層に積層されており、これら複数の層を貫通するビアホールを通して配線が結線されている。したがって、ビアホールの抵抗を下げ、信頼性を上げる事は、半導体装置の品質を高める上で重要である。
【０００３】
半導体装置にビアを形成するための、従来技術における行程フローについて説明する。図１Ａ〜図１Ｅは、従来技術における、半導体装置にビアを設けるための方法の、各ステップを説明するための断面図である。
【０００４】
図１Ａは、ホール５を形成する前の半導体装置の断面図である。半導体装置は、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）膜４と、Ａｌ層３と、ＴｉＮ膜２と、ＳｉＯ２層１とが、下からこの順番に積層されている。言い換えれば、配線基板１０として、Ａｌ層３の両面に反射防止用のＴｉ膜４またはＴｉＮ膜２、４が成膜されており、その上にＳｉＯ２層１が形成されている。
【０００５】
図１Ｂは、ホール５を形成するステップを説明するための断面図である。図１Ａの状態から、ホール５を形成しない部分にＰＲ（Ｐｈｏｔｏ Ｒｅｓｉｓｔ：フォトレジスト）を施した後、ドライエッチング法によりホール５を大まかな形状で形成する。ホール５は、ＳｉＯ２層１とＴｉＮ膜２とを貫通してＡｌ層３に到達する。
【０００６】
図１Ｃは、ホール５の形状を整えるステップを説明するための断面図である。図１Ｂの状態から、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）エッチを施して、ホール５の底部における角度をほぼ垂直にする。
【０００７】
図１Ｄは、バリアメタル６を形成するステップを説明するための断面図である。図１Ｃの状態から、Ｔｉ／ＴｉＮスパッタを行ってホール５の内側とＳｉＯ２層１の表面とにバリアメタル６を形成する。
【０００８】
図１Ｅは、プラグ７を形成するステップを説明するための断面図である。図１Ｄの状態から、ホール５の内側にＷ（タングステン）膜を成膜し、Ｗを成長させ、さらにＷのＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）を施して、プラグ７を形成する。
【０００９】
上記に関連して、特許文献１（特開平６−２６０４４０号公報）には、半導体装置の製造方法に係る発明が開示されている。
特許文献１発明の半導体装置の製造方法は、シリコン基板表面に絶縁層を形成する第１の工程と、その絶縁層に、シリコン基板表面とコンタクトするコンタクトホールを形成する第２の工程と、塩素とフッ素とから構成されるガスにより、コンタクトホールの底部のシリコン基板表面をエッチングする第３の工程とからなる。
【００１０】
特許文献１の開示によれば、コンタクト孔でのアルミニウムのカバレッジを向上させるために、絶縁膜上に導電層を形成しコンタクト孔を形成するとある。また、その後、アルゴンスパッタによって、導電層のコーナーを除去して、下部コーナー部に堆積しコーナー充填部を形成するとある。
【００１１】
また、特許文献２（特開平６−２９５９０６号公報）には、半導体装置の製造方法に係る発明が開示されている。
特許文献２発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を挟んで形成される下層配線と上層配線とを電気的に接続するためのヴィアホールを形成するものである。この半導体装置の製造方法は、前記下層配線上に層間絶縁膜を形成する工程と、層間絶縁膜上に、前記ヴィアホールに対応する開口を有する第１のレジストマスクを形成する工程と、第１のレジストマスクを用い、層間絶縁膜を異方性エッチングし、下層配線に達する開口部を形成する工程と、第１のレジストマスクを残し、前記開口部を充填すると共に第１のレジストマスクを覆う第２のレジストを塗布する工程と、開口部を埋める第２のレジストが層間絶縁膜と同じ高さになるまで第２のレジストをエッチバックする工程と、テーパードリアクティブイオンエッチングにより、開口部側壁の上部にテーパーをつける工程と、第１レジストマスクと第２レジストとを剥離する工程とを具備することを特徴とする。
【００１２】
特許文献２の開示によれば、ヴィアホールの上部にテーパーを設けるとある。
【００１３】
また、特許文献３（特表２０００−５０３８０６号公報）には、導電性材料に被覆された接点部を形成する方法に係る発明が開示されている。
特許文献３発明の、導電性材料に被覆された接点部を形成する方法は、製造途中の集積回路を覆うように絶縁層を形成するステップと、下側の回路エレメントを露出させる接点部を該絶縁層を貫いて形成するステップと、前記絶縁層の上に第１の導電層を堆積させるステップと、前記接点部のリップ上にファセット（ｆａｃｅｔ）を形成するステップとを備えている。
【００１４】
特許文献３の開示によれば、ＰＳＧ膜の上部をラウンド形状に形成し、カバレッジを改善するとある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平６−２６０４４０号公報
【特許文献２】特開平６−２９５９０６号公報
【特許文献３】特表２０００−５０３８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図２は、従来技術によるビア形成方法の限界について説明するための断面図である。ホールのアスペクト比が高くなればなるほど、バリアメタルのカバレッジが悪くなる。つまり、ホールの直径に対して深さが深ければ深いほど、図２のように、ホールのボトム部に形成されるバリアメタルが不十分になり易い。
【００１７】
これは、Ｆ（フッ素）などの腐食性ガスによるアタッキングの影響によるものである。ビア埋設用タングステンの成長時において、ＷＦ（フッ化タングステン）を用いたガスでＷ膜を形成するからである。その結果、ビアホール底部のアルミやチタンにおいて、高抵抗化が起きる。
【００１８】
また、図１Ｅのように、ビアがホールを完全には満たせず、ホール５の空間が残ってしまう場合がある。特に、トップ部９が尖ったり、ボトム部８が凹んだりする場合がある。尖った部位では電界集中が懸念される。また、凹んだ部位では電界集中とアタッキングが懸念される。
【００１９】
これらの部位では、電界が集中し、ＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）によって劣化し、品質や寿命の低下が起きる。特許文献３の技術では、カバレッジの問題点はある程度解決できるが、実用性に課題が多いという問題点がある。特許文献１、２では、コンタクトの上部はテーパーを設けたり、ラウンド化したりすることが開示されているが、ビアホール底部についてはなんら解決できない。また、特許文献１〜３のいずれもバリアメタルのカバレッジについてはなんら記載されていない。
【課題を解決するための手段】
【００２０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
本発明による半導体装置は、配線基板（１０）と、酸化シリコン層（１）と、ビアホール（５）と、バリアメタル（６）と、プラグ（７）とを具備する。ここで、酸化シリコン層（１）は、配線基板（１０）上に積層されている。ビアホール（５）は、酸化シリコン層（１）を貫通して配線基板（１０）に達している。バリアメタル（６）は、ビアホール（５）内側の表面全体を覆っている。プラグ（７）は、ビアホール（５）を満たしている。まずドライエッチングにて前記ビアホール（５）の大まかな形状を形成し、次にＲＦエッチングにてビアホール（５）を整形し、さらにＲＦエッチングを所定の時点で止めることによって、トップ部（９）およびボトム部（８）はラウンド状である。
【００２２】
本発明による半導体製造方法は、（ａ）配線基板（１０）上に積層された酸化シリコン層（１）を貫通して配線基板（１０）に達するビアホール（５）を形成するステップと、（ｂ）ビアホール（５）内側の表面全体を覆うバリアメタル（６）を形成するステップと、（ｃ）ビアホール（５）を満たすプラグ（７）を形成するステップとを具備する。ここで、ステップ（ａ）は、（ａ−１）ドライエッチングにてビアホール（５）の大まかな形状を形成するステップと、（ａ−２）ステップ（ａ−１）の後、ビアホール（５）を整形するためにＲＦエッチングを行うステップと、（ａ−３）ステップ（ａ−２）のＲＦエッチングを、ビアホール（５）のトップ部（９）およびボトム部（８）がラウンド状である時点で止めるステップとを具備する。
【発明の効果】
【００２３】
本発明の半導体装置および半導体装置製造方法では、ビアホールの開口後、エッチングによってボトム部およびトップ部の形状をラウンド化する。その結果、ビアホールの低抵抗化および品質や寿命の向上が得られる。
【００２４】
この理由は、一つには、ビアホールのトップ部およびボトム部の形状をラウンド化することにより、バリアメタルのカバレッジが向上するからである。また、これに伴い、ビア埋設用タングステンの成長期のＦなどの腐食性ガスが、ビアホール底部のアルミまたはアルミ／バリアメタル界面のチタンにアタッキングすることを防止できるからである。
【００２５】
もう一つの理由としては、ビアホール底部がラウンド形状になることにより、ホール底端部への電界集中を防止出来るからである。
【図面の簡単な説明】
【００２６】
【図１Ａ】図１Ａは、従来技術における、ビアホールを設ける前のステップを説明するための断面図である。
【図１Ｂ】図１Ｂは、従来技術における、ドライエッチによってビアホールを形成するステップを説明するための断面図である。
【図１Ｃ】図１Ｃは、従来技術における、ＲＦエッチによってビアホールを整形するステップを説明するための断面図である。
【図１Ｄ】図１Ｄは、従来技術における、ビアホールにバリアメタルを形成するステップを説明するための断面図である。
【図１Ｅ】図１Ｅは、従来技術における、ビアホール内にプラグを形成するステップを説明するための断面図である。
【図２】図２は、従来技術によるビア形成方法の限界について説明するための断面図である。
【図３Ａ】図３Ａは、本発明の実施形態における、ビアホールを設ける前のステップを説明するための断面図である。
【図３Ｂ】図３Ｂは、本発明の実施形態における、ドライエッチによってビアホールを形成するステップを説明するための断面図である。
【図３Ｃ】図３Ｃは、本発明の実施形態における、ＲＦエッチによってビアホールを整形するステップを説明するための断面図である。
【図３Ｄ】図３Ｄは、本発明の実施形態における、ビアホールにバリアメタルを形成するステップを説明するための断面図である。
【図３Ｅ】図３Ｅは、本発明の実施形態における、ビアホール内にプラグを形成するステップを説明するための断面図である。
【図４】図４は、従来技術と、本発明との、ビアホールにおけるチェーン抵抗を比較するためのグラフである。
【図５Ａ】図５Ａは、従来技術によるビアホールのボトム部の断面図である。
【図５Ｂ】図５Ｂは、本発明の実施形態によるビアホールのボトム部の断面図である。
【発明を実施するための形態】
【００２７】
添付図面を参照して、本発明による半導体装置と、半導体製造方法とを実施するための形態を以下に説明する。
【００２８】
図３Ａ〜図３Ｅは、本発明の実施形態における、半導体装置にビアを設けるための方法の、各ステップを説明するための断面図である。
【００２９】
（ステップ１）
図３Ａは、ホール５を形成する前の半導体装置の断面図である。半導体装置は、Ｔｉ／ＴｉＮ膜４と、Ａｌ層３と、ＴｉＮ膜２と、ＳｉＯ２層１とが、下からこの順番に積層されている。言い換えれば、配線基板１０として、Ａｌ層３の両面に反射防止用のＴｉ膜４またはＴｉＮ膜２、４が成膜されており、その上にＳｉＯ２層１が形成されている。
【００３０】
（ステップ２）
図３Ｂは、ホール５を形成するステップを説明するための断面図である。図３Ａの状態から、ホールを形成しない部分にＰＲを施した後、ドライエッチング法によりホール５を大まかな形状で形成する。ホール５は、ＳｉＯ２層１とＴｉＮ膜２を貫通してＡｌ層３に到達する。ここまでは、上記に紹介した従来技術と同じであって構わない。
【００３１】
（ステップ３）
図３Ｃは、ビアホール５を整形して、そのホール５のボトム部８とトップ部９とをラウンド状に形成するステップを説明するための断面図である。ここで、ラウンド状とは、円形状、楕円状、球面状、曲面状などであることを意味する。図３Ｂの状態から、ＲＦエッチを施す。この時、従来技術の図１Ｃではホール５の底部における角度が垂直になるまで十分な時間をかけてＲＦエッチを行うが、本発明ではＲＦエッチの時間を短くする。すなわち、従来技術における図１Ｂと図１Ｃの中間でＲＦエッチを止めることで、本発明における図３Ｃの状態を得ることが出来る。
【００３２】
（ステップ４）
図３Ｄは、バリアメタル６を形成するステップを説明するための断面図である。図３Ｃの状態から、Ｔｉ／ＴｉＮスパッタを行ってホール５の内側とＳｉＯ２層１の表面とにバリアメタル６を形成する。この時、Ｔｉの場合は３００Å（オングストローム）の厚み、ＴｉＮの場合は１０００Åの厚みで、ホール５内側の表面にバリアメタルをスパッタリングによって形成する。
【００３３】
（ステップ５）
図３Ｅは、プラグ７を形成するステップを説明するための断面図である。図３Ｄの状態から、ホール５の内側にＷ膜を成膜し、Ｗを成長させ、さらにＷＣＭＰを施して、プラグ７を形成する。なお、プラグ７の形成には、Ｗエッチバックプロセスを使用しても構わない。
【００３４】
実験の結果、プラグ７全体に対する、ボトム部８またはトップ部９のそれぞれでラウンド状に形成される部分の、深さ方向での比率が、５％〜１５％の範囲に含まれる際に、抵抗値が最も下がることが分かった。この比率は、より具体的には、１２％程度が最も好ましい。
【００３５】
プラグ７全体に対する、ラウンド状に形成される部分の、深さ方向での比率が、１２％である場合の実測データを、以下の参考資料として示す。
【００３６】
図４は、従来技術と、本発明とで、ビアにおけるチェーン抵抗を比較するためのグラフである。ここで、縦軸は水準を表し、第１の水準は従来技術を、第２の水準は本発明の実施形態を、それぞれ表す。なお、第２の水準としての本説明の実施形態では、プラグ７全体に対する、ラウンド状に形成される部分の、深さ方向での比率が、１２％となっている。３本の線は、異なるビア径のマスク設計値にそれぞれ対応する。本発明では、従来技術よりも、抵抗を実測値で約２７％〜約３５％減少できた。
【００３７】
図５Ａは、従来技術によるビアの断面図である。破線の丸の中に注目すると、ビアの底端部が鋭い角度を成している。ここで、エッチングの条件は、１度目のエッチングでは１２００Ｗ（ワット）で２５０ｓ（秒）、２度目では１２００Ｗで６０ｓである。また、層間酸化膜厚は７５０ｎｍ（ナノメートル）であり、剥離はＮ３１１のみとなっている。さらに、バリアメタルスパッタのＲＦエッチは２３ｎｍである。
【００３８】
図５Ｂは、本発明の実施形態によるビアの断面図である。矢印の先に注目すると、ビアの底端部がラウンド状になっている。ここで、エッチングの条件は、バリアメタルスパッタのＲＦエッチが９ｎｍであること以外は、従来技術と同じである。
【００３９】
これまで説明したように、本発明の半導体装置および半導体装置製造方法では、ホール５の開口後、エッチングによってボトム部８およびトップ部９の形状をラウンド化する。その結果、ビアホールの低抵抗化および品質や寿命の向上が得られる。
【００４０】
この理由は、一つには、ビアホールのボトム部８およびトップ部９の形状をラウンド化することにより、バリアメタル６のカバレッジが向上するからである。また、これに伴い、ビア埋設用タングステンの成長期に発生するＦなどの腐食性ガスが、ビアホール底部のアルミまたはアルミ／バリアメタル界面のチタンにアタッキングすることを防止できるからである。
【００４１】
もう一つの理由としては、ビアホール底部がラウンド形状になることにより、ホール底端部への電界集中を防止出来るからである。
【００４２】
なお、上記の実施形態はあくまでも一つの例であって、具体的な数値のそれぞれは、他のパラメータに応じて自由に変更可能である。
【符号の説明】
【００４３】
１ ＳｉＯ２層
２ ＴｉＮ膜
３ Ａｌ層
４ Ｔｉ／ＴｉＮ膜
５ ホール
６ バリアメタル
７ プラグ
８ ボトム部
９ トップ部
１０ 配線基板
【技術分野】
【０００１】
本発明は、半導体装置と、その製造方法とに係り、特に、ビアホールを有する半導体装置と、その製造方法とに係る。
【背景技術】
【０００２】
半導体装置は、半導体基板にトランジスタ、抵抗、コンデンサ等の多数の回路素子を形成し、各素子間を配線等で結線することで構成される。これらの素子は、複数の層に積層されており、これら複数の層を貫通するビアホールを通して配線が結線されている。したがって、ビアホールの抵抗を下げ、信頼性を上げる事は、半導体装置の品質を高める上で重要である。
【０００３】
半導体装置にビアを形成するための、従来技術における行程フローについて説明する。図１Ａ〜図１Ｅは、従来技術における、半導体装置にビアを設けるための方法の、各ステップを説明するための断面図である。
【０００４】
図１Ａは、ホール５を形成する前の半導体装置の断面図である。半導体装置は、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）膜４と、Ａｌ層３と、ＴｉＮ膜２と、ＳｉＯ２層１とが、下からこの順番に積層されている。言い換えれば、配線基板１０として、Ａｌ層３の両面に反射防止用のＴｉ膜４またはＴｉＮ膜２、４が成膜されており、その上にＳｉＯ２層１が形成されている。
【０００５】
図１Ｂは、ホール５を形成するステップを説明するための断面図である。図１Ａの状態から、ホール５を形成しない部分にＰＲ（Ｐｈｏｔｏ Ｒｅｓｉｓｔ：フォトレジスト）を施した後、ドライエッチング法によりホール５を大まかな形状で形成する。ホール５は、ＳｉＯ２層１とＴｉＮ膜２とを貫通してＡｌ層３に到達する。
【０００６】
図１Ｃは、ホール５の形状を整えるステップを説明するための断面図である。図１Ｂの状態から、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）エッチを施して、ホール５の底部における角度をほぼ垂直にする。
【０００７】
図１Ｄは、バリアメタル６を形成するステップを説明するための断面図である。図１Ｃの状態から、Ｔｉ／ＴｉＮスパッタを行ってホール５の内側とＳｉＯ２層１の表面とにバリアメタル６を形成する。
【０００８】
図１Ｅは、プラグ７を形成するステップを説明するための断面図である。図１Ｄの状態から、ホール５の内側にＷ（タングステン）膜を成膜し、Ｗを成長させ、さらにＷのＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）を施して、プラグ７を形成する。
【０００９】
上記に関連して、特許文献１（特開平６−２６０４４０号公報）には、半導体装置の製造方法に係る発明が開示されている。
特許文献１発明の半導体装置の製造方法は、シリコン基板表面に絶縁層を形成する第１の工程と、その絶縁層に、シリコン基板表面とコンタクトするコンタクトホールを形成する第２の工程と、塩素とフッ素とから構成されるガスにより、コンタクトホールの底部のシリコン基板表面をエッチングする第３の工程とからなる。
【００１０】
特許文献１の開示によれば、コンタクト孔でのアルミニウムのカバレッジを向上させるために、絶縁膜上に導電層を形成しコンタクト孔を形成するとある。また、その後、アルゴンスパッタによって、導電層のコーナーを除去して、下部コーナー部に堆積しコーナー充填部を形成するとある。
【００１１】
また、特許文献２（特開平６−２９５９０６号公報）には、半導体装置の製造方法に係る発明が開示されている。
特許文献２発明の半導体装置の製造方法は、半導体基板上に層間絶縁膜を挟んで形成される下層配線と上層配線とを電気的に接続するためのヴィアホールを形成するものである。この半導体装置の製造方法は、前記下層配線上に層間絶縁膜を形成する工程と、層間絶縁膜上に、前記ヴィアホールに対応する開口を有する第１のレジストマスクを形成する工程と、第１のレジストマスクを用い、層間絶縁膜を異方性エッチングし、下層配線に達する開口部を形成する工程と、第１のレジストマスクを残し、前記開口部を充填すると共に第１のレジストマスクを覆う第２のレジストを塗布する工程と、開口部を埋める第２のレジストが層間絶縁膜と同じ高さになるまで第２のレジストをエッチバックする工程と、テーパードリアクティブイオンエッチングにより、開口部側壁の上部にテーパーをつける工程と、第１レジストマスクと第２レジストとを剥離する工程とを具備することを特徴とする。
【００１２】
特許文献２の開示によれば、ヴィアホールの上部にテーパーを設けるとある。
【００１３】
また、特許文献３（特表２０００−５０３８０６号公報）には、導電性材料に被覆された接点部を形成する方法に係る発明が開示されている。
特許文献３発明の、導電性材料に被覆された接点部を形成する方法は、製造途中の集積回路を覆うように絶縁層を形成するステップと、下側の回路エレメントを露出させる接点部を該絶縁層を貫いて形成するステップと、前記絶縁層の上に第１の導電層を堆積させるステップと、前記接点部のリップ上にファセット（ｆａｃｅｔ）を形成するステップとを備えている。
【００１４】
特許文献３の開示によれば、ＰＳＧ膜の上部をラウンド形状に形成し、カバレッジを改善するとある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平６−２６０４４０号公報
【特許文献２】特開平６−２９５９０６号公報
【特許文献３】特表２０００−５０３８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図２は、従来技術によるビア形成方法の限界について説明するための断面図である。ホールのアスペクト比が高くなればなるほど、バリアメタルのカバレッジが悪くなる。つまり、ホールの直径に対して深さが深ければ深いほど、図２のように、ホールのボトム部に形成されるバリアメタルが不十分になり易い。
【００１７】
これは、Ｆ（フッ素）などの腐食性ガスによるアタッキングの影響によるものである。ビア埋設用タングステンの成長時において、ＷＦ（フッ化タングステン）を用いたガスでＷ膜を形成するからである。その結果、ビアホール底部のアルミやチタンにおいて、高抵抗化が起きる。
【００１８】
また、図１Ｅのように、ビアがホールを完全には満たせず、ホール５の空間が残ってしまう場合がある。特に、トップ部９が尖ったり、ボトム部８が凹んだりする場合がある。尖った部位では電界集中が懸念される。また、凹んだ部位では電界集中とアタッキングが懸念される。
【００１９】
これらの部位では、電界が集中し、ＥＭ（ＥｌｅｃｔｒｏＭｉｇｒａｔｉｏｎ）によって劣化し、品質や寿命の低下が起きる。特許文献３の技術では、カバレッジの問題点はある程度解決できるが、実用性に課題が多いという問題点がある。特許文献１、２では、コンタクトの上部はテーパーを設けたり、ラウンド化したりすることが開示されているが、ビアホール底部についてはなんら解決できない。また、特許文献１〜３のいずれもバリアメタルのカバレッジについてはなんら記載されていない。
【課題を解決するための手段】
【００２０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２１】
本発明による半導体装置は、配線基板（１０）と、酸化シリコン層（１）と、ビアホール（５）と、バリアメタル（６）と、プラグ（７）とを具備する。ここで、酸化シリコン層（１）は、配線基板（１０）上に積層されている。ビアホール（５）は、酸化シリコン層（１）を貫通して配線基板（１０）に達している。バリアメタル（６）は、ビアホール（５）内側の表面全体を覆っている。プラグ（７）は、ビアホール（５）を満たしている。まずドライエッチングにて前記ビアホール（５）の大まかな形状を形成し、次にＲＦエッチングにてビアホール（５）を整形し、さらにＲＦエッチングを所定の時点で止めることによって、トップ部（９）およびボトム部（８）はラウンド状である。
【００２２】
本発明による半導体製造方法は、（ａ）配線基板（１０）上に積層された酸化シリコン層（１）を貫通して配線基板（１０）に達するビアホール（５）を形成するステップと、（ｂ）ビアホール（５）内側の表面全体を覆うバリアメタル（６）を形成するステップと、（ｃ）ビアホール（５）を満たすプラグ（７）を形成するステップとを具備する。ここで、ステップ（ａ）は、（ａ−１）ドライエッチングにてビアホール（５）の大まかな形状を形成するステップと、（ａ−２）ステップ（ａ−１）の後、ビアホール（５）を整形するためにＲＦエッチングを行うステップと、（ａ−３）ステップ（ａ−２）のＲＦエッチングを、ビアホール（５）のトップ部（９）およびボトム部（８）がラウンド状である時点で止めるステップとを具備する。
【発明の効果】
【００２３】
本発明の半導体装置および半導体装置製造方法では、ビアホールの開口後、エッチングによってボトム部およびトップ部の形状をラウンド化する。その結果、ビアホールの低抵抗化および品質や寿命の向上が得られる。
【００２４】
この理由は、一つには、ビアホールのトップ部およびボトム部の形状をラウンド化することにより、バリアメタルのカバレッジが向上するからである。また、これに伴い、ビア埋設用タングステンの成長期のＦなどの腐食性ガスが、ビアホール底部のアルミまたはアルミ／バリアメタル界面のチタンにアタッキングすることを防止できるからである。
【００２５】
もう一つの理由としては、ビアホール底部がラウンド形状になることにより、ホール底端部への電界集中を防止出来るからである。
【図面の簡単な説明】
【００２６】
【図１Ａ】図１Ａは、従来技術における、ビアホールを設ける前のステップを説明するための断面図である。
【図１Ｂ】図１Ｂは、従来技術における、ドライエッチによってビアホールを形成するステップを説明するための断面図である。
【図１Ｃ】図１Ｃは、従来技術における、ＲＦエッチによってビアホールを整形するステップを説明するための断面図である。
【図１Ｄ】図１Ｄは、従来技術における、ビアホールにバリアメタルを形成するステップを説明するための断面図である。
【図１Ｅ】図１Ｅは、従来技術における、ビアホール内にプラグを形成するステップを説明するための断面図である。
【図２】図２は、従来技術によるビア形成方法の限界について説明するための断面図である。
【図３Ａ】図３Ａは、本発明の実施形態における、ビアホールを設ける前のステップを説明するための断面図である。
【図３Ｂ】図３Ｂは、本発明の実施形態における、ドライエッチによってビアホールを形成するステップを説明するための断面図である。
【図３Ｃ】図３Ｃは、本発明の実施形態における、ＲＦエッチによってビアホールを整形するステップを説明するための断面図である。
【図３Ｄ】図３Ｄは、本発明の実施形態における、ビアホールにバリアメタルを形成するステップを説明するための断面図である。
【図３Ｅ】図３Ｅは、本発明の実施形態における、ビアホール内にプラグを形成するステップを説明するための断面図である。
【図４】図４は、従来技術と、本発明との、ビアホールにおけるチェーン抵抗を比較するためのグラフである。
【図５Ａ】図５Ａは、従来技術によるビアホールのボトム部の断面図である。
【図５Ｂ】図５Ｂは、本発明の実施形態によるビアホールのボトム部の断面図である。
【発明を実施するための形態】
【００２７】
添付図面を参照して、本発明による半導体装置と、半導体製造方法とを実施するための形態を以下に説明する。
【００２８】
図３Ａ〜図３Ｅは、本発明の実施形態における、半導体装置にビアを設けるための方法の、各ステップを説明するための断面図である。
【００２９】
（ステップ１）
図３Ａは、ホール５を形成する前の半導体装置の断面図である。半導体装置は、Ｔｉ／ＴｉＮ膜４と、Ａｌ層３と、ＴｉＮ膜２と、ＳｉＯ２層１とが、下からこの順番に積層されている。言い換えれば、配線基板１０として、Ａｌ層３の両面に反射防止用のＴｉ膜４またはＴｉＮ膜２、４が成膜されており、その上にＳｉＯ２層１が形成されている。
【００３０】
（ステップ２）
図３Ｂは、ホール５を形成するステップを説明するための断面図である。図３Ａの状態から、ホールを形成しない部分にＰＲを施した後、ドライエッチング法によりホール５を大まかな形状で形成する。ホール５は、ＳｉＯ２層１とＴｉＮ膜２を貫通してＡｌ層３に到達する。ここまでは、上記に紹介した従来技術と同じであって構わない。
【００３１】
（ステップ３）
図３Ｃは、ビアホール５を整形して、そのホール５のボトム部８とトップ部９とをラウンド状に形成するステップを説明するための断面図である。ここで、ラウンド状とは、円形状、楕円状、球面状、曲面状などであることを意味する。図３Ｂの状態から、ＲＦエッチを施す。この時、従来技術の図１Ｃではホール５の底部における角度が垂直になるまで十分な時間をかけてＲＦエッチを行うが、本発明ではＲＦエッチの時間を短くする。すなわち、従来技術における図１Ｂと図１Ｃの中間でＲＦエッチを止めることで、本発明における図３Ｃの状態を得ることが出来る。
【００３２】
（ステップ４）
図３Ｄは、バリアメタル６を形成するステップを説明するための断面図である。図３Ｃの状態から、Ｔｉ／ＴｉＮスパッタを行ってホール５の内側とＳｉＯ２層１の表面とにバリアメタル６を形成する。この時、Ｔｉの場合は３００Å（オングストローム）の厚み、ＴｉＮの場合は１０００Åの厚みで、ホール５内側の表面にバリアメタルをスパッタリングによって形成する。
【００３３】
（ステップ５）
図３Ｅは、プラグ７を形成するステップを説明するための断面図である。図３Ｄの状態から、ホール５の内側にＷ膜を成膜し、Ｗを成長させ、さらにＷＣＭＰを施して、プラグ７を形成する。なお、プラグ７の形成には、Ｗエッチバックプロセスを使用しても構わない。
【００３４】
実験の結果、プラグ７全体に対する、ボトム部８またはトップ部９のそれぞれでラウンド状に形成される部分の、深さ方向での比率が、５％〜１５％の範囲に含まれる際に、抵抗値が最も下がることが分かった。この比率は、より具体的には、１２％程度が最も好ましい。
【００３５】
プラグ７全体に対する、ラウンド状に形成される部分の、深さ方向での比率が、１２％である場合の実測データを、以下の参考資料として示す。
【００３６】
図４は、従来技術と、本発明とで、ビアにおけるチェーン抵抗を比較するためのグラフである。ここで、縦軸は水準を表し、第１の水準は従来技術を、第２の水準は本発明の実施形態を、それぞれ表す。なお、第２の水準としての本説明の実施形態では、プラグ７全体に対する、ラウンド状に形成される部分の、深さ方向での比率が、１２％となっている。３本の線は、異なるビア径のマスク設計値にそれぞれ対応する。本発明では、従来技術よりも、抵抗を実測値で約２７％〜約３５％減少できた。
【００３７】
図５Ａは、従来技術によるビアの断面図である。破線の丸の中に注目すると、ビアの底端部が鋭い角度を成している。ここで、エッチングの条件は、１度目のエッチングでは１２００Ｗ（ワット）で２５０ｓ（秒）、２度目では１２００Ｗで６０ｓである。また、層間酸化膜厚は７５０ｎｍ（ナノメートル）であり、剥離はＮ３１１のみとなっている。さらに、バリアメタルスパッタのＲＦエッチは２３ｎｍである。
【００３８】
図５Ｂは、本発明の実施形態によるビアの断面図である。矢印の先に注目すると、ビアの底端部がラウンド状になっている。ここで、エッチングの条件は、バリアメタルスパッタのＲＦエッチが９ｎｍであること以外は、従来技術と同じである。
【００３９】
これまで説明したように、本発明の半導体装置および半導体装置製造方法では、ホール５の開口後、エッチングによってボトム部８およびトップ部９の形状をラウンド化する。その結果、ビアホールの低抵抗化および品質や寿命の向上が得られる。
【００４０】
この理由は、一つには、ビアホールのボトム部８およびトップ部９の形状をラウンド化することにより、バリアメタル６のカバレッジが向上するからである。また、これに伴い、ビア埋設用タングステンの成長期に発生するＦなどの腐食性ガスが、ビアホール底部のアルミまたはアルミ／バリアメタル界面のチタンにアタッキングすることを防止できるからである。
【００４１】
もう一つの理由としては、ビアホール底部がラウンド形状になることにより、ホール底端部への電界集中を防止出来るからである。
【００４２】
なお、上記の実施形態はあくまでも一つの例であって、具体的な数値のそれぞれは、他のパラメータに応じて自由に変更可能である。
【符号の説明】
【００４３】
１ ＳｉＯ２層
２ ＴｉＮ膜
３ Ａｌ層
４ Ｔｉ／ＴｉＮ膜
５ ホール
６ バリアメタル
７ プラグ
８ ボトム部
９ トップ部
１０ 配線基板
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板上に積層された酸化シリコン層と、
前記酸化シリコン層を貫通して前記配線基板に達するビアホールと、
前記ビアホール内側の表面全体を覆うバリアメタルと、
前記ビアホールを満たすプラグと
を具備し、
まずドライエッチングにて前記ビアホールの大まかな形状を形成し、次にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）エッチングにて前記ビアホールを整形し、さらに前記ＲＦエッチングを所定の時点で止めることによって、前記ビアホールのトップ部およびボトム部はラウンド状である
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、前記プラグの深さの５％乃至１５％である
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、前記プラグ全体の略１２％である
半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記配線基板は、
アルミ層と、
前記アルミ層上に成膜されたＴｉＮ（窒化チタン）膜と
を具備し、
前記バリアメタルは、前記ホール内側の表面全域に対するＴｉ／ＴｉＮスパッタリングによって形成されており、
前記プラグは、前記ホール内側の、前記バリアメタルの表面全域におけるタングステン膜の成長と、前記タングステンのＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）とを経て形成されている
半導体装置。
【請求項５】
（ａ）配線基板上に積層された酸化シリコン層を貫通して前記配線基板に達するビアホールを形成するステップと、
（ｂ）前記ビアホール内側の表面全体を覆うバリアメタルを形成するステップと、
（ｃ）前記ビアホールを満たすプラグを形成するステップと
を具備し、
前記ステップ（ａ）は、
（ａ−１）ドライエッチングにて前記ビアホールの大まかな形状を形成するステップと、
（ａ−２）ステップ（ａ−１）の後、前記ビアホールを整形するためにＲＦエッチングを行うステップと、
（ａ−３）ステップ（ａ−２）の前記ＲＦエッチングを、前記ビアホールのトップ部およびボトム部がラウンド状である時点で止めるステップと
を具備する
半導体製造方法。
【請求項６】
請求項５に記載の半導体製造方法において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、それぞれ前記プラグの深さの５％乃至１５％である
半導体製造方法。
【請求項７】
請求項５または６に記載の半導体製造方法において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、それぞれ前記プラグ全体の略１２％である
半導体製造方法。
【請求項８】
請求項５〜７のいずれかに記載の半導体装置において、
前記配線基板は、
アルミ層と、
前記アルミ層上に成膜されたＴｉＮ（窒化チタン）膜と
を具備し、
前記ステップ（ｂ）は、
（ｂ−１）前記バリアメタルを、前記ホール内側の表面全域に対するＴｉ／ＴｉＮスパッタリングによって形成するステップ
を具備し、
前記ステップ（ｃ）は、
（ｃ−１）前記ホール内側の、前記バリアメタルの表面全域にタングステン膜が成長するステップと、
（ｃ−２）前記タングステン膜の成長の後、タングステンのＣＭＰを施すステップと
を具備する
半導体製造方法。
【請求項１】
配線基板と、
前記配線基板上に積層された酸化シリコン層と、
前記酸化シリコン層を貫通して前記配線基板に達するビアホールと、
前記ビアホール内側の表面全体を覆うバリアメタルと、
前記ビアホールを満たすプラグと
を具備し、
まずドライエッチングにて前記ビアホールの大まかな形状を形成し、次にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ：高周波）エッチングにて前記ビアホールを整形し、さらに前記ＲＦエッチングを所定の時点で止めることによって、前記ビアホールのトップ部およびボトム部はラウンド状である
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、前記プラグの深さの５％乃至１５％である
半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、前記プラグ全体の略１２％である
半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置において、
前記配線基板は、
アルミ層と、
前記アルミ層上に成膜されたＴｉＮ（窒化チタン）膜と
を具備し、
前記バリアメタルは、前記ホール内側の表面全域に対するＴｉ／ＴｉＮスパッタリングによって形成されており、
前記プラグは、前記ホール内側の、前記バリアメタルの表面全域におけるタングステン膜の成長と、前記タングステンのＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）とを経て形成されている
半導体装置。
【請求項５】
（ａ）配線基板上に積層された酸化シリコン層を貫通して前記配線基板に達するビアホールを形成するステップと、
（ｂ）前記ビアホール内側の表面全体を覆うバリアメタルを形成するステップと、
（ｃ）前記ビアホールを満たすプラグを形成するステップと
を具備し、
前記ステップ（ａ）は、
（ａ−１）ドライエッチングにて前記ビアホールの大まかな形状を形成するステップと、
（ａ−２）ステップ（ａ−１）の後、前記ビアホールを整形するためにＲＦエッチングを行うステップと、
（ａ−３）ステップ（ａ−２）の前記ＲＦエッチングを、前記ビアホールのトップ部およびボトム部がラウンド状である時点で止めるステップと
を具備する
半導体製造方法。
【請求項６】
請求項５に記載の半導体製造方法において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、それぞれ前記プラグの深さの５％乃至１５％である
半導体製造方法。
【請求項７】
請求項５または６に記載の半導体製造方法において、
前記ラウンド状なトップ部およびボトム部の、前記プラグの深さ方向における厚みは、それぞれ前記プラグ全体の略１２％である
半導体製造方法。
【請求項８】
請求項５〜７のいずれかに記載の半導体装置において、
前記配線基板は、
アルミ層と、
前記アルミ層上に成膜されたＴｉＮ（窒化チタン）膜と
を具備し、
前記ステップ（ｂ）は、
（ｂ−１）前記バリアメタルを、前記ホール内側の表面全域に対するＴｉ／ＴｉＮスパッタリングによって形成するステップ
を具備し、
前記ステップ（ｃ）は、
（ｃ−１）前記ホール内側の、前記バリアメタルの表面全域にタングステン膜が成長するステップと、
（ｃ−２）前記タングステン膜の成長の後、タングステンのＣＭＰを施すステップと
を具備する
半導体製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４】
【図５Ａ】
【図５Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４】
【図５Ａ】
【図５Ｂ】
【公開番号】特開２０１１−２３４４９（Ｐ２０１１−２３４４９Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６５４４７（Ｐ２００９−１６５４４７）
【出願日】平成２１年７月１４日（２００９．７．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１４日（２００９．７．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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