半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法
【課題】ボンディングパッドに傷跡を残さず、かつボンディングの不良の削減や接続の信頼性を向上することが可能な半導体集積回路ウエハを提供する。
【解決手段】半導体集積回路領域２ａと、スクライブ領域３と、前記スクライブ領域内に備えられたＢＩＳＴ回路４と、半導体集積回路２とＢＩＳＴ回路４とを接続する接続配線９と、ＢＩＳＴ切替信号入力パッド７と、ＢＩＳＴ切替信号入力パッド７からの駆動信号により駆動されるＢＩＳＴ切替回路８とを備え、ＢＩＳＴ切替回路８は、半導体集積回路用の入出力パッド６と、入出力パッド６と半導体集積回路２とを接続する回路配線１１と、回路配線１１の途中に設けられて、ＢＩＳＴ切替信号入力パッド７からの駆動信号によって駆動するスイッチ素子１０とを具備してなる半導体集積回路ウエハを採用する。
【解決手段】半導体集積回路領域２ａと、スクライブ領域３と、前記スクライブ領域内に備えられたＢＩＳＴ回路４と、半導体集積回路２とＢＩＳＴ回路４とを接続する接続配線９と、ＢＩＳＴ切替信号入力パッド７と、ＢＩＳＴ切替信号入力パッド７からの駆動信号により駆動されるＢＩＳＴ切替回路８とを備え、ＢＩＳＴ切替回路８は、半導体集積回路用の入出力パッド６と、入出力パッド６と半導体集積回路２とを接続する回路配線１１と、回路配線１１の途中に設けられて、ＢＩＳＴ切替信号入力パッド７からの駆動信号によって駆動するスイッチ素子１０とを具備してなる半導体集積回路ウエハを採用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＩＳＴ（組込型自己テスト）回路を用いて半導体集積回路の不良検出を行う際に好適な半導体集積回路ウェハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路ウエハのテストは、メモリ等の半導体集積回路内の入出力パッド（外部電極）にプローブピン（探針）を接触させ、テスタから供給するテストパターン信号をプローブピンを経由してパッドに入力し、電気的特性を測定し、不良か否かを判定する。プローブピンを入出力パッドに接触させると、入出力パッドにプローブピン接触による傷跡が残る場合がある。入出力パッドに傷跡が残ると、後工程で入出力パッドにワイヤをボンディングする作業やバンプ構築作業の際に不良の増大や接続の信頼性低下につながる。そのため、傷跡を少なくして安定したテストができるように入出力パッド構造の改善やプローブピン接触圧の調整が必要となっている。
【０００３】
一方、半導体集積回路のテストを効率化する技術としてＢＩＳＴ(Built in Self Test：組込型自己テスト)回路を利用する方法があるが、ＢＩＳＴ回路を半導体集積回路の回路領域に内蔵すると、半導体集積回路全体のチップサイズが増大しチップコストが高くなる。また、製品後に不要なＢＩＳＴ回路が残ることにより、消費電力が増加するなどの課題がある。
【０００４】
チップサイズの増大や消費電力の増加の課題を解決するために、スクライブ領域にＢＩＳＴ回路およびテスト用パッドを備える構造が提案されている（特許文献１）。特許文献１では、スクライブ領域内のＢＩＳＴ回路のテスト用パッドと集積回路領域の入出力パッドの両方にプローブピンを接触させ、プローブピンを介した伝達経路で電気的に接続する必要がある。このため、（ｉ）プローブ本数が増加し検査冶工具（プローブカード）が複雑、高価格になる。（ｉｉ）検査治工具の電気的特性が半導体集積回路のテストに影響を与える。等の課題がある。
【０００５】
また、スクライブ領域にＢＩＳＴ回路およびテスト用パッドを備え、半導体集積回路領域の入出力パッドとの間を配線により電気的に接続する別の提案がある（特許文献２）。特許文献２では、半導体チップを１個１個に切り離すと同時にスクライブ領域及び接続用の配線を切断するが、切断面の仕上がり状態によっては、接続用の配線がショートなどの電気的不良を及ぼす可能性がある。
【０００６】
さらに、試験回路を機能回路と接続する配線と、配線を電気的に切断するスイッチング素子を形成する技術がある（特許文献３）。特許文献３では、試験回路（ＢＩＳＴ回路）と機能回路（半導体集積回路）のパッドの有無及び利用効果についての記載が無く、本発明が課題解決しようとしている入出力パッドの傷跡の改善方法を示唆していない。
【特許文献１】特開２００２−１７６１４０号公報
【特許文献２】特開２００３−１２４２７５号公報
【特許文献３】特開２００１−０８５４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ボンディングパッドに傷跡が残らないで、かつボンディングの不良の削減や接続の信頼性を向上し、かつ半導体チップのサイズを小さくできると共に消費電力の増加を防止することが可能な半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体集積回路ウエハは、半導体集積回路が形成されてなる複数の半導体集積回路領域と、互いに隣接する前記半導体集積回路領域間を分離するスクライブ領域と、前記スクライブ領域内に備えられて、前記半導体集積回路のテストに用いられるＢＩＳＴ回路と、前記半導体集積回路と前記ＢＩＳＴ回路とを接続するために前記スクライブ領域と前記半導体集積回路領域とに跨って形成された接続配線と、前記半導体集積回路領域内に設けられたＢＩＳＴ切替信号入力パッドと、前記半導体集積回路領域内に備えられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする。
【０００９】
上記の構成によれば、ＢＩＳＴ回路をスクライブ領域に設置することで、半導体集積回路領域内にＢＩＳＴ回路を内蔵する場合と比較して半導体集積回路領域の面積を縮小し、製造原価の低減とパッケージ実装の小型化を実現することが可能になる。
また、半導体集積回路領域内にＢＩＳＴ切替信号入力パッドとＢＩＳＴ切替回路とが備えられ、ＢＩＳＴ切替回路にはＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子が備えられている。この構成によってＢＩＳＴ切替回路は、ＢＩＳＴ切替信号入力パッドからの駆動信号によって切換動作を行うことが可能になる。ＢＩＳＴ切替回路は、スイッチ素子を用いることによって、半導体集積回路と入出力パッドを接続するか、または接続配線を介して半導体集積回路とＢＩＳＴ回路を接続するかの切換動作を行う。従って、プローブピンをＢＩＳＴ回路とＢＩＳＴ切替信号入力パッドに接続して切換動作を行い、これによりＢＩＳＴ回路と半導体集積回路とを接続することで、ＢＩＳＴ回路を用いた半導体集積回路のテストを実行することが可能になり、プローブピンによって入出力パッドに傷跡を残すことなく、ボンディングの不良の削減や接続の信頼性を向上できる。
また、ＢＩＳＴ回路の使用により、半導体集積回路内の外部端子数を削減することができる。更に、プローブピン数を削減でき、テストのための冶工具(プローブカード)の費用を抑制することが可能になる。
【００１０】
また、本発明の半導体集積回路ウエハは、先に記載の半導体集積回路ウエハにおいて、前記スイッチ素子が、オフ状態で前記回路配線を介して前記入出力パッドと前記半導体集積回路とを接続させ、前記駆動信号によってオン状態にされたときに前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続させることを特徴とする。
【００１１】
上記の構成によれば、スイッチ素子がオン状態の時にのみ、接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続させる一方、スイッチ素子がオフの時には回路配線を介して入出力パッドと半導体集積回路とを接続させることで、接続配線が回路配線及び半導体集積回路から遮断される。これにより、スイッチ素子がオフの時には接続配線に電流が流れないため、消費電流の低減を図ることができる。
【００１２】
次に、本発明の半導体集積回路チップは、先に記載の半導体集積回路ウエハを前記スクライブ領域に沿って分割することによって得られる半導体集積回路チップであり、半導体集積回路と、ＢＩＳＴ切替信号入力パッドと、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする。
【００１３】
上記の構成によれば、プローブピンによる入出力パッドの傷跡が少なくなり、ボンディングの不良の削減や接続の信頼性を向上できる。
【００１４】
次に、本発明の半導体集積回路のテスト方法は、先に記載の半導体集積回路ウエハを用いた半導体集積回路のテスト方法であり、プローブカードのプローブピンを前記ＢＩＳＴ回路及び前記ＢＩＳＴ切替信号入力パッドに接続する工程と、前記ＢＩＳＴ切替信号入力パッドに駆動信号を入力して前記ＢＩＳＴ切替回路内の前記スイッチ素子をオンにして、前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続する工程と、テスタから前記プローブピンを経由して前記ＢＩＳＴ回路にテスト用情報信号を入力し、入力された前記テスト用情報信号を更に前記接続配線を介してテスト用情報信号に入力することによって、前記半導体集積回路のテストを実行する工程と、を備えることを特徴とする。
【００１５】
上記の構成によれば、ＢＩＳＴ切替回路が、スイッチ素子を用いることによって、半導体集積回路と入出力パッドを接続するか、または接続配線を介して半導体集積回路とＢＩＳＴ回路を接続するかの切換動作を行う。従って、プローブピンをＢＩＳＴ回路とＢＩＳＴ切替信号入力パッドに接続して切換動作を行い、これによりＢＩＳＴ回路と半導体集積回路とを接続することで、ＢＩＳＴ回路を用いた半導体集積回路のテストを実行することが可能になり、プローブピンによって入出力パッドに傷跡を残すことなく、ボンディングの不良の削減や接続の信頼性を向上できる。
【発明の効果】
【００１６】
本発明によれば、ボンディングパッドに傷跡が残らないで、かつボンディングの不良の削減や接続の信頼性を向上し、かつ半導体チップのサイズを小さくできると共に消費電力の増加を防止することが可能な半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の実施形態である半導体集積回路ウェハを示す平面模式図であり、図２は、図１の部分拡大図であって、本発明の実施形態である半導体集積回路ウェハの要部を示す平面模式図であり、図３は、本発明の実施形態である半導体集積回路ウェハの回路構成及び半導体集積回路のテスト方法を説明する模式図である。
【００１８】
図１〜図２に示すように、本実施形態の半導体集積回路ウェハ１は、半導体集積回路２をテストするためのＢＩＳＴ回路パッド５を備えたＢＩＳＴ回路４をウェハ１上のスクライブ領域３内に設け、スクライブ領域３内のＢＩＳＴ回路４と半導体集積回路２とを電気的に接続させる接続配線９を半導体集積回路領域２ａからスクライブ領域３に延出して形成する。半導体集積回路２内にはＢＩＳＴ切替信号入力パッド７を設けて、ＢＩＳＴ切替信号入力パッド７からの駆動信号によりＢＩＳＴ切替回路８を駆動して、スイッチ素子１０の電気的接続をオンにする。これにより、半導体集積回路２とＢＩＳＴ回路４とを接続させる。
【００１９】
ＢＩＳＴ回路４を利用して半導体集積回路２をテストする時は、プローブピン１３をスクライブ領域３内に形成したＢＩＳＴ回路４のＢＩＳＴ回路パッド５及び半導体集積回路２内のＢＩＳＴ切替信号入力パッド６に接触させ、プローブカード１３を介して半導体測定装置１４(テスタ)と電気的に接続し、テスタ１４からの信号によりＢＩＳＴ回路４を駆動して半導体集積回路２のテストを行う。テスト時に、プローブピン１３をＢＩＳＴ切替信号入力パッド７に加えて、さらに半導体集積回路２内の電源パッド及びＧＮＤパッドに接触させ、プローブカード１２を介してテスタ１４と電気的に接続し、テスタ１４からのテスト情報信号によりＢＩＳＴ回路４を駆動して半導体集積回路２のテストを行う。
【００２０】
以下、図面を参照して詳細に説明する。
図１及び図２において、符号１は、半導体集積回路ウエハである。半導体集積回路ウエハ１内に複数の半導体集積回路領域２ａがマトリクス状に配置されている。半導体集積回路領域２ａには半導体集積回路２が形成されている。個々の半導体集積回路領域２ａの周囲には、隣接する半導体集積回路領域２ａを１つ１つ切り離すためのスクライブ領域３が設けられている。スクライブ領域３には、ＢＩＳＴ回路４が設けられている。ＢＩＳＴ回路４には、テスト情報信号をＢＩＳＴ回路４に入力するＢＩＳＴ回路パッド５が設けられている。なお、ＢＩＳＴ回路４は機能別に複数種類あってもよい。また、半導体集積回路２は、ＤＲＡＭやＳＲＡＭのようなメモリ回路でもよく、ロジック回路でもよい。本実施形態では、半導体集積回路２としてメモリ回路を用いた例について説明する。
【００２１】
半導体集積回路領域２ａ内の半導体集積回路２の近傍には、ＶＤＤ（電源）パッド１１、ＧＮＤパッド１２、複数の入出力パッド６及びＢＩＳＴ切替信号入力パッド７が配置されている。さらに図３に示すように、半導体集積回路領域２ａ内には、ＢＩＳＴ切替信号入力パッド７からの駆動信号により駆動されて半導体集積回路２のテストに使用されるＢＩＳＴ用切替回路８が設けられている。ＢＩＳＴ回路４とＢＩＳＴ用切替回路８（図３参照）とは、スクライブ領域３及び半導体集積回路領域２ａに跨って形成された接続配線９によって接続されている。
【００２２】
図３に示すように、半導体集積回路２は、回路配線１１によって入出力パッド６と接続されている。半導体集積回路２のテストを行うために使用されるＢＩＳＴ用切替回路８は、半導体集積回路２用の入出力パッド６と、入出力パッド６と半導体集積回路２とを接続する回路配線１１と、回路配線１１の途中に設けられて、ＢＩＳＴ切替信号入力パッド７からの駆動信号によって駆動するスイッチ素子１０とから構成されている。スイッチ素子１０は、オフ状態で回路配線１１を介して入出力パッド６と半導体集積回路２とを接続させる一方、駆動信号によってオン状態にされたときには、回路配線１１を遮断するとともに接続配線９を介してＢＩＳＴ回路４と半導体集積回路２とを接続させるように構成されている。スイッチ素子１０のオンオフ制御は、ＢＩＳＴ切替信号パッド７からのＢＩＳＴ切替信号で行われる。ＢＩＳＴ切替信号入力パッド７に駆動信号が入力されると、スイッチ素子１０がオンになり、ＢＩＳＴ回路４と半導体集積回路２とが接続される。
【００２３】
スイッチ素子１０は、例えばスイッチ素子がHighアクティブの場合、High入力でスイッチオンに、Low入力でオフに動作する。スイッチ素子１０は、例えばＢＩＳＴ切替信号をプルダウン接続してなるトランスファＭＯＳを使用することができる。なお、ＢＩＳＴ用切替回路８を構成する入出力パッド６と、スイッチ素子１０とは、半導体集積回路２のメモリアレイに応じて複数個備えられている。半導体集積回路２と回路配線１１との接続には、トランスファＭＯＳに替えてヒューズなども使用できる。
【００２４】
次に、図３を参照して半導体集積回路のテスト方法について説明する。
テストに使用するプローブカード１２は、複数個のプローブピン１３を備えている。プローブピン１３は、ＢＩＳＴ回路４に設けられた複数個のＢＩＳＴ回路パッド５、及び半導体集積回路領域２内の電源パッド１１、ＧＮＤパッド１２、ＢＩＳＴ切替信号入力パッド７にそれぞれ触針させる。かくして、半導体集積回路２は、プローブカード１２及びプローブピン１３を介してＢＩＳＴ回路４からのＢＩＳＴ信号によりテスト可能となる。
【００２５】
まず、テスト開始時に、プローブピン１３を、複数個のＢＩＳＴ回路パッド５、及びメモリチップ内の電源パッド１１、ＧＮＤパッド１２、ＢＩＳＴ切替信号入力パッド７にそれぞれ触針する。
次に、テスタ１４からプローブピン１３を経由してＢＩＳＴ切替信号入力パッド７に駆動信号を入力する。ＢＩＳＴ切替え信号入力パッド７にＢＩＳＴ切替信号であるBIST Enabl信号（駆動信号）が入力されると、スイッチ素子１０がオン状態になる。これにより、回路配線１１がスイッチ素子１０によって遮断されるとともに、接続配線９、スイッチ素子１０及び半導体集積回路側の回路配線１１ａを介してＢＩＳＴ回路４と半導体集積回路２とが接続される。
【００２６】
次に、テスタ１４からプローブピン１３を経由してＢＩＳＴ回路４を制御するテスト用情報信号をＢＩＳＴ回路パッド５に入力する。かくして、ＢＩＳＴ回路４からテスト用情報信号が、接続配線９、スイッチ素子１０を介して半導体集積回路２に伝達され、半導体集積回路２のテストが実行される。
【００２７】
半導体集積回路２に対するウエハ状態でのテストを全て終了後、半導体集積回路ウエハ１をスクライブ領域３に沿って分断する。これにより、半導体集積回路領域２ａに区画されてなる半導体集積回路チップ１０を切り出し、同時にスクライブ領域３にある接続配線９も切断する。切断面の状態によってはショートなどにより半導体集積回路２に電気的悪影響を及ぼす危険があるが、半導体集積回路２内のプルダウンされたBIST Enable信号によりスイッチ素子１０がオフになっているために接続配線９の切断面は電気的に切断され、切断面の状態によるメモリ回路の動作には影響を及ぼさない。また、チップ形成後の接続配線９には電流が流れないので、半導体集積回路チップ１０の消費電力を低減できる。
【００２８】
形成された半導体集積回路チップ１０は、半導体集積回路２と、ＢＩＳＴ切替信号入力パッド７と、ＢＩＳＴ切替回路８とを備え、ＢＩＳＴ切替回路８には、入出力パッド６と、回路配線１１と、回路配線１１の途中に設けられたスイッチ素子１０と、切断された接続配線９ａを具備するものとなる。
【００２９】
以上説明したように、半導体集積回路２のテスト時に、半導体集積回路２の入出力パッド６にプローブピン１３を接触させる必要が無くなり、入出力パッド６に傷跡を残すことが無くテストを実行することが可能になる。
また、ＢＩＳＴ回路４をスクライブ領域３に設置することで、半導体集積回路２内に内蔵する場合と比較し、半導体集積回路領域２ａの面積が縮小され、製造原価の低減とパッケージ実装の小型化を実現することが可能になる。また、半導体集積回路チップ１０とした後には、ＢＩＳＴ回路４がスクライブ領域ごと除去されるので、ＢＩＳＴ回路４による不要な消費電流増加を防止できる。
また、接続配線９をウェハ１上に構築することで、従来のようにプローブカード経由で信号を伝達する方式と比べて、信号の劣化が少なく高速テストが可能になる。さらに、ＢＩＳＴ回路４の構成により、ＢＩＳＴ回路パッド５の数を削減することができる。また、プローブピン数を削減でき、テストのための冶工具(プローブカード)の費用を抑制することが可能になる。さらに、接続配線方式で発生する切断時のショート不良はスイッチ構造により防止できる。
また、組み立て時に使用する半導体集積回路２の入出力パッド６をプローブピン１３で傷つけるパッド数が最小限（前記動作説明例では電源パッド１１、ＧＮＤパッド１２、ＢＩＳＴ切替信号入力パッド７の３つのパッドのみ）なので、ボンディング不良を削減するとともにワイヤボンディング時の接続信頼性を向上できる。
【００３０】
なお、上記のテスト方法では、半導体集積回路２でプローブピン１３との接触を必要するパッドを、ＢＩＳＴ切替信号入力パッド７、電源パッド１１及びGNDパッド１２としているが、これら３端子に限定する必要はなく、プローブピン１３との接触を必要するパッドの増減は任意である。また、３端子のみを２個併設設置することにより、３端子の傷跡を確実に無くすこともでき、High入力のチップサイズの増加が少ない対策が可能となる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の実施形態である半導体集積回路ウェハを示す平面模式図である。
【図２】図２は、図１の部分拡大図であって、本発明の実施形態である半導体集積回路ウェハの要部を示す平面模式図である。
【図３】図３は、本発明の実施形態である半導体集積回路ウェハの回路構成及び半導体集積回路のテスト方法を説明する模式図である。
【符号の説明】
【００３２】
１：半導体集積回路ウェハ、２；半導体集積回路、２ａ；半導体集積回路領域、３；スクライブ領域、４；ＢＩＳＴ回路、５；ＢＩＳＴ回路パッド、６；入出力パッド、７；ＢＩＳＴ切替信号入力パッド、８；ＢＩＳＴ切替回路、９；接続配線、１０；スイッチ素子、１１；回路配線、１２；プローブカード、１３；プローブピン、１４；テスタ
【技術分野】
【０００１】
本発明は、ＢＩＳＴ（組込型自己テスト）回路を用いて半導体集積回路の不良検出を行う際に好適な半導体集積回路ウェハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路ウエハのテストは、メモリ等の半導体集積回路内の入出力パッド（外部電極）にプローブピン（探針）を接触させ、テスタから供給するテストパターン信号をプローブピンを経由してパッドに入力し、電気的特性を測定し、不良か否かを判定する。プローブピンを入出力パッドに接触させると、入出力パッドにプローブピン接触による傷跡が残る場合がある。入出力パッドに傷跡が残ると、後工程で入出力パッドにワイヤをボンディングする作業やバンプ構築作業の際に不良の増大や接続の信頼性低下につながる。そのため、傷跡を少なくして安定したテストができるように入出力パッド構造の改善やプローブピン接触圧の調整が必要となっている。
【０００３】
一方、半導体集積回路のテストを効率化する技術としてＢＩＳＴ(Built in Self Test：組込型自己テスト)回路を利用する方法があるが、ＢＩＳＴ回路を半導体集積回路の回路領域に内蔵すると、半導体集積回路全体のチップサイズが増大しチップコストが高くなる。また、製品後に不要なＢＩＳＴ回路が残ることにより、消費電力が増加するなどの課題がある。
【０００４】
チップサイズの増大や消費電力の増加の課題を解決するために、スクライブ領域にＢＩＳＴ回路およびテスト用パッドを備える構造が提案されている（特許文献１）。特許文献１では、スクライブ領域内のＢＩＳＴ回路のテスト用パッドと集積回路領域の入出力パッドの両方にプローブピンを接触させ、プローブピンを介した伝達経路で電気的に接続する必要がある。このため、（ｉ）プローブ本数が増加し検査冶工具（プローブカード）が複雑、高価格になる。（ｉｉ）検査治工具の電気的特性が半導体集積回路のテストに影響を与える。等の課題がある。
【０００５】
また、スクライブ領域にＢＩＳＴ回路およびテスト用パッドを備え、半導体集積回路領域の入出力パッドとの間を配線により電気的に接続する別の提案がある（特許文献２）。特許文献２では、半導体チップを１個１個に切り離すと同時にスクライブ領域及び接続用の配線を切断するが、切断面の仕上がり状態によっては、接続用の配線がショートなどの電気的不良を及ぼす可能性がある。
【０００６】
さらに、試験回路を機能回路と接続する配線と、配線を電気的に切断するスイッチング素子を形成する技術がある（特許文献３）。特許文献３では、試験回路（ＢＩＳＴ回路）と機能回路（半導体集積回路）のパッドの有無及び利用効果についての記載が無く、本発明が課題解決しようとしている入出力パッドの傷跡の改善方法を示唆していない。
【特許文献１】特開２００２−１７６１４０号公報
【特許文献２】特開２００３−１２４２７５号公報
【特許文献３】特開２００１−０８５４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ボンディングパッドに傷跡が残らないで、かつボンディングの不良の削減や接続の信頼性を向上し、かつ半導体チップのサイズを小さくできると共に消費電力の増加を防止することが可能な半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体集積回路ウエハは、半導体集積回路が形成されてなる複数の半導体集積回路領域と、互いに隣接する前記半導体集積回路領域間を分離するスクライブ領域と、前記スクライブ領域内に備えられて、前記半導体集積回路のテストに用いられるＢＩＳＴ回路と、前記半導体集積回路と前記ＢＩＳＴ回路とを接続するために前記スクライブ領域と前記半導体集積回路領域とに跨って形成された接続配線と、前記半導体集積回路領域内に設けられたＢＩＳＴ切替信号入力パッドと、前記半導体集積回路領域内に備えられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする。
【０００９】
上記の構成によれば、ＢＩＳＴ回路をスクライブ領域に設置することで、半導体集積回路領域内にＢＩＳＴ回路を内蔵する場合と比較して半導体集積回路領域の面積を縮小し、製造原価の低減とパッケージ実装の小型化を実現することが可能になる。
また、半導体集積回路領域内にＢＩＳＴ切替信号入力パッドとＢＩＳＴ切替回路とが備えられ、ＢＩＳＴ切替回路にはＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子が備えられている。この構成によってＢＩＳＴ切替回路は、ＢＩＳＴ切替信号入力パッドからの駆動信号によって切換動作を行うことが可能になる。ＢＩＳＴ切替回路は、スイッチ素子を用いることによって、半導体集積回路と入出力パッドを接続するか、または接続配線を介して半導体集積回路とＢＩＳＴ回路を接続するかの切換動作を行う。従って、プローブピンをＢＩＳＴ回路とＢＩＳＴ切替信号入力パッドに接続して切換動作を行い、これによりＢＩＳＴ回路と半導体集積回路とを接続することで、ＢＩＳＴ回路を用いた半導体集積回路のテストを実行することが可能になり、プローブピンによって入出力パッドに傷跡を残すことなく、ボンディングの不良の削減や接続の信頼性を向上できる。
また、ＢＩＳＴ回路の使用により、半導体集積回路内の外部端子数を削減することができる。更に、プローブピン数を削減でき、テストのための冶工具(プローブカード)の費用を抑制することが可能になる。
【００１０】
また、本発明の半導体集積回路ウエハは、先に記載の半導体集積回路ウエハにおいて、前記スイッチ素子が、オフ状態で前記回路配線を介して前記入出力パッドと前記半導体集積回路とを接続させ、前記駆動信号によってオン状態にされたときに前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続させることを特徴とする。
【００１１】
上記の構成によれば、スイッチ素子がオン状態の時にのみ、接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続させる一方、スイッチ素子がオフの時には回路配線を介して入出力パッドと半導体集積回路とを接続させることで、接続配線が回路配線及び半導体集積回路から遮断される。これにより、スイッチ素子がオフの時には接続配線に電流が流れないため、消費電流の低減を図ることができる。
【００１２】
次に、本発明の半導体集積回路チップは、先に記載の半導体集積回路ウエハを前記スクライブ領域に沿って分割することによって得られる半導体集積回路チップであり、半導体集積回路と、ＢＩＳＴ切替信号入力パッドと、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする。
【００１３】
上記の構成によれば、プローブピンによる入出力パッドの傷跡が少なくなり、ボンディングの不良の削減や接続の信頼性を向上できる。
【００１４】
次に、本発明の半導体集積回路のテスト方法は、先に記載の半導体集積回路ウエハを用いた半導体集積回路のテスト方法であり、プローブカードのプローブピンを前記ＢＩＳＴ回路及び前記ＢＩＳＴ切替信号入力パッドに接続する工程と、前記ＢＩＳＴ切替信号入力パッドに駆動信号を入力して前記ＢＩＳＴ切替回路内の前記スイッチ素子をオンにして、前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続する工程と、テスタから前記プローブピンを経由して前記ＢＩＳＴ回路にテスト用情報信号を入力し、入力された前記テスト用情報信号を更に前記接続配線を介してテスト用情報信号に入力することによって、前記半導体集積回路のテストを実行する工程と、を備えることを特徴とする。
【００１５】
上記の構成によれば、ＢＩＳＴ切替回路が、スイッチ素子を用いることによって、半導体集積回路と入出力パッドを接続するか、または接続配線を介して半導体集積回路とＢＩＳＴ回路を接続するかの切換動作を行う。従って、プローブピンをＢＩＳＴ回路とＢＩＳＴ切替信号入力パッドに接続して切換動作を行い、これによりＢＩＳＴ回路と半導体集積回路とを接続することで、ＢＩＳＴ回路を用いた半導体集積回路のテストを実行することが可能になり、プローブピンによって入出力パッドに傷跡を残すことなく、ボンディングの不良の削減や接続の信頼性を向上できる。
【発明の効果】
【００１６】
本発明によれば、ボンディングパッドに傷跡が残らないで、かつボンディングの不良の削減や接続の信頼性を向上し、かつ半導体チップのサイズを小さくできると共に消費電力の増加を防止することが可能な半導体集積回路ウエハ、半導体集積回路チップ及び半導体集積回路ウエハのテスト方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の実施形態である半導体集積回路ウェハを示す平面模式図であり、図２は、図１の部分拡大図であって、本発明の実施形態である半導体集積回路ウェハの要部を示す平面模式図であり、図３は、本発明の実施形態である半導体集積回路ウェハの回路構成及び半導体集積回路のテスト方法を説明する模式図である。
【００１８】
図１〜図２に示すように、本実施形態の半導体集積回路ウェハ１は、半導体集積回路２をテストするためのＢＩＳＴ回路パッド５を備えたＢＩＳＴ回路４をウェハ１上のスクライブ領域３内に設け、スクライブ領域３内のＢＩＳＴ回路４と半導体集積回路２とを電気的に接続させる接続配線９を半導体集積回路領域２ａからスクライブ領域３に延出して形成する。半導体集積回路２内にはＢＩＳＴ切替信号入力パッド７を設けて、ＢＩＳＴ切替信号入力パッド７からの駆動信号によりＢＩＳＴ切替回路８を駆動して、スイッチ素子１０の電気的接続をオンにする。これにより、半導体集積回路２とＢＩＳＴ回路４とを接続させる。
【００１９】
ＢＩＳＴ回路４を利用して半導体集積回路２をテストする時は、プローブピン１３をスクライブ領域３内に形成したＢＩＳＴ回路４のＢＩＳＴ回路パッド５及び半導体集積回路２内のＢＩＳＴ切替信号入力パッド６に接触させ、プローブカード１３を介して半導体測定装置１４(テスタ)と電気的に接続し、テスタ１４からの信号によりＢＩＳＴ回路４を駆動して半導体集積回路２のテストを行う。テスト時に、プローブピン１３をＢＩＳＴ切替信号入力パッド７に加えて、さらに半導体集積回路２内の電源パッド及びＧＮＤパッドに接触させ、プローブカード１２を介してテスタ１４と電気的に接続し、テスタ１４からのテスト情報信号によりＢＩＳＴ回路４を駆動して半導体集積回路２のテストを行う。
【００２０】
以下、図面を参照して詳細に説明する。
図１及び図２において、符号１は、半導体集積回路ウエハである。半導体集積回路ウエハ１内に複数の半導体集積回路領域２ａがマトリクス状に配置されている。半導体集積回路領域２ａには半導体集積回路２が形成されている。個々の半導体集積回路領域２ａの周囲には、隣接する半導体集積回路領域２ａを１つ１つ切り離すためのスクライブ領域３が設けられている。スクライブ領域３には、ＢＩＳＴ回路４が設けられている。ＢＩＳＴ回路４には、テスト情報信号をＢＩＳＴ回路４に入力するＢＩＳＴ回路パッド５が設けられている。なお、ＢＩＳＴ回路４は機能別に複数種類あってもよい。また、半導体集積回路２は、ＤＲＡＭやＳＲＡＭのようなメモリ回路でもよく、ロジック回路でもよい。本実施形態では、半導体集積回路２としてメモリ回路を用いた例について説明する。
【００２１】
半導体集積回路領域２ａ内の半導体集積回路２の近傍には、ＶＤＤ（電源）パッド１１、ＧＮＤパッド１２、複数の入出力パッド６及びＢＩＳＴ切替信号入力パッド７が配置されている。さらに図３に示すように、半導体集積回路領域２ａ内には、ＢＩＳＴ切替信号入力パッド７からの駆動信号により駆動されて半導体集積回路２のテストに使用されるＢＩＳＴ用切替回路８が設けられている。ＢＩＳＴ回路４とＢＩＳＴ用切替回路８（図３参照）とは、スクライブ領域３及び半導体集積回路領域２ａに跨って形成された接続配線９によって接続されている。
【００２２】
図３に示すように、半導体集積回路２は、回路配線１１によって入出力パッド６と接続されている。半導体集積回路２のテストを行うために使用されるＢＩＳＴ用切替回路８は、半導体集積回路２用の入出力パッド６と、入出力パッド６と半導体集積回路２とを接続する回路配線１１と、回路配線１１の途中に設けられて、ＢＩＳＴ切替信号入力パッド７からの駆動信号によって駆動するスイッチ素子１０とから構成されている。スイッチ素子１０は、オフ状態で回路配線１１を介して入出力パッド６と半導体集積回路２とを接続させる一方、駆動信号によってオン状態にされたときには、回路配線１１を遮断するとともに接続配線９を介してＢＩＳＴ回路４と半導体集積回路２とを接続させるように構成されている。スイッチ素子１０のオンオフ制御は、ＢＩＳＴ切替信号パッド７からのＢＩＳＴ切替信号で行われる。ＢＩＳＴ切替信号入力パッド７に駆動信号が入力されると、スイッチ素子１０がオンになり、ＢＩＳＴ回路４と半導体集積回路２とが接続される。
【００２３】
スイッチ素子１０は、例えばスイッチ素子がHighアクティブの場合、High入力でスイッチオンに、Low入力でオフに動作する。スイッチ素子１０は、例えばＢＩＳＴ切替信号をプルダウン接続してなるトランスファＭＯＳを使用することができる。なお、ＢＩＳＴ用切替回路８を構成する入出力パッド６と、スイッチ素子１０とは、半導体集積回路２のメモリアレイに応じて複数個備えられている。半導体集積回路２と回路配線１１との接続には、トランスファＭＯＳに替えてヒューズなども使用できる。
【００２４】
次に、図３を参照して半導体集積回路のテスト方法について説明する。
テストに使用するプローブカード１２は、複数個のプローブピン１３を備えている。プローブピン１３は、ＢＩＳＴ回路４に設けられた複数個のＢＩＳＴ回路パッド５、及び半導体集積回路領域２内の電源パッド１１、ＧＮＤパッド１２、ＢＩＳＴ切替信号入力パッド７にそれぞれ触針させる。かくして、半導体集積回路２は、プローブカード１２及びプローブピン１３を介してＢＩＳＴ回路４からのＢＩＳＴ信号によりテスト可能となる。
【００２５】
まず、テスト開始時に、プローブピン１３を、複数個のＢＩＳＴ回路パッド５、及びメモリチップ内の電源パッド１１、ＧＮＤパッド１２、ＢＩＳＴ切替信号入力パッド７にそれぞれ触針する。
次に、テスタ１４からプローブピン１３を経由してＢＩＳＴ切替信号入力パッド７に駆動信号を入力する。ＢＩＳＴ切替え信号入力パッド７にＢＩＳＴ切替信号であるBIST Enabl信号（駆動信号）が入力されると、スイッチ素子１０がオン状態になる。これにより、回路配線１１がスイッチ素子１０によって遮断されるとともに、接続配線９、スイッチ素子１０及び半導体集積回路側の回路配線１１ａを介してＢＩＳＴ回路４と半導体集積回路２とが接続される。
【００２６】
次に、テスタ１４からプローブピン１３を経由してＢＩＳＴ回路４を制御するテスト用情報信号をＢＩＳＴ回路パッド５に入力する。かくして、ＢＩＳＴ回路４からテスト用情報信号が、接続配線９、スイッチ素子１０を介して半導体集積回路２に伝達され、半導体集積回路２のテストが実行される。
【００２７】
半導体集積回路２に対するウエハ状態でのテストを全て終了後、半導体集積回路ウエハ１をスクライブ領域３に沿って分断する。これにより、半導体集積回路領域２ａに区画されてなる半導体集積回路チップ１０を切り出し、同時にスクライブ領域３にある接続配線９も切断する。切断面の状態によってはショートなどにより半導体集積回路２に電気的悪影響を及ぼす危険があるが、半導体集積回路２内のプルダウンされたBIST Enable信号によりスイッチ素子１０がオフになっているために接続配線９の切断面は電気的に切断され、切断面の状態によるメモリ回路の動作には影響を及ぼさない。また、チップ形成後の接続配線９には電流が流れないので、半導体集積回路チップ１０の消費電力を低減できる。
【００２８】
形成された半導体集積回路チップ１０は、半導体集積回路２と、ＢＩＳＴ切替信号入力パッド７と、ＢＩＳＴ切替回路８とを備え、ＢＩＳＴ切替回路８には、入出力パッド６と、回路配線１１と、回路配線１１の途中に設けられたスイッチ素子１０と、切断された接続配線９ａを具備するものとなる。
【００２９】
以上説明したように、半導体集積回路２のテスト時に、半導体集積回路２の入出力パッド６にプローブピン１３を接触させる必要が無くなり、入出力パッド６に傷跡を残すことが無くテストを実行することが可能になる。
また、ＢＩＳＴ回路４をスクライブ領域３に設置することで、半導体集積回路２内に内蔵する場合と比較し、半導体集積回路領域２ａの面積が縮小され、製造原価の低減とパッケージ実装の小型化を実現することが可能になる。また、半導体集積回路チップ１０とした後には、ＢＩＳＴ回路４がスクライブ領域ごと除去されるので、ＢＩＳＴ回路４による不要な消費電流増加を防止できる。
また、接続配線９をウェハ１上に構築することで、従来のようにプローブカード経由で信号を伝達する方式と比べて、信号の劣化が少なく高速テストが可能になる。さらに、ＢＩＳＴ回路４の構成により、ＢＩＳＴ回路パッド５の数を削減することができる。また、プローブピン数を削減でき、テストのための冶工具(プローブカード)の費用を抑制することが可能になる。さらに、接続配線方式で発生する切断時のショート不良はスイッチ構造により防止できる。
また、組み立て時に使用する半導体集積回路２の入出力パッド６をプローブピン１３で傷つけるパッド数が最小限（前記動作説明例では電源パッド１１、ＧＮＤパッド１２、ＢＩＳＴ切替信号入力パッド７の３つのパッドのみ）なので、ボンディング不良を削減するとともにワイヤボンディング時の接続信頼性を向上できる。
【００３０】
なお、上記のテスト方法では、半導体集積回路２でプローブピン１３との接触を必要するパッドを、ＢＩＳＴ切替信号入力パッド７、電源パッド１１及びGNDパッド１２としているが、これら３端子に限定する必要はなく、プローブピン１３との接触を必要するパッドの増減は任意である。また、３端子のみを２個併設設置することにより、３端子の傷跡を確実に無くすこともでき、High入力のチップサイズの増加が少ない対策が可能となる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の実施形態である半導体集積回路ウェハを示す平面模式図である。
【図２】図２は、図１の部分拡大図であって、本発明の実施形態である半導体集積回路ウェハの要部を示す平面模式図である。
【図３】図３は、本発明の実施形態である半導体集積回路ウェハの回路構成及び半導体集積回路のテスト方法を説明する模式図である。
【符号の説明】
【００３２】
１：半導体集積回路ウェハ、２；半導体集積回路、２ａ；半導体集積回路領域、３；スクライブ領域、４；ＢＩＳＴ回路、５；ＢＩＳＴ回路パッド、６；入出力パッド、７；ＢＩＳＴ切替信号入力パッド、８；ＢＩＳＴ切替回路、９；接続配線、１０；スイッチ素子、１１；回路配線、１２；プローブカード、１３；プローブピン、１４；テスタ
【特許請求の範囲】
【請求項１】
半導体集積回路が形成されてなる複数の半導体集積回路領域と、
互いに隣接する前記半導体集積回路領域間を分離するスクライブ領域と、
前記スクライブ領域内に備えられて、前記半導体集積回路のテストに用いられるＢＩＳＴ回路と、
前記半導体集積回路と前記ＢＩＳＴ回路とを接続するために前記スクライブ領域と前記半導体集積回路領域とに跨って形成された接続配線と、
前記半導体集積回路領域内に設けられたＢＩＳＴ切替信号入力パッドと、
前記半導体集積回路領域内に備えられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、
前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする半導体集積回路ウエハ。
【請求項２】
前記スイッチ素子は、オフ状態で前記回路配線を介して前記入出力パッドと前記半導体集積回路とを接続させ、前記駆動信号によってオン状態にされたときに前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続させることを特徴とする請求項１に記載の半導体集積回路ウエハ。
【請求項３】
請求項１または請求項２に記載の半導体集積回路ウエハを前記スクライブ領域に沿って分割することによって得られる半導体集積回路チップであり、
半導体集積回路と、ＢＩＳＴ切替信号入力パッドと、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、
前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする半導体集積回路チップ。
【請求項４】
請求項１に記載の半導体集積回路ウエハを用いた半導体集積回路のテスト方法であり、
プローブカードのプローブピンを前記ＢＩＳＴ回路及び前記ＢＩＳＴ切替信号入力パッドに接続する工程と、
前記ＢＩＳＴ切替信号入力パッドに駆動信号を入力して前記ＢＩＳＴ切替回路内の前記スイッチ素子をオンにして、前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続する工程と、
テスタから前記プローブピンを経由して前記ＢＩＳＴ回路にテスト用情報信号を入力し、入力された前記テスト用情報信号を更に前記接続配線を介してテスト用情報信号に入力することによって、前記半導体集積回路のテストを実行する工程と、
を備えることを特徴とする半導体集積回路のテスト方法。
【請求項１】
半導体集積回路が形成されてなる複数の半導体集積回路領域と、
互いに隣接する前記半導体集積回路領域間を分離するスクライブ領域と、
前記スクライブ領域内に備えられて、前記半導体集積回路のテストに用いられるＢＩＳＴ回路と、
前記半導体集積回路と前記ＢＩＳＴ回路とを接続するために前記スクライブ領域と前記半導体集積回路領域とに跨って形成された接続配線と、
前記半導体集積回路領域内に設けられたＢＩＳＴ切替信号入力パッドと、
前記半導体集積回路領域内に備えられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、
前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする半導体集積回路ウエハ。
【請求項２】
前記スイッチ素子は、オフ状態で前記回路配線を介して前記入出力パッドと前記半導体集積回路とを接続させ、前記駆動信号によってオン状態にされたときに前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続させることを特徴とする請求項１に記載の半導体集積回路ウエハ。
【請求項３】
請求項１または請求項２に記載の半導体集積回路ウエハを前記スクライブ領域に沿って分割することによって得られる半導体集積回路チップであり、
半導体集積回路と、ＢＩＳＴ切替信号入力パッドと、前記ＢＩＳＴ切替信号入力パッドからの駆動信号により駆動されるＢＩＳＴ切替回路とを備え、
前記ＢＩＳＴ切替回路は、前記半導体集積回路用の入出力パッドと、前記入出力パッドと前記半導体集積回路とを接続する回路配線と、前記回路配線の途中に設けられて、前記ＢＩＳＴ切替信号入力パッドからの駆動信号によって駆動するスイッチ素子とを具備してなることを特徴とする半導体集積回路チップ。
【請求項４】
請求項１に記載の半導体集積回路ウエハを用いた半導体集積回路のテスト方法であり、
プローブカードのプローブピンを前記ＢＩＳＴ回路及び前記ＢＩＳＴ切替信号入力パッドに接続する工程と、
前記ＢＩＳＴ切替信号入力パッドに駆動信号を入力して前記ＢＩＳＴ切替回路内の前記スイッチ素子をオンにして、前記回路配線を遮断するとともに前記接続配線を介して前記ＢＩＳＴ回路と前記半導体集積回路とを接続する工程と、
テスタから前記プローブピンを経由して前記ＢＩＳＴ回路にテスト用情報信号を入力し、入力された前記テスト用情報信号を更に前記接続配線を介してテスト用情報信号に入力することによって、前記半導体集積回路のテストを実行する工程と、
を備えることを特徴とする半導体集積回路のテスト方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−２５３０４９（Ｐ２００９−２５３０４９Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９９６６４（Ｐ２００８−９９６６４）
【出願日】平成２０年４月７日（２００８．４．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月７日（２００８．４．７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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