液晶表示装置及び電子機器
【課題】高画質な液晶表示装置を提供する。
【解決手段】本発明の液晶表示装置は、基板上方の複数のソース信号線、複数のゲート信号線、及びトランジスタと、トランジスタ上方の絶縁膜と、絶縁膜上方の有機樹脂膜と、有機樹脂膜上方の画素電極と、を有し、絶縁膜は窒化シリコン、酸化シリコン、酸化窒化シリコンのいずれかを含み、画素電極は、トランジスタを介して複数のソース信号線の一つに電気的に接続され、トランジスタのゲートは、複数のゲート信号線の一つに電気的に接続され、第一のフレーム期間中に、第一の映像信号が、複数のソース信号線の一つを介して画素電極に供給され、第一のフレーム期間の次のフレーム期間中に、第一の映像信号とは逆の極性の第二の映像信号が、ソース信号線の一つを介して画素電極に供給され、フレーム周波数は１２０Ｈｚ以上であることを特徴とする。
【解決手段】本発明の液晶表示装置は、基板上方の複数のソース信号線、複数のゲート信号線、及びトランジスタと、トランジスタ上方の絶縁膜と、絶縁膜上方の有機樹脂膜と、有機樹脂膜上方の画素電極と、を有し、絶縁膜は窒化シリコン、酸化シリコン、酸化窒化シリコンのいずれかを含み、画素電極は、トランジスタを介して複数のソース信号線の一つに電気的に接続され、トランジスタのゲートは、複数のゲート信号線の一つに電気的に接続され、第一のフレーム期間中に、第一の映像信号が、複数のソース信号線の一つを介して画素電極に供給され、第一のフレーム期間の次のフレーム期間中に、第一の映像信号とは逆の極性の第二の映像信号が、ソース信号線の一つを介して画素電極に供給され、フレーム周波数は１２０Ｈｚ以上であることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶等の表示媒体を用い、マトリクス状に画素が配置された表示装置に好適な駆動方法に関する。また、前記駆動方法を用いて表示を行う表示装置に関する。特に直視型のアクティブマトリクス型液晶パネル（液晶パネル）に関する。
【背景技術】
【０００２】
近年、絶縁性基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達している。その理由は、液晶パネル（代表的には、アクティブマトリクス型液晶パネル）の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶パネルは、マトリクス状に配置された数十〜数百万個もの画素に出入りする電荷を画素のスイッチング素子により制御して画像を表示するものである。
【０００４】
なお、本明細書中における画素とは、スイッチング素子と、前記スイッチング素子に接続された画素電極と、液晶と、前記液晶を介して画素電極に対向して設けられた対向電極とで主に構成されている素子を指している。
【０００５】
以下に図１９を用いて、アクティブマトリクス型液晶パネルの表示動作の代表的な例を簡略に説明する。
【０００６】
ソース信号線駆動回路１０３とソース信号線Ｓ１〜Ｓ６とが接続されている。
またゲート信号線駆動回路１０４とゲート信号線Ｇ１〜Ｇ５とが接続されている。そしてソース信号線Ｓ１〜Ｓ６とゲート信号線Ｇ１〜Ｇ５とで囲まれている部分に画素１０６が複数設けられている。画素１０６にはスイッチング素子１０１と画素電極１０２とが設けられている。なおソース信号線とゲート信号線の数はこの値に限定されない（図１９（Ａ））。なお図１９（Ｂ）は画素部１０５が有する複数の画素１０６の位置を示す図（表示パターン）である。
【０００７】
ソース信号線駆動回路１０３内のシフトレジスタ回路等（図示しない）からの信号に従って、ソース信号線Ｓ１に映像信号が印加される。またゲート信号線駆動回路１０４からゲート信号線Ｇ１に選択信号が印加され、ゲート信号線Ｇ１とソース信号線Ｓ１とが交差している部分の画素（１、１）のスイッチング素子をオン状態にする。そしてソース信号線Ｓ１の映像信号が画素（１、１）の画素電極に印加される。この印加された映像信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）に画像の一部（画素（１、１）に相当する画像）が表示される。
【０００８】
次に、画素（１、１）に画像が表示された状態を保持容量（図示せず）等で保持したまま、次の瞬間には、ソース信号線駆動回路内１０３のシフトレジスタ回路等（図示しない）からの信号に従って、ソース信号線Ｓ２に映像信号が入力される。ゲート信号線駆動回路１０４からゲート信号線Ｇ１に選択信号が印加されたままであり、ゲート信号線Ｇ１とソース信号線Ｓ２とが交差している部分の画素（１、２）のスイッチング素子をオン状態にする。そしてソース信号線Ｓ２の映像信号の電位が画素（１、２）の画素電極に印加される。この印加された映像信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）と同様に、画素（１、２）に画像の一部（画素（１、２）に相当する画像）が表示される。
【０００９】
このような表示動作を順次行い、ゲート信号線Ｇ１に接続されている画素（１、１）（１、２）（１、３）（１、４）（１、５）（１、６）に画像の一部を次々と表示する。この間、ゲート信号線Ｇ１には選択信号が印加され続けている。
【００１０】
ゲート信号線Ｇ１に接続されている画素の全てに映像信号が印加されると、ゲート信号線Ｇ１には選択信号が印加されなくなり、引き続いて、ゲート信号線Ｇ２にのみ選択信号が印加される。そしてゲート信号線Ｇ２に接続されている画素（２、１）（２、２）（２、３）（２、４）（２、５）（２、６）に画像の一部を次々と表示する。この間、ゲート信号線Ｇ２には選択信号が印加され続けている。このような表示動作を全てのゲート信号線において行うことにより、表示領域に一画面（フレーム）を表示する。この期間を１フレーム期間と呼ぶ。（図１９（Ｂ））
【００１１】
最後に映像信号が印加される画素（４、６）に画像の一部が表示されるまで、他の全ての画素は画像が表示された状態を保持容量（図示せず）等で保持している。
【００１２】
これらの表示動作を順次繰り返すことにより、画素部１０５に画像を表示する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
通常スイッチング素子としてＴＦＴ等を用いた液晶パネルでは、液晶材料の劣化を防ぐために、各画素へ印加する信号の電位の極性を、共通電位を基準として反転（交流化駆動）させる。
【００１４】
交流化駆動方法の1つにソースライン反転駆動が挙げられる。図２０（Ａ）にソースライン反転駆動における画素の極性パターンを示す。なお図２０に示した極性パターンは、図１９（Ｂ）に示した表示パターンと対応している。
【００１５】
なお、本明細書中の極性パターンを示した図〔図２０、図２２、図２３〕では、共通電位を基準として、画素に印加される映像信号の電位が正である場合は「＋」で図示し、負である場合は「−」で示している。
【００１６】
加えて、走査方式には、１画面（１フレーム）のゲート信号線を１つづつ飛び越すことで２回（２フィールド）に分けて走査するインターレス走査と、ゲート信号線を飛び越さずに順番に走査するノンインターレス走査とがあるが、ここでは主にノンインターレス走査を用いた例で説明する。
【００１７】
図２０（Ａ）で示したように、ソースライン反転駆動の特徴は、任意の１フレーム期間において、同じソース信号線に接続されている全ての画素に同じ極性の映像信号が印加されており、隣り合うソース信号線に接続されている画素どうしで逆の極性の映像信号が印加されていることである。そして次の１フレーム期間において、直前の１フレーム期間で表示された極性パターン１と逆の極性の映像信号が各画素に印加されて極性パターン２が表示される。
【００１８】
また、他の交流化駆動方法としてゲートライン反転駆動が挙げられる。ゲートライン反転駆動の極性パターンを図２０（Ｂ）に示す。
【００１９】
図２０（Ｂ）で示したように、任意の１フレーム期間において、同じゲート信号線に接続されている全ての画素に同じ極性の映像信号が印加されており、隣り合うゲート信号線に接続されている画素どうしで逆の極性の映像信号が印加されていることである。そして次の１フレーム期間において、直前の１フレーム期間で表示された極性パターン３と逆の極性の映像信号が各画素に印加されて極性パターン４が表示される。
【００２０】
即ち、上記従来のソースライン反転駆動方法と同様に、２種類の極性パターン（極性パターン３と極性パターン４）が繰り返し表示される駆動方法であった。
【００２１】
近年、液晶パネルは、その薄型、軽量化が求められると同時に、高精細化、高画質化、及び高輝度化も要求されている。
【００２２】
液晶パネルの薄型、軽量化を図るためには、液晶パネルの基板サイズの小型化が必要となる。基板サイズを小さくして、なおかつ画質を落とさないためには、必然的に画素ピッチを短くして画素部の面積を小さくしなくてはならない。
【００２３】
図２１に液晶パネルの画素の拡大図を示す。ソース信号線１２ａと、ゲート信号線１２ｂと、半導体層１３及びゲート信号線１２ｂの一部であるゲート電極１４を有する画素ＴＦＴ（スイッチング素子）１５と、画素電極１６とが、図２１に示すように設けられている。そしてソース信号線１２ａと、ゲート信号線１２ｂと、画素ＴＦＴ１５との上に、可視光を透過する必要のない領域を覆ってブラックマトリクス１７が設けられている。ブラックマトリクス（ＢＭ）とは、可視光を透過させる必要のない配線（ソース信号線１２ａ、ゲート信号線１２ｂ）または画素ＴＦＴ１５等の上方に設けられる遮光性を有する膜のことを指す。
【００２４】
画素ピッチＬとは、画素１１を挟んで向かい合っているソース信号線１２ａどうしの距離と、向かい合っているゲート信号線１２ｂどうしの距離とで短い方を指す。両方の信号線同志の距離が同じ場合はその距離を画素ピッチＬとする。
【００２５】
画素ピッチが短くなると、隣り合う画素の有する画素電極１６どうしの距離が短くなってくる。そのためソースライン反転駆動及びゲートライン反転駆動をした場合、逆の極性が印加された隣接画素間にディスクリネーションラインと呼ばれる縞が発生し、表示画面全体の明るさが低減される傾向があった。
【００２６】
本明細書中では、正の極性の映像信号が印加された画素と、負の極性の映像信号が印加された画素との間で生じる電位差に起因する液晶の配向状態の乱れ（ディスクリネーション）による表示不良（ノーマリホワイトの場合は光のロス、ノーマリブラックの場合は光漏れ）をディスクリネーションラインと呼んでいる。
【００２７】
隣り合う画素間で生じる電位差は、図２２（Ａ）に示す電気力線により生じる。図２２（Ａ）には、２つの隣り合う画素が有する画素電極Ａ、Ｂに印加された紙面に垂直方向の有効電界（正または負）に対して、２つの画素電極Ａ、Ｂの間で生じる電気力線の状態図の上面図を示し、図２２（Ｂ）には、その断面図を示した。ただし、便宜上、図２２（Ａ）は、横方向に生じる画素電極Ａ、Ｂの間で生じる電気力線のみを示し、図２２（Ｂ）は、垂直方向に配向制御されている液晶分子が電界の印加に反応する直前の電気力線の状態図を示した。
【００２８】
なお、図２０（Ａ）に対応するディスクリネーションパターンを図２２（Ｃ）に示した。図２２（Ｃ）には、ディスクリネーションラインが定位置に形成され、画素に印加された映像信号の極性は異なっているものの、実質的にはディスクリネ─ションパターン１とディスクリネ─ションパターン２は同一である。図２２（Ｃ）に示したようなディスクリネーションラインは、ゲートライン反転駆動においても見られる。ゲートライン反転駆動の場合ディスクリネーションラインは、画素と画素の間をゲート信号線の方向と平行して現れる。
【００２９】
加えて図示しないが他の交流化駆動方法として、画素に印加する映像信号の極性を、隣接する全ての画素どうしで反転させる方法（ドット反転駆動）が提案されている。ドット反転駆動は隣接画素と極性が異なるため、隣接する画素との間で生じる電位差の影響が大きく、特に画素ピッチが短くなるとディスクリネ─ションが表示に大きく影響する。
【００３０】
画素ピッチが短くなればなるほど、隣り合う画素電極どうしの距離が短くなる。ディスクリネーションは２０μｍ以下になると特に著しかった。
【００３１】
そこでソースライン反転駆動、ゲートライン反転駆動及びドット反転駆動の代わりに、１フレーム期間毎に全ての画素に印加する映像信号の極性を反転させるフレ─ム反転駆動を用いることでディスクリネーションを抑えることが考えられる。
【００３２】
図２３にフレーム反転駆動における各画素の極性パターンを示す。フレーム反転駆動の特徴は、任意の１フレーム期間内で、全ての画素に同一の極性の映像信号が印加され（極性パターン５）、そして次の１フレーム期間では、全ての画素に印加される映像信号の極性を反転させて表示する（極性パターン６）点である。即ち、極性パターンのみに注目すると２種類の極性パターン（極性パターン５と極性パターン６）が繰り返し表示される駆動方法であった。このため同一フレーム期間内では、隣り合う画素に印加される映像信号の極性は同じであり、ディスクリネーションの発生は抑えられる。
【００３３】
しかしフレーム反転駆動の問題点は、映像信号の極性が正の時の表示と負の時の表示とで画面の明るさが微妙に異なってしまうために、観察者にチラツキとして視認されてしまうことである。このちらつきの発生の原因について以下詳しく説明する。
【００３４】
図２４にソース信号線Ｓ１〜Ｓｎに印加される映像信号と、ゲート信号線Ｇ１に印加される選択信号と、画素（１、１）が有する画素電極（１、１）の電位のタイミングチャートを示した。ゲート信号線Ｇ１に選択信号が印加されている期間を１ライン期間、全てのゲート信号線に選択信号が印加され１つの画像が表示されるまでの期間を１フレーム期間とする。
【００３５】
ソース信号線Ｓ１とゲート信号線Ｇ１にそれぞれ映像信号と選択信号とが印加されると、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１）に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想的にこの電位は、保持容量等によって１フレーム期間保持される。
【００３６】
しかし実際には、１ライン期間が終了するとゲート信号線Ｇ１に選択信号が印加されなくなってゲート信号線Ｇ１の電位が変化すると同時に、画素電極の電位も変化する。ゲート信号線は画素のスイッチング素子である画素ＴＦＴのゲート電極に接続されている。そしてソース信号線は画素ＴＦＴのソース又はドレイン領域に接続されており、画素電極はソース又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲート電極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線Ｇ１の電位が変化すると画素電極の電位もそれにつられてΔＶだけ変化する。この場合、負の方向に画素電極の電位が変化する。図２４に示すタイミングチャートにおいて、実際の画素電極の電位を実線で、ゲート電極と画素電極との間に形成されている容量がないものと考えたときの画素電極の電位を点線で示す。
【００３７】
次に第２フレーム期間において、第１フレーム期間とは逆の負の極性の映像信号が画素（１、１）の有する画素電極に印加される。第２フレーム期間の１ライン期間が終わると、ゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化する。そして画素電極の電位もそれにつられて負の方向にΔＶだけ変化する。
【００３８】
つまり、第１フレーム期間の１ライン期間終了後の画素電極の電位と共通電位との電位差Ｖ１とし、第２フレーム期間の１ライン期間終了後の画素電極と共通電位との電位差Ｖ２とすると、電位差Ｖ１と電位差Ｖ２とは２×ΔＶも差がでてしまう。このため第１フレーム期間と第２フレーム期間とでは画面の明るさが異なってしまう。
【００３９】
ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動の場合も同様に、正の極性の映像信号が印加された画素と、負の極性の映像信号が印加された画素とでは明るさは異なってしまうが、明るさの異なる画素どうしが隣接しているため、観察者には視認されにくい。しかしフレーム反転駆動の場合隣り合う画素どうしの極性が全て同じであり、また人間の目に視認できる周波数域（約３０Ｈｚ程度）である１フレーム期間で極性が反転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示とが微妙に異なっていることが、チラツキとして観察者に視認される。特に、中間階調表示において顕著にチラツキが確認された。
【００４０】
このように、ソースライン反転駆動及びゲートライン反転駆動では、図２０（Ａ）及び図２０（Ｂ）に一例を示したように、極性パターン１と極性パターン２が繰り返し表示され、極性の異なる隣接画素間にディスクリネーションラインが連続して定位置に形成されるため、画面の明るさが低減してしまっていた。加えてドット反転駆動でも同様であった。
【００４１】
またフレーム反転駆動ではディスクリネーションは発生しないが、チラツキが生じていた。
【００４２】
そこで、本発明ではこのような諸問題を解決しようとするものである。
【００４３】
すなわち本発明は、チラツキがなく、且つ明るい表示を得ることのできる、画素ピッチの短い液晶パネルおよびその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００４４】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第１の基板と、 ３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、 第１のフレーム期間において、前記複数のソース信号線を通して前記複数の画素電極には同じ極性の第１の映像信号が印加されており、前記第１のフレーム期間の次の第２のフレーム期間において、前記複数のソース信号線を通して前記複数の画素電極には、前記第１の映像信号とは逆の極性の第２の映像信号が印加されていることを特徴とする表示装置が提供される。
【００４５】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第１の基板と、 ３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、 前記複数のソース信号線を通して前記複数の画素電極には同じ極性の映像信号が印加されており、前記映像信号の極性は１フレーム期間毎に変化していることを特徴とする表示装置が提供される。
【００４６】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との各交差部に設けられた複数のスイッチング素子及び複数の画素電極とを有する第１の基板と、３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、前記複数のソース信号線を通して前記複数のスイッチング素子には同じ極性の映像信号が印加されており、前記複数のゲート信号線を通して、前記複数のスイッチング素子には前記映像信号を選択する選択信号が印加されており、前記複数のスイッチング素子を通して前記複数の画素電極には前記選択信号によって選択された映像信号が印加されており、前記映像信号の極性は１フレーム期間毎に変化していることを特徴とする表示装置が提供される。
【００４７】
前記複数のゲート信号線または前記複数のソース信号線どうしの間隔は２０μｍ以下であっても良い。
【００４８】
前記第１フレーム期間及び第２のフレーム期間の長さは８．３ｍｓｅｃ以下であっても良い。
【００４９】
前記１フレーム期間の長さは８．３ｍｓｅｃ以下であっても良い。
【００５０】
前記複数のスイッチング素子は、ゲート電極と、ソース領域、ドレイン領域及びチャネル形成領域を有する半導体層と、前記ゲート電極と前記半導体層との間に設けられた絶縁膜とをそれぞれ有しており、前記ゲート信号線は前記ゲート電極と接続されており、前記ソース信号線は前記ソース領域または前記ドレイン領域と接続されていても良い。
【００５１】
前記第１の基板と前記第２の基板との間には液晶が設けられていても良い。
【００５２】
前記複数の画素電極はそれぞれ前記カラーフィルターが含む３つの色のうちの１つに対応していても良い。
【００５３】
前記表示装置を１個有するゴーグル型ディスプレイが提供される。
【００５４】
前記表示装置を２個有するゴーグル型ディスプレイが提供される。
【００５５】
前記表示装置を１個有するモバイルコンピュータが提供される。
【００５６】
前記表示装置を１個有するノートブック型パーソナルコンピュータが提供される。
【００５７】
前記表示装置を１個有するビデオカメラが提供される。
【００５８】
前記表示装置を１個有するＤＶＤプレーヤーが提供される。
【００５９】
前記表示装置を１個有するゲーム機が提供される。
【発明の効果】
【００６０】
本発明は、フレーム周波数を１２０Ｈｚ以上とし、かつフレーム反転駆動法によって駆動した。また各画素がＴＦＴ基板側に設けたカラーフィルターのＲ、Ｇ、Ｂのうちの１つに対応するようにした。上記構成によって直視型の画素ピッチが２０μｍ以下と短い表示装置において、ディスクリネーションもチラツキもみられず、且つ良好なコントラストの明るい表示を得ることができた。
【発明を実施するための最良の形態】
【００６１】
以下に本発明の構成について従来の構成と比較しながら説明する。なお、ここではノンインターレス走査を用いた例で説明するが、本発明は、ノンインターレス走査に限定されることなく、インターレス走査等の他の走査方式でも適用可能であることは言うまでもない。
【００６２】
図２に本発明のアクティブマトリクス型液晶パネルの構成を示す。ソース信号線駆動回路１８０１とゲート信号線駆動回路１８０２は、一般に駆動回路と総称されている。近年この駆動回路は、マトリクス状に画素が設けられた画素部１８０８と同一基板上に一体形成されていることもある。
【００６３】
また、画素部１８０８では、ソース信号線駆動回路１８０１に接続されたソース信号線１８０３（Ｓ１〜Ｓｎ）と、ゲート信号線駆動回路１８０２に接続されたゲート信号線１８０４（Ｇ１〜Ｇｎ）とが交差している。そのソース信号線１８０３とゲート信号線１８０４とに囲まれた領域に、画素の薄膜トランジスタ（画素ＴＦＴ）１８０５と、対向電極と画素電極の間に液晶を挟んだ液晶セル１８０６と、保持容量１８０７とが設けられている。
【００６４】
ソース信号線駆動回路１８０１から出力されたタイミング信号によりサンプリングされた、映像信号がソース信号線１８０３に印加される。
【００６５】
画素ＴＦＴ１８０５は、ゲート信号線駆動回路１８０２からゲート信号線１８０４を介して入力される選択信号によって画素ＴＦＴ１８０５をオン状態にする。画素ＴＦＴ１８０５をオン状態になるとソース信号線１８０３に印加された映像信号が液晶セル１８０６の画素電極に印加される。
【００６６】
図２に示した液晶パネルにおいて、ソース信号線Ｓ１、Ｓ２、…、Ｓｎに印加される映像信号と、ゲート信号線Ｇ１に印加される選択信号と、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分の画素（１、１）が有する画素電極の電位のタイミングチャートを図１に示した。また従来例として、６０Ｈｚのフレーム周波数で駆動した液晶パネルの画素（１、１）が有する画素電極の電位も示した。ゲート信号線Ｇ１に選択信号が印加されている期間を１ライン期間、全てのゲート信号線に選択信号が印加され終わるまでの期間を１フレーム期間とする。
【００６７】
本発明において、１フレーム期間は８．３ｍｓｅｃ以下にする。つまりフレーム周波数が１２０Ｈｚ以上であることが望ましい。本実施の形態ではフレーム周波数を１２０Ｈｚとした。
【００６８】
ソース信号線Ｓ１とゲート信号線Ｇ１にそれぞれ映像信号と選択信号とが印加されると、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１）に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想的にこの電位は保持容量等によって１フレーム期間保持される。
【００６９】
しかし実際には１ライン期間が終了するとゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化すると同時に画素電極の電位も変化する。ゲート信号線は画素のスイッチング素子である画素ＴＦＴのゲート電極に接続されている。そしてソース信号線は画素ＴＦＴのソース又はドレイン領域に接続されており、画素電極はソース又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲート電極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線Ｇ１の電位が変化すると画素電極の電位もそれにつられてΔＶだけ変化する。この場合負の方向に画素電極の電位が変化する。図１に示すタイミングチャートにおいて、実際の画素電極の電位を実線で、ゲート電極と画素電極との間に形成されている容量がないと考えたときの画素電極の電位を点線で示す。
【００７０】
次に第２フレーム期間において、第１フレーム期間とは逆の負の極性の映像信号が画素（１、１）の有する画素電極に印加される。第２フレーム期間の１ライン期間が終わると、ゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化する。そして画素電極の電位もそれにつられて負の方向にΔＶだけ変化する。
【００７１】
つまり、第１フレーム期間の１ライン期間終了後の画素電極の電位と共通電位との電位差Ｖ１とし、第２フレーム期間の１ライン期間終了後の画素電極と共通電位との電位差Ｖ２とすると、電位差Ｖ１と電位差Ｖ２とは、２×ΔＶも差がでてしまう。このため第１フレーム期間と第２フレーム期間とでは画面の明るさが異なってしまう。
【００７２】
しかしフレーム周波数を１２０Ｈｚ以上とすることで、第１フレーム期間と第２フレーム期間の画面の明るさの違いが人間の目に視認できなくなる。よって１フレーム期間毎に極性が反転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示とが微妙に異なっていても、チラツキとして観察者に視認されることがなくなる。
【００７３】
このように本発明では直視型の液晶パネルにおいて、フレーム反転駆動法を用いて駆動し、かつフレーム周波数を従来よりも高速に１２０Ｈｚ以上とすることで、直視型の画素ピッチが２０μｍ以下と短い表示装置において、ディスクリネーションもチラツキもみられず、且つ良好なコントラストの明るい表示を得ることができた。
【００７４】
図３〜図１８を用いて、本発明の実施例を説明する。
【実施例１】
【００７５】
本発明の画素の配置とカラーフィルターの配置について、図３を用いて説明する。本発明においてカラーフィルターはＴＦＴ基板側に設けられている。図３（Ａ）に液晶パネルの画素配列がデルタ配列である場合について説明する。各画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の三色のそれぞれに対応している。隣接しているＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応した３つの画素で、1つのドットを構成している。
【００７６】
図３（Ｂ）に液晶パネルの画素配列がストライプ配列である場合について説明する。各画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の三色のうちの１つに対応している。隣接しているＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応した３つの画素で、1つのドットを構成している。
【実施例２】
【００７７】
本実施例では、本発明に用いられる駆動回路の一例について説明する。
【００７８】
図４に本発明の液晶パネルの駆動回路の1つであるソース信号線駆動回路の一例を示す。ソース信号線駆動回路の外部から入力された入力信号、この場合はソース用クロック信号（Ｓ−ＣＬ）とソース用クロック信号（Ｓ−ＣＬ）の共通電位に対して反転した信号（Ｓ−ＣＬｂ）がソース信号線駆動回路に入力される。
【００７９】
ソース信号線駆動回路に入力されたソース用クロック信号（Ｓ−ＣＬ）は、ソース用シフトレジスタ回路４０１に入力される。入力されたソース用クロック信号（Ｓ−ＣＬ）および同じ時にソース用シフトレジスタ回路に入力したソース用スタートパルス信号（Ｓ−ＳＰ）によってソース用シフトレジスタ回路４０１が動作し、映像信号のサンプリングのためのタイミング信号を順に生成する。
【００８０】
タイミング信号はソース用レベルシフト回路４０２に入力され、その電圧振幅レベルを上げられる。ここで本明細書において電圧振幅レベルとは信号の最も高い電位と最も低い電位の差（電位差）の絶対値を意味しており、電圧振幅レベルが高くなる（上げられる）とは電位差が大きくなることを意味し、電圧振幅レベルが低くなるとは電位差が小さくなることを意味する。
【００８１】
電圧振幅レベルが上げられたタイミング信号は映像信号線４０４からサンプリング回路４０３に入力され、入力されたタイミング信号に基づいてサンプリング回路４０３が映像信号をサンプリングする動作をする。サンプリングされた映像信号は対応するソース信号線Ｓ１、Ｓ２に順に印加される。
【００８２】
次に本実施例のゲート信号線駆動回路の回路図を図５に示す。ゲート信号線駆動回路の外部からゲート用クロック信号（Ｇ−ＣＬ）とゲート用クロック信号（Ｇ−ＣＬ）の共通電位に対して反転した信号（Ｇ−ＣＬｂ）がゲート信号線駆動回路に入力される。
【００８３】
ゲート信号線駆動回路に入力されたゲート用クロック信号（Ｇ−ＣＬ）はゲート用シフトレジスタ回路５０１に入力される。
【００８４】
ゲート用シフトレジスタ回路５０１に入力されたゲート用クロック信号（Ｇ−ＣＬ）をもとに、同時にゲート用シフトレジスタ回路５０１に入力したゲート用スタートパルス信号（Ｇ−ＳＰ）によって、ゲート用シフトレジスタ回路５０１がゲート信号線に接続された全ての画素ＴＦＴを動作させるための選択信号を順に生成する動作をする。生成した選択信号はゲート用レベルシフト回路５０２に入力される。
【００８５】
ゲート用レベルシフト回路５０２により、ゲート用レベルシフト回路５０２に入力された選択信号の電圧振幅レベルが上げられる。この選択信号は、全ての画素ＴＦＴを確実に動作させるのに必要な電圧振幅レベルまで高くすることが必要である。電圧振幅レベルが上げられた選択信号はゲート信号線Ｇ０、Ｇ１、Ｇ２に入力され、画素ＴＦＴが映像信号を液晶に印加する動作をする。各駆動回路に用いたシフトレジスタ回路（ソース用シフトレジスタ回路４０１、ゲート用シフトレジスタ回路５０１）の回路図の一例を図６（Ａ）に示した。
【００８６】
また各駆動回路に用いたレベルシフト回路（ソース用レベルシフト回路４０２、ゲート用レベルシフト回路５０２）の等価回路図を、図６（Ｂ）に示す。ｉｎは信号が入力されることを意味し、ｉｎｂはｉｎの反転信号が入力されることを意味する。また、ＶＤＤはプラスの電圧を示している。レベルシフト回路は、ｉｎに入力された信号を高電圧化し反転させた信号が、ｏｕｔｂから出力されるように設計されている。つまり、ｉｎにＨｉが入力されるとｏｕｔｂからＬｏの信号が、Ｌｏが入力されるとｏｕｔからＨｉの信号が出力される。
【実施例３】
【００８７】
本実施例では、ＴＦＴ基板がデジタル駆動回路を有している場合について、図７を用いて説明する。
【００８８】
本実施例のディスプレイは、ＴＦＴ基板上に、ソース信号線駆動回路Ａ３０１、ソース信号線駆動回路Ｂ３０２、ゲート信号線駆動回路３０３、デジタルビデオデータ分割回路３０５および複数の画素ＴＦＴがマトリクス状に設けられた画素部３０４を有している。ソース信号線駆動回路Ｂ３０２は、ソース信号線駆動回路Ａ３０１と同じ構成を有している。
【００８９】
ソース信号線駆動回路３０１及びゲート信号線駆動回路３０３は画素部３０４に設けられた複数の画素ＴＦＴを駆動する。ＦＰＣ端子を介して外部からソース信号線駆動回路３０１及びゲート信号線駆動回路３０３は画素部３０４に種々の信号が入力される。
【００９０】
ソース信号線駆動回路Ａ３０１は、ソース信号線側シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）３０１−１、ラッチ回路１（９６０×８デジタルラッチ回路）３０１−２、ラッチ回路２（９６０×８デジタルラッチ回路）３０１−３、セレクタ回路１（２４０のセレクタ回路）３０１−４、Ｄ／Ａ変換回路（２４０のＤＡＣ）３０１−５、セレクタ回路２（２４０のセレクタ回路）３０１−６を有している。その他、バッファ回路やレベルシフト回路（いずれも図示せず）を有していても良い。また、説明の便宜上、Ｄ／Ａ変換回路３０１−５にはレベルシフト回路が含まれている。
【００９１】
ゲート信号線駆動回路３０３は、シフトレジスタ回路、バッファ回路、レベルシフト回路等（いずれも図示せず）を有している。
【００９２】
画素部３０４は、（６４０×ＲＧＢ）×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への映像信号（階調電圧）の印加を制御している。各画素電極に映像信号（階調電圧）が印加され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００９３】
ここで、本実施例のＴＦＴ基板の動作および信号の流れを説明する。
【００９４】
まず、ソース信号線駆動回路Ａ３０１の動作を説明する。なお、ソース信号線駆動回路Ｂ３０２の動作については、ソース信号線駆動回路Ａ３０１の動作を参照すればよい。
【００９５】
ソース信号線側シフトレジスタ回路３０１−１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等を通して後段の回路へタイミング信号を順次印加する。
【００９６】
ソース信号線側シフトレジスタ回路３０１−１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が印加されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が形成される。
【００９７】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（３０１−２）に印加される。ラッチ回路１（３０１−２）は、８ビットデジタルビデオデータを処理するラッチ回路を９６０ステージ有している。ラッチ回路１（３０１−２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路３０５から印加される８ビットデジタルビデオデータを順次取り込み、保持する。
【００９８】
ラッチ回路１（３０１−２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（３０１−２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００９９】
１ライン期間の終了後、ソース信号線側シフトレジスタ回路３０１−１の動作タイミングに合わせて、ラッチ回路２（３０１−３）にラッチシグナル（Latch Signal）が印加される。この瞬間、ラッチ回路１（３０１−２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（３０１−３）に一斉に送出され、ラッチ回路２（３０１−３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１００】
デジタルビデオデータをラッチ回路２（３０１−３）に送出し終えたラッチ回路１（３０１−２）には、ソース信号線側シフトレジスタ回路３０１−１のタイミング信号に基づき、再びデジタルビデオデータ分割回路から印加されるデジタルビデオデータの書き込みが順次行われる。
【０１０１】
この２順目の１ライン期間中には、ラッチ回路２（３０１−３）に書き込まれ、保持されているデジタルビデオデータが、セレクタ回路１（３０１−４）によって順次選択され、Ｄ／Ａ変換回路に印加される。なお本実施例では、セレクタ回路１（３０１−４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【０１０２】
なお、セレクタ回路については、本出願人による特許出願である特願平１１−１６７３７３号に記載されているものを用いることもできる。
【０１０３】
セレクタ回路で選択されたラッチ回路２（３０１−３）からの８ビット・デジタルビデオデータがＤ／Ａ変換回路に印加される。
【０１０４】
Ｄ／Ａ変換回路は、８ビットのデジタルビデオデータを映像信号（階調電圧）に変換し、セレクタ回路２（３０１−６）によって選択されるソース信号線に順次印加される。
【０１０５】
ソース信号線に印加される映像信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に印加される。
【０１０６】
ゲート信号線駆動回路３０３においては、シフトレジスタからのタイミング信号（走査信号）がバッファ回路に印加され、対応するゲート信号線（ゲート信号線）に印加される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【０１０７】
このように、ゲート信号線駆動回路３０３からの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソース信号線駆動回路Ａ３０１、ソース信号線駆動回路Ｂ３０２からの映像信号（階調電圧）が画素ＴＦＴに印加され、液晶分子が駆動される。
【０１０８】
デジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）３０５は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（１＜ｘ）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。
【実施例４】
【０１０９】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路、Ｄ／Ａ変換回路、デジタルビデオデータ時間階調処理回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１１０】
図８（Ａ）において、基板（ＴＦＴ基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本発明ではスマートカット、ＳＩＭＯＸ、ＥＬＴＲＡＮ等のＳＯＩ基板を用いても良い。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１１１】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図８（Ａ））
【０１１２】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図８（Ｂ））
【０１１３】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図８（Ｃ））
【０１１４】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図８（Ｄ））
【０１１５】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。
（図９（Ａ））
【０１１６】
次に、マスク層６００８をフッ酸などにより除去して、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【０１１７】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図９（Ｂ））
【０１１８】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１１９】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）６０２１または導電層（Ｂ）６０２２が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図９（Ｃ））
【０１２０】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体に形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図９（Ｄ））
【０１２１】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図１０（Ａ））
【０１２２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図１０（Ｂ））
【０１２３】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１２４】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）、図１０（Ａ）及び図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１０（Ｃ））
【０１２５】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１２６】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。本発明では、シリコン（Ｓｉ）膜とＷＮ膜とＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とＳｉとを積層したもの、Ｍｏを有するＷ膜、またはＭｏを有するＴａ膜を用いてゲート電極としても良い。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）を行っても良い。
【０１２７】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた。（図１０（Ｄ））
【０１２８】
活性化および水素化の工程が終了したら、ゲート配線となる第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）６０４５と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）６０４６とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１１（Ａ）
）
【０１２９】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）６０４６の表面から導電層（Ｄ）６０４５の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）６０４５を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。（図１１（Ｂ））
【０１３０】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１３１】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１１（Ｃ））
【０１３２】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶パネルとする場合には透明導電膜を用いれば良く、反射型の液晶パネルとする場合には金属膜を用いれば良い。本実施例では透過型の液晶パネルとするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１２）
【０１３３】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成された。本明細書では便宜上このような基板をＴＦＴ基板と呼ぶ。
【０１３４】
駆動回路のｐチャネル型ＴＦＴ６１０１は、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２は、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜６０２０と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１２では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１３５】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をＴＦＴ基板と呼んでいる。
【０１３６】
次に、上記の工程によって作製されたＴＦＴ基板をもとに、液晶パネルを作製する工程を説明する。
【０１３７】
図１２の状態のＴＦＴ基板に配向膜６０７０を形成する。本実施例では、配向膜６０７０にはポリイミドを用いた（図１３（Ａ））。次に、対向基板を用意する。対向基板は、ガラス基板６０７５、カラーフィルター６０７４、透明導電膜からなる対向電極６０７３、配向膜６０７２とで構成される。なおカラーフィルター６０７４の有する色は、それぞれ画素部の画素１つ１つに対応していることを特徴としている。
【０１３８】
なお、本実施例では、配向膜６０７０には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１３９】
次に、上記の工程を経たＴＦＴ基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６０７１を注入し、封止剤（図示せず）によって完全に封止する。よって、図１４に示すような反射型液晶パネルが完成する。（図１３（Ｂ）
）
【０１４０】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置にも適用することができる。
【実施例５】
【０１４１】
本実施例では、本発明の液晶パネルを逆スタガ型のＴＦＴを用いた構成した例を示す。
【０１４２】
図１４を参照する。図１４には、本実施例の液晶パネルを構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図１４には、１つのＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１４３】
３００１は基板であり、実施例４で説明したようなものが用いられる。３００２は酸化シリコン膜である。３００３はゲート電極である。３００４はゲート絶縁膜である。３００５、３００６、３００７および３００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、３００５はソース領域、３００６はドレイン領域、３００７は低濃度不純物領域（ＬＤＤ領域）、３００８はチャネル形成領域である。３００９はチャネル保護膜であり、３０１０は層間絶縁膜である。３０１１および３０１２はそれぞれ、ソース配線、ドレイン配線である。
【０１４４】
次に、図１５を参照する。図１５には、図１４で示したものとは構成が異なる逆スタガ型のＴＦＴによって液晶パネルが構成された場合について説明する。
【０１４５】
図１５においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１４６】
３１０１は基板である。３１０２は酸化シリコン膜である。３１０３はゲート電極である。３１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。３１０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲート絶縁膜を構成する。３１０６、３１０７、３１０８および３１０９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、３１０６はソース領域、３１０７はレイン領域、３１０８は低濃度不純物領域（ＬＤＤ領域）、３１０９はチャネル形成領域である。３１１０はチャネル保護膜であり、３１１１は層間絶縁膜である。３１１２および３１１３はそれぞれ、ソース配線、ドレイン配線である。
【０１４７】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲート絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【実施例６】
【０１４８】
本発明の液晶パネルには、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１４９】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１５０】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶パネルの入射側の偏光板の透過軸は、液晶パネルのラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１５１】
図１６に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１５２】
このような低電圧駆動の無しきい値反強誘電性混合液晶を、アナログ駆動回路を有する液晶パネルに用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、駆動回路の動作電源電圧を下げることができ、液晶パネルの低消費電力化および高信頼性が実現できる。
【０１５３】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を、デジタル駆動回路を有する液晶パネルに用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、駆動回路の動作電源電圧を低くすることができる。よって、液晶パネルの低消費電力化および高信頼性が実現できる。
【０１５４】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１５５】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶パネルに用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶パネルの駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小さくてもそれを補うようにしてもよい。
【０１５６】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶パネルの低消費電力が実現される。
【０１５７】
なお、図１６に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶パネルの表示媒体として用いることができる。
【実施例７】
【０１５８】
実施例１〜５に示した構造を有するＴＦＴ基板を用い、液晶パネルを構成した例を図１７に示す。図１７は液晶パネルの本体に相当する部位であり、液晶パネルとも呼ばれる。
【０１５９】
図１７において、８００１はＴＦＴ基板であり、ＴＦＴ基板８００１上に複数のＴＦＴが形成されている。これらのＴＦＴは基板上に画素部８００２、ゲート信号線駆動回路８００３、ソース信号線駆動回路８００４、ロジック回路８００５を構成する。その様なＴＦＴ基板に対して対向基板８００６が貼り合わされる。ＴＦＴ基板と対向基板８００６との間には液晶層（図示せず）が挟持される。
【０１６０】
また、図１７に示す構成では、ＴＦＴ基板８００１の側面と対向基板８００６の側面とをある１辺を除いて全てそろえることが望ましい。こうすることで大版基板からの多面取り数を効率良く増やすことができる。また、前述の一辺では、対向基板８００６の一部を除去してＴＦＴ基板８００１の一部を露出させ、そこにＦＰＣ（フレキシブル・プリント・サーキット）８００７を取り付ける。ここには必要に応じてＩＣチップ（単結晶シリコン上に形成されたＭＯＳＦＥＴで構成される半導体回路）を搭載しても構わない。
【０１６１】
実施例４または実施例５で示した作製工程によって形成されたＴＦＴは極めて高い動作速度を有しているため、数百ＭＨｚ〜数ＧＨｚの高周波数で駆動する信号処理回路を画素部と同一の基板上に一体形成することが可能である。即ち、図１７に示す液晶パネルはシステム・オン・パネルを具現化したものである。
【実施例８】
【０１６２】
本発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶パネル）に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
【０１６３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１８に示す。
【０１６４】
図１８（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、表示装置７００３、キーボード７００４で構成される。本発明を映像入力部７００２、表示装置７００３に適用することができる。
【０１６５】
図１８（Ｂ）はビデオカメラであり、本体７１０１、表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。本発明を表示装置７１０２、音声入力部７１０３に適用することができる。
【０１６６】
図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、表示装置７２０５で構成される。本発明は表示装置７２０５に適用できる。
【０１６７】
図１８（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、表示装置７３０２、アーム部７３０３で構成される。本発明は表示装置７３０２に適用することができる。
【０１６８】
図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置７４０２に適用することができる。
【０１６９】
図１８（Ｆ）はゲーム機であり、本体７５０１、本体用表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。本発明を本体用表示装置７５０２、表示装置７５０３に適用することができる。
【０１７０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【０１７１】
【図１】本発明の液晶パネルのタイミングチャートを示す図。
【図２】本発明のＴＦＴ基板の概略図。
【図３】本発明の画素とカラーフィルターの配置を示す図。
【図４】本発明のソース信号線駆動回路の一例を示す図。
【図５】本発明のゲート信号線駆動回路の一例を示す図。
【図６】シフトレジスタ回路とレベルシフト回路の等価回路図。
【図７】デジタル駆動回路を有するＴＦＴ基板の図。
【図８】本発明のＴＦＴの作製工程を示す断面図。
【図９】本発明のＴＦＴの作製工程を示す断面図。
【図１０】本発明のＴＦＴの作製工程を示す断面図。
【図１１】本発明のＴＦＴの作製工程を示す断面図。
【図１２】本発明のＴＦＴの作製工程を示す断面図。
【図１３】本発明のＴＦＴの作製工程を示す断面図。
【図１４】本発明のＴＦＴの構成を示す断面図。
【図１５】本発明のＴＦＴの構成を示す断面図。
【図１６】無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。
【図１７】本発明の液晶パネルの外観図。
【図１８】本発明の表示装置を用いた電子機器の図。
【図１９】ＴＦＴ基板の上面図及び表示パターンを示す図。
【図２０】ソースライン反転駆動及びゲートライン反転駆動の極性パターンを示す図。
【図２１】画素部の拡大図。
【図２２】ディスクリネーションの発生のメカニズムを示す図。
【図２３】フレーム反転駆動の極性パターンを示す図。
【図２４】従来の液晶パネルのタイミングチャートを示す図。
【符号の説明】
【０１７２】
１８０１ ソース信号線駆動回路
１８０２ ゲート信号線駆動回路
１８０３ ソース信号線
１８０４ ゲート信号線
１８０５ 画素ＴＦＴ（スイッチング素子）
１８０６ 液晶セル
１８０７ 保持容量
１８０８ 画素部
１８０９ 画像信号線
【技術分野】
【０００１】
本発明は、液晶等の表示媒体を用い、マトリクス状に画素が配置された表示装置に好適な駆動方法に関する。また、前記駆動方法を用いて表示を行う表示装置に関する。特に直視型のアクティブマトリクス型液晶パネル（液晶パネル）に関する。
【背景技術】
【０００２】
近年、絶縁性基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達している。その理由は、液晶パネル（代表的には、アクティブマトリクス型液晶パネル）の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶パネルは、マトリクス状に配置された数十〜数百万個もの画素に出入りする電荷を画素のスイッチング素子により制御して画像を表示するものである。
【０００４】
なお、本明細書中における画素とは、スイッチング素子と、前記スイッチング素子に接続された画素電極と、液晶と、前記液晶を介して画素電極に対向して設けられた対向電極とで主に構成されている素子を指している。
【０００５】
以下に図１９を用いて、アクティブマトリクス型液晶パネルの表示動作の代表的な例を簡略に説明する。
【０００６】
ソース信号線駆動回路１０３とソース信号線Ｓ１〜Ｓ６とが接続されている。
またゲート信号線駆動回路１０４とゲート信号線Ｇ１〜Ｇ５とが接続されている。そしてソース信号線Ｓ１〜Ｓ６とゲート信号線Ｇ１〜Ｇ５とで囲まれている部分に画素１０６が複数設けられている。画素１０６にはスイッチング素子１０１と画素電極１０２とが設けられている。なおソース信号線とゲート信号線の数はこの値に限定されない（図１９（Ａ））。なお図１９（Ｂ）は画素部１０５が有する複数の画素１０６の位置を示す図（表示パターン）である。
【０００７】
ソース信号線駆動回路１０３内のシフトレジスタ回路等（図示しない）からの信号に従って、ソース信号線Ｓ１に映像信号が印加される。またゲート信号線駆動回路１０４からゲート信号線Ｇ１に選択信号が印加され、ゲート信号線Ｇ１とソース信号線Ｓ１とが交差している部分の画素（１、１）のスイッチング素子をオン状態にする。そしてソース信号線Ｓ１の映像信号が画素（１、１）の画素電極に印加される。この印加された映像信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）に画像の一部（画素（１、１）に相当する画像）が表示される。
【０００８】
次に、画素（１、１）に画像が表示された状態を保持容量（図示せず）等で保持したまま、次の瞬間には、ソース信号線駆動回路内１０３のシフトレジスタ回路等（図示しない）からの信号に従って、ソース信号線Ｓ２に映像信号が入力される。ゲート信号線駆動回路１０４からゲート信号線Ｇ１に選択信号が印加されたままであり、ゲート信号線Ｇ１とソース信号線Ｓ２とが交差している部分の画素（１、２）のスイッチング素子をオン状態にする。そしてソース信号線Ｓ２の映像信号の電位が画素（１、２）の画素電極に印加される。この印加された映像信号の電位により液晶を駆動し、透過光量を制御して、画素（１、１）と同様に、画素（１、２）に画像の一部（画素（１、２）に相当する画像）が表示される。
【０００９】
このような表示動作を順次行い、ゲート信号線Ｇ１に接続されている画素（１、１）（１、２）（１、３）（１、４）（１、５）（１、６）に画像の一部を次々と表示する。この間、ゲート信号線Ｇ１には選択信号が印加され続けている。
【００１０】
ゲート信号線Ｇ１に接続されている画素の全てに映像信号が印加されると、ゲート信号線Ｇ１には選択信号が印加されなくなり、引き続いて、ゲート信号線Ｇ２にのみ選択信号が印加される。そしてゲート信号線Ｇ２に接続されている画素（２、１）（２、２）（２、３）（２、４）（２、５）（２、６）に画像の一部を次々と表示する。この間、ゲート信号線Ｇ２には選択信号が印加され続けている。このような表示動作を全てのゲート信号線において行うことにより、表示領域に一画面（フレーム）を表示する。この期間を１フレーム期間と呼ぶ。（図１９（Ｂ））
【００１１】
最後に映像信号が印加される画素（４、６）に画像の一部が表示されるまで、他の全ての画素は画像が表示された状態を保持容量（図示せず）等で保持している。
【００１２】
これらの表示動作を順次繰り返すことにより、画素部１０５に画像を表示する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
通常スイッチング素子としてＴＦＴ等を用いた液晶パネルでは、液晶材料の劣化を防ぐために、各画素へ印加する信号の電位の極性を、共通電位を基準として反転（交流化駆動）させる。
【００１４】
交流化駆動方法の1つにソースライン反転駆動が挙げられる。図２０（Ａ）にソースライン反転駆動における画素の極性パターンを示す。なお図２０に示した極性パターンは、図１９（Ｂ）に示した表示パターンと対応している。
【００１５】
なお、本明細書中の極性パターンを示した図〔図２０、図２２、図２３〕では、共通電位を基準として、画素に印加される映像信号の電位が正である場合は「＋」で図示し、負である場合は「−」で示している。
【００１６】
加えて、走査方式には、１画面（１フレーム）のゲート信号線を１つづつ飛び越すことで２回（２フィールド）に分けて走査するインターレス走査と、ゲート信号線を飛び越さずに順番に走査するノンインターレス走査とがあるが、ここでは主にノンインターレス走査を用いた例で説明する。
【００１７】
図２０（Ａ）で示したように、ソースライン反転駆動の特徴は、任意の１フレーム期間において、同じソース信号線に接続されている全ての画素に同じ極性の映像信号が印加されており、隣り合うソース信号線に接続されている画素どうしで逆の極性の映像信号が印加されていることである。そして次の１フレーム期間において、直前の１フレーム期間で表示された極性パターン１と逆の極性の映像信号が各画素に印加されて極性パターン２が表示される。
【００１８】
また、他の交流化駆動方法としてゲートライン反転駆動が挙げられる。ゲートライン反転駆動の極性パターンを図２０（Ｂ）に示す。
【００１９】
図２０（Ｂ）で示したように、任意の１フレーム期間において、同じゲート信号線に接続されている全ての画素に同じ極性の映像信号が印加されており、隣り合うゲート信号線に接続されている画素どうしで逆の極性の映像信号が印加されていることである。そして次の１フレーム期間において、直前の１フレーム期間で表示された極性パターン３と逆の極性の映像信号が各画素に印加されて極性パターン４が表示される。
【００２０】
即ち、上記従来のソースライン反転駆動方法と同様に、２種類の極性パターン（極性パターン３と極性パターン４）が繰り返し表示される駆動方法であった。
【００２１】
近年、液晶パネルは、その薄型、軽量化が求められると同時に、高精細化、高画質化、及び高輝度化も要求されている。
【００２２】
液晶パネルの薄型、軽量化を図るためには、液晶パネルの基板サイズの小型化が必要となる。基板サイズを小さくして、なおかつ画質を落とさないためには、必然的に画素ピッチを短くして画素部の面積を小さくしなくてはならない。
【００２３】
図２１に液晶パネルの画素の拡大図を示す。ソース信号線１２ａと、ゲート信号線１２ｂと、半導体層１３及びゲート信号線１２ｂの一部であるゲート電極１４を有する画素ＴＦＴ（スイッチング素子）１５と、画素電極１６とが、図２１に示すように設けられている。そしてソース信号線１２ａと、ゲート信号線１２ｂと、画素ＴＦＴ１５との上に、可視光を透過する必要のない領域を覆ってブラックマトリクス１７が設けられている。ブラックマトリクス（ＢＭ）とは、可視光を透過させる必要のない配線（ソース信号線１２ａ、ゲート信号線１２ｂ）または画素ＴＦＴ１５等の上方に設けられる遮光性を有する膜のことを指す。
【００２４】
画素ピッチＬとは、画素１１を挟んで向かい合っているソース信号線１２ａどうしの距離と、向かい合っているゲート信号線１２ｂどうしの距離とで短い方を指す。両方の信号線同志の距離が同じ場合はその距離を画素ピッチＬとする。
【００２５】
画素ピッチが短くなると、隣り合う画素の有する画素電極１６どうしの距離が短くなってくる。そのためソースライン反転駆動及びゲートライン反転駆動をした場合、逆の極性が印加された隣接画素間にディスクリネーションラインと呼ばれる縞が発生し、表示画面全体の明るさが低減される傾向があった。
【００２６】
本明細書中では、正の極性の映像信号が印加された画素と、負の極性の映像信号が印加された画素との間で生じる電位差に起因する液晶の配向状態の乱れ（ディスクリネーション）による表示不良（ノーマリホワイトの場合は光のロス、ノーマリブラックの場合は光漏れ）をディスクリネーションラインと呼んでいる。
【００２７】
隣り合う画素間で生じる電位差は、図２２（Ａ）に示す電気力線により生じる。図２２（Ａ）には、２つの隣り合う画素が有する画素電極Ａ、Ｂに印加された紙面に垂直方向の有効電界（正または負）に対して、２つの画素電極Ａ、Ｂの間で生じる電気力線の状態図の上面図を示し、図２２（Ｂ）には、その断面図を示した。ただし、便宜上、図２２（Ａ）は、横方向に生じる画素電極Ａ、Ｂの間で生じる電気力線のみを示し、図２２（Ｂ）は、垂直方向に配向制御されている液晶分子が電界の印加に反応する直前の電気力線の状態図を示した。
【００２８】
なお、図２０（Ａ）に対応するディスクリネーションパターンを図２２（Ｃ）に示した。図２２（Ｃ）には、ディスクリネーションラインが定位置に形成され、画素に印加された映像信号の極性は異なっているものの、実質的にはディスクリネ─ションパターン１とディスクリネ─ションパターン２は同一である。図２２（Ｃ）に示したようなディスクリネーションラインは、ゲートライン反転駆動においても見られる。ゲートライン反転駆動の場合ディスクリネーションラインは、画素と画素の間をゲート信号線の方向と平行して現れる。
【００２９】
加えて図示しないが他の交流化駆動方法として、画素に印加する映像信号の極性を、隣接する全ての画素どうしで反転させる方法（ドット反転駆動）が提案されている。ドット反転駆動は隣接画素と極性が異なるため、隣接する画素との間で生じる電位差の影響が大きく、特に画素ピッチが短くなるとディスクリネ─ションが表示に大きく影響する。
【００３０】
画素ピッチが短くなればなるほど、隣り合う画素電極どうしの距離が短くなる。ディスクリネーションは２０μｍ以下になると特に著しかった。
【００３１】
そこでソースライン反転駆動、ゲートライン反転駆動及びドット反転駆動の代わりに、１フレーム期間毎に全ての画素に印加する映像信号の極性を反転させるフレ─ム反転駆動を用いることでディスクリネーションを抑えることが考えられる。
【００３２】
図２３にフレーム反転駆動における各画素の極性パターンを示す。フレーム反転駆動の特徴は、任意の１フレーム期間内で、全ての画素に同一の極性の映像信号が印加され（極性パターン５）、そして次の１フレーム期間では、全ての画素に印加される映像信号の極性を反転させて表示する（極性パターン６）点である。即ち、極性パターンのみに注目すると２種類の極性パターン（極性パターン５と極性パターン６）が繰り返し表示される駆動方法であった。このため同一フレーム期間内では、隣り合う画素に印加される映像信号の極性は同じであり、ディスクリネーションの発生は抑えられる。
【００３３】
しかしフレーム反転駆動の問題点は、映像信号の極性が正の時の表示と負の時の表示とで画面の明るさが微妙に異なってしまうために、観察者にチラツキとして視認されてしまうことである。このちらつきの発生の原因について以下詳しく説明する。
【００３４】
図２４にソース信号線Ｓ１〜Ｓｎに印加される映像信号と、ゲート信号線Ｇ１に印加される選択信号と、画素（１、１）が有する画素電極（１、１）の電位のタイミングチャートを示した。ゲート信号線Ｇ１に選択信号が印加されている期間を１ライン期間、全てのゲート信号線に選択信号が印加され１つの画像が表示されるまでの期間を１フレーム期間とする。
【００３５】
ソース信号線Ｓ１とゲート信号線Ｇ１にそれぞれ映像信号と選択信号とが印加されると、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１）に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想的にこの電位は、保持容量等によって１フレーム期間保持される。
【００３６】
しかし実際には、１ライン期間が終了するとゲート信号線Ｇ１に選択信号が印加されなくなってゲート信号線Ｇ１の電位が変化すると同時に、画素電極の電位も変化する。ゲート信号線は画素のスイッチング素子である画素ＴＦＴのゲート電極に接続されている。そしてソース信号線は画素ＴＦＴのソース又はドレイン領域に接続されており、画素電極はソース又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲート電極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線Ｇ１の電位が変化すると画素電極の電位もそれにつられてΔＶだけ変化する。この場合、負の方向に画素電極の電位が変化する。図２４に示すタイミングチャートにおいて、実際の画素電極の電位を実線で、ゲート電極と画素電極との間に形成されている容量がないものと考えたときの画素電極の電位を点線で示す。
【００３７】
次に第２フレーム期間において、第１フレーム期間とは逆の負の極性の映像信号が画素（１、１）の有する画素電極に印加される。第２フレーム期間の１ライン期間が終わると、ゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化する。そして画素電極の電位もそれにつられて負の方向にΔＶだけ変化する。
【００３８】
つまり、第１フレーム期間の１ライン期間終了後の画素電極の電位と共通電位との電位差Ｖ１とし、第２フレーム期間の１ライン期間終了後の画素電極と共通電位との電位差Ｖ２とすると、電位差Ｖ１と電位差Ｖ２とは２×ΔＶも差がでてしまう。このため第１フレーム期間と第２フレーム期間とでは画面の明るさが異なってしまう。
【００３９】
ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動の場合も同様に、正の極性の映像信号が印加された画素と、負の極性の映像信号が印加された画素とでは明るさは異なってしまうが、明るさの異なる画素どうしが隣接しているため、観察者には視認されにくい。しかしフレーム反転駆動の場合隣り合う画素どうしの極性が全て同じであり、また人間の目に視認できる周波数域（約３０Ｈｚ程度）である１フレーム期間で極性が反転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示とが微妙に異なっていることが、チラツキとして観察者に視認される。特に、中間階調表示において顕著にチラツキが確認された。
【００４０】
このように、ソースライン反転駆動及びゲートライン反転駆動では、図２０（Ａ）及び図２０（Ｂ）に一例を示したように、極性パターン１と極性パターン２が繰り返し表示され、極性の異なる隣接画素間にディスクリネーションラインが連続して定位置に形成されるため、画面の明るさが低減してしまっていた。加えてドット反転駆動でも同様であった。
【００４１】
またフレーム反転駆動ではディスクリネーションは発生しないが、チラツキが生じていた。
【００４２】
そこで、本発明ではこのような諸問題を解決しようとするものである。
【００４３】
すなわち本発明は、チラツキがなく、且つ明るい表示を得ることのできる、画素ピッチの短い液晶パネルおよびその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００４４】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第１の基板と、 ３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、 第１のフレーム期間において、前記複数のソース信号線を通して前記複数の画素電極には同じ極性の第１の映像信号が印加されており、前記第１のフレーム期間の次の第２のフレーム期間において、前記複数のソース信号線を通して前記複数の画素電極には、前記第１の映像信号とは逆の極性の第２の映像信号が印加されていることを特徴とする表示装置が提供される。
【００４５】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第１の基板と、 ３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、 前記複数のソース信号線を通して前記複数の画素電極には同じ極性の映像信号が印加されており、前記映像信号の極性は１フレーム期間毎に変化していることを特徴とする表示装置が提供される。
【００４６】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と前記ソース信号線との各交差部に設けられた複数のスイッチング素子及び複数の画素電極とを有する第１の基板と、３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、前記複数のソース信号線を通して前記複数のスイッチング素子には同じ極性の映像信号が印加されており、前記複数のゲート信号線を通して、前記複数のスイッチング素子には前記映像信号を選択する選択信号が印加されており、前記複数のスイッチング素子を通して前記複数の画素電極には前記選択信号によって選択された映像信号が印加されており、前記映像信号の極性は１フレーム期間毎に変化していることを特徴とする表示装置が提供される。
【００４７】
前記複数のゲート信号線または前記複数のソース信号線どうしの間隔は２０μｍ以下であっても良い。
【００４８】
前記第１フレーム期間及び第２のフレーム期間の長さは８．３ｍｓｅｃ以下であっても良い。
【００４９】
前記１フレーム期間の長さは８．３ｍｓｅｃ以下であっても良い。
【００５０】
前記複数のスイッチング素子は、ゲート電極と、ソース領域、ドレイン領域及びチャネル形成領域を有する半導体層と、前記ゲート電極と前記半導体層との間に設けられた絶縁膜とをそれぞれ有しており、前記ゲート信号線は前記ゲート電極と接続されており、前記ソース信号線は前記ソース領域または前記ドレイン領域と接続されていても良い。
【００５１】
前記第１の基板と前記第２の基板との間には液晶が設けられていても良い。
【００５２】
前記複数の画素電極はそれぞれ前記カラーフィルターが含む３つの色のうちの１つに対応していても良い。
【００５３】
前記表示装置を１個有するゴーグル型ディスプレイが提供される。
【００５４】
前記表示装置を２個有するゴーグル型ディスプレイが提供される。
【００５５】
前記表示装置を１個有するモバイルコンピュータが提供される。
【００５６】
前記表示装置を１個有するノートブック型パーソナルコンピュータが提供される。
【００５７】
前記表示装置を１個有するビデオカメラが提供される。
【００５８】
前記表示装置を１個有するＤＶＤプレーヤーが提供される。
【００５９】
前記表示装置を１個有するゲーム機が提供される。
【発明の効果】
【００６０】
本発明は、フレーム周波数を１２０Ｈｚ以上とし、かつフレーム反転駆動法によって駆動した。また各画素がＴＦＴ基板側に設けたカラーフィルターのＲ、Ｇ、Ｂのうちの１つに対応するようにした。上記構成によって直視型の画素ピッチが２０μｍ以下と短い表示装置において、ディスクリネーションもチラツキもみられず、且つ良好なコントラストの明るい表示を得ることができた。
【発明を実施するための最良の形態】
【００６１】
以下に本発明の構成について従来の構成と比較しながら説明する。なお、ここではノンインターレス走査を用いた例で説明するが、本発明は、ノンインターレス走査に限定されることなく、インターレス走査等の他の走査方式でも適用可能であることは言うまでもない。
【００６２】
図２に本発明のアクティブマトリクス型液晶パネルの構成を示す。ソース信号線駆動回路１８０１とゲート信号線駆動回路１８０２は、一般に駆動回路と総称されている。近年この駆動回路は、マトリクス状に画素が設けられた画素部１８０８と同一基板上に一体形成されていることもある。
【００６３】
また、画素部１８０８では、ソース信号線駆動回路１８０１に接続されたソース信号線１８０３（Ｓ１〜Ｓｎ）と、ゲート信号線駆動回路１８０２に接続されたゲート信号線１８０４（Ｇ１〜Ｇｎ）とが交差している。そのソース信号線１８０３とゲート信号線１８０４とに囲まれた領域に、画素の薄膜トランジスタ（画素ＴＦＴ）１８０５と、対向電極と画素電極の間に液晶を挟んだ液晶セル１８０６と、保持容量１８０７とが設けられている。
【００６４】
ソース信号線駆動回路１８０１から出力されたタイミング信号によりサンプリングされた、映像信号がソース信号線１８０３に印加される。
【００６５】
画素ＴＦＴ１８０５は、ゲート信号線駆動回路１８０２からゲート信号線１８０４を介して入力される選択信号によって画素ＴＦＴ１８０５をオン状態にする。画素ＴＦＴ１８０５をオン状態になるとソース信号線１８０３に印加された映像信号が液晶セル１８０６の画素電極に印加される。
【００６６】
図２に示した液晶パネルにおいて、ソース信号線Ｓ１、Ｓ２、…、Ｓｎに印加される映像信号と、ゲート信号線Ｇ１に印加される選択信号と、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分の画素（１、１）が有する画素電極の電位のタイミングチャートを図１に示した。また従来例として、６０Ｈｚのフレーム周波数で駆動した液晶パネルの画素（１、１）が有する画素電極の電位も示した。ゲート信号線Ｇ１に選択信号が印加されている期間を１ライン期間、全てのゲート信号線に選択信号が印加され終わるまでの期間を１フレーム期間とする。
【００６７】
本発明において、１フレーム期間は８．３ｍｓｅｃ以下にする。つまりフレーム周波数が１２０Ｈｚ以上であることが望ましい。本実施の形態ではフレーム周波数を１２０Ｈｚとした。
【００６８】
ソース信号線Ｓ１とゲート信号線Ｇ１にそれぞれ映像信号と選択信号とが印加されると、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１）に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想的にこの電位は保持容量等によって１フレーム期間保持される。
【００６９】
しかし実際には１ライン期間が終了するとゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化すると同時に画素電極の電位も変化する。ゲート信号線は画素のスイッチング素子である画素ＴＦＴのゲート電極に接続されている。そしてソース信号線は画素ＴＦＴのソース又はドレイン領域に接続されており、画素電極はソース又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲート電極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線Ｇ１の電位が変化すると画素電極の電位もそれにつられてΔＶだけ変化する。この場合負の方向に画素電極の電位が変化する。図１に示すタイミングチャートにおいて、実際の画素電極の電位を実線で、ゲート電極と画素電極との間に形成されている容量がないと考えたときの画素電極の電位を点線で示す。
【００７０】
次に第２フレーム期間において、第１フレーム期間とは逆の負の極性の映像信号が画素（１、１）の有する画素電極に印加される。第２フレーム期間の１ライン期間が終わると、ゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化する。そして画素電極の電位もそれにつられて負の方向にΔＶだけ変化する。
【００７１】
つまり、第１フレーム期間の１ライン期間終了後の画素電極の電位と共通電位との電位差Ｖ１とし、第２フレーム期間の１ライン期間終了後の画素電極と共通電位との電位差Ｖ２とすると、電位差Ｖ１と電位差Ｖ２とは、２×ΔＶも差がでてしまう。このため第１フレーム期間と第２フレーム期間とでは画面の明るさが異なってしまう。
【００７２】
しかしフレーム周波数を１２０Ｈｚ以上とすることで、第１フレーム期間と第２フレーム期間の画面の明るさの違いが人間の目に視認できなくなる。よって１フレーム期間毎に極性が反転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示とが微妙に異なっていても、チラツキとして観察者に視認されることがなくなる。
【００７３】
このように本発明では直視型の液晶パネルにおいて、フレーム反転駆動法を用いて駆動し、かつフレーム周波数を従来よりも高速に１２０Ｈｚ以上とすることで、直視型の画素ピッチが２０μｍ以下と短い表示装置において、ディスクリネーションもチラツキもみられず、且つ良好なコントラストの明るい表示を得ることができた。
【００７４】
図３〜図１８を用いて、本発明の実施例を説明する。
【実施例１】
【００７５】
本発明の画素の配置とカラーフィルターの配置について、図３を用いて説明する。本発明においてカラーフィルターはＴＦＴ基板側に設けられている。図３（Ａ）に液晶パネルの画素配列がデルタ配列である場合について説明する。各画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の三色のそれぞれに対応している。隣接しているＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応した３つの画素で、1つのドットを構成している。
【００７６】
図３（Ｂ）に液晶パネルの画素配列がストライプ配列である場合について説明する。各画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の三色のうちの１つに対応している。隣接しているＲ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応した３つの画素で、1つのドットを構成している。
【実施例２】
【００７７】
本実施例では、本発明に用いられる駆動回路の一例について説明する。
【００７８】
図４に本発明の液晶パネルの駆動回路の1つであるソース信号線駆動回路の一例を示す。ソース信号線駆動回路の外部から入力された入力信号、この場合はソース用クロック信号（Ｓ−ＣＬ）とソース用クロック信号（Ｓ−ＣＬ）の共通電位に対して反転した信号（Ｓ−ＣＬｂ）がソース信号線駆動回路に入力される。
【００７９】
ソース信号線駆動回路に入力されたソース用クロック信号（Ｓ−ＣＬ）は、ソース用シフトレジスタ回路４０１に入力される。入力されたソース用クロック信号（Ｓ−ＣＬ）および同じ時にソース用シフトレジスタ回路に入力したソース用スタートパルス信号（Ｓ−ＳＰ）によってソース用シフトレジスタ回路４０１が動作し、映像信号のサンプリングのためのタイミング信号を順に生成する。
【００８０】
タイミング信号はソース用レベルシフト回路４０２に入力され、その電圧振幅レベルを上げられる。ここで本明細書において電圧振幅レベルとは信号の最も高い電位と最も低い電位の差（電位差）の絶対値を意味しており、電圧振幅レベルが高くなる（上げられる）とは電位差が大きくなることを意味し、電圧振幅レベルが低くなるとは電位差が小さくなることを意味する。
【００８１】
電圧振幅レベルが上げられたタイミング信号は映像信号線４０４からサンプリング回路４０３に入力され、入力されたタイミング信号に基づいてサンプリング回路４０３が映像信号をサンプリングする動作をする。サンプリングされた映像信号は対応するソース信号線Ｓ１、Ｓ２に順に印加される。
【００８２】
次に本実施例のゲート信号線駆動回路の回路図を図５に示す。ゲート信号線駆動回路の外部からゲート用クロック信号（Ｇ−ＣＬ）とゲート用クロック信号（Ｇ−ＣＬ）の共通電位に対して反転した信号（Ｇ−ＣＬｂ）がゲート信号線駆動回路に入力される。
【００８３】
ゲート信号線駆動回路に入力されたゲート用クロック信号（Ｇ−ＣＬ）はゲート用シフトレジスタ回路５０１に入力される。
【００８４】
ゲート用シフトレジスタ回路５０１に入力されたゲート用クロック信号（Ｇ−ＣＬ）をもとに、同時にゲート用シフトレジスタ回路５０１に入力したゲート用スタートパルス信号（Ｇ−ＳＰ）によって、ゲート用シフトレジスタ回路５０１がゲート信号線に接続された全ての画素ＴＦＴを動作させるための選択信号を順に生成する動作をする。生成した選択信号はゲート用レベルシフト回路５０２に入力される。
【００８５】
ゲート用レベルシフト回路５０２により、ゲート用レベルシフト回路５０２に入力された選択信号の電圧振幅レベルが上げられる。この選択信号は、全ての画素ＴＦＴを確実に動作させるのに必要な電圧振幅レベルまで高くすることが必要である。電圧振幅レベルが上げられた選択信号はゲート信号線Ｇ０、Ｇ１、Ｇ２に入力され、画素ＴＦＴが映像信号を液晶に印加する動作をする。各駆動回路に用いたシフトレジスタ回路（ソース用シフトレジスタ回路４０１、ゲート用シフトレジスタ回路５０１）の回路図の一例を図６（Ａ）に示した。
【００８６】
また各駆動回路に用いたレベルシフト回路（ソース用レベルシフト回路４０２、ゲート用レベルシフト回路５０２）の等価回路図を、図６（Ｂ）に示す。ｉｎは信号が入力されることを意味し、ｉｎｂはｉｎの反転信号が入力されることを意味する。また、ＶＤＤはプラスの電圧を示している。レベルシフト回路は、ｉｎに入力された信号を高電圧化し反転させた信号が、ｏｕｔｂから出力されるように設計されている。つまり、ｉｎにＨｉが入力されるとｏｕｔｂからＬｏの信号が、Ｌｏが入力されるとｏｕｔからＨｉの信号が出力される。
【実施例３】
【００８７】
本実施例では、ＴＦＴ基板がデジタル駆動回路を有している場合について、図７を用いて説明する。
【００８８】
本実施例のディスプレイは、ＴＦＴ基板上に、ソース信号線駆動回路Ａ３０１、ソース信号線駆動回路Ｂ３０２、ゲート信号線駆動回路３０３、デジタルビデオデータ分割回路３０５および複数の画素ＴＦＴがマトリクス状に設けられた画素部３０４を有している。ソース信号線駆動回路Ｂ３０２は、ソース信号線駆動回路Ａ３０１と同じ構成を有している。
【００８９】
ソース信号線駆動回路３０１及びゲート信号線駆動回路３０３は画素部３０４に設けられた複数の画素ＴＦＴを駆動する。ＦＰＣ端子を介して外部からソース信号線駆動回路３０１及びゲート信号線駆動回路３０３は画素部３０４に種々の信号が入力される。
【００９０】
ソース信号線駆動回路Ａ３０１は、ソース信号線側シフトレジスタ回路（２４０ステージ×２のシフトレジスタ回路）３０１−１、ラッチ回路１（９６０×８デジタルラッチ回路）３０１−２、ラッチ回路２（９６０×８デジタルラッチ回路）３０１−３、セレクタ回路１（２４０のセレクタ回路）３０１−４、Ｄ／Ａ変換回路（２４０のＤＡＣ）３０１−５、セレクタ回路２（２４０のセレクタ回路）３０１−６を有している。その他、バッファ回路やレベルシフト回路（いずれも図示せず）を有していても良い。また、説明の便宜上、Ｄ／Ａ変換回路３０１−５にはレベルシフト回路が含まれている。
【００９１】
ゲート信号線駆動回路３０３は、シフトレジスタ回路、バッファ回路、レベルシフト回路等（いずれも図示せず）を有している。
【００９２】
画素部３０４は、（６４０×ＲＧＢ）×１０８０（横×縦）の画素を有している。各画素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接続された画素電極への映像信号（階調電圧）の印加を制御している。各画素電極に映像信号（階調電圧）が印加され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【００９３】
ここで、本実施例のＴＦＴ基板の動作および信号の流れを説明する。
【００９４】
まず、ソース信号線駆動回路Ａ３０１の動作を説明する。なお、ソース信号線駆動回路Ｂ３０２の動作については、ソース信号線駆動回路Ａ３０１の動作を参照すればよい。
【００９５】
ソース信号線側シフトレジスタ回路３０１−１にクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ回路は、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等を通して後段の回路へタイミング信号を順次印加する。
【００９６】
ソース信号線側シフトレジスタ回路３０１−１からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が印加されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回路が形成される。
【００９７】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（３０１−２）に印加される。ラッチ回路１（３０１−２）は、８ビットデジタルビデオデータを処理するラッチ回路を９６０ステージ有している。ラッチ回路１（３０１−２）は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路３０５から印加される８ビットデジタルビデオデータを順次取り込み、保持する。
【００９８】
ラッチ回路１（３０１−２）の全てのステージにラッチ回路にデジタルビデオデータの書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路１（３０１−２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【００９９】
１ライン期間の終了後、ソース信号線側シフトレジスタ回路３０１−１の動作タイミングに合わせて、ラッチ回路２（３０１−３）にラッチシグナル（Latch Signal）が印加される。この瞬間、ラッチ回路１（３０１−２）に書き込まれ保持されているデジタルビデオデータは、ラッチ回路２（３０１−３）に一斉に送出され、ラッチ回路２（３０１−３）の全ステージのラッチ回路に書き込まれ、保持される。
【０１００】
デジタルビデオデータをラッチ回路２（３０１−３）に送出し終えたラッチ回路１（３０１−２）には、ソース信号線側シフトレジスタ回路３０１−１のタイミング信号に基づき、再びデジタルビデオデータ分割回路から印加されるデジタルビデオデータの書き込みが順次行われる。
【０１０１】
この２順目の１ライン期間中には、ラッチ回路２（３０１−３）に書き込まれ、保持されているデジタルビデオデータが、セレクタ回路１（３０１−４）によって順次選択され、Ｄ／Ａ変換回路に印加される。なお本実施例では、セレクタ回路１（３０１−４）においては、１つのセレクタ回路がソース信号線４本に対応している。
【０１０２】
なお、セレクタ回路については、本出願人による特許出願である特願平１１−１６７３７３号に記載されているものを用いることもできる。
【０１０３】
セレクタ回路で選択されたラッチ回路２（３０１−３）からの８ビット・デジタルビデオデータがＤ／Ａ変換回路に印加される。
【０１０４】
Ｄ／Ａ変換回路は、８ビットのデジタルビデオデータを映像信号（階調電圧）に変換し、セレクタ回路２（３０１−６）によって選択されるソース信号線に順次印加される。
【０１０５】
ソース信号線に印加される映像信号は、ソース信号線に接続されている画素部の画素ＴＦＴのソース領域に印加される。
【０１０６】
ゲート信号線駆動回路３０３においては、シフトレジスタからのタイミング信号（走査信号）がバッファ回路に印加され、対応するゲート信号線（ゲート信号線）に印加される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【０１０７】
このように、ゲート信号線駆動回路３０３からの走査信号によって対応する画素ＴＦＴのスイッチングが行われ、ソース信号線駆動回路Ａ３０１、ソース信号線駆動回路Ｂ３０２からの映像信号（階調電圧）が画素ＴＦＴに印加され、液晶分子が駆動される。
【０１０８】
デジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）３０５は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回路である（１＜ｘ）。外部から入力されるデジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。
【実施例４】
【０１０９】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆動回路、ゲート信号線駆動回路、Ｄ／Ａ変換回路、デジタルビデオデータ時間階調処理回路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにする。
【０１１０】
図８（Ａ）において、基板（ＴＦＴ基板）６００１には低アルカリガラス基板や石英基板を用いることができる。本発明ではスマートカット、ＳＩＭＯＸ、ＥＬＴＲＡＮ等のＳＯＩ基板を用いても良い。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【０１１１】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。（図８（Ａ））
【０１１２】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図８（Ｂ））
【０１１３】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６００７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層６００８を形成する。（図８（Ｃ））
【０１１４】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。（図８（Ｄ））
【０１１５】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。
（図９（Ａ））
【０１１６】
次に、マスク層６００８をフッ酸などにより除去して、図８（Ｄ）と図９（Ａ）で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【０１１７】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。（図９（Ｂ））
【０１１８】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１１９】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）６０２１または導電層（Ｂ）６０２２が微量に含有するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図９（Ｃ））
【０１２０】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体に形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する。（図９（Ｄ））
【０１２１】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するために、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成された不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。（図１０（Ａ））
【０１２２】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与する不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図１０（Ｂ））
【０１２３】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与えることはなかった。
【０１２４】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）、図１０（Ａ）及び図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１０（Ｃ））
【０１２５】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【０１２６】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）を形成することができる。本発明では、シリコン（Ｓｉ）膜とＷＮ膜とＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とＳｉとを積層したもの、Ｍｏを有するＷ膜、またはＭｏを有するＴａ膜を用いてゲート電極としても良い。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プラズマ化した水素を用いる）を行っても良い。
【０１２７】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた。（図１０（Ｄ））
【０１２８】
活性化および水素化の工程が終了したら、ゲート配線となる第２の導電膜を形成する。この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする導電層（Ｄ）６０４５と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成る導電層（Ｅ）６０４６とで形成すると良い。本実施例では、チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６０４６は５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１１（Ａ）
）
【０１２９】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドライエッチング法で導電層（Ｅ）６０４６の表面から導電層（Ｄ）６０４５の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）６０４５を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。（図１１（Ｂ））
【０１３０】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とした。
【０１３１】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１１（Ｃ））
【０１３２】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０６１、６０６２を形成する。画素電極は、透過型液晶パネルとする場合には透明導電膜を用いれば良く、反射型の液晶パネルとする場合には金属膜を用いれば良い。本実施例では透過型の液晶パネルとするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。（図１２）
【０１３３】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成された。本明細書では便宜上このような基板をＴＦＴ基板と呼ぶ。
【０１３４】
駆動回路のｐチャネル型ＴＦＴ６１０１は、島状半導体層６００４にチャネル形成領域６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを有している。第１のｎチャネル型ＴＦＴ６１０２は、島状半導体層６００５にチャネル形成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤＤ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌoff領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有している。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜６０２０と同じ材料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている。図１２では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１３５】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をＴＦＴ基板と呼んでいる。
【０１３６】
次に、上記の工程によって作製されたＴＦＴ基板をもとに、液晶パネルを作製する工程を説明する。
【０１３７】
図１２の状態のＴＦＴ基板に配向膜６０７０を形成する。本実施例では、配向膜６０７０にはポリイミドを用いた（図１３（Ａ））。次に、対向基板を用意する。対向基板は、ガラス基板６０７５、カラーフィルター６０７４、透明導電膜からなる対向電極６０７３、配向膜６０７２とで構成される。なおカラーフィルター６０７４の有する色は、それぞれ画素部の画素１つ１つに対応していることを特徴としている。
【０１３８】
なお、本実施例では、配向膜６０７０には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。
【０１３９】
次に、上記の工程を経たＴＦＴ基板と対向基板とを公知のセル組み工程によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶６０７１を注入し、封止剤（図示せず）によって完全に封止する。よって、図１４に示すような反射型液晶パネルが完成する。（図１３（Ｂ）
）
【０１４０】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を、耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置にも適用することができる。
【実施例５】
【０１４１】
本実施例では、本発明の液晶パネルを逆スタガ型のＴＦＴを用いた構成した例を示す。
【０１４２】
図１４を参照する。図１４には、本実施例の液晶パネルを構成する逆スタガ型のＮチャネル型ＴＦＴの断面図が示されている。なお、図１４には、１つのＮチャネル型ＴＦＴしか図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１４３】
３００１は基板であり、実施例４で説明したようなものが用いられる。３００２は酸化シリコン膜である。３００３はゲート電極である。３００４はゲート絶縁膜である。３００５、３００６、３００７および３００８は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、３００５はソース領域、３００６はドレイン領域、３００７は低濃度不純物領域（ＬＤＤ領域）、３００８はチャネル形成領域である。３００９はチャネル保護膜であり、３０１０は層間絶縁膜である。３０１１および３０１２はそれぞれ、ソース配線、ドレイン配線である。
【０１４４】
次に、図１５を参照する。図１５には、図１４で示したものとは構成が異なる逆スタガ型のＴＦＴによって液晶パネルが構成された場合について説明する。
【０１４５】
図１５においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない。
【０１４６】
３１０１は基板である。３１０２は酸化シリコン膜である。３１０３はゲート電極である。３１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。３１０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲート絶縁膜を構成する。３１０６、３１０７、３１０８および３１０９は、多結晶シリコン膜から成る活性層である。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、３１０６はソース領域、３１０７はレイン領域、３１０８は低濃度不純物領域（ＬＤＤ領域）、３１０９はチャネル形成領域である。３１１０はチャネル保護膜であり、３１１１は層間絶縁膜である。３１１２および３１１３はそれぞれ、ソース配線、ドレイン配線である。
【０１４７】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲート絶縁膜が平坦化されているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコン膜を得ることができる。
【実施例６】
【０１４８】
本発明の液晶パネルには、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless antiferroelectricity in liquid crystals and its application to displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１４９】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１５０】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。なお、液晶パネルの入射側の偏光板の透過軸は、液晶パネルのラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１５１】
図１６に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。
【０１５２】
このような低電圧駆動の無しきい値反強誘電性混合液晶を、アナログ駆動回路を有する液晶パネルに用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能となる。よって、駆動回路の動作電源電圧を下げることができ、液晶パネルの低消費電力化および高信頼性が実現できる。
【０１５３】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を、デジタル駆動回路を有する液晶パネルに用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるので、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、駆動回路の動作電源電圧を低くすることができる。よって、液晶パネルの低消費電力化および高信頼性が実現できる。
【０１５４】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１５５】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶パネルに用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶パネルの駆動方法を線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小さくてもそれを補うようにしてもよい。
【０１５６】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実現されるので、液晶パネルの低消費電力が実現される。
【０１５７】
なお、図１６に示すような電気光学特性を有する液晶であれば、いかなるものも本発明の液晶パネルの表示媒体として用いることができる。
【実施例７】
【０１５８】
実施例１〜５に示した構造を有するＴＦＴ基板を用い、液晶パネルを構成した例を図１７に示す。図１７は液晶パネルの本体に相当する部位であり、液晶パネルとも呼ばれる。
【０１５９】
図１７において、８００１はＴＦＴ基板であり、ＴＦＴ基板８００１上に複数のＴＦＴが形成されている。これらのＴＦＴは基板上に画素部８００２、ゲート信号線駆動回路８００３、ソース信号線駆動回路８００４、ロジック回路８００５を構成する。その様なＴＦＴ基板に対して対向基板８００６が貼り合わされる。ＴＦＴ基板と対向基板８００６との間には液晶層（図示せず）が挟持される。
【０１６０】
また、図１７に示す構成では、ＴＦＴ基板８００１の側面と対向基板８００６の側面とをある１辺を除いて全てそろえることが望ましい。こうすることで大版基板からの多面取り数を効率良く増やすことができる。また、前述の一辺では、対向基板８００６の一部を除去してＴＦＴ基板８００１の一部を露出させ、そこにＦＰＣ（フレキシブル・プリント・サーキット）８００７を取り付ける。ここには必要に応じてＩＣチップ（単結晶シリコン上に形成されたＭＯＳＦＥＴで構成される半導体回路）を搭載しても構わない。
【０１６１】
実施例４または実施例５で示した作製工程によって形成されたＴＦＴは極めて高い動作速度を有しているため、数百ＭＨｚ〜数ＧＨｚの高周波数で駆動する信号処理回路を画素部と同一の基板上に一体形成することが可能である。即ち、図１７に示す液晶パネルはシステム・オン・パネルを具現化したものである。
【実施例８】
【０１６２】
本発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置（アクティブマトリクス型液晶パネル）に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
【０１６３】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１８に示す。
【０１６４】
図１８（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、表示装置７００３、キーボード７００４で構成される。本発明を映像入力部７００２、表示装置７００３に適用することができる。
【０１６５】
図１８（Ｂ）はビデオカメラであり、本体７１０１、表示装置７１０２、音声入力部７１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。本発明を表示装置７１０２、音声入力部７１０３に適用することができる。
【０１６６】
図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、表示装置７２０５で構成される。本発明は表示装置７２０５に適用できる。
【０１６７】
図１８（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、表示装置７３０２、アーム部７３０３で構成される。本発明は表示装置７３０２に適用することができる。
【０１６８】
図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体７４０１、表示装置７４０２、スピーカ部７４０３、記録媒体７４０４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置７４０２に適用することができる。
【０１６９】
図１８（Ｆ）はゲーム機であり、本体７５０１、本体用表示装置７５０２、表示装置７５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可能である。本発明を本体用表示装置７５０２、表示装置７５０３に適用することができる。
【０１７０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【０１７１】
【図１】本発明の液晶パネルのタイミングチャートを示す図。
【図２】本発明のＴＦＴ基板の概略図。
【図３】本発明の画素とカラーフィルターの配置を示す図。
【図４】本発明のソース信号線駆動回路の一例を示す図。
【図５】本発明のゲート信号線駆動回路の一例を示す図。
【図６】シフトレジスタ回路とレベルシフト回路の等価回路図。
【図７】デジタル駆動回路を有するＴＦＴ基板の図。
【図８】本発明のＴＦＴの作製工程を示す断面図。
【図９】本発明のＴＦＴの作製工程を示す断面図。
【図１０】本発明のＴＦＴの作製工程を示す断面図。
【図１１】本発明のＴＦＴの作製工程を示す断面図。
【図１２】本発明のＴＦＴの作製工程を示す断面図。
【図１３】本発明のＴＦＴの作製工程を示す断面図。
【図１４】本発明のＴＦＴの構成を示す断面図。
【図１５】本発明のＴＦＴの構成を示す断面図。
【図１６】無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。
【図１７】本発明の液晶パネルの外観図。
【図１８】本発明の表示装置を用いた電子機器の図。
【図１９】ＴＦＴ基板の上面図及び表示パターンを示す図。
【図２０】ソースライン反転駆動及びゲートライン反転駆動の極性パターンを示す図。
【図２１】画素部の拡大図。
【図２２】ディスクリネーションの発生のメカニズムを示す図。
【図２３】フレーム反転駆動の極性パターンを示す図。
【図２４】従来の液晶パネルのタイミングチャートを示す図。
【符号の説明】
【０１７２】
１８０１ ソース信号線駆動回路
１８０２ ゲート信号線駆動回路
１８０３ ソース信号線
１８０４ ゲート信号線
１８０５ 画素ＴＦＴ（スイッチング素子）
１８０６ 液晶セル
１８０７ 保持容量
１８０８ 画素部
１８０９ 画像信号線
【特許請求の範囲】
【請求項１】
基板上方の複数のソース信号線、複数のゲート信号線、及びトランジスタと、
前記トランジスタ上方の絶縁膜と、
前記絶縁膜上方の有機樹脂膜と、
前記有機樹脂膜上方の画素電極と、を有し、
前記絶縁膜は窒化シリコン、酸化シリコン、酸化窒化シリコンのいずれかを含み、
前記画素電極は、前記トランジスタを介して前記複数のソース信号線の一つに電気的に接続され、
前記トランジスタのゲートは、前記複数のゲート信号線の一つに電気的に接続され、
第一のフレーム期間中に、第一の映像信号が、前記複数のソース信号線の一つを介して前記画素電極に供給され、
前記第一のフレーム期間の次のフレーム期間中に、前記第一の映像信号とは逆の極性の第二の映像信号が、前記ソース信号線の一つを介して前記画素電極に供給され、
フレーム周波数は１２０Ｈｚ以上であることを特徴とする液晶表示装置。
【請求項２】
基板上方の複数のソース信号線、複数のゲート信号線、及びトランジスタと、
前記トランジスタ上方の絶縁膜と、
前記絶縁膜上方の有機樹脂膜と、
前記有機樹脂膜上方の画素電極と、を有し、
前記絶縁膜は窒化シリコン、酸化シリコン、酸化窒化シリコンのいずれかを含み、
前記複数のソース信号線は、アルミニウムを含み、
前記画素電極は、前記トランジスタを介して前記複数のソース信号線の一つに電気的に接続され、
前記トランジスタのゲートは、前記複数のゲート信号線の一つに電気的に接続され、
第一のフレーム期間中に、第一の映像信号が、前記複数のソース信号線の一つを介して前記画素電極に供給され、
前記第一のフレーム期間の次のフレーム期間中に、前記第一の映像信号とは逆の極性の第二の映像信号が、前記ソース信号線の一つを介して前記画素電極に供給され、
フレーム周波数は１２０Ｈｚ以上であることを特徴とする液晶表示装置。
【請求項３】
請求項１又は２において、
前記有機樹脂膜は平坦な表面を有することを特徴とする液晶表示装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記有機樹脂膜の膜厚は１．０〜１．５μｍであることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記有機樹脂膜は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンのいずれかを含むことを特徴とする液晶表示装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記複数のゲート信号線は、アルミニウム又は銅を含むことを特徴とする液晶表示装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記複数のゲート信号線は、チタン、タンタル、タングステンのいずれかを含むことを特徴とする液晶表示装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記複数のゲート信号線は、アルミニウム又は銅を主成分とする第一の層と、チタン、タンタル、タングステンのいずれかを主成分とする第二の層と、を有することを特徴とする液晶表示装置。
【請求項９】
請求項１乃至８のいずれか一において、
カラーフィルタが設けられた第二の基板を有することを特徴とする液晶表示装置。
【請求項１０】
請求項９において、
前記第一の基板と前記第二の基板との間に液晶を有することを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至１０のいずれか一に記載の液晶表示装置を用いた電子機器。
【請求項１】
基板上方の複数のソース信号線、複数のゲート信号線、及びトランジスタと、
前記トランジスタ上方の絶縁膜と、
前記絶縁膜上方の有機樹脂膜と、
前記有機樹脂膜上方の画素電極と、を有し、
前記絶縁膜は窒化シリコン、酸化シリコン、酸化窒化シリコンのいずれかを含み、
前記画素電極は、前記トランジスタを介して前記複数のソース信号線の一つに電気的に接続され、
前記トランジスタのゲートは、前記複数のゲート信号線の一つに電気的に接続され、
第一のフレーム期間中に、第一の映像信号が、前記複数のソース信号線の一つを介して前記画素電極に供給され、
前記第一のフレーム期間の次のフレーム期間中に、前記第一の映像信号とは逆の極性の第二の映像信号が、前記ソース信号線の一つを介して前記画素電極に供給され、
フレーム周波数は１２０Ｈｚ以上であることを特徴とする液晶表示装置。
【請求項２】
基板上方の複数のソース信号線、複数のゲート信号線、及びトランジスタと、
前記トランジスタ上方の絶縁膜と、
前記絶縁膜上方の有機樹脂膜と、
前記有機樹脂膜上方の画素電極と、を有し、
前記絶縁膜は窒化シリコン、酸化シリコン、酸化窒化シリコンのいずれかを含み、
前記複数のソース信号線は、アルミニウムを含み、
前記画素電極は、前記トランジスタを介して前記複数のソース信号線の一つに電気的に接続され、
前記トランジスタのゲートは、前記複数のゲート信号線の一つに電気的に接続され、
第一のフレーム期間中に、第一の映像信号が、前記複数のソース信号線の一つを介して前記画素電極に供給され、
前記第一のフレーム期間の次のフレーム期間中に、前記第一の映像信号とは逆の極性の第二の映像信号が、前記ソース信号線の一つを介して前記画素電極に供給され、
フレーム周波数は１２０Ｈｚ以上であることを特徴とする液晶表示装置。
【請求項３】
請求項１又は２において、
前記有機樹脂膜は平坦な表面を有することを特徴とする液晶表示装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記有機樹脂膜の膜厚は１．０〜１．５μｍであることを特徴とする液晶表示装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記有機樹脂膜は、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンのいずれかを含むことを特徴とする液晶表示装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記複数のゲート信号線は、アルミニウム又は銅を含むことを特徴とする液晶表示装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記複数のゲート信号線は、チタン、タンタル、タングステンのいずれかを含むことを特徴とする液晶表示装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記複数のゲート信号線は、アルミニウム又は銅を主成分とする第一の層と、チタン、タンタル、タングステンのいずれかを主成分とする第二の層と、を有することを特徴とする液晶表示装置。
【請求項９】
請求項１乃至８のいずれか一において、
カラーフィルタが設けられた第二の基板を有することを特徴とする液晶表示装置。
【請求項１０】
請求項９において、
前記第一の基板と前記第二の基板との間に液晶を有することを特徴とする液晶表示装置。
【請求項１１】
請求項１乃至１０のいずれか一に記載の液晶表示装置を用いた電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２００７−１９３３５１（Ｐ２００７−１９３３５１Ａ）
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願番号】特願２００７−４７７６３（Ｐ２００７−４７７６３）
【出願日】平成１９年２月２７日（２００７．２．２７）
【分割の表示】特願２０００−２１３５７５（Ｐ２０００−２１３５７５）の分割
【原出願日】平成１２年７月１４日（２０００．７．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年８月２日（２００７．８．２）
【国際特許分類】
【出願日】平成１９年２月２７日（２００７．２．２７）
【分割の表示】特願２０００−２１３５７５（Ｐ２０００−２１３５７５）の分割
【原出願日】平成１２年７月１４日（２０００．７．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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