画素回路および表示装置
【課題】データドライバをトランジスタの特性に影響を受けにくい構成とする。
【解決手段】複数のカップリング容量7が、少なくとも2つの設定電位に設定されるデータイネーブルラインに接続される。複数ビットの表示データに応じてオンオフがそれぞれ制御される複数のビットトランジスタ6が、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する。データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて、表示素子が動作する。これによって、各画素について、複数ビットの表示データによって表示が制御される。
【解決手段】複数のカップリング容量7が、少なくとも2つの設定電位に設定されるデータイネーブルラインに接続される。複数ビットの表示データに応じてオンオフがそれぞれ制御される複数のビットトランジスタ6が、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する。データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて、表示素子が動作する。これによって、各画素について、複数ビットの表示データによって表示が制御される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画素回路および表示装置に関する。
【背景技術】
【0002】
有機ELは自発光型であることから、コントラストが高く、応答が早いため、映像を高画質に表示できる次世代ディスプレイとしての応用が期待されている。有機EL素子はパッシブマトリクスで駆動される場合もあるが、最近では高解像化に有利な薄膜トランジスタ(TFT)を用いたアクティブマトリクス型が普及しつつある。有機EL素子を安定して、長時間駆動し続けるため、低温ポリシリコンなどの高性能な薄膜トランジスタ(TFT)が用いられてディスプレイは作製されるが、低温ポリシリコンTFTは製造コストが高く、低コストに大型化することは現状では困難であると考えられている。そのため、低温ポリシリコンTFTは主に小型向けに実用化が進んでいる。
【0003】
一方で、低温ポリシリコンTFTは移動度が高く、長時間安定動作するため、画素のみならず、高速で動作する駆動回路にも用いることができる。そこで、画素と同じガラス基板上に選択ラインやデータラインを駆動する駆動回路(ドライバ)を形成することにより、ドライバICなどの電子部品の一部を省略し、総合的なコスト削減を図っている。
【0004】
ところが、低温ポリシリコンTFTはVth(閾値)や移動度の特性ばらつきが顕著であるため、有機ELを駆動するTFTを飽和領域(定電流駆動)で用いる場合には、画素内に補正回路を導入するのが一般的である。例えば特許文献1に開示されているように、複数のトランジスタを用いて駆動トランジスタのVthを補正することで、駆動トランジスタの特性の違いによる表示の不均一を改善できる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2002−514320号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
この従来技術では、画素にアナログの電気信号(例えばアナログ電位)を供給するのは概ねドライバICである。なぜなら、前述のように特性ばらつきの顕著な低温ポリシリコンTFTを用いて均一なアナログ電位が得られるドライバをガラス基板上に構成することは難しいからである。従って、低温ポリシリコンTFTでドライバを形成する場合、専ら選択ドライバのように選択、非選択を切り替えるデジタル回路に用いられているのが現状である。さらなる低コスト化のためには、すべてのドライバをTFTで作製し、ドライバICを削減することが望まれている。
【課題を解決するための手段】
【0007】
本発明は、各画素について、複数ビットの表示データによって表示が制御される表示装置の画素回路であって、少なくとも2つの設定電位に設定されるデータイネーブルラインに接続される複数のカップリング容量と、複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、を有する。
【0008】
また、前記表示素子は、有機EL素子であり、この有機EL素子に電流を供給する駆動トランジスタを含み、この駆動トランジスタのゲート電圧を前記カップリング容量の合計容量に蓄積される電圧に応じて決定することで、前記有機EL素子の駆動電流を制御することが好適である。
【0009】
また、前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記駆動トランジスタのゲートの接続を制御する選択トランジスタと、前記駆動トランジスタのソース・ゲート間を接続する保持容量と、前記駆動トランジスタのソース・ドレイン間の接続を制御するリセットトランジスタと、前記駆動トランジスタのドレインと前記有機EL素子との接続を制御する発光制御トランジスタと、をさらに含み、前記発光制御トランジスタをオフした状態で、前記リセットトランジスタをオンすることで、前記保持容量に前記駆動トランジスタの閾値電圧に対応する電圧を保持させ、その後前記複数のカップリング容量の合計容量に蓄積される電圧を駆動トランジスタのゲートに印加することが好適である。
【0010】
また、前記表示素子は、電圧制御表示素子であり、この電圧制御表示素子に前記カップリング容量の合計容量に蓄積される電圧を印加することが好適である。
【0011】
また、前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記電圧制御表示素子の接続を制御する選択トランジスタと、前記電圧制御表示素子に並列接続された保持容量と、前記選択トランジスタと前記複数のカップリング容量との接続点と一定電圧源との接続を制御するリセットトランジスタと、をさらに含み、前記リセットトランジスタをオンし、前記複数のカップリング容量の両端に同一電圧を供給することで前記複数のカップリング容量の充電電圧をリセットし、その後前記リセットトランジスタをオフし前記選択トランジスタをオンした状態で、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧制御表示素子に印加するが好適である。
【0012】
また、本発明は、マトリクス状に配置された各画素に表示素子を有する表示装置であって、少なくとも2つの設定電位に設定されるデータイネーブルラインと、複数ビットの表示データをビット毎に伝達する複数のビットラインと、を含むと共に、予め定められた数の画素の中の1つの画素は、前記データイネーブルラインに接続される複数のカップリング容量と、複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、を含み、各画素は、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、を含む。
【0013】
また、前記予め定められた数は、1つであり、各画素が複数のカップリング容量と、複数のビットトランジスタを含むことが好適である。
【0014】
また、前記予め定められた数は、複数であり、1つの画素の複数のカップリング容量と、複数のビットトランジスタにより、他の画素についての表示素子を駆動するための電圧を蓄積することが好適である。
【0015】
また、前記1つの画素と、他の画素は互いに色の異なる表示画素であることが好適である。
【0016】
また、前記1つの画素と、他の画素は、データの上位ビットの表示を行う画素と、下位ビット表示を行う画素であることが好適である。
【発明の効果】
【0017】
本発明によれば、画素にDA変換機能を持たせたため、表示領域の外側に配置するデータドライバにおいてトランジスタの閾値のバラツキを考慮する必要が無くなり、TFTでドライバを構成することが容易になる。
【図面の簡単な説明】
【0018】
【図1】実施形態の画素回路及びそれを含む表示装置の概略構成を示す図である。
【図2】画素回路の動作を示すタイミングチャートである。
【図3】イネーブル電圧を3〜5Vまで変化させた際のDA変換特性を示す図である。
【図4】DA変換部をRGB画素(20R、20G、20B)で共有する画素回路の構成を示す図である。
【図5】DA変換部をサブ画素において共有する画素回路の構成を示す図である。
【図6】サブ画素の表示状態を説明する図である。
【図7】サブフレームを利用する場合の画素回路の構成例を示す図である。
【図8】図7の構成のサブフレームの表示例を示す図である。
【図9】表示素子が電圧制御素子である表示装置の概略構成を示す図である。
【図10】図9の画素回路の動作を示すタイミングチャートである。
【図11】DA変換部をRGB画素(20R、20G、20B)で共有する画素回路の構成を示す図である。
【図12】DA変換部をサブ画素において共有する画素回路の構成を示す図である。
【図13】サブフレームを利用する場合の画素回路の構成例を示す図である。
【図14】1つの端末に複数のディスプレイを導入する構成例を示す図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施形態について、図面に基づいて説明する。
【0020】
図1には、本実施形態のDAC内蔵画素回路及びそれを含む表示装置の概略が示されている。6ビットのDAC内蔵画素20において、表示素子としての有機EL素子1は、カソードが全画素共通のカソード電極10(VSSの一定電位が与えられる)に、アノードはゲート端子が発光制御ライン16に接続された発光制御トランジスタ5のドレイン端子に接続されている。発光制御トランジスタ5のソース端子は、ソース端子が電源ライン9(VDDの一定電位が与えられる)に接続された駆動トランジスタ2のドレイン端子に接続されており、その接続点には、ゲート端子がリセットライン15に接続されたリセットトランジスタ4のソース端子が接続されている。リセットトランジスタ4のドレイン端子は、ゲート端子がそれぞれビット0〜ビット5のビットライン11−0〜11−5に接続されたビットトランジスタ6−0〜6−5のドレイン端子、及びゲート端子が選択ライン13に接続された選択トランジスタ3のドレイン端子に接続されている。ビットトランジスタ6−0〜6−5のそれぞれのソース端子は、一端がデータイネーブルライン14に接続されたカップリング容量7−0〜7−5のそれぞれの他端に接続され、選択トランジスタ3のソース端子は駆動トランジスタ2のゲート端子と一端が電源ライン9に接続された保持容量8の他端に接続されている。ここで、カップリング容量7−0〜7−5の容量値はC0:C1:C2:C3:C4:C5=1:2:4:8:16:32となるように構成されている。
【0021】
選択ライン13及びデータイネーブルライン14は第1選択ドライバ21に駆動され、リセットライン15及び発光制御ライン16は第2選択ドライバに駆動される。選択ドライバ21、22は図1のように必ずしも第1、第2に分割する必要はなく、一つの選択ドライバで4本を駆動してもよい。
【0022】
ビットライン11−0〜11−5はそれぞれのビットラインがマルチプレクスライン17−0〜17−5によって制御されるマルチプレクサ12−0〜12−5を介してデータライン18に接続されており、データドライバ23からの出力がマルチプレクサ12−0〜12−5により切り替えられて、各ビットラインへ供給される。例えば、データドライバ23がビットデータをビット0からビット5まで連続して時分割出力する際、そのタイミングに合わせてマルチプレクスラインを17−0から17−5まで順に選択すると、それらのビットデータは対応するビットラインに供給され、ビットトランジスタ6−0〜6−5をそのビットデータに応じてオンオフする。
【0023】
このように、マルチプレクサ12を用いると、1本のデータライン18で6本のビットライン11−0〜11−5にアクセスできるため、データドライバ23の出力本数を削減できる。マルチプレクサ12−0〜12−5によりデータドライバ23の出力数を低減でき、データドライバ23を簡略化できるが、反対にマルチプレクサ12は省略することも可能である。つまり、データドライバ23の出力をビットラインと同じ数だけ用意し、直接ビットライン11−0〜11−5を接続してもよい。
【0024】
前述のように、マルチプレクサ12を用いてビットデータをそれぞれのビットライン11−0〜11−5に供給するとビットライン11−0〜11−5は、例えば図2のような状態になる(B0〜B5)。この例では、画素に入力されるビットデータは6ビット64階調のうちの“22(010110)”であり(括弧内はビット表示)、P型のトランジスタのオンオフと対応させるため、その補数データ“41(101001)”がデータドライバ23より出力され、各ビットラインに保持されている。つまり補数データの“0”はビットトランジスタ6をオンするLowの電位、“1”はビットトランジスタ6をオフするHighの電位を表す。これにより、データイネーブルライン14とのカップリング容量の合計値はCc=C1+C2+C4=22C0となる。
【0025】
画素の駆動方法を図2を参照して説明する。まず、データイネーブルライン14の電位をVrefとし、選択ライン13とリセットライン15がLowとされ、選択トランジスタ3及びリセットトランジスタ4がオンすると、駆動トランジスタ2のゲート端子とドレイン端子がダイオード接続され、有機EL素子1に電流が流れる。次に発光制御ライン16がHighとされ、発光制御トランジスタ5がオフすると、有機EL素子1に流れていた電流が遮断され、駆動トランジスタ2のドレイン電位は電流が流れなくなる電位、すなわちVthに近づいていく。保持容量8には最終電位であるVthが書き込まれ、カップリング容量7(この例では容量7−1、7−2、7−4の合計値Cc=22C0)には、データイネーブルライン14がVrefに維持されているため、Vref−(Vdd−Vth)が書き込まれる。
【0026】
次に選択ライン13をLowにしたまま、リセットライン15をHighとし、リセットトランジスタ4をオフしてカップリング容量7の電位を確定した後、データイネーブルライン14をVdat(Vdat<Vref)とすると駆動トランジスタ2のゲート電位は式1のようになる。
【数1】
(式1)
【0027】
従って、駆動トランジスタ2のゲート−ソース電位は式2のようになり、
【数2】
(式2)
駆動トランジスタ2のゲート−ソース間電位は、常にVthが加算された電位となる。
【0028】
この状態で選択ライン13をHighとし、選択トランジスタ3をオフすると駆動トランジスタ2のゲート電位が確定し、駆動トランジスタ2は式3に示されるドレイン電流Idsを流すように動作する。
【数3】
(式3)
ただし、
【数4】
(式4)
【0029】
ここで、μは移動度、Coxはゲート絶縁膜容量、W及びLはそれぞれトランジスタのチャネル幅とチャネル長である。
【0030】
式3、4から分かるように前述のVth補正により、ドレイン電流IdsはVthの影響がキャンセルされている。しかし、移動度μ(βに含まれる)はドレイン電流Idsのパラメータとして残るため、単にVth補正のみではそのばらつきの影響を排除できない。
【0031】
そこで、データイネーブルライン14をVdatに維持し、選択ライン13をHighとし、選択トランジスタ3をオフしたまま、リセットライン15をLowとしてリセットトランジスタ4を読み出し期間Δtの間だけオンすると、移動度μのばらつきの影響を受けたドレイン電流Idsがカップリング容量7に読み出される。ただし、Δtは駆動トランジスタ2が飽和領域で動作し続けるのに十分小さい期間である。読み出された電流は式5のように電圧に換算され、カップリング容量7に保持される。
【数5】
(式5)
【0032】
再度選択ライン13をLowとして選択トランジスタ3をオンすると、読み出されたドレイン電流による電位差ΔVが駆動トランジスタ2のゲート電位に反映され、そのゲート電位は式6のようにネガティブフィードバックがかかる(移動度補正)。
【数6】
(式6)
【0033】
すなわち、移動度μがばらつきによりやや大きいときはVth補正後のドレイン電流Idsが多くなりため、ΔVは大きくなり、移動度μがやや小さいときはVth補正後のドレイン電流Idsが少なくなるため、ΔVが小さくなる。その結果、最終的には移動度補正後のドレイン電流Ids’は式7のように表される。
【数7】
(式7)
【0034】
式5より、ΔVは読み出し期間Δtに依存するため、移動度補正後のドレイン電流Ids’も読み出し期間Δtに依存する。そこで、移動度μの変動(βの変動)に対して移動度補正後のドレイン電流Ids’をより安定化させる最適な読み出し期間Δtを導出する。
【0035】
式7をβで微分して整理すると式8のようになる。
【数8】
(式8)
【0036】
従って、式8の微分係数がゼロとなり、移動度μの変動に対してドレイン電流の変動が最も少ないΔtの条件は式9のように導出される。
【数9】
(式9)
【0037】
式7より、ΔVが大きくなるとドレイン電流Ids’は小さくなるが、Δtが式9を満たす場合、微分係数はゼロとなり、Ids’は極大値を示すため、電流の減少は最小限に抑えられる。
【0038】
式9を式7に代入して整理すると、最適に移動度補正された後のドレイン電流は式10のように求まる。
【数10】
(式10)
【0039】
ただし、実際にはΔtの制御、すなわち移動度補正時のリセットライン15のオン期間はライン単位で行われるため式9のようにカップリング容量値Ccに応じた最適な値を設定することができない。すなわち、1ラインにはビットデータに応じて異なるカップリング容量値Ccの画素(明るい画素と暗い画素)が存在するが、1ラインすべての画素に最適なΔtを設定することはできない。従って、Δtはカップリング容量値Ccがある値、例えばピーク電流の80%になるカップリング容量値Ccなど、ある基準値で最適な期間になるように設定する。
【0040】
このように、Vthと最適なΔtで移動度が補正された後は、選択ライン13がHighとなり、発光制御ライン16がLowとされることで有機EL素子1に電流が流れて発光する。これをすべてのラインで繰り返すと一画面分の補正が完了し、Vthや移動度のばらつきがキャンセルされた均一な映像が表示される。
【0041】
さて、図1のようにDACが内蔵された画素の場合、これまでの画素回路と異なり、ビットライン11−0〜11−5に保持されるビットデータによってビットトランジスタ6−0〜6−5がオンオフすることでカップリング容量値Ccが変化する。すなわち、ドレイン電流Ids’はCcの値によって制御される。ビットデータあるいはカップリング容量値Ccとドレイン電流Ids’の関係を式10に基づいて図示すると図3のようになる。これは図1の画素のDA変換特性を示している。
【0042】
図2の例では、ビットデータとして”22”が入力されているため、カップリング容量値Cc=22C0(Cc/C0=22)となり、それに対応したドレイン電流Ids’が決定される。
【0043】
図3には、Vref−Vdat、すなわちデータイネーブルライン14のイネーブル電圧を3〜5Vまで変化させた際のドレイン電流Ids’、すなわちDA変換特性も示されている。
【0044】
DA変換特性はビット0〜ビット5の容量値C0〜C5のカップリング容量7−0〜7−5を基板上に作製してしまうと決まってしまうが、ピーク電流はデータイネーブルラインのイネーブル電圧Vref−Vdatを変化させることで変えられることが分かる。これは所望のピーク電流を高く設定して画面を明るくしたり、低く設定して画面を暗くしたいときには都合がよい。なぜならDA変換特性はピーク電流を変化させても6ビットを維持できるため、画質を劣化させることなく、ピーク電流(明るさ)を変換することができるためである。
【0045】
さらに、式10より、カップリング容量値Ccと保持容量値Csの比を変えるとDA変換特性をも変えることができることが理解できる。カップリング容量値Ccを保持容量値Csと比較して大きくするとドレイン電流Ids’は上に凸のカーブとなるし、逆に小さくすると下に凸のカーブとなる。容量比を変えるとピークのドレイン電流Ids’も変化するが、これは前述のようにデータイネーブルライン14のイネーブル電圧で調整可能である。この機能は、一端が電源ライン9に接続された複数の保持容量8を設けておき、他端の接続を、トランジスタを設けて、それぞれのトランジスタを介して、駆動トランジスタ2のゲート端子に接続を切替れば容易に実現できる。
【0046】
なお、DAC内蔵画素20は、カップリング容量7−nとビットトランジスタ6−n(ただしn=0〜5)の配置を入れ替えて構成されてもよい。つまり、データイネーブルライン14にビットトランジスタ6−nのドレイン端子、そのソース端子にカップリング容量7−nの一端、その他端に選択トランジスタ3及びリセットトランジスタ4のドレイン端子の接続点を接続してもよい。あるいは、駆動トランジスタ2の移動度を補正する必要がない場合には、すなわちVthを補正するのみで足りる場合には、リセットトランジスタ4のドレイン端子を駆動トランジスタ2のゲート端子に接続して、DAC内蔵画素20が構成されていてもよい。
【0047】
図1ではすべてP型のトランジスタを用いたが、一部のトランジスタにN型を用いてもよいし、すべてN型で構成してもよい。その場合、図2の駆動波形の極性はトランジスタの極性に対応してHighとLowを反転させるとよい。
【0048】
図1の画素回路ではDACが各画素に配置されるため、やや複雑になり、有機EL素子1の発光面積の確保が難しくなる場合がある。そこで、図4のようにRGB画素(20R、20G、20B)でDACを共有すると、画素回路を簡略化できる。
【0049】
図4には、カップリング容量7−0〜7−5とビットトランジスタ6−0〜6−5で構成されるDACの一部をRGB画素で共有したフルカラー単位画素(RGBで構成される画素)の一例が示されている。フルカラー画素としてはRGBに加えてW(白)を追加する場合もある。RGB各画素の選択トランジスタ3R、3G、3Bのドレイン端子とリセットトランジスタ4R、4G、4Bのドレイン端子の接続点は、各ビットトランジスタ6−0〜6−5のソース端子に接続されている。データを書き込む際は、図2の手順を例えばRGBの順にそれぞれ行えばよい。つまり、R画素20RのVth補正、データ書き込み、移動度補正を行ってから、G画素20GのVth補正、データ書き込み、移動度補正を行ったのち、B画素20BのVth補正、データ書き込み、移動度補正が行われ、1ラインのフルカラー画素の書き込みが終了する。これは図1の画素がRGBの3画素分横に配置され、一度にRGBのデータ書き込みが行われるのに対して、RGBの1画素ずつ3回に分けて図2と同じ手順を繰り返すことで同様な効果を得るしくみである。
【0050】
Vth補正と移動度補正をそれぞれの画素で行うため、各色で合計3回必要となる反面、DACやその制御に必要なビットラインの数を大幅に省略できるため、画素がコンパクトに構成できる利点がある。なお、RGB各画素の書き込みの際、Vdatを各色で異なる電圧レベルとすることにより、RGBのピーク電流を変えることができる。この方法を用いると各色の色度値が製造過程でばらついても、各色のピーク電流を変えて所望のホワイトポイントに調整することができるため、画質を維持することが容易となる。
【0051】
図5には、サブ画素を用いてDACの一部を簡略化したDAC内蔵画素回路の一例が示されている。図5の例は1画素(RGBのいずれか)を2つのサブ画素20A、20Bに分割し、1つの3ビットのDACを2つのサブ画素で共有している。サブ画素20Aは上位ビットであるビット5〜3、サブ画素Bは下位ビットであるビット2〜0の表示を担当する。各サブ画素がそれぞれ上位ビットと下位ビットの表示を行うには、上位ビットデータと下位ビットデータでドレイン電流が8:1となるように生成されなければならないが、それを実現する方法はいくつか考えられる。まず、駆動トランジスタ2のサイズをサブ画素間で変える方法である。これにより、同じゲート電位でもドレイン電流を変化させることができる。例えば、駆動トランジスタ2Aのチャネル幅を駆動トランジスタ2Bの8倍とするかもしくはチャネル長を1/8とすれば、単純に電流は8倍になる。
【0052】
あるいは、駆動トランジスタ2のサイズは変えずに、図3で示したように、電流比をデータイネーブルライン14のイネーブル電圧を変えることで調整する方法でもよい。つまり、データイネーブルライン14のVrefを同じ値にしておき、データを書き込む際のデータイネーブルライン14のVdatを、画素20Aに書き込む際と画素20Bで書き込む際で異なる電位とする。画素20Aにデータを書き込む際のデータイネーブルライン14のVdatを画素20Bのときより低くして、イネーブル電圧Vref−Vdatを大きくし、電流比を8:1になるように調整すればよい。これによりVdatの電位を調整することで電流比を設定できるため、自由度が高く、操作性を向上できる。
【0053】
データの書き込みは、例えば、まず上位ビットに対応する画素20Aから、上位3ビットデータをビットライン11−0〜11−2へ供給し、Vth補正後、より低いVdatでデータを書き込み、移動度補正を行う。次いで下位3ビットデータをビットライン11−0〜11−2へ供給し、画素20BのVth補正後、より高いVdatでデータを書き込み、移動度補正を行うという2段階でデータを書き込む。このようにサブ画素を設け、共通のDACを備えることで各サブ画素のDACのビット数を削減でき、画素回路をコンパクトにすることができる。サブ画素の数を3つ、もしくはそれ以上としてもよく、その場合にはさらにDACのビット数を省略できるか、階調数を低規模なDACで増加させることができる。
【0054】
また、サブ画素の発光面積を上位ビット表示のサブ画素20Aと下位ビット表示のサブ画素20Bとで変えてもよい。例えば上位ビットのサブ画素20Aを下位ビットのサブ画素20Bより8倍程度大きくするとよい。こうすると、上位ビットのサブ画素20Aの電流密度を抑制でき、有機EL素子の劣化を防ぐことができる。下位ビットのサブ画素20Bはそもそも電流ストレスが小さいため、開口面積を必要以上に確保する必要はない。
【0055】
開口面積が上位のサブ画素と下位のサブ画素で同じであっても、交互に上位と下位を切り替えることで劣化の程度を均一化してもよい。例えば奇数フレームではサブ画素20Aを上位ビット画素として多く電流を流し、サブ画素20Bを下位ビット画素として少ない電流で駆動する一方、偶数フレームではサブ画素20Bを上位ビット画素として多く電流を流し、サブ画素20Aを下位ビット画素として少ない電流で駆動すると交互に均一な電流が流れるため、劣化もサブ画素間で均一となる。
【0056】
図5のようにサブ画素を導入する利点は画素回路の簡略化だけでなく、擬似的に階調数を向上できる点にもある。図6にはその一例が示されている。図6の階調Nと階調N+1は6ビット階調表示時の連続する階調であり、下位ビット表示サブ画素20Bの階調のインクリメントにより表示されている。サブ画素20Bの階調を隣接する上下左右のサブ画素20Bとで異なる値とすることにより、本来は再現できない階調を擬似的に表示できる。例えば、アドレス1行1列目のサブ画素20Bとアドレス2行2列目のサブ画素20Bを+1インクリメントすることで、左上の2×2のマトリクスでは隣接画素との平均値で+1/2インクリメントした表示と同等の効果を得ることができる(N+1/2)。アドレス1行1列目のサブ画素20Bのみ+1インクリメントすれば左上の2×2のマトリクスは+1/4インクリメントした表示となるし(N+1/4)、アドレス1行1列、2行1列、2行2列目のサブ画素20Bを+1インクリメントすれば左上の2×2のマトリクスは+3/4インクリメントした表示と同等の効果を得ることができる(N+3/4)。つまり、階調表示性能が擬似的に4倍増加、すなわち6ビットのDACで8ビット階調に近い表示が可能になる。インクリメントする位置をフレーム単位で切り替えると、複数のフレームでインクリメントによる発光が平滑化されるため、点灯画素が目立たなくなる。例えばN+1/4の例では、アドレス1行1列目のインクリメントサブ画素が次のフレームにはそれを含む2×2のマトリクスのいずれかのサブ画素に交代し、4フレーム後に再び1行1列目に点灯順が戻るように制御されると点灯が分散されて擬似階調によるパターンが目立たなくなる。
【0057】
このような表示方法により、簡略された回路構成でも表示性能を向上させることができる。また、隣接画素を2×2からさらに3×3のマトリクスに広げてより階調数を増加させることも可能であるし、サブ画素20Bの+1のインクリメントを+2、+3とさらに増加させて調整することも可能である。あるいは上位ビットサブ画素20Aを用いて同様な方法により隣接画素間で擬似階調を生成してもよいし、上位ビット画素20Aの擬似階調と下位ビット画素20Bの擬似階調を組み合わせて表示してもよい。
【0058】
図7には、DACがさらに簡略化された別のDAC内蔵画素回路の例が示されている。図7の例では3ビットに簡略化されたDACが内蔵されているが、サブフレームを用いてさらに多ビット化する駆動方法が適用される。図8にはそのサブフレームの一例が示されている。図8(A)には均等な表示期間が割り当てられた2つのサブフレームで6ビット表示を行う場合、図8(B)は同様に均等な表示期間が割り当てられた4サブフレームで12ビット表示を行う場合の例が示されている。
【0059】
図8(A)の6ビット表示を行う場合、フレーム期間は2つのサブフレームに分割され、第1のサブフレームで上位ビット表示、第2のサブフレームで下位ビット表示を行う。まず、第1サブフレームにおいて、ビットライン11−0〜11−2に上位ビットデータを供給し、Vth補正、データ書き込み、移動度補正を行って、上位ビット表示を行う。データ書き込みの際には、Vdatをより低めに設定し、駆動トランジスタ2が上位ビット表示に必要な電流を流せるように、イネーブル電圧Vref−Vdatを適切な値に設定する。続く第2サブフレームにおいては、ビットライン11−0〜11−2に下位ビットデータを供給し、同様にVth補正、データ書き込み、移動度補正を行って、下位ビット表示を行う。データ書き込みの際には、Vdatはより高めに設定され、駆動トランジスタ2が下位ビット表示に適切な電流を流せるようにイネーブル電圧Vref−Vdatが設定される。つまり図8(A)の6ビット表示例では、上位ビット表示時には下位ビット表示時に対して8倍の電流を有機EL素子に流すようにVdatは設定される。
【0060】
図8(B)のように4サブフレームを用いることでさらに多階調化が可能となる。つまり3ビットのDACを用いて12ビット階調を生成できる。第1サブフレームでは12ビットのうち上位のビット11〜9、第2サブフレームでは次のビット8〜6、第3サブフレームではその次のビット5〜3、第4サブフレームでは下位のビット2〜0を表示する。各サブフレームではビットライン11−0〜11−2に対応する3ビットデータが供給され、Vth補正、データ書き込み、移動度補正が行われ、分割された3ビットの階調で表示が行われる。また、データ書き込み時にはVdatはそれぞれのサブフレームで異なる値が設定される。上位ビットのサブフレームではVdatは最も低く、ビットが下位に移るにしたがってVdatの値は高くなる。すなわちイネーブル電圧Vref−Vdatが小さくなっていく。こうすることで各3ビット表示時に電流が適切な値に設定され、その電流比は上位ビットから、512:64:8:1となる。
【0061】
図8(A)、(B)のようにサブフレームは必ずしも均等な期間でなくてもよく、任意の期間に設定してもよい。例えば、図8(C)のように、3つのサブフレームで9ビット表示を行う場合、第1サブフレームの期間を第2、第3サブフレームより長く、例えば2倍とすると、第1サブフレームでは、第2サブフレームの電流で最上位ビットを表示できる。そのため、書き込み時のVdat、すなわちイネーブル電圧Vref−Vdatは第1、第2サブフレームで等しくでき、データイネーブルライン14を駆動する選択ドライバ21が用意する電圧レベルの数を簡略化できる。つまり、図8(A)では2レベルのVdatが必要なのに対して、図8(B)では4レベル必要になるが、図8(C)では2レベルで9ビット階調を表示できるようになる。
【0062】
図8(A)、(B)、(C)のようにサブフレームを導入して多階調化すると、DACのビット数を少なくできるため、より画素回路を簡略化できる点で有利であるが、サブフレームを用いるため、フレームメモリが必要となる。従って、外部の制御ICやシステムにフレームメモリが導入され、各サブフレームに対応するビットデータがサブフレームのタイミングで出力されるように制御することが求められる。
【0063】
このようにDACを画素に導入することで、ビットライン11にデジタルデータを入力すれば、駆動トランジスタ2のゲート端子にはそのデジタルデータがアナログ変換されて与えられ、かつVthと移動度が補正された電位が得られるため、データドライバ23をデジタル回路のみで構成可能となる。すなわち有機ELディスプレイをデジタル回路のみで構成できるようになり、ドライバICなどの外部のICを省略できるかもしくはドライバICのさらなる簡略化が可能となる。
【0064】
以上の内容は低温ポリシリコンTFTを用いた有機ELディスプレイのみならず、アモルファスシリコンTFTを用いても同様な効果を得ることができるし、それ以外の例えば酸化物半導体などで構成されるTFTを用いることも可能である。また、有機ELディスプレイに限らず、その他液晶や電子ペーパーなどの異なる表示特性を有するディスプレイにも応用が可能である。
【0065】
図9には、液晶や電子ペーパーなど、電圧で透過率や反射率などの光学特性が制御される表示素子(電圧制御表示素子)31を含む画素40に6ビットのDACを内蔵した画素回路の例が示されている。容量性の表示素子31は一端が共通電極32(対向電極に相当し、全画素共通電位Vcomが与えられる)に対応し、他端は選択トランジスタ3のソース端子に接続されている。このソース端子には一端が共通電極32に対応する保持容量8の他端も接続されているため、保持容量8は表示素子31と並列に構成された容量として作用する。つまり、保持容量8は表示素子31に与える電位差を一定期間保持し、表示素子31に同じ電位差をその期間安定的に与え続けることができる。なお、保持容量8の一端は対向電極でなくても、他の配線に接続されていてもよい。
【0066】
選択トランジスタ3のドレイン端子には、ゲート端子がそれぞれビットライン11−0〜11−5に接続され、ソース端子がそれぞれカップリング容量7−0〜7−5の一端に接続されたビットトランジスタ6−0〜6−5のドレイン端子、並びにリセットトランジスタ4のドレイン端子が接続されており、選択トランジスタ3のゲート端子は選択ライン13に接続されてオンオフが制御される。カップリング容量7−0〜7−5の他端はデータイネーブルライン14に接続され、ビットライン11−0〜11−5の状態により、アクティブになる容量値Ccが制御される。つまり、カップリング容量7−0〜7−5の容量値C0〜C5の比は図2の例と同様、C0:C1:C2:C3:C4:C5=1:2:4:8:16:32と与えられているので、ビットデータに比例してカップリング容量値Ccは制御される。
【0067】
リセットトランジスタ4のソース端子は共通電位Vcomが与えられる参照ライン19に接続され、またゲート端子はリセットライン15に接続されてオンオフが制御される。
【0068】
図9の例では選択ライン13及びデータイネーブルライン14は第1選択ドライバ21、リセットライン15は第2選択ドライバ22で駆動されるが、それらは単一の選択ドライバで駆動されてもよい。
【0069】
各ラインの駆動方法並びに制御タイミングは図10に示されている。まず、データドライバ23からデータライン18を介して順に出力される各ビットデータが、マルチプレクスライン17−0〜17−5に与えられる切替え信号に基づいてオンオフされるマルチプレクサ12−0〜12−5によって切り替えられ、対応するビットライン11−0〜11−5に供給される。ここでは図2と同様の“22(010110)”のビットデータが入力されているため、ビットライン11−0〜11−5には例えば上位ビットから0→1→0→1→1→0の順にビットデータが切り替えられて転送され、各ビットラインは図10のような状態になる。これにより、アクティブなカップリング容量が確定し、図2の場合と同様に容量値Cc=22C0のカップリング容量が得られる。
【0070】
この状態で、データイネーブルライン14にVrefを供給しながら、選択ライン13及びリセットライン15をHighとすると、選択トランジスタ3とリセットトランジスタ4がオンするため、保持容量8及びカップリング容量7がリセットされる。このとき、参照ライン19及び共通電極32には一定電位Vcomが供給されているため、保持容量8にはゼロ、カップリング容量7(ここではアクティブなカップリング容量7−1、7−2、7−4)にはVcom−Vrefの電位差が現れる。
【0071】
続いてリセットライン15をLowとして、リセットトランジスタ4をオフした後、データイネーブルライン14をVdatへ遷移させると、選択トランジスタ3のソース電位Vs、すなわち保持容量8の一端の電位は式11のようになる。
【数11】
(式11)
【0072】
ただし、表示素子31の容量は保持容量8と比較して十分小さいと仮定し、ここでは無視している。その結果、表示素子31の両端には式12の電位差Voptが与えられ、この電位差に基づいて光学特性が制御される。
【数12】
(式12)
【0073】
式12から明らかなように、カップリング容量値Ccを制御することで表示素子31の電位差Voptを制御できることが分かる。また、データイネーブルライン14の電位差Vdat−Vrefによってピーク電圧を制御できることも確認できる。つまり、Vdat−Vrefを大きくすればVoptのピークは大きくなり、小さくすればVoptのピークは小さくなる。さらにピークを小さくし、ピーク電位差をマイナスに反転させることも可能である。
【0074】
この反転させる機能は液晶を駆動する際に都合がよい。なぜなら表示素子31が液晶の場合には、一定周期で交流駆動する必要があるためである。これは、式12で示されるように、Vdat−Vrefのイネーブル電圧を制御することにより、容易に実現できる。つまり、奇数フレームではVdat−Vref>0となるVdatを与え、偶数フレームではVdat−Vref<0なるVdatを与えればフレーム単位に液晶に与えられる駆動電圧が交流化するため、液晶を適切に制御できる(フレーム反転駆動)。ライン単位にこの制御を切り替える、すなわち奇数ラインではVdat−Vref>0なるVdatを与え、偶数ラインではVdat−Vref<0なるVdatを与えればライン周期で交流化され、なおかつ次のフレームの偶数ラインでVdat−Vref>0なるVdat、奇数ラインでVdat−Vref<0なるVdatを切り替えて与えることにより、フレーム単位でも交流化され、液晶が適切に動作するように制御できる(ライン反転駆動)。このような制御をフレーム単位で切り替えることで交流化が維持され、液晶においても正常に映像表示がなされる。
【0075】
表示素子31が電気泳動素子の場合には、表示素子31に状態が記憶されるため、繰り返しデータを書き込む必要はなく、また交流化の必要もない。映像を書き換える時のみビットライン11−0〜11−5にビットデータを設定し、Voptを保持容量8に書き込めばよい。
【0076】
なお、この場合も図1の画素と同様に、カップリング容量7とビットトランジスタ6の配置を入れ替えてもよい。つまり、データイネーブルライン14にビットトランジスタ6のドレイン端子を接続し、そのソース端子にカップリング容量7の一端を接続する。カップリング容量7の他端はリセットトランジスタ4及び選択トランジスタ3のドレイン端子の接続点へ接続すればよい。
【0077】
図9の画素回路の場合でも同様に、DACをRGBの3画素で共有し、画素回路を簡略化することは可能である。図11はRGB画素(40R、40G、40B)で6ビットのDACを共有した例である。ビットトランジスタ6−0〜6−5のゲート端子はそれぞれビットライン11−0〜11−5に接続され、ソース端子は一端がデータイネーブルライン14に接続されたカップリング容量7−0〜7−5の他端に、ドレイン端子はRGB画素の選択トランジスタ3R、3G、3Bのドレイン端子に接続されて共有される。ビットトランジスタ6−0〜6−5のドレイン端子とRGB画素の選択トランジスタ3R、3G、3Bのドレイン端子の接続点には、ソース端子が参照ライン19に接続され、ゲート端子がリセットライン15に接続されたリセットトランジスタ4のドレイン端子が接続されており、リセットトランジスタ4は各画素のリセット時に共有される。各画素の選択トランジスタ3R、3G、3Bのソース端子と共通電極32の間には保持容量8R、8G、8Bと表示素子31R、31G、31Bが並列に配置されている。
【0078】
図11の画素を用いて例えばRGBの順にデータを書き込む場合、ビットライン11−0〜11−5にまずRのビットデータを設定し、データイネーブルライン14にVrefを供給しながら、対応する保持容量8Rとアクティブなカップリング容量7を選択トランジスタ3R及びリセットトランジスタ4をオンすることでリセットする。その後、リセットトランジスタ4をオフし、データイネーブルライン14をVrefからVdatに遷移させることでDA変換された電位Voptが保持容量8Rに反映され、選択トランジスタ3Rをオフすることで電位が確定し、次にアクセスされるまで保持される。同様な動作をGとBで行えば、各フルカラー画素で1つのDACを共有して所望の映像データを書き込むことができる。
【0079】
図12のように、1つの画素(RGBいずれかの画素)に複数のサブ画素を設けてDACを共有してもよい。図12は1画素内に2つのサブ画素(40A、40B)が設けられている例であるが、さらに多くのサブ画素を設けることも可能である。
【0080】
ビットトランジスタ6−0〜6−2のゲート端子はビットライン11−0〜11−2に接続され、ソース端子は一端がデータイネーブルライン14に接続されたカップリング容量7−0〜7−2の他端に接続され、ドレイン端子はサブ画素40A、40Bの選択トランジスタ3A及び3Bのドレイン端子に接続されて共有される。その接続点には、ソース端子が参照ライン19、ゲート端子がリセットライン15に接続されたリセットトランジスタ4のソース端子が接続されており、リセットトランジスタ4はサブ画素のリセット時に共有される。
【0081】
図12において、第1サブ画素40Aは上位3ビット、第2サブ画素40Bは下位3ビットの表示を担当する。まず、上位3ビットデータがビットライン11−0〜11−2に設定されると、カップリング容量7の容量値が決定される。次にデータイネーブルライン14をVrefに設定した状態で、第1サブ画素40Aの選択トランジスタ3Aとリセットトランジスタ4をオンすることで、カップリング容量7と保持容量8Aをリセットする。その後リセットトランジスタ4はオフされ、データイネーブルライン14がVrefからVdatへ変化すると保持容量8Aの一端には上位3ビットがDA変換されたVoptが現れ、選択トランジスタ3Aをオフすることでその電位が保持容量8Aに保持される。
【0082】
上位3ビットの書き込みが終わると続いて下位3ビットの書き込みが開始される。下位3ビットデータがビットライン11−0〜11−2に設定され、カップリング容量7の容量値が決定されると、同様なリセット動作が行われ、データイネーブルライン14がVrefからVdatに変化することで第2サブ画素40Bの保持容量8BにVoptが書き込まれる。ここで、第1サブ画素40Aにデータを書き込む場合と第2サブ画素40Bにデータを書き込む場合とではデータイネーブルライン14に与えられるVdatは異なる値が設定されている。これは図5の場合と同様な理由で、第1サブ画素40Aは上位3ビット表示のため、下位3ビットを表示する第2サブ画素40Bに対し8倍の電圧を表示素子31に印加しなければならないためである。Vdatの電位を変えることでピーク電位を容易に変えられる。
【0083】
図12のサブ画素を積極的に活用すると図6のように擬似的に階調数を増加させることも可能である。下位ビットのサブ画素40Bを隣接画素で異なる値とし、人間の視覚が平滑化する作用を利用することでDAC回路を省略しながらも、多階調化が可能となる。
【0084】
サブフレームを用いれば図13のようにDACをさらに簡略化することも可能である。図13には3ビットのDACが画素内に構成されているが、図8のように複数のサブフレームを利用することで表示に十分な多階調化を実現することができる。図8(A)のように均等な期間のサブフレームを2つ導入すると、第1サブフレームで上位3ビット表示を行い、第2サブフレームで下位3ビット表示を行うことで6ビット表示が可能となる。第1サブフレームでは、上位ビットデータをビットライン11−0〜11−2に供給し、リセット後に高いイネーブル電圧Vdatをデータイネーブルライン14に与える。第2サブフレームでは下位ビットデータをビットライン11−0〜11−2に供給してリセットを行い、低いVdatをデータイネーブルライン14に与えることで、サブフレームに応じたVoptが表示素子31に印加される。図8(B)のようにサブフレームを増加させるとさらに多階調化が可能となるし、図8(C)のようにサブフレーム期間を調整すれば、イネーブル電圧を多種備える必要がなくて済み、第1選択ドライバ21を簡略化しやすい。ただし、図7の例と同様、サブフレームを用いる限り、フレームメモリの導入が不可欠であり、サブフレームに同期したデータ処理が必要となる。
【0085】
このように、画素内にDACを内蔵することで、周辺回路をすべてデジタル回路で構成することが可能になり、外部のICを削減できるため、ディスプレイの低コスト化につながる。ディスプレイ単体が低コスト化すると表示デバイスの多機能化がしやすくなる。例えば、本実施形態の構成を導入することで有機ELディスプレイが低コスト化すれば、1つの端末に複数のディスプレイを導入することが容易となり、複数の種類のディスプレイを端末の表示内容に応じて切り替えることができるようになるため、映像を効果的に表示することが可能となる。
【0086】
図14にはこの考え方を導入したデュアルディスプレイ50が示されている。図14のデュアルディスプレイ50には片面に第1のディスプレイとして例えば有機ELディスプレイが導入され、その裏面に第2のディスプレイとして例えば電気泳動素子による電子ペーパーが導入されている。すなわち、両面を表示画面として用いることができる。両者、画素内に本実施形態のDACが導入されているため、周辺回路はすべてデジタル回路で構成でき、ドライバICは必要ない。
【0087】
制御回路は、デジタルの映像信号や制御信号を第1、第2ディスプレイに送信するだけでなく、映像を第1、第2どちらのディスプレイに供給するかを切り替える。この制御回路はデュアルディスプレイモジュールの中に組み込まれるか、外部のシステムがこの機能を提供する。例えば映像を有機ELディスプレイに表示する場合には制御回路は映像信号を第1ディスプレイ用フレキシブルケーブルに送り、第1ディスプレイが受信する。その間、第2ディスプレイには映像信号は供給されないため、表示は行われない。反対に電子ペーパーに映像を表示する場合には、制御回路は第2ディスプレイ用フレキシブルケーブルに映像を送信し、第2ディスプレイが映像を受信する。この間、有機ELディスプレイは映像を表示しないため、電力を消費しないように電源をオフする。
【0088】
このように制御することで余計な電力を消費することなく、効果的にデュアルディスプレイ50を制御することができる。
【0089】
デュアルディスプレイ50は、自発光の有機ELディスプレイと反射型の電子ペーパーを一つのディスプレイモジュールに組み込むことで屋内と屋内での視認性を向上させることができ、消費電力を効果的に低減することができる。屋内では周辺の明るさが比較的暗いこともあり、自発光の有機ELの方が視認性が高いが、屋外になると反射型の電子ペーパーの方が低消費電力であり、視認性も高い。屋外であっても、夜になると電子ペーパーでは視認性が悪くなるため、有機ELの方に映像表示を切り替えると視認性が向上できる。このように、ディスプレイ単体では表示素子に由来する長所と短所のため、様々な用途に対応することが困難であったが、複数の異なる表示特性を有するディスプレイを備えると低消費電力でかつ視認性の高いディスプレイシステムを構築することができる。
【0090】
DACを画素内に導入することでディスプレイ単体が低コストに作製できるようになれば、デュアルディスプレイ50を構成するコストを抑制することができる。なお、図14ではデュアルディスプレイ50を構成する単体のディスプレイは有機ELと電子ペーパーを例としたが、片方に液晶を導入してもよいし、両者有機ELであってもよい。
【0091】
以上説明したように、本実施形態によれば、画素回路において、デジタルデータを受け付け、これをアナログ信号に変換して、駆動トランジスタのゲートに印加したり、表示素子に印加することができる。従って、データドライバについても、トランジスタの特性のバラツキの影響を抑えることができ、すべてのドライバをTFTで作製することが可能となる。
【符号の説明】
【0092】
1 表示素子(有機EL素子)、2 駆動トランジスタ、3 選択トランジスタ、4 リセットトランジスタ、5 発光制御トランジスタ、6 ビットトランジスタ、7 カップリング容量、8 保持容量、9 電源ライン、10 カソード電極、11 ビットライン、12 マルチプレクサ、13 選択ライン、14 データイネーブルライン、15 リセットライン、16 発光制御ライン、17 マルチプレクスライン、18 データライン、19 参照ライン、20,40 画素、21 第1選択ドライバ、22 第2選択ドライバ、23 データドライバ、31 表示素子、50 デュアルディスプレイ。
【技術分野】
【0001】
本発明は、画素回路および表示装置に関する。
【背景技術】
【0002】
有機ELは自発光型であることから、コントラストが高く、応答が早いため、映像を高画質に表示できる次世代ディスプレイとしての応用が期待されている。有機EL素子はパッシブマトリクスで駆動される場合もあるが、最近では高解像化に有利な薄膜トランジスタ(TFT)を用いたアクティブマトリクス型が普及しつつある。有機EL素子を安定して、長時間駆動し続けるため、低温ポリシリコンなどの高性能な薄膜トランジスタ(TFT)が用いられてディスプレイは作製されるが、低温ポリシリコンTFTは製造コストが高く、低コストに大型化することは現状では困難であると考えられている。そのため、低温ポリシリコンTFTは主に小型向けに実用化が進んでいる。
【0003】
一方で、低温ポリシリコンTFTは移動度が高く、長時間安定動作するため、画素のみならず、高速で動作する駆動回路にも用いることができる。そこで、画素と同じガラス基板上に選択ラインやデータラインを駆動する駆動回路(ドライバ)を形成することにより、ドライバICなどの電子部品の一部を省略し、総合的なコスト削減を図っている。
【0004】
ところが、低温ポリシリコンTFTはVth(閾値)や移動度の特性ばらつきが顕著であるため、有機ELを駆動するTFTを飽和領域(定電流駆動)で用いる場合には、画素内に補正回路を導入するのが一般的である。例えば特許文献1に開示されているように、複数のトランジスタを用いて駆動トランジスタのVthを補正することで、駆動トランジスタの特性の違いによる表示の不均一を改善できる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表2002−514320号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
この従来技術では、画素にアナログの電気信号(例えばアナログ電位)を供給するのは概ねドライバICである。なぜなら、前述のように特性ばらつきの顕著な低温ポリシリコンTFTを用いて均一なアナログ電位が得られるドライバをガラス基板上に構成することは難しいからである。従って、低温ポリシリコンTFTでドライバを形成する場合、専ら選択ドライバのように選択、非選択を切り替えるデジタル回路に用いられているのが現状である。さらなる低コスト化のためには、すべてのドライバをTFTで作製し、ドライバICを削減することが望まれている。
【課題を解決するための手段】
【0007】
本発明は、各画素について、複数ビットの表示データによって表示が制御される表示装置の画素回路であって、少なくとも2つの設定電位に設定されるデータイネーブルラインに接続される複数のカップリング容量と、複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、を有する。
【0008】
また、前記表示素子は、有機EL素子であり、この有機EL素子に電流を供給する駆動トランジスタを含み、この駆動トランジスタのゲート電圧を前記カップリング容量の合計容量に蓄積される電圧に応じて決定することで、前記有機EL素子の駆動電流を制御することが好適である。
【0009】
また、前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記駆動トランジスタのゲートの接続を制御する選択トランジスタと、前記駆動トランジスタのソース・ゲート間を接続する保持容量と、前記駆動トランジスタのソース・ドレイン間の接続を制御するリセットトランジスタと、前記駆動トランジスタのドレインと前記有機EL素子との接続を制御する発光制御トランジスタと、をさらに含み、前記発光制御トランジスタをオフした状態で、前記リセットトランジスタをオンすることで、前記保持容量に前記駆動トランジスタの閾値電圧に対応する電圧を保持させ、その後前記複数のカップリング容量の合計容量に蓄積される電圧を駆動トランジスタのゲートに印加することが好適である。
【0010】
また、前記表示素子は、電圧制御表示素子であり、この電圧制御表示素子に前記カップリング容量の合計容量に蓄積される電圧を印加することが好適である。
【0011】
また、前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記電圧制御表示素子の接続を制御する選択トランジスタと、前記電圧制御表示素子に並列接続された保持容量と、前記選択トランジスタと前記複数のカップリング容量との接続点と一定電圧源との接続を制御するリセットトランジスタと、をさらに含み、前記リセットトランジスタをオンし、前記複数のカップリング容量の両端に同一電圧を供給することで前記複数のカップリング容量の充電電圧をリセットし、その後前記リセットトランジスタをオフし前記選択トランジスタをオンした状態で、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧制御表示素子に印加するが好適である。
【0012】
また、本発明は、マトリクス状に配置された各画素に表示素子を有する表示装置であって、少なくとも2つの設定電位に設定されるデータイネーブルラインと、複数ビットの表示データをビット毎に伝達する複数のビットラインと、を含むと共に、予め定められた数の画素の中の1つの画素は、前記データイネーブルラインに接続される複数のカップリング容量と、複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、を含み、各画素は、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、を含む。
【0013】
また、前記予め定められた数は、1つであり、各画素が複数のカップリング容量と、複数のビットトランジスタを含むことが好適である。
【0014】
また、前記予め定められた数は、複数であり、1つの画素の複数のカップリング容量と、複数のビットトランジスタにより、他の画素についての表示素子を駆動するための電圧を蓄積することが好適である。
【0015】
また、前記1つの画素と、他の画素は互いに色の異なる表示画素であることが好適である。
【0016】
また、前記1つの画素と、他の画素は、データの上位ビットの表示を行う画素と、下位ビット表示を行う画素であることが好適である。
【発明の効果】
【0017】
本発明によれば、画素にDA変換機能を持たせたため、表示領域の外側に配置するデータドライバにおいてトランジスタの閾値のバラツキを考慮する必要が無くなり、TFTでドライバを構成することが容易になる。
【図面の簡単な説明】
【0018】
【図1】実施形態の画素回路及びそれを含む表示装置の概略構成を示す図である。
【図2】画素回路の動作を示すタイミングチャートである。
【図3】イネーブル電圧を3〜5Vまで変化させた際のDA変換特性を示す図である。
【図4】DA変換部をRGB画素(20R、20G、20B)で共有する画素回路の構成を示す図である。
【図5】DA変換部をサブ画素において共有する画素回路の構成を示す図である。
【図6】サブ画素の表示状態を説明する図である。
【図7】サブフレームを利用する場合の画素回路の構成例を示す図である。
【図8】図7の構成のサブフレームの表示例を示す図である。
【図9】表示素子が電圧制御素子である表示装置の概略構成を示す図である。
【図10】図9の画素回路の動作を示すタイミングチャートである。
【図11】DA変換部をRGB画素(20R、20G、20B)で共有する画素回路の構成を示す図である。
【図12】DA変換部をサブ画素において共有する画素回路の構成を示す図である。
【図13】サブフレームを利用する場合の画素回路の構成例を示す図である。
【図14】1つの端末に複数のディスプレイを導入する構成例を示す図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施形態について、図面に基づいて説明する。
【0020】
図1には、本実施形態のDAC内蔵画素回路及びそれを含む表示装置の概略が示されている。6ビットのDAC内蔵画素20において、表示素子としての有機EL素子1は、カソードが全画素共通のカソード電極10(VSSの一定電位が与えられる)に、アノードはゲート端子が発光制御ライン16に接続された発光制御トランジスタ5のドレイン端子に接続されている。発光制御トランジスタ5のソース端子は、ソース端子が電源ライン9(VDDの一定電位が与えられる)に接続された駆動トランジスタ2のドレイン端子に接続されており、その接続点には、ゲート端子がリセットライン15に接続されたリセットトランジスタ4のソース端子が接続されている。リセットトランジスタ4のドレイン端子は、ゲート端子がそれぞれビット0〜ビット5のビットライン11−0〜11−5に接続されたビットトランジスタ6−0〜6−5のドレイン端子、及びゲート端子が選択ライン13に接続された選択トランジスタ3のドレイン端子に接続されている。ビットトランジスタ6−0〜6−5のそれぞれのソース端子は、一端がデータイネーブルライン14に接続されたカップリング容量7−0〜7−5のそれぞれの他端に接続され、選択トランジスタ3のソース端子は駆動トランジスタ2のゲート端子と一端が電源ライン9に接続された保持容量8の他端に接続されている。ここで、カップリング容量7−0〜7−5の容量値はC0:C1:C2:C3:C4:C5=1:2:4:8:16:32となるように構成されている。
【0021】
選択ライン13及びデータイネーブルライン14は第1選択ドライバ21に駆動され、リセットライン15及び発光制御ライン16は第2選択ドライバに駆動される。選択ドライバ21、22は図1のように必ずしも第1、第2に分割する必要はなく、一つの選択ドライバで4本を駆動してもよい。
【0022】
ビットライン11−0〜11−5はそれぞれのビットラインがマルチプレクスライン17−0〜17−5によって制御されるマルチプレクサ12−0〜12−5を介してデータライン18に接続されており、データドライバ23からの出力がマルチプレクサ12−0〜12−5により切り替えられて、各ビットラインへ供給される。例えば、データドライバ23がビットデータをビット0からビット5まで連続して時分割出力する際、そのタイミングに合わせてマルチプレクスラインを17−0から17−5まで順に選択すると、それらのビットデータは対応するビットラインに供給され、ビットトランジスタ6−0〜6−5をそのビットデータに応じてオンオフする。
【0023】
このように、マルチプレクサ12を用いると、1本のデータライン18で6本のビットライン11−0〜11−5にアクセスできるため、データドライバ23の出力本数を削減できる。マルチプレクサ12−0〜12−5によりデータドライバ23の出力数を低減でき、データドライバ23を簡略化できるが、反対にマルチプレクサ12は省略することも可能である。つまり、データドライバ23の出力をビットラインと同じ数だけ用意し、直接ビットライン11−0〜11−5を接続してもよい。
【0024】
前述のように、マルチプレクサ12を用いてビットデータをそれぞれのビットライン11−0〜11−5に供給するとビットライン11−0〜11−5は、例えば図2のような状態になる(B0〜B5)。この例では、画素に入力されるビットデータは6ビット64階調のうちの“22(010110)”であり(括弧内はビット表示)、P型のトランジスタのオンオフと対応させるため、その補数データ“41(101001)”がデータドライバ23より出力され、各ビットラインに保持されている。つまり補数データの“0”はビットトランジスタ6をオンするLowの電位、“1”はビットトランジスタ6をオフするHighの電位を表す。これにより、データイネーブルライン14とのカップリング容量の合計値はCc=C1+C2+C4=22C0となる。
【0025】
画素の駆動方法を図2を参照して説明する。まず、データイネーブルライン14の電位をVrefとし、選択ライン13とリセットライン15がLowとされ、選択トランジスタ3及びリセットトランジスタ4がオンすると、駆動トランジスタ2のゲート端子とドレイン端子がダイオード接続され、有機EL素子1に電流が流れる。次に発光制御ライン16がHighとされ、発光制御トランジスタ5がオフすると、有機EL素子1に流れていた電流が遮断され、駆動トランジスタ2のドレイン電位は電流が流れなくなる電位、すなわちVthに近づいていく。保持容量8には最終電位であるVthが書き込まれ、カップリング容量7(この例では容量7−1、7−2、7−4の合計値Cc=22C0)には、データイネーブルライン14がVrefに維持されているため、Vref−(Vdd−Vth)が書き込まれる。
【0026】
次に選択ライン13をLowにしたまま、リセットライン15をHighとし、リセットトランジスタ4をオフしてカップリング容量7の電位を確定した後、データイネーブルライン14をVdat(Vdat<Vref)とすると駆動トランジスタ2のゲート電位は式1のようになる。
【数1】
(式1)
【0027】
従って、駆動トランジスタ2のゲート−ソース電位は式2のようになり、
【数2】
(式2)
駆動トランジスタ2のゲート−ソース間電位は、常にVthが加算された電位となる。
【0028】
この状態で選択ライン13をHighとし、選択トランジスタ3をオフすると駆動トランジスタ2のゲート電位が確定し、駆動トランジスタ2は式3に示されるドレイン電流Idsを流すように動作する。
【数3】
(式3)
ただし、
【数4】
(式4)
【0029】
ここで、μは移動度、Coxはゲート絶縁膜容量、W及びLはそれぞれトランジスタのチャネル幅とチャネル長である。
【0030】
式3、4から分かるように前述のVth補正により、ドレイン電流IdsはVthの影響がキャンセルされている。しかし、移動度μ(βに含まれる)はドレイン電流Idsのパラメータとして残るため、単にVth補正のみではそのばらつきの影響を排除できない。
【0031】
そこで、データイネーブルライン14をVdatに維持し、選択ライン13をHighとし、選択トランジスタ3をオフしたまま、リセットライン15をLowとしてリセットトランジスタ4を読み出し期間Δtの間だけオンすると、移動度μのばらつきの影響を受けたドレイン電流Idsがカップリング容量7に読み出される。ただし、Δtは駆動トランジスタ2が飽和領域で動作し続けるのに十分小さい期間である。読み出された電流は式5のように電圧に換算され、カップリング容量7に保持される。
【数5】
(式5)
【0032】
再度選択ライン13をLowとして選択トランジスタ3をオンすると、読み出されたドレイン電流による電位差ΔVが駆動トランジスタ2のゲート電位に反映され、そのゲート電位は式6のようにネガティブフィードバックがかかる(移動度補正)。
【数6】
(式6)
【0033】
すなわち、移動度μがばらつきによりやや大きいときはVth補正後のドレイン電流Idsが多くなりため、ΔVは大きくなり、移動度μがやや小さいときはVth補正後のドレイン電流Idsが少なくなるため、ΔVが小さくなる。その結果、最終的には移動度補正後のドレイン電流Ids’は式7のように表される。
【数7】
(式7)
【0034】
式5より、ΔVは読み出し期間Δtに依存するため、移動度補正後のドレイン電流Ids’も読み出し期間Δtに依存する。そこで、移動度μの変動(βの変動)に対して移動度補正後のドレイン電流Ids’をより安定化させる最適な読み出し期間Δtを導出する。
【0035】
式7をβで微分して整理すると式8のようになる。
【数8】
(式8)
【0036】
従って、式8の微分係数がゼロとなり、移動度μの変動に対してドレイン電流の変動が最も少ないΔtの条件は式9のように導出される。
【数9】
(式9)
【0037】
式7より、ΔVが大きくなるとドレイン電流Ids’は小さくなるが、Δtが式9を満たす場合、微分係数はゼロとなり、Ids’は極大値を示すため、電流の減少は最小限に抑えられる。
【0038】
式9を式7に代入して整理すると、最適に移動度補正された後のドレイン電流は式10のように求まる。
【数10】
(式10)
【0039】
ただし、実際にはΔtの制御、すなわち移動度補正時のリセットライン15のオン期間はライン単位で行われるため式9のようにカップリング容量値Ccに応じた最適な値を設定することができない。すなわち、1ラインにはビットデータに応じて異なるカップリング容量値Ccの画素(明るい画素と暗い画素)が存在するが、1ラインすべての画素に最適なΔtを設定することはできない。従って、Δtはカップリング容量値Ccがある値、例えばピーク電流の80%になるカップリング容量値Ccなど、ある基準値で最適な期間になるように設定する。
【0040】
このように、Vthと最適なΔtで移動度が補正された後は、選択ライン13がHighとなり、発光制御ライン16がLowとされることで有機EL素子1に電流が流れて発光する。これをすべてのラインで繰り返すと一画面分の補正が完了し、Vthや移動度のばらつきがキャンセルされた均一な映像が表示される。
【0041】
さて、図1のようにDACが内蔵された画素の場合、これまでの画素回路と異なり、ビットライン11−0〜11−5に保持されるビットデータによってビットトランジスタ6−0〜6−5がオンオフすることでカップリング容量値Ccが変化する。すなわち、ドレイン電流Ids’はCcの値によって制御される。ビットデータあるいはカップリング容量値Ccとドレイン電流Ids’の関係を式10に基づいて図示すると図3のようになる。これは図1の画素のDA変換特性を示している。
【0042】
図2の例では、ビットデータとして”22”が入力されているため、カップリング容量値Cc=22C0(Cc/C0=22)となり、それに対応したドレイン電流Ids’が決定される。
【0043】
図3には、Vref−Vdat、すなわちデータイネーブルライン14のイネーブル電圧を3〜5Vまで変化させた際のドレイン電流Ids’、すなわちDA変換特性も示されている。
【0044】
DA変換特性はビット0〜ビット5の容量値C0〜C5のカップリング容量7−0〜7−5を基板上に作製してしまうと決まってしまうが、ピーク電流はデータイネーブルラインのイネーブル電圧Vref−Vdatを変化させることで変えられることが分かる。これは所望のピーク電流を高く設定して画面を明るくしたり、低く設定して画面を暗くしたいときには都合がよい。なぜならDA変換特性はピーク電流を変化させても6ビットを維持できるため、画質を劣化させることなく、ピーク電流(明るさ)を変換することができるためである。
【0045】
さらに、式10より、カップリング容量値Ccと保持容量値Csの比を変えるとDA変換特性をも変えることができることが理解できる。カップリング容量値Ccを保持容量値Csと比較して大きくするとドレイン電流Ids’は上に凸のカーブとなるし、逆に小さくすると下に凸のカーブとなる。容量比を変えるとピークのドレイン電流Ids’も変化するが、これは前述のようにデータイネーブルライン14のイネーブル電圧で調整可能である。この機能は、一端が電源ライン9に接続された複数の保持容量8を設けておき、他端の接続を、トランジスタを設けて、それぞれのトランジスタを介して、駆動トランジスタ2のゲート端子に接続を切替れば容易に実現できる。
【0046】
なお、DAC内蔵画素20は、カップリング容量7−nとビットトランジスタ6−n(ただしn=0〜5)の配置を入れ替えて構成されてもよい。つまり、データイネーブルライン14にビットトランジスタ6−nのドレイン端子、そのソース端子にカップリング容量7−nの一端、その他端に選択トランジスタ3及びリセットトランジスタ4のドレイン端子の接続点を接続してもよい。あるいは、駆動トランジスタ2の移動度を補正する必要がない場合には、すなわちVthを補正するのみで足りる場合には、リセットトランジスタ4のドレイン端子を駆動トランジスタ2のゲート端子に接続して、DAC内蔵画素20が構成されていてもよい。
【0047】
図1ではすべてP型のトランジスタを用いたが、一部のトランジスタにN型を用いてもよいし、すべてN型で構成してもよい。その場合、図2の駆動波形の極性はトランジスタの極性に対応してHighとLowを反転させるとよい。
【0048】
図1の画素回路ではDACが各画素に配置されるため、やや複雑になり、有機EL素子1の発光面積の確保が難しくなる場合がある。そこで、図4のようにRGB画素(20R、20G、20B)でDACを共有すると、画素回路を簡略化できる。
【0049】
図4には、カップリング容量7−0〜7−5とビットトランジスタ6−0〜6−5で構成されるDACの一部をRGB画素で共有したフルカラー単位画素(RGBで構成される画素)の一例が示されている。フルカラー画素としてはRGBに加えてW(白)を追加する場合もある。RGB各画素の選択トランジスタ3R、3G、3Bのドレイン端子とリセットトランジスタ4R、4G、4Bのドレイン端子の接続点は、各ビットトランジスタ6−0〜6−5のソース端子に接続されている。データを書き込む際は、図2の手順を例えばRGBの順にそれぞれ行えばよい。つまり、R画素20RのVth補正、データ書き込み、移動度補正を行ってから、G画素20GのVth補正、データ書き込み、移動度補正を行ったのち、B画素20BのVth補正、データ書き込み、移動度補正が行われ、1ラインのフルカラー画素の書き込みが終了する。これは図1の画素がRGBの3画素分横に配置され、一度にRGBのデータ書き込みが行われるのに対して、RGBの1画素ずつ3回に分けて図2と同じ手順を繰り返すことで同様な効果を得るしくみである。
【0050】
Vth補正と移動度補正をそれぞれの画素で行うため、各色で合計3回必要となる反面、DACやその制御に必要なビットラインの数を大幅に省略できるため、画素がコンパクトに構成できる利点がある。なお、RGB各画素の書き込みの際、Vdatを各色で異なる電圧レベルとすることにより、RGBのピーク電流を変えることができる。この方法を用いると各色の色度値が製造過程でばらついても、各色のピーク電流を変えて所望のホワイトポイントに調整することができるため、画質を維持することが容易となる。
【0051】
図5には、サブ画素を用いてDACの一部を簡略化したDAC内蔵画素回路の一例が示されている。図5の例は1画素(RGBのいずれか)を2つのサブ画素20A、20Bに分割し、1つの3ビットのDACを2つのサブ画素で共有している。サブ画素20Aは上位ビットであるビット5〜3、サブ画素Bは下位ビットであるビット2〜0の表示を担当する。各サブ画素がそれぞれ上位ビットと下位ビットの表示を行うには、上位ビットデータと下位ビットデータでドレイン電流が8:1となるように生成されなければならないが、それを実現する方法はいくつか考えられる。まず、駆動トランジスタ2のサイズをサブ画素間で変える方法である。これにより、同じゲート電位でもドレイン電流を変化させることができる。例えば、駆動トランジスタ2Aのチャネル幅を駆動トランジスタ2Bの8倍とするかもしくはチャネル長を1/8とすれば、単純に電流は8倍になる。
【0052】
あるいは、駆動トランジスタ2のサイズは変えずに、図3で示したように、電流比をデータイネーブルライン14のイネーブル電圧を変えることで調整する方法でもよい。つまり、データイネーブルライン14のVrefを同じ値にしておき、データを書き込む際のデータイネーブルライン14のVdatを、画素20Aに書き込む際と画素20Bで書き込む際で異なる電位とする。画素20Aにデータを書き込む際のデータイネーブルライン14のVdatを画素20Bのときより低くして、イネーブル電圧Vref−Vdatを大きくし、電流比を8:1になるように調整すればよい。これによりVdatの電位を調整することで電流比を設定できるため、自由度が高く、操作性を向上できる。
【0053】
データの書き込みは、例えば、まず上位ビットに対応する画素20Aから、上位3ビットデータをビットライン11−0〜11−2へ供給し、Vth補正後、より低いVdatでデータを書き込み、移動度補正を行う。次いで下位3ビットデータをビットライン11−0〜11−2へ供給し、画素20BのVth補正後、より高いVdatでデータを書き込み、移動度補正を行うという2段階でデータを書き込む。このようにサブ画素を設け、共通のDACを備えることで各サブ画素のDACのビット数を削減でき、画素回路をコンパクトにすることができる。サブ画素の数を3つ、もしくはそれ以上としてもよく、その場合にはさらにDACのビット数を省略できるか、階調数を低規模なDACで増加させることができる。
【0054】
また、サブ画素の発光面積を上位ビット表示のサブ画素20Aと下位ビット表示のサブ画素20Bとで変えてもよい。例えば上位ビットのサブ画素20Aを下位ビットのサブ画素20Bより8倍程度大きくするとよい。こうすると、上位ビットのサブ画素20Aの電流密度を抑制でき、有機EL素子の劣化を防ぐことができる。下位ビットのサブ画素20Bはそもそも電流ストレスが小さいため、開口面積を必要以上に確保する必要はない。
【0055】
開口面積が上位のサブ画素と下位のサブ画素で同じであっても、交互に上位と下位を切り替えることで劣化の程度を均一化してもよい。例えば奇数フレームではサブ画素20Aを上位ビット画素として多く電流を流し、サブ画素20Bを下位ビット画素として少ない電流で駆動する一方、偶数フレームではサブ画素20Bを上位ビット画素として多く電流を流し、サブ画素20Aを下位ビット画素として少ない電流で駆動すると交互に均一な電流が流れるため、劣化もサブ画素間で均一となる。
【0056】
図5のようにサブ画素を導入する利点は画素回路の簡略化だけでなく、擬似的に階調数を向上できる点にもある。図6にはその一例が示されている。図6の階調Nと階調N+1は6ビット階調表示時の連続する階調であり、下位ビット表示サブ画素20Bの階調のインクリメントにより表示されている。サブ画素20Bの階調を隣接する上下左右のサブ画素20Bとで異なる値とすることにより、本来は再現できない階調を擬似的に表示できる。例えば、アドレス1行1列目のサブ画素20Bとアドレス2行2列目のサブ画素20Bを+1インクリメントすることで、左上の2×2のマトリクスでは隣接画素との平均値で+1/2インクリメントした表示と同等の効果を得ることができる(N+1/2)。アドレス1行1列目のサブ画素20Bのみ+1インクリメントすれば左上の2×2のマトリクスは+1/4インクリメントした表示となるし(N+1/4)、アドレス1行1列、2行1列、2行2列目のサブ画素20Bを+1インクリメントすれば左上の2×2のマトリクスは+3/4インクリメントした表示と同等の効果を得ることができる(N+3/4)。つまり、階調表示性能が擬似的に4倍増加、すなわち6ビットのDACで8ビット階調に近い表示が可能になる。インクリメントする位置をフレーム単位で切り替えると、複数のフレームでインクリメントによる発光が平滑化されるため、点灯画素が目立たなくなる。例えばN+1/4の例では、アドレス1行1列目のインクリメントサブ画素が次のフレームにはそれを含む2×2のマトリクスのいずれかのサブ画素に交代し、4フレーム後に再び1行1列目に点灯順が戻るように制御されると点灯が分散されて擬似階調によるパターンが目立たなくなる。
【0057】
このような表示方法により、簡略された回路構成でも表示性能を向上させることができる。また、隣接画素を2×2からさらに3×3のマトリクスに広げてより階調数を増加させることも可能であるし、サブ画素20Bの+1のインクリメントを+2、+3とさらに増加させて調整することも可能である。あるいは上位ビットサブ画素20Aを用いて同様な方法により隣接画素間で擬似階調を生成してもよいし、上位ビット画素20Aの擬似階調と下位ビット画素20Bの擬似階調を組み合わせて表示してもよい。
【0058】
図7には、DACがさらに簡略化された別のDAC内蔵画素回路の例が示されている。図7の例では3ビットに簡略化されたDACが内蔵されているが、サブフレームを用いてさらに多ビット化する駆動方法が適用される。図8にはそのサブフレームの一例が示されている。図8(A)には均等な表示期間が割り当てられた2つのサブフレームで6ビット表示を行う場合、図8(B)は同様に均等な表示期間が割り当てられた4サブフレームで12ビット表示を行う場合の例が示されている。
【0059】
図8(A)の6ビット表示を行う場合、フレーム期間は2つのサブフレームに分割され、第1のサブフレームで上位ビット表示、第2のサブフレームで下位ビット表示を行う。まず、第1サブフレームにおいて、ビットライン11−0〜11−2に上位ビットデータを供給し、Vth補正、データ書き込み、移動度補正を行って、上位ビット表示を行う。データ書き込みの際には、Vdatをより低めに設定し、駆動トランジスタ2が上位ビット表示に必要な電流を流せるように、イネーブル電圧Vref−Vdatを適切な値に設定する。続く第2サブフレームにおいては、ビットライン11−0〜11−2に下位ビットデータを供給し、同様にVth補正、データ書き込み、移動度補正を行って、下位ビット表示を行う。データ書き込みの際には、Vdatはより高めに設定され、駆動トランジスタ2が下位ビット表示に適切な電流を流せるようにイネーブル電圧Vref−Vdatが設定される。つまり図8(A)の6ビット表示例では、上位ビット表示時には下位ビット表示時に対して8倍の電流を有機EL素子に流すようにVdatは設定される。
【0060】
図8(B)のように4サブフレームを用いることでさらに多階調化が可能となる。つまり3ビットのDACを用いて12ビット階調を生成できる。第1サブフレームでは12ビットのうち上位のビット11〜9、第2サブフレームでは次のビット8〜6、第3サブフレームではその次のビット5〜3、第4サブフレームでは下位のビット2〜0を表示する。各サブフレームではビットライン11−0〜11−2に対応する3ビットデータが供給され、Vth補正、データ書き込み、移動度補正が行われ、分割された3ビットの階調で表示が行われる。また、データ書き込み時にはVdatはそれぞれのサブフレームで異なる値が設定される。上位ビットのサブフレームではVdatは最も低く、ビットが下位に移るにしたがってVdatの値は高くなる。すなわちイネーブル電圧Vref−Vdatが小さくなっていく。こうすることで各3ビット表示時に電流が適切な値に設定され、その電流比は上位ビットから、512:64:8:1となる。
【0061】
図8(A)、(B)のようにサブフレームは必ずしも均等な期間でなくてもよく、任意の期間に設定してもよい。例えば、図8(C)のように、3つのサブフレームで9ビット表示を行う場合、第1サブフレームの期間を第2、第3サブフレームより長く、例えば2倍とすると、第1サブフレームでは、第2サブフレームの電流で最上位ビットを表示できる。そのため、書き込み時のVdat、すなわちイネーブル電圧Vref−Vdatは第1、第2サブフレームで等しくでき、データイネーブルライン14を駆動する選択ドライバ21が用意する電圧レベルの数を簡略化できる。つまり、図8(A)では2レベルのVdatが必要なのに対して、図8(B)では4レベル必要になるが、図8(C)では2レベルで9ビット階調を表示できるようになる。
【0062】
図8(A)、(B)、(C)のようにサブフレームを導入して多階調化すると、DACのビット数を少なくできるため、より画素回路を簡略化できる点で有利であるが、サブフレームを用いるため、フレームメモリが必要となる。従って、外部の制御ICやシステムにフレームメモリが導入され、各サブフレームに対応するビットデータがサブフレームのタイミングで出力されるように制御することが求められる。
【0063】
このようにDACを画素に導入することで、ビットライン11にデジタルデータを入力すれば、駆動トランジスタ2のゲート端子にはそのデジタルデータがアナログ変換されて与えられ、かつVthと移動度が補正された電位が得られるため、データドライバ23をデジタル回路のみで構成可能となる。すなわち有機ELディスプレイをデジタル回路のみで構成できるようになり、ドライバICなどの外部のICを省略できるかもしくはドライバICのさらなる簡略化が可能となる。
【0064】
以上の内容は低温ポリシリコンTFTを用いた有機ELディスプレイのみならず、アモルファスシリコンTFTを用いても同様な効果を得ることができるし、それ以外の例えば酸化物半導体などで構成されるTFTを用いることも可能である。また、有機ELディスプレイに限らず、その他液晶や電子ペーパーなどの異なる表示特性を有するディスプレイにも応用が可能である。
【0065】
図9には、液晶や電子ペーパーなど、電圧で透過率や反射率などの光学特性が制御される表示素子(電圧制御表示素子)31を含む画素40に6ビットのDACを内蔵した画素回路の例が示されている。容量性の表示素子31は一端が共通電極32(対向電極に相当し、全画素共通電位Vcomが与えられる)に対応し、他端は選択トランジスタ3のソース端子に接続されている。このソース端子には一端が共通電極32に対応する保持容量8の他端も接続されているため、保持容量8は表示素子31と並列に構成された容量として作用する。つまり、保持容量8は表示素子31に与える電位差を一定期間保持し、表示素子31に同じ電位差をその期間安定的に与え続けることができる。なお、保持容量8の一端は対向電極でなくても、他の配線に接続されていてもよい。
【0066】
選択トランジスタ3のドレイン端子には、ゲート端子がそれぞれビットライン11−0〜11−5に接続され、ソース端子がそれぞれカップリング容量7−0〜7−5の一端に接続されたビットトランジスタ6−0〜6−5のドレイン端子、並びにリセットトランジスタ4のドレイン端子が接続されており、選択トランジスタ3のゲート端子は選択ライン13に接続されてオンオフが制御される。カップリング容量7−0〜7−5の他端はデータイネーブルライン14に接続され、ビットライン11−0〜11−5の状態により、アクティブになる容量値Ccが制御される。つまり、カップリング容量7−0〜7−5の容量値C0〜C5の比は図2の例と同様、C0:C1:C2:C3:C4:C5=1:2:4:8:16:32と与えられているので、ビットデータに比例してカップリング容量値Ccは制御される。
【0067】
リセットトランジスタ4のソース端子は共通電位Vcomが与えられる参照ライン19に接続され、またゲート端子はリセットライン15に接続されてオンオフが制御される。
【0068】
図9の例では選択ライン13及びデータイネーブルライン14は第1選択ドライバ21、リセットライン15は第2選択ドライバ22で駆動されるが、それらは単一の選択ドライバで駆動されてもよい。
【0069】
各ラインの駆動方法並びに制御タイミングは図10に示されている。まず、データドライバ23からデータライン18を介して順に出力される各ビットデータが、マルチプレクスライン17−0〜17−5に与えられる切替え信号に基づいてオンオフされるマルチプレクサ12−0〜12−5によって切り替えられ、対応するビットライン11−0〜11−5に供給される。ここでは図2と同様の“22(010110)”のビットデータが入力されているため、ビットライン11−0〜11−5には例えば上位ビットから0→1→0→1→1→0の順にビットデータが切り替えられて転送され、各ビットラインは図10のような状態になる。これにより、アクティブなカップリング容量が確定し、図2の場合と同様に容量値Cc=22C0のカップリング容量が得られる。
【0070】
この状態で、データイネーブルライン14にVrefを供給しながら、選択ライン13及びリセットライン15をHighとすると、選択トランジスタ3とリセットトランジスタ4がオンするため、保持容量8及びカップリング容量7がリセットされる。このとき、参照ライン19及び共通電極32には一定電位Vcomが供給されているため、保持容量8にはゼロ、カップリング容量7(ここではアクティブなカップリング容量7−1、7−2、7−4)にはVcom−Vrefの電位差が現れる。
【0071】
続いてリセットライン15をLowとして、リセットトランジスタ4をオフした後、データイネーブルライン14をVdatへ遷移させると、選択トランジスタ3のソース電位Vs、すなわち保持容量8の一端の電位は式11のようになる。
【数11】
(式11)
【0072】
ただし、表示素子31の容量は保持容量8と比較して十分小さいと仮定し、ここでは無視している。その結果、表示素子31の両端には式12の電位差Voptが与えられ、この電位差に基づいて光学特性が制御される。
【数12】
(式12)
【0073】
式12から明らかなように、カップリング容量値Ccを制御することで表示素子31の電位差Voptを制御できることが分かる。また、データイネーブルライン14の電位差Vdat−Vrefによってピーク電圧を制御できることも確認できる。つまり、Vdat−Vrefを大きくすればVoptのピークは大きくなり、小さくすればVoptのピークは小さくなる。さらにピークを小さくし、ピーク電位差をマイナスに反転させることも可能である。
【0074】
この反転させる機能は液晶を駆動する際に都合がよい。なぜなら表示素子31が液晶の場合には、一定周期で交流駆動する必要があるためである。これは、式12で示されるように、Vdat−Vrefのイネーブル電圧を制御することにより、容易に実現できる。つまり、奇数フレームではVdat−Vref>0となるVdatを与え、偶数フレームではVdat−Vref<0なるVdatを与えればフレーム単位に液晶に与えられる駆動電圧が交流化するため、液晶を適切に制御できる(フレーム反転駆動)。ライン単位にこの制御を切り替える、すなわち奇数ラインではVdat−Vref>0なるVdatを与え、偶数ラインではVdat−Vref<0なるVdatを与えればライン周期で交流化され、なおかつ次のフレームの偶数ラインでVdat−Vref>0なるVdat、奇数ラインでVdat−Vref<0なるVdatを切り替えて与えることにより、フレーム単位でも交流化され、液晶が適切に動作するように制御できる(ライン反転駆動)。このような制御をフレーム単位で切り替えることで交流化が維持され、液晶においても正常に映像表示がなされる。
【0075】
表示素子31が電気泳動素子の場合には、表示素子31に状態が記憶されるため、繰り返しデータを書き込む必要はなく、また交流化の必要もない。映像を書き換える時のみビットライン11−0〜11−5にビットデータを設定し、Voptを保持容量8に書き込めばよい。
【0076】
なお、この場合も図1の画素と同様に、カップリング容量7とビットトランジスタ6の配置を入れ替えてもよい。つまり、データイネーブルライン14にビットトランジスタ6のドレイン端子を接続し、そのソース端子にカップリング容量7の一端を接続する。カップリング容量7の他端はリセットトランジスタ4及び選択トランジスタ3のドレイン端子の接続点へ接続すればよい。
【0077】
図9の画素回路の場合でも同様に、DACをRGBの3画素で共有し、画素回路を簡略化することは可能である。図11はRGB画素(40R、40G、40B)で6ビットのDACを共有した例である。ビットトランジスタ6−0〜6−5のゲート端子はそれぞれビットライン11−0〜11−5に接続され、ソース端子は一端がデータイネーブルライン14に接続されたカップリング容量7−0〜7−5の他端に、ドレイン端子はRGB画素の選択トランジスタ3R、3G、3Bのドレイン端子に接続されて共有される。ビットトランジスタ6−0〜6−5のドレイン端子とRGB画素の選択トランジスタ3R、3G、3Bのドレイン端子の接続点には、ソース端子が参照ライン19に接続され、ゲート端子がリセットライン15に接続されたリセットトランジスタ4のドレイン端子が接続されており、リセットトランジスタ4は各画素のリセット時に共有される。各画素の選択トランジスタ3R、3G、3Bのソース端子と共通電極32の間には保持容量8R、8G、8Bと表示素子31R、31G、31Bが並列に配置されている。
【0078】
図11の画素を用いて例えばRGBの順にデータを書き込む場合、ビットライン11−0〜11−5にまずRのビットデータを設定し、データイネーブルライン14にVrefを供給しながら、対応する保持容量8Rとアクティブなカップリング容量7を選択トランジスタ3R及びリセットトランジスタ4をオンすることでリセットする。その後、リセットトランジスタ4をオフし、データイネーブルライン14をVrefからVdatに遷移させることでDA変換された電位Voptが保持容量8Rに反映され、選択トランジスタ3Rをオフすることで電位が確定し、次にアクセスされるまで保持される。同様な動作をGとBで行えば、各フルカラー画素で1つのDACを共有して所望の映像データを書き込むことができる。
【0079】
図12のように、1つの画素(RGBいずれかの画素)に複数のサブ画素を設けてDACを共有してもよい。図12は1画素内に2つのサブ画素(40A、40B)が設けられている例であるが、さらに多くのサブ画素を設けることも可能である。
【0080】
ビットトランジスタ6−0〜6−2のゲート端子はビットライン11−0〜11−2に接続され、ソース端子は一端がデータイネーブルライン14に接続されたカップリング容量7−0〜7−2の他端に接続され、ドレイン端子はサブ画素40A、40Bの選択トランジスタ3A及び3Bのドレイン端子に接続されて共有される。その接続点には、ソース端子が参照ライン19、ゲート端子がリセットライン15に接続されたリセットトランジスタ4のソース端子が接続されており、リセットトランジスタ4はサブ画素のリセット時に共有される。
【0081】
図12において、第1サブ画素40Aは上位3ビット、第2サブ画素40Bは下位3ビットの表示を担当する。まず、上位3ビットデータがビットライン11−0〜11−2に設定されると、カップリング容量7の容量値が決定される。次にデータイネーブルライン14をVrefに設定した状態で、第1サブ画素40Aの選択トランジスタ3Aとリセットトランジスタ4をオンすることで、カップリング容量7と保持容量8Aをリセットする。その後リセットトランジスタ4はオフされ、データイネーブルライン14がVrefからVdatへ変化すると保持容量8Aの一端には上位3ビットがDA変換されたVoptが現れ、選択トランジスタ3Aをオフすることでその電位が保持容量8Aに保持される。
【0082】
上位3ビットの書き込みが終わると続いて下位3ビットの書き込みが開始される。下位3ビットデータがビットライン11−0〜11−2に設定され、カップリング容量7の容量値が決定されると、同様なリセット動作が行われ、データイネーブルライン14がVrefからVdatに変化することで第2サブ画素40Bの保持容量8BにVoptが書き込まれる。ここで、第1サブ画素40Aにデータを書き込む場合と第2サブ画素40Bにデータを書き込む場合とではデータイネーブルライン14に与えられるVdatは異なる値が設定されている。これは図5の場合と同様な理由で、第1サブ画素40Aは上位3ビット表示のため、下位3ビットを表示する第2サブ画素40Bに対し8倍の電圧を表示素子31に印加しなければならないためである。Vdatの電位を変えることでピーク電位を容易に変えられる。
【0083】
図12のサブ画素を積極的に活用すると図6のように擬似的に階調数を増加させることも可能である。下位ビットのサブ画素40Bを隣接画素で異なる値とし、人間の視覚が平滑化する作用を利用することでDAC回路を省略しながらも、多階調化が可能となる。
【0084】
サブフレームを用いれば図13のようにDACをさらに簡略化することも可能である。図13には3ビットのDACが画素内に構成されているが、図8のように複数のサブフレームを利用することで表示に十分な多階調化を実現することができる。図8(A)のように均等な期間のサブフレームを2つ導入すると、第1サブフレームで上位3ビット表示を行い、第2サブフレームで下位3ビット表示を行うことで6ビット表示が可能となる。第1サブフレームでは、上位ビットデータをビットライン11−0〜11−2に供給し、リセット後に高いイネーブル電圧Vdatをデータイネーブルライン14に与える。第2サブフレームでは下位ビットデータをビットライン11−0〜11−2に供給してリセットを行い、低いVdatをデータイネーブルライン14に与えることで、サブフレームに応じたVoptが表示素子31に印加される。図8(B)のようにサブフレームを増加させるとさらに多階調化が可能となるし、図8(C)のようにサブフレーム期間を調整すれば、イネーブル電圧を多種備える必要がなくて済み、第1選択ドライバ21を簡略化しやすい。ただし、図7の例と同様、サブフレームを用いる限り、フレームメモリの導入が不可欠であり、サブフレームに同期したデータ処理が必要となる。
【0085】
このように、画素内にDACを内蔵することで、周辺回路をすべてデジタル回路で構成することが可能になり、外部のICを削減できるため、ディスプレイの低コスト化につながる。ディスプレイ単体が低コスト化すると表示デバイスの多機能化がしやすくなる。例えば、本実施形態の構成を導入することで有機ELディスプレイが低コスト化すれば、1つの端末に複数のディスプレイを導入することが容易となり、複数の種類のディスプレイを端末の表示内容に応じて切り替えることができるようになるため、映像を効果的に表示することが可能となる。
【0086】
図14にはこの考え方を導入したデュアルディスプレイ50が示されている。図14のデュアルディスプレイ50には片面に第1のディスプレイとして例えば有機ELディスプレイが導入され、その裏面に第2のディスプレイとして例えば電気泳動素子による電子ペーパーが導入されている。すなわち、両面を表示画面として用いることができる。両者、画素内に本実施形態のDACが導入されているため、周辺回路はすべてデジタル回路で構成でき、ドライバICは必要ない。
【0087】
制御回路は、デジタルの映像信号や制御信号を第1、第2ディスプレイに送信するだけでなく、映像を第1、第2どちらのディスプレイに供給するかを切り替える。この制御回路はデュアルディスプレイモジュールの中に組み込まれるか、外部のシステムがこの機能を提供する。例えば映像を有機ELディスプレイに表示する場合には制御回路は映像信号を第1ディスプレイ用フレキシブルケーブルに送り、第1ディスプレイが受信する。その間、第2ディスプレイには映像信号は供給されないため、表示は行われない。反対に電子ペーパーに映像を表示する場合には、制御回路は第2ディスプレイ用フレキシブルケーブルに映像を送信し、第2ディスプレイが映像を受信する。この間、有機ELディスプレイは映像を表示しないため、電力を消費しないように電源をオフする。
【0088】
このように制御することで余計な電力を消費することなく、効果的にデュアルディスプレイ50を制御することができる。
【0089】
デュアルディスプレイ50は、自発光の有機ELディスプレイと反射型の電子ペーパーを一つのディスプレイモジュールに組み込むことで屋内と屋内での視認性を向上させることができ、消費電力を効果的に低減することができる。屋内では周辺の明るさが比較的暗いこともあり、自発光の有機ELの方が視認性が高いが、屋外になると反射型の電子ペーパーの方が低消費電力であり、視認性も高い。屋外であっても、夜になると電子ペーパーでは視認性が悪くなるため、有機ELの方に映像表示を切り替えると視認性が向上できる。このように、ディスプレイ単体では表示素子に由来する長所と短所のため、様々な用途に対応することが困難であったが、複数の異なる表示特性を有するディスプレイを備えると低消費電力でかつ視認性の高いディスプレイシステムを構築することができる。
【0090】
DACを画素内に導入することでディスプレイ単体が低コストに作製できるようになれば、デュアルディスプレイ50を構成するコストを抑制することができる。なお、図14ではデュアルディスプレイ50を構成する単体のディスプレイは有機ELと電子ペーパーを例としたが、片方に液晶を導入してもよいし、両者有機ELであってもよい。
【0091】
以上説明したように、本実施形態によれば、画素回路において、デジタルデータを受け付け、これをアナログ信号に変換して、駆動トランジスタのゲートに印加したり、表示素子に印加することができる。従って、データドライバについても、トランジスタの特性のバラツキの影響を抑えることができ、すべてのドライバをTFTで作製することが可能となる。
【符号の説明】
【0092】
1 表示素子(有機EL素子)、2 駆動トランジスタ、3 選択トランジスタ、4 リセットトランジスタ、5 発光制御トランジスタ、6 ビットトランジスタ、7 カップリング容量、8 保持容量、9 電源ライン、10 カソード電極、11 ビットライン、12 マルチプレクサ、13 選択ライン、14 データイネーブルライン、15 リセットライン、16 発光制御ライン、17 マルチプレクスライン、18 データライン、19 参照ライン、20,40 画素、21 第1選択ドライバ、22 第2選択ドライバ、23 データドライバ、31 表示素子、50 デュアルディスプレイ。
【特許請求の範囲】
【請求項1】
各画素について、複数ビットの表示データによって表示が制御される表示装置の画素回路であって、
少なくとも2つの設定電位に設定されるデータイネーブルラインに接続される複数のカップリング容量と、
複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、
前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、
を有する画素回路。
【請求項2】
請求項1に記載の画素回路であって、
前記表示素子は、有機EL素子であり、
この有機EL素子に電流を供給する駆動トランジスタを含み、
この駆動トランジスタのゲート電圧を前記カップリング容量の合計容量に蓄積される電圧に応じて決定することで、前記有機EL素子の駆動電流を制御する画素回路。
【請求項3】
請求項2に記載の画素回路であって、
前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記駆動トランジスタのゲートの接続を制御する選択トランジスタと、
前記駆動トランジスタのソース・ゲート間を接続する保持容量と、
前記駆動トランジスタのドレインの接続を制御するリセットトランジスタと、
前記駆動トランジスタのドレインと前記有機EL素子との接続を制御する発光制御トランジスタと、
をさらに含み、
前記発光制御トランジスタをオフした状態で、前記リセットトランジスタをオンすることで、前記保持容量に前記駆動トランジスタの閾値電圧に対応する電圧を保持させ、その後前記複数のカップリング容量の合計容量に蓄積される電圧を駆動トランジスタのゲートに印加する画素回路。
【請求項4】
請求項1に記載の画素回路であって、
前記表示素子は、電圧制御表示素子であり、
この制御表示素子に前記カップリング容量の合計容量に蓄積される電圧を印加することを特徴とする画素回路。
【請求項5】
請求項4に記載の画素回路であって、
前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記制御表示素子の接続を制御する選択トランジスタと、
前記制御表示素子に並列接続された保持容量と、
前記選択トランジスタと前記複数のカップリング容量との接続点と一定電圧源との接続を制御するリセットトランジスタと、
をさらに含み、
前記リセットトランジスタをオンし、前記複数のカップリング容量の両端に同一電圧を供給することで前記複数のカップリング容量の充電電圧をリセットし、その後前記リセットトランジスタをオフし前記選択トランジスタをオンした状態で、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される制御表示素子に印加する画素回路。
【請求項6】
マトリクス状に配置された各画素に表示素子を有する表示装置であって、
少なくとも2つの設定電位に設定されるデータイネーブルラインと、
複数ビットの表示データをビット毎に伝達する複数のビットラインと、
を含むと共に、
予め定められた数の画素の中の1つの画素は、
前記データイネーブルラインに接続される複数のカップリング容量と、
複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、
を含み、
各画素は、
前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、
を含む表示装置。
【請求項7】
請求項6に記載の表示装置であって、
前記予め定められた数は、1つであり、各画素が複数のカップリング容量と、複数のビットトランジスタを含む表示装置。
【請求項8】
請求項6に記載の表示装置であって、
前記予め定められた数は、複数であり、1つの画素の複数のカップリング容量と、複数のビットトランジスタにより、他の画素についての表示素子を駆動するための電圧を蓄積する表示装置。
【請求項9】
請求項8に記載の表示装置であって、
前記1つの画素と、他の画素は互いに色の異なる表示画素である表示装置。
【請求項10】
請求項8に記載の表示装置であって、
前記1つの画素と、他の画素は、データの上位ビットの表示を行う画素と、下位ビット表示を行う画素である表示装置。
【請求項1】
各画素について、複数ビットの表示データによって表示が制御される表示装置の画素回路であって、
少なくとも2つの設定電位に設定されるデータイネーブルラインに接続される複数のカップリング容量と、
複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、
前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、
を有する画素回路。
【請求項2】
請求項1に記載の画素回路であって、
前記表示素子は、有機EL素子であり、
この有機EL素子に電流を供給する駆動トランジスタを含み、
この駆動トランジスタのゲート電圧を前記カップリング容量の合計容量に蓄積される電圧に応じて決定することで、前記有機EL素子の駆動電流を制御する画素回路。
【請求項3】
請求項2に記載の画素回路であって、
前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記駆動トランジスタのゲートの接続を制御する選択トランジスタと、
前記駆動トランジスタのソース・ゲート間を接続する保持容量と、
前記駆動トランジスタのドレインの接続を制御するリセットトランジスタと、
前記駆動トランジスタのドレインと前記有機EL素子との接続を制御する発光制御トランジスタと、
をさらに含み、
前記発光制御トランジスタをオフした状態で、前記リセットトランジスタをオンすることで、前記保持容量に前記駆動トランジスタの閾値電圧に対応する電圧を保持させ、その後前記複数のカップリング容量の合計容量に蓄積される電圧を駆動トランジスタのゲートに印加する画素回路。
【請求項4】
請求項1に記載の画素回路であって、
前記表示素子は、電圧制御表示素子であり、
この制御表示素子に前記カップリング容量の合計容量に蓄積される電圧を印加することを特徴とする画素回路。
【請求項5】
請求項4に記載の画素回路であって、
前記複数のビットトランジスタにより接続関係が制御された複数のカップリング容量と、前記制御表示素子の接続を制御する選択トランジスタと、
前記制御表示素子に並列接続された保持容量と、
前記選択トランジスタと前記複数のカップリング容量との接続点と一定電圧源との接続を制御するリセットトランジスタと、
をさらに含み、
前記リセットトランジスタをオンし、前記複数のカップリング容量の両端に同一電圧を供給することで前記複数のカップリング容量の充電電圧をリセットし、その後前記リセットトランジスタをオフし前記選択トランジスタをオンした状態で、前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される制御表示素子に印加する画素回路。
【請求項6】
マトリクス状に配置された各画素に表示素子を有する表示装置であって、
少なくとも2つの設定電位に設定されるデータイネーブルラインと、
複数ビットの表示データをビット毎に伝達する複数のビットラインと、
を含むと共に、
予め定められた数の画素の中の1つの画素は、
前記データイネーブルラインに接続される複数のカップリング容量と、
複数ビットの表示データに応じてオンオフがそれぞれ制御され、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する複数のビットトランジスタと、
を含み、
各画素は、
前記データイネーブルラインに設定される2つの設定電圧の差に応じて、前記カップリング容量の合計容量に蓄積される電圧に応じて動作する表示素子と、
を含む表示装置。
【請求項7】
請求項6に記載の表示装置であって、
前記予め定められた数は、1つであり、各画素が複数のカップリング容量と、複数のビットトランジスタを含む表示装置。
【請求項8】
請求項6に記載の表示装置であって、
前記予め定められた数は、複数であり、1つの画素の複数のカップリング容量と、複数のビットトランジスタにより、他の画素についての表示素子を駆動するための電圧を蓄積する表示装置。
【請求項9】
請求項8に記載の表示装置であって、
前記1つの画素と、他の画素は互いに色の異なる表示画素である表示装置。
【請求項10】
請求項8に記載の表示装置であって、
前記1つの画素と、他の画素は、データの上位ビットの表示を行う画素と、下位ビット表示を行う画素である表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−81267(P2011−81267A)
【公開日】平成23年4月21日(2011.4.21)
【国際特許分類】
【出願番号】特願2009−234584(P2009−234584)
【出願日】平成21年10月8日(2009.10.8)
【出願人】(510048417)グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー (95)
【氏名又は名称原語表記】GLOBAL OLED TECHNOLOGY LLC.
【住所又は居所原語表記】1209 Orange Street, Wilmington, Delaware 19801, United States of America
【Fターム(参考)】
【公開日】平成23年4月21日(2011.4.21)
【国際特許分類】
【出願日】平成21年10月8日(2009.10.8)
【出願人】(510048417)グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー (95)
【氏名又は名称原語表記】GLOBAL OLED TECHNOLOGY LLC.
【住所又は居所原語表記】1209 Orange Street, Wilmington, Delaware 19801, United States of America
【Fターム(参考)】
[ Back to top ]