発振回路
【課題】従来の発振回路は、発振信号を増幅させる電流等の影響で発振周波数の高速化が制限されるという問題があった。
【解決手段】本発明にかかる差動発振回路は、帰還ループ回路を備えた差動型の発振回路であって、帰還ループ回路上に縦続接続され、入力された一対の差動入力信号を遅延させて一対の差動出力信号として出力する遅延回路２〜５と、発振回路が発振起動状態か安定状態のいずれかにあるかを検出し、検出結果を示す検出信号ＶＳＴＰを出力する発振起動検出回路７と、を備える。さらに遅延回路２〜５は、発振起動検出回路７から出力された検出信号ＶＳＴＰに基づいて、差動出力信号の出力電流値を制御する。このような回路構成により、発振周波数の高速化が可能である。
【解決手段】本発明にかかる差動発振回路は、帰還ループ回路を備えた差動型の発振回路であって、帰還ループ回路上に縦続接続され、入力された一対の差動入力信号を遅延させて一対の差動出力信号として出力する遅延回路２〜５と、発振回路が発振起動状態か安定状態のいずれかにあるかを検出し、検出結果を示す検出信号ＶＳＴＰを出力する発振起動検出回路７と、を備える。さらに遅延回路２〜５は、発振起動検出回路７から出力された検出信号ＶＳＴＰに基づいて、差動出力信号の出力電流値を制御する。このような回路構成により、発振周波数の高速化が可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関し、特に発振回路の高速化に関する。
【背景技術】
【０００２】
近年、半導体集積回路のＣＰＵやメモリＩ／Ｆの高速化が進んでいる。高速動作可能な発振回路は、マイクロプロセッサのクロック生成から携帯電話等のキャリア生成に及ぶ広い範囲で使用されている。このように、高速動作可能な発振回路は、大規模かつ高速なデータ転送やデータ処理に必要不可欠である。しかし、発振起動時の電流の影響等により発振回路の高速動作が妨げられている。しかも、発振回路に流れる電流の制御は非常に困難である。そこで、発振回路の高速動作を可能にするために、発振回路に流れる電流を容易に制御可能な技術が求められている。
【０００３】
特許文献１に記載された発振回路を図７に示す。また、図７の発振回路を構成する遅延回路の回路構成を図８に示す。遅延回路１８は、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）２５を共有する増幅器（Ｎチャネル型ＭＯＳトランジスタ）２６および増幅器（Ｎチャネル型ＭＯＳトランジスタ）２７と、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）２８を共有する増幅器（Ｎチャネル型ＭＯＳトランジスタ）２９および増幅器（Ｎチャネル型ＭＯＳトランジスタ）３０と、増幅器２６、２７、２９、３０の電流量を制御する可変電流源（Ｐチャネル型ＭＯＳトランジスタ）３１および可変電流源（Ｎチャネル型ＭＯＳトランジスタ）３２により構成される。ここで、Ｃｓ１（３３）、Ｃｓ２（３４）は遅延回路１８の出力端子と次段の入力端子の間に寄生する容量を示している。
【０００４】
増幅器２６、３０と、トランジスタ２５、２８は、Ｖｉｎ１、Ｖｉｎ２から入力される信号によりＣｓ１、Ｃｓ２に対して充放電を行なう。そして、これらの入力信号と位相の反転した信号をＶｏｕｔ１、Ｖｏｕｔ２端子に出力する。この出力信号を相互接続するように、増幅器２７、２９により構成される正帰還回路が挿入される。増幅器２７のゲートは、トランジスタ２８のドレインと増幅器３０のドレインとが接続される出力ノードに接続される。増幅器２９のゲートは、トランジスタ２５のドレインと増幅器３０のドレインとが接続される出力ノードに接続される。
【０００５】
それにより、この正帰還回路において、増幅器２７は増幅器３０が出力する信号の微小な電位差を増幅し増幅器２６の出力端子に出力する。同様に、増幅器２９は増幅器２６が出力する信号の微小な電位差を増幅し増幅器３０の出力端子に出力する。また、可変電流源３１は、電源電圧ＶＤＤとトランジスタ２５のソース及びトランジスタ２６のソースとの間に接続される。可変電流源３２は、接地電圧ＧＮＤとトランジスタ２６、２７、２９、３０との間に接続される。ここで、Ｖｃｏｎｔｐの電圧に基づいて可変電流源３１に流れる電流を制御する。また、Ｖｃｏｎｔｎの電圧に基づいて可変電流源３２に流れる電流を制御する。それにより、遅延回路１８は、信号の入力から出力までの遅延値を制御することができる。
【０００６】
このように、Ｖｉｎ１、Ｖｉｎ２から入力される信号の電位差が微小な場合でも、増幅器２７、２９が信号差を検出して信号振幅を増幅する。そして、差動対出力（Ｖｏｕｔ１、Ｖｏｕｔ２）を強制的に電源側またはグランド側（接地電圧側）の電圧値まで動作させる。このように、遅延回路一段あたりの利得を高めることが可能である。例えば、仮に差動対の入力であるＶｉｎ１、Ｖｉｎ２が共にグランドレベルであっても、デバイスノイズ等により差動対出力に生じた微小な電位差を増幅する。そして、差動対出力が逆相出力を示すように動作する。また、増幅器２６、２７がトランジスタ２５を共有する。増幅器２９、３０が負荷トランジスタ２８を共有する。それにより、６トランジスタで４つの増幅器が構成できるため、遅延回路一段あたりの負荷容量を小さくすることが可能である。
【０００７】
次に図７の構成を説明する。図７は、図８の遅延回路１８−ｄ、１８−ｅ、１８−ｆ、１８−ｇを縦続接続する。そして、最終段の遅延回路１８−ｇの出力端子Ｖｏｕｔ１を遅延回路１８−ｄの入力端子Ｖｉｎ２に接続する。また、遅延回路１８−ｇの出力端子Ｖｏｕｔ２を遅延回路１８−ｄの入力端子Ｖｉｎ１に接続する。
【０００８】
次に図７の動作を説明する。例えば、１８−ｄのＶｉｎ１がハイレベル、Ｖｉｎ２がロウレベルであった場合、１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力端子Ｖｏｕｔ１はハイレベルを示す。また、１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力端子Ｖｏｕｔ２はロウレベルを示す。ここで、１８−ｇの出力信号は、交差して１８−ｄの入力端子に帰還される。つまり、１８−ｇの出力端子Ｖｏｕｔ１は、１８−ｄの入力端子Ｖｉｎ２に接続される。また、１８−ｇの出力端子Ｖｏｕｔ２は、１８−ｄの入力端子Ｖｉｎ１に接続される。したがって、１８−ｄのＶｉｎ１はハイレベルからロウレベルに遷移し、１８−ｄのＶｉｎ２はロウレベルからハイレベルに遷移する。
【０００９】
これにより、１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇは、順次、出力端子Ｖｏｕｔ１がロウレベル、出力端子Ｖｏｕｔ２がハイレベルに遷移する。さらに、帰還により１８−ｄのＶｉｎ１はロウレベルからハイレベルに遷移し、１８−ｄのＶｉｎ２はハイレベルからロウレベルに遷移する。これを繰り返すことにより発振動作を行う。ここで、ＶｃｏｎｔｐおよびＶｃｏｎｔｎの電圧を変更することにより、各遅延回路の可変電流源の電流を制御することができる。それにより、各遅延回路の遅延値を制御することが可能である。つまり、発振回路の発振周波数を制御することが可能である。
【００１０】
ここで、図７に示す特許文献１の発振回路において、例えば、遅延回路１８−ｄの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２が共にロウレベルを示した場合を考える。このとき、遅延回路１８−ｅの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にハイレベル、遅延回路１８−ｆの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にロウレベル、遅延回路１８−ｇの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にハイレベルを示す。つまり、発振回路が発振しない起動状態（発振停止状態）を示してしまう。
【００１１】
以下、発振停止状態を回避するための設定を図８の遅延回路を用いて説明する。入力端子Ｖｉｎ１及び入力端子Ｖｉｎ２が共にロウレベルの場合、トランジスタ２５とトランジスタ２８がオンする。それにより、トランジスタ２７、２９のゲートにハイレベルの信号が供給される。そのため、トランジスタ２７、２９はオンする。このような場合に、出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２が互いに逆相出力を示すような回路構造にする必要がある。すなわち、発振停止状態から発振起動するために、第３の増幅器を構成するトランジスタ２７と第４の増幅器を構成するトランジスタ２９は、大きな差動ゲインをもつ必要がある。つまり、微小な信号の電位差に対しても敏感に反応可能なトランジスタ構造を持つ必要がある。この場合、トランジスタ２７、２９は、十分な電流能力を有するために大きなトランジスタサイズで構成される必要がある。
【００１２】
ここで、発振停止状態から発振起動するための差動増幅器を構成するトランジスタ２７、２９は、発振起動後に発振動作が安定している場合にも動作する。しかし、上述のように、トランジスタ２７、２９は、十分な電流能力を有するトランジスタによって構成されるため、発振動作の高速化を妨げてしまう。
【００１３】
以下、上記の問題が発生するメカニズムについて図９を用いて説明する。図９は、特許文献１の発振回路を構成する遅延回路において、電流の流れを示したものである。電流Ｉｓ１は、トランジスタ２５に流れる電流を示す。電流Ｉｓ２は、トランジスタ２７に流れる電流を示す。Ｉｏｕｔは出力端子Ｖｏｕｔ２に流れる出力電流を示す。また、Ｖｉｎ１、Ｖｉｎ２は遅延回路の入力端子を示す。Ｖｏｕｔ１、Ｖｏｕｔ２は遅延回路の出力端子を示す。ここで、図８のトランジスタ３１、３２は、動作に影響がないため説明を省略する。また、便宜上、トランジスタ２５、トランジスタ２８のソース側に接続された端子をＶＰＰとし、トランジスタ２６、トランジスタ２７、トランジスタ２９、トランジスタ３０のソース側に接続された端子をＧＮＤとする。
【００１４】
トランジスタ２７がオンしている場合、電流Ｉｓ２が流れる。このとき、出力端子Ｖｏｕｔ２に流れる出力電流Ｉｏｕｔは減少する。つまり、出力電流Ｉｏｕｔは、電流Ｉｓ１−電流Ｉｓ２で表すことができる。図９の例では、Ｖｏｕｔ２の信号がロウレベルからハイレベルに遷移するとき、即ち、Ｖｏｕｔ１の信号がハイレベルからロウレベルに遷移するときに流れる電流Ｉｓ２によって、出力電流Ｉｏｕｔは減少する。
【００１５】
ここで、発振回路１の発振周波数は、出力電流Ｉｏｕｔに比例し、容量Ｃｓ１に反比例することが一般的に知られている。したがって、電流Ｉｓ２が大きいほど発振周波数の上限は低下する。つまり、電流Ｉｓ２が大きいほど発振回路１の発振周波数の高速化が制限される。ここで、電流Ｉｓ２を小さくするために、トランジスタ２７のチャネル幅Ｗを小さくする対策が考えられる。しかし、トランジスタ２７の電流能力を低下させてしまうと、発振起動時における発振停止状態を回避することが困難である。
【００１６】
以上のように、図８に示す遅延回路では、発振動作が安定している場合にもトランジスタ２７、２９に多くの電流が流れる。そのため、発振動作の高速化が妨げられる。一方、発振動作の高速化を実現するために、トランジスタ２７、２９のトランジスタサイズを小さくして電流能力を下げる対策が考えられる。しかし、その場合は、発振起動時における発振停止状態を回避することが困難である。
【特許文献１】特開２００１−３５８５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述のように、従来の発振回路は、発振信号を増幅させる電流等の影響で発振周波数の高速化が制限されるという問題があった。
【課題を解決するための手段】
【００１８】
本発明にかかる差動発振回路は、帰還ループ回路を備えた差動型の発振回路であって、前記帰還ループ回路上に縦続接続され、入力された一対の差動入力信号を遅延させて一対の差動出力信号として出力する遅延回路と、前記発振回路が発振起動状態か安定状態のいずれかにあるかを検出し、検出結果を示す検出信号を出力する発振起動検出回路と、を備え、前記遅延回路は、前記発振起動検出回路から出力された検出信号に基づいて、前記差動出力信号の出力電流値を制御する発振回路である。
【００１９】
上述のような回路構成により、発振周波数の高速化が可能である。
【発明の効果】
【００２０】
本発明により、発振周波数の高速化が可能な発振回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２２】
発明の実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は本発明の実施の形態１における差動発振回路（発振回路）のブロック図である。図１の差動発振回路は、同一の半導体基板上に形成された発振回路１と、差動シングルエンド変換回路６と、発振起動を検出するための発振起動検出回路７と、を備えた回路構成を採用している。発振回路１の差動出力である遅延回路５の出力端子Ｖｏｕｔ１は、差動シングルエンド変換回路６の入力端子ＶＩＮ１Ｉに接続される。発振回路１の差動出力である遅延回路５の出力端子Ｖｏｕｔ２は、差動シングルエンド変換回路６の入力端子ＶＩＮ２Ｉに接続される。
【００２３】
差動シングルエンド変換回路６の出力端子ＶＯＵＴは、発振起動検出回路７の入力端子ＶＩＮに接続される。発振起動検出回路７の出力端子ＶＳＴＰＯは、発振回路１に備えられた遅延回路２と、遅延回路３と、遅延回路４と、遅延回路５と、のそれぞれの入力端子（低電位側電源端子）ＶＳＴＰＩに接続される。電源電圧端子ＶＤＤは、トランジスタＭＰ０のソースに接続される。トランジスタＭＰ０は、例えばＰチャネル型ＭＯＳトランジスタである。トランジスタＭＰ０のドレインは、発振回路１に備えられた遅延回路２と、遅延回路３と、遅延回路４と、遅延回路５と、のそれぞれの入力端子（高電位側電源端子）ＶＰＰに入力される。トランジスタＭＰ０のゲートは、発振回路１の入力端子ＣＯＮＴに接続される。外部からの電圧制御信号ＣＮＴが、発振回路１の入力端子ＣＯＮＴに入力される。
【００２４】
発振回路１は、遅延回路２、３、４および５を縦続接続した構成である。遅延回路２の出力端子Ｖｏｕｔ１は遅延回路３の入力端子Ｖｉｎ１に接続される。遅延回路２の出力端子Ｖｏｕｔ２は遅延回路３の入力端子Ｖｉｎ２に接続される。遅延回路３の出力端子Ｖｏｕｔ１は遅延回路４の入力端子Ｖｉｎ１に接続される。遅延回路３の出力端子Ｖｏｕｔ２は遅延回路４の入力端子Ｖｉｎ２に接続される。遅延回路４の出力端子Ｖｏｕｔ１は遅延回路５の入力端子Ｖｉｎ１に接続される。遅延回路４の出力端子Ｖｏｕｔ２は遅延回路５の入力端子Ｖｉｎ２に接続される。遅延回路５の出力端子Ｖｏｕｔ１は遅延回路２の入力端子Ｖｉｎ２に接続される。遅延回路５の出力端子Ｖｏｕｔ２は遅延回路２の入力端子Ｖｉｎ１に接続される。
【００２５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明の実施の形態１では、発振回路１に４つの遅延回路を備えた例を示すが、これに限られない。発振信号を出力可能であれば遅延回路の数はいくつでも良い。
【００２６】
図３は、本発明の実施の形態１の遅延回路であり、図１の遅延回路２、３、４および５の回路構成を示す。図３の回路は、トランジスタＭＰ１と、ＭＰ２と、ＭＮ１と、ＭＮ２と、ＭＮ３と、ＭＮ４と、ＭＮ５と、ＭＮ６と、ＭＮ７と、ＭＮ８と、を有する。ここで、ＭＰ１と、ＭＰ２と、は例えばＰチャネル型ＭＯＳトランジスタである。また、ＭＮ１と、ＭＮ２と、ＭＮ３と、ＭＮ４と、ＭＮ５と、ＭＮ６と、ＭＮ７と、ＭＮ８と、は例えばＮチャネル型ＭＯＳトランジスタである。トランジスタＭＰ１とトランジスタＭＮ１により第１の増幅器（第１のインバータ）が構成される。トランジスタＭＰ２とトランジスタＭＮ８により第２の増幅器（第２のインバータ）が構成される。トランジスタＭＮ２（第１のトランジスタ）とトランジスタＭＮ３（第３のトランジスタ）により第３の増幅器が構成される。トランジスタＭＮ５（第２のトランジスタ）とトランジスタＭＮ７（第４のトランジスタ）により第４の増幅器が構成される。トランジスタＭＮ４は、第３の増幅器の能力切り替えスイッチ（第１のスイッチ素子）である。また、トランジスタＭＮ６は、第４の増幅器の能力切り替えスイッチ（第２のスイッチ素子）である。
【００２７】
ここで、トランジスタＭＮ３、ＭＮ７は、発振を持続させるための発振持続用差動増幅器である。つまり、発振動作が安定している場合（安定状態）に用いられる増幅器である。また、トランジスタＭＮ２、ＭＮ５は、発振起動を補助するための発振起動補助用差動増幅器である。つまり、発振停止状態から発振起動する場合（発振起動状態）に用いられる増幅器である。入力端子Ｖｉｎ１はトランジスタＭＰ１のゲートと、トランジスタＭＮ１のゲートとにそれぞれ接続される。トランジスタＭＰ１のソースは、高電位側電源端子ＶＰＰに接続される。トランジスタＭＮ１のソースは、接地電圧端子ＧＮＤに接続される。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインは共通の出力ノードを介して出力端子Ｖｏｕｔ２に接続される。
【００２８】
入力端子Ｖｉｎ２はトランジスタＭＰ２のゲートと、トランジスタＭＮ８のゲートとにそれぞれ接続される。トランジスタＭＰ２のソースは、高電位側電源端子ＶＰＰに接続される。トランジスタＭＮ８のソースは、接地電圧端子ＧＮＤに接続される。トランジスタＭＰ２のドレインとトランジスタＭＮ８のドレインは共通の出力ノードを介して出力端子Ｖｏｕｔ１に接続される。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとの共通の出力ノードは、さらにトランジスタＭＮ５のゲートと、トランジスタＭＮ７のゲートと、トランジスタＭＮ３のドレインと、トランジスタＭＮ２のドレインと、に接続される。トランジスタＭＰ２のドレインとトランジスタＭＮ８のドレインとの共通の出力ノードは、さらにトランジスタＭＮ２のゲートと、トランジスタＭＮ３のゲートと、トランジスタＭＮ７のドレインと、トランジスタＭＮ５のドレインと、に接続される。
【００２９】
トランジスタＭＮ３のソースと、トランジスタＭＮ７のソースと、トランジスタＭＮ４のソースと、トランジスタＭＮ６のソースと、は接地電圧端子ＧＮＤに接続される。トランジスタＭＮ４のドレインは、ノードＮ１０４を介してトランジスタＭＮ２のソースに接続される。トランジスタＭＮ４のゲートは、低電位側電源端子ＶＳＴＰＩに接続される。トランジスタＭＮ６のドレインは、ノードＮ１０５を介してトランジスタＭＮ５のソースに接続される。トランジスタＭＮ６のゲートは、低電位側電源端子ＶＳＴＰＩに接続される。また、容量Ｃｓ１は出力端子Ｖｏｕｔ２と次段の入力端子の間に寄生する容量を示している。容量Ｃｓ２は出力端子Ｖｏｕｔ１と次段の入力端子の間に寄生する容量を示している。
【００３０】
図２に発振起動検出回路７のタイミングチャートを示す。電源電圧ＶＤＤが立ち上がった時刻をＴ０とする。ＶＣＯＯＵＴ（発振起動検出回路７の入力端子ＶＩＮに入力される信号）の発振が十分に安定するときの時刻をＴ１とする。電源電圧ＶＤＤが立ち上がってから発振が十分に安定するまでの時間をＴ２とする。図２の例に示すように、発振起動検出回路７は、ＶＣＯＯＵＴの立ち上がりをトリガとして時刻Ｔ１をカウントする一般的な同期カウンタである。
【００３１】
図１、図２及び図３を用いて本発明の実施の形態１の動作を説明する。まず、図１の発振回路が、発振起動時において発振停止状態を回避するための前提条件について、図３を用いて説明する。図３の入力端子Ｖｉｎ１及び入力端子Ｖｉｎ２が共にロウレベルの場合、トランジスタＭＰ１とトランジスタＭＰ２がオンする。それにより、トランジスタＭＮ２、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ７のゲートにハイレベルの信号が供給される。そのため、トランジスタＭＮ２、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ７はオンする。
【００３２】
このような場合に、出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２が互いに逆相出力を示すような回路構造にする必要がある。すなわち、発振停止状態から発振起動するために、第３の増幅器を構成するトランジスタＭＮ２とトランジスタＭＮ３、及び第４の増幅器を構成するトランジスタＭＮ５とトランジスタＭＮ７は、大きな差動ゲインをもつ必要がある。つまり、微小な信号の電位差に対しても敏感に反応可能なトランジスタ構造を持つ必要がある。この場合、例えばトランジスタＭＮ２、ＭＮ５は、十分な電流能力を有するために大きなトランジスタサイズで構成される必要がある。その際、通常は１０倍程度のトランジスタサイズで構成される。
【００３３】
次に、図１の発振回路の発振動作について説明する。図１の発振回路１は、電源電圧ＶＤＤ印加直後に起動検出信号ＶＳＴＰ（発振起動検出回路７の出力端子ＶＳＴＰＯの出力信号）がハイレベルを示す。そのため、遅延回路２〜５（図３参照）に備えられた第３、第４の増幅器の能力切り替えスイッチであるトランジスタＭＮ４、ＭＮ６がオンする。ここで、遅延回路２〜５（図３参照）の第３の増幅器としてトランジスタＭＮ２、トランジスタＭＮ３が動作する。また、第４の増幅器としてトランジスタＭＮ５、トランジスタＭＮ７が動作する。つまり、第３及び第４の増幅器は発振起動するために必要な電流能力を有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して発振起動することができる。
【００３４】
図１において、発振回路１が発振を開始すると、差動シングルエンド変換回路６はシングルエンド信号に変換した発振信号ＶＣＯＯＵＴを出力する。図２に示すように、発振を開始した時刻Ｔ０から、発振が安定するまでの時間Ｔ２を経て時刻Ｔ１に達する。このとき、発振起動検出回路７は、発振が安定したことを検出してロウレベルの起動検出信号ＶＳＴＰを出力する。それにより、図３に示すトランジスタＭＮ４とトランジスタＭＮ６がオフする。したがって、トランジスタＭＮ２とトランジスタＭＮ５もオフする。つまり、トランジスタＭＮ２を流れる電流Ｉｓ２Ａはゼロを示す。同様に、トランジスタＭＮ５に流れる電流Ｉｓ２Ｂはゼロを示す。そのため、第３の増幅器はトランジスタＭＮ３のみがオンした状態である。同様に、第４の増幅器はトランジスタＭＮ７のみがオンした状態である。
【００３５】
時刻Ｔ１において、例えば、図１に示す遅延回路２の入力端子Ｖｉｎ１の電圧がハイレベル、入力端子Ｖｉｎ２の電圧がロウレベルを示す場合を考える。このとき、遅延回路２、遅延回路３、遅延回路４および遅延回路５の出力端子Ｖｏｕｔ１の電圧はそれぞれハイレベルを示す。また、遅延回路２、遅延回路３、遅延回路４および遅延回路５の出力端子Ｖｏｕｔ２の電圧はそれぞれロウレベルを示す。ここで、遅延回路５の出力端子Ｖｏｕｔ１が遅延回路２の入力端子Ｖｉｎ２に接続される。遅延回路５の出力端子Ｖｏｕｔ２が遅延回路２の入力端子Ｖｉｎ１に接続される。そのため、遅延回路２のＶｉｎ１はハイレベルからロウレベルに遷移し、遅延回路２のＶｉｎ２の電圧はロウレベルからハイレベルに遷移する。
【００３６】
これにより、遅延回路２、遅延回路３、遅延回路４および遅延回路５は、順次、出力端子Ｖｏｕｔ１の電圧がロウレベル、出力端子Ｖｏｕｔ２の電圧がハイレベルに遷移する。さらに、帰還により遅延回路２の入力端子Ｖｉｎ１は、再びロウレベルからハイレベルに遷移し、遅延回路２の入力端子Ｖｉｎ２は、再びハイレベルからロウレベルに遷移する。発振回路１はこの遷移を繰り返すことにより発振動作を行う。また、このように発振回路１によって生成された発振信号に基づいた信号ＶＣＯＯＵＴが差動シングルエンド変換回路６から出力される。
【００３７】
このように、本発明の実施の形態１にかかる発振回路は、発振回路１を構成する遅延回路２〜５において、発振起動を補助するための発振起動補助用差動増幅器（トランジスタＭＮ２、ＭＮ５）と、発振を持続させるための発振持続用差動増幅器（トランジスタＭＮ３、ＭＮ７）とが並列接続された回路構成の差動増幅器を有する。また、発振起動検出回路７から出力されるＶＳＴＰ信号により、発振起動補助用差動増幅器の導通状態を制御する能力切り替えスイッチ（トランジスタＭＮ４、ＭＮ６）のオンオフが制御される。それにより、発振起動時（発振起動状態）と発振持続時（安定状態）において流れる電流を切替制御することが可能である。つまり、従来技術の課題であった発振起動用の差動増幅器の動作電流によって高速化が制限されるという問題を解決することができる。
【００３８】
従来技術の問題点を解決するメカニズムについて、図３を用いて説明する。図３に示すように、電流Ｉｓ１はトランジスタＭＰ１のドレイン電流である。電流Ｉｓ２ＡはトランジスタＭＮ２のドレイン電流である。電流Ｉｓ２ＢはトランジスタＭＮ５のドレイン電流である。電流Ｉｓ３はトランジスタＭＮ３のドレイン電流である。出力電流Ｉｏｕｔは出力端子Ｖｏｕｔ２に流れる出力電流である。
【００３９】
トランジスタＭＮ３は、例えばトランジスタＭＮ２の１／１０程度のトランジスタサイズになるように構成する。ここで、トランジスタサイズが大きいほど十分な電流能力を有するものとする。それにより、電流値がＩｓ２Ａ＞＞Ｉｓ３の状態を示す。同様に、トランジスタＭＮ７は、例えばトランジスタＭ５の１／１０程度のトランジスタサイズになるように構成する。なお、出力端子Ｖｏｕｔ１に流れる出力電流は、出力端子Ｖｏｕｔ２に流れる出力電流Ｉｏｕｔの場合と同様であるため説明を省略する。
【００４０】
ここで、発振回路１（図１参照）の発振周波数は、出力電流Ｉｏｕｔと容量Ｃｓ１で決定される。一般的には、周波数は電流に比例して高くなり、容量に反比例して高くなる。図３の遅延回路の場合、第３の増幅器（トランジスタＭＮ２、ＭＮ３）がオンしている場合、電流（Ｉｓ２Ａ＋Ｉｓ３）が流れる。このとき、出力端子Ｖｏｕｔに流れる出力電流Ｉｏｕｔは減少する。つまり、出力電流Ｉｏｕｔは、電流Ｉｓ１−（Ｉｓ２Ａ＋Ｉｓ３）で表すことができる。図３の例では、出力端子Ｖｏｕｔ２の電圧がロウレベルからハイレベルに遷移するとき、即ち、出力端子Ｖｏｕｔ１の電圧がハイレベルからロウレベルに遷移するときに流れる電流（Ｉｓ２Ａ＋Ｉｓ３）によって、出力電流Ｉｏｕｔは減少する。ここで、第３の増幅器に流れる電流が大きいほど、発振周波数の上限は低下する。つまり、発振周波数の高速化が制限される。
【００４１】
図１において、発振回路１が発振を開始すると、差動シングルエンド変換回路６はシングルエンド信号に変換した発振周波数を有する発振信号ＶＣＯＯＵＴを出力する。図２に示すように、発振を開始した時刻Ｔ０から、発振が安定するまでの時間Ｔ２を経て時刻Ｔ１に達する。このとき、発振起動検出回路７は、発振が安定したことを検出してロウレベルの起動検出信号ＶＳＴＰを出力する。それにより、図３に示すトランジスタＭＮ４、ＭＮ６がオフする。したがって、トランジスタＭＮ２、ＭＮ５もオフする。
【００４２】
出力端子Ｖｏｕｔ１の電圧がハイレベルからロウレベルに変化する際、トランジスタＭＮ４はオフしているため、トランジスタＭＮ２を流れる電流Ｉｓ２Ａはゼロである。このとき、第３の増幅器において接地電圧端子ＧＮＤに流れる電流は、トランジスタＭＮ３の電流Ｉｓ３のみとなる。つまり、第３の増幅器には、トランジスタＭＮ２の１／１０程度の電流のみが流れる。したがって、出力端子Ｖｏｕｔ２がロウレベルからハイレベルに遷移する際、電流値がＩｓ１＞＞Ｉｓ３の状態を示す。つまり、出力端子Ｖｏｕｔ２には、実質的に電流Ｉｓ１と同等の値の電流Ｉｏｕｔが流れる。このように、安定した発振動作時において、トランジスタＭＮ４をオフに制御することにより、従来技術に比べて第３の増幅器に流れる電流を抑えることが可能である。したがって、発振周波数の上限値を引き上げることができる。つまり、発振周波数の高速化が可能である。
【００４３】
発明の実施の形態２
図４は、本発明の実施の形態２の差動発振回路（発振回路）である。図４は本発明の実施の形態１の差動発振回路に発振停止検出回路８を付加した回路構成である。発振停止検出回路８において、入力端子ＲＥＦＩに基準信号ＲＥＦが入力される。また、リセット端子ＳＴＢＹＩに発振停止検出回路８に備えられたフリップフロップ回路の初期化用のリセット信号ＳＴＢＹが入力される。ここで、基準信号ＲＥＦは、位相を合わせるためにＰＬＬ等で用いられる基準信号である。発振停止検出回路８の出力端子ＲＥＳＥＴＯは、発振起動検出回路７の入力端子ＲＥＳＥＴＩに接続される。なお、発振停止検出回路８の出力端子ＲＥＳＥＴＯから出力される信号をＲＥＳＥＴとする。差動シングルエンド変換回路６の出力ＶＯＵＴは、発振起動検出回路７の入力端子ＶＩＮに加え、発振停止検出回路８の入力端子ＶＣＯＯＵＴＩに接続される。
【００４４】
上記以外の回路構成は、実施の形態１と同様であるため説明を省略する。発振停止検出回路８の回路構成は、例えば図５に示す回路構成により容易に実現できる。図５に発振停止検出回路８の一例を示す。図５の回路は、発振停止確認するために必要な５個のフリップフロップＦＦ５０、ＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００と、ＮＯＲ回路２００（以下、ＮＯＲ２００と称す）と、ＡＮＤ回路２０１（以下、ＡＮＤ２０１と称す）と、ＯＲ回路２０２（以下、ＯＲ２０２と称す）と、２分周回路９と、を有する。なお、このような回路構成は、実施の形態の一例を示したに過ぎず、趣旨を逸脱しない限りにおいて適宜変更が可能である。例えば、本実施の形態では、発振停止検出回路８は、５個のフリップフロップを有する回路構成の例を示しているが、これに限られない。例えば、設計仕様等により決定された所定のクロックサイクルに応じた数のフリップフロップを有する回路構成も適用可能である。
【００４５】
入力端子ＲＥＦＩは、フリップフロップＦＦ５０の入力端子ＣＬＫ、フリップフロップＦＦ５１の入力端子ＣＬＫ、フリップフロップＦＦ５２の入力端子ＣＬＫ、フリップフロップＦＦ５３の入力端子ＣＬＫ、ＦＦ１０００の入力端子ＣＬＫに接続される。入力端子ＳＴＢＹＩは、フリップフロップＦＦ５０のリセット端子Ｒ、フリップフロップＦＦ５１のリセット端子Ｒ、フリップフロップＦＦ５２のリセット端子Ｒ、フリップフロップＦＦ５３のリセット端子Ｒ、ＦＦ１０００のリセット端子Ｒに接続される。
【００４６】
入力端子ＶＣＯＯＵＴＩは２分周回路９の入力端子ＩＮに接続される。２分周回路９の出力端子ＦＢＯはフリップフロップＦＦ５０の入力端子Ｄに接続される。なお、２分周回路９は一般的に用いられる２分周回路である。この２分周回路９により、差動シングルエンド変換回路６から出力される信号ＶＣＯＯＵＴを２分周して出力する。ここで、２分周回路９から出力された信号をＦＢ信号とする。フリップフロップＦＦ５０の出力端子Ｑは、フリップフロップＦＦ５１の入力端子Ｄに接続される。フリップフロップＦＦ５１の出力端子Ｑは、フリップフロップＦＦ５２の入力端子Ｄに接続される。フリップフロップＦＦ５２の出力端子Ｑは、フリップフロップＦＦ５３の入力端子Ｄに接続される。フリップフロップＦＦ５３の出力端子Ｑは、フリップフロップＦＦ１０００の入力端子Ｄに接続される。
【００４７】
また、フリップフロップＦＦ５０の出力端子Ｑ、フリップフロップＦＦ５１の出力端子Ｑ、フリップフロップＦＦ５２の出力端子Ｑ、フリップフロップＦＦ５３の出力端子Ｑ、フリップフロップＦＦ１０００の出力端子Ｑは、それぞれＮＯＲ２００の入力端子とＡＮＤ２０１の入力端子に接続される。ＮＯＲ２００の出力端子は、ＯＲ２０２の一方の入力端子に接続される。ＡＮＤ２０１の出力端子は、ＯＲ２０２の他方の入力端子に接続される。ＯＲ２０２の出力端子は出力端子ＲＥＳＥＴＯに接続される。
【００４８】
本発明の実施の形態２の動作について図５及び図６を用いて説明する。図６は、本発明の実施の形態２の差動発振回路のタイミングチャートである。ここで、２分周回路９の出力信号ＦＢは、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴの立ち上がりエッジをトリガとして出力される。
【００４９】
半導体チップに発生するノイズや半導体チップ外からのノイズ（以下、外来ノイズと称す）等の影響により、図４に示す発振回路１の発振が停止した時刻をＴＸとする。また、発振停止確認するために必要なクロックサイクル数（本実施例では５クロックサイクル）をフリップフロップＦＦ５０、ＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００によりカウントする。カウント後、出力信号ＲＥＳＥＴがハイレベル（発振停止）を示す時刻をＴ３とする。そして、再び発振回路１が発振起動した後、基準クロックである基準信号ＲＥＦの立ち下りエッジにより、２分周回路９の出力信号ＦＢをロウレベルのデータとして読みこんだ時刻をＴ４とする。その後、２分周回路９の出力信号をハイレベルのデータとして読みこんだ時刻をＴ５とする。なお、時刻Ｔ４、Ｔ５を検出することにより、発振回路１が再び発振動作を開始したことを認識することができる。そして、発振が安定するまでの所定の時間経過後、発振起動検出回路７の出力信号ＶＳＴＰがロウレベルを示す時刻をＴ６とする。
【００５０】
外来ノイズ等の影響で発振回路１の発振が停止した場合、図４に示す差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴがロウレベルまたはハイレベルのいずれかに固定されてしまう。このとき、２分周回路９の出力信号ＦＢがロウレベルまたはハイレベルに固定された状態を示す。
【００５１】
まず２分周回路９の出力信号ＦＢがロウレベルに固定された場合の動作について説明する。なお、この例では、基準クロックＲＥＦの５クロックサイクル分、出力信号ＦＢがロウレベルまたはハイレベルに固定された状態を示した場合、発振動作が停止したものとしている。図５に示すように、出力信号ＦＢがロウレベルに固定されることにより、フリップフリップＦＦ５０の入力端子Ｄにロウレベルの信号が入力される。フリップフリップＦＦ５０の出力端子Ｑからはロウレベルの信号が出力される。フリップフリップＦＦ５１の入力端子Ｄにロウレベルの信号が入力される。同様に、フリップフロップＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００の出力端子Ｑからは、ロウレベルの信号が出力される。これにより、ＮＯＲ２００からハイレベルの信号が出力される。
【００５２】
このように、発振停止検出回路８に備えられた各フリップフロップの出力端子Ｑからはロウレベルの信号が出力される。そのため、ＡＮＤ２０１からロウレベルの信号が出力される。それにより、ＯＲ２０２からハイレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはハイレベルを示す（図６における時刻Ｔ３）。図４に示すように、このハイレベルの出力信号ＲＥＳＥＴにより発振起動検出回路７が初期化される。発振起動検出回路７が初期化されたことにより、信号ＶＳＴＰは再びハイレベルを示す。つまり、遅延回路２〜５（図３参照）に備えられたトランジスタＭＮ４、ＭＮ６がオンする。このことにより、第３の増幅器を構成するトランジスタＭＮ２にドレイン電流Ｉｓ２Ａが流れる。同様に、第４の増幅器を構成するトランジスタＭＮ５にドレイン電流Ｉｓ２Ｂが流れる。つまり、第３及び第４の増幅器は発振起動するために必要な電流能力を再び有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して再び発振起動することができる。
【００５３】
発振回路１の発振起動が開始されると、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴも発振を開始する。ロウレベルに固定されていた２分周回路９の出力信号ＦＢもハイレベルを示す（図６における時刻Ｔ５）。フリップフリップＦＦ５０の入力端子Ｄにハイレベルの信号が入力される。フリップフロップＦＦ５０の出力端子Ｑからは、ハイレベルの信号が出力される。これにより、ＮＯＲ２００からロウレベルの信号が出力される。また、発振開始後において、信号ＦＢは基準クロックＲＥＦの立ち下がりエッジ毎にハイレベルとロウレベルを交互に出力する。そのため、ＮＯＲ２００に入力される信号のうち、いずれかの信号はハイレベルを示す。
【００５４】
したがって、ＮＯＲ２００から常にロウレベルの信号が出力される。同様に、ＡＮＤ２０１に入力される信号のうち、いずれかの信号はロウレベルを示す。したがって、ＡＮＤ２０１から常にロウレベルの信号が出力される。それにより、ＯＲ２０２からロウレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはロウレベルを示す（図６における時刻Ｔ６）。このように、外来ノイズ等の影響で発振回路１の発振が停止した場合でも、発振動作の再起動が可能である。
【００５５】
まず２分周回路９の出力信号ＦＢがハイレベルに固定された場合の動作について説明する。図５に示すように、出力信号ＦＢがハイレベルに固定されることにより、フリップフリップＦＦ５０の入力端子Ｄにハイレベルの信号が入力される。フリップフリップＦＦ５０の出力端子Ｑからはハイレベルの信号が出力される。フリップフリップＦＦ５１の入力端子Ｄにハイレベルの信号が入力される。同様に、フリップフロップＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００の出力端子Ｑからは、ハイレベルの信号が出力される。これにより、ＮＯＲ２００からロウレベルの信号が出力される。
【００５６】
このように、発振停止検出回路８に備えられた各フリップフロップの出力端子Ｑからはハイレベルの信号が出力される。そのため、ＡＮＤ２０１からハイレベルの信号が出力される。それにより、ＯＲ２０２からハイレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはハイレベルを示す（図６における時刻Ｔ３）。図４に示すように、このハイレベルの出力信号ＲＥＳＥＴにより発振起動検出回路７が初期化される。発振起動検出回路７が初期化されたことにより、信号ＶＳＴＰは再びハイレベルを示す。つまり、遅延回路２〜５（図３参照）に備えられたトランジスタＭＮ４、ＭＮ６がオンする。このことにより、第３の増幅器を構成するトランジスタＭＮ２にドレイン電流Ｉｓ２Ａが流れる。同様に、第４の増幅器を構成するトランジスタＭＮ５にドレイン電流Ｉｓ２Ｂが流れる。つまり、第３及び第４の増幅器は発振起動するために必要な電流能力を再び有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して再び発振起動することができる。
【００５７】
発振回路１の発振起動が開始されると、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴも発振を開始する。ハイレベルに固定されていた２分周回路９の出力信号ＦＢもロウレベルを示す（図６における時刻Ｔ５）。フリップフリップＦＦ５０の入力端子Ｄにロウレベルの信号が入力される。フリップフロップＦＦ５０の出力端子Ｑからは、ロウレベルの信号が出力される。発振開始後において、信号ＦＢは基準クロックＲＥＦの立ち下がりエッジ毎にハイレベルとロウレベルを交互に出力する。そのため、ＮＯＲ２００に入力される信号のうち、いずれかの信号はハイレベルを示す。したがって、ＮＯＲ２００から常にロウレベルの信号が出力される。同様に、ＡＮＤ２０１に入力される信号のうち、いずれかの信号はロウレベルを示す。したがって、ＡＮＤ２０１から常にロウレベルの信号が出力される。それにより、ＯＲ２０２からロウレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはロウレベルを示す（図６における時刻Ｔ６）。このように、外来ノイズ等の影響で発振回路１の発振が停止した場合でも、発振の再起動が可能である。
【００５８】
以上のように、本発明の実施の形態２における差動発振回路は、図４に示す発振停止検出回路８によって、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴが発振しているか停止しているかの検知を行う。ここで、発振停止が検出された場合、発振起動検出回路７を初期化することにより、ＶＳＴＰ信号を再びハイレベルにする。それにより、図３に示すトランジスタＭＮ４及びトランジスタＭＮ６が再びオンする。つまり、トランジスタＭＮ２に電流Ｉｓ２Ａが流れる。同様に、トランジスタＭＮ５に電流Ｉｓ２Ｂが流れる。つまり、遅延回路２〜５に備えられた第３及び第４の増幅器は、発振起動するために必要な電流能力を再び有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して再び発振起動することができる。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、発振回路１に備えられた遅延回路２〜５は、第３及び第４の増幅器の一方の端子が接地電圧端子ＧＮＤに接続された場合の例について説明したが、これに限られない。例えば、第３及び第４の増幅器の一方の端子が高電位側電源端子ＶＰＰに接続された場合の回路構成も可能である。あるいは、一方の端子が接地電圧端子ＧＮＤに接続された第３及び第４の増幅器に加え、一方の端子が高電位側電源端子ＶＰＰに接続された第５及び第６の増幅器をさらに備えた回路構成も適用可能である。なお、その場合、第５及び第６の増幅器は、第３及び第４の増幅器と同様の回路構成である。
【００６０】
また、本発明の上記実施の形態では、第３の増幅器としてトランジスタＭＮ２、ＭＮ３を有し、第４の増幅器としてトランジスタＭＮ５、ＭＮ７を有した回路構成の例について説明したが、これに限られない。例えば、第３の増幅器としてトランジスタＭＮ２のみを有し、第４の増幅器としてトランジスタＭＮ５のみを有した回路構成も適用可能である。これにより、発振起動後の安定した発振動作時（安定状態）において、電流Ｉｏｕｔが実質的に電流Ｉｓ１のみの状態を示す。したがって、発振周波数の上限値を引き上げることができる。つまり、発振周波数の高速化が可能である。
【００６１】
また、本発明の上記実施の形態では、第３の増幅器の能力切り替えスイッチとしてトランジスタＭＮ４を、第４の増幅器の能力切り替えスイッチとしてトランジスタＭＮ６を有した回路構成の例について説明したが、これに限られない。例えば、第３及び第４の増幅器を共通に能力切り替えする１個のスイッチ素子（例えば、Ｎチャネル型トランジスタ）を備えた場合の回路構成も適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１にかかる差動発振回路を示す図である。
【図２】本発明の実施の形態１にかかる差動発振回路のタイミングチャートである。
【図３】本発明の実施の形態１にかかる遅延回路を示す図である。
【図４】本発明の実施の形態２にかかる差動発振回路を示す図である。
【図５】本発明の実施の形態２にかかる発振停止検出回路を示す図である。
【図６】本発明の実施の形態２にかかる差動発振回路のタイミングチャートである。
【図７】従来技術の発振回路を示す図である。
【図８】従来技術の遅延回路を示す図である。
【図９】従来技術の遅延回路における電流の流れを示す図である。
【符号の説明】
【００６３】
１ 発振回路
２ 遅延回路
３ 遅延回路
４ 遅延回路
５ 遅延回路
６ 差動シングルエンド変換回路
７ 発振起動検出回路
８ 発振停止検出回路
９ ２分周回路
２００ ＮＯＲ回路
２０１ ＡＮＤ回路
２０２ ＯＲ回路
Ｃｓ１ 容量
Ｃｓ２ 容量
ＦＦ５０ フリップフロップ
ＦＦ５１ フリップフロップ
ＦＦ５２ フリップフロップ
ＦＦ５３ フリップフロップ
ＦＦ１０００ フリップフロップ
ＧＮＤ 接地電圧端子
ＭＰ０ トランジスタ
ＭＰ１ トランジスタ
ＭＰ２ トランジスタ
ＭＮ１ トランジスタ
ＭＮ２ トランジスタ
ＭＮ３ トランジスタ
ＭＮ４ トランジスタ
ＭＮ５ トランジスタ
ＭＮ６ トランジスタ
ＭＮ７ トランジスタ
ＭＮ８ トランジスタ
Ｎ１０４ ノード
Ｎ１０５ ノード
ＶＤＤ 電源電圧端子
ＶＰＰ 高電位側電源端子
ＶＳＴＰＩ 低電位側電源端子
【技術分野】
【０００１】
本発明は、発振回路に関し、特に発振回路の高速化に関する。
【背景技術】
【０００２】
近年、半導体集積回路のＣＰＵやメモリＩ／Ｆの高速化が進んでいる。高速動作可能な発振回路は、マイクロプロセッサのクロック生成から携帯電話等のキャリア生成に及ぶ広い範囲で使用されている。このように、高速動作可能な発振回路は、大規模かつ高速なデータ転送やデータ処理に必要不可欠である。しかし、発振起動時の電流の影響等により発振回路の高速動作が妨げられている。しかも、発振回路に流れる電流の制御は非常に困難である。そこで、発振回路の高速動作を可能にするために、発振回路に流れる電流を容易に制御可能な技術が求められている。
【０００３】
特許文献１に記載された発振回路を図７に示す。また、図７の発振回路を構成する遅延回路の回路構成を図８に示す。遅延回路１８は、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）２５を共有する増幅器（Ｎチャネル型ＭＯＳトランジスタ）２６および増幅器（Ｎチャネル型ＭＯＳトランジスタ）２７と、トランジスタ（Ｐチャネル型ＭＯＳトランジスタ）２８を共有する増幅器（Ｎチャネル型ＭＯＳトランジスタ）２９および増幅器（Ｎチャネル型ＭＯＳトランジスタ）３０と、増幅器２６、２７、２９、３０の電流量を制御する可変電流源（Ｐチャネル型ＭＯＳトランジスタ）３１および可変電流源（Ｎチャネル型ＭＯＳトランジスタ）３２により構成される。ここで、Ｃｓ１（３３）、Ｃｓ２（３４）は遅延回路１８の出力端子と次段の入力端子の間に寄生する容量を示している。
【０００４】
増幅器２６、３０と、トランジスタ２５、２８は、Ｖｉｎ１、Ｖｉｎ２から入力される信号によりＣｓ１、Ｃｓ２に対して充放電を行なう。そして、これらの入力信号と位相の反転した信号をＶｏｕｔ１、Ｖｏｕｔ２端子に出力する。この出力信号を相互接続するように、増幅器２７、２９により構成される正帰還回路が挿入される。増幅器２７のゲートは、トランジスタ２８のドレインと増幅器３０のドレインとが接続される出力ノードに接続される。増幅器２９のゲートは、トランジスタ２５のドレインと増幅器３０のドレインとが接続される出力ノードに接続される。
【０００５】
それにより、この正帰還回路において、増幅器２７は増幅器３０が出力する信号の微小な電位差を増幅し増幅器２６の出力端子に出力する。同様に、増幅器２９は増幅器２６が出力する信号の微小な電位差を増幅し増幅器３０の出力端子に出力する。また、可変電流源３１は、電源電圧ＶＤＤとトランジスタ２５のソース及びトランジスタ２６のソースとの間に接続される。可変電流源３２は、接地電圧ＧＮＤとトランジスタ２６、２７、２９、３０との間に接続される。ここで、Ｖｃｏｎｔｐの電圧に基づいて可変電流源３１に流れる電流を制御する。また、Ｖｃｏｎｔｎの電圧に基づいて可変電流源３２に流れる電流を制御する。それにより、遅延回路１８は、信号の入力から出力までの遅延値を制御することができる。
【０００６】
このように、Ｖｉｎ１、Ｖｉｎ２から入力される信号の電位差が微小な場合でも、増幅器２７、２９が信号差を検出して信号振幅を増幅する。そして、差動対出力（Ｖｏｕｔ１、Ｖｏｕｔ２）を強制的に電源側またはグランド側（接地電圧側）の電圧値まで動作させる。このように、遅延回路一段あたりの利得を高めることが可能である。例えば、仮に差動対の入力であるＶｉｎ１、Ｖｉｎ２が共にグランドレベルであっても、デバイスノイズ等により差動対出力に生じた微小な電位差を増幅する。そして、差動対出力が逆相出力を示すように動作する。また、増幅器２６、２７がトランジスタ２５を共有する。増幅器２９、３０が負荷トランジスタ２８を共有する。それにより、６トランジスタで４つの増幅器が構成できるため、遅延回路一段あたりの負荷容量を小さくすることが可能である。
【０００７】
次に図７の構成を説明する。図７は、図８の遅延回路１８−ｄ、１８−ｅ、１８−ｆ、１８−ｇを縦続接続する。そして、最終段の遅延回路１８−ｇの出力端子Ｖｏｕｔ１を遅延回路１８−ｄの入力端子Ｖｉｎ２に接続する。また、遅延回路１８−ｇの出力端子Ｖｏｕｔ２を遅延回路１８−ｄの入力端子Ｖｉｎ１に接続する。
【０００８】
次に図７の動作を説明する。例えば、１８−ｄのＶｉｎ１がハイレベル、Ｖｉｎ２がロウレベルであった場合、１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力端子Ｖｏｕｔ１はハイレベルを示す。また、１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇの出力端子Ｖｏｕｔ２はロウレベルを示す。ここで、１８−ｇの出力信号は、交差して１８−ｄの入力端子に帰還される。つまり、１８−ｇの出力端子Ｖｏｕｔ１は、１８−ｄの入力端子Ｖｉｎ２に接続される。また、１８−ｇの出力端子Ｖｏｕｔ２は、１８−ｄの入力端子Ｖｉｎ１に接続される。したがって、１８−ｄのＶｉｎ１はハイレベルからロウレベルに遷移し、１８−ｄのＶｉｎ２はロウレベルからハイレベルに遷移する。
【０００９】
これにより、１８−ｄ、１８−ｅ、１８−ｆおよび１８−ｇは、順次、出力端子Ｖｏｕｔ１がロウレベル、出力端子Ｖｏｕｔ２がハイレベルに遷移する。さらに、帰還により１８−ｄのＶｉｎ１はロウレベルからハイレベルに遷移し、１８−ｄのＶｉｎ２はハイレベルからロウレベルに遷移する。これを繰り返すことにより発振動作を行う。ここで、ＶｃｏｎｔｐおよびＶｃｏｎｔｎの電圧を変更することにより、各遅延回路の可変電流源の電流を制御することができる。それにより、各遅延回路の遅延値を制御することが可能である。つまり、発振回路の発振周波数を制御することが可能である。
【００１０】
ここで、図７に示す特許文献１の発振回路において、例えば、遅延回路１８−ｄの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２が共にロウレベルを示した場合を考える。このとき、遅延回路１８−ｅの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にハイレベル、遅延回路１８−ｆの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にロウレベル、遅延回路１８−ｇの出力端子Ｖｏｕｔ１および出力端子Ｖｏｕｔ２は共にハイレベルを示す。つまり、発振回路が発振しない起動状態（発振停止状態）を示してしまう。
【００１１】
以下、発振停止状態を回避するための設定を図８の遅延回路を用いて説明する。入力端子Ｖｉｎ１及び入力端子Ｖｉｎ２が共にロウレベルの場合、トランジスタ２５とトランジスタ２８がオンする。それにより、トランジスタ２７、２９のゲートにハイレベルの信号が供給される。そのため、トランジスタ２７、２９はオンする。このような場合に、出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２が互いに逆相出力を示すような回路構造にする必要がある。すなわち、発振停止状態から発振起動するために、第３の増幅器を構成するトランジスタ２７と第４の増幅器を構成するトランジスタ２９は、大きな差動ゲインをもつ必要がある。つまり、微小な信号の電位差に対しても敏感に反応可能なトランジスタ構造を持つ必要がある。この場合、トランジスタ２７、２９は、十分な電流能力を有するために大きなトランジスタサイズで構成される必要がある。
【００１２】
ここで、発振停止状態から発振起動するための差動増幅器を構成するトランジスタ２７、２９は、発振起動後に発振動作が安定している場合にも動作する。しかし、上述のように、トランジスタ２７、２９は、十分な電流能力を有するトランジスタによって構成されるため、発振動作の高速化を妨げてしまう。
【００１３】
以下、上記の問題が発生するメカニズムについて図９を用いて説明する。図９は、特許文献１の発振回路を構成する遅延回路において、電流の流れを示したものである。電流Ｉｓ１は、トランジスタ２５に流れる電流を示す。電流Ｉｓ２は、トランジスタ２７に流れる電流を示す。Ｉｏｕｔは出力端子Ｖｏｕｔ２に流れる出力電流を示す。また、Ｖｉｎ１、Ｖｉｎ２は遅延回路の入力端子を示す。Ｖｏｕｔ１、Ｖｏｕｔ２は遅延回路の出力端子を示す。ここで、図８のトランジスタ３１、３２は、動作に影響がないため説明を省略する。また、便宜上、トランジスタ２５、トランジスタ２８のソース側に接続された端子をＶＰＰとし、トランジスタ２６、トランジスタ２７、トランジスタ２９、トランジスタ３０のソース側に接続された端子をＧＮＤとする。
【００１４】
トランジスタ２７がオンしている場合、電流Ｉｓ２が流れる。このとき、出力端子Ｖｏｕｔ２に流れる出力電流Ｉｏｕｔは減少する。つまり、出力電流Ｉｏｕｔは、電流Ｉｓ１−電流Ｉｓ２で表すことができる。図９の例では、Ｖｏｕｔ２の信号がロウレベルからハイレベルに遷移するとき、即ち、Ｖｏｕｔ１の信号がハイレベルからロウレベルに遷移するときに流れる電流Ｉｓ２によって、出力電流Ｉｏｕｔは減少する。
【００１５】
ここで、発振回路１の発振周波数は、出力電流Ｉｏｕｔに比例し、容量Ｃｓ１に反比例することが一般的に知られている。したがって、電流Ｉｓ２が大きいほど発振周波数の上限は低下する。つまり、電流Ｉｓ２が大きいほど発振回路１の発振周波数の高速化が制限される。ここで、電流Ｉｓ２を小さくするために、トランジスタ２７のチャネル幅Ｗを小さくする対策が考えられる。しかし、トランジスタ２７の電流能力を低下させてしまうと、発振起動時における発振停止状態を回避することが困難である。
【００１６】
以上のように、図８に示す遅延回路では、発振動作が安定している場合にもトランジスタ２７、２９に多くの電流が流れる。そのため、発振動作の高速化が妨げられる。一方、発振動作の高速化を実現するために、トランジスタ２７、２９のトランジスタサイズを小さくして電流能力を下げる対策が考えられる。しかし、その場合は、発振起動時における発振停止状態を回避することが困難である。
【特許文献１】特開２００１−３５８５６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述のように、従来の発振回路は、発振信号を増幅させる電流等の影響で発振周波数の高速化が制限されるという問題があった。
【課題を解決するための手段】
【００１８】
本発明にかかる差動発振回路は、帰還ループ回路を備えた差動型の発振回路であって、前記帰還ループ回路上に縦続接続され、入力された一対の差動入力信号を遅延させて一対の差動出力信号として出力する遅延回路と、前記発振回路が発振起動状態か安定状態のいずれかにあるかを検出し、検出結果を示す検出信号を出力する発振起動検出回路と、を備え、前記遅延回路は、前記発振起動検出回路から出力された検出信号に基づいて、前記差動出力信号の出力電流値を制御する発振回路である。
【００１９】
上述のような回路構成により、発振周波数の高速化が可能である。
【発明の効果】
【００２０】
本発明により、発振周波数の高速化が可能な発振回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２２】
発明の実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は本発明の実施の形態１における差動発振回路（発振回路）のブロック図である。図１の差動発振回路は、同一の半導体基板上に形成された発振回路１と、差動シングルエンド変換回路６と、発振起動を検出するための発振起動検出回路７と、を備えた回路構成を採用している。発振回路１の差動出力である遅延回路５の出力端子Ｖｏｕｔ１は、差動シングルエンド変換回路６の入力端子ＶＩＮ１Ｉに接続される。発振回路１の差動出力である遅延回路５の出力端子Ｖｏｕｔ２は、差動シングルエンド変換回路６の入力端子ＶＩＮ２Ｉに接続される。
【００２３】
差動シングルエンド変換回路６の出力端子ＶＯＵＴは、発振起動検出回路７の入力端子ＶＩＮに接続される。発振起動検出回路７の出力端子ＶＳＴＰＯは、発振回路１に備えられた遅延回路２と、遅延回路３と、遅延回路４と、遅延回路５と、のそれぞれの入力端子（低電位側電源端子）ＶＳＴＰＩに接続される。電源電圧端子ＶＤＤは、トランジスタＭＰ０のソースに接続される。トランジスタＭＰ０は、例えばＰチャネル型ＭＯＳトランジスタである。トランジスタＭＰ０のドレインは、発振回路１に備えられた遅延回路２と、遅延回路３と、遅延回路４と、遅延回路５と、のそれぞれの入力端子（高電位側電源端子）ＶＰＰに入力される。トランジスタＭＰ０のゲートは、発振回路１の入力端子ＣＯＮＴに接続される。外部からの電圧制御信号ＣＮＴが、発振回路１の入力端子ＣＯＮＴに入力される。
【００２４】
発振回路１は、遅延回路２、３、４および５を縦続接続した構成である。遅延回路２の出力端子Ｖｏｕｔ１は遅延回路３の入力端子Ｖｉｎ１に接続される。遅延回路２の出力端子Ｖｏｕｔ２は遅延回路３の入力端子Ｖｉｎ２に接続される。遅延回路３の出力端子Ｖｏｕｔ１は遅延回路４の入力端子Ｖｉｎ１に接続される。遅延回路３の出力端子Ｖｏｕｔ２は遅延回路４の入力端子Ｖｉｎ２に接続される。遅延回路４の出力端子Ｖｏｕｔ１は遅延回路５の入力端子Ｖｉｎ１に接続される。遅延回路４の出力端子Ｖｏｕｔ２は遅延回路５の入力端子Ｖｉｎ２に接続される。遅延回路５の出力端子Ｖｏｕｔ１は遅延回路２の入力端子Ｖｉｎ２に接続される。遅延回路５の出力端子Ｖｏｕｔ２は遅延回路２の入力端子Ｖｉｎ１に接続される。
【００２５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明の実施の形態１では、発振回路１に４つの遅延回路を備えた例を示すが、これに限られない。発振信号を出力可能であれば遅延回路の数はいくつでも良い。
【００２６】
図３は、本発明の実施の形態１の遅延回路であり、図１の遅延回路２、３、４および５の回路構成を示す。図３の回路は、トランジスタＭＰ１と、ＭＰ２と、ＭＮ１と、ＭＮ２と、ＭＮ３と、ＭＮ４と、ＭＮ５と、ＭＮ６と、ＭＮ７と、ＭＮ８と、を有する。ここで、ＭＰ１と、ＭＰ２と、は例えばＰチャネル型ＭＯＳトランジスタである。また、ＭＮ１と、ＭＮ２と、ＭＮ３と、ＭＮ４と、ＭＮ５と、ＭＮ６と、ＭＮ７と、ＭＮ８と、は例えばＮチャネル型ＭＯＳトランジスタである。トランジスタＭＰ１とトランジスタＭＮ１により第１の増幅器（第１のインバータ）が構成される。トランジスタＭＰ２とトランジスタＭＮ８により第２の増幅器（第２のインバータ）が構成される。トランジスタＭＮ２（第１のトランジスタ）とトランジスタＭＮ３（第３のトランジスタ）により第３の増幅器が構成される。トランジスタＭＮ５（第２のトランジスタ）とトランジスタＭＮ７（第４のトランジスタ）により第４の増幅器が構成される。トランジスタＭＮ４は、第３の増幅器の能力切り替えスイッチ（第１のスイッチ素子）である。また、トランジスタＭＮ６は、第４の増幅器の能力切り替えスイッチ（第２のスイッチ素子）である。
【００２７】
ここで、トランジスタＭＮ３、ＭＮ７は、発振を持続させるための発振持続用差動増幅器である。つまり、発振動作が安定している場合（安定状態）に用いられる増幅器である。また、トランジスタＭＮ２、ＭＮ５は、発振起動を補助するための発振起動補助用差動増幅器である。つまり、発振停止状態から発振起動する場合（発振起動状態）に用いられる増幅器である。入力端子Ｖｉｎ１はトランジスタＭＰ１のゲートと、トランジスタＭＮ１のゲートとにそれぞれ接続される。トランジスタＭＰ１のソースは、高電位側電源端子ＶＰＰに接続される。トランジスタＭＮ１のソースは、接地電圧端子ＧＮＤに接続される。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインは共通の出力ノードを介して出力端子Ｖｏｕｔ２に接続される。
【００２８】
入力端子Ｖｉｎ２はトランジスタＭＰ２のゲートと、トランジスタＭＮ８のゲートとにそれぞれ接続される。トランジスタＭＰ２のソースは、高電位側電源端子ＶＰＰに接続される。トランジスタＭＮ８のソースは、接地電圧端子ＧＮＤに接続される。トランジスタＭＰ２のドレインとトランジスタＭＮ８のドレインは共通の出力ノードを介して出力端子Ｖｏｕｔ１に接続される。トランジスタＭＰ１のドレインとトランジスタＭＮ１のドレインとの共通の出力ノードは、さらにトランジスタＭＮ５のゲートと、トランジスタＭＮ７のゲートと、トランジスタＭＮ３のドレインと、トランジスタＭＮ２のドレインと、に接続される。トランジスタＭＰ２のドレインとトランジスタＭＮ８のドレインとの共通の出力ノードは、さらにトランジスタＭＮ２のゲートと、トランジスタＭＮ３のゲートと、トランジスタＭＮ７のドレインと、トランジスタＭＮ５のドレインと、に接続される。
【００２９】
トランジスタＭＮ３のソースと、トランジスタＭＮ７のソースと、トランジスタＭＮ４のソースと、トランジスタＭＮ６のソースと、は接地電圧端子ＧＮＤに接続される。トランジスタＭＮ４のドレインは、ノードＮ１０４を介してトランジスタＭＮ２のソースに接続される。トランジスタＭＮ４のゲートは、低電位側電源端子ＶＳＴＰＩに接続される。トランジスタＭＮ６のドレインは、ノードＮ１０５を介してトランジスタＭＮ５のソースに接続される。トランジスタＭＮ６のゲートは、低電位側電源端子ＶＳＴＰＩに接続される。また、容量Ｃｓ１は出力端子Ｖｏｕｔ２と次段の入力端子の間に寄生する容量を示している。容量Ｃｓ２は出力端子Ｖｏｕｔ１と次段の入力端子の間に寄生する容量を示している。
【００３０】
図２に発振起動検出回路７のタイミングチャートを示す。電源電圧ＶＤＤが立ち上がった時刻をＴ０とする。ＶＣＯＯＵＴ（発振起動検出回路７の入力端子ＶＩＮに入力される信号）の発振が十分に安定するときの時刻をＴ１とする。電源電圧ＶＤＤが立ち上がってから発振が十分に安定するまでの時間をＴ２とする。図２の例に示すように、発振起動検出回路７は、ＶＣＯＯＵＴの立ち上がりをトリガとして時刻Ｔ１をカウントする一般的な同期カウンタである。
【００３１】
図１、図２及び図３を用いて本発明の実施の形態１の動作を説明する。まず、図１の発振回路が、発振起動時において発振停止状態を回避するための前提条件について、図３を用いて説明する。図３の入力端子Ｖｉｎ１及び入力端子Ｖｉｎ２が共にロウレベルの場合、トランジスタＭＰ１とトランジスタＭＰ２がオンする。それにより、トランジスタＭＮ２、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ７のゲートにハイレベルの信号が供給される。そのため、トランジスタＭＮ２、トランジスタＭＮ３、トランジスタＭＮ５、トランジスタＭＮ７はオンする。
【００３２】
このような場合に、出力端子Ｖｏｕｔ１と出力端子Ｖｏｕｔ２が互いに逆相出力を示すような回路構造にする必要がある。すなわち、発振停止状態から発振起動するために、第３の増幅器を構成するトランジスタＭＮ２とトランジスタＭＮ３、及び第４の増幅器を構成するトランジスタＭＮ５とトランジスタＭＮ７は、大きな差動ゲインをもつ必要がある。つまり、微小な信号の電位差に対しても敏感に反応可能なトランジスタ構造を持つ必要がある。この場合、例えばトランジスタＭＮ２、ＭＮ５は、十分な電流能力を有するために大きなトランジスタサイズで構成される必要がある。その際、通常は１０倍程度のトランジスタサイズで構成される。
【００３３】
次に、図１の発振回路の発振動作について説明する。図１の発振回路１は、電源電圧ＶＤＤ印加直後に起動検出信号ＶＳＴＰ（発振起動検出回路７の出力端子ＶＳＴＰＯの出力信号）がハイレベルを示す。そのため、遅延回路２〜５（図３参照）に備えられた第３、第４の増幅器の能力切り替えスイッチであるトランジスタＭＮ４、ＭＮ６がオンする。ここで、遅延回路２〜５（図３参照）の第３の増幅器としてトランジスタＭＮ２、トランジスタＭＮ３が動作する。また、第４の増幅器としてトランジスタＭＮ５、トランジスタＭＮ７が動作する。つまり、第３及び第４の増幅器は発振起動するために必要な電流能力を有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して発振起動することができる。
【００３４】
図１において、発振回路１が発振を開始すると、差動シングルエンド変換回路６はシングルエンド信号に変換した発振信号ＶＣＯＯＵＴを出力する。図２に示すように、発振を開始した時刻Ｔ０から、発振が安定するまでの時間Ｔ２を経て時刻Ｔ１に達する。このとき、発振起動検出回路７は、発振が安定したことを検出してロウレベルの起動検出信号ＶＳＴＰを出力する。それにより、図３に示すトランジスタＭＮ４とトランジスタＭＮ６がオフする。したがって、トランジスタＭＮ２とトランジスタＭＮ５もオフする。つまり、トランジスタＭＮ２を流れる電流Ｉｓ２Ａはゼロを示す。同様に、トランジスタＭＮ５に流れる電流Ｉｓ２Ｂはゼロを示す。そのため、第３の増幅器はトランジスタＭＮ３のみがオンした状態である。同様に、第４の増幅器はトランジスタＭＮ７のみがオンした状態である。
【００３５】
時刻Ｔ１において、例えば、図１に示す遅延回路２の入力端子Ｖｉｎ１の電圧がハイレベル、入力端子Ｖｉｎ２の電圧がロウレベルを示す場合を考える。このとき、遅延回路２、遅延回路３、遅延回路４および遅延回路５の出力端子Ｖｏｕｔ１の電圧はそれぞれハイレベルを示す。また、遅延回路２、遅延回路３、遅延回路４および遅延回路５の出力端子Ｖｏｕｔ２の電圧はそれぞれロウレベルを示す。ここで、遅延回路５の出力端子Ｖｏｕｔ１が遅延回路２の入力端子Ｖｉｎ２に接続される。遅延回路５の出力端子Ｖｏｕｔ２が遅延回路２の入力端子Ｖｉｎ１に接続される。そのため、遅延回路２のＶｉｎ１はハイレベルからロウレベルに遷移し、遅延回路２のＶｉｎ２の電圧はロウレベルからハイレベルに遷移する。
【００３６】
これにより、遅延回路２、遅延回路３、遅延回路４および遅延回路５は、順次、出力端子Ｖｏｕｔ１の電圧がロウレベル、出力端子Ｖｏｕｔ２の電圧がハイレベルに遷移する。さらに、帰還により遅延回路２の入力端子Ｖｉｎ１は、再びロウレベルからハイレベルに遷移し、遅延回路２の入力端子Ｖｉｎ２は、再びハイレベルからロウレベルに遷移する。発振回路１はこの遷移を繰り返すことにより発振動作を行う。また、このように発振回路１によって生成された発振信号に基づいた信号ＶＣＯＯＵＴが差動シングルエンド変換回路６から出力される。
【００３７】
このように、本発明の実施の形態１にかかる発振回路は、発振回路１を構成する遅延回路２〜５において、発振起動を補助するための発振起動補助用差動増幅器（トランジスタＭＮ２、ＭＮ５）と、発振を持続させるための発振持続用差動増幅器（トランジスタＭＮ３、ＭＮ７）とが並列接続された回路構成の差動増幅器を有する。また、発振起動検出回路７から出力されるＶＳＴＰ信号により、発振起動補助用差動増幅器の導通状態を制御する能力切り替えスイッチ（トランジスタＭＮ４、ＭＮ６）のオンオフが制御される。それにより、発振起動時（発振起動状態）と発振持続時（安定状態）において流れる電流を切替制御することが可能である。つまり、従来技術の課題であった発振起動用の差動増幅器の動作電流によって高速化が制限されるという問題を解決することができる。
【００３８】
従来技術の問題点を解決するメカニズムについて、図３を用いて説明する。図３に示すように、電流Ｉｓ１はトランジスタＭＰ１のドレイン電流である。電流Ｉｓ２ＡはトランジスタＭＮ２のドレイン電流である。電流Ｉｓ２ＢはトランジスタＭＮ５のドレイン電流である。電流Ｉｓ３はトランジスタＭＮ３のドレイン電流である。出力電流Ｉｏｕｔは出力端子Ｖｏｕｔ２に流れる出力電流である。
【００３９】
トランジスタＭＮ３は、例えばトランジスタＭＮ２の１／１０程度のトランジスタサイズになるように構成する。ここで、トランジスタサイズが大きいほど十分な電流能力を有するものとする。それにより、電流値がＩｓ２Ａ＞＞Ｉｓ３の状態を示す。同様に、トランジスタＭＮ７は、例えばトランジスタＭ５の１／１０程度のトランジスタサイズになるように構成する。なお、出力端子Ｖｏｕｔ１に流れる出力電流は、出力端子Ｖｏｕｔ２に流れる出力電流Ｉｏｕｔの場合と同様であるため説明を省略する。
【００４０】
ここで、発振回路１（図１参照）の発振周波数は、出力電流Ｉｏｕｔと容量Ｃｓ１で決定される。一般的には、周波数は電流に比例して高くなり、容量に反比例して高くなる。図３の遅延回路の場合、第３の増幅器（トランジスタＭＮ２、ＭＮ３）がオンしている場合、電流（Ｉｓ２Ａ＋Ｉｓ３）が流れる。このとき、出力端子Ｖｏｕｔに流れる出力電流Ｉｏｕｔは減少する。つまり、出力電流Ｉｏｕｔは、電流Ｉｓ１−（Ｉｓ２Ａ＋Ｉｓ３）で表すことができる。図３の例では、出力端子Ｖｏｕｔ２の電圧がロウレベルからハイレベルに遷移するとき、即ち、出力端子Ｖｏｕｔ１の電圧がハイレベルからロウレベルに遷移するときに流れる電流（Ｉｓ２Ａ＋Ｉｓ３）によって、出力電流Ｉｏｕｔは減少する。ここで、第３の増幅器に流れる電流が大きいほど、発振周波数の上限は低下する。つまり、発振周波数の高速化が制限される。
【００４１】
図１において、発振回路１が発振を開始すると、差動シングルエンド変換回路６はシングルエンド信号に変換した発振周波数を有する発振信号ＶＣＯＯＵＴを出力する。図２に示すように、発振を開始した時刻Ｔ０から、発振が安定するまでの時間Ｔ２を経て時刻Ｔ１に達する。このとき、発振起動検出回路７は、発振が安定したことを検出してロウレベルの起動検出信号ＶＳＴＰを出力する。それにより、図３に示すトランジスタＭＮ４、ＭＮ６がオフする。したがって、トランジスタＭＮ２、ＭＮ５もオフする。
【００４２】
出力端子Ｖｏｕｔ１の電圧がハイレベルからロウレベルに変化する際、トランジスタＭＮ４はオフしているため、トランジスタＭＮ２を流れる電流Ｉｓ２Ａはゼロである。このとき、第３の増幅器において接地電圧端子ＧＮＤに流れる電流は、トランジスタＭＮ３の電流Ｉｓ３のみとなる。つまり、第３の増幅器には、トランジスタＭＮ２の１／１０程度の電流のみが流れる。したがって、出力端子Ｖｏｕｔ２がロウレベルからハイレベルに遷移する際、電流値がＩｓ１＞＞Ｉｓ３の状態を示す。つまり、出力端子Ｖｏｕｔ２には、実質的に電流Ｉｓ１と同等の値の電流Ｉｏｕｔが流れる。このように、安定した発振動作時において、トランジスタＭＮ４をオフに制御することにより、従来技術に比べて第３の増幅器に流れる電流を抑えることが可能である。したがって、発振周波数の上限値を引き上げることができる。つまり、発振周波数の高速化が可能である。
【００４３】
発明の実施の形態２
図４は、本発明の実施の形態２の差動発振回路（発振回路）である。図４は本発明の実施の形態１の差動発振回路に発振停止検出回路８を付加した回路構成である。発振停止検出回路８において、入力端子ＲＥＦＩに基準信号ＲＥＦが入力される。また、リセット端子ＳＴＢＹＩに発振停止検出回路８に備えられたフリップフロップ回路の初期化用のリセット信号ＳＴＢＹが入力される。ここで、基準信号ＲＥＦは、位相を合わせるためにＰＬＬ等で用いられる基準信号である。発振停止検出回路８の出力端子ＲＥＳＥＴＯは、発振起動検出回路７の入力端子ＲＥＳＥＴＩに接続される。なお、発振停止検出回路８の出力端子ＲＥＳＥＴＯから出力される信号をＲＥＳＥＴとする。差動シングルエンド変換回路６の出力ＶＯＵＴは、発振起動検出回路７の入力端子ＶＩＮに加え、発振停止検出回路８の入力端子ＶＣＯＯＵＴＩに接続される。
【００４４】
上記以外の回路構成は、実施の形態１と同様であるため説明を省略する。発振停止検出回路８の回路構成は、例えば図５に示す回路構成により容易に実現できる。図５に発振停止検出回路８の一例を示す。図５の回路は、発振停止確認するために必要な５個のフリップフロップＦＦ５０、ＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００と、ＮＯＲ回路２００（以下、ＮＯＲ２００と称す）と、ＡＮＤ回路２０１（以下、ＡＮＤ２０１と称す）と、ＯＲ回路２０２（以下、ＯＲ２０２と称す）と、２分周回路９と、を有する。なお、このような回路構成は、実施の形態の一例を示したに過ぎず、趣旨を逸脱しない限りにおいて適宜変更が可能である。例えば、本実施の形態では、発振停止検出回路８は、５個のフリップフロップを有する回路構成の例を示しているが、これに限られない。例えば、設計仕様等により決定された所定のクロックサイクルに応じた数のフリップフロップを有する回路構成も適用可能である。
【００４５】
入力端子ＲＥＦＩは、フリップフロップＦＦ５０の入力端子ＣＬＫ、フリップフロップＦＦ５１の入力端子ＣＬＫ、フリップフロップＦＦ５２の入力端子ＣＬＫ、フリップフロップＦＦ５３の入力端子ＣＬＫ、ＦＦ１０００の入力端子ＣＬＫに接続される。入力端子ＳＴＢＹＩは、フリップフロップＦＦ５０のリセット端子Ｒ、フリップフロップＦＦ５１のリセット端子Ｒ、フリップフロップＦＦ５２のリセット端子Ｒ、フリップフロップＦＦ５３のリセット端子Ｒ、ＦＦ１０００のリセット端子Ｒに接続される。
【００４６】
入力端子ＶＣＯＯＵＴＩは２分周回路９の入力端子ＩＮに接続される。２分周回路９の出力端子ＦＢＯはフリップフロップＦＦ５０の入力端子Ｄに接続される。なお、２分周回路９は一般的に用いられる２分周回路である。この２分周回路９により、差動シングルエンド変換回路６から出力される信号ＶＣＯＯＵＴを２分周して出力する。ここで、２分周回路９から出力された信号をＦＢ信号とする。フリップフロップＦＦ５０の出力端子Ｑは、フリップフロップＦＦ５１の入力端子Ｄに接続される。フリップフロップＦＦ５１の出力端子Ｑは、フリップフロップＦＦ５２の入力端子Ｄに接続される。フリップフロップＦＦ５２の出力端子Ｑは、フリップフロップＦＦ５３の入力端子Ｄに接続される。フリップフロップＦＦ５３の出力端子Ｑは、フリップフロップＦＦ１０００の入力端子Ｄに接続される。
【００４７】
また、フリップフロップＦＦ５０の出力端子Ｑ、フリップフロップＦＦ５１の出力端子Ｑ、フリップフロップＦＦ５２の出力端子Ｑ、フリップフロップＦＦ５３の出力端子Ｑ、フリップフロップＦＦ１０００の出力端子Ｑは、それぞれＮＯＲ２００の入力端子とＡＮＤ２０１の入力端子に接続される。ＮＯＲ２００の出力端子は、ＯＲ２０２の一方の入力端子に接続される。ＡＮＤ２０１の出力端子は、ＯＲ２０２の他方の入力端子に接続される。ＯＲ２０２の出力端子は出力端子ＲＥＳＥＴＯに接続される。
【００４８】
本発明の実施の形態２の動作について図５及び図６を用いて説明する。図６は、本発明の実施の形態２の差動発振回路のタイミングチャートである。ここで、２分周回路９の出力信号ＦＢは、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴの立ち上がりエッジをトリガとして出力される。
【００４９】
半導体チップに発生するノイズや半導体チップ外からのノイズ（以下、外来ノイズと称す）等の影響により、図４に示す発振回路１の発振が停止した時刻をＴＸとする。また、発振停止確認するために必要なクロックサイクル数（本実施例では５クロックサイクル）をフリップフロップＦＦ５０、ＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００によりカウントする。カウント後、出力信号ＲＥＳＥＴがハイレベル（発振停止）を示す時刻をＴ３とする。そして、再び発振回路１が発振起動した後、基準クロックである基準信号ＲＥＦの立ち下りエッジにより、２分周回路９の出力信号ＦＢをロウレベルのデータとして読みこんだ時刻をＴ４とする。その後、２分周回路９の出力信号をハイレベルのデータとして読みこんだ時刻をＴ５とする。なお、時刻Ｔ４、Ｔ５を検出することにより、発振回路１が再び発振動作を開始したことを認識することができる。そして、発振が安定するまでの所定の時間経過後、発振起動検出回路７の出力信号ＶＳＴＰがロウレベルを示す時刻をＴ６とする。
【００５０】
外来ノイズ等の影響で発振回路１の発振が停止した場合、図４に示す差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴがロウレベルまたはハイレベルのいずれかに固定されてしまう。このとき、２分周回路９の出力信号ＦＢがロウレベルまたはハイレベルに固定された状態を示す。
【００５１】
まず２分周回路９の出力信号ＦＢがロウレベルに固定された場合の動作について説明する。なお、この例では、基準クロックＲＥＦの５クロックサイクル分、出力信号ＦＢがロウレベルまたはハイレベルに固定された状態を示した場合、発振動作が停止したものとしている。図５に示すように、出力信号ＦＢがロウレベルに固定されることにより、フリップフリップＦＦ５０の入力端子Ｄにロウレベルの信号が入力される。フリップフリップＦＦ５０の出力端子Ｑからはロウレベルの信号が出力される。フリップフリップＦＦ５１の入力端子Ｄにロウレベルの信号が入力される。同様に、フリップフロップＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００の出力端子Ｑからは、ロウレベルの信号が出力される。これにより、ＮＯＲ２００からハイレベルの信号が出力される。
【００５２】
このように、発振停止検出回路８に備えられた各フリップフロップの出力端子Ｑからはロウレベルの信号が出力される。そのため、ＡＮＤ２０１からロウレベルの信号が出力される。それにより、ＯＲ２０２からハイレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはハイレベルを示す（図６における時刻Ｔ３）。図４に示すように、このハイレベルの出力信号ＲＥＳＥＴにより発振起動検出回路７が初期化される。発振起動検出回路７が初期化されたことにより、信号ＶＳＴＰは再びハイレベルを示す。つまり、遅延回路２〜５（図３参照）に備えられたトランジスタＭＮ４、ＭＮ６がオンする。このことにより、第３の増幅器を構成するトランジスタＭＮ２にドレイン電流Ｉｓ２Ａが流れる。同様に、第４の増幅器を構成するトランジスタＭＮ５にドレイン電流Ｉｓ２Ｂが流れる。つまり、第３及び第４の増幅器は発振起動するために必要な電流能力を再び有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して再び発振起動することができる。
【００５３】
発振回路１の発振起動が開始されると、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴも発振を開始する。ロウレベルに固定されていた２分周回路９の出力信号ＦＢもハイレベルを示す（図６における時刻Ｔ５）。フリップフリップＦＦ５０の入力端子Ｄにハイレベルの信号が入力される。フリップフロップＦＦ５０の出力端子Ｑからは、ハイレベルの信号が出力される。これにより、ＮＯＲ２００からロウレベルの信号が出力される。また、発振開始後において、信号ＦＢは基準クロックＲＥＦの立ち下がりエッジ毎にハイレベルとロウレベルを交互に出力する。そのため、ＮＯＲ２００に入力される信号のうち、いずれかの信号はハイレベルを示す。
【００５４】
したがって、ＮＯＲ２００から常にロウレベルの信号が出力される。同様に、ＡＮＤ２０１に入力される信号のうち、いずれかの信号はロウレベルを示す。したがって、ＡＮＤ２０１から常にロウレベルの信号が出力される。それにより、ＯＲ２０２からロウレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはロウレベルを示す（図６における時刻Ｔ６）。このように、外来ノイズ等の影響で発振回路１の発振が停止した場合でも、発振動作の再起動が可能である。
【００５５】
まず２分周回路９の出力信号ＦＢがハイレベルに固定された場合の動作について説明する。図５に示すように、出力信号ＦＢがハイレベルに固定されることにより、フリップフリップＦＦ５０の入力端子Ｄにハイレベルの信号が入力される。フリップフリップＦＦ５０の出力端子Ｑからはハイレベルの信号が出力される。フリップフリップＦＦ５１の入力端子Ｄにハイレベルの信号が入力される。同様に、フリップフロップＦＦ５１、ＦＦ５２、ＦＦ５３、ＦＦ１０００の出力端子Ｑからは、ハイレベルの信号が出力される。これにより、ＮＯＲ２００からロウレベルの信号が出力される。
【００５６】
このように、発振停止検出回路８に備えられた各フリップフロップの出力端子Ｑからはハイレベルの信号が出力される。そのため、ＡＮＤ２０１からハイレベルの信号が出力される。それにより、ＯＲ２０２からハイレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはハイレベルを示す（図６における時刻Ｔ３）。図４に示すように、このハイレベルの出力信号ＲＥＳＥＴにより発振起動検出回路７が初期化される。発振起動検出回路７が初期化されたことにより、信号ＶＳＴＰは再びハイレベルを示す。つまり、遅延回路２〜５（図３参照）に備えられたトランジスタＭＮ４、ＭＮ６がオンする。このことにより、第３の増幅器を構成するトランジスタＭＮ２にドレイン電流Ｉｓ２Ａが流れる。同様に、第４の増幅器を構成するトランジスタＭＮ５にドレイン電流Ｉｓ２Ｂが流れる。つまり、第３及び第４の増幅器は発振起動するために必要な電流能力を再び有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して再び発振起動することができる。
【００５７】
発振回路１の発振起動が開始されると、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴも発振を開始する。ハイレベルに固定されていた２分周回路９の出力信号ＦＢもロウレベルを示す（図６における時刻Ｔ５）。フリップフリップＦＦ５０の入力端子Ｄにロウレベルの信号が入力される。フリップフロップＦＦ５０の出力端子Ｑからは、ロウレベルの信号が出力される。発振開始後において、信号ＦＢは基準クロックＲＥＦの立ち下がりエッジ毎にハイレベルとロウレベルを交互に出力する。そのため、ＮＯＲ２００に入力される信号のうち、いずれかの信号はハイレベルを示す。したがって、ＮＯＲ２００から常にロウレベルの信号が出力される。同様に、ＡＮＤ２０１に入力される信号のうち、いずれかの信号はロウレベルを示す。したがって、ＡＮＤ２０１から常にロウレベルの信号が出力される。それにより、ＯＲ２０２からロウレベルの信号が出力される。すなわち、発振停止検出回路８の出力信号ＲＥＳＥＴはロウレベルを示す（図６における時刻Ｔ６）。このように、外来ノイズ等の影響で発振回路１の発振が停止した場合でも、発振の再起動が可能である。
【００５８】
以上のように、本発明の実施の形態２における差動発振回路は、図４に示す発振停止検出回路８によって、差動シングルエンド変換回路６の出力信号ＶＣＯＯＵＴが発振しているか停止しているかの検知を行う。ここで、発振停止が検出された場合、発振起動検出回路７を初期化することにより、ＶＳＴＰ信号を再びハイレベルにする。それにより、図３に示すトランジスタＭＮ４及びトランジスタＭＮ６が再びオンする。つまり、トランジスタＭＮ２に電流Ｉｓ２Ａが流れる。同様に、トランジスタＭＮ５に電流Ｉｓ２Ｂが流れる。つまり、遅延回路２〜５に備えられた第３及び第４の増幅器は、発振起動するために必要な電流能力を再び有する。したがって、発振回路１は、発振停止状態から微小な電位差を増幅して再び発振起動することができる。
【００５９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、発振回路１に備えられた遅延回路２〜５は、第３及び第４の増幅器の一方の端子が接地電圧端子ＧＮＤに接続された場合の例について説明したが、これに限られない。例えば、第３及び第４の増幅器の一方の端子が高電位側電源端子ＶＰＰに接続された場合の回路構成も可能である。あるいは、一方の端子が接地電圧端子ＧＮＤに接続された第３及び第４の増幅器に加え、一方の端子が高電位側電源端子ＶＰＰに接続された第５及び第６の増幅器をさらに備えた回路構成も適用可能である。なお、その場合、第５及び第６の増幅器は、第３及び第４の増幅器と同様の回路構成である。
【００６０】
また、本発明の上記実施の形態では、第３の増幅器としてトランジスタＭＮ２、ＭＮ３を有し、第４の増幅器としてトランジスタＭＮ５、ＭＮ７を有した回路構成の例について説明したが、これに限られない。例えば、第３の増幅器としてトランジスタＭＮ２のみを有し、第４の増幅器としてトランジスタＭＮ５のみを有した回路構成も適用可能である。これにより、発振起動後の安定した発振動作時（安定状態）において、電流Ｉｏｕｔが実質的に電流Ｉｓ１のみの状態を示す。したがって、発振周波数の上限値を引き上げることができる。つまり、発振周波数の高速化が可能である。
【００６１】
また、本発明の上記実施の形態では、第３の増幅器の能力切り替えスイッチとしてトランジスタＭＮ４を、第４の増幅器の能力切り替えスイッチとしてトランジスタＭＮ６を有した回路構成の例について説明したが、これに限られない。例えば、第３及び第４の増幅器を共通に能力切り替えする１個のスイッチ素子（例えば、Ｎチャネル型トランジスタ）を備えた場合の回路構成も適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１にかかる差動発振回路を示す図である。
【図２】本発明の実施の形態１にかかる差動発振回路のタイミングチャートである。
【図３】本発明の実施の形態１にかかる遅延回路を示す図である。
【図４】本発明の実施の形態２にかかる差動発振回路を示す図である。
【図５】本発明の実施の形態２にかかる発振停止検出回路を示す図である。
【図６】本発明の実施の形態２にかかる差動発振回路のタイミングチャートである。
【図７】従来技術の発振回路を示す図である。
【図８】従来技術の遅延回路を示す図である。
【図９】従来技術の遅延回路における電流の流れを示す図である。
【符号の説明】
【００６３】
１ 発振回路
２ 遅延回路
３ 遅延回路
４ 遅延回路
５ 遅延回路
６ 差動シングルエンド変換回路
７ 発振起動検出回路
８ 発振停止検出回路
９ ２分周回路
２００ ＮＯＲ回路
２０１ ＡＮＤ回路
２０２ ＯＲ回路
Ｃｓ１ 容量
Ｃｓ２ 容量
ＦＦ５０ フリップフロップ
ＦＦ５１ フリップフロップ
ＦＦ５２ フリップフロップ
ＦＦ５３ フリップフロップ
ＦＦ１０００ フリップフロップ
ＧＮＤ 接地電圧端子
ＭＰ０ トランジスタ
ＭＰ１ トランジスタ
ＭＰ２ トランジスタ
ＭＮ１ トランジスタ
ＭＮ２ トランジスタ
ＭＮ３ トランジスタ
ＭＮ４ トランジスタ
ＭＮ５ トランジスタ
ＭＮ６ トランジスタ
ＭＮ７ トランジスタ
ＭＮ８ トランジスタ
Ｎ１０４ ノード
Ｎ１０５ ノード
ＶＤＤ 電源電圧端子
ＶＰＰ 高電位側電源端子
ＶＳＴＰＩ 低電位側電源端子
【特許請求の範囲】
【請求項１】
帰還ループ回路を備えた差動型の発振回路であって、
前記帰還ループ回路上に縦続接続され、入力された一対の差動入力信号を遅延させて一対の差動出力信号として出力する遅延回路と、
前記発振回路が発振起動状態か安定状態のいずれかにあるかを検出し、検出結果を示す検出信号を出力する発振起動検出回路と、を備え、
前記遅延回路は、前記発振起動検出回路から出力された検出信号に基づいて、前記差動出力信号の出力電流値を制御する発振回路。
【請求項２】
前記遅延回路は、
前記差動入力信号を反転させて出力する一対の第１及び第２のインバータと、
第１のインバータの出力ノードと電源電圧端子との間に接続され、第２のインバータの出力ノードの電圧に基づいてオンオフが制御される第１のトランジスタと、
第２のインバータの出力ノードと電源電圧端子との間に接続され、第１のインバータの出力ノードの電圧に基づいてオンオフが制御される第２のトランジスタと、
前記第１のインバータの出力ノードと電源電圧端子との間において前記第１のトランジスタに直列に接続され、前記第２のインバータの出力ノードと電源電圧端子との間において前記第２のトランジスタに直列に接続され、前記検出信号に基づいてオンオフが制御されるスイッチ回路と、を備えた請求項１に記載の発振回路。
【請求項３】
前記遅延回路は、
前記発振回路が発振起動状態を示す場合には、前記検出信号により前記スイッチ回路をオンにするように制御し、前記発振回路が安定状態を示す場合には、前記検出信号により前記スイッチ回路をオフにするように制御することを特徴とする請求項２に記載の発振回路。
【請求項４】
前記遅延回路は、
第１のインバータの出力ノードと電源電圧端子との間に接続され、第２のインバータの出力ノードの電圧に基づいてオンオフが制御され、前記第１のトランジスタよりもオン抵抗の大きい第３のトランジスタと、
第２のインバータの出力ノードと電源電圧端子との間に接続され、第１のインバータの出力ノードの電圧に基づいてオンオフが制御され、前記第２のトランジスタよりもオン抵抗の大きい第４のトランジスタと、をさらに備えた請求項２又は３に記載の発振回路。
【請求項５】
前記スイッチ回路は、
前記第１のトランジスタに直列に接続され、前記検出信号に応じてオンオフが制御される第１のスイッチ素子と、
前記第２のトランジスタに直列に接続され、前記検出信号に応じてオンオフが制御される第２のスイッチ素子と、を備えた請求項２〜４のいずれか一項に記載の発振回路。
【請求項６】
前記電源電圧端子は低電位側電源電圧端子であって、
前記第１〜前記第４のトランジスタと、前記第１及び前記第２のスイッチ素子は、いずれもＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項５に記載の発振回路。
【請求項７】
前記電源電圧端子は高電位側電源電圧端子であって、
前記第１〜前記第４のトランジスタと、前記第１及び前記第２のスイッチ素子は、いずれもＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項５に記載の発振回路。
【請求項８】
前記発振回路の発振が停止したことを検出し、リセット信号を出力する発振停止検出回路をさらに備え、
前記発振起動検出回路は、前記リセット信号に基づいて前記発振回路が発振起動状態であるという検出結果を前記検出信号として出力することを特徴とする請求項１〜７のいずれか一項に記載の発振回路。
【請求項１】
帰還ループ回路を備えた差動型の発振回路であって、
前記帰還ループ回路上に縦続接続され、入力された一対の差動入力信号を遅延させて一対の差動出力信号として出力する遅延回路と、
前記発振回路が発振起動状態か安定状態のいずれかにあるかを検出し、検出結果を示す検出信号を出力する発振起動検出回路と、を備え、
前記遅延回路は、前記発振起動検出回路から出力された検出信号に基づいて、前記差動出力信号の出力電流値を制御する発振回路。
【請求項２】
前記遅延回路は、
前記差動入力信号を反転させて出力する一対の第１及び第２のインバータと、
第１のインバータの出力ノードと電源電圧端子との間に接続され、第２のインバータの出力ノードの電圧に基づいてオンオフが制御される第１のトランジスタと、
第２のインバータの出力ノードと電源電圧端子との間に接続され、第１のインバータの出力ノードの電圧に基づいてオンオフが制御される第２のトランジスタと、
前記第１のインバータの出力ノードと電源電圧端子との間において前記第１のトランジスタに直列に接続され、前記第２のインバータの出力ノードと電源電圧端子との間において前記第２のトランジスタに直列に接続され、前記検出信号に基づいてオンオフが制御されるスイッチ回路と、を備えた請求項１に記載の発振回路。
【請求項３】
前記遅延回路は、
前記発振回路が発振起動状態を示す場合には、前記検出信号により前記スイッチ回路をオンにするように制御し、前記発振回路が安定状態を示す場合には、前記検出信号により前記スイッチ回路をオフにするように制御することを特徴とする請求項２に記載の発振回路。
【請求項４】
前記遅延回路は、
第１のインバータの出力ノードと電源電圧端子との間に接続され、第２のインバータの出力ノードの電圧に基づいてオンオフが制御され、前記第１のトランジスタよりもオン抵抗の大きい第３のトランジスタと、
第２のインバータの出力ノードと電源電圧端子との間に接続され、第１のインバータの出力ノードの電圧に基づいてオンオフが制御され、前記第２のトランジスタよりもオン抵抗の大きい第４のトランジスタと、をさらに備えた請求項２又は３に記載の発振回路。
【請求項５】
前記スイッチ回路は、
前記第１のトランジスタに直列に接続され、前記検出信号に応じてオンオフが制御される第１のスイッチ素子と、
前記第２のトランジスタに直列に接続され、前記検出信号に応じてオンオフが制御される第２のスイッチ素子と、を備えた請求項２〜４のいずれか一項に記載の発振回路。
【請求項６】
前記電源電圧端子は低電位側電源電圧端子であって、
前記第１〜前記第４のトランジスタと、前記第１及び前記第２のスイッチ素子は、いずれもＮチャネル型ＭＯＳトランジスタであることを特徴とする請求項５に記載の発振回路。
【請求項７】
前記電源電圧端子は高電位側電源電圧端子であって、
前記第１〜前記第４のトランジスタと、前記第１及び前記第２のスイッチ素子は、いずれもＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項５に記載の発振回路。
【請求項８】
前記発振回路の発振が停止したことを検出し、リセット信号を出力する発振停止検出回路をさらに備え、
前記発振起動検出回路は、前記リセット信号に基づいて前記発振回路が発振起動状態であるという検出結果を前記検出信号として出力することを特徴とする請求項１〜７のいずれか一項に記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１５４２５３（Ｐ２０１０−１５４２５３Ａ）
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願番号】特願２００８−３３０４８５（Ｐ２００８−３３０４８５）
【出願日】平成２０年１２月２５日（２００８．１２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年７月８日（２０１０．７．８）
【国際特許分類】
【出願日】平成２０年１２月２５日（２００８．１２．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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