積層コンデンサ、配線基板、デカップリング回路および高周波回路
【課題】 積層コンデンサの等価直列インダクタンス（ＥＳＬ）を低減する。
【解決手段】 互いに対向する第１および第２の内部電極１４および１５と第１および第２の外部端子電極とをそれぞれ電気的に接続する第１および第２の貫通導体２０、２０ａ、２１および２１ａを、内部電極１４，１５を流れる電流によって誘起される磁界を互いに相殺するように配置するとともに、これら貫通導体のいくつかを、第１および第２の内部電極１４および１５の各々の周縁部において第１および第２の内部電極１４および１５に接続される第１および第２の周縁貫通導体２０ａおよび２１ａによって与える。
【解決手段】 互いに対向する第１および第２の内部電極１４および１５と第１および第２の外部端子電極とをそれぞれ電気的に接続する第１および第２の貫通導体２０、２０ａ、２１および２１ａを、内部電極１４，１５を流れる電流によって誘起される磁界を互いに相殺するように配置するとともに、これら貫通導体のいくつかを、第１および第２の内部電極１４および１５の各々の周縁部において第１および第２の内部電極１４および１５に接続される第１および第２の周縁貫通導体２０ａおよび２１ａによって与える。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、積層コンデンサ、配線基板、デカップリング回路および高周波回路に関するもので、特に、高周波回路において有利に適用され得る積層コンデンサ、ならびに、この積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路に関するものである。
【０００２】
【従来の技術】従来からある最も典型的な積層コンデンサは、たとえばセラミック誘電体からなり、積層される複数の誘電体層、ならびに複数のコンデンサユニットを形成するように特定の誘電体層を介して互いに対向しながら誘電体層の積層方向に交互に配置される複数対の第１および第２の内部電極を有する、コンデンサ本体を備えている。コンデンサ本体の第１および第２の端面には、それぞれ、第１および第２の外部端子電極が形成される。第１の内部電極は、コンデンサ本体の第１の端面上にまで延び、ここで第１の外部端子電極に電気的に接続され、また、第２の内部電極は、第２の端面上にまで延び、ここで第２の外部端子電極に電気的に接続される。
【０００３】この積層コンデンサにおいて、たとえば第２の外部端子電極から第１の外部端子電極へと流れる電流は、第２の外部端子電極から第２の内部電極へと流れ、この第２の内部電極から誘電体層を通って第１の内部電極に至り、次いで、この第１の内部電極内を通って第１の外部端子電極へと至る。
【０００４】コンデンサの等価回路は、コンデンサの容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとしたとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】この等価回路では、共振周波数（ｆ0 ）は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/2 〕となり、共振周波数より高い周波数では、コンデンサとして機能しなくなる。言い換えると、ＬすなわちＥＳＬ値が小さければ、共振周波数（ｆ0 ）は高くなり、より高周波で使用できることになる。なお、内部電極に銅を用いてＥＳＲを小さくすることなども考えられているが、マイクロ波領域で使うためには低ＥＳＬ化が図られたコンデンサが必要となる。
【０００６】また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給する電源回路に接続されるデカップリングコンデンサとして用いられるコンデンサにおいても、低ＥＳＬ化が求められている。
【０００７】図１３は、上述したＭＰＵ１および電源部２に関する接続構成の一例を図解的に示すブロック図である。
【０００８】図１３を参照して、ＭＰＵ１は、ＭＰＵチップ３およびメモリ４を備える。電源部２は、ＭＰＵチップ３に電源を供給するためのもので、電源部２からＭＰＵチップ３に至る電源回路には、デカップリングコンデンサ５が接続されている。また、ＭＰＵチップ３からメモリ４側には、信号回路が構成されている。
【０００９】上述したようなＭＰＵ１に関連して用いられるデカップリングコンデンサ５の場合でも、通常のデカップリングコンデンサと同様、ノイズ吸収や電源の変動に対する平滑化のために用いられるが、さらに、最近では、ＭＰＵチップ３において、その動作周波数が５００ＭＨｚを超えて１ＧＨｚにまで達するものが計画されており、このようなＭＰＵチップ３に関連して高速動作が要求される用途にあっては、クイックパワーサプライとしての機能（立ち上がり時等の電力が急に必要な時に、コンデンサに充電された電気量から数ナノ秒の間に電力を供給する機能）が必要である。
【００１０】このため、ＭＰＵ１におけるデカップリングコンデンサ３にあっても、インダクタンス成分ができるだけ低い、たとえば１０ｐＨ以下であることが必要となってきており、このようにインダクタンス値の低いコンデンサの実現が望まれている。
【００１１】より具体的に説明すると、あるＭＰＵチップ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち１２Ａ位の電流が流れる設計になっている。その消費電力の低減化のために、ＭＰＵ１が動作していない時はスリープモードとして、消費電力を１Ｗ以下にまで落とす仕様が採用されている。スリープモードからアクティブモードへの変換時、ＭＰＵチップ３には、その動作数クロックのうちにアクティブモードに必要な電力が供給される必要がある。動作周波数５００ＭＨｚでは、スリープモードからアクティブモードへの変換時において、４〜７ナノ秒という時間の間に電力を供給する必要がある。
【００１２】しかし、上述の電力を供給することは、電源部２からでは間に合わないため、電源部２から電源を供給するまでの時間、ＭＰＵチップ３近傍に置くデカップリングコンデンサ５に充電されている電荷を放電することによってＭＰＵチップ３に電源を供給することが行なわれる。
【００１３】動作クロック周波数が１ＧＨｚのものにあっては、このような機能を満足させるために、ＭＰＵチップ３近傍のデカップリングコンデンサ５のＥＳＬは、少なくとも１０ｐＨ以下であることが必要となる。
【００１４】
【発明が解決しようとする課題】先に述べた一般的な積層コンデンサのＥＳＬは、５００〜８００ｐＨ程度であり、上述したような１０ｐＨ以下には程遠い。このように、インダクタンス成分が積層コンデンサにおいてもたらされるのは、積層コンデンサにおいて流れる電流の方向によってその方向が決まる磁束が誘起され、この磁束に起因して自己インダクタンス成分が生じるためである。
【００１５】上述したような背景の下、低ＥＳＬ化を図り得る積層コンデンサの構造が、たとえば、特開平２−２５６２１６号公報、米国特許第５８８０９２５号、特開平２−１５９００８号公報、特開平１１−１４４９９６号公報、特開平７−２０１６５１号公報等において提案されている。
【００１６】上述の低ＥＳＬ化は、主として、積層コンデンサにおいて誘起される磁束の相殺によるもので、このような磁束の相殺が生じるようにするため、積層コンデンサにおいて流れる電流の方向を多様化することが行なわれている。そして、この電流の方向の多様化のため、コンデンサ本体の外表面上に形成される端子電極の数を増やすことによって、これに電気的に接続されるように引き出される内部電極の引出し部分の数を増やすとともに、内部電極の引き出し部分をいくつかの方向に向けることが行なわれている。
【００１７】しかしながら、上述したように提案されている積層コンデンサにおける低ＥＳＬ化のための対策は、効果の点において、未だ不十分である。
【００１８】たとえば、特開平２−２５６２１６号公報、米国特許第５８８０９２５号および特開平２−１５９００８号公報では、内部電極をコンデンサ本体の対向する２つの側面にまで引き出す構造が記載されているが、約１００ｐＨ程度までしか低ＥＳＬ化を図ることができないものと推測される。
【００１９】また、特開平１１−１４４９９６号公報では、内部電極をコンデンサ本体の４つの側面に引き出す構造が記載されているが、最も優れたＥＳＬ値として、４０ｐＨが記載されているにすぎない。
【００２０】また、特開平７−２０１６５１号公報では、内部電極をコンデンサ本体の上下の主面にまで引き出す構造が記載されているが、最も優れたＥＳＬ値として、５０ｐＨが記載されているにすぎない。
【００２１】そのため、このような積層コンデンサが用いられるＭＰＵチップ用の（電源ラインを含む）高周波回路において、従来は、たとえば１０ｐＨ以下といったＥＳＬを実現するため、複数の積層コンデンサを並列に接続した状態として配線基板に実装することが行なわれている。その結果、積層コンデンサのための実装面積が大きくなり、このような高周波回路を構成する電気機器の小型化を阻害する原因となっている。
【００２２】そこで、この発明の目的は、低ＥＳＬ化をより効果的に図り得るように改良された積層コンデンサを提供しようとすることである。
【００２３】この発明の他の目的は、上述したような積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路を提供しようとすることである。
【００２４】
【課題を解決するための手段】この発明に係る積層コンデンサは、積層される複数の誘電体層を含むコンデンサ本体を備えている。
【００２５】このコンデンサ本体の内部には、特定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、コンデンサ本体の、内部電極と平行に延びる少なくとも一方の主面上には、第１および第２の外部端子電極が設けられる。
【００２６】コンデンサ本体の内部には、さらに、第２の内部電極に対して電気的に絶縁された状態で第１の内部電極と第１の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する複数の第１の貫通導体、および第１の内部電極に対して電気的に絶縁された状態で第２の内部電極と第２の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する複数の第２の貫通導体がそれぞれ設けられる。これら第１および第２の貫通導体は、内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置される。
【００２７】そして、前述した技術的課題を解決するため、第１および第２の貫通導体は、それぞれ、第１および第２の内部電極の各々の周縁部において第１および第２の内部電極に接続されている、第１および第２の周縁貫通導体を含むことを特徴としている。
【００２８】上述の第１および第２の周縁貫通導体は、それぞれ、第１および第２の内部電極の各々の辺上において第１および第２の内部電極に接続されているものを含むことが好ましい。
【００２９】また、第１および第２の周縁貫通導体の少なくとも一方は、対応の内部電極の角において対応の内部電極に接続されているものを含んでいてもよい。
【００３０】また、第１および第２の周縁貫通導体は、それぞれ、第１および第２の内部電極の各々の辺上において第１および第２の内部電極に接続されているものを含みながら、第１および第２の周縁貫通導体の少なくとも一方は、対応の内部電極の角において対応の内部電極に接続されているものを含んでいてもよい。
【００３１】この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極は、それぞれ、第１および第２の貫通導体の各々に関連して点状に分布するように設けられていることが好ましい。
【００３２】上述の場合、第１および第２の外部端子電極には、半田バンプが形成されていることが好ましい。
【００３３】また、この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極は、コンデンサ本体の一方の主面上にのみ設けられていることが好ましい。なお、第１および第２の外部端子電極は、コンデンサ本体の２つの主面の各々上に形成されていても、あるいは、第１の外部端子電極が一方の主面上に形成され、第２の外部端子電極が他方の主面上に形成されてもよい。
【００３４】また、この発明に係る積層コンデンサは、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして有利に用いられる。
【００３５】この発明は、また、上述したような積層コンデンサが実装された、配線基板にも向けられる。
【００３６】上述したように、この発明が配線基板に向けられる場合、その具体的な一実施態様では、この配線基板には、マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、また、配線基板は、ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備え、積層コンデンサの第１および第２の外部端子電極の一方が電源用ホット側配線導体に電気的に接続され、かつ第１および第２の外部端子電極の他方がグラウンド配線導体に接続される。
【００３７】上述した配線基板において、好ましくは、積層コンデンサに備える第１および第２の外部端子電極は、バンプにより接続される。
【００３８】この発明は、さらに、上述したような積層コンデンサを備える、デカップリング回路にも向けられる。
【００３９】さらに、この発明は、上述したような積層コンデンサを備える、高周波回路にも向けられる。
【００４０】
【発明の実施の形態】図１および図２は、この発明の第１の実施形態による積層コンデンサ１１を示している。ここで、図１は、積層コンデンサ１１の内部構造を示す平面図であり、（１）と（２）とは互いに異なる断面を示している。また、図２は、図１の線ＩＩ−ＩＩに沿う断面図である。
【００４１】積層コンデンサ１１は、積層される複数の誘電体層１２を含むコンデンサ本体１３を備えている。誘電体層１２は、たとえばセラミック誘電体から構成される。
【００４２】コンデンサ本体１３の内部には、特定の誘電体層１２を介して互いに対向する少なくとも１対の第１および第２の内部電極１４および１５が設けられている。この実施形態では、複数対の第１および第２の内部電極１４および１５が設けられている。
【００４３】また、コンデンサ本体１３の、内部電極１４および１５と平行に延びる主面１６および１７の少なくとも一方、この実施形態では、一方の主面１７上には、第１および第２の外部端子電極１８および１９が設けられている。
【００４４】コンデンサ本体１３の内部には、さらに、第２の内部電極１５に対して電気的に絶縁された状態で第１の内部電極１４と第１の外部端子電極１８とを電気的に接続するように特定の誘電体層１２を貫通する複数の第１の貫通導体２０および２０ａが設けられている。また、第１の内部電極１４に対して電気的に絶縁された状態で第２の内部電極１５と第２の外部端子電極１９とを電気的に接続するように特定の誘電体層１２を貫通する複数の第２の貫通導体２１および２１ａが設けられている。
【００４５】この実施形態では、各々複数の第１および第２の内部電極１４および１５が設けられ、第１および第２の内部電極１４および１５の間に形成される静電容量が、第１および第２の貫通導体２０および２０ａならびに２１および２１ａによって並列接続され、このように並列接続された静電容量が、第１および第２の外部端子電極１８および１９の間に取り出される。
【００４６】上述した第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとは、内部電極１４および１５を流れる電流によって誘起される磁界を互いに相殺するように配置されている。すなわち、この実施形態では、第１および第２の貫通導体２０および２０ａならびに２１および２１ａは、四角形、より特定的には、正方形の各頂点に位置する分布状態をもって配列されており、第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとが互いに隣り合うように配置されている。
【００４７】この発明の特徴的構成として、第１の貫通導体２０および２０ａのいくつかは、第１の内部電極１４の周縁部において第１の内部電極１４に接続されている、第１の周縁貫通導体２０ａとなり、また、第２の貫通導体２１および２１ａのいくつかは、第２の内部電極１５の周縁部において第２の内部電極１５に接続されている、第２の周縁貫通導体２１ａとなっている。
【００４８】また、この実施形態では、上述した第１および第２の周縁貫通導体２０ａおよび２１ａは、それぞれ、第１および第２の内部電極１４および１５の各々の辺上において第１および第２の内部電極１４および１５に接続されている。
【００４９】第１および第２の外部端子電極１８および１９は、それぞれ、第１および第２の貫通導体２０および２０ａならびに２１および２１ａの各々に関連して点状に分布するように主面１７上に設けられている。この実施形態では、第１および第２の外部端子電極１８および１９は、それぞれ、導電パッド２２および２３ならびにそれらの上に形成される半田バンプ２４および２５を備えている。
【００５０】このような積層コンデンサ１１によれば、低ＥＳＬ化をより効果的に図ることができる。
【００５１】このような低ＥＳＬ化の点について、この実施形態に係る積層コンデンサ１１が優れていることを確認するため、内部電極１４および１５ならびに貫通導体２０、２０ａ、２１および２１ａをニッケルを含む導電性ペーストによって形成し、内部電極１４および１５の各々の大きさを４．０ｍｍ×４．０ｍｍとし、貫通導体２０、２０ａ、２１および２１ａの配列ピッチを１．０ｍｍとし、同じく直径を０．１ｍｍとし、内部電極１４および１５と貫通導体２１および２１ａならびに２０および２０ａとの各々の間に設けられる絶縁領域の外径を０．２ｍｍとした、積層コンデンサ１１について、共振法によって、ＥＳＬ値を評価したところ、１８ｐＨとなった。
【００５２】なお、共振法とは、試料となる積層コンデンサについてインピーダンスの周波数特性を求め、この周波数特性における極小点（コンデンサの容量成分ＣとＥＳＬとの間の直列共振点）の周波数ｆo から、ＥＳＬ＝１／［（２πｆo ）2 ×Ｃ］
によって、ＥＳＬを求めようとする方法である。
【００５３】また、比較例として、次のような比較例１、２および３に係る各積層コンデンサを作製し、各々のＥＳＬ値を評価した。なお、比較例１〜３に係る各積層コンデンサの作製にあたっては、特に断らない限り、前述した積層コンデンサ１１に係る試料と同様の方法を採用した。
【００５４】積層コンデンサ１１では、合計２１個の貫通導体２０、２０ａ、２１および２１ａが設けられたが、比較例１は、貫通導体として、積層コンデンサ１１における周縁貫通導体２０ａおよび２１ａを備えないことを除いて積層コンデンサ１１と同様の構造を有するもので、中央部に位置するもののみ合計９個の貫通導体を備えるものである。この比較例１によれば、８２ｐＨといった高いＥＳＬ値しか得られなかった。
【００５５】比較例２は、図３に示すように、貫通導体２０および２１の配列ピッチについては、積層コンデンサ１１の場合と同様にしながら、周縁貫通導体を設けず、中央部に位置するもののみ合計１６個の貫通導体２０および２１を設けたものである。この比較例２によれば、４５ｐＨといった比較的高いＥＳＬ値しか得られなかった。
【００５６】比較例３は、図４に示すように、貫通導体２０および２１の配列ピッチを狭めながら、中央部にのみ合計２５個の貫通導体２０および２１を設けたものである。この比較例３によれば、積層コンデンサ１１における貫通導体２０、２０ａ、２１および２１ａの合計数である「２１」より多い２５個の貫通導体２０および２１を備えているにも関わらず、前述した積層コンデンサ１１のＥＳＬ値である１８ｐＨより高い２８ｐＨのＥＳＬ値しか得られなかった。このことから、低ＥＳＬ化には、周縁貫通導体２０ａおよび２１ａの存在が効果的であることがわかる。
【００５７】図５は、この発明の第２の実施形態による積層コンデンサ２６を示す、図１（１）に相当する図である。図５において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００５８】図５に示した積層コンデンサ２６は、周縁貫通導体として、第１および第２の内部電極１４および１５の各々の辺の中間部上において第１および第２の内部電極１４および１５に接続される第１および第２の周縁貫通導体２０ａおよび２１ａだけでなく、第１の内部電極１４の角において第１の内部電極１４に接続される周縁貫通導体２０ａを備えることを特徴としている。
【００５９】上述のように、内部電極１４の角に周縁貫通導体２０ａを配置することにより、第１の実施形態に係る積層コンデンサ１１に比べて、さらなる低ＥＳＬ化を図ることができる。前述したＥＳＬ値の評価方法に従えば、この積層コンデンサ２６によれば、１５ｐＨのＥＳＬ値を得ることができた。
【００６０】図６は、この発明の第３の実施形態による積層コンデンサ２７を示す、図２に相当する図である。図６において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６１】図６に示した積層コンデンサ２７においては、第１の外部端子電極１８がコンデンサ本体１３の一方の主面１６上に設けられ、第２の外部端子電極１９が他方の主面１７上に形成されていることを特徴としている。
【００６２】図７は、この発明の第４の実施形態による積層コンデンサ２８を示す、図２に相当する図である。図７において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６３】図７に示した積層コンデンサ２８においては、第１および第２の外部端子電極１８および１９の双方が、コンデンサ本体１３の２つの主面１６および１７の各々上に設けられていることを特徴としている。
【００６４】なお、図２に示した積層コンデンサ１１にあっては、第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとにおける図２に示した断面上での電流の流れを互いに逆方向に向けることができる。これに対して、図６に示した積層コンデンサ２７および図７に示した積層コンデンサ２８にあっては、第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとにおいて流れる電流が互いに同じ方向になる。このことから、低ＥＳＬ化に対する効果については、図２に示した積層コンデンサ１１がより優れていると言うことができる。
【００６５】図８は、この発明の第５の実施形態による積層コンデンサ２９を示す、図１（１）に相当する図である。図８において、図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６６】図８に示した積層コンデンサ２９においては、第１の貫通導体２０および２０ａならびに第２の貫通導体２１および２１ａが合計３６個設けられていることを特徴としている。このように、貫通導体の数は、必要に応じて、任意に変更することができる。
【００６７】また、積層コンデンサ２９においては、図５R>５に示した積層コンデンサ２６の場合と同様、内部電極の角に位置する周縁貫通導体２０ａおよび２１ａを備えている。この実施形態では、内部電極１４および１５の各々の一辺に沿って、合計６個の周縁貫通導体２０ａおよび２１ａが配置されているので、第１および第２の周縁貫通導体２０ａおよび２１ａの双方について、内部電極１４および１５の各々の角に位置するものがある。すなわち、第１および第２の周縁貫通導体２０ａおよび２１ａは、それぞれ、第１および第２の内部電極１４および１５の各々の角において第１および第２の内部電極１４および１５に接続されているものを備えている。
【００６８】図９は、この発明の第６の実施形態による積層コンデンサ３０を示す、図１（１）に相当する図である。図９において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６９】図９に示した積層コンデンサ３０においては、第１および第２の貫通導体２０および２０ａならびに２１および２１ａが、三角形、より特定的には、正三角形の各頂点に位置する分布状態をもって配列されていることを特徴としている。
【００７０】図９に示した実施形態に関連して、貫通導体の配列において採用される分布状態は、その他、たとえば六角形の各頂点に位置するような分布状態であってもよい。
【００７１】図１０は、この発明の第７の実施形態を説明するための内部電極１４と貫通導体２０、２０ａ、２１および２１ａとの位置関係を示す平面図である。
【００７２】前述した第１ないし第６の実施形態では、周縁貫通導体２０ａおよび２１ａは、内部電極１４および１５（内部電極１５については図示しない。）の辺上において内部電極１４および１５にそれぞれ接続されたが、これら周縁貫通導体２０ａおよび２１ａは、図１０に示すように、内部電極１４および１５の辺より内側に配置されてもよい。図１０に示した実施形態では、周縁貫通導体２０ａおよび２１ａは、それぞれ、内部電極１４および１５の各々の辺に接するように配置されている。
【００７３】図１１は、この発明の第８の実施形態を説明するための図１０に相当する図である。
【００７４】図１１においては、周縁貫通導体２０ａおよび２１ａは、図１０に示した場合と比較して、内部電極１４および１５（内部電極１５については図示しない。）の辺よりさらに内側に配置されている。このように、周縁貫通導体２０ａおよび２１ａが、内部電極１４および１５の辺より内側に配置される場合、周縁貫通導体２０ａおよび２１ａの中心と内部電極１４および１５の各々の辺との間の長さ３１は、貫通導体２０、２０ａ、２１および２１ａの配列ピッチ３２の１／３以下に選ぶことが好ましい。
【００７５】以上、この発明に係る積層コンデンサを、図示した種々の実施形態に関連して説明したが、内部電極の数、あるいは、外部端子電極の数および貫通導体の数ならびに位置について、種々に変更することができる。また、貫通導体の断面形状については、図示のような円形に限らず、たとえば、四角形や六角形などに変更されてもよい。
【００７６】この発明に係る積層コンデンサは、たとえば、前述の図１３に示したＭＰＵ１に備えるデカップリングコンデンサ５として有利に用いることができる。このように、この発明に係る積層コンデンサをデカップリングコンデンサとして用いているＭＰＵの構造について、図１２に示した構造例に従って以下に説明する。
【００７７】図１２を参照して、ＭＰＵ３３は、下面側にキャビティ３４が設けられた多層構造の配線基板３５を備えている。配線基板３５の上面には、ＭＰＵチップ３６が表面実装されている。また、配線基板３５のキャビティ３４内には、デカップリングコンデンサとして機能する、この発明に係る積層コンデンサ、たとえば第１の実施形態に係る積層コンデンサ１１が収容されている。さらに、配線基板３５は、マザーボード３７上に表面実装されている。
【００７８】配線基板３５の表面および内部には、概略的に図示されるように、ＭＰＵ３３において必要な配線導体が形成されていて、これら配線導体によって、図１３R>３に示すような接続が達成される。
【００７９】代表的なものについて説明すると、配線基板３５の内部には、電源用ホット側電極３８およびグラウンド電極３９が形成されている。
【００８０】電源用ホット側電極３８は、電源用ホット側ビアホール導体４０を介して、積層コンデンサ１１の第１の外部端子電極１８に電気的に接続され、電源用ホット側ビアホール導体４１を介して、ＭＰＵチップ３６の特定の端子４２に電気的に接続され、さらに、電源用ホット側ビアホール導体４３を介して、マザーボード３７のホット側導電ランド４４に電気的に接続されている。
【００８１】また、グラウンド電極３９は、グラウンド用ビアホール導体４５を介して、積層コンデンサ１１の第２の外部端子電極１９に電気的に接続され、グラウンド用ビアホール導体４６を介して、ＭＰＵチップ３６の特定の端子４７に電気的に接続され、さらに、グラウンド用ビアホール導体４８を介して、マザーボード３７のグラウンド側導電ランド４９に電気的に接続されている。
【００８２】上述した積層コンデンサ１１の第１および第２の外部端子電極１８および１９とビアホール導体４０および４５との接続には、図１２では詳細には図示しないが、バンプによる接続が適用される。
【００８３】なお、図１２において、図１３に示したメモリ４に相当するメモリの図示は省略されている。
【００８４】
【発明の効果】以上のように、この発明に係る積層コンデンサによれば、積層される複数の誘電体層を含むコンデンサ本体の内部には、特定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、また、このコンデンサ本体の、内部電極と平行に延びる少なくとも一方の主面上には、第１および第２の外部端子電極が設けられ、コンデンサ本体の内部には、さらに、第１の内部電極と第１の外部電極とを電気的に接続する複数の第１の貫通導体、および第２の内部電極と第２の外部端子電極とを電気的に接続する複数の第２の貫通導体がそれぞれ設けられ、第１および第２の貫通導体が、内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置されているので、この点において、積層コンデンサ内において流れる電流を種々の方向へ向けかつ電流長を短くすることができるので、ＥＳＬを小さくすることができるばかりでなく、第１および第２の貫通導体は、それぞれ、第１および第２の内部電極の各々の周縁部において第１および第２の内部電極に接続されている、第１および第２の周縁貫通導体を含んでいるので、内部電極の周縁部にまで磁界の相殺効果を及ぼすことが可能となり、一層の低ＥＳＬ化を図ることができる。
【００８５】このようなことから、積層コンデンサの共振周波数を高周波化することができ、積層コンデンサがコンデンサとして機能する周波数域を高周波化することができ、この発明に係る積層コンデンサによれば、電子回路の高周波化に十分対応することができ、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。
【００８６】また、ＭＰＵチップ等と組み合わされて使用されるデカップリングコンデンサにあっては、クイックパワーサプライとしての機能が要求されるが、この発明に係る積層コンデンサは、ＥＳＬが低いので、このような用途に向けられても、高速動作に十分対応することができる。
【００８７】また、この発明に係る積層コンデンサにおいて備える外部端子電極は、積層コンデンサを適宜の配線基板上に実装する場合、バンプ接続を有利に適用することを可能にする。現在、たとえばＭＰＵチップのような半導体チップにおいては、動作周波数が高周波化するに伴って、バンプ接続が多用される傾向にあるが、主面端子電極の存在は、この傾向に適合するものである。また、このようなバンプ接続は、高密度実装を可能とし、接続における寄生インダクタンスの発生を抑えることもできる。
【００８８】この発明において、以下のような各実施態様は、前述したような磁束の相殺をより高めたり、電流長をより短くしたりして、ＥＳＬの低減により効果的である。
【００８９】第１に、第１および第２の周縁貫通導体が、それぞれ、第１および第２の内部電極の各々の辺上において第１および第２の内部電極に接続されているものを含むようにすることである。
【００９０】第２に、第１および第２の周縁貫通導体の少なくとも一方が、対応の内部電極の角において対応の内部電極に接続されているものを含むようにすることである。
【００９１】第３に、第１および第２の外部端子電極が、コンデンサ本体の一方の主面上にのみ形成されるようにすることである。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による積層コンデンサ１１の内部構造を示す平面図であり、（１）は第１の内部電極１４が通る断面を示し、（２）は第２の内部電極１５が通る断面を示している。
【図２】図１の線ＩＩ−ＩＩに沿う断面図である。
【図３】図１に示した積層コンデンサ１１の特性を評価するための比較例として用意された積層コンデンサを示す、図１（１）に相当する図である。
【図４】図１に示した積層コンデンサ１１の特性を評価するために用意された別の比較例としての積層コンデンサを示す、図１（１）に相当する図である。
【図５】この発明の第２の実施形態による積層コンデンサ２６を示す、図１（１）に相当する図である。
【図６】この発明の第３の実施形態による積層コンデンサ２７を示す、図２に相当する図である。
【図７】この発明の第４の実施形態による積層コンデンサ２８を示す、図２に相当する図である。
【図８】この発明の第５の実施形態による積層コンデンサ２９を示す、図１（１）に相当する図である。
【図９】この発明の第６の実施形態による積層コンデンサ３０を示す、図１（１）に相当する図である。
【図１０】この発明の第７の実施形態を説明するための内部電極１４と貫通導体２０、２０ａ、２１および２１ａとの位置関係を示す平面図である。
【図１１】この発明の第８の実施形態を説明するための図１０に相当する図である。
【図１２】この発明の第１の実施形態による積層コンデンサ１１をデカップリングコンデンサとして用いている、ＭＰＵ３３の構造例を図解的に示す断面図である。
【図１３】この発明にとって興味あるＭＰＵ１および電源部２に関する接続構成を図解的に示すブロック図である。
【符号の説明】
１，３３ ＭＰＵ
２ 電源部
３，３６ ＭＰＵチップ
５ デカップリングコンデンサ
１１，２６，２７，２８，２９，３０ 積層コンデンサ
１２ 誘電体層
１３ コンデンサ本体
１４ 第１の内部電極
１５ 第２の内部電極
１６，１７ 主面
１８ 第１の外部端子電極
１９ 第２の外部端子電極
２０，２０ａ 第１の貫通導体
２０ａ 第１の周縁貫通導体
２１，２１ａ 第２の貫通導体
２１ａ 第２の周縁貫通導体
２４，２５ 半田バンプ
３５ 配線基板
３８ 電源用ホット側電極
３９ グラウンド電極
４０，４１，４３ 電源用ホット側ビアホール導体
４５，４６，４８ グラウンド用ビアホール導体
【０００１】
【発明の属する技術分野】この発明は、積層コンデンサ、配線基板、デカップリング回路および高周波回路に関するもので、特に、高周波回路において有利に適用され得る積層コンデンサ、ならびに、この積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路に関するものである。
【０００２】
【従来の技術】従来からある最も典型的な積層コンデンサは、たとえばセラミック誘電体からなり、積層される複数の誘電体層、ならびに複数のコンデンサユニットを形成するように特定の誘電体層を介して互いに対向しながら誘電体層の積層方向に交互に配置される複数対の第１および第２の内部電極を有する、コンデンサ本体を備えている。コンデンサ本体の第１および第２の端面には、それぞれ、第１および第２の外部端子電極が形成される。第１の内部電極は、コンデンサ本体の第１の端面上にまで延び、ここで第１の外部端子電極に電気的に接続され、また、第２の内部電極は、第２の端面上にまで延び、ここで第２の外部端子電極に電気的に接続される。
【０００３】この積層コンデンサにおいて、たとえば第２の外部端子電極から第１の外部端子電極へと流れる電流は、第２の外部端子電極から第２の内部電極へと流れ、この第２の内部電極から誘電体層を通って第１の内部電極に至り、次いで、この第１の内部電極内を通って第１の外部端子電極へと至る。
【０００４】コンデンサの等価回路は、コンデンサの容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとしたとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】この等価回路では、共振周波数（ｆ0 ）は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/2 〕となり、共振周波数より高い周波数では、コンデンサとして機能しなくなる。言い換えると、ＬすなわちＥＳＬ値が小さければ、共振周波数（ｆ0 ）は高くなり、より高周波で使用できることになる。なお、内部電極に銅を用いてＥＳＲを小さくすることなども考えられているが、マイクロ波領域で使うためには低ＥＳＬ化が図られたコンデンサが必要となる。
【０００６】また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給する電源回路に接続されるデカップリングコンデンサとして用いられるコンデンサにおいても、低ＥＳＬ化が求められている。
【０００７】図１３は、上述したＭＰＵ１および電源部２に関する接続構成の一例を図解的に示すブロック図である。
【０００８】図１３を参照して、ＭＰＵ１は、ＭＰＵチップ３およびメモリ４を備える。電源部２は、ＭＰＵチップ３に電源を供給するためのもので、電源部２からＭＰＵチップ３に至る電源回路には、デカップリングコンデンサ５が接続されている。また、ＭＰＵチップ３からメモリ４側には、信号回路が構成されている。
【０００９】上述したようなＭＰＵ１に関連して用いられるデカップリングコンデンサ５の場合でも、通常のデカップリングコンデンサと同様、ノイズ吸収や電源の変動に対する平滑化のために用いられるが、さらに、最近では、ＭＰＵチップ３において、その動作周波数が５００ＭＨｚを超えて１ＧＨｚにまで達するものが計画されており、このようなＭＰＵチップ３に関連して高速動作が要求される用途にあっては、クイックパワーサプライとしての機能（立ち上がり時等の電力が急に必要な時に、コンデンサに充電された電気量から数ナノ秒の間に電力を供給する機能）が必要である。
【００１０】このため、ＭＰＵ１におけるデカップリングコンデンサ３にあっても、インダクタンス成分ができるだけ低い、たとえば１０ｐＨ以下であることが必要となってきており、このようにインダクタンス値の低いコンデンサの実現が望まれている。
【００１１】より具体的に説明すると、あるＭＰＵチップ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち１２Ａ位の電流が流れる設計になっている。その消費電力の低減化のために、ＭＰＵ１が動作していない時はスリープモードとして、消費電力を１Ｗ以下にまで落とす仕様が採用されている。スリープモードからアクティブモードへの変換時、ＭＰＵチップ３には、その動作数クロックのうちにアクティブモードに必要な電力が供給される必要がある。動作周波数５００ＭＨｚでは、スリープモードからアクティブモードへの変換時において、４〜７ナノ秒という時間の間に電力を供給する必要がある。
【００１２】しかし、上述の電力を供給することは、電源部２からでは間に合わないため、電源部２から電源を供給するまでの時間、ＭＰＵチップ３近傍に置くデカップリングコンデンサ５に充電されている電荷を放電することによってＭＰＵチップ３に電源を供給することが行なわれる。
【００１３】動作クロック周波数が１ＧＨｚのものにあっては、このような機能を満足させるために、ＭＰＵチップ３近傍のデカップリングコンデンサ５のＥＳＬは、少なくとも１０ｐＨ以下であることが必要となる。
【００１４】
【発明が解決しようとする課題】先に述べた一般的な積層コンデンサのＥＳＬは、５００〜８００ｐＨ程度であり、上述したような１０ｐＨ以下には程遠い。このように、インダクタンス成分が積層コンデンサにおいてもたらされるのは、積層コンデンサにおいて流れる電流の方向によってその方向が決まる磁束が誘起され、この磁束に起因して自己インダクタンス成分が生じるためである。
【００１５】上述したような背景の下、低ＥＳＬ化を図り得る積層コンデンサの構造が、たとえば、特開平２−２５６２１６号公報、米国特許第５８８０９２５号、特開平２−１５９００８号公報、特開平１１−１４４９９６号公報、特開平７−２０１６５１号公報等において提案されている。
【００１６】上述の低ＥＳＬ化は、主として、積層コンデンサにおいて誘起される磁束の相殺によるもので、このような磁束の相殺が生じるようにするため、積層コンデンサにおいて流れる電流の方向を多様化することが行なわれている。そして、この電流の方向の多様化のため、コンデンサ本体の外表面上に形成される端子電極の数を増やすことによって、これに電気的に接続されるように引き出される内部電極の引出し部分の数を増やすとともに、内部電極の引き出し部分をいくつかの方向に向けることが行なわれている。
【００１７】しかしながら、上述したように提案されている積層コンデンサにおける低ＥＳＬ化のための対策は、効果の点において、未だ不十分である。
【００１８】たとえば、特開平２−２５６２１６号公報、米国特許第５８８０９２５号および特開平２−１５９００８号公報では、内部電極をコンデンサ本体の対向する２つの側面にまで引き出す構造が記載されているが、約１００ｐＨ程度までしか低ＥＳＬ化を図ることができないものと推測される。
【００１９】また、特開平１１−１４４９９６号公報では、内部電極をコンデンサ本体の４つの側面に引き出す構造が記載されているが、最も優れたＥＳＬ値として、４０ｐＨが記載されているにすぎない。
【００２０】また、特開平７−２０１６５１号公報では、内部電極をコンデンサ本体の上下の主面にまで引き出す構造が記載されているが、最も優れたＥＳＬ値として、５０ｐＨが記載されているにすぎない。
【００２１】そのため、このような積層コンデンサが用いられるＭＰＵチップ用の（電源ラインを含む）高周波回路において、従来は、たとえば１０ｐＨ以下といったＥＳＬを実現するため、複数の積層コンデンサを並列に接続した状態として配線基板に実装することが行なわれている。その結果、積層コンデンサのための実装面積が大きくなり、このような高周波回路を構成する電気機器の小型化を阻害する原因となっている。
【００２２】そこで、この発明の目的は、低ＥＳＬ化をより効果的に図り得るように改良された積層コンデンサを提供しようとすることである。
【００２３】この発明の他の目的は、上述したような積層コンデンサを用いて構成される、配線基板、デカップリング回路および高周波回路を提供しようとすることである。
【００２４】
【課題を解決するための手段】この発明に係る積層コンデンサは、積層される複数の誘電体層を含むコンデンサ本体を備えている。
【００２５】このコンデンサ本体の内部には、特定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、コンデンサ本体の、内部電極と平行に延びる少なくとも一方の主面上には、第１および第２の外部端子電極が設けられる。
【００２６】コンデンサ本体の内部には、さらに、第２の内部電極に対して電気的に絶縁された状態で第１の内部電極と第１の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する複数の第１の貫通導体、および第１の内部電極に対して電気的に絶縁された状態で第２の内部電極と第２の外部端子電極とを電気的に接続するように特定の誘電体層を貫通する複数の第２の貫通導体がそれぞれ設けられる。これら第１および第２の貫通導体は、内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置される。
【００２７】そして、前述した技術的課題を解決するため、第１および第２の貫通導体は、それぞれ、第１および第２の内部電極の各々の周縁部において第１および第２の内部電極に接続されている、第１および第２の周縁貫通導体を含むことを特徴としている。
【００２８】上述の第１および第２の周縁貫通導体は、それぞれ、第１および第２の内部電極の各々の辺上において第１および第２の内部電極に接続されているものを含むことが好ましい。
【００２９】また、第１および第２の周縁貫通導体の少なくとも一方は、対応の内部電極の角において対応の内部電極に接続されているものを含んでいてもよい。
【００３０】また、第１および第２の周縁貫通導体は、それぞれ、第１および第２の内部電極の各々の辺上において第１および第２の内部電極に接続されているものを含みながら、第１および第２の周縁貫通導体の少なくとも一方は、対応の内部電極の角において対応の内部電極に接続されているものを含んでいてもよい。
【００３１】この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極は、それぞれ、第１および第２の貫通導体の各々に関連して点状に分布するように設けられていることが好ましい。
【００３２】上述の場合、第１および第２の外部端子電極には、半田バンプが形成されていることが好ましい。
【００３３】また、この発明に係る積層コンデンサにおいて、第１および第２の外部端子電極は、コンデンサ本体の一方の主面上にのみ設けられていることが好ましい。なお、第１および第２の外部端子電極は、コンデンサ本体の２つの主面の各々上に形成されていても、あるいは、第１の外部端子電極が一方の主面上に形成され、第２の外部端子電極が他方の主面上に形成されてもよい。
【００３４】また、この発明に係る積層コンデンサは、ＭＰＵに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして有利に用いられる。
【００３５】この発明は、また、上述したような積層コンデンサが実装された、配線基板にも向けられる。
【００３６】上述したように、この発明が配線基板に向けられる場合、その具体的な一実施態様では、この配線基板には、マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、また、配線基板は、ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備え、積層コンデンサの第１および第２の外部端子電極の一方が電源用ホット側配線導体に電気的に接続され、かつ第１および第２の外部端子電極の他方がグラウンド配線導体に接続される。
【００３７】上述した配線基板において、好ましくは、積層コンデンサに備える第１および第２の外部端子電極は、バンプにより接続される。
【００３８】この発明は、さらに、上述したような積層コンデンサを備える、デカップリング回路にも向けられる。
【００３９】さらに、この発明は、上述したような積層コンデンサを備える、高周波回路にも向けられる。
【００４０】
【発明の実施の形態】図１および図２は、この発明の第１の実施形態による積層コンデンサ１１を示している。ここで、図１は、積層コンデンサ１１の内部構造を示す平面図であり、（１）と（２）とは互いに異なる断面を示している。また、図２は、図１の線ＩＩ−ＩＩに沿う断面図である。
【００４１】積層コンデンサ１１は、積層される複数の誘電体層１２を含むコンデンサ本体１３を備えている。誘電体層１２は、たとえばセラミック誘電体から構成される。
【００４２】コンデンサ本体１３の内部には、特定の誘電体層１２を介して互いに対向する少なくとも１対の第１および第２の内部電極１４および１５が設けられている。この実施形態では、複数対の第１および第２の内部電極１４および１５が設けられている。
【００４３】また、コンデンサ本体１３の、内部電極１４および１５と平行に延びる主面１６および１７の少なくとも一方、この実施形態では、一方の主面１７上には、第１および第２の外部端子電極１８および１９が設けられている。
【００４４】コンデンサ本体１３の内部には、さらに、第２の内部電極１５に対して電気的に絶縁された状態で第１の内部電極１４と第１の外部端子電極１８とを電気的に接続するように特定の誘電体層１２を貫通する複数の第１の貫通導体２０および２０ａが設けられている。また、第１の内部電極１４に対して電気的に絶縁された状態で第２の内部電極１５と第２の外部端子電極１９とを電気的に接続するように特定の誘電体層１２を貫通する複数の第２の貫通導体２１および２１ａが設けられている。
【００４５】この実施形態では、各々複数の第１および第２の内部電極１４および１５が設けられ、第１および第２の内部電極１４および１５の間に形成される静電容量が、第１および第２の貫通導体２０および２０ａならびに２１および２１ａによって並列接続され、このように並列接続された静電容量が、第１および第２の外部端子電極１８および１９の間に取り出される。
【００４６】上述した第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとは、内部電極１４および１５を流れる電流によって誘起される磁界を互いに相殺するように配置されている。すなわち、この実施形態では、第１および第２の貫通導体２０および２０ａならびに２１および２１ａは、四角形、より特定的には、正方形の各頂点に位置する分布状態をもって配列されており、第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとが互いに隣り合うように配置されている。
【００４７】この発明の特徴的構成として、第１の貫通導体２０および２０ａのいくつかは、第１の内部電極１４の周縁部において第１の内部電極１４に接続されている、第１の周縁貫通導体２０ａとなり、また、第２の貫通導体２１および２１ａのいくつかは、第２の内部電極１５の周縁部において第２の内部電極１５に接続されている、第２の周縁貫通導体２１ａとなっている。
【００４８】また、この実施形態では、上述した第１および第２の周縁貫通導体２０ａおよび２１ａは、それぞれ、第１および第２の内部電極１４および１５の各々の辺上において第１および第２の内部電極１４および１５に接続されている。
【００４９】第１および第２の外部端子電極１８および１９は、それぞれ、第１および第２の貫通導体２０および２０ａならびに２１および２１ａの各々に関連して点状に分布するように主面１７上に設けられている。この実施形態では、第１および第２の外部端子電極１８および１９は、それぞれ、導電パッド２２および２３ならびにそれらの上に形成される半田バンプ２４および２５を備えている。
【００５０】このような積層コンデンサ１１によれば、低ＥＳＬ化をより効果的に図ることができる。
【００５１】このような低ＥＳＬ化の点について、この実施形態に係る積層コンデンサ１１が優れていることを確認するため、内部電極１４および１５ならびに貫通導体２０、２０ａ、２１および２１ａをニッケルを含む導電性ペーストによって形成し、内部電極１４および１５の各々の大きさを４．０ｍｍ×４．０ｍｍとし、貫通導体２０、２０ａ、２１および２１ａの配列ピッチを１．０ｍｍとし、同じく直径を０．１ｍｍとし、内部電極１４および１５と貫通導体２１および２１ａならびに２０および２０ａとの各々の間に設けられる絶縁領域の外径を０．２ｍｍとした、積層コンデンサ１１について、共振法によって、ＥＳＬ値を評価したところ、１８ｐＨとなった。
【００５２】なお、共振法とは、試料となる積層コンデンサについてインピーダンスの周波数特性を求め、この周波数特性における極小点（コンデンサの容量成分ＣとＥＳＬとの間の直列共振点）の周波数ｆo から、ＥＳＬ＝１／［（２πｆo ）2 ×Ｃ］
によって、ＥＳＬを求めようとする方法である。
【００５３】また、比較例として、次のような比較例１、２および３に係る各積層コンデンサを作製し、各々のＥＳＬ値を評価した。なお、比較例１〜３に係る各積層コンデンサの作製にあたっては、特に断らない限り、前述した積層コンデンサ１１に係る試料と同様の方法を採用した。
【００５４】積層コンデンサ１１では、合計２１個の貫通導体２０、２０ａ、２１および２１ａが設けられたが、比較例１は、貫通導体として、積層コンデンサ１１における周縁貫通導体２０ａおよび２１ａを備えないことを除いて積層コンデンサ１１と同様の構造を有するもので、中央部に位置するもののみ合計９個の貫通導体を備えるものである。この比較例１によれば、８２ｐＨといった高いＥＳＬ値しか得られなかった。
【００５５】比較例２は、図３に示すように、貫通導体２０および２１の配列ピッチについては、積層コンデンサ１１の場合と同様にしながら、周縁貫通導体を設けず、中央部に位置するもののみ合計１６個の貫通導体２０および２１を設けたものである。この比較例２によれば、４５ｐＨといった比較的高いＥＳＬ値しか得られなかった。
【００５６】比較例３は、図４に示すように、貫通導体２０および２１の配列ピッチを狭めながら、中央部にのみ合計２５個の貫通導体２０および２１を設けたものである。この比較例３によれば、積層コンデンサ１１における貫通導体２０、２０ａ、２１および２１ａの合計数である「２１」より多い２５個の貫通導体２０および２１を備えているにも関わらず、前述した積層コンデンサ１１のＥＳＬ値である１８ｐＨより高い２８ｐＨのＥＳＬ値しか得られなかった。このことから、低ＥＳＬ化には、周縁貫通導体２０ａおよび２１ａの存在が効果的であることがわかる。
【００５７】図５は、この発明の第２の実施形態による積層コンデンサ２６を示す、図１（１）に相当する図である。図５において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００５８】図５に示した積層コンデンサ２６は、周縁貫通導体として、第１および第２の内部電極１４および１５の各々の辺の中間部上において第１および第２の内部電極１４および１５に接続される第１および第２の周縁貫通導体２０ａおよび２１ａだけでなく、第１の内部電極１４の角において第１の内部電極１４に接続される周縁貫通導体２０ａを備えることを特徴としている。
【００５９】上述のように、内部電極１４の角に周縁貫通導体２０ａを配置することにより、第１の実施形態に係る積層コンデンサ１１に比べて、さらなる低ＥＳＬ化を図ることができる。前述したＥＳＬ値の評価方法に従えば、この積層コンデンサ２６によれば、１５ｐＨのＥＳＬ値を得ることができた。
【００６０】図６は、この発明の第３の実施形態による積層コンデンサ２７を示す、図２に相当する図である。図６において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６１】図６に示した積層コンデンサ２７においては、第１の外部端子電極１８がコンデンサ本体１３の一方の主面１６上に設けられ、第２の外部端子電極１９が他方の主面１７上に形成されていることを特徴としている。
【００６２】図７は、この発明の第４の実施形態による積層コンデンサ２８を示す、図２に相当する図である。図７において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６３】図７に示した積層コンデンサ２８においては、第１および第２の外部端子電極１８および１９の双方が、コンデンサ本体１３の２つの主面１６および１７の各々上に設けられていることを特徴としている。
【００６４】なお、図２に示した積層コンデンサ１１にあっては、第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとにおける図２に示した断面上での電流の流れを互いに逆方向に向けることができる。これに対して、図６に示した積層コンデンサ２７および図７に示した積層コンデンサ２８にあっては、第１の貫通導体２０および２０ａと第２の貫通導体２１および２１ａとにおいて流れる電流が互いに同じ方向になる。このことから、低ＥＳＬ化に対する効果については、図２に示した積層コンデンサ１１がより優れていると言うことができる。
【００６５】図８は、この発明の第５の実施形態による積層コンデンサ２９を示す、図１（１）に相当する図である。図８において、図１に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６６】図８に示した積層コンデンサ２９においては、第１の貫通導体２０および２０ａならびに第２の貫通導体２１および２１ａが合計３６個設けられていることを特徴としている。このように、貫通導体の数は、必要に応じて、任意に変更することができる。
【００６７】また、積層コンデンサ２９においては、図５R>５に示した積層コンデンサ２６の場合と同様、内部電極の角に位置する周縁貫通導体２０ａおよび２１ａを備えている。この実施形態では、内部電極１４および１５の各々の一辺に沿って、合計６個の周縁貫通導体２０ａおよび２１ａが配置されているので、第１および第２の周縁貫通導体２０ａおよび２１ａの双方について、内部電極１４および１５の各々の角に位置するものがある。すなわち、第１および第２の周縁貫通導体２０ａおよび２１ａは、それぞれ、第１および第２の内部電極１４および１５の各々の角において第１および第２の内部電極１４および１５に接続されているものを備えている。
【００６８】図９は、この発明の第６の実施形態による積層コンデンサ３０を示す、図１（１）に相当する図である。図９において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６９】図９に示した積層コンデンサ３０においては、第１および第２の貫通導体２０および２０ａならびに２１および２１ａが、三角形、より特定的には、正三角形の各頂点に位置する分布状態をもって配列されていることを特徴としている。
【００７０】図９に示した実施形態に関連して、貫通導体の配列において採用される分布状態は、その他、たとえば六角形の各頂点に位置するような分布状態であってもよい。
【００７１】図１０は、この発明の第７の実施形態を説明するための内部電極１４と貫通導体２０、２０ａ、２１および２１ａとの位置関係を示す平面図である。
【００７２】前述した第１ないし第６の実施形態では、周縁貫通導体２０ａおよび２１ａは、内部電極１４および１５（内部電極１５については図示しない。）の辺上において内部電極１４および１５にそれぞれ接続されたが、これら周縁貫通導体２０ａおよび２１ａは、図１０に示すように、内部電極１４および１５の辺より内側に配置されてもよい。図１０に示した実施形態では、周縁貫通導体２０ａおよび２１ａは、それぞれ、内部電極１４および１５の各々の辺に接するように配置されている。
【００７３】図１１は、この発明の第８の実施形態を説明するための図１０に相当する図である。
【００７４】図１１においては、周縁貫通導体２０ａおよび２１ａは、図１０に示した場合と比較して、内部電極１４および１５（内部電極１５については図示しない。）の辺よりさらに内側に配置されている。このように、周縁貫通導体２０ａおよび２１ａが、内部電極１４および１５の辺より内側に配置される場合、周縁貫通導体２０ａおよび２１ａの中心と内部電極１４および１５の各々の辺との間の長さ３１は、貫通導体２０、２０ａ、２１および２１ａの配列ピッチ３２の１／３以下に選ぶことが好ましい。
【００７５】以上、この発明に係る積層コンデンサを、図示した種々の実施形態に関連して説明したが、内部電極の数、あるいは、外部端子電極の数および貫通導体の数ならびに位置について、種々に変更することができる。また、貫通導体の断面形状については、図示のような円形に限らず、たとえば、四角形や六角形などに変更されてもよい。
【００７６】この発明に係る積層コンデンサは、たとえば、前述の図１３に示したＭＰＵ１に備えるデカップリングコンデンサ５として有利に用いることができる。このように、この発明に係る積層コンデンサをデカップリングコンデンサとして用いているＭＰＵの構造について、図１２に示した構造例に従って以下に説明する。
【００７７】図１２を参照して、ＭＰＵ３３は、下面側にキャビティ３４が設けられた多層構造の配線基板３５を備えている。配線基板３５の上面には、ＭＰＵチップ３６が表面実装されている。また、配線基板３５のキャビティ３４内には、デカップリングコンデンサとして機能する、この発明に係る積層コンデンサ、たとえば第１の実施形態に係る積層コンデンサ１１が収容されている。さらに、配線基板３５は、マザーボード３７上に表面実装されている。
【００７８】配線基板３５の表面および内部には、概略的に図示されるように、ＭＰＵ３３において必要な配線導体が形成されていて、これら配線導体によって、図１３R>３に示すような接続が達成される。
【００７９】代表的なものについて説明すると、配線基板３５の内部には、電源用ホット側電極３８およびグラウンド電極３９が形成されている。
【００８０】電源用ホット側電極３８は、電源用ホット側ビアホール導体４０を介して、積層コンデンサ１１の第１の外部端子電極１８に電気的に接続され、電源用ホット側ビアホール導体４１を介して、ＭＰＵチップ３６の特定の端子４２に電気的に接続され、さらに、電源用ホット側ビアホール導体４３を介して、マザーボード３７のホット側導電ランド４４に電気的に接続されている。
【００８１】また、グラウンド電極３９は、グラウンド用ビアホール導体４５を介して、積層コンデンサ１１の第２の外部端子電極１９に電気的に接続され、グラウンド用ビアホール導体４６を介して、ＭＰＵチップ３６の特定の端子４７に電気的に接続され、さらに、グラウンド用ビアホール導体４８を介して、マザーボード３７のグラウンド側導電ランド４９に電気的に接続されている。
【００８２】上述した積層コンデンサ１１の第１および第２の外部端子電極１８および１９とビアホール導体４０および４５との接続には、図１２では詳細には図示しないが、バンプによる接続が適用される。
【００８３】なお、図１２において、図１３に示したメモリ４に相当するメモリの図示は省略されている。
【００８４】
【発明の効果】以上のように、この発明に係る積層コンデンサによれば、積層される複数の誘電体層を含むコンデンサ本体の内部には、特定の誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、また、このコンデンサ本体の、内部電極と平行に延びる少なくとも一方の主面上には、第１および第２の外部端子電極が設けられ、コンデンサ本体の内部には、さらに、第１の内部電極と第１の外部電極とを電気的に接続する複数の第１の貫通導体、および第２の内部電極と第２の外部端子電極とを電気的に接続する複数の第２の貫通導体がそれぞれ設けられ、第１および第２の貫通導体が、内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置されているので、この点において、積層コンデンサ内において流れる電流を種々の方向へ向けかつ電流長を短くすることができるので、ＥＳＬを小さくすることができるばかりでなく、第１および第２の貫通導体は、それぞれ、第１および第２の内部電極の各々の周縁部において第１および第２の内部電極に接続されている、第１および第２の周縁貫通導体を含んでいるので、内部電極の周縁部にまで磁界の相殺効果を及ぼすことが可能となり、一層の低ＥＳＬ化を図ることができる。
【００８５】このようなことから、積層コンデンサの共振周波数を高周波化することができ、積層コンデンサがコンデンサとして機能する周波数域を高周波化することができ、この発明に係る積層コンデンサによれば、電子回路の高周波化に十分対応することができ、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。
【００８６】また、ＭＰＵチップ等と組み合わされて使用されるデカップリングコンデンサにあっては、クイックパワーサプライとしての機能が要求されるが、この発明に係る積層コンデンサは、ＥＳＬが低いので、このような用途に向けられても、高速動作に十分対応することができる。
【００８７】また、この発明に係る積層コンデンサにおいて備える外部端子電極は、積層コンデンサを適宜の配線基板上に実装する場合、バンプ接続を有利に適用することを可能にする。現在、たとえばＭＰＵチップのような半導体チップにおいては、動作周波数が高周波化するに伴って、バンプ接続が多用される傾向にあるが、主面端子電極の存在は、この傾向に適合するものである。また、このようなバンプ接続は、高密度実装を可能とし、接続における寄生インダクタンスの発生を抑えることもできる。
【００８８】この発明において、以下のような各実施態様は、前述したような磁束の相殺をより高めたり、電流長をより短くしたりして、ＥＳＬの低減により効果的である。
【００８９】第１に、第１および第２の周縁貫通導体が、それぞれ、第１および第２の内部電極の各々の辺上において第１および第２の内部電極に接続されているものを含むようにすることである。
【００９０】第２に、第１および第２の周縁貫通導体の少なくとも一方が、対応の内部電極の角において対応の内部電極に接続されているものを含むようにすることである。
【００９１】第３に、第１および第２の外部端子電極が、コンデンサ本体の一方の主面上にのみ形成されるようにすることである。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による積層コンデンサ１１の内部構造を示す平面図であり、（１）は第１の内部電極１４が通る断面を示し、（２）は第２の内部電極１５が通る断面を示している。
【図２】図１の線ＩＩ−ＩＩに沿う断面図である。
【図３】図１に示した積層コンデンサ１１の特性を評価するための比較例として用意された積層コンデンサを示す、図１（１）に相当する図である。
【図４】図１に示した積層コンデンサ１１の特性を評価するために用意された別の比較例としての積層コンデンサを示す、図１（１）に相当する図である。
【図５】この発明の第２の実施形態による積層コンデンサ２６を示す、図１（１）に相当する図である。
【図６】この発明の第３の実施形態による積層コンデンサ２７を示す、図２に相当する図である。
【図７】この発明の第４の実施形態による積層コンデンサ２８を示す、図２に相当する図である。
【図８】この発明の第５の実施形態による積層コンデンサ２９を示す、図１（１）に相当する図である。
【図９】この発明の第６の実施形態による積層コンデンサ３０を示す、図１（１）に相当する図である。
【図１０】この発明の第７の実施形態を説明するための内部電極１４と貫通導体２０、２０ａ、２１および２１ａとの位置関係を示す平面図である。
【図１１】この発明の第８の実施形態を説明するための図１０に相当する図である。
【図１２】この発明の第１の実施形態による積層コンデンサ１１をデカップリングコンデンサとして用いている、ＭＰＵ３３の構造例を図解的に示す断面図である。
【図１３】この発明にとって興味あるＭＰＵ１および電源部２に関する接続構成を図解的に示すブロック図である。
【符号の説明】
１，３３ ＭＰＵ
２ 電源部
３，３６ ＭＰＵチップ
５ デカップリングコンデンサ
１１，２６，２７，２８，２９，３０ 積層コンデンサ
１２ 誘電体層
１３ コンデンサ本体
１４ 第１の内部電極
１５ 第２の内部電極
１６，１７ 主面
１８ 第１の外部端子電極
１９ 第２の外部端子電極
２０，２０ａ 第１の貫通導体
２０ａ 第１の周縁貫通導体
２１，２１ａ 第２の貫通導体
２１ａ 第２の周縁貫通導体
２４，２５ 半田バンプ
３５ 配線基板
３８ 電源用ホット側電極
３９ グラウンド電極
４０，４１，４３ 電源用ホット側ビアホール導体
４５，４６，４８ グラウンド用ビアホール導体
【特許請求の範囲】
【請求項１】 積層される複数の誘電体層を含むコンデンサ本体を備え、前記コンデンサ本体の内部には、特定の前記誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、前記コンデンサ本体の、前記内部電極と平行に延びる少なくとも一方の主面上には、第１および第２の外部端子電極が設けられ、前記コンデンサ本体の内部には、さらに、前記第２の内部電極に対して電気的に絶縁された状態で前記第１の内部電極と前記第１の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する複数の第１の貫通導体、および前記第１の内部電極に対して電気的に絶縁された状態で前記第２の内部電極と前記第２の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する複数の第２の貫通導体がそれぞれ設けられ、前記第１および第２の貫通導体は、前記内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置され、前記第１および第２の貫通導体は、それぞれ、前記第１および第２の内部電極の各々の周縁部において前記第１および第２の内部電極に接続されている、第１および第２の周縁貫通導体を含む、積層コンデンサ。
【請求項２】 前記第１および第２の周縁貫通導体は、それぞれ、前記第１および第２の内部電極の各々の辺上において前記第１および第２の内部電極に接続されているものを含む、請求項１に記載の積層コンデンサ。
【請求項３】 前記第１および第２の周縁貫通導体の少なくとも一方は、対応の前記内部電極の角において対応の前記内部電極に接続されているものを含む、請求項１に記載の積層コンデンサ。
【請求項４】 前記第１および第２の周縁貫通導体は、それぞれ、前記第１および第２の内部電極の各々の辺上において前記第１および第２の内部電極に接続されているものを含み、かつ前記第１および第２の周縁貫通導体の少なくとも一方は、対応の前記内部電極の角において対応の前記内部電極に接続されているものを含む、請求項１に記載の積層コンデンサ。
【請求項５】 前記第１および第２の外部端子電極は、それぞれ、前記第１および第２の貫通導体の各々に関連して点状に分布するように設けられている、請求項１ないし４のいずれかに記載の積層コンデンサ。
【請求項６】 前記第１および第２の外部端子電極には、半田バンプが形成されている、請求項５に記載の積層コンデンサ。
【請求項７】 前記第１および第２の外部端子電極は、一方の前記主面上にのみ設けられている、請求項１ないし６のいずれかに記載の積層コンデンサ。
【請求項８】 前記第１および第２の外部端子電極は、２つの前記主面の各々上に形成されている、請求項１ないし６のいずれかに記載の積層コンデンサ。
【請求項９】 前記第１の外部端子電極は、一方の前記主面上に形成され、前記第２の外部端子電極は、他方の前記主面上に形成されている、請求項１ないし６のいずれかに記載の積層コンデンサ。
【請求項１０】 マイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして使用される、請求項１ないし９のいずれかに記載の積層コンデンサ。
【請求項１１】 請求項１ないし１０のいずれかに記載の積層コンデンサが実装された、配線基板。
【請求項１２】 マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、前記ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備え、前記積層コンデンサの前記第１および第２の外部端子電極の一方が前記電源用ホット側配線導体に電気的に接続され、かつ前記第１および第２の外部端子電極の他方が前記グラウンド配線導体に接続されている、請求項１１に記載の配線基板。
【請求項１３】 前記第１および第２の外部端子電極がバンプにより接続されている、請求項１１または１２に記載の配線基板。
【請求項１４】 請求項１ないし１０のいずれかに記載の積層コンデンサを備える、デカップリング回路。
【請求項１５】 請求項１ないし１０のいずれかに記載の積層コンデンサを備える、高周波回路。
【請求項１】 積層される複数の誘電体層を含むコンデンサ本体を備え、前記コンデンサ本体の内部には、特定の前記誘電体層を介して互いに対向する少なくとも１対の第１および第２の内部電極が設けられ、前記コンデンサ本体の、前記内部電極と平行に延びる少なくとも一方の主面上には、第１および第２の外部端子電極が設けられ、前記コンデンサ本体の内部には、さらに、前記第２の内部電極に対して電気的に絶縁された状態で前記第１の内部電極と前記第１の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する複数の第１の貫通導体、および前記第１の内部電極に対して電気的に絶縁された状態で前記第２の内部電極と前記第２の外部端子電極とを電気的に接続するように特定の前記誘電体層を貫通する複数の第２の貫通導体がそれぞれ設けられ、前記第１および第２の貫通導体は、前記内部電極を流れる電流によって誘起される磁界を互いに相殺するように配置され、前記第１および第２の貫通導体は、それぞれ、前記第１および第２の内部電極の各々の周縁部において前記第１および第２の内部電極に接続されている、第１および第２の周縁貫通導体を含む、積層コンデンサ。
【請求項２】 前記第１および第２の周縁貫通導体は、それぞれ、前記第１および第２の内部電極の各々の辺上において前記第１および第２の内部電極に接続されているものを含む、請求項１に記載の積層コンデンサ。
【請求項３】 前記第１および第２の周縁貫通導体の少なくとも一方は、対応の前記内部電極の角において対応の前記内部電極に接続されているものを含む、請求項１に記載の積層コンデンサ。
【請求項４】 前記第１および第２の周縁貫通導体は、それぞれ、前記第１および第２の内部電極の各々の辺上において前記第１および第２の内部電極に接続されているものを含み、かつ前記第１および第２の周縁貫通導体の少なくとも一方は、対応の前記内部電極の角において対応の前記内部電極に接続されているものを含む、請求項１に記載の積層コンデンサ。
【請求項５】 前記第１および第２の外部端子電極は、それぞれ、前記第１および第２の貫通導体の各々に関連して点状に分布するように設けられている、請求項１ないし４のいずれかに記載の積層コンデンサ。
【請求項６】 前記第１および第２の外部端子電極には、半田バンプが形成されている、請求項５に記載の積層コンデンサ。
【請求項７】 前記第１および第２の外部端子電極は、一方の前記主面上にのみ設けられている、請求項１ないし６のいずれかに記載の積層コンデンサ。
【請求項８】 前記第１および第２の外部端子電極は、２つの前記主面の各々上に形成されている、請求項１ないし６のいずれかに記載の積層コンデンサ。
【請求項９】 前記第１の外部端子電極は、一方の前記主面上に形成され、前記第２の外部端子電極は、他方の前記主面上に形成されている、請求項１ないし６のいずれかに記載の積層コンデンサ。
【請求項１０】 マイクロプロセッシングユニットに備えるＭＰＵチップのための電源回路に接続されるデカップリングコンデンサとして使用される、請求項１ないし９のいずれかに記載の積層コンデンサ。
【請求項１１】 請求項１ないし１０のいずれかに記載の積層コンデンサが実装された、配線基板。
【請求項１２】 マイクロプロセッシングユニットに備えるＭＰＵチップが搭載され、前記ＭＰＵチップのための電源を供給するための電源用ホット側配線導体とグラウンド配線導体とを備え、前記積層コンデンサの前記第１および第２の外部端子電極の一方が前記電源用ホット側配線導体に電気的に接続され、かつ前記第１および第２の外部端子電極の他方が前記グラウンド配線導体に接続されている、請求項１１に記載の配線基板。
【請求項１３】 前記第１および第２の外部端子電極がバンプにより接続されている、請求項１１または１２に記載の配線基板。
【請求項１４】 請求項１ないし１０のいずれかに記載の積層コンデンサを備える、デカップリング回路。
【請求項１５】 請求項１ないし１０のいずれかに記載の積層コンデンサを備える、高周波回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１２】
【図９】
【図１１】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１２】
【図９】
【図１１】
【図１３】
【公開番号】特開２００１−１４８３２５（Ｐ２００１−１４８３２５Ａ）
【公開日】平成１３年５月２９日（２００１．５．２９）
【国際特許分類】
【出願番号】特願平１１−３２９０１２
【出願日】平成１１年１１月１９日（１９９９．１１．１９）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成１３年５月２９日（２００１．５．２９）
【国際特許分類】
【出願日】平成１１年１１月１９日（１９９９．１１．１９）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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