薄膜トランジスター及びその製造方法
【課題】工程を単純化するようにした薄膜トランジスターの製造方法を提供する。
【解決手段】基板上に少なくとも一つのバッファー層を形成する段階と、前記バッファー層上に第１半導体層を形成する段階と、前記第１半導体層上にドーピングされた第２半導体層を形成する段階と、前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と、前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階及び前記ゲート絶縁膜上にゲート電極を形成する段階とを含む。
【解決手段】基板上に少なくとも一つのバッファー層を形成する段階と、前記バッファー層上に第１半導体層を形成する段階と、前記第１半導体層上にドーピングされた第２半導体層を形成する段階と、前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と、前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階及び前記ゲート絶縁膜上にゲート電極を形成する段階とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスター及びその製造方法に関し、特に、工程を単純化するようにした薄膜トランジスター及びその製造方法に関する。
【背景技術】
【０００２】
最近、薄膜トランジスター（Thin Film Transistor）は、有機発光表示装置（Organic Light Emitting Display、OLED）または液晶表示装置（Liquid Crystal Display、LCD)などの表示装置でそれぞれの画素を動作させるスイッチング素子として広範囲に使われている。
【０００３】
これに伴って薄膜トランジスターの製造に多くの関心が集められており、さらに効率的な薄膜トランジスター及びその製造方法が考案されている。
【０００４】
以下では図面を参照して従来の薄膜トランジスターの製造工程を具体的に説明する。
【０００５】
図１は、従来の薄膜トランジスターの製造工程を現わすブロック図である。そして、図２ａないし図２ｆは図１の製造工程による薄膜トランジスターの形成段階別の側断面図である。
【０００６】
図１及び図２ａないし図２ｆを参照すれば、従来の薄膜トランジスター２００を製造するためには、まず、基板２０１を準備する（Ｐ１）。
【０００７】
基板２０１が用意されれば、基板２０１上にバッファー層２０２を形成する。バッファー層２０２は選択的構成要素で、単一層または多数の層に形成されることができる。
【０００８】
このようなバッファー層２０２としては窒化膜または酸化膜などが利用される。
【０００９】
図２ａないし図２ｆに図示された薄膜トランジスター２００のバッファー層２０２は、窒化膜で構成された第１バッファー層２０２ａと酸化膜で構成された第２バッファー層２０２ｂからなる（Ｐ２）。
【００１０】
バッファー層２０２が形成されれば、第２バッファー層２０２ｂ上に非晶質シリコン層ａ−Ｓｉを形成する。形成された非晶質シリコン層ａ−Ｓｉはレーザーなどによって結晶化される。
【００１１】
非晶質シリコン層ａ−Ｓｉが結晶化されれば、結晶化された非晶質シリコン層ａ−Ｓｉをパターニングして半導体層２０３を形成する（Ｐ３、図２ａ参照）。
【００１２】
半導体層２０３が形成されれば、半導体層２０３上にゲート絶縁膜２０４を形成する。
【００１３】
ゲート絶縁膜２０４が形成されれば、ゲート絶縁膜２０４上に半導体層２０３中の第１領域２０３ａを塞ぐマスク２１０を利用して残りの半導体層領域２０３ｂをドーピングする。この時、ドーピングのためにｎタイプまたはｐタイプのドーパントが注入されることができる。
【００１４】
ドーピングされた半導体層領域２０３ｂは、ソース及びドレイン領域になり、以下、第１ドーピング領域２０３ｂという（Ｐ４、図２ｂ参照）。第１ドーピング領域２０３ｂが形成されればマスク２１０は除去される。
【００１５】
その次に、ゲート絶縁膜２０４上に金属層（図示せず）を形成する。形成された金属層はパターニングされてゲート電極２０５を形成する（Ｐ５）。
【００１６】
ゲート電極２０５が形成されれば、ゲート電極２０５をマスクとして利用して半導体層２０３に第２ドーピング領域２０３ｃを形成する。第２ドーピング領域２０３ｃは第１ドーピング領域２０３ｂと半導体層２０３のチャンネル領域２０３ａの間に形成されるＬＤＤ（Lightly Doped Drain）ドーピング領域である（Ｐ６、図２ｃ参照）
【００１７】
第２ドーピング領域２０３ｃが形成されれば、ゲート電極２０５上に層間絶縁膜２０６を形成する（Ｐ７、図２ｄ参照）。
【００１８】
層間絶縁膜２０６が形成されれば、層間絶縁膜２０６を貫通して第１ドーピング領域２０３ｂであるソース及びドレイン領域を露出させる複数のコンタクトホール２０７を形成する（Ｐ８、図２ｅ参照）。
【００１９】
コンタクトホール２０７が形成されれば、コンタクトホール２０７を介して第１ドーピング領域２０３ｂと電気的に接続される薄膜トランジスター２００のソース及びドレイン電極２０８を形成する（Ｐ９、図２ｆ参照）。
【００２０】
従来の薄膜トランジスター２００は前述したＰ１ないしＰ９の工程によって製造される。
【００２１】
このような製造工程を利用して薄膜トランジスター２００を製造する場合、多くの工程段階を経なければならず、各段階ごとに別途のマスクを使用することで工数が増加する。
【００２２】
実際に、各段階ごとに別途のマスクを使用する場合、各段階別に洗浄工程、エッチング工程及びストリップ工程などを追加しなければならないので作業が煩わしくなる。
【００２３】
また、第１及び第２ドーピング領域２０３ｂ、２０３ｃを形成する時、ドーピング過程でゲート絶縁膜２０４に損傷を与えることがあり、ドーパントがばらついて注入されることがある。これにより、薄膜トランジスター２００のブレーキダウン（break-down）現象が発生するおそれがあり、移動度（mobility）も低くなる可能性がある。
【００２４】
一方、従来の薄膜トランジスター及びその製造方法に関する技術を記載した文献としては、下記特許文献１ないし３がある。
【特許文献１】米国特許出願公開第５８０８３１６号明細書
【特許文献２】韓国特許出願公開第２００２−００３２５８６号明細書
【特許文献３】韓国特許出願公開第２００２−０００２６５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２５】
したがって、本発明の目的はチャンネル内にドーパントを均一に分布させ、工程段階で発生し得るゲート絶縁膜の損傷を減らし、工程をより単純化するようにした薄膜トランジスター及び彼の製造方法を提供することである。
【課題を解決するための手段】
【００２６】
前記目的を果たすために、本発明の第１側面は、基板上に少なくとも一つのバッファー層を形成する段階と、前記バッファー層上に第１半導体層を形成する段階と、前記第１半導体層上にドーピングされた第２半導体層を形成する段階と、前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と、前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階及び前記ゲート絶縁膜上にゲート電極を形成する段階を含む薄膜トランジスターの製造方法を提供する。
【００２７】
好ましくは、前記第１半導体層はｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記バッファー層上に蒸着して形成される。前記第１半導体層はドーピングされた微晶質シリコンまたは非晶質シリコンを使用して形成される。
【００２８】
前記第２半導体層はｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記第１半導体層のすぐ上部に蒸着して形成される。
【００２９】
前記第１半導体層と前記第２半導体層は同じチャンバ内で形成される。
【００３０】
前記第２半導体層はホウ素でドーピングされる。
【００３１】
前記ソース及びドレイン電極を形成する段階はマスクを利用したパターニング工程、エッチング工程及びストリップ工程段階とを含む。
【００３２】
また、本発明の第２形態は、基板上に形成された少なくとも一つのバッファー層と、前記バッファー層上に形成された第１半導体層と、前記第１半導体層上に形成されたソース及びドレイン電極と、前記ソース及びドレイン電極上に形成されたゲート絶縁膜及び前記ゲート絶縁膜上に形成されたゲート電極を具備し、前記ソース及びドレイン電極はｎ型またはｐ型にドーピングされた半導体に形成された薄膜トランジスターを提供する。
【００３３】
好ましくは、前記第１半導体層はｎ型またはｐ型の中で前記ソース及びドレイン電極と互いに異なるタイプの不純物でドーピングされた半導体からなる。
【００３４】
前記第１半導体層はｎ型またはｐ型にドーピングされた微晶質シリコンまたは非晶質シリコンからなる。
【００３５】
前記ソース及びドレイン電極はホウ素ドーピングされた半導体に形成される。
【発明の効果】
【００３６】
上述したように、本発明による薄膜トランジスター及びその製造方法によれば、ドーピングされた半導体層を利用してチャンネルを形成することで、チャンネル内にドーパントが均一に分布するようになって移動度を高めることができ、ＬＤＤ領域を別に形成しなくても良いからＬＤＤ領域形成の時、追加される工程段階を減らすことができる。
【００３７】
また、第１半導体層のすぐ上部に第２半導体層を蒸着してソース及びドレイン電極を形成することで、ドーピング段階で発生し得るゲート絶縁膜の損傷を無くすことができ、コンタクトホールを形成する工程段階を略することができる。
【００３８】
これにより、絶縁膜を蒸着する段階を一段階減らすことで工程を単純化することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の属する技術分野における通常の知識を有する者が、本発明を容易く実施することができる好ましい実施形態を、添付された図３ないし図４ｃを参照して詳しく説明する。
【００４０】
図３は、本発明の実施形態による薄膜トランジスターの製造工程を現わすブロック図である。
【００４１】
図３を参照すれば、本実施形態による薄膜トランジスターの製造工程は、基板上にバッファー層を形成する段階Ｓ２、バッファー層上にドーピングされた第１半導体層を形成する段階Ｓ３、第１半導体層上にドーピングされた第２半導体層を形成する段階Ｓ４、第２半導体層をパターニングしてソース及びドレイン電極を形成する段階Ｓ５、ソース及びドレイン電極上にゲート絶縁膜を形成する段階Ｓ６及びゲート絶縁膜上にゲート電極を形成する段階Ｓ７とを含む。
【００４２】
以下、図３の製造工程による薄膜トランジスターの形成段階別の側断面図である図４を用いて本実施形態による薄膜トランジスターの製造工程をより具体的に説明する。
【００４３】
図４ａないし図４ｃを参照すれば、本発明の実施形態による薄膜トランジスター４００を製造するためには、まず、基板４０１を準備する（Ｓ１）。
【００４４】
基板４０１が用意されれば、基板４０１上にバッファー層４０２を形成する。バッファー層４０２は選択的構成要素で単一層または複数の層に形成されることができる。
【００４５】
このようなバッファー層４０２としては窒化膜または酸化膜などが利用される。本実施形態のバッファー層４０２は窒化膜で構成された第１バッファー層４０２ａと酸化膜で構成された第２バッファー層４０２ｂからなる（Ｓ２）。
【００４６】
バッファー層４０２が形成されれば、第２バッファー層４０２ｂ上に低圧化学気相蒸着法（Low Pressure Chemical Vapor Deposition、以下、ＬＰＣＶＤと言う。）またはプラズマ化学気相蒸着法（Plasma Enhanced Chemical Vapor Deposition、以下、ＰＥＣＶＤと言う。）で、あらかじめドーピングされた第１半導体層４０３を形成する。
【００４７】
この時、第１半導体層４０３は形成しようとするチャンネルのタイプを考慮してｎ型またはｐ型にドーピングされた微晶質シリコン（μ−Ｓｉ）または非晶質シリコン（ａ−Ｓｉ）を利用して形成される。
【００４８】
実際に、薄膜トランジスター４００が動作する時、第１半導体層４０３内にチャンネルが形成される。このようにあらかじめドーピングされた半導体を利用して活性層を形成すれば、チャンネル内にドーパントが均一に分布するようになって移動度が向上する。また、ＬＤＤ領域を別に形成する必要がないため、ＬＤＤ領域形成の時追加されるマスク等の工程を減らすことができる（Ｓ３）。
【００４９】
第１半導体層４０３が形成されれば、第１半導体層４０３上にＬＰＣＶＤまたはＰＥＣＶＤを利用し、ドーピングされた第２半導体層４０４を形成する。ここで、第２半導体層４０４は第１半導体層４０３の形成後、チャンバを移さないで第１半導体層４０３と同じチャンバ内で第１半導体層４０３のすぐ上部に形成されるようにする。
【００５０】
この時、第２半導体層４０４も形成しようとする薄膜トランジスター４００のタイプを考慮してｎ型またはｐ型にあらかじめドーピングされた半導体を利用して形成される。
【００５１】
一例として、第２半導体層４０４はホウ素ドーピングされた半導体を利用して形成することができる。この場合、薄膜トランジスター４００はｐタイプトランジスターになる（Ｓ４、図４ａ参照）。
【００５２】
第２半導体層４０４が形成されれば、第２半導体層４０４をパターニングしてソース及びドレイン電極４０４ａを形成する。この時、マスク工程、エッチング工程及びストリップ工程などを追加することができる。
【００５３】
このようにドーピングされた第１半導体層４０３のすぐ上にドーピングされた第２半導体層４０４を蒸着してソース及びドレイン電極４０４ａを形成すれば、ドーピング段階で発生し得るゲート絶縁膜４０５の損傷を無くすことができる。
【００５４】
また、ソース及びドレイン電極４０４ａをソース及びドレイン領域と電気的に接続するためのコンタクトホールを形成する工程段階を省略することができる。これとともに、絶縁膜を蒸着する段階を一段階減らすことで工程を単純化することができる（Ｓ５、図４ｂ参照）。
【００５５】
ソース及びドレイン電極４０４ａが形成されれば、ソース及びドレイン電極４０４ａ上にゲート絶縁膜４０５を形成する。ゲート絶縁膜４０５は選択的構成要素で単一層または複数の層に形成されることができる。このようなゲート絶縁膜４０５としては窒化膜または酸化膜などが利用される（Ｓ６）。
【００５６】
ゲート絶縁膜４０５が形成されれば、ゲート絶縁膜４０５上に金属層（図示せず）を形成する。形成された金属層はパターニングされてゲート電極４０６を形成する（Ｓ７、図４ｃ参照）。
【００５７】
本実施形態による薄膜トランジスター４００は、前述したＳ１ないしＳ７の工程によって製造される。すなわち、本実施形態による薄膜トランジスターは、基板４０１上に形成された少なくとも一つのバッファー層４０２、バッファー層４０２上に形成された第１半導体層４０３、第１半導体層４０３上に形成されたソース及びドレイン電極４０４ａ、ソース及びドレイン電極４０４ａ上に形成されたゲート絶縁膜４０５及びゲート絶縁膜４０５上に形成されたゲート電極４０６を具備する。
【００５８】
ここで、第１半導体層４０３はｎタイプまたはｐタイプの中でソース及びドレイン電極と互いに異なるタイプの不純物であらかじめドーピングされた微晶質シリコンまたは非晶質シリコンをＬＰＣＶＤまたはＰＥＣＶＤによって蒸着して形成される。
【００５９】
このような第１半導体層４０３は、薄膜トランジスター４００が動作する時にチャンネルを形成する。そして、ソース及びドレイン電極４０４ａはホウ素ドーピングされた半導体層をＬＰＣＶＤまたはＰＥＣＶＤによって蒸着した後パターニングして形成される。
【００６０】
本実施形態でソース及びドレイン電極４０４ａはホウ素ドーピングされた半導体を利用して形成したが、ホウ素以外のｎ型またはｐ型の他のドーパントをドーピングした半導体を利用して形成することができることは勿論である。
【００６１】
上述したように、本発明による薄膜トランジスター及びその製造方法によれば、ドーピングされた第１半導体層４０３のすぐ上部にドーピングされた第２半導体層４０４を蒸着してソース及びドレイン電極４０４ａを形成することでチャンネル内にドーパントを均一に分布させ、工程段階で発生し得るゲート絶縁膜の損傷を減らし、かつ工程をより単純化することができる。
【００６２】
本発明の技術思想は前記好ましい実施形態によって具体的に記述されたが、前記実施形態はその説明のためのものであり、その制限のためではない。また、本発明の技術分野における業者であれば本発明の技術思想の範囲内で多様な変形例が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００６３】
【図１】図１は、従来の薄膜トランジスターの製造工程を現わすブロック図である。
【図２ａ】図２ａは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｂ】図２ｂは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｃ】図２ｃは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｄ】図２ｄは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｅ】図２ｅは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｆ】図２ｆは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図３】図３は、本発明の実施形態による薄膜トランジスターの製造工程を現わすブロック図である。
【図４ａ】図４ａは、図３の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図４ｂ】図４ｂは、図３の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図４ｃ】図４ｃは、図３の製造工程による薄膜トランジスターの形成段階別側断面図である。
【符号の説明】
【００６４】
４００： 薄膜トランジスター
４０１： 基板
４０２： バッファー層
４０３： 第１半導体層
４０４： 第２半導体層
４０４ａ： ソース及びドレイン電極
４０５： ゲート絶縁膜
４０６： ゲート電極
【技術分野】
【０００１】
本発明は、薄膜トランジスター及びその製造方法に関し、特に、工程を単純化するようにした薄膜トランジスター及びその製造方法に関する。
【背景技術】
【０００２】
最近、薄膜トランジスター（Thin Film Transistor）は、有機発光表示装置（Organic Light Emitting Display、OLED）または液晶表示装置（Liquid Crystal Display、LCD)などの表示装置でそれぞれの画素を動作させるスイッチング素子として広範囲に使われている。
【０００３】
これに伴って薄膜トランジスターの製造に多くの関心が集められており、さらに効率的な薄膜トランジスター及びその製造方法が考案されている。
【０００４】
以下では図面を参照して従来の薄膜トランジスターの製造工程を具体的に説明する。
【０００５】
図１は、従来の薄膜トランジスターの製造工程を現わすブロック図である。そして、図２ａないし図２ｆは図１の製造工程による薄膜トランジスターの形成段階別の側断面図である。
【０００６】
図１及び図２ａないし図２ｆを参照すれば、従来の薄膜トランジスター２００を製造するためには、まず、基板２０１を準備する（Ｐ１）。
【０００７】
基板２０１が用意されれば、基板２０１上にバッファー層２０２を形成する。バッファー層２０２は選択的構成要素で、単一層または多数の層に形成されることができる。
【０００８】
このようなバッファー層２０２としては窒化膜または酸化膜などが利用される。
【０００９】
図２ａないし図２ｆに図示された薄膜トランジスター２００のバッファー層２０２は、窒化膜で構成された第１バッファー層２０２ａと酸化膜で構成された第２バッファー層２０２ｂからなる（Ｐ２）。
【００１０】
バッファー層２０２が形成されれば、第２バッファー層２０２ｂ上に非晶質シリコン層ａ−Ｓｉを形成する。形成された非晶質シリコン層ａ−Ｓｉはレーザーなどによって結晶化される。
【００１１】
非晶質シリコン層ａ−Ｓｉが結晶化されれば、結晶化された非晶質シリコン層ａ−Ｓｉをパターニングして半導体層２０３を形成する（Ｐ３、図２ａ参照）。
【００１２】
半導体層２０３が形成されれば、半導体層２０３上にゲート絶縁膜２０４を形成する。
【００１３】
ゲート絶縁膜２０４が形成されれば、ゲート絶縁膜２０４上に半導体層２０３中の第１領域２０３ａを塞ぐマスク２１０を利用して残りの半導体層領域２０３ｂをドーピングする。この時、ドーピングのためにｎタイプまたはｐタイプのドーパントが注入されることができる。
【００１４】
ドーピングされた半導体層領域２０３ｂは、ソース及びドレイン領域になり、以下、第１ドーピング領域２０３ｂという（Ｐ４、図２ｂ参照）。第１ドーピング領域２０３ｂが形成されればマスク２１０は除去される。
【００１５】
その次に、ゲート絶縁膜２０４上に金属層（図示せず）を形成する。形成された金属層はパターニングされてゲート電極２０５を形成する（Ｐ５）。
【００１６】
ゲート電極２０５が形成されれば、ゲート電極２０５をマスクとして利用して半導体層２０３に第２ドーピング領域２０３ｃを形成する。第２ドーピング領域２０３ｃは第１ドーピング領域２０３ｂと半導体層２０３のチャンネル領域２０３ａの間に形成されるＬＤＤ（Lightly Doped Drain）ドーピング領域である（Ｐ６、図２ｃ参照）
【００１７】
第２ドーピング領域２０３ｃが形成されれば、ゲート電極２０５上に層間絶縁膜２０６を形成する（Ｐ７、図２ｄ参照）。
【００１８】
層間絶縁膜２０６が形成されれば、層間絶縁膜２０６を貫通して第１ドーピング領域２０３ｂであるソース及びドレイン領域を露出させる複数のコンタクトホール２０７を形成する（Ｐ８、図２ｅ参照）。
【００１９】
コンタクトホール２０７が形成されれば、コンタクトホール２０７を介して第１ドーピング領域２０３ｂと電気的に接続される薄膜トランジスター２００のソース及びドレイン電極２０８を形成する（Ｐ９、図２ｆ参照）。
【００２０】
従来の薄膜トランジスター２００は前述したＰ１ないしＰ９の工程によって製造される。
【００２１】
このような製造工程を利用して薄膜トランジスター２００を製造する場合、多くの工程段階を経なければならず、各段階ごとに別途のマスクを使用することで工数が増加する。
【００２２】
実際に、各段階ごとに別途のマスクを使用する場合、各段階別に洗浄工程、エッチング工程及びストリップ工程などを追加しなければならないので作業が煩わしくなる。
【００２３】
また、第１及び第２ドーピング領域２０３ｂ、２０３ｃを形成する時、ドーピング過程でゲート絶縁膜２０４に損傷を与えることがあり、ドーパントがばらついて注入されることがある。これにより、薄膜トランジスター２００のブレーキダウン（break-down）現象が発生するおそれがあり、移動度（mobility）も低くなる可能性がある。
【００２４】
一方、従来の薄膜トランジスター及びその製造方法に関する技術を記載した文献としては、下記特許文献１ないし３がある。
【特許文献１】米国特許出願公開第５８０８３１６号明細書
【特許文献２】韓国特許出願公開第２００２−００３２５８６号明細書
【特許文献３】韓国特許出願公開第２００２−０００２６５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２５】
したがって、本発明の目的はチャンネル内にドーパントを均一に分布させ、工程段階で発生し得るゲート絶縁膜の損傷を減らし、工程をより単純化するようにした薄膜トランジスター及び彼の製造方法を提供することである。
【課題を解決するための手段】
【００２６】
前記目的を果たすために、本発明の第１側面は、基板上に少なくとも一つのバッファー層を形成する段階と、前記バッファー層上に第１半導体層を形成する段階と、前記第１半導体層上にドーピングされた第２半導体層を形成する段階と、前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と、前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階及び前記ゲート絶縁膜上にゲート電極を形成する段階を含む薄膜トランジスターの製造方法を提供する。
【００２７】
好ましくは、前記第１半導体層はｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記バッファー層上に蒸着して形成される。前記第１半導体層はドーピングされた微晶質シリコンまたは非晶質シリコンを使用して形成される。
【００２８】
前記第２半導体層はｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記第１半導体層のすぐ上部に蒸着して形成される。
【００２９】
前記第１半導体層と前記第２半導体層は同じチャンバ内で形成される。
【００３０】
前記第２半導体層はホウ素でドーピングされる。
【００３１】
前記ソース及びドレイン電極を形成する段階はマスクを利用したパターニング工程、エッチング工程及びストリップ工程段階とを含む。
【００３２】
また、本発明の第２形態は、基板上に形成された少なくとも一つのバッファー層と、前記バッファー層上に形成された第１半導体層と、前記第１半導体層上に形成されたソース及びドレイン電極と、前記ソース及びドレイン電極上に形成されたゲート絶縁膜及び前記ゲート絶縁膜上に形成されたゲート電極を具備し、前記ソース及びドレイン電極はｎ型またはｐ型にドーピングされた半導体に形成された薄膜トランジスターを提供する。
【００３３】
好ましくは、前記第１半導体層はｎ型またはｐ型の中で前記ソース及びドレイン電極と互いに異なるタイプの不純物でドーピングされた半導体からなる。
【００３４】
前記第１半導体層はｎ型またはｐ型にドーピングされた微晶質シリコンまたは非晶質シリコンからなる。
【００３５】
前記ソース及びドレイン電極はホウ素ドーピングされた半導体に形成される。
【発明の効果】
【００３６】
上述したように、本発明による薄膜トランジスター及びその製造方法によれば、ドーピングされた半導体層を利用してチャンネルを形成することで、チャンネル内にドーパントが均一に分布するようになって移動度を高めることができ、ＬＤＤ領域を別に形成しなくても良いからＬＤＤ領域形成の時、追加される工程段階を減らすことができる。
【００３７】
また、第１半導体層のすぐ上部に第２半導体層を蒸着してソース及びドレイン電極を形成することで、ドーピング段階で発生し得るゲート絶縁膜の損傷を無くすことができ、コンタクトホールを形成する工程段階を略することができる。
【００３８】
これにより、絶縁膜を蒸着する段階を一段階減らすことで工程を単純化することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の属する技術分野における通常の知識を有する者が、本発明を容易く実施することができる好ましい実施形態を、添付された図３ないし図４ｃを参照して詳しく説明する。
【００４０】
図３は、本発明の実施形態による薄膜トランジスターの製造工程を現わすブロック図である。
【００４１】
図３を参照すれば、本実施形態による薄膜トランジスターの製造工程は、基板上にバッファー層を形成する段階Ｓ２、バッファー層上にドーピングされた第１半導体層を形成する段階Ｓ３、第１半導体層上にドーピングされた第２半導体層を形成する段階Ｓ４、第２半導体層をパターニングしてソース及びドレイン電極を形成する段階Ｓ５、ソース及びドレイン電極上にゲート絶縁膜を形成する段階Ｓ６及びゲート絶縁膜上にゲート電極を形成する段階Ｓ７とを含む。
【００４２】
以下、図３の製造工程による薄膜トランジスターの形成段階別の側断面図である図４を用いて本実施形態による薄膜トランジスターの製造工程をより具体的に説明する。
【００４３】
図４ａないし図４ｃを参照すれば、本発明の実施形態による薄膜トランジスター４００を製造するためには、まず、基板４０１を準備する（Ｓ１）。
【００４４】
基板４０１が用意されれば、基板４０１上にバッファー層４０２を形成する。バッファー層４０２は選択的構成要素で単一層または複数の層に形成されることができる。
【００４５】
このようなバッファー層４０２としては窒化膜または酸化膜などが利用される。本実施形態のバッファー層４０２は窒化膜で構成された第１バッファー層４０２ａと酸化膜で構成された第２バッファー層４０２ｂからなる（Ｓ２）。
【００４６】
バッファー層４０２が形成されれば、第２バッファー層４０２ｂ上に低圧化学気相蒸着法（Low Pressure Chemical Vapor Deposition、以下、ＬＰＣＶＤと言う。）またはプラズマ化学気相蒸着法（Plasma Enhanced Chemical Vapor Deposition、以下、ＰＥＣＶＤと言う。）で、あらかじめドーピングされた第１半導体層４０３を形成する。
【００４７】
この時、第１半導体層４０３は形成しようとするチャンネルのタイプを考慮してｎ型またはｐ型にドーピングされた微晶質シリコン（μ−Ｓｉ）または非晶質シリコン（ａ−Ｓｉ）を利用して形成される。
【００４８】
実際に、薄膜トランジスター４００が動作する時、第１半導体層４０３内にチャンネルが形成される。このようにあらかじめドーピングされた半導体を利用して活性層を形成すれば、チャンネル内にドーパントが均一に分布するようになって移動度が向上する。また、ＬＤＤ領域を別に形成する必要がないため、ＬＤＤ領域形成の時追加されるマスク等の工程を減らすことができる（Ｓ３）。
【００４９】
第１半導体層４０３が形成されれば、第１半導体層４０３上にＬＰＣＶＤまたはＰＥＣＶＤを利用し、ドーピングされた第２半導体層４０４を形成する。ここで、第２半導体層４０４は第１半導体層４０３の形成後、チャンバを移さないで第１半導体層４０３と同じチャンバ内で第１半導体層４０３のすぐ上部に形成されるようにする。
【００５０】
この時、第２半導体層４０４も形成しようとする薄膜トランジスター４００のタイプを考慮してｎ型またはｐ型にあらかじめドーピングされた半導体を利用して形成される。
【００５１】
一例として、第２半導体層４０４はホウ素ドーピングされた半導体を利用して形成することができる。この場合、薄膜トランジスター４００はｐタイプトランジスターになる（Ｓ４、図４ａ参照）。
【００５２】
第２半導体層４０４が形成されれば、第２半導体層４０４をパターニングしてソース及びドレイン電極４０４ａを形成する。この時、マスク工程、エッチング工程及びストリップ工程などを追加することができる。
【００５３】
このようにドーピングされた第１半導体層４０３のすぐ上にドーピングされた第２半導体層４０４を蒸着してソース及びドレイン電極４０４ａを形成すれば、ドーピング段階で発生し得るゲート絶縁膜４０５の損傷を無くすことができる。
【００５４】
また、ソース及びドレイン電極４０４ａをソース及びドレイン領域と電気的に接続するためのコンタクトホールを形成する工程段階を省略することができる。これとともに、絶縁膜を蒸着する段階を一段階減らすことで工程を単純化することができる（Ｓ５、図４ｂ参照）。
【００５５】
ソース及びドレイン電極４０４ａが形成されれば、ソース及びドレイン電極４０４ａ上にゲート絶縁膜４０５を形成する。ゲート絶縁膜４０５は選択的構成要素で単一層または複数の層に形成されることができる。このようなゲート絶縁膜４０５としては窒化膜または酸化膜などが利用される（Ｓ６）。
【００５６】
ゲート絶縁膜４０５が形成されれば、ゲート絶縁膜４０５上に金属層（図示せず）を形成する。形成された金属層はパターニングされてゲート電極４０６を形成する（Ｓ７、図４ｃ参照）。
【００５７】
本実施形態による薄膜トランジスター４００は、前述したＳ１ないしＳ７の工程によって製造される。すなわち、本実施形態による薄膜トランジスターは、基板４０１上に形成された少なくとも一つのバッファー層４０２、バッファー層４０２上に形成された第１半導体層４０３、第１半導体層４０３上に形成されたソース及びドレイン電極４０４ａ、ソース及びドレイン電極４０４ａ上に形成されたゲート絶縁膜４０５及びゲート絶縁膜４０５上に形成されたゲート電極４０６を具備する。
【００５８】
ここで、第１半導体層４０３はｎタイプまたはｐタイプの中でソース及びドレイン電極と互いに異なるタイプの不純物であらかじめドーピングされた微晶質シリコンまたは非晶質シリコンをＬＰＣＶＤまたはＰＥＣＶＤによって蒸着して形成される。
【００５９】
このような第１半導体層４０３は、薄膜トランジスター４００が動作する時にチャンネルを形成する。そして、ソース及びドレイン電極４０４ａはホウ素ドーピングされた半導体層をＬＰＣＶＤまたはＰＥＣＶＤによって蒸着した後パターニングして形成される。
【００６０】
本実施形態でソース及びドレイン電極４０４ａはホウ素ドーピングされた半導体を利用して形成したが、ホウ素以外のｎ型またはｐ型の他のドーパントをドーピングした半導体を利用して形成することができることは勿論である。
【００６１】
上述したように、本発明による薄膜トランジスター及びその製造方法によれば、ドーピングされた第１半導体層４０３のすぐ上部にドーピングされた第２半導体層４０４を蒸着してソース及びドレイン電極４０４ａを形成することでチャンネル内にドーパントを均一に分布させ、工程段階で発生し得るゲート絶縁膜の損傷を減らし、かつ工程をより単純化することができる。
【００６２】
本発明の技術思想は前記好ましい実施形態によって具体的に記述されたが、前記実施形態はその説明のためのものであり、その制限のためではない。また、本発明の技術分野における業者であれば本発明の技術思想の範囲内で多様な変形例が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００６３】
【図１】図１は、従来の薄膜トランジスターの製造工程を現わすブロック図である。
【図２ａ】図２ａは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｂ】図２ｂは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｃ】図２ｃは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｄ】図２ｄは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｅ】図２ｅは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図２ｆ】図２ｆは、図１の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図３】図３は、本発明の実施形態による薄膜トランジスターの製造工程を現わすブロック図である。
【図４ａ】図４ａは、図３の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図４ｂ】図４ｂは、図３の製造工程による薄膜トランジスターの形成段階別側断面図である。
【図４ｃ】図４ｃは、図３の製造工程による薄膜トランジスターの形成段階別側断面図である。
【符号の説明】
【００６４】
４００： 薄膜トランジスター
４０１： 基板
４０２： バッファー層
４０３： 第１半導体層
４０４： 第２半導体層
４０４ａ： ソース及びドレイン電極
４０５： ゲート絶縁膜
４０６： ゲート電極
【特許請求の範囲】
【請求項１】
基板上に少なくとも一つのバッファー層を形成する段階と；
前記バッファー層上に第１半導体層を形成する段階と；
前記第１半導体層上にドーピングされた第２半導体層を形成する段階と；
前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と；
前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階と；
前記ゲート絶縁膜上にゲート電極を形成する段階とを含むことを特徴とする薄膜トランジスターの製造方法。
【請求項２】
前記第１半導体層は、ｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記バッファー層上に蒸着して形成されることを特徴とする請求項１に記載の薄膜トランジスターの製造方法。
【請求項３】
前記第１半導体層はドーピングされた微晶質シリコンまたは非晶質シリコンを使用して形成されることを特徴とする請求項２に記載の薄膜トランジスターの製造方法。
【請求項４】
前記第２半導体層は、ｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記第１半導体層のすぐ上部に蒸着して形成されることを特徴とする請求項１に記載の薄膜トランジスターの製造方法。
【請求項５】
前記第１半導体層と前記第２半導体層は、同じチャンバ内で形成されることを特徴とする請求項４に記載の薄膜トランジスターの製造方法。
【請求項６】
前記第２半導体層は、ホウ素でドーピングされたことを特徴とする請求項４に記載の薄膜トランジスターの製造方法。
【請求項７】
前記ソース及びドレイン電極を形成する段階は、マスクを利用したパターニング工程、エッチング工程及びストリップ工程段階とを含むことを特徴とする請求項１に記載の薄膜トランジスターの製造方法。
【請求項８】
基板上に形成された少なくとも一つのバッファー層と；
前記バッファー層上に形成された第１半導体層と；
前記第１半導体層上に形成されたソース及びドレイン電極と；
前記ソース及びドレイン電極上に形成されたゲート絶縁膜と；
前記ゲート絶縁膜上に形成されたゲート電極を具備し、
前記ソース及びドレイン電極はｎ型またはｐ型にドーピングされた半導体で形成されたことを特徴とする薄膜トランジスター。
【請求項９】
前記第１半導体層はｎ型またはｐ型の中で前記ソース及びドレイン電極と互いに異なるタイプの不純物でドーピングされた半導体からなることを特徴とする請求項８に記載の薄膜トランジスター。
【請求項１０】
前記第１半導体層はｎ型またはｐ型にドーピングされた微晶質シリコンまたは非晶質シリコンからなることを特徴とする請求項９に記載の薄膜トランジスター。
【請求項１１】
前記ソース及びドレイン電極はホウ素ドーピングされた半導体で形成されたことを特徴とする請求項８に記載の薄膜トランジスター。
【請求項１】
基板上に少なくとも一つのバッファー層を形成する段階と；
前記バッファー層上に第１半導体層を形成する段階と；
前記第１半導体層上にドーピングされた第２半導体層を形成する段階と；
前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と；
前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階と；
前記ゲート絶縁膜上にゲート電極を形成する段階とを含むことを特徴とする薄膜トランジスターの製造方法。
【請求項２】
前記第１半導体層は、ｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記バッファー層上に蒸着して形成されることを特徴とする請求項１に記載の薄膜トランジスターの製造方法。
【請求項３】
前記第１半導体層はドーピングされた微晶質シリコンまたは非晶質シリコンを使用して形成されることを特徴とする請求項２に記載の薄膜トランジスターの製造方法。
【請求項４】
前記第２半導体層は、ｎ型またはｐ型にドーピングされた半導体を低圧化学気相蒸着法またはプラズマ化学気相蒸着法によって前記第１半導体層のすぐ上部に蒸着して形成されることを特徴とする請求項１に記載の薄膜トランジスターの製造方法。
【請求項５】
前記第１半導体層と前記第２半導体層は、同じチャンバ内で形成されることを特徴とする請求項４に記載の薄膜トランジスターの製造方法。
【請求項６】
前記第２半導体層は、ホウ素でドーピングされたことを特徴とする請求項４に記載の薄膜トランジスターの製造方法。
【請求項７】
前記ソース及びドレイン電極を形成する段階は、マスクを利用したパターニング工程、エッチング工程及びストリップ工程段階とを含むことを特徴とする請求項１に記載の薄膜トランジスターの製造方法。
【請求項８】
基板上に形成された少なくとも一つのバッファー層と；
前記バッファー層上に形成された第１半導体層と；
前記第１半導体層上に形成されたソース及びドレイン電極と；
前記ソース及びドレイン電極上に形成されたゲート絶縁膜と；
前記ゲート絶縁膜上に形成されたゲート電極を具備し、
前記ソース及びドレイン電極はｎ型またはｐ型にドーピングされた半導体で形成されたことを特徴とする薄膜トランジスター。
【請求項９】
前記第１半導体層はｎ型またはｐ型の中で前記ソース及びドレイン電極と互いに異なるタイプの不純物でドーピングされた半導体からなることを特徴とする請求項８に記載の薄膜トランジスター。
【請求項１０】
前記第１半導体層はｎ型またはｐ型にドーピングされた微晶質シリコンまたは非晶質シリコンからなることを特徴とする請求項９に記載の薄膜トランジスター。
【請求項１１】
前記ソース及びドレイン電極はホウ素ドーピングされた半導体で形成されたことを特徴とする請求項８に記載の薄膜トランジスター。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図３】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図３】
【図４ａ】
【図４ｂ】
【図４ｃ】
【公開番号】特開２００６−３１０７３８（Ｐ２００６−３１０７３８Ａ）
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願番号】特願２００５−２９６６９８（Ｐ２００５−２９６６９８）
【出願日】平成１７年１０月１１日（２００５．１０．１１）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
【公開日】平成１８年１１月９日（２００６．１１．９）
【国際特許分類】
【出願日】平成１７年１０月１１日（２００５．１０．１１）
【出願人】（５９０００２８１７）三星エスディアイ株式会社 (2,784)
【Ｆターム（参考）】
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