電子素子用電子ブロック層
不揮発性メモリ素子などの電子素子用の方法および装置が記載されている。メモリ素子は、2層または3層などの多層制御誘電体を含む。多層制御誘電体は、酸化アルミニウム(Al2 O3 )、酸化ハフニウム(HfO2 )などの高k誘電体材料の組み合わせ、および/または酸化ハフニウムアルミニウムのハイブリッド膜を含む。多層制御誘電体は、単一または多状態(例えば、2、3または4ビット)操作に対する実行可能性と共に、電荷保持の増大、メモリプログラム/消去ウィンドウの向上、信頼性および安定性の改善を含む、向上した特性をもたらす。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、メモリ素子に関し、より詳細には、フラッシュメモリ素子に関する。
【背景技術】
【0002】
(関連出願への相互参照)
本願は、2007年5月1日に出願された米国特許出願第11/743,085号(特許文献1)に基づく優先権を主張し、これは、2007年3月19日に出願された米国特許出願第11/688,087号(特許文献2)の一部継続であり、これは、2006年12月20日に出願された米国特許出願第11/641,956号(特許文献3)の一部継続であり、その全体が本願明細書において参照により援用されている。また、本願は、2007年5月23日に出願された米国仮特許出願第60/931,488号(特許文献4)に基づく優先権を主張する。
【0003】
フラッシュメモリ素子などの不揮発性メモリ素子は、電力が供給されない場合であっても情報を保存することができるメモリ素子である。フラッシュメモリ素子は、「コントロールゲート」から離れた電荷蓄積層に情報を保存する。コントロールゲートに電圧が印加されて、電子が電荷蓄積層に蓄積され、電荷蓄積層から放出されることによって、メモリ素子をプログラムし、消去する。
【0004】
電荷蓄積層からコントロールゲートを絶縁するために制御誘電体が使用される。制御誘電体は、電荷蓄積層とコントロールゲートとの間で電荷フローをブロックすることが望ましい。効率的な電荷ブロック層として高k誘電体材料が役立つことができる。高k誘電体材料は、サムスンのTANOS素子などのフラッシュメモリ素子用の制御誘電体層として使用されて、フラッシュメモリ素子を40nm未満にダウンスケーリングすることを可能にする。制御誘電体層は、通常で、20nm未満の厚さを有するAl2 O3 の単一層であってもよい。しかし、Al2 O3 は、完全には電荷移動をブロックせず、低電位ウィンドウでプログラムおよび消去飽和をもたらす。
【0005】
改善された電荷ブロック特性を有する、改善された、より長い耐久性を有する不揮発性メモリ素子が必要である。さらに、多状態メモリ素子が存在し、それらは、メモリセルあたり2ビット以上の情報を保存することができる。操作の比較的大きなプログラム/消去電位ウィンドウを有する、セルあたりマルチビットを蓄積することができる改善された多状態メモリ素子が必要である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願第11/743,085号
【特許文献2】米国特許出願第11/688,087号
【特許文献3】米国特許出願第11/641,956号
【特許文献4】米国仮特許出願第60/931,488号
【特許文献5】米国特許第6,586,785号
【特許文献6】米国特許出願第11/147,670号
【特許文献7】米国特許出願第11/495,188号
【特許文献8】米国特許第5,768,192号
【特許文献9】米国特許出願第11/506,769号
【特許文献10】米国特許第6,297,095号
【特許文献11】米国特許第5,583,812号
【特許文献12】米国公開特許出願第2004/0130941号
【発明の概要】
【0007】
既存の装置および方法に対する利点をもたらすことができる、不揮発性メモリ素子およびメモリ素子を作製する方法が本願明細書に記載されている。
1つの実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む誘電体層(例えば、電荷ブロック層)は、制御誘電体層に隣接している。誘電体材料の少なくとも第1の成分の量は、誘電体層の厚さにわたって所定の方法で変化する。
【0008】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に、厚さが約5nm以下である電荷蓄積層を含み、誘電体材料を含む電荷ブロック層は、制御誘電体層に隣接している。
【0009】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む電荷ブロック層は、制御誘電体層に隣接している。制御誘電体層の厚さは、電荷ブロック層の厚さの約200%以下である。
【0010】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層とSiO2 を含む制御誘電体層との間の電荷蓄積層と、制御誘電体層に隣接する第1の高k誘電体材料を含む第1の高k誘電体層と、を含む。
【0011】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と、トンネル誘電体層を覆う電荷蓄積層と、第1の誘電率を有する第1の誘電体材料を含む電荷蓄積層に隣接する第1の誘電体層と、第2の誘電率を有する第2の誘電体材料を含む第1の誘電体層に隣接する第2の誘電体層と、第3の誘電率を有する第3の誘電体材料を含む第2の誘電体層に隣接する第3の誘電体層と、を備え、第1の誘電率および第3の誘電率は、第2の誘電率より大きい。
【0012】
1つの実施形態によれば、メモリ素子は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、コントロールゲートに隣接する基板上のゲートスタックと、を備える。ゲートスタックは、コントロールゲートに隣接する第1の誘電体層と、第1の誘電体層と第2の誘電体層との間の電荷蓄積層と、第1の誘電体層に隣接する誘電体材料を含む電荷ブロック層と、を備える。誘電体材料の少なくとも第1の成分の量は、電荷ブロック層の厚さにわたって所定の方法で変化する。
【0013】
1つの実施形態によれば、メモリ素子用ゲートスタックを作製する方法は、トンネル誘電体層上に電荷蓄積層を形成するステップと、電荷蓄積層上に制御誘電体層を形成するステップと、制御誘電体層上に誘電体材料を含む電荷ブロック層を形成するステップと、電荷ブロック層の厚さにわたって誘電体材料の少なくとも第1の成分の量を変化させるステップと、を含む。
【図面の簡単な説明】
【0014】
【図1】メモリ素子の断面図を示す。
【図2】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図3】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図4A】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図4B】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図5】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図6】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図7】1つの実施形態による接触電荷蓄積層を示す。
【図8】他の実施形態による非接触電荷蓄積層を示す。
【図9A】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図9B】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図10A】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図10B】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図10C】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11A】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11B】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11C】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11D】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図12】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図13】電荷トラップ層として窒化物層を使用し、1つ以上の電荷ブロック層がない従来のゲートスタックと、電荷ブロック層を有する改善されたゲートスタックとを比較する消去時間(X軸)対ゲートスタックについてのフラットバンド電圧(Y軸)のプロットを示す。
【図14】図13の改善されたゲートスタックを使用するプログラムおよび消去サイクルの数(X軸)対フラットバンド電圧(Y軸)のプロットを示す。
【図15】図13の改善されたゲートスタックを使用する室温電荷保持マッピング時間(x軸)対フラットバンド電圧(Y軸)のグラフを示す。
【図16A】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図16B】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図17A】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図17B】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図17C】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図18】いくつかの実施形態による、組成傾斜を有する電荷ブロック層と関するシミュレーションプロットを示す。
【図19A】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図19B】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図19C】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図19D】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図20】1つの実施形態による、メモリ素子などの電子素子を形成する方法のフローチャートを示す。
【0015】
図面において、同じ参照番号は、同一または機能的に同じ要素を示す。さらに、参照番号の一番左の数字は、概して、その参照番号が最初に表れる図面を示している。
【発明を実施するための形態】
【0016】
序論
当然のことながら、本願明細書に示され記載された特定の実施は例示であり、またさもなくば、決して本発明の範囲を限定することを意図しない。実際には、簡潔さのために、半導体装置を製造する従来のエレクトロニクスおよびシステム(およびシステムの個々の操作要素のうちの要素)の他の機能的な態様は、本願明細書に詳細に記載されていない場合もある。
【0017】
当然のことながら、本願明細書でなされる空間的な説明(例えば、「上に」、「下に」「上に向かう」「下に向かう」「上部」、「下部」など)は、例示の目的のみであり、本願明細書に記載された装置は、任意の方向にまたは任意の方法で空間的に配置することができる。
用語「隣接する」、「上」、「を覆って」および「上に横たわる」が、1つの層と他の層との関係について記載するために本願明細書で使用され、互いに直接に接触した層、および1つ以上の中間層によって別々に隔離された層を含むように広く解釈されるように意図される。同様に、用語「間」は、2つの他の層間に直接ある層、または2つの他の層から一定間隔で離されるが2つの層の間に介在する層を含むように広く解釈されることが意図される。
【0018】
メモリ素子の実施形態
本発明の実施形態は、フラッシュメモリ素子を含む不揮発性メモリ素子などの電子素子について以下の小区分でもたらされる。さらに、多状態メモリ素子などのメモリ素子の向上についての実施形態が記載されている。これらの実施形態は、例示の目的でもたらされるものであり、限定ではない。本願明細書に記載された実施形態は、いかなる方法によって組み合わせられてもよい。さらなる操作可能で、構造的な実施形態は、本願明細書の記載から当業者に明らかとなる。これらの追加の実施形態は、本発明の範囲および趣旨の範囲内である。
【0019】
従来の電荷蓄積層のメモリセルまたは構造が、適切な期間の間、メモリ構造のソース、ドレインおよびコントロールゲートノードに適切な電圧を加えることによりプログラムされる。それによって、チャンネル領域から電荷蓄積層に電子がトンネル、または注入され(例えば、チャンネルホットエレクトロンを介して)、それによって「帯電」される。電荷蓄積層に蓄積された電荷は、メモリトランジスタを論理「1」または「0」に設定する。メモリ構造がエンハンスメントトランジスタ構造またはデプレッショントランジスタ構造を含むかどうかによって、電荷蓄積層が正に帯電されるか、または電子(負電荷)を含む場合、メモリセルは、読み出し中に伝導するか、または伝導しない。電荷蓄積層が中性(または正に帯電される)または負電荷を欠く場合、メモリセルは、ゲート電圧の適切な選択によって読み出し中に伝導する。伝導状態または非伝導状態は、適切な論理レベルとして出力される。「消去」は、電荷蓄積層(または電荷蓄積層へのホール)(つまり、電荷トラップ層)から電子を移動するプロセスである。「プログラミング」は、電荷蓄積層上に電子を移動するプロセスである。
【0020】
金属または半導体ナノ結晶(化学気相蒸着法や物理的気相成長法などのプロセスを使用して形成されたコロイド量子ドットまたは量子ドットなど)または高k誘電体マトリックスに埋め込まれた非導電性窒化物系電荷トラップ層を使用する不揮発性メモリ素子の性能と電荷保持特性の向上は、50nmの技術ノードを超えて、従来の不揮発性メモリのスケーリング制限を克服し、かつ信頼できるマルチビット操作を完全に可能にするために重要であり得る。
【0021】
図1は、例示的な実施形態によるメモリ素子100の詳細な断面図を示す。図1に示すように、メモリ素子100は、基板102上に形成されている。メモリ素子100は、ソース領域112、チャンネル領域114、ドレイン領域116、コントロールゲートまたはゲートコンタクト118、ゲートスタック120、ソースコンタクト104、ドレインコンタクト106を含む。ソース領域112、チャンネル領域114およびドレイン領域116は、トランジスタ構造に概して類似に構成されている。ゲートスタック120は、チャンネル領域114上に形成されている。ゲートコンタクト118は、コントロールゲートまたはゲート電極と代わりに称してもよく、ゲートスタック120上に形成されている。
【0022】
メモリ素子100は、電荷蓄積層を有する従来のメモリに使用されて、一般的に前述したように作動する。しかし、電荷蓄積層メモリ素子100は、ゲートスタック120を含む。ゲートスタック120は、メモリ素子100に電荷蓄積層を設け、さらに後で記載されるようにさらなる特徴を有する。メモリ素子100がプログラムされる場合、ゲートスタック120の電荷蓄積層によって電子が移動され蓄積される。ゲートスタック120は、任意のタイプの電荷蓄積層または電荷蓄積媒体を含んでいてもよい。例示的な電荷蓄積層が後で記載される。
【0023】
この実施形態では、基板102は半導体型基板であり、少なくともチャンネル領域114にp型またはN型伝導性を有するように形成されている。ゲートコンタクト118、ソースコンタクト104およびドレインコンタクト106は、メモリ素子100に電気的接続性をもたらす。ソースコンタクト104は、ソース領域112に接して形成されている。ドレインコンタクト106は、ドレイン領域116に接して形成されている。ソース領域112およびドレイン領域116は、通常、チャンネル領域114とは異なる伝導性を有する基板102のドープされた領域である。
図1に示すように、ソースコンタクト104は、接地電位などの電位に結合されている。ドレインコンタクト106は、他の信号に結合されている。ソース領域112およびドレイン領域116は交換可能であり、それらの相互接続は逆にされてもよいことに留意するべきである。
【0024】
図2は、1つの例示的な実施形態によるゲートスタック120の断面図を示す。図2において、ゲートスタック120は、トンネル誘電体層202と、電荷蓄積層204と、電荷ブロック層206と、制御誘電体層208と、を備える。図2の実施例では、トンネル誘電体層202は、メモリ素子100の基板102のチャンネル領域114上に形成されている。電荷蓄積層204は、トンネル誘電体層202上に形成されている。電荷ブロック層206は、電荷蓄積層204上に形成されている。制御誘電体層208は、電荷ブロック層206上に形成されている。図2に示すように、ゲートコンタクト118は、制御誘電体層208上に形成されている。または、電荷ブロック層206は、制御誘電体層208上に形成されてもよく、およびゲートコンタクト118は、図11に示すように、電荷ブロック層206上に形成されてもよい。例示的な実施形態では、1つ以上のさらなる材料の層が、ゲートスタック120の層を分離してもよく、および/または、基板102および/またはゲートコンタクト118からゲートスタック120を分離してもよいことに留意するべきである。
【0025】
電荷蓄積層204は、正電荷または負電荷を蓄積して、前述したように、メモリ素子100のプログラムされた状態を示す。電荷蓄積層204は、材料または別の公知の材料を含んでいてもよい。プログラミング中に、ゲートコンタクト118に印加される電圧は、トンネル誘電体層202を介して、チャンネル領域114から電荷蓄積層204に、電子をトンネルする(例えば、またはホットエレクトロン注入する)電場を生成する。電荷蓄積層204に蓄積されて結果生じる負電荷は、メモリ素子100のしきい値電圧を変える。電圧がゲートコンタクト118から取り除かれた後でさえ、電荷は、電荷蓄積層204に残る。消去プロセス中に、逆帯電した電圧がゲートコンタクト118に印加されて、電子をトンネル誘電体層202を介して電荷蓄積層204から基板102に放出してもよく、チャンネル114からホールを取り出して、電荷蓄積層204にトンネル誘電体層202を介して(またはチャンネルホットホールを介して)トンネルする。制御誘電体層208は、電荷ブロック層206からゲートコンタクト118を絶縁する。
【0026】
ゲートコンタクト118は、導体材料から形成されることが好ましい。例えば、ゲートコンタクト118は、多結晶シリコン(ポリシリコン)から形成されていてもよい。他の実施例において、ゲートコンタクト118は、例えば、1つ以上の遷移金属などの1つ以上の金属を含む金属または材料から形成されていてもよい。ゲートコンタクト118に適することができる例示的な遷移金属として、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Cd、Hf、Ta、W、Re、Os、Ir、Pt、AuおよびHgが挙げられるが、それらに限定されない。1つの例示的な実施形態によれば、ゲートコンタクト118は、TaNから形成されていてもよい。
【0027】
一般的に、ゲートコンタクト118の厚さは、約5nm〜約5,000nmの範囲にある。その厚さは、約10nm〜約500nmの範囲にあることが好ましい。1つの例示的な実施形態によれば、ゲートコンタクト118は、複数のサブ層を含んでいてもよい。各サブ層は、異なる導体材料から形成されていてもよい。
ゲートコンタクト118は、当該技術分野で公知の蒸着法によって形成されてもよい。スパッタリングや熱蒸発などの物理的気相成長法(PVD)技術、化学気相蒸着法(CVD)または原子層成長法(ALD)が、ゲートコンタクト118の蒸着に適することができる。
【0028】
電荷蓄積層204は、任意のタイプの電荷蓄積媒体を含んでいてもよい。電荷蓄積層204は、複数の個別の電荷蓄積素子を含む局部性電荷蓄積層 (localized charge storage layer) であることが好ましい。個別の電荷蓄積素子は、窒化物層内に見られるものなどの1つ以上の局部的電荷トラップ、または半導体ナノ粒子、金属ナノ粒子、または誘電体ナノ粒子(量子ドット)であってもよい。例えば、電荷蓄積層204は、ルテニウム(Ru)などの高い仕事関数(例えば、4.5eVより大きい)の金属から形成され、好ましくは約5nm未満のサイズを有するナノ結晶を含んでいてもよい。そのようなナノ結晶は、当該技術分野で公知のように、化学気相蒸着法(CVD)、原子層成長法(ALD)または物理的気相成長法(PVD)などの様々なプロセスによって、トンネル誘電体層202上に堆積されてもよい。電荷蓄積層204は、また、トンネル誘電体層202に堆積された、あらかじめ形成されたコロイド金属または半導体または誘電体量子ドット(ナノ結晶)を含んでいてもよい。例えば、そのような材料は、その全体が本願明細書において参照により援用されている、米国特許第6,586,785号(特許文献5)、米国特許出願第11/147,670号(特許文献6)、米国特許出願第11/495,188号(特許文献7)に記載されるなどのスピンコーティング、スプレーコーティング、印刷、化学アセンブリ、ポリマー自己集合を使用するナノインプリントなどの方法によって蒸着されてもよい。電荷蓄積層204は、さらに、接触金属または半導体導電層、非接触金属または半導体導電層、非導電性窒化物系または他のタイプの絶縁電荷トラップ層、導電性エレメント(例えば、SiO2 )が配置された非導電性酸化物層(例えば、シリコンアイランド)、ドープされた酸化物層などを含んでいてもよい。窒化物を含む電荷蓄積層のさらなる説明のために、その全体が本願明細書において参照により援用されている米国特許第5,768,192号(特許文献8)を参照されたい。1つの例示的な実施形態によれば、メモリセルのワード線方向の断面で見た場合、電荷蓄積層はU字形状を有していてもよい。
【0029】
ルテニウム(または他の金属または合金)などの金属量子ドットが電荷蓄積材料に使用される場合、トンネル誘電体層202(「トンネル誘電体層」とも称する)の表面を変更して、金属移動に対する改善されたバリアを設けることができる。例えば、図3に示すように、ゲートスタック120’は、トンネル誘電体層202と電荷蓄積層204との間でトンネル誘電体層202上に形成されたバリア層302を含んでいてもよい。バリア層302は、例えば、窒化物(Si3 N4 )または酸窒化ケイ素(SiOx Ny 、式中xおよびyは正数、0.8、1.5などである)などの窒素含有化合物、アルミナ(Al2 O3 )などの他の適切なバリア層を含むことができる。バリア層302は、金属移動効果が最小限にされるようにトンネル誘電体層202の表層構造を変える。バリア層302が窒素化合物から形成される場合、窒素含有層は、トンネル誘電体層202(例えば、SiO2 であってもよい)に、窒素または「窒素含有」化合物を添加すること(例えば、「窒化」)によって形成されてもよい。例示的な実施形態では、窒素または窒素含有化合物は、低圧CVD(LPCVD)または超高真空CVD(UHVCVD)などの化学気相蒸着法(CVD)プロセスを使用して、トンネル誘電体層202上に蒸着されてもよい。窒素含有層は、トンネル誘電体層202と直接接触していてもよい。
【0030】
UHVCVDは一般的によりゆっくり生じるので、バリア層302のUHVCVDは、LPCVDより制御可能であり、したがって、成長率をより厳密に制御することができる。窒素含有層は、シラン(または、ジクロロシランやジシランなどの他のシリコン源前駆体)およびアンモニア(または、プラズマイオン化窒素、N2 OまたはNOなどの他の窒素種)などのガスの反応からの蒸着の結果、またはアンモニア(または、プラズマイオン化窒素、N2 OまたはNOなどの他の窒素種)などの反応ガスに対する表面反応の結果として形成されてもよい。ある不活性ガスおよび酸素含有ガスの共流と組み合わせて、ジクロロシランおよびアンモニアガスを窒素含有層の成長に使用してもよい。バリア層302は、トンネル誘電体層202に電荷蓄積層204の金属ナノ粒子/量子ドットが浸透することを妨げ、その結果、漏出をもたらす可能性があるトンネル誘電体層202の汚染が回避される。
【0031】
バリア層302の厚さは、窒化物構造に含まれたキャリアトラップが、形成される半導体素子の電荷蓄積態様を決定しないことを確保するように構成されることが好ましい。例示的な実施形態では、バリア層302の所望の厚さは、約10オングストローム未満である。さらなる実施形態では、所望の厚さは、約5オングストローム以下であってもよい。トンネル誘電体層202とバリア層302との相対的な厚さは、電気的性能および金属移動バリア機能を最適化するために調整することができる。バリア層302の厚さは、少なくとも、バリア層302によってトンネル誘電体層202の一般的には一定の被覆率を確保することが要求される厚さである。バリア層302の厚さは、少なくとも約1オングストロームであることが好ましい。酸窒化ケイ素がバリア層302として利用される例示的な実施形態では、酸窒化ケイ素内の窒素濃度は、例えば、約5%より大きくてもよい。酸窒化ケイ素に含まれる窒素の百分率濃度は、金属量子ドット(電荷蓄積層204内にある場合)から金属移動に対する窒素層のバリア機能と、窒化物濃度によるトラップの含有との間のトレードオフが調整されるように制御することができる。
【0032】
例示的な実施形態では、トンネル誘電体層202はSiO2 であり、基板102はシリコンである。制御誘電体層208は、例えば、Al2 O3 やSiO2 などの単一成分の酸化物から形成されてもよい。SiO2 は、電子トンネリングに高エネルギーバリアをもたらすので、制御誘電体層208として有利であると考えられる(例えば、図4B参照)。さらに、SiO2 は、電荷トラップをほとんど含んでおらず、層内に存在するこれらの電荷トラップは、十分に深いので、素子の電荷保持を妨げないと考えられる。別の実施形態によれば、制御誘電体層208は、多成分酸化物などの多成分材料から形成されていてもよい。
【0033】
制御誘電体層208の厚さは、約20nm以下であることが好ましい。制御誘電体層の厚さは、より小さな水平寸法に対する次世代のメモリ素子のスケーリングにより重要であると考えられる。メモリセルのチャンネル長および素子幅が約30nm未満に低減するので、コントロールゲートが電荷蓄積層への結合を維持することができるように、誘電体層の厚さをチャンネル長未満に低減することが望ましい。例示的な実施形態によれば、制御誘電体層208は、厚さが約15nm以下である。制御誘電体層208は、また、厚さが約10nm以下であってもよい。好ましい実施形態によれば、制御誘電体層208の厚さは、約5nm以下である。例えば、制御誘電体層208は、厚さが約4nm以下、厚さが約3nm以下、厚さが約2nm以下、または厚さが約1nm以下であってもよい。また、制御誘電体層208の厚さが、少なくとも、下部層の一定の被覆率を一般的に確保することが要求される厚さであることが好ましい。従って、制御誘電体層208の厚さは、少なくとも、約0.1nmであることが好ましい。
【0034】
好ましくは、制御誘電体層208の厚さは、電荷ブロック層206の厚さの約200%以下である。より好ましくは、制御誘電体層208の厚さは、電荷ブロック層206の厚さの約150%以下である。例えば、1つの例示的な実施形態によれば、電荷ブロック層206の厚さは、約4nmであり、制御誘電体層208の厚さは、約5nmであり、または電荷ブロック層206の厚さの約125%である。他の例示的な実施形態では、制御誘電体層208の厚さは、電荷ブロック層206の厚さの約125%以下であり、電荷ブロック層206の厚さの約100%以下である。さらに、制御誘電体層208の厚さが電荷ブロック層206の厚さ未満であってもよいと考えられる。
【0035】
例示的な実施形態では、電荷ブロック層206は、高k誘電体材料から形成される。この開示のために、高k誘電体材料は、SiO2 より高い誘電率(例えば、3.9)を有する。電荷ブロック層206の高k誘電体材料は、例えば、Al2 O3 、HfO2 、HfSiO2 、ZrO2 、Hf1-x Alx Oy (ここで、xは0〜1の正数で、yは正数である)、HfAlO3 等などであってもよく、好ましくは、HfO2 またはHf1-x Alx Oy (xは0〜1の正数で、yは正数である)、例えば、HfAlO3 であってもよい。さらなる実施形態では、電荷ブロック層206は、例えば、Gd2 O3 、Yb2 O3 、Dy2 O3 、Nb2 O5 、Y2 O3 、La2 O3 、ZrO2 、TiO2 、Ta2 O5 、SrTiO3 、Bax Sr1-x TiO3 、Zrx Si1-x Oy 、HfSi1-x Oy 、Alx Zr1-x O2 またはPr2 Oなどの他の高k誘電体材料から形成されてもよい。
【0036】
例示的な実施形態では、電荷ブロック層206は、制御誘電体層208より高い誘電率を有する。例えば、1つの実施形態では、制御誘電体層208はAl2 O3 であり、およそ9の誘電率を有し、電荷ブロック層206はHfO2 であり、蒸着された場合、約25未満、例えば、約22の誘電率を有する。他の実施形態では、制御誘電体層208はSiO2 であり、約4の誘電率を有する一方で、電荷ブロック層はHfO2 である。
【0037】
図4A〜4Cは、低誘電率の誘電体層(例えば、制御誘電体層208)に隣接するより高い誘電率の誘電体層(例えば、電荷ブロック層206)を含むことは、トンネル抵抗をどのように改善するかを概略的に示すプロット400、410、420を含む。図4Aのプロット400は、より高い誘電率(例えば、HfO2 )を有する誘電体層のエネルギーバリア(eV)を単独で示し、図4Bのプロット410は、低誘電率(例えば、SiO2 )を有する誘電体層のエネルギーバリアを単独で示す。低k誘電体材料(SiO2 )は、高k誘電体材料(HfO2 )よりトンネリングに対してより高いエネルギーバリアをもたらすが、高k誘電体層(HfO2 )は、より広いバリアをもたらす。図4Cのプロット420は、高k誘電体材料(例えば、HfO2 )が低k誘電体層(例えば、SiO2 )に隣接して配置される場合、トンネルバリアの大きさの改善を示す。従って、トンネル電流を低減してもよい。高k誘電体および低k誘電体のいずれの組み合わせも、電荷ブロック層206および制御誘電体層208に適切とすることができる。好ましくは、前述したように、電荷ブロック層206は、より高い誘電率(例えば、より低いバリア高さ)を有し、制御誘電体層208は、より低誘電率(例えば、より高いバリア高さ)を有する。
【0038】
例示的な実施形態では、電荷ブロック層206は、電荷ブロック層206の厚さにわたって、組成、バンドギャップ値および/または誘電率の傾斜を含んでいてもよい。傾斜は、電荷ブロック層206の第1の表面(例えば、電荷蓄積層204に隣接した電荷ブロック層206の表面)から電荷ブロック層206の第2の表面(例えば、制御誘電体層208に隣接する電荷ブロック層206の表面)に増減してもよい。
【0039】
組成の傾斜を有する電荷ブロック層206は、例えば、誘電体材料を含んでいてもよく、誘電体材料の少なくとも1つの成分の量は、電荷ブロック層206の厚さにわたって変化してもよい。好ましくは、誘電体材料は、高k誘電体材料である。成分の量は、電荷ブロック層206の厚さにわたって直線的、非線形的、または段階的に変化してもよい。好ましくは、成分の量は、制御誘電体層208付近で最小であり、電荷ブロック層206の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。例示的な実施形態によれば、組成の傾斜を有する電荷ブロック層206は、多成分誘電体材料から形成される。例えば、電荷ブロック層206は、HfAl1-x Oy 、Hfx Si1-x Oy ,ZrSi1-x Oy 、Bax Sr1-x Tiy またはAlx Zr1-x Oy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分(例えば、ハフニウム)および第2の成分を含んでいてもよく、前述した成分と第2の成分との比は、例示的な実施形態に従って、電荷ブロック層206の厚さにわたって変化してもよい。多成分誘電体は、窒素を含んでいてもよい。例えば、多成分誘電体材料は、例示的な実施形態に従って、Hfx Si1-x O2-y Ny であってもよい。組成の傾斜を有する電荷ブロック層206は、電荷蓄積層204と制御誘電体層208との間、または、制御誘電体層208とメモリ素子100のゲートコンタクト118との間に配置されていてもよい。
【0040】
他の例示的な実施形態では、電荷ブロック層206は、複数の材料の層を含む。図5は、例えば、3層を含む電荷ブロック層206を示す。この例示的な実施形態によれば、電荷ブロック層206は、電荷蓄積層204に最も近い第1の層210と、第2の(中間)層212と、第3の層214(電荷蓄積層204から最も遠い)と、を含む。1つの実施形態によれば、電荷蓄積層204に最も近い層は、比較的高いバンドギャップ材料から形成される一方で、電荷蓄積層204から遠い層は、次第に低くなるバンドギャップを有する材料から形成される。これは、比較的より高いバンドギャップ材料が、より低いバンドギャップ材料より、粒子間のより少ないトンネル現象を可能にするので、電荷蓄積層204が絶縁粒子(例えば、ナノ粒子、量子ドット)を含む場合に望ましい。SiO2 、Al2 O3 、HfAlO3 は、比較的高いバンドギャップを有する例示的な材料である。当業者は認識するように、別の実施形態は、電荷蓄積層204に最も近く、比較的低いバンドギャップ材料から形成される層と、電荷蓄積層204から遠く、次第により高くなるバンドギャップを有する材料から形成される層と、を含む。
【0041】
電荷ブロック層206についての例示的な3層の実施形態によれば、第1の層210はAl2 O3 であってもよく、第2の(中間)層212はHfAlO3 であってもよく、第3の層214はHfO2 (比較的低いバンドギャップを有する)であってもよい。電荷ブロック層206についての例示的な2層の実施形態では、第1の層(電荷蓄積層204に最も近い)はSiO2 であってもよく、第2の層はHfO2 であってもよく、比較的高い誘電率(効果的な電荷ブロックのために)および低いバンドギャップを有する。前述したように、制御誘電体層208は、Al2 O3 またはSiO2 などの材料であってもよい。
【0042】
例示的な実施形態では、電荷ブロック層206はドープされていてもよい。例えば、電荷ブロック層206は、希土類金属、遷移金属、シリコン、酸素または窒素などのドーパントでドープされてもよい。1つの例示的な実施形態によれば、電荷ブロック層206は、Hf1-x Six O2-y Ny であってもよい。窒素は、ポスト蒸着窒化物形成処理によって導入されてもよい。例えば、Hf1-x Six O2 層は、NH3 、N2 OまたはNOを含む環境でアニールされて、Hf1-x Six O2-y Ny 層を形成してもよい。
【0043】
例示的な実施形態では、電荷ブロック層206を、約10nm未満、例えば、約5nm、例えば、約2nm未満など比較的薄く形成して、電荷ブロック層206の高い誘電体材料によって電子のトラップを低減する。好ましくは、電荷ブロック層206は、下部層の一定の被覆率を一般的に確保するのに十分な厚さを有する。例えば、電荷ブロック層206は、厚さが少なくとも0.1nmであってもよい。好ましくは、電荷ブロック層206は、厚さが少なくとも0.5nmである。
【0044】
図6は、例示的な実施形態によるゲートスタック120’’の他の断面図を示す。図6のゲートスタック120’’の構成は、図6において、ゲートスタック120’’が、さらに、制御誘電体層208上に形成された第2の電荷ブロック層402を含む以外、概して図2に類似している。図6において、ゲートコンタクト118は、第2の電荷ブロック層402上に形成されている。例示的な実施形態において、第2の電荷ブロック層402は、Al2 O3 、HfO2 、ZrO2 、Hf1-x Alx Oy (ここで、xは0〜1の正数、yは正数である)、例えば、HfAlO3 、Hf1-x Six O2 、Hf1-x Six O2-y Ny など、好ましくはHfO2 などの高k誘電体材料から形成される。第2の電荷ブロック層402は、第1の電荷ブロック層206のための前述した材料のいずれかから形成されてもよく、単一の層構成(材料の均一性または傾斜)または多層構成でのように、同様に構成されていてもよい。
【0045】
第2の電荷ブロック層402が組成の傾斜を含む例示的な実施形態によれば、第2の電荷ブロック層402は、誘電体材料を含んでいてもよく、誘電体材料の少なくとも1つの成分の量は、電荷ブロック層402の厚さにわたって変化していてもよい。好ましくは、誘電体材料は、高k誘電体材料である。成分の量は、第2の電荷ブロック層402の厚さにわたって、直線的、非線形的、または、段階的に変化していてもよい。好ましくは、成分の量は、制御誘電体層208近くで最小であり、第2の電荷ブロック層402の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。
【0046】
例示的な実施形態によれば、組成の傾斜を有する第2の電荷ブロック層402は、多成分誘電体材料から形成される。例えば、第2の電荷ブロック層402は、Hfx Al1-x Oy 、Hfx Si1-x Oy 、Zrx Si1-x Oy 、Bax Sr1-x TiOy またはAlx Zr1-x Oy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分(例えば、Hf)および第2の成分を含んでいてもよく、前述した成分と第2の成分との比は、例示的な実施形態によれば、第2の電荷ブロック層402の厚さにわたって変化していてもよい。多成分誘電体材料は、窒素を含んでいてもよい。例えば、多成分誘電体材料は、例示的な実施形態によれば、Hfx Si1-x O2-y Ny であってもよい。組成の傾斜を有する第2の電荷ブロック層402は、制御誘電体層208とメモリ素子100のゲートコンタクト118との間、または電荷蓄積層204と制御誘電体層208との間に配置されてもよい。
【0047】
電荷ブロック層206、402は、制御誘電体層208を挟み、制御誘電体層208を介しての電荷移動を効率的にブロックすることができる。例えば、第1の電荷ブロック層206(例えば、HfO2 )は、プログラミング操作中に、電荷蓄積層204からゲートコンタクト118への電子電流をブロックすることができる。第2の電荷ブロック層402(例えば、HfO2 )は、消去操作中にゲートコンタクト118から電荷蓄積層402への電子電流をブロックすることができる。さらに、第1の電荷ブロック層206および/または第2の電荷ブロック層402は、他の機能を有していてもよい。例示的な実施形態では、第1の電荷ブロック層206および第2の電荷ブロック層402の厚さは、10nm未満、例えば、5nm未満など薄い。
【0048】
第1の電荷ブロック層206および第2の電荷ブロック層402の他の利点は、高k誘電体層が、それら自体トラップを有することができるが、第1の電荷ブロック層206および第2の電荷ブロック層402を、約4nm未満、例えば、2nm未満などに非常に薄くして、電流フローを効率的にブロックしながら、電荷トラップの合計量を低減することができるということである。さらに、第2の電荷ブロック層402は、ゲートコンタクト118に隣接して位置する。このように、比較的大量の電荷が第2の電荷ブロック層402内にトラップされても、フラットバンド電圧に対する影響は、第2の電荷ブロック層402とゲートコンタクト118との距離に比例し最小である(それらは互いに直接隣接(接触)してもよい)。
【0049】
第1の電荷ブロック層206および第2の電荷ブロック層402がHfO2 であり、制御誘電体層208がAl2 O3 である図6の実施形態のいくつかのさらなる例示的な利点としては、次のものが挙げられる。
(1)メモリプログラム/消去ウィンドウの向上を達成することができる。本願明細書で使用されるように、プログラム/消去(P/E)ウィンドウは、プログラム状態のしきい値状態と消去状態のしきい値状態との電圧差である。ゲートスタック120’’で、メモリ素子100は、12.8V以上のP/Eウィンドウで消去することができる(例えば、−6Vまで)。例示的な実施形態では、P/Eウィンドウは、約8Vから約16Vの範囲である(例えば、約9V〜約14V、約10V〜約13Vの範囲、または約9V、約10V、約11V、約12Vまたは約13Vの値を有する)。P/Eウィンドウは、+/−20VのP/E制限で、トンネル誘電体層202の6nmへのスケーリングで、14.2Vの大きさであってもよく、3ビットまたは4ビットのメモリセル用などの多状態メモリ電圧要件に近づく。
(2)P/Eウィンドウは、100,000P/Eサイクル後に顕著なドリフトを示さなくてもよい。
(3)電荷は、12VのP/Eウィンドウで電荷蓄積層204内に保持されてもよく、より重要なことには、100,000P/Eサイクルは、電荷保持特性を低下しなくてもよい。
【0050】
メモリ素子100のいくつかの例示的な実施形態では、電荷蓄積層204は、単一の連続領域である。例えば、図7は、平面の連続的構成を有する電荷蓄積層204の平面図を示す。例えば、シリコン(または、ポリシリコン)、金属などの連続膜から電荷蓄積層204は形成されていてもよい。そのような構成において、連続領域の単一地点が故障し、電荷を失い始めるなら、全領域はその電荷を失って、メモリ素子100にそのプログラム状態を失わせることができる。しかし、実施形態によっては、この問題からのいくつかの防御をもたらすことができる。例えば、図8は、例示的な実施形態による不連続構成を有する電荷蓄積層204の平面図を示す。図8の実施例では、電荷蓄積層204は、複数のナノ粒子802を含む。電荷蓄積層204の各ナノ粒子802は、別々に電荷を蓄積し、互いに絶縁されるので、単一のナノ粒子が電荷を失っても、恐らく電荷蓄積層204の残りのナノ粒子に影響しない。局部的電荷トラップ領域に電荷を蓄積する非導電性窒化物系電荷蓄積層で同じ利点を得ることができる。このように、この開示による電荷蓄積層204を組み込むメモリ素子は、従来のメモリ素子より、はるかに長時間にわたって一定のプログラムされた状態を維持することができる。
【0051】
例示的な実施形態では、ナノ粒子802は、電気的に絶縁されたナノ結晶である。ナノ結晶は、互いに電気的に絶縁された導体材料の小さなクラスタまたは結晶である。一般的に、ナノ結晶は、およそ100nm以下の微結晶サイズを有する。ナノ結晶を電荷蓄積層204に使用する1つの利点は、ナノ結晶が連続膜を形成せず、したがって、ナノ結晶から形成される電荷蓄積層は自己絶縁しているということである。ナノ結晶は、不連続膜を形成するので、真上または真下(つまり、垂直に隣接する)に位置する隣接するセルの電荷蓄積媒体に対する1セルレベルの電荷蓄積媒体の不足に対する懸念なしで、電荷蓄積層が形成されていてもよい。しかし、電荷蓄積層用のナノ結晶の使用のさらに1つの利点は、電荷蓄積層は、連続膜電荷蓄積層より少ない電荷漏出を受けることができることである。
【0052】
ナノ結晶は、パラジウム(Pd)、イリジウム(Ir)、ニッケル(Ni)、プラチナ(Pt)、金(Au)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)、テルル(Te)、レニウム(Re)、モリブデン(Mo)、鉄プラチナ合金(FePt)、タンタル(Ta)、窒化タンタル(TaN)などの導体材料から形成することができる。そのような材料は、一般的に、シリコンなどの多くの半導体より高い仕事関数(例えば、約4.5eV以上)を有し、多重電子蓄積に望ましい。それらの材料は、さらに、より高い融点(より高いサーマルバジェットを可能にする)を有していてもよく、より長い保持時間を有していてもよく、正負の電荷蓄積の両方のための状態の高密度を有していてもよい。
【0053】
ナノ結晶を形成する方法は、例えば、2006年8月18日に出願された米国特許出願第11/506,769号(特許文献9)に開示するように当該技術分野で周知であり、その開示は、その全体が本願明細書において参照により援用されている。金属ナノ結晶電荷蓄積層は、物理的気相成長法(PVD)、または基板の表面上に薄膜を最初に蒸着し(例えば、PVDを使用するスパッタ法)、次いで、高温(例えば、約900℃以上)で短時間(例えば、約10秒)アニールしてナノスケール寸法の金属粒子を融合する原子層成長法(ALD)によって形成することができる。金属粒子の均一性およびサイズは、スパッタリングされた金属層の厚さ、アニール温度およびアニール時間、圧力および雰囲気ガス種などを変化することによって制御することができる。シリコンナノ結晶が、電荷蓄積層204内で使用される場合、シリコンナノ結晶は、例えば、その全体が本願明細書において参照により援用されている米国特許第6,297,095号(特許文献10)に記載されているように、CVDなどのプロセスによって形成されてもよい。電荷蓄積層204は、スピンコーティング、スプレーコーティング、印刷、化学的自己集合等の方法によってトンネル誘電体層202上に蒸着され、あらかじめ形成されたコロイド金属または半導体量子ドットを含んでいてもよい。例えば、そのようなプロセスは、米国特許第6,586,785号(特許文献5)、米国特許出願第11/147,670号(特許文献6)、米国特許出願第11/495,188号(特許文献7)に記載され、それぞれ、その全体が本願明細書において参照により援用されている。
【0054】
さらに、メモリ素子100内での電荷蓄積のための誘電体絶縁電荷蓄積層を含む代わりに、ゲートスタックの誘電体スタック内に形成された非導電性トラップ層を使用してもよい。例えば、電荷蓄積媒体は、チャネル領域114に隣接する第1の酸化物層(例えば、トンネル誘電体層202)と、第1の酸化物層に隣接する非導電性窒化物層と、窒化物層に隣接するとともにゲートコンタクト118に隣接する第2の酸化物層と、を含む誘電体スタックとすることができる。そのような誘電体スタックを、ONOスタック(つまり、酸化物−窒化物−酸化物)スタックと称することもある。第2の酸化物層は、ゲートスタック120、120’、120’’のうちの1つと置換して、従来のONOスタックの性能を改善することができる。酸化膜を含む、H+などの他の適切な電荷トラップ誘電体膜を必要に応じて使用することができる。
【0055】
例示的な実施形態
例示的な実施形態では、電荷蓄積層204は金属ドットを含み、電荷ブロック層206はHfO2 であり、制御誘電体層208はAl2 O3 である。図9Aは、エネルギー(eV)対電荷ブロック層206(HfO2 )および制御誘電体層208(Al2 O3 )の組み合わせ制御誘電体についての厚さ(nm)のシミュレーションプロット900を示す。図9Bは、電流(A/cm2 )対電場(V/cm)のシミュレーションプロット920を示す。プロットは、HfO2 のみを含む組み合わせ制御誘電体についてのプロット線902、Al2 O3 のみを含む組み合わせ制御誘電体についてのプロット線904を含む。プロット線902、904の両方について、バリアの低下は示されていない。図9A、9Bのデータは、金属とAl2 O3 の界面でHfO2 の薄い層を含むことが、桁違いに電子トンネル電流を低減することができることを示す。これは、HfO2 層の厚さが1nm未満であっても当てはまる。
図10A〜10Cは、図2に示すゲートスタック120に類似する例示的なゲートスタックに関するプロット1000、1010、1020を示す。図10Bに示すように、消去電圧は、ほぼ−3.7Vであり、プログラミング電圧は、13VのP/Eウィンドウの合計に対しておよそ9.3Vである。
【0056】
図11A、11Bは、図6で示されるゲートスタック120’’に類似する例示的なゲートスタックについてのプログラミング電圧および消去電圧のプロット1100、1120を示す。この実施例において、電荷蓄積層204は量子ドットから形成され、第1の電荷ブロック層206は、厚さが4nmであるHfO2 から形成され、制御誘電体層208は、12nmの厚さのAl2 O3 から形成され、第2の電荷ブロック層402は、4nmの厚さでHfO2 から形成される。図11A、11Bのデータによって示すように、P/E直線形ウィンドウは、およそ11.39Vである。
【0057】
図11C、11Dは、それぞれ、図6に示すゲートスタック120’’に類似する例示的なゲートスタックについてのプログラミング電圧および消去電圧のプロット1130、1140を示す。この実施例において、電荷蓄積層204は量子ドットから形成され、第1の電荷ブロック層206は厚さが4nmであるHfO2から形成され、制御誘電体層208は12nmの厚さのAl2 O3 から形成され、第2の電荷ブロック層402は8nmの厚さでHfO2 から形成される。図11C、11Dにおいてデータによって示すように、P/E直線形ウィンドウは、およそ12.76Vである。
【0058】
他の例示的な実施形態では、メモリ素子のゲートスタックは、電荷蓄積層としての窒化物層と、制御誘電体層としてのAl2O3層と、電荷ブロック層としてのHfO2などのハフニウム含有化合物と、を含んでいてもよい。図12に示すように、電荷ブロック層206は、この実施形態によれば、制御誘電体層208を覆ってコントロールゲート118に隣接して形成してもよい。ゲートスタックは、前に述べたように、制御誘電体層下の窒化物層に隣接する電荷ブロック層などの、1つの(または1つ以上の)他の電荷ブロック層を含んでいてもよい。図13は、電荷トラップ層として窒化物層を使用し、制御誘電体層(例えば、Al2 O3 )に隣接して形成された電荷ブロック層(例えば、HfO2 )を使用する前述した改善されたゲートスタック(参照符号1302)に対して、1つ(または1つ以上の)電荷ブロック層がない従来のゲートスタック(参照符号1304)を比較する消去時間(X軸)対フラットバンド電圧(Y軸)のグラフ1300を示す。図14は、図13で参照数字1302によって表された改善されたゲートスタックを使用して、プログラムおよび消去サイクルの数(X軸)対フラットバンド電圧(Y軸)を比較するグラフ1400を示す。図14は、改善されたゲートスタックを使用して、室温電荷保持マッピング時間(X軸)対フラットバンド電圧(Y軸)のグラフを示す。
【0059】
図13に最初に示すように、窒化物電荷トラップ層を備えた制御誘電体層(例えば、Al2 O3 )を覆って形成された電荷ブロック層(例えば、HfO2 )を含む改善されたゲートスタック1302の使用は、電荷ブロック層がないAl2 O3 制御誘電体層のみを含む従来のゲートスタック1304に比較して、メモリP/Eウィンドウ(例えば、約2ボルト以上のオーダーで)の向上を示す。改善されたゲートスタックを備えたそのようなメモリ素子は、約8ボルトより大きなトータルP/Eウィンドウを有し、それは、電荷トラップ層として窒化物層を使用する今日まで、文献で報告された最も高いP/Eウィンドウであると考えられる。さらに、図14のプロット1400に示すように、P/Eウィンドウは、改善されたゲートスタックの実施形態を使用して、100,000P/Eサイクル後に顕著なドリフトを示さない。図15のプロット1500に示すように、改善されたゲートスタックを使用する8Vより大きなP/Eウィンドウで電荷が保持され、100,000P/Eサイクルは、メモリ素子の電荷保持特性を低下しない。
【0060】
他の例示的な実施形態では、電荷ブロック層206はHfO2 であり、制御誘電体層208はSiO2 である。図16Aは、SiO2 を単独で(データ線1602)、HfO2 を単独で(データ線1604)、およびHfO2 とSiO2 との組み合わせ(データ線1606、1608、1612、1614)を含めて、エネルギー(eV)対様々な誘電体層についての厚さ(nm)のシミュレーションプロット1600を示す。図16Bは、同じ誘電体層についてのファウラーノルドハイムトンネル電流密度(A/cm2 )対電場(V/cm)のシミュレーションプロット1610を示す。計算データは、導体(例えば、4.8eVの仕事関数を有する金属)とSiO2との界面にHfO2 の薄い層を含むことは、電子トンネリングを桁違いに低減することができることを示す。
【0061】
他の例示的な実施形態では、図17Aのプロット1700に示すように、電荷ブロック層206はHfx Si1-x O2 であり、Hfの量(x)は、電荷ブロック層の厚さ(z)にわたって変化する。この図では、Hfの量は、非線形に界面(z=0)から離れて減少する。電子トンネリングを抑制するために電荷ブロック層の最適な組成および厚さは、電界強度に依存する。データは、20mV/cmの電界強度(ESiO2)用に最適化された。図17Bは、HfO2 層およびSiO2 層についてのバリア高さと比較して、バリア高さ(eV)対Hf含有量を変化するHfx Si1-x O2 層についての界面からの距離(z)のシミュレーションプロット1710を示す。同様に、図17Cは、Hf含有量を変化するHfx Si1-x O2 層について層(z)にわたって誘電率(ε)の変化のシミュレーションプロット1720を示す。HfO2 層およびSiO2 層の誘電率も示される。Hfx Si1-x O2 、HfO2 およびSiO2 についてのデータ線は、それぞれ、参照符号1702、1704、1706によって表わされる。
【0062】
図18のプロット1800は、所定の電界強度についての電圧の関数として、Hfx Si1-x O2 層の最適Hf含有量(x)がどのように変化するかを示す。
図19Aのプロット1900は、Hfx Si1-x O2 /SiO2 /Hfx Si1-x O2 の組成の電荷ブロック層/制御誘電体層/電荷ブロック層の構造にわたって、様々な電界強度について最適のHf含有量(x)を示す。データ線1902、1904、1906、1908は、それぞれ、15mV/cm、20mV/cm、25mV/cm、30mV/cmの電界強度に相当する。7nmの対応する酸化物の厚さ(EOT)について、最適膜組成は、20mV/cmの電界強度で、概略で、Hf2/3 Si1/3 O2 (4.5nm)/SiO2 (5nm)/Hf2/3 Si1/3 O2 (4.5nm)である。
【0063】
図19Bのプロット1910は、図19Aと同じ層構造および組成について、また、SiO2 、HfO2 について、およびHfO2 (4nm)/SiO2 (5.4nm)/HfO2 (4nm)(それぞれ、データ線1912、1914、1916)についての電界強度の関数としてファウラーノルドハイムトンネル電流密度を示す。トンネル電流は、電荷ブロック層として組成的に段階的な誘電体を使用することによって2桁を超えて低減することができる。データは、SiO2 内に2.5×107 V/cmの電界強度と等しい電界強度で約10-4A/cm2 未満でトンネル電流が維持されることができることを示す。従って、メモリ素子の全動的線形範囲は、最適化された電荷ブロック層を使用して、Vg〜±25Vで±10Vまで広げることができる。
【0064】
図19C、19Dのプロット1920、1930は、それぞれ、前述した層構造および組成に関して様々な電界強度について計算されたエネルギーバンド図を示す。
【0065】
【0066】
前述した計算手順は、本願明細書に記載された誘電体層、ゲートスタックおよび/またはメモリ素子の挙動を予測するために役立つと考えられる。しかし、この計算手順は、本発明の範囲を制限するために使用されるべきではない。
【0067】
多状態メモリの実施形態
メモリ素子は、任意の数のメモリセルを有していてもよい。従来のシングルビットメモリセルでは、メモリセルは、2つの情報蓄積状態のうちの1つを、「オン」状態または「オフ」状態と仮定する。「オン」または「オフ」の二値状態は、1ビットの情報を定義する。その結果、nビットのデータを蓄積することができる従来のメモリ素子は、(n)個の別個のメモリセルを必要とする。
【0068】
セルメモリ素子あたりシングルビットを使用して蓄積することができるビットの数は、メモリセルの数に依存する。したがって、メモリ容量を増大させることは、より多くのメモリセルを含む、またはより小さなメモリセルを作製するために改善されたフォトリソグラフィ技術を使用するより大きなダイサイズを必要とする。より小さなメモリセルは、より多くのメモリセルが、単一のダイの所与の領域内に設置されることを可能にする。
【0069】
シングルビットメモリセルの代わりは、マルチビットまたは多状態メモリセルであり、1ビット以上のデータを蓄積することができる。マルチビットまたは多状態フラッシュメモリセルは、例えば、その全体が本願明細書において参照により援用されている米国特許第5,583,812号(特許文献11)に記載されているように、多数の別個のしきい値電圧レベルVt1-nでメモリセルを作製することによって製造してもよい。個々の別個のしきい値電圧レベルVt1-nは、ビット数が多状態メモリセルに蓄積することができるデータの量を表わす状態で、1セットのデータビットの値に一致する。したがって、バイナリデータのマルチビットは、同じメモリセル内に蓄積することができる。
【0070】
多状態メモリセルに蓄積することができる各バイナリデータ値は、しきい値電圧値または多状態メモリセルが電流を導く値の範囲に相当する。多状態メモリセルのレベルを明確な方法でプログラムまたは消去することができるように、多状態メモリセルの多重しきい値電圧レベルは、十分な量で互いに分離される。メモリセルにプログラムされたデータとセルのしきい値電圧レベルとの特定の関係は、多状態メモリセルに採用されたデータ符号化スキームに依存する。
【0071】
多状態メモリセルをプログラムする際に、プログラミング電圧が十分な時間印加されて、電荷蓄積層に十分な電荷を蓄積し、多状態メモリセルのしきい値電圧を所望レベルに移動する。このレベルは、多状態メモリセルの状態を表し、多状態メモリセルにプログラムされたデータの符号化に対応する。
様々な例示的な実施形態によれば、多状態メモリセル/素子についての多重しきい値電圧レベルは、電気的に絶縁されたナノ粒子(図8に示すなどの)または例えば図7に示す接触または非接触金属(または、シリコン)層によって、電荷蓄積層204内に設けられてもよい。
【0072】
マルチビットメモリセルの他の実施形態では、例えば、その全体が本願明細書において参照により援用されている米国特許第5,768,192号(特許文献8)に記載されているように、電荷は、素子のソース領域およびドレイン領域の近くのメモリセルの対辺上の2つの物理的に異なる領域、非導電性電荷トラップ層(例えば、窒化物層)内に蓄積される。セル内で対称で交換可能なソース領域およびドレイン領域を成長させることによって、各領域がメモリアレイおよび各セルに直接マッピングされた1ビットの情報を物理的に表し、それによって2ビットの情報を含む状態で、2つの非対話型の物理的に異なる電荷蓄積領域が作成される。電荷が電荷トラップ材料内に非対称的にトラップされ、ゲートのしきい値電圧が所定のレベルに達するまで電荷が注入されるように、セルのプログラミングは、十分な時間、ホットエレクトロン注入を利用してゲート内で電荷トラップ材料に電荷を注入することを含む順方向に行なわれる。セルは、次いで、それが、プログラムされた逆方向に読み出される。このタイプのマルチビットメモリセルも、例えば、その全体が本願明細書において参照により援用されている米国公開特許出願第2004/0130941号(特許文献12)に記載されているように、電荷蓄積媒体として個別の金属ナノ結晶を使用して電荷蓄積層メモリ素子に拡張することができる。
【0073】
本発明者らは、コロイド金属ナノ結晶(例えば、米国特許第6,586,785号(特許文献5)および米国特許出願第11/147,670号(特許文献6)および第11/495,188号(特許文献7))を使用して、前述したような非対称電荷蓄積を使用するマルチビット蓄積を達成することができることがさらに分かった。そのようなコロイド金属ドット(例えば、PVDまたはCVDを使用する他の蒸着されたナノ結晶を覆って)のサイズおよび均一性をより厳しく制御すると、素子のソースおよび/またはドレインの近くのナノ結晶のほんの一部を選択的に帯電して電荷非対称を生成する場合、隣接ドット間で水平電荷伝導を最小限にすることによって広げられたしきい値への要件を緩和する利点を有する。
【0074】
本願明細書に記載された装置および方法の使用の重要な特徴は、装置および方法が、例えば、本願明細書に記載されたような多状態メモリを生成するための従来の技術のいずれかを使用する単一素子において、マルチビットの信頼できる蓄積を可能にするということである。マルチレベルアプローチなどの前述した方法によって達成されたマルチビット蓄積を使用する従来のフラッシュメモリは、しきい値拡大の制御における厳格な要件を受ける。しかし、この例示的な実施形態は、大きなプログラム/消去ウィンドウ(例えば、8ボルト以上、または12ボルト以上のオーダーで)、向上したプログラミング/消去速度および良好な電荷保持をもたらすことによって、従来のフラッシュメモリ素子の制限の多くを克服することができる。これは、明白な方法で多状態メモリセルのレベルをプログラムまたは消去することができるように、様々なしきい値電圧状態間で互いからのより大きな分離を可能とする。
【0075】
さらにこの実施形態も、例えば、電荷蓄積層内の2つの異なる各蓄積位置に電荷を蓄積し、さらに、例えば前述したような多重電圧しきい値レベルを使用する2つの各位置に異なる量または電荷状態を蓄積する能力を加えることによって、セル当たり3ビット以上(例えば、4)などのマルチビットの蓄積を可能とする。電荷蓄積層は、前述したように、例えば、ナノ結晶層または非導電性窒化物層であってもよい。各位置に4つの異なる多量の電荷を蓄積することによって、メモリ素子は、それによって、セル当たり4ビット相当をもたらす4×4=16の電荷の異なる組み合わせを蓄積することができる。電荷保持を危うくすることなく、本願明細書に記載された教示によってもたらされるプログラム/消去ウィンドウの向上は、さらに、蓄積媒体での電荷の注入および検知のより大きな柔軟性およびしきい値拡大への緩和された要件をもたらすことによって、マルチビット蓄積能力を可能にする。
【0076】
本願明細書に記載された例示的な実施形態は、周知の半導体製造技術によって組み立てられてもよい。図20は、メモリ素子などの電子素子を形成するための例示的な手順をもたらすフローチャート2000を示す。フローチャート2000は、例示を目的としてもたらされるが、限定を意図しない。さらなる構造的で使用可能な実施形態は、以下の考察に基づいて関連技術の熟練者に明らかとなる。フローチャート2000の手順は、必ずしも示された順に従う必要はない。
【0077】
フローチャート2000は、基板2002内のソース領域の形成から開始する。例えば、図1に示すように、ソース領域112は、基板102内に形成されてもよい。ソース領域112は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、例示的な実施形態では、ソースコンタクト104は、従来の蒸着技術または他の技術によってソース領域112上に形成されてもよい。
【0078】
次に、ドレイン領域は、基板2004内に形成されてもよい。例えば、図1に示すように、ドレイン領域116は、基板102内に形成されてもよい。ドレイン領域116は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、1つの実施形態では、ドレインコンタクト106は、従来の蒸着技術または他の技術によってドレイン領域116上に形成されてもよい。
【0079】
トンネル誘電体層は、基板2006上に形成されてもよい。例えば、図2、6に示すように、トンネル誘電体層202は、基板102のチャンネル領域114上に形成されてもよい。トンネル誘電体層202は、従来の酸化物成長技術または他の技術によって形成されてもよい。
電荷蓄積層は、トンネル誘電体層2008上に形成されてもよい。例えば、図2、6に示すように、トンネル誘電体層202を覆って電荷蓄積層204が形成されてもよい。例示的な実施形態では、トンネル誘電体層202上に電荷蓄積層204が直接形成される。他の実施形態では、図3に示すバリア層302などの、トンネル誘電体層202上に形成された中間層上に電荷蓄積層204が形成されている。
【0080】
電荷蓄積層204は、例えばさらに前述した、金属または半導体材料層(連続または非連続)または粒子の層であってもよい。電荷蓄積層204は、物理的気相成長法(PVD)、化学気相蒸着法(CVD)、電気化学気相蒸着(ECD)、分子線エピタキシ(MBE)、原子層成長法(ALD)または本願明細書の他の場所に記載されるか、またはそうでなければ公知の他の技術などの蒸着技術によって形成されてもよい。
【0081】
電荷ブロック層は電荷蓄積層2010上に形成されてもよい。例えば、図2、6に示すように、電荷ブロック層206は、電荷蓄積層204を覆って形成されている。電荷ブロック層206は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。1つの例示的な実施形態において、前述したように、電荷ブロック層206はドープされてもよい。さらに、他の例示的な実施形態において、前述したように、電荷ブロック層206は傾斜を有するように、または多数の層を有するように形成されてもよい。
【0082】
原子層成長法は、組成傾斜または多数の層を含む電荷ブロック層206を形成するために特に適切であり得る。例えば、電荷ブロック層206の厚さにわたって濃度が変化する成分を有する誘電体材料から構成される電荷ブロック層206を形成するために、誘電体材料の1つ以上の第1の単分子層が、第1の化学構造の第1の前駆体を使用して蒸着されてもよく、次いで、誘電体材料の1つ以上の第2の単分子層が、第2の化学構造の第2の前駆体を使用して蒸着されてもよく、次いで、誘電体材料の1つ以上の第3の単分子層が、第3の化学構造の第3の前駆体を使用して蒸着されてもよい。言いかえれば、1つ以上の単分子層の連続蒸着は、組成傾斜または多数の層のいずれかを含む電荷ブロック層206を形成するために異なる前駆体を使用して実行されてもよい。また、均一組成の電荷ブロック層206が最初に蒸着されてもよく、次いで、急速加熱アニール(RTA)が組成的に段階的な層の効果を達成するために使用されてもよいことが想定される。
【0083】
制御誘電体層は、電荷ブロック層2012上に形成されてもよい。例えば、図2、6に示すように、制御誘電体層208は、電荷ブロック層206を覆って形成されている。制御誘電体層208は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。
【0084】
第2の電荷ブロック層は、制御誘電体層2014を覆って形成されてもよい。図6に示すように、第2の電荷ブロック層402は、制御誘電体層208を覆って形成されている。第2の電荷ブロック層402は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。1つの実施形態では、第1の電荷ブロック層206と同様の方法で、第2の電荷ブロック層402がドープされてもよい。さらに、1つの実施形態では、第1の電荷ブロック層206と同様の方法で、第2の電荷ブロック層402は傾斜して、または多数の層を有するように形成されてもよい。
【0085】
第2の電荷ブロック層402は、すべての実施形態において必ずしも形成されない。例えば、図2は、第2の電荷ブロック層を含まないゲートスタック120を示す。他の実施例において、図11に示すように、ゲートスタック120は、制御誘電体層208上に電荷ブロック層206を含んでいてもよく、第2の電荷ブロック層は形成されなくてもよい。
コントロールゲートはゲートスタック2016を覆って形成されてもよい。例えば、図2に示すように、ゲートコンタクト118は、ゲートスタック120の制御誘電体層208を覆って形成されている。図6に示すように、ゲートコンタクト118は、ゲートスタック120’’の第2の電荷ブロック層402を覆って形成されている。ゲートコンタクト118は、従来の蒸着技術または他の技術によってゲートスタック120、120’’上に形成されてもよい。
【0086】
単一または多状態(例えば、2、3または4ビット)操作用の実行可能性で、増大された電荷保持、向上されたメモリプログラム/消去ウィンドウ、改善された信頼性および安定性を含めて、向上された特性を有するメモリ素子などの改善された電子素子用の方法、システムおよび装置が、本願明細書に記載されている。
不揮発性メモリ素子内の2層または3層制御誘電体などの多層制御誘電体を使用することが開示されている。多層制御誘電体は、酸化アルミニウム(Al2 O3 )、酸化ハフニウム(HfO2 )などの高k誘電体材料の組み合わせ、および/または酸化ハフニウムアルミニウム(HfAlOx )のハイブリッド膜を含んでいてもよく、式中、xは、正の整数、例えば、1、2、3、4などである。
【0087】
メモリ素子用の2層制御誘電体層は、例えば、Al2 O3 の制御誘電体層、およびHfO2 (またはHf1-x Alx Oy 、式中、xは0〜1の正数で、yは正数であり、例えば、HfAlO3 である)、の電荷ブロック層を含めて説明されている。HfO2 の層は、メモリ素子のプログラミング操作中に、効率的な電荷ブロック層をもたらして、電荷蓄積層からコントロールゲートへの電子電流フローをブロックすることができる。
例えば、Al2 O3 の制御誘電体層および制御誘電体層とコントロールゲートとの間のHfO2 などのハフニウム含有化合物層を含むメモリ素子用の2層制御誘電体層が、開示されている。HfO2 の層は、大きな過度の消去電圧をもたらす可能性がある消去操作の間、メモリ素子のコントロールゲートからトンネル電流を抑制することができる。
例えば、Al2 O3 の制御誘電体層および制御誘電体と電荷蓄積層との間のHfO2 などのハフニウム含有化合物層を含むメモリ素子用の2層制御誘電体層が開示されている。HfO2 の層は、操作プログラミング中に、メモリ素子の電荷蓄積層からコントロールゲートへのトンネル電流を抑制することができる。
【0088】
メモリ素子用の3層制御誘電体層も記載されている。例えば、3層制御誘電体層は、素子の電荷蓄積層に隣接するHfO2 (またはHf1-x Alx Oy 、式中、xは0〜1の正数、yは正数であり、例えば、HfAlO3 である)などのハフニウム含有化合物の第1の層と、メモリ素子のコントロールゲートに隣接するHfO2 などのハフニウム含有化合物の第2の層と、HfO2 の第1の層と第2の層との間のAl2 O3 の層と、を含んでいてもよい。HfO2 の第2の層は、メモリ素子の消去操作中に、コントロールゲートから電荷蓄積層への電子電流をブロックすることができる。
【0089】
電荷ブロック層の単一層または2重層の厚さは、電流フローを効率的にブロックしながら、非常に薄くすることができる。例えば、1つの実施形態では、その厚さは、約10nm未満、例えば、約5nm未満、例えば、約4nm未満である。他の例示的な実施形態では、その厚さは約2nm未満である。好ましくは、その厚さは約0.1nmより大きい。
【0090】
そのような2層制御誘電体または3層制御誘電体を使用すると、良好な電荷保持およびプログラミング/消去速度をもたらしながら、非常に大きなプログラム/消去ウィンドウ(例えば、少なくとも8ボルト以上のオーダーで、例えば、約9ボルト、例えば、約10ボルト、例えば、約11ボルト、例えば、約12ボルト以上)を達成する予期しない結果をもたらすことができ、これは、より小さなノードサイズに対するスケーリングで、信頼性の高いマルチビット/セルメモリ素子を作製する際に重要である。さらに、電荷ブロック層は、プログラミング、消去、読み出し操作の間、制御誘電体を流れる電流の量を劇的に低減することができ、操作電圧において著しいドリフトを起こさずに多数のプログラム/消去サイクルに耐えることができるフラッシュメモリ素子を可能にする。
例示的な実施形態では、例えば、Gd2 O3 、Yb2 O3 、Dy2 O3 、Nb2 O5 、Y2 O3 、La2 O3 、ZrO2 、TiO2 、Ta2 O5 、SrTiO3 、Bax Sr1-x TiO3 、Zrx Si1-x Oy 、Hfx Si1-x Oy 、Hfx Si1-x O2-y Ny 、Alx Zr1-x O2 またはPr2 Oなどの様々な高k誘電体材料が電荷ブロック層に使用されてもよい。
【0091】
電荷ブロック層の厚さにわたって組成傾斜を含む電荷ブロック層も本願明細書に記載されている。例えば、電荷ブロック層は、誘電体材料から形成されてもよく、誘電体材料の少なくとも1つの成分の量は、電荷ブロック層の厚さにわたって変化してもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。例示的な実施形態によれば、組成傾斜を有する電荷ブロック層は、例えば、Hfx Al1-x Oy 、Hfx Si1-x Oy 、Zrx Si1-x Oy 、Bax Sr1-x TiOy 、Alx Zr1-x Oy などの多成分酸化物から形成されていてもよい。多成分酸化物は、例示的な実施形態によれば、窒素(例えば、Hfx Si1-x O2-y Ny )を含んでいてもよい。組成傾斜を有する電荷ブロック層は、電荷蓄積層と制御誘電体層との間、または制御誘電体層とメモリ素子のゲートコンタクトとの間に配置されていてもよい。いくつかの例示的な実施形態によれば、ゲートスタックは、第1の電荷ブロック層および第2の電荷ブロック層の両方を含んでいてもよい。1つまたは両方の電荷ブロック層は、本願明細書に記載されたように組成傾斜を有していてもよい。
【0092】
結論
本発明の様々な実施形態を前述したが、当然のことながら、これらは例示のみの目的で提示されるものであり限定ではない。当該技術分野の当業者にとっては、本発明の精神および範囲を逸脱することなく、形状および細部において種々の変更をなし得ることは自明である。したがって、本発明の広さおよび範囲は、前述したいずれの例示の実施形態によっても限定されず、後述する特許請求の範囲およびその均等物によってのみ規定されるものである。
【技術分野】
【0001】
本願は、メモリ素子に関し、より詳細には、フラッシュメモリ素子に関する。
【背景技術】
【0002】
(関連出願への相互参照)
本願は、2007年5月1日に出願された米国特許出願第11/743,085号(特許文献1)に基づく優先権を主張し、これは、2007年3月19日に出願された米国特許出願第11/688,087号(特許文献2)の一部継続であり、これは、2006年12月20日に出願された米国特許出願第11/641,956号(特許文献3)の一部継続であり、その全体が本願明細書において参照により援用されている。また、本願は、2007年5月23日に出願された米国仮特許出願第60/931,488号(特許文献4)に基づく優先権を主張する。
【0003】
フラッシュメモリ素子などの不揮発性メモリ素子は、電力が供給されない場合であっても情報を保存することができるメモリ素子である。フラッシュメモリ素子は、「コントロールゲート」から離れた電荷蓄積層に情報を保存する。コントロールゲートに電圧が印加されて、電子が電荷蓄積層に蓄積され、電荷蓄積層から放出されることによって、メモリ素子をプログラムし、消去する。
【0004】
電荷蓄積層からコントロールゲートを絶縁するために制御誘電体が使用される。制御誘電体は、電荷蓄積層とコントロールゲートとの間で電荷フローをブロックすることが望ましい。効率的な電荷ブロック層として高k誘電体材料が役立つことができる。高k誘電体材料は、サムスンのTANOS素子などのフラッシュメモリ素子用の制御誘電体層として使用されて、フラッシュメモリ素子を40nm未満にダウンスケーリングすることを可能にする。制御誘電体層は、通常で、20nm未満の厚さを有するAl2 O3 の単一層であってもよい。しかし、Al2 O3 は、完全には電荷移動をブロックせず、低電位ウィンドウでプログラムおよび消去飽和をもたらす。
【0005】
改善された電荷ブロック特性を有する、改善された、より長い耐久性を有する不揮発性メモリ素子が必要である。さらに、多状態メモリ素子が存在し、それらは、メモリセルあたり2ビット以上の情報を保存することができる。操作の比較的大きなプログラム/消去電位ウィンドウを有する、セルあたりマルチビットを蓄積することができる改善された多状態メモリ素子が必要である。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許出願第11/743,085号
【特許文献2】米国特許出願第11/688,087号
【特許文献3】米国特許出願第11/641,956号
【特許文献4】米国仮特許出願第60/931,488号
【特許文献5】米国特許第6,586,785号
【特許文献6】米国特許出願第11/147,670号
【特許文献7】米国特許出願第11/495,188号
【特許文献8】米国特許第5,768,192号
【特許文献9】米国特許出願第11/506,769号
【特許文献10】米国特許第6,297,095号
【特許文献11】米国特許第5,583,812号
【特許文献12】米国公開特許出願第2004/0130941号
【発明の概要】
【0007】
既存の装置および方法に対する利点をもたらすことができる、不揮発性メモリ素子およびメモリ素子を作製する方法が本願明細書に記載されている。
1つの実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む誘電体層(例えば、電荷ブロック層)は、制御誘電体層に隣接している。誘電体材料の少なくとも第1の成分の量は、誘電体層の厚さにわたって所定の方法で変化する。
【0008】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に、厚さが約5nm以下である電荷蓄積層を含み、誘電体材料を含む電荷ブロック層は、制御誘電体層に隣接している。
【0009】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む電荷ブロック層は、制御誘電体層に隣接している。制御誘電体層の厚さは、電荷ブロック層の厚さの約200%以下である。
【0010】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層とSiO2 を含む制御誘電体層との間の電荷蓄積層と、制御誘電体層に隣接する第1の高k誘電体材料を含む第1の高k誘電体層と、を含む。
【0011】
他の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と、トンネル誘電体層を覆う電荷蓄積層と、第1の誘電率を有する第1の誘電体材料を含む電荷蓄積層に隣接する第1の誘電体層と、第2の誘電率を有する第2の誘電体材料を含む第1の誘電体層に隣接する第2の誘電体層と、第3の誘電率を有する第3の誘電体材料を含む第2の誘電体層に隣接する第3の誘電体層と、を備え、第1の誘電率および第3の誘電率は、第2の誘電率より大きい。
【0012】
1つの実施形態によれば、メモリ素子は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、コントロールゲートに隣接する基板上のゲートスタックと、を備える。ゲートスタックは、コントロールゲートに隣接する第1の誘電体層と、第1の誘電体層と第2の誘電体層との間の電荷蓄積層と、第1の誘電体層に隣接する誘電体材料を含む電荷ブロック層と、を備える。誘電体材料の少なくとも第1の成分の量は、電荷ブロック層の厚さにわたって所定の方法で変化する。
【0013】
1つの実施形態によれば、メモリ素子用ゲートスタックを作製する方法は、トンネル誘電体層上に電荷蓄積層を形成するステップと、電荷蓄積層上に制御誘電体層を形成するステップと、制御誘電体層上に誘電体材料を含む電荷ブロック層を形成するステップと、電荷ブロック層の厚さにわたって誘電体材料の少なくとも第1の成分の量を変化させるステップと、を含む。
【図面の簡単な説明】
【0014】
【図1】メモリ素子の断面図を示す。
【図2】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図3】実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図4A】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図4B】いくつかの実施形態による誘電体層によってもたらされた電子トンネリングに対するエネルギーバリアを示す概略図である。
【図5】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図6】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図7】1つの実施形態による接触電荷蓄積層を示す。
【図8】他の実施形態による非接触電荷蓄積層を示す。
【図9A】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図9B】様々な実施形態による組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図10A】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図10B】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図10C】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11A】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11B】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11C】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図11D】様々な実施形態による、2つ以上の電荷ブロック層を有する様々なゲートスタック用プログラム/消去ウィンドウに関するプロットを示す。
【図12】他の実施形態によるメモリ素子のゲートスタックの断面図を示す。
【図13】電荷トラップ層として窒化物層を使用し、1つ以上の電荷ブロック層がない従来のゲートスタックと、電荷ブロック層を有する改善されたゲートスタックとを比較する消去時間(X軸)対ゲートスタックについてのフラットバンド電圧(Y軸)のプロットを示す。
【図14】図13の改善されたゲートスタックを使用するプログラムおよび消去サイクルの数(X軸)対フラットバンド電圧(Y軸)のプロットを示す。
【図15】図13の改善されたゲートスタックを使用する室温電荷保持マッピング時間(x軸)対フラットバンド電圧(Y軸)のグラフを示す。
【図16A】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図16B】いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。
【図17A】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図17B】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図17C】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図18】いくつかの実施形態による、組成傾斜を有する電荷ブロック層と関するシミュレーションプロットを示す。
【図19A】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図19B】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図19C】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図19D】いくつかの実施形態による、組成傾斜を有する電荷ブロック層に関するシミュレーションプロットを示す。
【図20】1つの実施形態による、メモリ素子などの電子素子を形成する方法のフローチャートを示す。
【0015】
図面において、同じ参照番号は、同一または機能的に同じ要素を示す。さらに、参照番号の一番左の数字は、概して、その参照番号が最初に表れる図面を示している。
【発明を実施するための形態】
【0016】
序論
当然のことながら、本願明細書に示され記載された特定の実施は例示であり、またさもなくば、決して本発明の範囲を限定することを意図しない。実際には、簡潔さのために、半導体装置を製造する従来のエレクトロニクスおよびシステム(およびシステムの個々の操作要素のうちの要素)の他の機能的な態様は、本願明細書に詳細に記載されていない場合もある。
【0017】
当然のことながら、本願明細書でなされる空間的な説明(例えば、「上に」、「下に」「上に向かう」「下に向かう」「上部」、「下部」など)は、例示の目的のみであり、本願明細書に記載された装置は、任意の方向にまたは任意の方法で空間的に配置することができる。
用語「隣接する」、「上」、「を覆って」および「上に横たわる」が、1つの層と他の層との関係について記載するために本願明細書で使用され、互いに直接に接触した層、および1つ以上の中間層によって別々に隔離された層を含むように広く解釈されるように意図される。同様に、用語「間」は、2つの他の層間に直接ある層、または2つの他の層から一定間隔で離されるが2つの層の間に介在する層を含むように広く解釈されることが意図される。
【0018】
メモリ素子の実施形態
本発明の実施形態は、フラッシュメモリ素子を含む不揮発性メモリ素子などの電子素子について以下の小区分でもたらされる。さらに、多状態メモリ素子などのメモリ素子の向上についての実施形態が記載されている。これらの実施形態は、例示の目的でもたらされるものであり、限定ではない。本願明細書に記載された実施形態は、いかなる方法によって組み合わせられてもよい。さらなる操作可能で、構造的な実施形態は、本願明細書の記載から当業者に明らかとなる。これらの追加の実施形態は、本発明の範囲および趣旨の範囲内である。
【0019】
従来の電荷蓄積層のメモリセルまたは構造が、適切な期間の間、メモリ構造のソース、ドレインおよびコントロールゲートノードに適切な電圧を加えることによりプログラムされる。それによって、チャンネル領域から電荷蓄積層に電子がトンネル、または注入され(例えば、チャンネルホットエレクトロンを介して)、それによって「帯電」される。電荷蓄積層に蓄積された電荷は、メモリトランジスタを論理「1」または「0」に設定する。メモリ構造がエンハンスメントトランジスタ構造またはデプレッショントランジスタ構造を含むかどうかによって、電荷蓄積層が正に帯電されるか、または電子(負電荷)を含む場合、メモリセルは、読み出し中に伝導するか、または伝導しない。電荷蓄積層が中性(または正に帯電される)または負電荷を欠く場合、メモリセルは、ゲート電圧の適切な選択によって読み出し中に伝導する。伝導状態または非伝導状態は、適切な論理レベルとして出力される。「消去」は、電荷蓄積層(または電荷蓄積層へのホール)(つまり、電荷トラップ層)から電子を移動するプロセスである。「プログラミング」は、電荷蓄積層上に電子を移動するプロセスである。
【0020】
金属または半導体ナノ結晶(化学気相蒸着法や物理的気相成長法などのプロセスを使用して形成されたコロイド量子ドットまたは量子ドットなど)または高k誘電体マトリックスに埋め込まれた非導電性窒化物系電荷トラップ層を使用する不揮発性メモリ素子の性能と電荷保持特性の向上は、50nmの技術ノードを超えて、従来の不揮発性メモリのスケーリング制限を克服し、かつ信頼できるマルチビット操作を完全に可能にするために重要であり得る。
【0021】
図1は、例示的な実施形態によるメモリ素子100の詳細な断面図を示す。図1に示すように、メモリ素子100は、基板102上に形成されている。メモリ素子100は、ソース領域112、チャンネル領域114、ドレイン領域116、コントロールゲートまたはゲートコンタクト118、ゲートスタック120、ソースコンタクト104、ドレインコンタクト106を含む。ソース領域112、チャンネル領域114およびドレイン領域116は、トランジスタ構造に概して類似に構成されている。ゲートスタック120は、チャンネル領域114上に形成されている。ゲートコンタクト118は、コントロールゲートまたはゲート電極と代わりに称してもよく、ゲートスタック120上に形成されている。
【0022】
メモリ素子100は、電荷蓄積層を有する従来のメモリに使用されて、一般的に前述したように作動する。しかし、電荷蓄積層メモリ素子100は、ゲートスタック120を含む。ゲートスタック120は、メモリ素子100に電荷蓄積層を設け、さらに後で記載されるようにさらなる特徴を有する。メモリ素子100がプログラムされる場合、ゲートスタック120の電荷蓄積層によって電子が移動され蓄積される。ゲートスタック120は、任意のタイプの電荷蓄積層または電荷蓄積媒体を含んでいてもよい。例示的な電荷蓄積層が後で記載される。
【0023】
この実施形態では、基板102は半導体型基板であり、少なくともチャンネル領域114にp型またはN型伝導性を有するように形成されている。ゲートコンタクト118、ソースコンタクト104およびドレインコンタクト106は、メモリ素子100に電気的接続性をもたらす。ソースコンタクト104は、ソース領域112に接して形成されている。ドレインコンタクト106は、ドレイン領域116に接して形成されている。ソース領域112およびドレイン領域116は、通常、チャンネル領域114とは異なる伝導性を有する基板102のドープされた領域である。
図1に示すように、ソースコンタクト104は、接地電位などの電位に結合されている。ドレインコンタクト106は、他の信号に結合されている。ソース領域112およびドレイン領域116は交換可能であり、それらの相互接続は逆にされてもよいことに留意するべきである。
【0024】
図2は、1つの例示的な実施形態によるゲートスタック120の断面図を示す。図2において、ゲートスタック120は、トンネル誘電体層202と、電荷蓄積層204と、電荷ブロック層206と、制御誘電体層208と、を備える。図2の実施例では、トンネル誘電体層202は、メモリ素子100の基板102のチャンネル領域114上に形成されている。電荷蓄積層204は、トンネル誘電体層202上に形成されている。電荷ブロック層206は、電荷蓄積層204上に形成されている。制御誘電体層208は、電荷ブロック層206上に形成されている。図2に示すように、ゲートコンタクト118は、制御誘電体層208上に形成されている。または、電荷ブロック層206は、制御誘電体層208上に形成されてもよく、およびゲートコンタクト118は、図11に示すように、電荷ブロック層206上に形成されてもよい。例示的な実施形態では、1つ以上のさらなる材料の層が、ゲートスタック120の層を分離してもよく、および/または、基板102および/またはゲートコンタクト118からゲートスタック120を分離してもよいことに留意するべきである。
【0025】
電荷蓄積層204は、正電荷または負電荷を蓄積して、前述したように、メモリ素子100のプログラムされた状態を示す。電荷蓄積層204は、材料または別の公知の材料を含んでいてもよい。プログラミング中に、ゲートコンタクト118に印加される電圧は、トンネル誘電体層202を介して、チャンネル領域114から電荷蓄積層204に、電子をトンネルする(例えば、またはホットエレクトロン注入する)電場を生成する。電荷蓄積層204に蓄積されて結果生じる負電荷は、メモリ素子100のしきい値電圧を変える。電圧がゲートコンタクト118から取り除かれた後でさえ、電荷は、電荷蓄積層204に残る。消去プロセス中に、逆帯電した電圧がゲートコンタクト118に印加されて、電子をトンネル誘電体層202を介して電荷蓄積層204から基板102に放出してもよく、チャンネル114からホールを取り出して、電荷蓄積層204にトンネル誘電体層202を介して(またはチャンネルホットホールを介して)トンネルする。制御誘電体層208は、電荷ブロック層206からゲートコンタクト118を絶縁する。
【0026】
ゲートコンタクト118は、導体材料から形成されることが好ましい。例えば、ゲートコンタクト118は、多結晶シリコン(ポリシリコン)から形成されていてもよい。他の実施例において、ゲートコンタクト118は、例えば、1つ以上の遷移金属などの1つ以上の金属を含む金属または材料から形成されていてもよい。ゲートコンタクト118に適することができる例示的な遷移金属として、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Cd、Hf、Ta、W、Re、Os、Ir、Pt、AuおよびHgが挙げられるが、それらに限定されない。1つの例示的な実施形態によれば、ゲートコンタクト118は、TaNから形成されていてもよい。
【0027】
一般的に、ゲートコンタクト118の厚さは、約5nm〜約5,000nmの範囲にある。その厚さは、約10nm〜約500nmの範囲にあることが好ましい。1つの例示的な実施形態によれば、ゲートコンタクト118は、複数のサブ層を含んでいてもよい。各サブ層は、異なる導体材料から形成されていてもよい。
ゲートコンタクト118は、当該技術分野で公知の蒸着法によって形成されてもよい。スパッタリングや熱蒸発などの物理的気相成長法(PVD)技術、化学気相蒸着法(CVD)または原子層成長法(ALD)が、ゲートコンタクト118の蒸着に適することができる。
【0028】
電荷蓄積層204は、任意のタイプの電荷蓄積媒体を含んでいてもよい。電荷蓄積層204は、複数の個別の電荷蓄積素子を含む局部性電荷蓄積層 (localized charge storage layer) であることが好ましい。個別の電荷蓄積素子は、窒化物層内に見られるものなどの1つ以上の局部的電荷トラップ、または半導体ナノ粒子、金属ナノ粒子、または誘電体ナノ粒子(量子ドット)であってもよい。例えば、電荷蓄積層204は、ルテニウム(Ru)などの高い仕事関数(例えば、4.5eVより大きい)の金属から形成され、好ましくは約5nm未満のサイズを有するナノ結晶を含んでいてもよい。そのようなナノ結晶は、当該技術分野で公知のように、化学気相蒸着法(CVD)、原子層成長法(ALD)または物理的気相成長法(PVD)などの様々なプロセスによって、トンネル誘電体層202上に堆積されてもよい。電荷蓄積層204は、また、トンネル誘電体層202に堆積された、あらかじめ形成されたコロイド金属または半導体または誘電体量子ドット(ナノ結晶)を含んでいてもよい。例えば、そのような材料は、その全体が本願明細書において参照により援用されている、米国特許第6,586,785号(特許文献5)、米国特許出願第11/147,670号(特許文献6)、米国特許出願第11/495,188号(特許文献7)に記載されるなどのスピンコーティング、スプレーコーティング、印刷、化学アセンブリ、ポリマー自己集合を使用するナノインプリントなどの方法によって蒸着されてもよい。電荷蓄積層204は、さらに、接触金属または半導体導電層、非接触金属または半導体導電層、非導電性窒化物系または他のタイプの絶縁電荷トラップ層、導電性エレメント(例えば、SiO2 )が配置された非導電性酸化物層(例えば、シリコンアイランド)、ドープされた酸化物層などを含んでいてもよい。窒化物を含む電荷蓄積層のさらなる説明のために、その全体が本願明細書において参照により援用されている米国特許第5,768,192号(特許文献8)を参照されたい。1つの例示的な実施形態によれば、メモリセルのワード線方向の断面で見た場合、電荷蓄積層はU字形状を有していてもよい。
【0029】
ルテニウム(または他の金属または合金)などの金属量子ドットが電荷蓄積材料に使用される場合、トンネル誘電体層202(「トンネル誘電体層」とも称する)の表面を変更して、金属移動に対する改善されたバリアを設けることができる。例えば、図3に示すように、ゲートスタック120’は、トンネル誘電体層202と電荷蓄積層204との間でトンネル誘電体層202上に形成されたバリア層302を含んでいてもよい。バリア層302は、例えば、窒化物(Si3 N4 )または酸窒化ケイ素(SiOx Ny 、式中xおよびyは正数、0.8、1.5などである)などの窒素含有化合物、アルミナ(Al2 O3 )などの他の適切なバリア層を含むことができる。バリア層302は、金属移動効果が最小限にされるようにトンネル誘電体層202の表層構造を変える。バリア層302が窒素化合物から形成される場合、窒素含有層は、トンネル誘電体層202(例えば、SiO2 であってもよい)に、窒素または「窒素含有」化合物を添加すること(例えば、「窒化」)によって形成されてもよい。例示的な実施形態では、窒素または窒素含有化合物は、低圧CVD(LPCVD)または超高真空CVD(UHVCVD)などの化学気相蒸着法(CVD)プロセスを使用して、トンネル誘電体層202上に蒸着されてもよい。窒素含有層は、トンネル誘電体層202と直接接触していてもよい。
【0030】
UHVCVDは一般的によりゆっくり生じるので、バリア層302のUHVCVDは、LPCVDより制御可能であり、したがって、成長率をより厳密に制御することができる。窒素含有層は、シラン(または、ジクロロシランやジシランなどの他のシリコン源前駆体)およびアンモニア(または、プラズマイオン化窒素、N2 OまたはNOなどの他の窒素種)などのガスの反応からの蒸着の結果、またはアンモニア(または、プラズマイオン化窒素、N2 OまたはNOなどの他の窒素種)などの反応ガスに対する表面反応の結果として形成されてもよい。ある不活性ガスおよび酸素含有ガスの共流と組み合わせて、ジクロロシランおよびアンモニアガスを窒素含有層の成長に使用してもよい。バリア層302は、トンネル誘電体層202に電荷蓄積層204の金属ナノ粒子/量子ドットが浸透することを妨げ、その結果、漏出をもたらす可能性があるトンネル誘電体層202の汚染が回避される。
【0031】
バリア層302の厚さは、窒化物構造に含まれたキャリアトラップが、形成される半導体素子の電荷蓄積態様を決定しないことを確保するように構成されることが好ましい。例示的な実施形態では、バリア層302の所望の厚さは、約10オングストローム未満である。さらなる実施形態では、所望の厚さは、約5オングストローム以下であってもよい。トンネル誘電体層202とバリア層302との相対的な厚さは、電気的性能および金属移動バリア機能を最適化するために調整することができる。バリア層302の厚さは、少なくとも、バリア層302によってトンネル誘電体層202の一般的には一定の被覆率を確保することが要求される厚さである。バリア層302の厚さは、少なくとも約1オングストロームであることが好ましい。酸窒化ケイ素がバリア層302として利用される例示的な実施形態では、酸窒化ケイ素内の窒素濃度は、例えば、約5%より大きくてもよい。酸窒化ケイ素に含まれる窒素の百分率濃度は、金属量子ドット(電荷蓄積層204内にある場合)から金属移動に対する窒素層のバリア機能と、窒化物濃度によるトラップの含有との間のトレードオフが調整されるように制御することができる。
【0032】
例示的な実施形態では、トンネル誘電体層202はSiO2 であり、基板102はシリコンである。制御誘電体層208は、例えば、Al2 O3 やSiO2 などの単一成分の酸化物から形成されてもよい。SiO2 は、電子トンネリングに高エネルギーバリアをもたらすので、制御誘電体層208として有利であると考えられる(例えば、図4B参照)。さらに、SiO2 は、電荷トラップをほとんど含んでおらず、層内に存在するこれらの電荷トラップは、十分に深いので、素子の電荷保持を妨げないと考えられる。別の実施形態によれば、制御誘電体層208は、多成分酸化物などの多成分材料から形成されていてもよい。
【0033】
制御誘電体層208の厚さは、約20nm以下であることが好ましい。制御誘電体層の厚さは、より小さな水平寸法に対する次世代のメモリ素子のスケーリングにより重要であると考えられる。メモリセルのチャンネル長および素子幅が約30nm未満に低減するので、コントロールゲートが電荷蓄積層への結合を維持することができるように、誘電体層の厚さをチャンネル長未満に低減することが望ましい。例示的な実施形態によれば、制御誘電体層208は、厚さが約15nm以下である。制御誘電体層208は、また、厚さが約10nm以下であってもよい。好ましい実施形態によれば、制御誘電体層208の厚さは、約5nm以下である。例えば、制御誘電体層208は、厚さが約4nm以下、厚さが約3nm以下、厚さが約2nm以下、または厚さが約1nm以下であってもよい。また、制御誘電体層208の厚さが、少なくとも、下部層の一定の被覆率を一般的に確保することが要求される厚さであることが好ましい。従って、制御誘電体層208の厚さは、少なくとも、約0.1nmであることが好ましい。
【0034】
好ましくは、制御誘電体層208の厚さは、電荷ブロック層206の厚さの約200%以下である。より好ましくは、制御誘電体層208の厚さは、電荷ブロック層206の厚さの約150%以下である。例えば、1つの例示的な実施形態によれば、電荷ブロック層206の厚さは、約4nmであり、制御誘電体層208の厚さは、約5nmであり、または電荷ブロック層206の厚さの約125%である。他の例示的な実施形態では、制御誘電体層208の厚さは、電荷ブロック層206の厚さの約125%以下であり、電荷ブロック層206の厚さの約100%以下である。さらに、制御誘電体層208の厚さが電荷ブロック層206の厚さ未満であってもよいと考えられる。
【0035】
例示的な実施形態では、電荷ブロック層206は、高k誘電体材料から形成される。この開示のために、高k誘電体材料は、SiO2 より高い誘電率(例えば、3.9)を有する。電荷ブロック層206の高k誘電体材料は、例えば、Al2 O3 、HfO2 、HfSiO2 、ZrO2 、Hf1-x Alx Oy (ここで、xは0〜1の正数で、yは正数である)、HfAlO3 等などであってもよく、好ましくは、HfO2 またはHf1-x Alx Oy (xは0〜1の正数で、yは正数である)、例えば、HfAlO3 であってもよい。さらなる実施形態では、電荷ブロック層206は、例えば、Gd2 O3 、Yb2 O3 、Dy2 O3 、Nb2 O5 、Y2 O3 、La2 O3 、ZrO2 、TiO2 、Ta2 O5 、SrTiO3 、Bax Sr1-x TiO3 、Zrx Si1-x Oy 、HfSi1-x Oy 、Alx Zr1-x O2 またはPr2 Oなどの他の高k誘電体材料から形成されてもよい。
【0036】
例示的な実施形態では、電荷ブロック層206は、制御誘電体層208より高い誘電率を有する。例えば、1つの実施形態では、制御誘電体層208はAl2 O3 であり、およそ9の誘電率を有し、電荷ブロック層206はHfO2 であり、蒸着された場合、約25未満、例えば、約22の誘電率を有する。他の実施形態では、制御誘電体層208はSiO2 であり、約4の誘電率を有する一方で、電荷ブロック層はHfO2 である。
【0037】
図4A〜4Cは、低誘電率の誘電体層(例えば、制御誘電体層208)に隣接するより高い誘電率の誘電体層(例えば、電荷ブロック層206)を含むことは、トンネル抵抗をどのように改善するかを概略的に示すプロット400、410、420を含む。図4Aのプロット400は、より高い誘電率(例えば、HfO2 )を有する誘電体層のエネルギーバリア(eV)を単独で示し、図4Bのプロット410は、低誘電率(例えば、SiO2 )を有する誘電体層のエネルギーバリアを単独で示す。低k誘電体材料(SiO2 )は、高k誘電体材料(HfO2 )よりトンネリングに対してより高いエネルギーバリアをもたらすが、高k誘電体層(HfO2 )は、より広いバリアをもたらす。図4Cのプロット420は、高k誘電体材料(例えば、HfO2 )が低k誘電体層(例えば、SiO2 )に隣接して配置される場合、トンネルバリアの大きさの改善を示す。従って、トンネル電流を低減してもよい。高k誘電体および低k誘電体のいずれの組み合わせも、電荷ブロック層206および制御誘電体層208に適切とすることができる。好ましくは、前述したように、電荷ブロック層206は、より高い誘電率(例えば、より低いバリア高さ)を有し、制御誘電体層208は、より低誘電率(例えば、より高いバリア高さ)を有する。
【0038】
例示的な実施形態では、電荷ブロック層206は、電荷ブロック層206の厚さにわたって、組成、バンドギャップ値および/または誘電率の傾斜を含んでいてもよい。傾斜は、電荷ブロック層206の第1の表面(例えば、電荷蓄積層204に隣接した電荷ブロック層206の表面)から電荷ブロック層206の第2の表面(例えば、制御誘電体層208に隣接する電荷ブロック層206の表面)に増減してもよい。
【0039】
組成の傾斜を有する電荷ブロック層206は、例えば、誘電体材料を含んでいてもよく、誘電体材料の少なくとも1つの成分の量は、電荷ブロック層206の厚さにわたって変化してもよい。好ましくは、誘電体材料は、高k誘電体材料である。成分の量は、電荷ブロック層206の厚さにわたって直線的、非線形的、または段階的に変化してもよい。好ましくは、成分の量は、制御誘電体層208付近で最小であり、電荷ブロック層206の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。例示的な実施形態によれば、組成の傾斜を有する電荷ブロック層206は、多成分誘電体材料から形成される。例えば、電荷ブロック層206は、HfAl1-x Oy 、Hfx Si1-x Oy ,ZrSi1-x Oy 、Bax Sr1-x Tiy またはAlx Zr1-x Oy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分(例えば、ハフニウム)および第2の成分を含んでいてもよく、前述した成分と第2の成分との比は、例示的な実施形態に従って、電荷ブロック層206の厚さにわたって変化してもよい。多成分誘電体は、窒素を含んでいてもよい。例えば、多成分誘電体材料は、例示的な実施形態に従って、Hfx Si1-x O2-y Ny であってもよい。組成の傾斜を有する電荷ブロック層206は、電荷蓄積層204と制御誘電体層208との間、または、制御誘電体層208とメモリ素子100のゲートコンタクト118との間に配置されていてもよい。
【0040】
他の例示的な実施形態では、電荷ブロック層206は、複数の材料の層を含む。図5は、例えば、3層を含む電荷ブロック層206を示す。この例示的な実施形態によれば、電荷ブロック層206は、電荷蓄積層204に最も近い第1の層210と、第2の(中間)層212と、第3の層214(電荷蓄積層204から最も遠い)と、を含む。1つの実施形態によれば、電荷蓄積層204に最も近い層は、比較的高いバンドギャップ材料から形成される一方で、電荷蓄積層204から遠い層は、次第に低くなるバンドギャップを有する材料から形成される。これは、比較的より高いバンドギャップ材料が、より低いバンドギャップ材料より、粒子間のより少ないトンネル現象を可能にするので、電荷蓄積層204が絶縁粒子(例えば、ナノ粒子、量子ドット)を含む場合に望ましい。SiO2 、Al2 O3 、HfAlO3 は、比較的高いバンドギャップを有する例示的な材料である。当業者は認識するように、別の実施形態は、電荷蓄積層204に最も近く、比較的低いバンドギャップ材料から形成される層と、電荷蓄積層204から遠く、次第により高くなるバンドギャップを有する材料から形成される層と、を含む。
【0041】
電荷ブロック層206についての例示的な3層の実施形態によれば、第1の層210はAl2 O3 であってもよく、第2の(中間)層212はHfAlO3 であってもよく、第3の層214はHfO2 (比較的低いバンドギャップを有する)であってもよい。電荷ブロック層206についての例示的な2層の実施形態では、第1の層(電荷蓄積層204に最も近い)はSiO2 であってもよく、第2の層はHfO2 であってもよく、比較的高い誘電率(効果的な電荷ブロックのために)および低いバンドギャップを有する。前述したように、制御誘電体層208は、Al2 O3 またはSiO2 などの材料であってもよい。
【0042】
例示的な実施形態では、電荷ブロック層206はドープされていてもよい。例えば、電荷ブロック層206は、希土類金属、遷移金属、シリコン、酸素または窒素などのドーパントでドープされてもよい。1つの例示的な実施形態によれば、電荷ブロック層206は、Hf1-x Six O2-y Ny であってもよい。窒素は、ポスト蒸着窒化物形成処理によって導入されてもよい。例えば、Hf1-x Six O2 層は、NH3 、N2 OまたはNOを含む環境でアニールされて、Hf1-x Six O2-y Ny 層を形成してもよい。
【0043】
例示的な実施形態では、電荷ブロック層206を、約10nm未満、例えば、約5nm、例えば、約2nm未満など比較的薄く形成して、電荷ブロック層206の高い誘電体材料によって電子のトラップを低減する。好ましくは、電荷ブロック層206は、下部層の一定の被覆率を一般的に確保するのに十分な厚さを有する。例えば、電荷ブロック層206は、厚さが少なくとも0.1nmであってもよい。好ましくは、電荷ブロック層206は、厚さが少なくとも0.5nmである。
【0044】
図6は、例示的な実施形態によるゲートスタック120’’の他の断面図を示す。図6のゲートスタック120’’の構成は、図6において、ゲートスタック120’’が、さらに、制御誘電体層208上に形成された第2の電荷ブロック層402を含む以外、概して図2に類似している。図6において、ゲートコンタクト118は、第2の電荷ブロック層402上に形成されている。例示的な実施形態において、第2の電荷ブロック層402は、Al2 O3 、HfO2 、ZrO2 、Hf1-x Alx Oy (ここで、xは0〜1の正数、yは正数である)、例えば、HfAlO3 、Hf1-x Six O2 、Hf1-x Six O2-y Ny など、好ましくはHfO2 などの高k誘電体材料から形成される。第2の電荷ブロック層402は、第1の電荷ブロック層206のための前述した材料のいずれかから形成されてもよく、単一の層構成(材料の均一性または傾斜)または多層構成でのように、同様に構成されていてもよい。
【0045】
第2の電荷ブロック層402が組成の傾斜を含む例示的な実施形態によれば、第2の電荷ブロック層402は、誘電体材料を含んでいてもよく、誘電体材料の少なくとも1つの成分の量は、電荷ブロック層402の厚さにわたって変化していてもよい。好ましくは、誘電体材料は、高k誘電体材料である。成分の量は、第2の電荷ブロック層402の厚さにわたって、直線的、非線形的、または、段階的に変化していてもよい。好ましくは、成分の量は、制御誘電体層208近くで最小であり、第2の電荷ブロック層402の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。
【0046】
例示的な実施形態によれば、組成の傾斜を有する第2の電荷ブロック層402は、多成分誘電体材料から形成される。例えば、第2の電荷ブロック層402は、Hfx Al1-x Oy 、Hfx Si1-x Oy 、Zrx Si1-x Oy 、Bax Sr1-x TiOy またはAlx Zr1-x Oy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分(例えば、Hf)および第2の成分を含んでいてもよく、前述した成分と第2の成分との比は、例示的な実施形態によれば、第2の電荷ブロック層402の厚さにわたって変化していてもよい。多成分誘電体材料は、窒素を含んでいてもよい。例えば、多成分誘電体材料は、例示的な実施形態によれば、Hfx Si1-x O2-y Ny であってもよい。組成の傾斜を有する第2の電荷ブロック層402は、制御誘電体層208とメモリ素子100のゲートコンタクト118との間、または電荷蓄積層204と制御誘電体層208との間に配置されてもよい。
【0047】
電荷ブロック層206、402は、制御誘電体層208を挟み、制御誘電体層208を介しての電荷移動を効率的にブロックすることができる。例えば、第1の電荷ブロック層206(例えば、HfO2 )は、プログラミング操作中に、電荷蓄積層204からゲートコンタクト118への電子電流をブロックすることができる。第2の電荷ブロック層402(例えば、HfO2 )は、消去操作中にゲートコンタクト118から電荷蓄積層402への電子電流をブロックすることができる。さらに、第1の電荷ブロック層206および/または第2の電荷ブロック層402は、他の機能を有していてもよい。例示的な実施形態では、第1の電荷ブロック層206および第2の電荷ブロック層402の厚さは、10nm未満、例えば、5nm未満など薄い。
【0048】
第1の電荷ブロック層206および第2の電荷ブロック層402の他の利点は、高k誘電体層が、それら自体トラップを有することができるが、第1の電荷ブロック層206および第2の電荷ブロック層402を、約4nm未満、例えば、2nm未満などに非常に薄くして、電流フローを効率的にブロックしながら、電荷トラップの合計量を低減することができるということである。さらに、第2の電荷ブロック層402は、ゲートコンタクト118に隣接して位置する。このように、比較的大量の電荷が第2の電荷ブロック層402内にトラップされても、フラットバンド電圧に対する影響は、第2の電荷ブロック層402とゲートコンタクト118との距離に比例し最小である(それらは互いに直接隣接(接触)してもよい)。
【0049】
第1の電荷ブロック層206および第2の電荷ブロック層402がHfO2 であり、制御誘電体層208がAl2 O3 である図6の実施形態のいくつかのさらなる例示的な利点としては、次のものが挙げられる。
(1)メモリプログラム/消去ウィンドウの向上を達成することができる。本願明細書で使用されるように、プログラム/消去(P/E)ウィンドウは、プログラム状態のしきい値状態と消去状態のしきい値状態との電圧差である。ゲートスタック120’’で、メモリ素子100は、12.8V以上のP/Eウィンドウで消去することができる(例えば、−6Vまで)。例示的な実施形態では、P/Eウィンドウは、約8Vから約16Vの範囲である(例えば、約9V〜約14V、約10V〜約13Vの範囲、または約9V、約10V、約11V、約12Vまたは約13Vの値を有する)。P/Eウィンドウは、+/−20VのP/E制限で、トンネル誘電体層202の6nmへのスケーリングで、14.2Vの大きさであってもよく、3ビットまたは4ビットのメモリセル用などの多状態メモリ電圧要件に近づく。
(2)P/Eウィンドウは、100,000P/Eサイクル後に顕著なドリフトを示さなくてもよい。
(3)電荷は、12VのP/Eウィンドウで電荷蓄積層204内に保持されてもよく、より重要なことには、100,000P/Eサイクルは、電荷保持特性を低下しなくてもよい。
【0050】
メモリ素子100のいくつかの例示的な実施形態では、電荷蓄積層204は、単一の連続領域である。例えば、図7は、平面の連続的構成を有する電荷蓄積層204の平面図を示す。例えば、シリコン(または、ポリシリコン)、金属などの連続膜から電荷蓄積層204は形成されていてもよい。そのような構成において、連続領域の単一地点が故障し、電荷を失い始めるなら、全領域はその電荷を失って、メモリ素子100にそのプログラム状態を失わせることができる。しかし、実施形態によっては、この問題からのいくつかの防御をもたらすことができる。例えば、図8は、例示的な実施形態による不連続構成を有する電荷蓄積層204の平面図を示す。図8の実施例では、電荷蓄積層204は、複数のナノ粒子802を含む。電荷蓄積層204の各ナノ粒子802は、別々に電荷を蓄積し、互いに絶縁されるので、単一のナノ粒子が電荷を失っても、恐らく電荷蓄積層204の残りのナノ粒子に影響しない。局部的電荷トラップ領域に電荷を蓄積する非導電性窒化物系電荷蓄積層で同じ利点を得ることができる。このように、この開示による電荷蓄積層204を組み込むメモリ素子は、従来のメモリ素子より、はるかに長時間にわたって一定のプログラムされた状態を維持することができる。
【0051】
例示的な実施形態では、ナノ粒子802は、電気的に絶縁されたナノ結晶である。ナノ結晶は、互いに電気的に絶縁された導体材料の小さなクラスタまたは結晶である。一般的に、ナノ結晶は、およそ100nm以下の微結晶サイズを有する。ナノ結晶を電荷蓄積層204に使用する1つの利点は、ナノ結晶が連続膜を形成せず、したがって、ナノ結晶から形成される電荷蓄積層は自己絶縁しているということである。ナノ結晶は、不連続膜を形成するので、真上または真下(つまり、垂直に隣接する)に位置する隣接するセルの電荷蓄積媒体に対する1セルレベルの電荷蓄積媒体の不足に対する懸念なしで、電荷蓄積層が形成されていてもよい。しかし、電荷蓄積層用のナノ結晶の使用のさらに1つの利点は、電荷蓄積層は、連続膜電荷蓄積層より少ない電荷漏出を受けることができることである。
【0052】
ナノ結晶は、パラジウム(Pd)、イリジウム(Ir)、ニッケル(Ni)、プラチナ(Pt)、金(Au)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)、テルル(Te)、レニウム(Re)、モリブデン(Mo)、鉄プラチナ合金(FePt)、タンタル(Ta)、窒化タンタル(TaN)などの導体材料から形成することができる。そのような材料は、一般的に、シリコンなどの多くの半導体より高い仕事関数(例えば、約4.5eV以上)を有し、多重電子蓄積に望ましい。それらの材料は、さらに、より高い融点(より高いサーマルバジェットを可能にする)を有していてもよく、より長い保持時間を有していてもよく、正負の電荷蓄積の両方のための状態の高密度を有していてもよい。
【0053】
ナノ結晶を形成する方法は、例えば、2006年8月18日に出願された米国特許出願第11/506,769号(特許文献9)に開示するように当該技術分野で周知であり、その開示は、その全体が本願明細書において参照により援用されている。金属ナノ結晶電荷蓄積層は、物理的気相成長法(PVD)、または基板の表面上に薄膜を最初に蒸着し(例えば、PVDを使用するスパッタ法)、次いで、高温(例えば、約900℃以上)で短時間(例えば、約10秒)アニールしてナノスケール寸法の金属粒子を融合する原子層成長法(ALD)によって形成することができる。金属粒子の均一性およびサイズは、スパッタリングされた金属層の厚さ、アニール温度およびアニール時間、圧力および雰囲気ガス種などを変化することによって制御することができる。シリコンナノ結晶が、電荷蓄積層204内で使用される場合、シリコンナノ結晶は、例えば、その全体が本願明細書において参照により援用されている米国特許第6,297,095号(特許文献10)に記載されているように、CVDなどのプロセスによって形成されてもよい。電荷蓄積層204は、スピンコーティング、スプレーコーティング、印刷、化学的自己集合等の方法によってトンネル誘電体層202上に蒸着され、あらかじめ形成されたコロイド金属または半導体量子ドットを含んでいてもよい。例えば、そのようなプロセスは、米国特許第6,586,785号(特許文献5)、米国特許出願第11/147,670号(特許文献6)、米国特許出願第11/495,188号(特許文献7)に記載され、それぞれ、その全体が本願明細書において参照により援用されている。
【0054】
さらに、メモリ素子100内での電荷蓄積のための誘電体絶縁電荷蓄積層を含む代わりに、ゲートスタックの誘電体スタック内に形成された非導電性トラップ層を使用してもよい。例えば、電荷蓄積媒体は、チャネル領域114に隣接する第1の酸化物層(例えば、トンネル誘電体層202)と、第1の酸化物層に隣接する非導電性窒化物層と、窒化物層に隣接するとともにゲートコンタクト118に隣接する第2の酸化物層と、を含む誘電体スタックとすることができる。そのような誘電体スタックを、ONOスタック(つまり、酸化物−窒化物−酸化物)スタックと称することもある。第2の酸化物層は、ゲートスタック120、120’、120’’のうちの1つと置換して、従来のONOスタックの性能を改善することができる。酸化膜を含む、H+などの他の適切な電荷トラップ誘電体膜を必要に応じて使用することができる。
【0055】
例示的な実施形態
例示的な実施形態では、電荷蓄積層204は金属ドットを含み、電荷ブロック層206はHfO2 であり、制御誘電体層208はAl2 O3 である。図9Aは、エネルギー(eV)対電荷ブロック層206(HfO2 )および制御誘電体層208(Al2 O3 )の組み合わせ制御誘電体についての厚さ(nm)のシミュレーションプロット900を示す。図9Bは、電流(A/cm2 )対電場(V/cm)のシミュレーションプロット920を示す。プロットは、HfO2 のみを含む組み合わせ制御誘電体についてのプロット線902、Al2 O3 のみを含む組み合わせ制御誘電体についてのプロット線904を含む。プロット線902、904の両方について、バリアの低下は示されていない。図9A、9Bのデータは、金属とAl2 O3 の界面でHfO2 の薄い層を含むことが、桁違いに電子トンネル電流を低減することができることを示す。これは、HfO2 層の厚さが1nm未満であっても当てはまる。
図10A〜10Cは、図2に示すゲートスタック120に類似する例示的なゲートスタックに関するプロット1000、1010、1020を示す。図10Bに示すように、消去電圧は、ほぼ−3.7Vであり、プログラミング電圧は、13VのP/Eウィンドウの合計に対しておよそ9.3Vである。
【0056】
図11A、11Bは、図6で示されるゲートスタック120’’に類似する例示的なゲートスタックについてのプログラミング電圧および消去電圧のプロット1100、1120を示す。この実施例において、電荷蓄積層204は量子ドットから形成され、第1の電荷ブロック層206は、厚さが4nmであるHfO2 から形成され、制御誘電体層208は、12nmの厚さのAl2 O3 から形成され、第2の電荷ブロック層402は、4nmの厚さでHfO2 から形成される。図11A、11Bのデータによって示すように、P/E直線形ウィンドウは、およそ11.39Vである。
【0057】
図11C、11Dは、それぞれ、図6に示すゲートスタック120’’に類似する例示的なゲートスタックについてのプログラミング電圧および消去電圧のプロット1130、1140を示す。この実施例において、電荷蓄積層204は量子ドットから形成され、第1の電荷ブロック層206は厚さが4nmであるHfO2から形成され、制御誘電体層208は12nmの厚さのAl2 O3 から形成され、第2の電荷ブロック層402は8nmの厚さでHfO2 から形成される。図11C、11Dにおいてデータによって示すように、P/E直線形ウィンドウは、およそ12.76Vである。
【0058】
他の例示的な実施形態では、メモリ素子のゲートスタックは、電荷蓄積層としての窒化物層と、制御誘電体層としてのAl2O3層と、電荷ブロック層としてのHfO2などのハフニウム含有化合物と、を含んでいてもよい。図12に示すように、電荷ブロック層206は、この実施形態によれば、制御誘電体層208を覆ってコントロールゲート118に隣接して形成してもよい。ゲートスタックは、前に述べたように、制御誘電体層下の窒化物層に隣接する電荷ブロック層などの、1つの(または1つ以上の)他の電荷ブロック層を含んでいてもよい。図13は、電荷トラップ層として窒化物層を使用し、制御誘電体層(例えば、Al2 O3 )に隣接して形成された電荷ブロック層(例えば、HfO2 )を使用する前述した改善されたゲートスタック(参照符号1302)に対して、1つ(または1つ以上の)電荷ブロック層がない従来のゲートスタック(参照符号1304)を比較する消去時間(X軸)対フラットバンド電圧(Y軸)のグラフ1300を示す。図14は、図13で参照数字1302によって表された改善されたゲートスタックを使用して、プログラムおよび消去サイクルの数(X軸)対フラットバンド電圧(Y軸)を比較するグラフ1400を示す。図14は、改善されたゲートスタックを使用して、室温電荷保持マッピング時間(X軸)対フラットバンド電圧(Y軸)のグラフを示す。
【0059】
図13に最初に示すように、窒化物電荷トラップ層を備えた制御誘電体層(例えば、Al2 O3 )を覆って形成された電荷ブロック層(例えば、HfO2 )を含む改善されたゲートスタック1302の使用は、電荷ブロック層がないAl2 O3 制御誘電体層のみを含む従来のゲートスタック1304に比較して、メモリP/Eウィンドウ(例えば、約2ボルト以上のオーダーで)の向上を示す。改善されたゲートスタックを備えたそのようなメモリ素子は、約8ボルトより大きなトータルP/Eウィンドウを有し、それは、電荷トラップ層として窒化物層を使用する今日まで、文献で報告された最も高いP/Eウィンドウであると考えられる。さらに、図14のプロット1400に示すように、P/Eウィンドウは、改善されたゲートスタックの実施形態を使用して、100,000P/Eサイクル後に顕著なドリフトを示さない。図15のプロット1500に示すように、改善されたゲートスタックを使用する8Vより大きなP/Eウィンドウで電荷が保持され、100,000P/Eサイクルは、メモリ素子の電荷保持特性を低下しない。
【0060】
他の例示的な実施形態では、電荷ブロック層206はHfO2 であり、制御誘電体層208はSiO2 である。図16Aは、SiO2 を単独で(データ線1602)、HfO2 を単独で(データ線1604)、およびHfO2 とSiO2 との組み合わせ(データ線1606、1608、1612、1614)を含めて、エネルギー(eV)対様々な誘電体層についての厚さ(nm)のシミュレーションプロット1600を示す。図16Bは、同じ誘電体層についてのファウラーノルドハイムトンネル電流密度(A/cm2 )対電場(V/cm)のシミュレーションプロット1610を示す。計算データは、導体(例えば、4.8eVの仕事関数を有する金属)とSiO2との界面にHfO2 の薄い層を含むことは、電子トンネリングを桁違いに低減することができることを示す。
【0061】
他の例示的な実施形態では、図17Aのプロット1700に示すように、電荷ブロック層206はHfx Si1-x O2 であり、Hfの量(x)は、電荷ブロック層の厚さ(z)にわたって変化する。この図では、Hfの量は、非線形に界面(z=0)から離れて減少する。電子トンネリングを抑制するために電荷ブロック層の最適な組成および厚さは、電界強度に依存する。データは、20mV/cmの電界強度(ESiO2)用に最適化された。図17Bは、HfO2 層およびSiO2 層についてのバリア高さと比較して、バリア高さ(eV)対Hf含有量を変化するHfx Si1-x O2 層についての界面からの距離(z)のシミュレーションプロット1710を示す。同様に、図17Cは、Hf含有量を変化するHfx Si1-x O2 層について層(z)にわたって誘電率(ε)の変化のシミュレーションプロット1720を示す。HfO2 層およびSiO2 層の誘電率も示される。Hfx Si1-x O2 、HfO2 およびSiO2 についてのデータ線は、それぞれ、参照符号1702、1704、1706によって表わされる。
【0062】
図18のプロット1800は、所定の電界強度についての電圧の関数として、Hfx Si1-x O2 層の最適Hf含有量(x)がどのように変化するかを示す。
図19Aのプロット1900は、Hfx Si1-x O2 /SiO2 /Hfx Si1-x O2 の組成の電荷ブロック層/制御誘電体層/電荷ブロック層の構造にわたって、様々な電界強度について最適のHf含有量(x)を示す。データ線1902、1904、1906、1908は、それぞれ、15mV/cm、20mV/cm、25mV/cm、30mV/cmの電界強度に相当する。7nmの対応する酸化物の厚さ(EOT)について、最適膜組成は、20mV/cmの電界強度で、概略で、Hf2/3 Si1/3 O2 (4.5nm)/SiO2 (5nm)/Hf2/3 Si1/3 O2 (4.5nm)である。
【0063】
図19Bのプロット1910は、図19Aと同じ層構造および組成について、また、SiO2 、HfO2 について、およびHfO2 (4nm)/SiO2 (5.4nm)/HfO2 (4nm)(それぞれ、データ線1912、1914、1916)についての電界強度の関数としてファウラーノルドハイムトンネル電流密度を示す。トンネル電流は、電荷ブロック層として組成的に段階的な誘電体を使用することによって2桁を超えて低減することができる。データは、SiO2 内に2.5×107 V/cmの電界強度と等しい電界強度で約10-4A/cm2 未満でトンネル電流が維持されることができることを示す。従って、メモリ素子の全動的線形範囲は、最適化された電荷ブロック層を使用して、Vg〜±25Vで±10Vまで広げることができる。
【0064】
図19C、19Dのプロット1920、1930は、それぞれ、前述した層構造および組成に関して様々な電界強度について計算されたエネルギーバンド図を示す。
【0065】
【0066】
前述した計算手順は、本願明細書に記載された誘電体層、ゲートスタックおよび/またはメモリ素子の挙動を予測するために役立つと考えられる。しかし、この計算手順は、本発明の範囲を制限するために使用されるべきではない。
【0067】
多状態メモリの実施形態
メモリ素子は、任意の数のメモリセルを有していてもよい。従来のシングルビットメモリセルでは、メモリセルは、2つの情報蓄積状態のうちの1つを、「オン」状態または「オフ」状態と仮定する。「オン」または「オフ」の二値状態は、1ビットの情報を定義する。その結果、nビットのデータを蓄積することができる従来のメモリ素子は、(n)個の別個のメモリセルを必要とする。
【0068】
セルメモリ素子あたりシングルビットを使用して蓄積することができるビットの数は、メモリセルの数に依存する。したがって、メモリ容量を増大させることは、より多くのメモリセルを含む、またはより小さなメモリセルを作製するために改善されたフォトリソグラフィ技術を使用するより大きなダイサイズを必要とする。より小さなメモリセルは、より多くのメモリセルが、単一のダイの所与の領域内に設置されることを可能にする。
【0069】
シングルビットメモリセルの代わりは、マルチビットまたは多状態メモリセルであり、1ビット以上のデータを蓄積することができる。マルチビットまたは多状態フラッシュメモリセルは、例えば、その全体が本願明細書において参照により援用されている米国特許第5,583,812号(特許文献11)に記載されているように、多数の別個のしきい値電圧レベルVt1-nでメモリセルを作製することによって製造してもよい。個々の別個のしきい値電圧レベルVt1-nは、ビット数が多状態メモリセルに蓄積することができるデータの量を表わす状態で、1セットのデータビットの値に一致する。したがって、バイナリデータのマルチビットは、同じメモリセル内に蓄積することができる。
【0070】
多状態メモリセルに蓄積することができる各バイナリデータ値は、しきい値電圧値または多状態メモリセルが電流を導く値の範囲に相当する。多状態メモリセルのレベルを明確な方法でプログラムまたは消去することができるように、多状態メモリセルの多重しきい値電圧レベルは、十分な量で互いに分離される。メモリセルにプログラムされたデータとセルのしきい値電圧レベルとの特定の関係は、多状態メモリセルに採用されたデータ符号化スキームに依存する。
【0071】
多状態メモリセルをプログラムする際に、プログラミング電圧が十分な時間印加されて、電荷蓄積層に十分な電荷を蓄積し、多状態メモリセルのしきい値電圧を所望レベルに移動する。このレベルは、多状態メモリセルの状態を表し、多状態メモリセルにプログラムされたデータの符号化に対応する。
様々な例示的な実施形態によれば、多状態メモリセル/素子についての多重しきい値電圧レベルは、電気的に絶縁されたナノ粒子(図8に示すなどの)または例えば図7に示す接触または非接触金属(または、シリコン)層によって、電荷蓄積層204内に設けられてもよい。
【0072】
マルチビットメモリセルの他の実施形態では、例えば、その全体が本願明細書において参照により援用されている米国特許第5,768,192号(特許文献8)に記載されているように、電荷は、素子のソース領域およびドレイン領域の近くのメモリセルの対辺上の2つの物理的に異なる領域、非導電性電荷トラップ層(例えば、窒化物層)内に蓄積される。セル内で対称で交換可能なソース領域およびドレイン領域を成長させることによって、各領域がメモリアレイおよび各セルに直接マッピングされた1ビットの情報を物理的に表し、それによって2ビットの情報を含む状態で、2つの非対話型の物理的に異なる電荷蓄積領域が作成される。電荷が電荷トラップ材料内に非対称的にトラップされ、ゲートのしきい値電圧が所定のレベルに達するまで電荷が注入されるように、セルのプログラミングは、十分な時間、ホットエレクトロン注入を利用してゲート内で電荷トラップ材料に電荷を注入することを含む順方向に行なわれる。セルは、次いで、それが、プログラムされた逆方向に読み出される。このタイプのマルチビットメモリセルも、例えば、その全体が本願明細書において参照により援用されている米国公開特許出願第2004/0130941号(特許文献12)に記載されているように、電荷蓄積媒体として個別の金属ナノ結晶を使用して電荷蓄積層メモリ素子に拡張することができる。
【0073】
本発明者らは、コロイド金属ナノ結晶(例えば、米国特許第6,586,785号(特許文献5)および米国特許出願第11/147,670号(特許文献6)および第11/495,188号(特許文献7))を使用して、前述したような非対称電荷蓄積を使用するマルチビット蓄積を達成することができることがさらに分かった。そのようなコロイド金属ドット(例えば、PVDまたはCVDを使用する他の蒸着されたナノ結晶を覆って)のサイズおよび均一性をより厳しく制御すると、素子のソースおよび/またはドレインの近くのナノ結晶のほんの一部を選択的に帯電して電荷非対称を生成する場合、隣接ドット間で水平電荷伝導を最小限にすることによって広げられたしきい値への要件を緩和する利点を有する。
【0074】
本願明細書に記載された装置および方法の使用の重要な特徴は、装置および方法が、例えば、本願明細書に記載されたような多状態メモリを生成するための従来の技術のいずれかを使用する単一素子において、マルチビットの信頼できる蓄積を可能にするということである。マルチレベルアプローチなどの前述した方法によって達成されたマルチビット蓄積を使用する従来のフラッシュメモリは、しきい値拡大の制御における厳格な要件を受ける。しかし、この例示的な実施形態は、大きなプログラム/消去ウィンドウ(例えば、8ボルト以上、または12ボルト以上のオーダーで)、向上したプログラミング/消去速度および良好な電荷保持をもたらすことによって、従来のフラッシュメモリ素子の制限の多くを克服することができる。これは、明白な方法で多状態メモリセルのレベルをプログラムまたは消去することができるように、様々なしきい値電圧状態間で互いからのより大きな分離を可能とする。
【0075】
さらにこの実施形態も、例えば、電荷蓄積層内の2つの異なる各蓄積位置に電荷を蓄積し、さらに、例えば前述したような多重電圧しきい値レベルを使用する2つの各位置に異なる量または電荷状態を蓄積する能力を加えることによって、セル当たり3ビット以上(例えば、4)などのマルチビットの蓄積を可能とする。電荷蓄積層は、前述したように、例えば、ナノ結晶層または非導電性窒化物層であってもよい。各位置に4つの異なる多量の電荷を蓄積することによって、メモリ素子は、それによって、セル当たり4ビット相当をもたらす4×4=16の電荷の異なる組み合わせを蓄積することができる。電荷保持を危うくすることなく、本願明細書に記載された教示によってもたらされるプログラム/消去ウィンドウの向上は、さらに、蓄積媒体での電荷の注入および検知のより大きな柔軟性およびしきい値拡大への緩和された要件をもたらすことによって、マルチビット蓄積能力を可能にする。
【0076】
本願明細書に記載された例示的な実施形態は、周知の半導体製造技術によって組み立てられてもよい。図20は、メモリ素子などの電子素子を形成するための例示的な手順をもたらすフローチャート2000を示す。フローチャート2000は、例示を目的としてもたらされるが、限定を意図しない。さらなる構造的で使用可能な実施形態は、以下の考察に基づいて関連技術の熟練者に明らかとなる。フローチャート2000の手順は、必ずしも示された順に従う必要はない。
【0077】
フローチャート2000は、基板2002内のソース領域の形成から開始する。例えば、図1に示すように、ソース領域112は、基板102内に形成されてもよい。ソース領域112は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、例示的な実施形態では、ソースコンタクト104は、従来の蒸着技術または他の技術によってソース領域112上に形成されてもよい。
【0078】
次に、ドレイン領域は、基板2004内に形成されてもよい。例えば、図1に示すように、ドレイン領域116は、基板102内に形成されてもよい。ドレイン領域116は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、1つの実施形態では、ドレインコンタクト106は、従来の蒸着技術または他の技術によってドレイン領域116上に形成されてもよい。
【0079】
トンネル誘電体層は、基板2006上に形成されてもよい。例えば、図2、6に示すように、トンネル誘電体層202は、基板102のチャンネル領域114上に形成されてもよい。トンネル誘電体層202は、従来の酸化物成長技術または他の技術によって形成されてもよい。
電荷蓄積層は、トンネル誘電体層2008上に形成されてもよい。例えば、図2、6に示すように、トンネル誘電体層202を覆って電荷蓄積層204が形成されてもよい。例示的な実施形態では、トンネル誘電体層202上に電荷蓄積層204が直接形成される。他の実施形態では、図3に示すバリア層302などの、トンネル誘電体層202上に形成された中間層上に電荷蓄積層204が形成されている。
【0080】
電荷蓄積層204は、例えばさらに前述した、金属または半導体材料層(連続または非連続)または粒子の層であってもよい。電荷蓄積層204は、物理的気相成長法(PVD)、化学気相蒸着法(CVD)、電気化学気相蒸着(ECD)、分子線エピタキシ(MBE)、原子層成長法(ALD)または本願明細書の他の場所に記載されるか、またはそうでなければ公知の他の技術などの蒸着技術によって形成されてもよい。
【0081】
電荷ブロック層は電荷蓄積層2010上に形成されてもよい。例えば、図2、6に示すように、電荷ブロック層206は、電荷蓄積層204を覆って形成されている。電荷ブロック層206は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。1つの例示的な実施形態において、前述したように、電荷ブロック層206はドープされてもよい。さらに、他の例示的な実施形態において、前述したように、電荷ブロック層206は傾斜を有するように、または多数の層を有するように形成されてもよい。
【0082】
原子層成長法は、組成傾斜または多数の層を含む電荷ブロック層206を形成するために特に適切であり得る。例えば、電荷ブロック層206の厚さにわたって濃度が変化する成分を有する誘電体材料から構成される電荷ブロック層206を形成するために、誘電体材料の1つ以上の第1の単分子層が、第1の化学構造の第1の前駆体を使用して蒸着されてもよく、次いで、誘電体材料の1つ以上の第2の単分子層が、第2の化学構造の第2の前駆体を使用して蒸着されてもよく、次いで、誘電体材料の1つ以上の第3の単分子層が、第3の化学構造の第3の前駆体を使用して蒸着されてもよい。言いかえれば、1つ以上の単分子層の連続蒸着は、組成傾斜または多数の層のいずれかを含む電荷ブロック層206を形成するために異なる前駆体を使用して実行されてもよい。また、均一組成の電荷ブロック層206が最初に蒸着されてもよく、次いで、急速加熱アニール(RTA)が組成的に段階的な層の効果を達成するために使用されてもよいことが想定される。
【0083】
制御誘電体層は、電荷ブロック層2012上に形成されてもよい。例えば、図2、6に示すように、制御誘電体層208は、電荷ブロック層206を覆って形成されている。制御誘電体層208は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。
【0084】
第2の電荷ブロック層は、制御誘電体層2014を覆って形成されてもよい。図6に示すように、第2の電荷ブロック層402は、制御誘電体層208を覆って形成されている。第2の電荷ブロック層402は、原子層成長法などの、本願明細書の他の場所に記載されるか、またはそうでなければ公知の任意の蒸着技術によって形成されてもよい。1つの実施形態では、第1の電荷ブロック層206と同様の方法で、第2の電荷ブロック層402がドープされてもよい。さらに、1つの実施形態では、第1の電荷ブロック層206と同様の方法で、第2の電荷ブロック層402は傾斜して、または多数の層を有するように形成されてもよい。
【0085】
第2の電荷ブロック層402は、すべての実施形態において必ずしも形成されない。例えば、図2は、第2の電荷ブロック層を含まないゲートスタック120を示す。他の実施例において、図11に示すように、ゲートスタック120は、制御誘電体層208上に電荷ブロック層206を含んでいてもよく、第2の電荷ブロック層は形成されなくてもよい。
コントロールゲートはゲートスタック2016を覆って形成されてもよい。例えば、図2に示すように、ゲートコンタクト118は、ゲートスタック120の制御誘電体層208を覆って形成されている。図6に示すように、ゲートコンタクト118は、ゲートスタック120’’の第2の電荷ブロック層402を覆って形成されている。ゲートコンタクト118は、従来の蒸着技術または他の技術によってゲートスタック120、120’’上に形成されてもよい。
【0086】
単一または多状態(例えば、2、3または4ビット)操作用の実行可能性で、増大された電荷保持、向上されたメモリプログラム/消去ウィンドウ、改善された信頼性および安定性を含めて、向上された特性を有するメモリ素子などの改善された電子素子用の方法、システムおよび装置が、本願明細書に記載されている。
不揮発性メモリ素子内の2層または3層制御誘電体などの多層制御誘電体を使用することが開示されている。多層制御誘電体は、酸化アルミニウム(Al2 O3 )、酸化ハフニウム(HfO2 )などの高k誘電体材料の組み合わせ、および/または酸化ハフニウムアルミニウム(HfAlOx )のハイブリッド膜を含んでいてもよく、式中、xは、正の整数、例えば、1、2、3、4などである。
【0087】
メモリ素子用の2層制御誘電体層は、例えば、Al2 O3 の制御誘電体層、およびHfO2 (またはHf1-x Alx Oy 、式中、xは0〜1の正数で、yは正数であり、例えば、HfAlO3 である)、の電荷ブロック層を含めて説明されている。HfO2 の層は、メモリ素子のプログラミング操作中に、効率的な電荷ブロック層をもたらして、電荷蓄積層からコントロールゲートへの電子電流フローをブロックすることができる。
例えば、Al2 O3 の制御誘電体層および制御誘電体層とコントロールゲートとの間のHfO2 などのハフニウム含有化合物層を含むメモリ素子用の2層制御誘電体層が、開示されている。HfO2 の層は、大きな過度の消去電圧をもたらす可能性がある消去操作の間、メモリ素子のコントロールゲートからトンネル電流を抑制することができる。
例えば、Al2 O3 の制御誘電体層および制御誘電体と電荷蓄積層との間のHfO2 などのハフニウム含有化合物層を含むメモリ素子用の2層制御誘電体層が開示されている。HfO2 の層は、操作プログラミング中に、メモリ素子の電荷蓄積層からコントロールゲートへのトンネル電流を抑制することができる。
【0088】
メモリ素子用の3層制御誘電体層も記載されている。例えば、3層制御誘電体層は、素子の電荷蓄積層に隣接するHfO2 (またはHf1-x Alx Oy 、式中、xは0〜1の正数、yは正数であり、例えば、HfAlO3 である)などのハフニウム含有化合物の第1の層と、メモリ素子のコントロールゲートに隣接するHfO2 などのハフニウム含有化合物の第2の層と、HfO2 の第1の層と第2の層との間のAl2 O3 の層と、を含んでいてもよい。HfO2 の第2の層は、メモリ素子の消去操作中に、コントロールゲートから電荷蓄積層への電子電流をブロックすることができる。
【0089】
電荷ブロック層の単一層または2重層の厚さは、電流フローを効率的にブロックしながら、非常に薄くすることができる。例えば、1つの実施形態では、その厚さは、約10nm未満、例えば、約5nm未満、例えば、約4nm未満である。他の例示的な実施形態では、その厚さは約2nm未満である。好ましくは、その厚さは約0.1nmより大きい。
【0090】
そのような2層制御誘電体または3層制御誘電体を使用すると、良好な電荷保持およびプログラミング/消去速度をもたらしながら、非常に大きなプログラム/消去ウィンドウ(例えば、少なくとも8ボルト以上のオーダーで、例えば、約9ボルト、例えば、約10ボルト、例えば、約11ボルト、例えば、約12ボルト以上)を達成する予期しない結果をもたらすことができ、これは、より小さなノードサイズに対するスケーリングで、信頼性の高いマルチビット/セルメモリ素子を作製する際に重要である。さらに、電荷ブロック層は、プログラミング、消去、読み出し操作の間、制御誘電体を流れる電流の量を劇的に低減することができ、操作電圧において著しいドリフトを起こさずに多数のプログラム/消去サイクルに耐えることができるフラッシュメモリ素子を可能にする。
例示的な実施形態では、例えば、Gd2 O3 、Yb2 O3 、Dy2 O3 、Nb2 O5 、Y2 O3 、La2 O3 、ZrO2 、TiO2 、Ta2 O5 、SrTiO3 、Bax Sr1-x TiO3 、Zrx Si1-x Oy 、Hfx Si1-x Oy 、Hfx Si1-x O2-y Ny 、Alx Zr1-x O2 またはPr2 Oなどの様々な高k誘電体材料が電荷ブロック層に使用されてもよい。
【0091】
電荷ブロック層の厚さにわたって組成傾斜を含む電荷ブロック層も本願明細書に記載されている。例えば、電荷ブロック層は、誘電体材料から形成されてもよく、誘電体材料の少なくとも1つの成分の量は、電荷ブロック層の厚さにわたって変化してもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。例示的な実施形態によれば、組成傾斜を有する電荷ブロック層は、例えば、Hfx Al1-x Oy 、Hfx Si1-x Oy 、Zrx Si1-x Oy 、Bax Sr1-x TiOy 、Alx Zr1-x Oy などの多成分酸化物から形成されていてもよい。多成分酸化物は、例示的な実施形態によれば、窒素(例えば、Hfx Si1-x O2-y Ny )を含んでいてもよい。組成傾斜を有する電荷ブロック層は、電荷蓄積層と制御誘電体層との間、または制御誘電体層とメモリ素子のゲートコンタクトとの間に配置されていてもよい。いくつかの例示的な実施形態によれば、ゲートスタックは、第1の電荷ブロック層および第2の電荷ブロック層の両方を含んでいてもよい。1つまたは両方の電荷ブロック層は、本願明細書に記載されたように組成傾斜を有していてもよい。
【0092】
結論
本発明の様々な実施形態を前述したが、当然のことながら、これらは例示のみの目的で提示されるものであり限定ではない。当該技術分野の当業者にとっては、本発明の精神および範囲を逸脱することなく、形状および細部において種々の変更をなし得ることは自明である。したがって、本発明の広さおよび範囲は、前述したいずれの例示の実施形態によっても限定されず、後述する特許請求の範囲およびその均等物によってのみ規定されるものである。
【特許請求の範囲】
【請求項1】
メモリ素子のゲートスタックであって、
誘電体層上の電荷蓄積層と、
前記電荷蓄積層上の第1の誘電体層と、
前記第1の誘電体層上の高k誘電体材料を含む第2の誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項2】
請求項1記載のゲートスタックにおいて、
前記電荷蓄積層は、局部性電荷蓄積層を備えるゲートスタック。
【請求項3】
請求項2記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、複数のナノ結晶を含むゲートスタック。
【請求項4】
請求項2記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、窒化物層を備えるゲートスタック。
【請求項5】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、前記第1の誘電体層の誘電率より高い誘電率を有するゲートスタック。
【請求項6】
請求項5記載のゲートスタックにおいて、
前記第1の誘電体層の厚さは、約15nm以下であり、前記第2の誘電体層の厚さは、約10nm以下であるゲートスタック。
【請求項7】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、ハフニウムを含むゲートスタック。
【請求項8】
請求項7記載のゲートスタックにおいて、
前記第2の誘電体層は、HfO2 、HfAlO3 、HfSiO2 、Hf1-x Alx Oy 、Hf1-x Six Oy 、Hf1-x Six O2-y Ny から構成される群から選択されたハフニウム含有化合物を含み、式中、xは0〜1の正数であり、yは正数であるゲートスタック。
【請求項9】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層は、Al2 O3 を含み、前記第2の誘電体層は、HfO2 を含むゲートスタック。
【請求項10】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層は、SiO2 を含み、前記第2の誘電体層は、HfO2 を含むゲートスタック。
【請求項11】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層の誘電体材料の少なくとも第1の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。
【請求項12】
請求項11記載のゲートスタックにおいて、
前記誘電体材料は、第1の成分と第2の成分とを含み、前記第1の成分と前記第2の成分との比は、前記第2の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。
【請求項13】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、複数の層を備えるゲートスタック。
【請求項14】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層に隣接する第3の誘電体層をさらに備え、
前記第1の誘電体層は、前記第2の誘電体層と前記第3の誘電体層との間に配置されるゲートスタック。
【請求項15】
請求項14記載のゲートスタックにおいて、
前記第3の誘電体層の誘電率は、前記第1の誘電体層の誘電率より大きいゲートスタック。
【請求項16】
請求項14記載のゲートスタックにおいて、
前記第3の誘電体層は、前記第1の誘電体層と前記電荷蓄積層との間に配置されるゲートスタック。
【請求項17】
請求項16記載のゲートスタックにおいて、
前記第3の誘電体層は、ハフニウムを含むゲートスタック。
【請求項18】
請求項17記載のゲートスタックにおいて、
前記第3の誘電体層は、HfO2 、HfAlO3 、HfSiO2 、Hf1-x Alx Oy 、Hf1-x Six Oy 、Hf1-x Six O2-y Ny から構成される群から選択されたハフニウム含有化合物を含み、式中、xは0〜1の正数、yは正数であるゲートスタック。
【請求項19】
請求項16記載のゲートスタックにおいて、
前記電荷蓄積層は、複数のナノ結晶を含むゲートスタック。
【請求項20】
請求項16記載のゲートスタックにおいて、
前記メモリ素子は、約8ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。
【請求項21】
請求項20記載のゲートスタックにおいて、
前記メモリ素子は、約9ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。
【請求項22】
請求項21記載のゲートスタックにおいて、
前記メモリ素子は、約10ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。
【請求項23】
請求項16記載のゲートスタックにおいて、
前記第1の誘電体層は、Al2 O3 を含み、前記第2の誘電体層および前記第3の誘電体層は、HfO2 を含むゲートスタック。
【請求項24】
請求項16記載のゲートスタックにおいて、
前記第1の誘電体層は、SiO2 を含み、前記第2の誘電体層および前記第3の誘電体層は、HfO2 を含むゲートスタック。
【請求項25】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、前記第1の誘電体層と前記メモリ素子のゲートコンタクトとの間に配置されるゲートスタック。
【請求項26】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層の厚さは、前記第2の誘電体層の厚さの約200%以下であるゲートスタック。
【請求項27】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層を通るトンネル電流は、SiO2 における2.5×107 V/cmの電界強度と等しい電界強度で約10-4A/cm2 未満であるゲートスタック。
【請求項28】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層上の金属を含むゲートコンタクトをさらに備えるゲートスタック。
【請求項29】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、ハフニウム含有化合物を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項30】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する誘電体材料を含む誘電体層であって、前記誘電体材料の少なくとも第1の成分の量は、前記誘電体層の厚さにわたって所定の方法で変化するものである誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項31】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の、厚さが約5nm以下である電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項32】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を備える電荷ブロック層と、を備え、
前記制御誘電体層の厚さは、前記電荷ブロック層の厚さの約200%以下であるメモリ素子のゲートスタック。
【請求項33】
メモリ素子であって、
ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、基板上のゲートスタックであって、
前記コントロールゲートに隣接する第1の誘電体層と、
前記第1の誘電体層とトンネル誘電体層との間の電荷蓄積層と、
前記第1の誘電体層に隣接する誘電体材料を含む第2の誘電体層であって、前記誘電体材料の少なくとも第1の成分の量は、前記第2の誘電体層の厚さにわたって所定の方法で変化するものである第2の誘電体層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項34】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、SiO2 を含む制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する高k誘電体材料を含む高k誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項35】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
第1の誘電率を有する第1の誘電体材料を含む前記電荷蓄積層に隣接する第1の誘電体層と、
第2の誘電率を有する第2の誘電体材料を含む第1の誘電体層に隣接する第2の誘電体層と、
第3の誘電率を有する第3の誘電体材料を含む前記第2の誘電体層に隣接する第3の誘電体層と、を備え、
前記第1の誘電率および前記第3の誘電率は、前記第2の誘電率より大きいメモリ素子のゲートスタック。
【請求項36】
メモリ素子用のゲートスタックを作製する方法であって、
トンネル誘電体層上に電荷蓄積層を形成するステップと、
電荷蓄積層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に誘電体材料を含む電荷ブロック層を形成し、前記電荷ブロック層の厚さにわたって前記誘電体材料の少なくとも第1の成分の量を変化させるステップと、
を含む方法。
【請求項37】
メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域上のトンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
前記電荷ブロック層上のコントロールゲートと、
を備えるメモリ素子。
【請求項38】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項39】
メモリ素子を形成する方法であって、
基板上にトンネル誘電体層を形成するステップと、
前記トンネル誘電体層上に窒化物層を形成するステップと、
前記窒化物層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に電荷ブロック層を形成するステップと、
前記電荷ブロック層上にコントロールゲートを形成するステップと、
を含む方法。
【請求項40】
フラッシュメモリ素子のメモリセルであって、
電荷蓄積層と、
前記電荷蓄積層に隣接する第1の誘電体層と、
前記第1の誘電体層に隣接する第2の誘電体層と、を備え、
前記メモリセルが、約8ボルトより大きいプログラム/消去ウィンドウを有するフラッシュメモリ素子のメモリセル。
【請求項41】
メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと前記制御誘電体層との間の電荷ブロック層と、
前記制御誘電体層とトンネル誘電体層との間の電荷蓄積層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項42】
メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと誘電体層との間のハフニウム含有化合物を含む層と、
前記誘電体層と第2の誘電体層との間の窒化物層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項43】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
制御誘電体層に隣接する電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項44】
マルチビットメモリセル用のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
前記制御誘電体層に隣接する電荷ブロック層と、を備え、
少なくとも2つの物理的に異なる電荷蓄積領域内の窒化物層内に電荷が蓄積されるマルチビットメモリセル用のゲートスタック。
【請求項45】
メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と、前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域に隣接する基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、
前記制御誘電体層を覆うコントロールゲートと、
を備えるメモリ素子。
【請求項46】
メモリ素子のゲートスタックであって、
メモリ素子の基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、を備え、
コントロールゲートは、前記制御誘電体層を覆うメモリ素子のゲートスタック。
【請求項47】
メモリ素子を形成する方法であって、
基板を覆ってトンネル誘電体層を形成するステップと、
前記トンネル誘電体層を覆って電荷蓄積層を形成するステップと、
前記電荷蓄積層を覆って電荷ブロック層を形成するステップと、
前記電荷ブロック層を覆って制御誘電体層を形成するステップと、
前記制御誘電体層を覆ってコントロールゲートを形成するステップと、
を含む方法。
【請求項1】
メモリ素子のゲートスタックであって、
誘電体層上の電荷蓄積層と、
前記電荷蓄積層上の第1の誘電体層と、
前記第1の誘電体層上の高k誘電体材料を含む第2の誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項2】
請求項1記載のゲートスタックにおいて、
前記電荷蓄積層は、局部性電荷蓄積層を備えるゲートスタック。
【請求項3】
請求項2記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、複数のナノ結晶を含むゲートスタック。
【請求項4】
請求項2記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、窒化物層を備えるゲートスタック。
【請求項5】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、前記第1の誘電体層の誘電率より高い誘電率を有するゲートスタック。
【請求項6】
請求項5記載のゲートスタックにおいて、
前記第1の誘電体層の厚さは、約15nm以下であり、前記第2の誘電体層の厚さは、約10nm以下であるゲートスタック。
【請求項7】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、ハフニウムを含むゲートスタック。
【請求項8】
請求項7記載のゲートスタックにおいて、
前記第2の誘電体層は、HfO2 、HfAlO3 、HfSiO2 、Hf1-x Alx Oy 、Hf1-x Six Oy 、Hf1-x Six O2-y Ny から構成される群から選択されたハフニウム含有化合物を含み、式中、xは0〜1の正数であり、yは正数であるゲートスタック。
【請求項9】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層は、Al2 O3 を含み、前記第2の誘電体層は、HfO2 を含むゲートスタック。
【請求項10】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層は、SiO2 を含み、前記第2の誘電体層は、HfO2 を含むゲートスタック。
【請求項11】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層の誘電体材料の少なくとも第1の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。
【請求項12】
請求項11記載のゲートスタックにおいて、
前記誘電体材料は、第1の成分と第2の成分とを含み、前記第1の成分と前記第2の成分との比は、前記第2の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。
【請求項13】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、複数の層を備えるゲートスタック。
【請求項14】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層に隣接する第3の誘電体層をさらに備え、
前記第1の誘電体層は、前記第2の誘電体層と前記第3の誘電体層との間に配置されるゲートスタック。
【請求項15】
請求項14記載のゲートスタックにおいて、
前記第3の誘電体層の誘電率は、前記第1の誘電体層の誘電率より大きいゲートスタック。
【請求項16】
請求項14記載のゲートスタックにおいて、
前記第3の誘電体層は、前記第1の誘電体層と前記電荷蓄積層との間に配置されるゲートスタック。
【請求項17】
請求項16記載のゲートスタックにおいて、
前記第3の誘電体層は、ハフニウムを含むゲートスタック。
【請求項18】
請求項17記載のゲートスタックにおいて、
前記第3の誘電体層は、HfO2 、HfAlO3 、HfSiO2 、Hf1-x Alx Oy 、Hf1-x Six Oy 、Hf1-x Six O2-y Ny から構成される群から選択されたハフニウム含有化合物を含み、式中、xは0〜1の正数、yは正数であるゲートスタック。
【請求項19】
請求項16記載のゲートスタックにおいて、
前記電荷蓄積層は、複数のナノ結晶を含むゲートスタック。
【請求項20】
請求項16記載のゲートスタックにおいて、
前記メモリ素子は、約8ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。
【請求項21】
請求項20記載のゲートスタックにおいて、
前記メモリ素子は、約9ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。
【請求項22】
請求項21記載のゲートスタックにおいて、
前記メモリ素子は、約10ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。
【請求項23】
請求項16記載のゲートスタックにおいて、
前記第1の誘電体層は、Al2 O3 を含み、前記第2の誘電体層および前記第3の誘電体層は、HfO2 を含むゲートスタック。
【請求項24】
請求項16記載のゲートスタックにおいて、
前記第1の誘電体層は、SiO2 を含み、前記第2の誘電体層および前記第3の誘電体層は、HfO2 を含むゲートスタック。
【請求項25】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、前記第1の誘電体層と前記メモリ素子のゲートコンタクトとの間に配置されるゲートスタック。
【請求項26】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層の厚さは、前記第2の誘電体層の厚さの約200%以下であるゲートスタック。
【請求項27】
請求項1記載のゲートスタックにおいて、
前記第1の誘電体層を通るトンネル電流は、SiO2 における2.5×107 V/cmの電界強度と等しい電界強度で約10-4A/cm2 未満であるゲートスタック。
【請求項28】
請求項1記載のゲートスタックにおいて、
前記第2の誘電体層上の金属を含むゲートコンタクトをさらに備えるゲートスタック。
【請求項29】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、ハフニウム含有化合物を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項30】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する誘電体材料を含む誘電体層であって、前記誘電体材料の少なくとも第1の成分の量は、前記誘電体層の厚さにわたって所定の方法で変化するものである誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項31】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の、厚さが約5nm以下である電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項32】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を備える電荷ブロック層と、を備え、
前記制御誘電体層の厚さは、前記電荷ブロック層の厚さの約200%以下であるメモリ素子のゲートスタック。
【請求項33】
メモリ素子であって、
ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、基板上のゲートスタックであって、
前記コントロールゲートに隣接する第1の誘電体層と、
前記第1の誘電体層とトンネル誘電体層との間の電荷蓄積層と、
前記第1の誘電体層に隣接する誘電体材料を含む第2の誘電体層であって、前記誘電体材料の少なくとも第1の成分の量は、前記第2の誘電体層の厚さにわたって所定の方法で変化するものである第2の誘電体層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項34】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、SiO2 を含む制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する高k誘電体材料を含む高k誘電体層と、
を備えるメモリ素子のゲートスタック。
【請求項35】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
第1の誘電率を有する第1の誘電体材料を含む前記電荷蓄積層に隣接する第1の誘電体層と、
第2の誘電率を有する第2の誘電体材料を含む第1の誘電体層に隣接する第2の誘電体層と、
第3の誘電率を有する第3の誘電体材料を含む前記第2の誘電体層に隣接する第3の誘電体層と、を備え、
前記第1の誘電率および前記第3の誘電率は、前記第2の誘電率より大きいメモリ素子のゲートスタック。
【請求項36】
メモリ素子用のゲートスタックを作製する方法であって、
トンネル誘電体層上に電荷蓄積層を形成するステップと、
電荷蓄積層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に誘電体材料を含む電荷ブロック層を形成し、前記電荷ブロック層の厚さにわたって前記誘電体材料の少なくとも第1の成分の量を変化させるステップと、
を含む方法。
【請求項37】
メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域上のトンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
前記電荷ブロック層上のコントロールゲートと、
を備えるメモリ素子。
【請求項38】
メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項39】
メモリ素子を形成する方法であって、
基板上にトンネル誘電体層を形成するステップと、
前記トンネル誘電体層上に窒化物層を形成するステップと、
前記窒化物層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に電荷ブロック層を形成するステップと、
前記電荷ブロック層上にコントロールゲートを形成するステップと、
を含む方法。
【請求項40】
フラッシュメモリ素子のメモリセルであって、
電荷蓄積層と、
前記電荷蓄積層に隣接する第1の誘電体層と、
前記第1の誘電体層に隣接する第2の誘電体層と、を備え、
前記メモリセルが、約8ボルトより大きいプログラム/消去ウィンドウを有するフラッシュメモリ素子のメモリセル。
【請求項41】
メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと前記制御誘電体層との間の電荷ブロック層と、
前記制御誘電体層とトンネル誘電体層との間の電荷蓄積層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項42】
メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと誘電体層との間のハフニウム含有化合物を含む層と、
前記誘電体層と第2の誘電体層との間の窒化物層と、を備えるゲートスタックと、
を備えるメモリ素子。
【請求項43】
メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
制御誘電体層に隣接する電荷ブロック層と、
を備えるメモリ素子のゲートスタック。
【請求項44】
マルチビットメモリセル用のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
前記制御誘電体層に隣接する電荷ブロック層と、を備え、
少なくとも2つの物理的に異なる電荷蓄積領域内の窒化物層内に電荷が蓄積されるマルチビットメモリセル用のゲートスタック。
【請求項45】
メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と、前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域に隣接する基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、
前記制御誘電体層を覆うコントロールゲートと、
を備えるメモリ素子。
【請求項46】
メモリ素子のゲートスタックであって、
メモリ素子の基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、を備え、
コントロールゲートは、前記制御誘電体層を覆うメモリ素子のゲートスタック。
【請求項47】
メモリ素子を形成する方法であって、
基板を覆ってトンネル誘電体層を形成するステップと、
前記トンネル誘電体層を覆って電荷蓄積層を形成するステップと、
前記電荷蓄積層を覆って電荷ブロック層を形成するステップと、
前記電荷ブロック層を覆って制御誘電体層を形成するステップと、
前記制御誘電体層を覆ってコントロールゲートを形成するステップと、
を含む方法。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図17A】
【図17B】
【図17C】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図20】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図11D】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図17A】
【図17B】
【図17C】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図20】
【公表番号】特表2010−531048(P2010−531048A)
【公表日】平成22年9月16日(2010.9.16)
【国際特許分類】
【出願番号】特願2009−543077(P2009−543077)
【出願日】平成19年12月12日(2007.12.12)
【国際出願番号】PCT/US2007/087167
【国際公開番号】WO2008/079684
【国際公開日】平成20年7月3日(2008.7.3)
【出願人】(504327085)ナノシス・インコーポレイテッド (24)
【氏名又は名称原語表記】Nanosys, Inc.
【Fターム(参考)】
【公表日】平成22年9月16日(2010.9.16)
【国際特許分類】
【出願日】平成19年12月12日(2007.12.12)
【国際出願番号】PCT/US2007/087167
【国際公開番号】WO2008/079684
【国際公開日】平成20年7月3日(2008.7.3)
【出願人】(504327085)ナノシス・インコーポレイテッド (24)
【氏名又は名称原語表記】Nanosys, Inc.
【Fターム(参考)】
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