電源回路及び表示装置
【課題】隣接する端子間にかかる電位差を最小にして、端子の腐蝕を防止し信頼性を向上
させた電源回路を提供する。
【解決手段】電源回路は直列接続された第１及び第２の電荷転送トランジスタＴ１，Ｔ２
、直列接続された第３及び第４の電荷転送トランジスタＴ３，Ｔ４を備える。Ｔ１とＴ２
の接続ノードに端子Ｐ１が接続されている。Ｔ３とＴ４の接続ノードに端子Ｐ２が接続さ
れている。Ｔ２とＴ４のドレインに端子Ｐ３が接続されている。端子Ｐ４にはクロックＤ
ＤＣＬＫが印加される。端子Ｐ５にはクロックＢＤＤＣＬＫが印加される。端子Ｐ１，Ｐ
５の間にフライングコンデンサＣ１が接続され、端子Ｐ２，Ｐ４の間にフライングコンデ
ンサＣ２が接続される。Ｔ１とＴ３のソースには電源電位ＶＤＤが印加される。端子Ｐ１
〜Ｐ５は端子Ｐ１，Ｐ３，Ｐ２，Ｐ４，Ｐ５の順番で配置される。これにより、端子Ｐ１
〜Ｐ５の腐蝕を防止し信頼性を向上させることができる。
させた電源回路を提供する。
【解決手段】電源回路は直列接続された第１及び第２の電荷転送トランジスタＴ１，Ｔ２
、直列接続された第３及び第４の電荷転送トランジスタＴ３，Ｔ４を備える。Ｔ１とＴ２
の接続ノードに端子Ｐ１が接続されている。Ｔ３とＴ４の接続ノードに端子Ｐ２が接続さ
れている。Ｔ２とＴ４のドレインに端子Ｐ３が接続されている。端子Ｐ４にはクロックＤ
ＤＣＬＫが印加される。端子Ｐ５にはクロックＢＤＤＣＬＫが印加される。端子Ｐ１，Ｐ
５の間にフライングコンデンサＣ１が接続され、端子Ｐ２，Ｐ４の間にフライングコンデ
ンサＣ２が接続される。Ｔ１とＴ３のソースには電源電位ＶＤＤが印加される。端子Ｐ１
〜Ｐ５は端子Ｐ１，Ｐ３，Ｐ２，Ｐ４，Ｐ５の順番で配置される。これにより、端子Ｐ１
〜Ｐ５の腐蝕を防止し信頼性を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路及びその電源回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）プロセスにより製造され
るアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、
液晶パネルのガラス基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成
する電源回路が形成されていた。
【０００３】
この電源回路には、入力電位である正の電源電位ＶＤＤを２倍して正の出力電位２ＶＤ
Ｄを発生するチャージポンプ方式の正電源発生回路と、正の電源電位ＶＤＤを−１倍した
負の出力電位−ＶＤＤを発生するチャージポンプ方式の負電源発生回路がある。
【０００４】
この正電源発生回路、負電源発生回路は、直列接続された複数の電荷転送トランジスタ
と、電荷転送トランジスタの接続ノードに結合されたフライングコンデンサを備える。そ
して、電荷転送トランジスタをスイッチングさせることで、電荷転送トランジスタを介し
て入力側から出力側へ電荷を転送する。
【０００５】
前記フライングコンデンサは、液晶パネルのガラス基板に外付けされるため、ガラス基
板上には、フライングコンデンサの接続用の端子、出力電位を印加するための端子などの
複数の金属端子が設けられている。
【０００６】
この種の電源回路をガラス基板上に内蔵したアクティブマトリクス型液晶表示装置は特
許文献１に記載されている。
【特許文献１】特開２００４−１４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の電源回路においては、前記端子の間に高電界が発生し、この高電
界のために金属からなる端子の腐蝕が発生しやすくなるという信頼性上の問題があった。
【課題を解決するための手段】
【０００８】
そこで、本発明の電源回路は、直列接続された第１及び第２の電荷転送トランジスタと
、直列接続された第３及び第４の電荷転送トランジスタと、前記第１及び第２の電荷転送
トランジスタの接続ノードに接続された第１の端子と、前記第３及び第４の電荷転送トラ
ンジスタの接続ノードに接続された第２の端子と、前記第２及び第４の電荷転送トランジ
スタのドレインが接続された第３の端子と、第１のクロックが印加される第４の端子と、
前記第１のクロックを反転した第２のクロックが印加される第５の端子と、前記第１の端
子と前記第５の端子の間に接続された第１のフライングコンデンサと、前記第２の端子と
前記第４の端子の間に接続された第２のフライングコンデンサと、を備え、前記第１及び
第３の電荷転送トランジスタのソースに入力電位が印加され、前記第３の端子から前記入
力電位を２倍又は−１倍に変換した出力電位が得られる電源回路であって、前記第１乃至
第５の端子は、各端子間の最大の電位差が前記第１のクロックの振幅以下になるように配
置されていることを特徴とする。
【発明の効果】
【０００９】
本発明の電源回路によれば、隣接する端子間にかかる電位差を前記第１のクロックの振
幅以下にして、端子の腐蝕を防止し、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
［第１の実施形態］
以下、本発明の第１の実施形態について図面を参照しながら説明する。図１は、本実施
形態の電源回路の構成を示す図である。この電源回路は、正の入力電位ＶＤＤに基づいて
、正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１と、負の出力電位ＶＢＢ＝
−ＶＤＤを発生する負電源発生回路２とで構成されている。
【００１１】
ドライバーＩＣ３は、これらの回路に電源電位ＶＤＤ、接地電位ＶＳＳ、及び専用のク
ロックを作成して供給する。発生された出力電位ＶＰＰ＝２ＶＤＤ、ＶＢＢ＝−ＶＤＤは
画素領域の各画素に配置された画素ＴＦＴのオン・オフを制御する垂直走査信号を作成す
る垂直駆動回路にその電源電位として供給される。電源電位ＶＤＤ、接地電位ＶＳＳの値
は、特に限定されないが、例えば、ＶＤＤ＝＋５Ｖ、ＶＳＳ＝０Ｖである。
【００１２】
また、この電源回路は、低温ポリシリコンＴＦＴプロセス技術と液晶駆動に必要な回路
機能を集積するシステム・オン・グラス（ＳＯＧ）技術により、アクティブマトリクス型
液晶表示装置のガラス基板１００（液晶パネル）上に形成される。ガラス基板１００上に
は、電源回路とドライバーＩＣ３の他に、垂直駆動回路、水平駆動回路、これらの駆動回
路からの水平走査信号、垂直走査信号が供給される画素領域が形成されるが、図１におい
ては、電源回路とドライバーＩＣ３のみを示している。
【００１３】
［正電源発生回路の構成］
まず、正電源発生回路１の構成について図１を参照して説明する。Ｎチャネル型の電荷
転送トランジスタＴ１（本発明の「第１の電荷転送トランジスタ」の一例、以下、「Ｔ１
」と略称する）とＰチャネル型の電荷転送トランジスタＴ２（本発明の「第２の電荷転送
トランジスタ」の一例であり、以下、「Ｔ２」と略称する）が直列に接続されている。そ
れらのトランジスタの接続ノードには、フライングコンデンサＣ１（本発明の「第１のフ
ライングコンデンサ」の一例）の一方の端子が配線１１を介して接続されている。フライ
ングコンデンサＣ１はガラス基板１００の外に設けられた外付けコンデンサである。この
配線１１は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１（本発明の「
第１の端子）の一例）を介してフライングコンデンサＣ１の一方の端子に接続する配線で
ある。
【００１４】
また、Ｎチャネル型の電荷転送トランジスタＴ３（本発明の「第３の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ３」と略称する）とＰチャネル型の電荷転送トランジス
タＴ４（本発明の「第４の電荷転送トランジスタ」の一例であり、以下、「Ｔ４」と略称
する）が直列に接続されている。
【００１５】
それらのトランジスタの接続ノードには、フライングコンデンサＣ２（本発明の「第２
のフライングコンデンサ」の一例）の一方の端子が配線１２を介して接続されている。フ
ライングコンデンサＣ２もガラス基板１００の外に設けられた外付けコンデンサである。
配線１２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ２（本発明の「
第２の端子）の一例）を介してフライングコンデンサＣ２の一方の端子に接続する配線で
ある。
【００１６】
また、Ｔ１及びＴ２のゲート電極は、Ｔ３とＴ４の接続ノードに接続されている。Ｔ３
及びＴ４のゲート電極は、Ｔ１とＴ２の接続ノードに接続されている。
【００１７】
Ｔ１とＴ３のソースは互いに接続されて、共通ソースを形成している。この共通ソース
には、配線１４を介してドライバーＩＣ３から入力電位として正の電源電位ＶＤＤが印加
されている。Ｔ２とＴ４のドレインは互いに接続されて共通ドレイン（出力端）を形成し
ている。この共通ドレインは配線１３を介して出力コンデンサＣvppの一方の端子に接続
されている。出力コンデンサＣvppの他方の端子は接地されている。配線１３は、共通ド
レインからガラス基板１００上に設けられた端子Ｐ３（本発明の「第３の端子）の一例）
を介して出力コンデンサＣvppの一方の端子に接続する配線である。
【００１８】
また、フライングコンデンサＣ２の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４（本発明の「第４の端子）
の一例）を介して印加される。フライングコンデンサＣ１の他方の端子には、ドライバー
ＩＣ３からの反転クロックＢＤＤＣＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣ
ＬＫの反転クロック）が端子Ｐ５（本発明の「第５の端子）の一例）を介して印加される
。図１は、端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５の物理的な配置関係を示している。即ち、
図１の紙面上で左から右に、端子Ｐ１，Ｐ３，Ｐ２，Ｐ４，Ｐ５の順番で配置される。端
子Ｐ１〜Ｐ５はアルミニウム、アルミニウム合金等の金属で形成されている。
【００１９】
［負電源発生回路の構成］
次に、負電源発生回路２の構成について図１を参照して説明する。Ｐチャネル型の電荷
転送トランジスタＴ７（本発明の「第１の電荷転送トランジスタ」の一例であり、以下、
「Ｔ７」と略称する）とＮチャネル型の電荷転送トランジスタＴ８（本発明の「第２の電
荷転送トランジスタ」の一例であり、以下、「Ｔ８」と略称する）が直列に接続されてい
る。それらのトランジスタの接続ノードには、フライングコンデンサＣ４（本発明の「第
２のフライングコンデンサ」の一例）の一方の端子が配線２１を介して接続されている。
フライングコンデンサＣ４は外付けコンデンサである。配線２１は、前記接続ノードから
ガラス基板１００上に設けられた端子Ｐ６（本発明の「第２の端子」の一例）を介してフ
ライングコンデンサＣ４の一方の端子に接続する配線である。
【００２０】
また、Ｐチャネル型の電荷転送トランジスタＴ５（本発明の「第３の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ５」と略称する）とＮチャネル型の電荷転送トランジス
タＴ６（本発明の「第４の電荷転送トランジスタ」の一例であり、以下、「Ｔ６」と略称
する）が直列に接続され、それらのトランジスタの接続ノードには、フライングコンデン
サＣ３（本発明の「第１のフライングコンデンサ」の一例）の一方の端子が配線２２を介
して接続されている。
【００２１】
フライングコンデンサＣ３もガラス基板１００の外に設けられた外付けコンデンサであ
る。配線２２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ７（本発明
の「第１の端子」の一例）を介してフライングコンデンサＣ３の一方の端子に接続する配
線である。
【００２２】
また、Ｔ７及びＴ８のゲート電極は、Ｔ５とＴ６の接続ノードに接続され、Ｔ５及びＴ
６のゲート電極は、Ｔ７とＴ８の接続ノードに接続されている。
【００２３】
Ｔ５とＴ７のソースは互いに接続されて、共通ソースを形成している。この共通ソース
には、配線２４を介してドライバーＩＣ３から接地電位ＶＳＳが印加されている。
【００２４】
Ｔ６とＴ８のドレインは互いに接続されて共通ドレイン（出力端）を形成している。こ
の共通ドレインは配線２３を介して出力コンデンサＣvbbの一方の端子に接続されている
。出力コンデンサＣvbbの他方の端子は接地されている。配線２３は、共通ドレインから
ガラス基板１００上に設けられた端子Ｐ８（本発明の「第３の端子」の一例）を介して出
力コンデンサＣvbbの一方の端子に接続する配線である。
【００２５】
また、フライングコンデンサＣ４の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４（本発明の「第４の端子」
の一例）を介して印加される。フライングコンデンサＣ３の他方の端子には、ドライバー
ＩＣ３からの反転クロックＢＤＤＣＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣ
ＬＫの反転クロック）が端子Ｐ５（本発明の「第５の端子」の一例）を介して印加される
。図１は、端子Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の物理的な配置関係を示している。即ち、
図１の紙面上で左から右に、端子Ｐ４，Ｐ５，Ｐ７，Ｐ８，Ｐ６の順番で配置される。端
子Ｐ４〜Ｐ８はアルミニウム、アルミニウム合金等の金属で形成されている。
【００２６】
［正電源発生回路の動作］
上述の正電源発生回路１の動作について、図２を参照して説明する。いま、ＶＤＤ＝＋
５Ｖ、ＶＳＳ＝０Ｖとする。
【００２７】
（１）クロックＤＤＣＬＫがＬレベル（０Ｖ）のとき、反転クロックＢＤＤＣＬＫはＨ
レベル（＋５Ｖ）であり、Ｔ１，Ｔ４はオフ状態、Ｔ２，Ｔ３はオン状態である。すると
、Ｔ１とＴ２の接続ノードの電位ＶＤＣＬＫ（＝端子Ｐ１の電位）はフライングコンデン
サＣ１の容量結合により＋１０Ｖに昇圧され、そのレベルがＴ２を通して、端子Ｐ３に出
力される。Ｔ３とＴ４の接続ノード（電位ＸＶＤＣＬＫ）は＋５Ｖに充電される。この場
合、端子Ｐ１の電位は＋１０Ｖ、端子Ｐ２の電位は＋５Ｖ、端子Ｐ３の電位は＋１０Ｖ、
端子Ｐ４の電位は０Ｖ、端子Ｐ５の電位は＋５Ｖになる。
【００２８】
（２）クロックＤＤＣＬＫがＨレベル（＋５Ｖ）のとき、Ｔ１，Ｔ４はオン状態、Ｔ２
，Ｔ３はオフ状態である。すると、Ｔ３とＴ４の接続ノードの電位ＸＶＤＣＬＫ（＝端子
Ｐ２の電位）はフライングコンデンサＣ２の容量結合により＋１０Ｖに昇圧され、そのレ
ベルがＴ４を通して出力される。Ｔ１とＴ２の接続ノード（電位ＶＤＣＬＫ）は、＋５Ｖ
に充電される。つまり、この場合、端子Ｐ１の電位は＋５Ｖ、端子Ｐ２の電位は＋１０Ｖ
、端子Ｐ３の電位は＋１０Ｖ、端子Ｐ４の電位は＋５Ｖ、端子Ｐ５の電位は０Ｖになる。
【００２９】
このように、正電源発生回路１の左右の直列トランジスタ回路から電荷転送により＋１
０Ｖという出力電位ＶＰＰが交互に出力される。隣接する各端子間の電位差に着目すると
、その最大で５Ｖになっている。前記電位差は、クロックＤＤＣＬＫ、反転クロックＢＤ
ＤＣＬＫの振幅、電源電位ＶＤＤに等しい。これにより、端子Ｐ１〜Ｐ５の腐蝕を防止し
、信頼性を向上させることができる。
【００３０】
［負電源発生回路の動作］
上述の負電源発生回路２の動作について、図２を参照して説明する。いま、ＶＤＤ＝＋
５Ｖ、ＶＳＳ＝０Ｖとする。
【００３１】
（１）クロックＤＤＣＬＫがＬレベル（０Ｖ）のとき、反転クロックＢＤＤＣＬＫはＨ
レベル（＋５Ｖ）であり、Ｔ５，Ｔ８はオン状態、Ｔ６，Ｔ７はオフ状態である。すると
、Ｔ５とＴ６の接続ノード（電位ＸＶＢＣＬＫ＝端子Ｐ７の電位）は０Ｖに充電され、Ｔ
７とＴ８の接続ノードの電位ＶＢＣＬＫ（＝端子Ｐ６の電位）はフライングコンデンサＣ
４の容量結合により−５Ｖの電位に下がり、その電位がＴ８を通して出力される。この場
合、端子Ｐ４の電位は０Ｖ、端子Ｐ５の電位は＋５Ｖ、端子Ｐ６の電位は−５Ｖ、端子Ｐ
７の電位は０Ｖ、端子Ｐ８の電位は−５Ｖになる。
【００３２】
（２）クロックＤＣＣＬＫがＨレベル（＋５Ｖ）になると、Ｔ５，Ｔ８はオフ状態、Ｔ
６，Ｔ７はオン状態であり、Ｔ５とＴ６の接続ノードの電位ＸＶＢＣＬＫ（＝端子Ｐ７の
電位）はフライングコンデンサＣ３の容量結合により、−５Ｖに下がり、そのレベルがＴ
６を通して出力される。Ｔ７とＴ８の接続ノード（電位ＶＢＣＬＫ＝端子Ｐ６の電位）は
０Ｖに充電される。この場合、端子Ｐ４の電位は＋５Ｖ、端子Ｐ５の電位は０Ｖ、端子Ｐ
６の電位は０Ｖ、端子Ｐ７の電位は−５Ｖ、端子Ｐ８の電位は−５Ｖになる。このように
、負電源発生回路２の左右の直列トランジスタ回路から電荷転送により−５Ｖという電位
が出力電位ＶＢＢとして交互に出力される。
【００３３】
隣接する各端子間の電位差に着目すると、その最大で５Ｖになっている。前記電位差は
、クロックＤＤＣＬＫ、反転クロックＢＤＤＣＬＫの振幅、電源電位ＶＤＤに等しい。こ
れにより、端子Ｐ１〜Ｐ５の腐蝕を防止し、信頼性を向上させることができる。
【００３４】
これに対して、端子の配置によっては、端子間に１０Ｖという高い電位差が生じること
がある。例えば、図１において、端子Ｐ６と端子Ｐ７の位置を入れ替えた場合である。こ
の場合は、端子Ｐ５と端子Ｐ６の間で最大で１０Ｖの電位差が生じてしまう。
【００３５】
［第２の実施形態］
以下、本発明の第２の実施形態について図面を参照しながら説明する。本実施形態は、
第１の実施形態の正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１（２倍昇圧
回路）と負の出力電位ＶＢＢ＝−ＶＤＤを発生する負電源発生回路２（−１倍昇圧回路）
に加えて、正の出力電位ＶＨＨ＝３ＶＤＤを生成する正電源発生回路４（３倍昇圧回路）
を設けたものである。
【００３６】
以下、正電源発生回路４の構成について説明する。Ｎチャネル型の電荷転送トランジス
タＴ１１（本発明の「第５の電荷転送トランジスタ」の一例、以下、「Ｔ１１」と略称す
る）とＰチャネル型の電荷転送トランジスタＴ１２（本発明の「第６の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ１２」と略称する）が直列に接続されている。それらの
トランジスタの接続ノードには、フライングコンデンサＣ６（本発明の「第３のフライン
グコンデンサ」の一例）の一方の端子が配線３１を介して接続されている。フライングコ
ンデンサＣ６はガラス基板１００の外に設けられた外付けコンデンサである。この配線３
１は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１０（本発明の「第６
の端子」の一例）を介してフライングコンデンサＣ６の一方の端子に接続する配線である
。
【００３７】
また、Ｎチャネル型の電荷転送トランジスタＴ９（本発明の「第７の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ９」と略称する）とＰチャネル型の電荷転送トランジス
タＴ１０（本発明の「第８の電荷転送トランジスタ」の一例であり、以下、「Ｔ１０」と
略称する）が直列に接続されている。
【００３８】
それらのトランジスタの接続ノードには、フライングコンデンサＣ５（本発明の「第４
のフライングコンデンサ」の一例）の一方の端子が配線３２を介して接続されている。フ
ライングコンデンサＣ５もガラス基板１００の外に設けられた外付けコンデンサである。
配線３２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ９（本発明の「
第７の端子」の一例）を介してフライングコンデンサＣ５の一方の端子に接続する配線で
ある。
【００３９】
また、Ｔ９及びＴ１０のゲート電極は、Ｔ１１とＴ１２の接続ノードに接続されている
。Ｔ１１及びＴ１２のゲート電極は、Ｔ９とＴ１０の接続ノードに接続されている。Ｔ９
とＴ１１のソースは互いに接続されて、共通ソースを形成している。この共通ソースには
、配線３４を介して、正電源発生回路１の出力電圧ＶＰＰが印加されている。Ｔ１０とＴ
１２のドレインは互いに接続されて共通ドレイン（出力端）を形成している。この共通ド
レインは配線３３を介して出力コンデンサＣvhhの一方の端子に接続されている。出力コ
ンデンサＣvhhの他方の端子は接地されている。配線３３は、共通ドレインからガラス基
板１００上に設けられた端子Ｐ１１（本発明の「第８の端子」の一例）を介して出力コン
デンサＣvhhの一方の端子に接続する配線である。
【００４０】
また、フライングコンデンサＣ５の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４を介して印加される。フラ
イングコンデンサＣ６の他方の端子には、ドライバーＩＣ３からの反転クロックＢＤＤＣ
ＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣＬＫの反転クロック）が端子Ｐ５を
介して印加される。図３は、端子Ｐ１〜Ｐ１１の物理的な配置関係を示している。
【００４１】
正電源発生回路４の端子Ｐ９，Ｐ１０，Ｐ１１の電位に着目すると、クロックＤＤＣＬ
ＫがＬレベル（０Ｖ）、反転クロックＢＤＤＣＬＫはＨレベル（＋５Ｖ）の時、
端子Ｐ９の電位ＶＨＣＬＫは＋１０Ｖ、端子Ｐ１０の電位ＸＶＨＣＬＫは＋１５Ｖ、端子
Ｐ１１の電位ＶＨＨは＋１０Ｖである。端子Ｐ１０に隣接する端子Ｐ１の電位ＶＤＣＬＫ
は＋５Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである。
【００４２】
一方、クロックＤＤＣＬＫがＨレベル（＋５Ｖ）、反転クロックＢＤＤＣＬＫはＬレベ
ル（０Ｖ）の時、端子Ｐ９の電位ＶＨＣＬＫは＋１５Ｖ、端子Ｐ１０の電位ＸＶＨＣＬＫ
は＋１０Ｖ、端子Ｐ１１の電位ＶＨＨは＋１５Ｖである。端子Ｐ１０に隣接する端子Ｐ１
の電位ＶＤＣＬＫは＋５Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである
。これにより、端子Ｐ１〜Ｐ１１の腐蝕を防止し、信頼性を向上させることができる。端
子Ｐ１〜Ｐ１１はアルミニウム、アルミニウム合金等の金属で形成されている。
【００４３】
［第３の実施形態］
以下、本発明の第３の実施形態について図面を参照しながら説明する。本実施形態は、
第２の実施形態の正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１（２倍昇圧
回路）と負の出力電位ＶＢＢ＝−ＶＤＤを発生する負電源発生回路２（−１倍昇圧回路）
、正の出力電位ＶＨＨ＝３ＶＤＤを生成する正電源発生回路４（３倍昇圧回路）に加えて
、さらに負の出力電位ＶＢＢ＝−２ＶＤＤを発生する負電源発生回路５（−２倍昇圧回路
）を設けたものである。
【００４４】
以下、負電源発生回路５の構成について説明する。Ｐチャネル型の電荷転送トランジス
タＴ１３（本発明の「第５の電荷転送トランジスタ」の一例であり、以下、「Ｔ１３」と
略称する）とＮチャネル型の電荷転送トランジスタＴ１４（本発明の「第６の電荷転送ト
ランジスタ」の一例であり、以下、「Ｔ１４」と略称する）が直列に接続されている。そ
れらのトランジスタの接続ノードには、フライングコンデンサＣ８（本発明の「第３のフ
ライングコンデンサ」の一例）の一方の端子が配線４１を介して接続されている。フライ
ングコンデンサＣ８は外付けコンデンサである。配線４１は、前記接続ノードからガラス
基板１００上に設けられた端子Ｐ１２（本発明の「第６の端子」の一例）を介してフライ
ングコンデンサＣ８の一方の端子に接続する配線である。
【００４５】
また、Ｐチャネル型の電荷転送トランジスタＴ１５（本発明の「第７の電荷転送トラン
ジスタ」の一例であり、以下、「Ｔ１５」と略称する）とＮチャネル型の電荷転送トラン
ジスタＴ１６（本発明の「第８の電荷転送トランジスタ」の一例であり、以下、「Ｔ１６
」と略称する）が直列に接続され、それらのトランジスタの接続ノードには、フライング
コンデンサＣ７（（本発明の「第４のフライングコンデンサ」の一例）の一方の端子が配
線４２を介して接続されている。
【００４６】
フライングコンデンサＣ７もガラス基板１００の外に設けられた外付けコンデンサであ
る。配線４２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１３（本発
明の「第７の端子」の一例）を介してフライングコンデンサＣ７の一方の端子に接続する
配線である。
【００４７】
また、Ｔ１３及びＴ１４のゲート電極は、Ｔ１５とＴ１６の接続ノードに接続され、Ｔ
１５及びＴ１６のゲート電極は、Ｔ１３とＴ１４の接続ノードに接続されている。
【００４８】
Ｔ１３とＴ１５のソースは互いに接続されて、共通ソースを形成している。この共通ソ
ースには、配線４４を介して、負電源発生回路２の出力電位ＶＢＢが印加されている。
【００４９】
Ｔ１４とＴ１６のドレインは互いに接続されて共通ドレイン（出力端）を形成している
。この共通ドレインは配線４３を介して出力コンデンサＣveeの一方の端子に接続されて
いる。出力コンデンサＣveeの他方の端子は接地されている。配線４３は、共通ドレイン
からガラス基板１００上に設けられた端子Ｐ１４（本発明の「第８の端子」の一例）を介
して出力コンデンサＣveeの一方の端子に接続する配線である。
【００５０】
また、フライングコンデンサＣ８の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４を介して印加される。フラ
イングコンデンサＣ７の他方の端子には、ドライバーＩＣ３からの反転クロックＢＤＤＣ
ＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣＬＫの反転クロック）が端子Ｐ５を
介して印加される。図４は、端子Ｐ１〜Ｐ１４の物理的な配置関係を示している。端子Ｐ
１〜Ｐ１４はアルミニウム、アルミニウム合金等の金属で形成されている。
【００５１】
負電源発生回路５の端子Ｐ１２，Ｐ１３，Ｐ１４の電位に着目すると、クロックＤＤＣ
ＬＫがＬレベル（０Ｖ）、反転クロックＢＤＤＣＬＫはＨレベル（＋５Ｖ）の時、
端子Ｐ１２の電位ＶＥＣＬＫは−１０Ｖ、端子Ｐ１３の電位ＸＶＥＣＬＫは−５Ｖ、端子
Ｐ１４の電位ＶＥＥは−１０Ｖである。端子Ｐ１２に隣接する端子Ｐ６の電位ＶＢＣＬＫ
は−５Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである。
【００５２】
一方、クロックＤＤＣＬＫがＨレベル（＋５Ｖ）、反転クロックＢＤＤＣＬＫはＬレベ
ル（０Ｖ）の時、端子Ｐ１２の電位ＶＥＣＬＫは−５Ｖ、端子Ｐ１３の電位ＸＶＥＣＬＫ
は−１０Ｖ、端子Ｐ１４の電位ＶＥＥは−５Ｖである。端子Ｐ１２に隣接する端子Ｐ６の
電位ＶＢＣＬＫは０Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである。こ
れにより、端子Ｐ１〜Ｐ１４の腐蝕を防止し、信頼性を向上させることができる。
【００５３】
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によ
って示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれ
る。例えば、第１の実施形態の電源回路においては、正電源発生回路１と負電源発生回路
２とが併設されているが、どちらか１つの回路のみを設けてもよい。
第２及び第３の実施形態の電源回路においても同様である。
【００５４】
また、第３の実施形態の電源回路では、２倍昇圧、３倍昇圧、−１倍昇圧、−２倍昇圧
の電源回路を開示したが、本発明は、さらに高い出力電位を発生する電源回路にも適用す
ることができる。
【００５５】
また、電源発生回路は、フライングコンデンサ、フライングコンデンサにクロックを供
給するクロック発生回路、電荷転送トランジスタを利用して入力電位を変換出力する回路
であれば、実施形態の回路に限らず、他のタイプの回路でもよい。
【００５６】
また、実施形態の電源回路は、ＴＮモード、垂直配向モード（ＶＡモード）、横電界を
利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用
しても構わない。また、全透過型のみならず全反射型、反射透過兼用型の液晶表示装置に
利用しても構わない。また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールド
エミッション型ディスプレイに用いても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態による電源回路の構成を示す図である。
【図２】本発明の第１の実施形態による電源回路の動作を説明する図である。
【図３】本発明の第２の実施形態による電源回路の構成を示す図である。
【図４】本発明の第３の実施形態による電源回路の構成を示す図である。
【符号の説明】
【００５８】
１ 正電源発生回路 ２ 負電源発生回路 ３ ドライバーＩＣ
４ 正電源発生回路 ５ 負電源発生回路
１１〜１４ 配線 ２１〜２４ 配線
３１〜３４ 配線 ４１〜４４ 配線
Ｐ１〜Ｐ１４ 端子 Ｃ１〜Ｃ８ フライングコンデンサ
Ｃvpp，Ｃvbb，Ｃvhh，Ｃvee 出力コンデンサ
Ｔ１〜Ｔ１６ 電荷転送トランジスタ １００ ガラス基板
【技術分野】
【０００１】
本発明は、電源回路及びその電源回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）プロセスにより製造され
るアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、
液晶パネルのガラス基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成
する電源回路が形成されていた。
【０００３】
この電源回路には、入力電位である正の電源電位ＶＤＤを２倍して正の出力電位２ＶＤ
Ｄを発生するチャージポンプ方式の正電源発生回路と、正の電源電位ＶＤＤを−１倍した
負の出力電位−ＶＤＤを発生するチャージポンプ方式の負電源発生回路がある。
【０００４】
この正電源発生回路、負電源発生回路は、直列接続された複数の電荷転送トランジスタ
と、電荷転送トランジスタの接続ノードに結合されたフライングコンデンサを備える。そ
して、電荷転送トランジスタをスイッチングさせることで、電荷転送トランジスタを介し
て入力側から出力側へ電荷を転送する。
【０００５】
前記フライングコンデンサは、液晶パネルのガラス基板に外付けされるため、ガラス基
板上には、フライングコンデンサの接続用の端子、出力電位を印加するための端子などの
複数の金属端子が設けられている。
【０００６】
この種の電源回路をガラス基板上に内蔵したアクティブマトリクス型液晶表示装置は特
許文献１に記載されている。
【特許文献１】特開２００４−１４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の電源回路においては、前記端子の間に高電界が発生し、この高電
界のために金属からなる端子の腐蝕が発生しやすくなるという信頼性上の問題があった。
【課題を解決するための手段】
【０００８】
そこで、本発明の電源回路は、直列接続された第１及び第２の電荷転送トランジスタと
、直列接続された第３及び第４の電荷転送トランジスタと、前記第１及び第２の電荷転送
トランジスタの接続ノードに接続された第１の端子と、前記第３及び第４の電荷転送トラ
ンジスタの接続ノードに接続された第２の端子と、前記第２及び第４の電荷転送トランジ
スタのドレインが接続された第３の端子と、第１のクロックが印加される第４の端子と、
前記第１のクロックを反転した第２のクロックが印加される第５の端子と、前記第１の端
子と前記第５の端子の間に接続された第１のフライングコンデンサと、前記第２の端子と
前記第４の端子の間に接続された第２のフライングコンデンサと、を備え、前記第１及び
第３の電荷転送トランジスタのソースに入力電位が印加され、前記第３の端子から前記入
力電位を２倍又は−１倍に変換した出力電位が得られる電源回路であって、前記第１乃至
第５の端子は、各端子間の最大の電位差が前記第１のクロックの振幅以下になるように配
置されていることを特徴とする。
【発明の効果】
【０００９】
本発明の電源回路によれば、隣接する端子間にかかる電位差を前記第１のクロックの振
幅以下にして、端子の腐蝕を防止し、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
［第１の実施形態］
以下、本発明の第１の実施形態について図面を参照しながら説明する。図１は、本実施
形態の電源回路の構成を示す図である。この電源回路は、正の入力電位ＶＤＤに基づいて
、正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１と、負の出力電位ＶＢＢ＝
−ＶＤＤを発生する負電源発生回路２とで構成されている。
【００１１】
ドライバーＩＣ３は、これらの回路に電源電位ＶＤＤ、接地電位ＶＳＳ、及び専用のク
ロックを作成して供給する。発生された出力電位ＶＰＰ＝２ＶＤＤ、ＶＢＢ＝−ＶＤＤは
画素領域の各画素に配置された画素ＴＦＴのオン・オフを制御する垂直走査信号を作成す
る垂直駆動回路にその電源電位として供給される。電源電位ＶＤＤ、接地電位ＶＳＳの値
は、特に限定されないが、例えば、ＶＤＤ＝＋５Ｖ、ＶＳＳ＝０Ｖである。
【００１２】
また、この電源回路は、低温ポリシリコンＴＦＴプロセス技術と液晶駆動に必要な回路
機能を集積するシステム・オン・グラス（ＳＯＧ）技術により、アクティブマトリクス型
液晶表示装置のガラス基板１００（液晶パネル）上に形成される。ガラス基板１００上に
は、電源回路とドライバーＩＣ３の他に、垂直駆動回路、水平駆動回路、これらの駆動回
路からの水平走査信号、垂直走査信号が供給される画素領域が形成されるが、図１におい
ては、電源回路とドライバーＩＣ３のみを示している。
【００１３】
［正電源発生回路の構成］
まず、正電源発生回路１の構成について図１を参照して説明する。Ｎチャネル型の電荷
転送トランジスタＴ１（本発明の「第１の電荷転送トランジスタ」の一例、以下、「Ｔ１
」と略称する）とＰチャネル型の電荷転送トランジスタＴ２（本発明の「第２の電荷転送
トランジスタ」の一例であり、以下、「Ｔ２」と略称する）が直列に接続されている。そ
れらのトランジスタの接続ノードには、フライングコンデンサＣ１（本発明の「第１のフ
ライングコンデンサ」の一例）の一方の端子が配線１１を介して接続されている。フライ
ングコンデンサＣ１はガラス基板１００の外に設けられた外付けコンデンサである。この
配線１１は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１（本発明の「
第１の端子）の一例）を介してフライングコンデンサＣ１の一方の端子に接続する配線で
ある。
【００１４】
また、Ｎチャネル型の電荷転送トランジスタＴ３（本発明の「第３の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ３」と略称する）とＰチャネル型の電荷転送トランジス
タＴ４（本発明の「第４の電荷転送トランジスタ」の一例であり、以下、「Ｔ４」と略称
する）が直列に接続されている。
【００１５】
それらのトランジスタの接続ノードには、フライングコンデンサＣ２（本発明の「第２
のフライングコンデンサ」の一例）の一方の端子が配線１２を介して接続されている。フ
ライングコンデンサＣ２もガラス基板１００の外に設けられた外付けコンデンサである。
配線１２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ２（本発明の「
第２の端子）の一例）を介してフライングコンデンサＣ２の一方の端子に接続する配線で
ある。
【００１６】
また、Ｔ１及びＴ２のゲート電極は、Ｔ３とＴ４の接続ノードに接続されている。Ｔ３
及びＴ４のゲート電極は、Ｔ１とＴ２の接続ノードに接続されている。
【００１７】
Ｔ１とＴ３のソースは互いに接続されて、共通ソースを形成している。この共通ソース
には、配線１４を介してドライバーＩＣ３から入力電位として正の電源電位ＶＤＤが印加
されている。Ｔ２とＴ４のドレインは互いに接続されて共通ドレイン（出力端）を形成し
ている。この共通ドレインは配線１３を介して出力コンデンサＣvppの一方の端子に接続
されている。出力コンデンサＣvppの他方の端子は接地されている。配線１３は、共通ド
レインからガラス基板１００上に設けられた端子Ｐ３（本発明の「第３の端子）の一例）
を介して出力コンデンサＣvppの一方の端子に接続する配線である。
【００１８】
また、フライングコンデンサＣ２の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４（本発明の「第４の端子）
の一例）を介して印加される。フライングコンデンサＣ１の他方の端子には、ドライバー
ＩＣ３からの反転クロックＢＤＤＣＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣ
ＬＫの反転クロック）が端子Ｐ５（本発明の「第５の端子）の一例）を介して印加される
。図１は、端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５の物理的な配置関係を示している。即ち、
図１の紙面上で左から右に、端子Ｐ１，Ｐ３，Ｐ２，Ｐ４，Ｐ５の順番で配置される。端
子Ｐ１〜Ｐ５はアルミニウム、アルミニウム合金等の金属で形成されている。
【００１９】
［負電源発生回路の構成］
次に、負電源発生回路２の構成について図１を参照して説明する。Ｐチャネル型の電荷
転送トランジスタＴ７（本発明の「第１の電荷転送トランジスタ」の一例であり、以下、
「Ｔ７」と略称する）とＮチャネル型の電荷転送トランジスタＴ８（本発明の「第２の電
荷転送トランジスタ」の一例であり、以下、「Ｔ８」と略称する）が直列に接続されてい
る。それらのトランジスタの接続ノードには、フライングコンデンサＣ４（本発明の「第
２のフライングコンデンサ」の一例）の一方の端子が配線２１を介して接続されている。
フライングコンデンサＣ４は外付けコンデンサである。配線２１は、前記接続ノードから
ガラス基板１００上に設けられた端子Ｐ６（本発明の「第２の端子」の一例）を介してフ
ライングコンデンサＣ４の一方の端子に接続する配線である。
【００２０】
また、Ｐチャネル型の電荷転送トランジスタＴ５（本発明の「第３の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ５」と略称する）とＮチャネル型の電荷転送トランジス
タＴ６（本発明の「第４の電荷転送トランジスタ」の一例であり、以下、「Ｔ６」と略称
する）が直列に接続され、それらのトランジスタの接続ノードには、フライングコンデン
サＣ３（本発明の「第１のフライングコンデンサ」の一例）の一方の端子が配線２２を介
して接続されている。
【００２１】
フライングコンデンサＣ３もガラス基板１００の外に設けられた外付けコンデンサであ
る。配線２２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ７（本発明
の「第１の端子」の一例）を介してフライングコンデンサＣ３の一方の端子に接続する配
線である。
【００２２】
また、Ｔ７及びＴ８のゲート電極は、Ｔ５とＴ６の接続ノードに接続され、Ｔ５及びＴ
６のゲート電極は、Ｔ７とＴ８の接続ノードに接続されている。
【００２３】
Ｔ５とＴ７のソースは互いに接続されて、共通ソースを形成している。この共通ソース
には、配線２４を介してドライバーＩＣ３から接地電位ＶＳＳが印加されている。
【００２４】
Ｔ６とＴ８のドレインは互いに接続されて共通ドレイン（出力端）を形成している。こ
の共通ドレインは配線２３を介して出力コンデンサＣvbbの一方の端子に接続されている
。出力コンデンサＣvbbの他方の端子は接地されている。配線２３は、共通ドレインから
ガラス基板１００上に設けられた端子Ｐ８（本発明の「第３の端子」の一例）を介して出
力コンデンサＣvbbの一方の端子に接続する配線である。
【００２５】
また、フライングコンデンサＣ４の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４（本発明の「第４の端子」
の一例）を介して印加される。フライングコンデンサＣ３の他方の端子には、ドライバー
ＩＣ３からの反転クロックＢＤＤＣＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣ
ＬＫの反転クロック）が端子Ｐ５（本発明の「第５の端子」の一例）を介して印加される
。図１は、端子Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８の物理的な配置関係を示している。即ち、
図１の紙面上で左から右に、端子Ｐ４，Ｐ５，Ｐ７，Ｐ８，Ｐ６の順番で配置される。端
子Ｐ４〜Ｐ８はアルミニウム、アルミニウム合金等の金属で形成されている。
【００２６】
［正電源発生回路の動作］
上述の正電源発生回路１の動作について、図２を参照して説明する。いま、ＶＤＤ＝＋
５Ｖ、ＶＳＳ＝０Ｖとする。
【００２７】
（１）クロックＤＤＣＬＫがＬレベル（０Ｖ）のとき、反転クロックＢＤＤＣＬＫはＨ
レベル（＋５Ｖ）であり、Ｔ１，Ｔ４はオフ状態、Ｔ２，Ｔ３はオン状態である。すると
、Ｔ１とＴ２の接続ノードの電位ＶＤＣＬＫ（＝端子Ｐ１の電位）はフライングコンデン
サＣ１の容量結合により＋１０Ｖに昇圧され、そのレベルがＴ２を通して、端子Ｐ３に出
力される。Ｔ３とＴ４の接続ノード（電位ＸＶＤＣＬＫ）は＋５Ｖに充電される。この場
合、端子Ｐ１の電位は＋１０Ｖ、端子Ｐ２の電位は＋５Ｖ、端子Ｐ３の電位は＋１０Ｖ、
端子Ｐ４の電位は０Ｖ、端子Ｐ５の電位は＋５Ｖになる。
【００２８】
（２）クロックＤＤＣＬＫがＨレベル（＋５Ｖ）のとき、Ｔ１，Ｔ４はオン状態、Ｔ２
，Ｔ３はオフ状態である。すると、Ｔ３とＴ４の接続ノードの電位ＸＶＤＣＬＫ（＝端子
Ｐ２の電位）はフライングコンデンサＣ２の容量結合により＋１０Ｖに昇圧され、そのレ
ベルがＴ４を通して出力される。Ｔ１とＴ２の接続ノード（電位ＶＤＣＬＫ）は、＋５Ｖ
に充電される。つまり、この場合、端子Ｐ１の電位は＋５Ｖ、端子Ｐ２の電位は＋１０Ｖ
、端子Ｐ３の電位は＋１０Ｖ、端子Ｐ４の電位は＋５Ｖ、端子Ｐ５の電位は０Ｖになる。
【００２９】
このように、正電源発生回路１の左右の直列トランジスタ回路から電荷転送により＋１
０Ｖという出力電位ＶＰＰが交互に出力される。隣接する各端子間の電位差に着目すると
、その最大で５Ｖになっている。前記電位差は、クロックＤＤＣＬＫ、反転クロックＢＤ
ＤＣＬＫの振幅、電源電位ＶＤＤに等しい。これにより、端子Ｐ１〜Ｐ５の腐蝕を防止し
、信頼性を向上させることができる。
【００３０】
［負電源発生回路の動作］
上述の負電源発生回路２の動作について、図２を参照して説明する。いま、ＶＤＤ＝＋
５Ｖ、ＶＳＳ＝０Ｖとする。
【００３１】
（１）クロックＤＤＣＬＫがＬレベル（０Ｖ）のとき、反転クロックＢＤＤＣＬＫはＨ
レベル（＋５Ｖ）であり、Ｔ５，Ｔ８はオン状態、Ｔ６，Ｔ７はオフ状態である。すると
、Ｔ５とＴ６の接続ノード（電位ＸＶＢＣＬＫ＝端子Ｐ７の電位）は０Ｖに充電され、Ｔ
７とＴ８の接続ノードの電位ＶＢＣＬＫ（＝端子Ｐ６の電位）はフライングコンデンサＣ
４の容量結合により−５Ｖの電位に下がり、その電位がＴ８を通して出力される。この場
合、端子Ｐ４の電位は０Ｖ、端子Ｐ５の電位は＋５Ｖ、端子Ｐ６の電位は−５Ｖ、端子Ｐ
７の電位は０Ｖ、端子Ｐ８の電位は−５Ｖになる。
【００３２】
（２）クロックＤＣＣＬＫがＨレベル（＋５Ｖ）になると、Ｔ５，Ｔ８はオフ状態、Ｔ
６，Ｔ７はオン状態であり、Ｔ５とＴ６の接続ノードの電位ＸＶＢＣＬＫ（＝端子Ｐ７の
電位）はフライングコンデンサＣ３の容量結合により、−５Ｖに下がり、そのレベルがＴ
６を通して出力される。Ｔ７とＴ８の接続ノード（電位ＶＢＣＬＫ＝端子Ｐ６の電位）は
０Ｖに充電される。この場合、端子Ｐ４の電位は＋５Ｖ、端子Ｐ５の電位は０Ｖ、端子Ｐ
６の電位は０Ｖ、端子Ｐ７の電位は−５Ｖ、端子Ｐ８の電位は−５Ｖになる。このように
、負電源発生回路２の左右の直列トランジスタ回路から電荷転送により−５Ｖという電位
が出力電位ＶＢＢとして交互に出力される。
【００３３】
隣接する各端子間の電位差に着目すると、その最大で５Ｖになっている。前記電位差は
、クロックＤＤＣＬＫ、反転クロックＢＤＤＣＬＫの振幅、電源電位ＶＤＤに等しい。こ
れにより、端子Ｐ１〜Ｐ５の腐蝕を防止し、信頼性を向上させることができる。
【００３４】
これに対して、端子の配置によっては、端子間に１０Ｖという高い電位差が生じること
がある。例えば、図１において、端子Ｐ６と端子Ｐ７の位置を入れ替えた場合である。こ
の場合は、端子Ｐ５と端子Ｐ６の間で最大で１０Ｖの電位差が生じてしまう。
【００３５】
［第２の実施形態］
以下、本発明の第２の実施形態について図面を参照しながら説明する。本実施形態は、
第１の実施形態の正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１（２倍昇圧
回路）と負の出力電位ＶＢＢ＝−ＶＤＤを発生する負電源発生回路２（−１倍昇圧回路）
に加えて、正の出力電位ＶＨＨ＝３ＶＤＤを生成する正電源発生回路４（３倍昇圧回路）
を設けたものである。
【００３６】
以下、正電源発生回路４の構成について説明する。Ｎチャネル型の電荷転送トランジス
タＴ１１（本発明の「第５の電荷転送トランジスタ」の一例、以下、「Ｔ１１」と略称す
る）とＰチャネル型の電荷転送トランジスタＴ１２（本発明の「第６の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ１２」と略称する）が直列に接続されている。それらの
トランジスタの接続ノードには、フライングコンデンサＣ６（本発明の「第３のフライン
グコンデンサ」の一例）の一方の端子が配線３１を介して接続されている。フライングコ
ンデンサＣ６はガラス基板１００の外に設けられた外付けコンデンサである。この配線３
１は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１０（本発明の「第６
の端子」の一例）を介してフライングコンデンサＣ６の一方の端子に接続する配線である
。
【００３７】
また、Ｎチャネル型の電荷転送トランジスタＴ９（本発明の「第７の電荷転送トランジ
スタ」の一例であり、以下、「Ｔ９」と略称する）とＰチャネル型の電荷転送トランジス
タＴ１０（本発明の「第８の電荷転送トランジスタ」の一例であり、以下、「Ｔ１０」と
略称する）が直列に接続されている。
【００３８】
それらのトランジスタの接続ノードには、フライングコンデンサＣ５（本発明の「第４
のフライングコンデンサ」の一例）の一方の端子が配線３２を介して接続されている。フ
ライングコンデンサＣ５もガラス基板１００の外に設けられた外付けコンデンサである。
配線３２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ９（本発明の「
第７の端子」の一例）を介してフライングコンデンサＣ５の一方の端子に接続する配線で
ある。
【００３９】
また、Ｔ９及びＴ１０のゲート電極は、Ｔ１１とＴ１２の接続ノードに接続されている
。Ｔ１１及びＴ１２のゲート電極は、Ｔ９とＴ１０の接続ノードに接続されている。Ｔ９
とＴ１１のソースは互いに接続されて、共通ソースを形成している。この共通ソースには
、配線３４を介して、正電源発生回路１の出力電圧ＶＰＰが印加されている。Ｔ１０とＴ
１２のドレインは互いに接続されて共通ドレイン（出力端）を形成している。この共通ド
レインは配線３３を介して出力コンデンサＣvhhの一方の端子に接続されている。出力コ
ンデンサＣvhhの他方の端子は接地されている。配線３３は、共通ドレインからガラス基
板１００上に設けられた端子Ｐ１１（本発明の「第８の端子」の一例）を介して出力コン
デンサＣvhhの一方の端子に接続する配線である。
【００４０】
また、フライングコンデンサＣ５の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４を介して印加される。フラ
イングコンデンサＣ６の他方の端子には、ドライバーＩＣ３からの反転クロックＢＤＤＣ
ＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣＬＫの反転クロック）が端子Ｐ５を
介して印加される。図３は、端子Ｐ１〜Ｐ１１の物理的な配置関係を示している。
【００４１】
正電源発生回路４の端子Ｐ９，Ｐ１０，Ｐ１１の電位に着目すると、クロックＤＤＣＬ
ＫがＬレベル（０Ｖ）、反転クロックＢＤＤＣＬＫはＨレベル（＋５Ｖ）の時、
端子Ｐ９の電位ＶＨＣＬＫは＋１０Ｖ、端子Ｐ１０の電位ＸＶＨＣＬＫは＋１５Ｖ、端子
Ｐ１１の電位ＶＨＨは＋１０Ｖである。端子Ｐ１０に隣接する端子Ｐ１の電位ＶＤＣＬＫ
は＋５Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである。
【００４２】
一方、クロックＤＤＣＬＫがＨレベル（＋５Ｖ）、反転クロックＢＤＤＣＬＫはＬレベ
ル（０Ｖ）の時、端子Ｐ９の電位ＶＨＣＬＫは＋１５Ｖ、端子Ｐ１０の電位ＸＶＨＣＬＫ
は＋１０Ｖ、端子Ｐ１１の電位ＶＨＨは＋１５Ｖである。端子Ｐ１０に隣接する端子Ｐ１
の電位ＶＤＣＬＫは＋５Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである
。これにより、端子Ｐ１〜Ｐ１１の腐蝕を防止し、信頼性を向上させることができる。端
子Ｐ１〜Ｐ１１はアルミニウム、アルミニウム合金等の金属で形成されている。
【００４３】
［第３の実施形態］
以下、本発明の第３の実施形態について図面を参照しながら説明する。本実施形態は、
第２の実施形態の正の出力電位ＶＰＰ＝２ＶＤＤを生成する正電源発生回路１（２倍昇圧
回路）と負の出力電位ＶＢＢ＝−ＶＤＤを発生する負電源発生回路２（−１倍昇圧回路）
、正の出力電位ＶＨＨ＝３ＶＤＤを生成する正電源発生回路４（３倍昇圧回路）に加えて
、さらに負の出力電位ＶＢＢ＝−２ＶＤＤを発生する負電源発生回路５（−２倍昇圧回路
）を設けたものである。
【００４４】
以下、負電源発生回路５の構成について説明する。Ｐチャネル型の電荷転送トランジス
タＴ１３（本発明の「第５の電荷転送トランジスタ」の一例であり、以下、「Ｔ１３」と
略称する）とＮチャネル型の電荷転送トランジスタＴ１４（本発明の「第６の電荷転送ト
ランジスタ」の一例であり、以下、「Ｔ１４」と略称する）が直列に接続されている。そ
れらのトランジスタの接続ノードには、フライングコンデンサＣ８（本発明の「第３のフ
ライングコンデンサ」の一例）の一方の端子が配線４１を介して接続されている。フライ
ングコンデンサＣ８は外付けコンデンサである。配線４１は、前記接続ノードからガラス
基板１００上に設けられた端子Ｐ１２（本発明の「第６の端子」の一例）を介してフライ
ングコンデンサＣ８の一方の端子に接続する配線である。
【００４５】
また、Ｐチャネル型の電荷転送トランジスタＴ１５（本発明の「第７の電荷転送トラン
ジスタ」の一例であり、以下、「Ｔ１５」と略称する）とＮチャネル型の電荷転送トラン
ジスタＴ１６（本発明の「第８の電荷転送トランジスタ」の一例であり、以下、「Ｔ１６
」と略称する）が直列に接続され、それらのトランジスタの接続ノードには、フライング
コンデンサＣ７（（本発明の「第４のフライングコンデンサ」の一例）の一方の端子が配
線４２を介して接続されている。
【００４６】
フライングコンデンサＣ７もガラス基板１００の外に設けられた外付けコンデンサであ
る。配線４２は、前記接続ノードからガラス基板１００上に設けられた端子Ｐ１３（本発
明の「第７の端子」の一例）を介してフライングコンデンサＣ７の一方の端子に接続する
配線である。
【００４７】
また、Ｔ１３及びＴ１４のゲート電極は、Ｔ１５とＴ１６の接続ノードに接続され、Ｔ
１５及びＴ１６のゲート電極は、Ｔ１３とＴ１４の接続ノードに接続されている。
【００４８】
Ｔ１３とＴ１５のソースは互いに接続されて、共通ソースを形成している。この共通ソ
ースには、配線４４を介して、負電源発生回路２の出力電位ＶＢＢが印加されている。
【００４９】
Ｔ１４とＴ１６のドレインは互いに接続されて共通ドレイン（出力端）を形成している
。この共通ドレインは配線４３を介して出力コンデンサＣveeの一方の端子に接続されて
いる。出力コンデンサＣveeの他方の端子は接地されている。配線４３は、共通ドレイン
からガラス基板１００上に設けられた端子Ｐ１４（本発明の「第８の端子」の一例）を介
して出力コンデンサＣveeの一方の端子に接続する配線である。
【００５０】
また、フライングコンデンサＣ８の他方の端子には、ドライバーＩＣ３からのクロック
ＤＤＣＬＫ（本発明の「第１のクロック」の一例）が端子Ｐ４を介して印加される。フラ
イングコンデンサＣ７の他方の端子には、ドライバーＩＣ３からの反転クロックＢＤＤＣ
ＬＫ（本発明の「第２のクロック」の一例）（ＤＤＣＬＫの反転クロック）が端子Ｐ５を
介して印加される。図４は、端子Ｐ１〜Ｐ１４の物理的な配置関係を示している。端子Ｐ
１〜Ｐ１４はアルミニウム、アルミニウム合金等の金属で形成されている。
【００５１】
負電源発生回路５の端子Ｐ１２，Ｐ１３，Ｐ１４の電位に着目すると、クロックＤＤＣ
ＬＫがＬレベル（０Ｖ）、反転クロックＢＤＤＣＬＫはＨレベル（＋５Ｖ）の時、
端子Ｐ１２の電位ＶＥＣＬＫは−１０Ｖ、端子Ｐ１３の電位ＸＶＥＣＬＫは−５Ｖ、端子
Ｐ１４の電位ＶＥＥは−１０Ｖである。端子Ｐ１２に隣接する端子Ｐ６の電位ＶＢＣＬＫ
は−５Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである。
【００５２】
一方、クロックＤＤＣＬＫがＨレベル（＋５Ｖ）、反転クロックＢＤＤＣＬＫはＬレベ
ル（０Ｖ）の時、端子Ｐ１２の電位ＶＥＣＬＫは−５Ｖ、端子Ｐ１３の電位ＸＶＥＣＬＫ
は−１０Ｖ、端子Ｐ１４の電位ＶＥＥは−５Ｖである。端子Ｐ１２に隣接する端子Ｐ６の
電位ＶＢＣＬＫは０Ｖである。従って、隣接する端子間の電位差は最大で５Ｖである。こ
れにより、端子Ｐ１〜Ｐ１４の腐蝕を防止し、信頼性を向上させることができる。
【００５３】
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によ
って示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれ
る。例えば、第１の実施形態の電源回路においては、正電源発生回路１と負電源発生回路
２とが併設されているが、どちらか１つの回路のみを設けてもよい。
第２及び第３の実施形態の電源回路においても同様である。
【００５４】
また、第３の実施形態の電源回路では、２倍昇圧、３倍昇圧、−１倍昇圧、−２倍昇圧
の電源回路を開示したが、本発明は、さらに高い出力電位を発生する電源回路にも適用す
ることができる。
【００５５】
また、電源発生回路は、フライングコンデンサ、フライングコンデンサにクロックを供
給するクロック発生回路、電荷転送トランジスタを利用して入力電位を変換出力する回路
であれば、実施形態の回路に限らず、他のタイプの回路でもよい。
【００５６】
また、実施形態の電源回路は、ＴＮモード、垂直配向モード（ＶＡモード）、横電界を
利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用
しても構わない。また、全透過型のみならず全反射型、反射透過兼用型の液晶表示装置に
利用しても構わない。また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールド
エミッション型ディスプレイに用いても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態による電源回路の構成を示す図である。
【図２】本発明の第１の実施形態による電源回路の動作を説明する図である。
【図３】本発明の第２の実施形態による電源回路の構成を示す図である。
【図４】本発明の第３の実施形態による電源回路の構成を示す図である。
【符号の説明】
【００５８】
１ 正電源発生回路 ２ 負電源発生回路 ３ ドライバーＩＣ
４ 正電源発生回路 ５ 負電源発生回路
１１〜１４ 配線 ２１〜２４ 配線
３１〜３４ 配線 ４１〜４４ 配線
Ｐ１〜Ｐ１４ 端子 Ｃ１〜Ｃ８ フライングコンデンサ
Ｃvpp，Ｃvbb，Ｃvhh，Ｃvee 出力コンデンサ
Ｔ１〜Ｔ１６ 電荷転送トランジスタ １００ ガラス基板
【特許請求の範囲】
【請求項１】
直列接続された第１及び第２の電荷転送トランジスタと、
直列接続された第３及び第４の電荷転送トランジスタと、
前記第１及び第２の電荷転送トランジスタの接続ノードに接続された第１の端子と、
前記第３及び第４の電荷転送トランジスタの接続ノードに接続された第２の端子と、
前記第２及び第４の電荷転送トランジスタのドレインが接続された第３の端子と、
第１のクロックが印加される第４の端子と、
前記第１のクロックを反転した第２のクロックが印加される第５の端子と、
前記第１の端子と前記第５の端子の間に接続された第１のフライングコンデンサと、
前記第２の端子と前記第４の端子の間に接続された第２のフライングコンデンサと、
を備え、前記第１及び第３の電荷転送トランジスタのソースに入力電位が印加され、
前記第３の端子から前記入力電位と異なる電位に変換された出力電位が得られる電源回
路であって、前記第１乃至第５の端子は、隣接する各端子間の最大の電位差が前記第１の
クロックの振幅以下になるように配置されていることを特徴とする電源回路。
【請求項２】
前記第１乃至第５の端子は、隣接する各端子間の最大の電位差が最小になるように配置さ
れていることを特徴とする請求項１に記載の電源回路。
【請求項３】
請求項１に記載の電源回路において、さらに、
直列接続された第５及び第６の電荷転送トランジスタと、
直列接続された第７及び第８の電荷転送トランジスタと、
前記第５及び第６の電荷転送トランジスタの接続ノードに接続された第６の端子と、
前記第７及び第８の電荷転送トランジスタの接続ノードに接続された第７の端子と、
前記第６及び第８の電荷転送トランジスタのドレインが接続された第８の端子と、
前記第４の端子と前記第６の端子の間に接続された第３のフライングコンデンサと、
前記第５の端子と前記第７の端子の間に接続された第４のフライングコンデンサと、
を備え、前記第５及び第７の電荷転送トランジスタのソースに前記第３の端子が接続され
、前記第８の端子から前記入力電位を異なる電位に変換された出力電位が出力されると共
に、前記第１乃至第８の端子は、隣接する各端子間の最大の電位差が前記第１のクロック
の振幅以下になるように配置されていることを特徴とする電源回路。
【請求項４】
前記第１乃至第８の端子は、隣接する各端子間の最大の電位差が最小になるように配置さ
れていることを特徴とする請求項３に記載の電源回路。
【請求項５】
請求項１乃至４に記載の電源回路を用いた表示装置。
【請求項１】
直列接続された第１及び第２の電荷転送トランジスタと、
直列接続された第３及び第４の電荷転送トランジスタと、
前記第１及び第２の電荷転送トランジスタの接続ノードに接続された第１の端子と、
前記第３及び第４の電荷転送トランジスタの接続ノードに接続された第２の端子と、
前記第２及び第４の電荷転送トランジスタのドレインが接続された第３の端子と、
第１のクロックが印加される第４の端子と、
前記第１のクロックを反転した第２のクロックが印加される第５の端子と、
前記第１の端子と前記第５の端子の間に接続された第１のフライングコンデンサと、
前記第２の端子と前記第４の端子の間に接続された第２のフライングコンデンサと、
を備え、前記第１及び第３の電荷転送トランジスタのソースに入力電位が印加され、
前記第３の端子から前記入力電位と異なる電位に変換された出力電位が得られる電源回
路であって、前記第１乃至第５の端子は、隣接する各端子間の最大の電位差が前記第１の
クロックの振幅以下になるように配置されていることを特徴とする電源回路。
【請求項２】
前記第１乃至第５の端子は、隣接する各端子間の最大の電位差が最小になるように配置さ
れていることを特徴とする請求項１に記載の電源回路。
【請求項３】
請求項１に記載の電源回路において、さらに、
直列接続された第５及び第６の電荷転送トランジスタと、
直列接続された第７及び第８の電荷転送トランジスタと、
前記第５及び第６の電荷転送トランジスタの接続ノードに接続された第６の端子と、
前記第７及び第８の電荷転送トランジスタの接続ノードに接続された第７の端子と、
前記第６及び第８の電荷転送トランジスタのドレインが接続された第８の端子と、
前記第４の端子と前記第６の端子の間に接続された第３のフライングコンデンサと、
前記第５の端子と前記第７の端子の間に接続された第４のフライングコンデンサと、
を備え、前記第５及び第７の電荷転送トランジスタのソースに前記第３の端子が接続され
、前記第８の端子から前記入力電位を異なる電位に変換された出力電位が出力されると共
に、前記第１乃至第８の端子は、隣接する各端子間の最大の電位差が前記第１のクロック
の振幅以下になるように配置されていることを特徴とする電源回路。
【請求項４】
前記第１乃至第８の端子は、隣接する各端子間の最大の電位差が最小になるように配置さ
れていることを特徴とする請求項３に記載の電源回路。
【請求項５】
請求項１乃至４に記載の電源回路を用いた表示装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００９−２０１１７３（Ｐ２００９−２０１１７３Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３６９４７（Ｐ２００８−３６９４７）
【出願日】平成２０年２月１９日（２００８．２．１９）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月１９日（２００８．２．１９）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
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