LC発振器
【課題】発振信号の対称性などの制約が要求される場合においても、その制約を制御する自由度を向上させることができるLC発振器を提供する。
【解決手段】LC発振器は、並列に接続された第1のインダクタおよびキャパシタからなるLCタンク、ならびに、寄生抵抗の影響を打ち消す第1の負性抵抗回路を含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって第1のインダクタと結合された第2のインダクタおよび第2の負性抵抗回路を含む2次側のLC発振器とを備える。ここで、第1および第2の負性抵抗回路の抵抗値の合計は、寄生抵抗の抵抗値以上であり、逆極性である。
【解決手段】LC発振器は、並列に接続された第1のインダクタおよびキャパシタからなるLCタンク、ならびに、寄生抵抗の影響を打ち消す第1の負性抵抗回路を含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって第1のインダクタと結合された第2のインダクタおよび第2の負性抵抗回路を含む2次側のLC発振器とを備える。ここで、第1および第2の負性抵抗回路の抵抗値の合計は、寄生抵抗の抵抗値以上であり、逆極性である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、寄生抵抗の影響を打ち消す負性抵抗回路を備えるLC発振器(LC共振回路)に関するものである。
【背景技術】
【0002】
図10は、従来のLC発振器の構成を表す一例の概念図である。同図に示すLC発振器50は、2つの端子20,22の間に並列に接続されたインダクタLp、キャパシタCpおよび負性抵抗回路52によって構成されている。インダクタLpには寄生抵抗が存在する。そのため、寄生抵抗による影響を打ち消し、LC発振器50が所定の周波数で確実に発振することができるように負性抵抗回路52が設けられている。
【0003】
従来のLC発振器では、1つのインダクタでLCタンク(インダクタとキャパシタの並列回路)が構成されている。この構成のLC発振器では、2つの端子から出力される発振信号の負荷が等負荷になること(出力の対称性)を要求されるなど、LCタンクが次段のデバイスの色々な制約を直接受ける。そのため、LCタンクを駆動する、負性抵抗回路52を構成する能動素子も、その出力信号に対称性などの制約を受けることになる。
【0004】
また、オンチップのLC発振器では、そのインダクタの部分で寄生抵抗やシリコン基板との相互インダクタンスなどによる大きなロス(損失)が存在する。そのため、高いQ値(振幅増大係数)を達成することが困難であり、発振信号の位相ノイズ(例えば、ジッタ)を小さくすることが常に課題であった。ここで、Q値とは、振動の状態を現す指標である。Q値が高いほど、発振信号の振動が安定していることを意味する。
【0005】
Q値が低いLC発振器を発振させるためには、比較的大きな駆動能力を持つ能動素子を用いる必要がある。しかし、能動素子で発生するノイズ成分も、LC発振器のロスによるノイズ成分と同等かそれ以上の大きさがあるという問題があった。
【0006】
ところで、発振信号の位相ノイズを抑えるためには、「Q値が高いオンチップインダクタを作る」か、「より低ノイズでLCタンクをドライブする」という2つのアプローチがあり、これまで盛んに議論されてきた。
【0007】
前者に関しては、パターングランドシールド(Pattern Ground Shield)という手法により、キャパシタを介したシリコン基板とのロスは劇的に改善された。しかし、パターングランドシールドの手法を用いても、シリコン基板中の誘導電流に起因するロスは防ぎようがない。そのため、製造プロセス自体を変えない限り、これからのロスの劇的な改善は難しいと考えられる。
【0008】
一方、後者についても様々な手法が提案されている。しかし、LCタンクがこれを駆動する能動素子と直接繋がる構成である以上、LC発振器の発振信号に対して、バイアス点、スイング幅(信号振幅)、対称性などの制約がかかり、それが発振信号の低ノイズ化に対する大きな障害となっている。その結果、LCタンクからのノイズ成分と同程度の強度を持つノイズが能動素子からも発生することは避けられない。
【0009】
上記の通り、オンチップのLC発振器では、LCタンク自体のロスが大きく、製造プロセスを改良しない限り、これ以上のQ値の向上は期待できない。また、ロスが大きいLCタンクを駆動する能動素子が発生するノイズも、LCタンクからのノイズと同程度であり、LCタンクと能動素子が直接繋がる状況下では、これ以上、能動素子からのノイズを抑えることは難しいという問題があった。
【0010】
ここで、本発明と直接的に関連性のある先行技術文献は存在しないが、本発明と同様に相互誘導作用によって発生される相互インダクタンスを利用したLC発振器の先行技術文献として特許文献1がある。
【0011】
特許文献1には、LC共振回路を構成するインダクタンス素子と対向するように配置され相互誘導結合される二次側インダクタンス素子の両端子間に、容量素子とスイッチ素子とを並列に接続し、スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少するようにしたLC共振型発振回路が開示されている。
【0012】
【特許文献1】特開2007−174552号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の目的は、前記従来技術の問題点を解消し、発振信号の対称性などの制約が要求される場合においても、その制約を制御する自由度を向上させることができるLC発振器を提供することにある。
また、本発明のさらなる目的は、上記目的に加えて、その発振信号の位相ノイズを低減することができるLC発振器を提供することにある。
【課題を解決するための手段】
【0014】
上記目的を達成するために、本発明は、並列に接続された第1のインダクタおよびキャパシタからなるLCタンク、ならびに、寄生抵抗の影響を打ち消す第1の負性抵抗回路を含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび第2の負性抵抗回路を含む2次側のLC発振器とを備え、
前記第1および第2の負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器を提供するものである。
【0015】
また、本発明は、並列に接続された第1のインダクタおよびキャパシタからなるLCタンクを含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび前記1次側のLC発振器の寄生抵抗の影響を打ち消す負性抵抗回路を含む2次側のLC発振器とを備え、
前記負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器を提供する。
【0016】
ここで、前記2次側のLC発振器の負性抵抗回路は、インバータと、該インバータの入力端子とグランドとの間に接続された第1のキャパシタと、前記インバータの出力端子とグランドとの間に接続された第2のキャパシタとを備え、
前記第1のキャパシタの容量値よりも前記第2のキャパシタの容量値の方が大きいことが好ましい。
【発明の効果】
【0017】
2次側の負性抵抗回路には、DCバイアス点、スイング(信号振幅)、対称性、寄生容量などの制約はない。これにより、本発明によれば、1次側の負性抵抗回路および2次側の負性抵抗回路を合わせても、これらの制約が大幅に改善されるので、より低ノイズの負性抵抗回路を実現できる。その結果、LC発振器全体として、発振信号の位相ノイズを大幅に低減することが可能である。
【0018】
また、2次側の負性抵抗回路には上記の制約がないことから、発振信号の位相ノイズの低減に限らず、DCバイアス点、スイング、対称性、寄生容量などの制御も、2次側のLC発振器において、ある程度、その自由度を向上させることができる。その結果、LC発振器全体として、DCバイアス点、スイング、対称性、寄生容量などの制御の自由度を向上させることができる。
【0019】
また、本発明によれば、2次側の負性抵抗回路を構成するインバータの入力端子側のキャパシタの容量値よりも同出力端子側のキャパシタの容量値の方を大きく設計することにより、発振信号のノイズ特性を向上させることができる。
【発明を実施するための最良の形態】
【0020】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のLC発振器を詳細に説明する。
【0021】
図1は、本発明のLC発振器の構成を表す一実施形態の概念図である。同図に示すLC発振器10は、1次側のLC発振器12と、2次側のLC発振器14とによって構成されている。
【0022】
1次側のLC発振器12は、2つの端子20,22の間に並列に接続されたインダクタLp、キャパシタCpおよび負性抵抗回路16によって構成されている。一方、2次側のLC発振器14は、互いに接続されたインダクタLm1および負性抵抗回路18によって構成されている。1次側、2次側のインダクタLp、Lm1は相互インダクタを構成し、両者の間は、相互インダクタンスMを発生する相互誘導作用によって結合されている。
【0023】
ここで、負性抵抗回路16,18は、その出力端子の電圧が上がるに従って電流が減少し、出力端子の電圧が下がるに従って電流が増大する、逆に言えば、電流が減少するに従って電圧が上がり、電流が増大するに従って電圧が下がる特性を持つものである。
【0024】
2つの端子20,22の間に並列に接続されたインダクタLpおよびキャパシタCpからなるLCタンクは、寄生抵抗で代表されるロスを必ず持っている。そのため、寄生抵抗の影響を打ち消してLC発振器10の発振を確実に持続させる目的から、1次側のLC発振器12に負性抵抗回路16が設けられ、かつ、2次側のLC発振器14に負性抵抗回路18が設けられている。
【0025】
LC発振器10は、図10に示す従来のLC発振器50に示すように、本来、1次側のLC発振器12だけに設けられる負性抵抗回路の一部を、2次側のLC発振器14に移動させて、1次側のLCタンクのロスを補うように構成したものである。従って、1次側の負性抵抗回路16の抵抗値と、2次側の負性抵抗回路18の抵抗値の合計は、インダクタLpの寄生抵抗の抵抗値を打ち消すのに十分な大きさを持ち、つまり、インダクタLpの寄生抵抗の抵抗値以上であり、その逆極性となるように設計されている。
【0026】
2次側の負性抵抗回路18には、DCバイアス点、スイング、対称性、寄生容量などの制約はない。これにより、1次側の負性抵抗回路16および2次側の負性抵抗回路18を合わせても、これらの制約が大幅に改善されるので、より低ノイズの負性抵抗回路を実現できる。その結果、LC発振器10全体として、発振信号の位相ノイズを大幅に低減することが可能である。
【0027】
また、2次側の負性抵抗回路18には上記の制約がないことから、発振信号の位相ノイズの低減に限らず、DCバイアス点、スイング、対称性、寄生容量などの制御も、2次側のLC発振器14において、ある程度、その自由度を向上させることができる。その結果、LC発振器10全体として、DCバイアス点、スイング、対称性、寄生容量などの制御の自由度を向上させることができる。
【0028】
図2は、1次側の負性抵抗回路の構成を表す回路図である。同図に示す負性抵抗回路16は、2つのN型MOSトランジスタ(以下、NMOSという)24,26と、定電流源28とによって構成されている。NMOS24,26のドレインは、それぞれ、端子20,22に接続され、NMOS24,26のゲートは、それぞれ、端子22,20に接続されている。定電流源28は、NMOS24,26のソースとグランドとの間に接続されている。図中、Gmは、NMOS24,26の電圧電流ゲイン(トランスコンダクタンス)を表す。
【0029】
負性抵抗回路16において、端子20の電圧が下がり、その逆に、端子22の電圧が上がると、NMOS24はオフ状態からオン状態に遷移し、かつ、NMOS26はオン状態からオフ状態に遷移する。従って、端子20から、NMOS24、定電流源28を介してグランドに流れる電流は次第に増大し、端子22から、NMOS26、定電流源28を介して流れる電流は次第に減少する。
【0030】
一方、端子20の電圧が上がり、その逆に、端子22の電圧が下がると、NMOS24はオン状態からオフ状態に遷移し、かつ、NMOS26はオフ状態からオン状態に遷移する。従って、端子20から、NMOS24、定電流源28を介してグランドに流れる電流は次第に減少し、端子22から、NMOS26、定電流源28を介して流れる電流は次第に増大する。
【0031】
1次側の負性抵抗回路16は、出力信号の対称性が要求される。そのため、NMOS24,26の電圧電流ゲインGmは等しく設計されており、端子20,22間で対称な信号が出力される構成となっている。
【0032】
図3は、2次側の負性抵抗回路の構成を表す回路図である。同図に示す負性抵抗回路18は、2つの端子32,34の間に接続されたインバータ30と、インバータ30の入力端子とグランドとの間に接続されたキャパシタC1と、インバータ30の出力端子とグランドとの間に接続されたキャパシタC2とによって構成されている。ここで、キャパシタC1の容量値よりもキャパシタC2の容量値の方が大きく設定されている。
【0033】
負性抵抗回路18に入力される信号は、例えば、その周波数が数GHzで、その振幅が小さいサイン波である。このような高周波の小信号(小振幅の信号)がインバータ30に入力されると、インバータ30からは、入力信号と同じ周波数で、かつ、逆極性の矩形波ではなく、入力信号と同じ周波数、ほぼ逆極性で、かつ、その振幅が増幅されたサイン波が出力される。
【0034】
2次側の負性抵抗回路18には対称性が要求されない。そのため、キャパシタC1の容量値よりもキャパシタC2の容量値の方が大きく設計されており、端子32,34間で非対称な信号が出力される構成となっている。上記例のように、キャパシタC1の容量値よりもキャパシタC2の容量値の方を大きく設計することにより、発振信号のノイズ特性を向上させることができる。
【0035】
次に、LC発振器10のノイズ特性について説明する。
【0036】
図4は、図1に示す1次側のLC発振器のSpiceモデル(スパイスモデル)の構成を表す回路図である。同図に示すLC発振器のSpiceモデルは、図1のインダクタLpに相当するインダクタLSおよびキャパシタCpと、レジスタRSと、キャパシタCox2と、レジスタRsub2およびキャパシタCsub2と、キャパシタCox1と、レジスタRsub1およびキャパシタCsub1とによって構成されている。
【0037】
インダクタLSおよびレジスタRSは、2つの端子20,22の間に直列に接続されている。キャパシタCox2は端子20に接続され、レジスタRsub2およびキャパシタCsub2は、キャパシタCox2と端子36との間に並列に接続されている。キャパシタCox1は端子22に接続され、レジスタRsub1およびキャパシタCsub1は、キャパシタCox1と端子36との間に並列に接続されている。
【0038】
ここで、レジスタRSは、インダクタLSの寄生抵抗を表す。端子36は半導体基板に繋がる端子である。インダクタLS、キャパシタCpおよびレジスタRS以外の素子は、LCタンクを構成するインダクタLSおよびキャパシタCpが接続された端子20,22と、半導体基板に接続された端子36との間に存在する寄生抵抗および寄生容量を表す。なお、負性抵抗回路16の図示は省略している。
【0039】
続いて、図5は、図1に示すLC発振器のSpiceモデルの構成を表す回路図である。同図は、図4に示す1次側のLC発振器12のSpiceモデルにおいて、図3に示す2次側のLC発振器18を追加したものである。
【0040】
ここで、インダクタLSのインダクタンス=10nH、キャパシタCpの容量値=1pF、レジスタRSの抵抗値=10Ω、キャパシタCox2の容量値=120fF、レジスタRsub2の抵抗値=750Ω、キャパシタCsub2の容量値=50fF、キャパシタCox1の容量値=120fF、レジスタRsub1の抵抗値=500Ω、キャパシタCsub1の容量値=75fF、発振信号の発振周波数=1010rad/s(1.6GHz)とする。
【0041】
また、2次側のLC発振器14において、インダクタLm1のインダクタンス=5nH、インダクタLSとインダクタLm1との相互誘導作用によって発生される相互インダクタンスM=5nH、インバータ30の電圧電流ゲインGm=0.05S(シーメン)、インバータ30の入力端子側のキャパシタC1の容量値=800fF、同出力端子側のキャパシタC2の容量値=2.5pFとする。
【0042】
続いて、図6は、図5に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器を等価回路に置き換えた構成を表す回路図である。同図に示す2次側のLC発振器14の等価回路は、インダクタLm1と、レジスタRe1およびキャパシタCe1と、ノイズ電流源38とによって構成されている。インダクタLm1と、直列に接続されたレジスタRe1およびキャパシタCe1と、ノイズ電流源38とは並列に接続されている。
【0043】
図5に示す2次側のLC発振器において、インバータ30の電圧電流ゲインGm=0.05、インバータ30の入力端子側のキャパシタC1の容量値=800fF、同出力端子側のキャパシタC2の容量値=2.5pFの場合、図6に示す2次側のLC発振器14の等価回路において、レジスタRe1の抵抗値=−250Ω、キャパシタCe1の容量値=600fF、ノイズ電流源38の電流値InX2 ̄=4kTγ(0.05/56.1)となる。
【0044】
ここで、kはボルツマン係数、Tは絶対温度、γはMOSトランジスタのノイズ係数を表す。ノイズはランダムに発生する。そのため、ノイズ電流源38の電流値InX2 ̄の算出式は電流の分散値を表す。
【0045】
続いて、図7は、図6に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器の等価回路を1次側のLC発振器の等価回路に置き換えた構成を表す回路図である。同図に示す1次側のLC発振器の等価回路は、等価インピーダンスZneg,eqと、ノイズ電圧源40とによって構成されている。等価インピーダンスZneg,eqおよびノイズ電圧源40は、インダクタLSとレジスタRSとの間に直列に接続されている。
【0046】
図6に示す2次側のLC発振器の等価回路において、レジスタRe1の抵抗値=−250Ω、キャパシタCe1の容量値=600fF、ノイズ電流源38の電流値InX2 ̄=4kTγ(0.05/56.1)の場合、図7に示す1次側のLC発振器の等価回路において、等価インピーダンスZneg,eq=−8.25Ω+3.8j(=−8.25Ω+0.38nH)、ノイズ電圧源40の電圧値Vn,eq2 ̄=4kTγ*2.64となる。
【0047】
ここで、図7に示す1次側のLC発振器の等価回路において、上記の等価インピーダンスZneg,eqは下記式によって算出される。
Zneg,eq=(ωM)2/(−R+1/jωCx)
Mは相互インダクタンス=5nH、−RはレジスタRe1の抵抗値=−250Ω、jは虚数単位、ωは角周波数=1010rad/s、CxはキャパシタCe1の容量値=600fFである。
【0048】
図10のLC発振器50であれば、ノイズ電圧源40の電圧値Vn,eq2 ̄=4kTγ*8.25となるが、図7のLC発振器の場合、ノイズ電圧源40の電圧値Vn,eq2 ̄=4kTγ*2.64となる。すなわち、負性抵抗の抵抗値=−8.25Ωを得るために、図10のLC発振器50は8.25Ωのレジスタに等しい熱雑音を発生するが、図7のLC発振器は、2.64Ωのレジスタに等しい熱雑音しか発生しないことが分かる。
【0049】
以上の結果から、得られる負性抵抗の抵抗値=−8.25Ωであるのに対し、加わる熱雑音は抵抗値=2.64Ωのレジスタに等しい程度であることが分かる。2次側の負性抵抗回路として、図2に示す負性抵抗回路16を用いた場合、−8.25Ωの負性抵抗値を得るためには、抵抗値=8.25Ωのレジスタ程度の熱雑音が発生することを考えると、図3の負性抵抗回路18であれば、より低ノイズが達成できていることが分かる。
【0050】
ここで、キャパシタC1、C2を共に1.4pFとした場合に同様の計算を行うと、得られる負性抵抗値は−8.25Ωであるのに対し、加わる熱雑音は8.4Ωの抵抗と同等となるので、キャパシタC1、C2の容量値の対称性を崩した方が、低ノイズであることが確かめられる。
【0051】
逆にキャパシタC1の容量値が2.5pF、キャパシタC2の容量値が800fFとし、図5のキャパシタC1とキャパシタC2を入れ替えた場合を想定すると、やはり得られる負性抵抗値は−8.25Ωで変わらないが、インバータのデバイスノイズが現れるインバータ出力ノード(図3の端子34)につながるキャパシタC2の値は減少しているので、この負性抵抗回路のノイズ特性は劣化してしまうことが理解できる。
【0052】
以上により、同じ負性抵抗値で、なるべく低ノイズ化を図るには、キャパシタC1の容量値よりもキャパシタC2の容量値を大きくしてやればよいことがわかる。
【0053】
次に、図1に示すLC発振器10の物理的な構造について説明する。
【0054】
図8は、図1に示すLC発振器の物理的な構造を表す斜視図、図9は、図8に示すLC発振器の構造を表す側断面図である。これらの図は、図1に示すLC発振器10を半導体チップ上に構成したものである。LC発振器10は、1次側のインダクタLpと、2次側のインダクタLm1と、2つのパターングランドシールド(以下、PGS(Pattern Ground Shield)という)42,44とによって構成されている。
【0055】
1次側のインダクタLpは、上層側の配線層内に螺旋状に巻回されたメタル配線によって形成されている。一方、2次側のインダクタLm1は、下層側の配線層内に螺旋状に巻回されたメタル配線によって構成されている。なお、各々のインダクタLp、Lm1において、メタル配線同士が交差する部分は、スルーホール、および、インダクタが形成される配線層の上層ないしは下層の配線層内のメタル配線を介して巻線の外側に端子が引き出されている。
【0056】
PGS44は、ポリシリコン(Poly)からなる、インダクタLp、Lm1のサイズに対応するサイズのシート状のものである。PSG44は、半導体チップの基板上に配置されている。一方、PGS42は、メタル(Metal)からなる、PGS44と同じサイズのものである。PGS42は、1次側のインダクタLpと2次側のインダクタLm1との間に配置されている。各々のインダクタLp、Lm1とPGS42との間、インダクタLm1とPGS44との間は絶縁層(絶縁体)によって分離されている。
【0057】
なお、1次側のインダクタLpを下層側に設け、2次側のインダクタLm1を上層側に設ける構成としてもよい。PGS42は、インダクタLp、Lm1の寄生容量の増大や、インダクタを形成するメタル配線の低抵抗性による誘電性ロスの増大が問題になるケースでは配置しない方がよい場合もある。従って、PGS42は、必要に応じて適宜設けることが望ましい。
【0058】
本発明は、基本的にオンチップのLC発振器、すなわち、半導体集積回路に搭載されるLC発振器に好適なものであるが、半導体集積回路に搭載されるもの以外のLC発振器に対しても適用可能なものである。
【0059】
実施形態では、1次側の負性抵抗回路の一部を、2次側のLC発振器に移動させて2次側の負性抵抗回路としているが、1次側の負性抵抗回路の全部を2次側のLC発振器側に移動させてもよい。この場合、1次側の負性抵抗回路は不要である。また、負性抵抗回路の具体的な回路構成は図示例のものに限定されず、同様の機能を果たすものがいずれも利用できる。
【0060】
本発明は、基本的に以上のようなものである。
以上、本発明のLC発振器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【0061】
【図1】本発明のLC発振器の構成を表す一実施形態の概略図である。
【図2】図1に示すLC発振器の1次側の負性抵抗回路の構成を表す回路図である。
【図3】図1に示すLC発振器の2次側の負性抵抗回路の構成を表す回路図である。
【図4】図1に示す1次側のLC発振器のSpiceモデルの構成を表す回路図である。
【図5】図1に示すLC発振器のSpiceモデルの構成を表す回路図である。
【図6】図5に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器を等価回路に置き換えた構成を表す回路図である。
【図7】図6に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器の等価回路を1次側のLC発振器の等価回路に置き換えた構成を表す回路図である。
【図8】図1に示すLC発振器の物理的な構造を表す斜視図である。
【図9】図8に示すLC発振器の構造を表す側断面図である。
【図10】従来のLC発振器の構成を表す一例の概略図である。
【符号の説明】
【0062】
10、50 LC発振器
12 1次側のLC発振器
14 2次側のLC発振器
20,22,32,34 端子
16、18 負性抵抗回路
24,26 N型MOSトランジスタ(NMOS)
28 定電流源
30 インバータ
38 ノイズ電流源
40 ノイズ電圧源
42,44 パターングランドシールド(PGS)
Lp、Lm1、LS インダクタ
Cp、C1、C2、Cox1、Cox2、Csub1、Csub2、Ce1 キャパシタ
RS、Rsub1、Rsub2、Re1 レジスタ
【技術分野】
【0001】
本発明は、寄生抵抗の影響を打ち消す負性抵抗回路を備えるLC発振器(LC共振回路)に関するものである。
【背景技術】
【0002】
図10は、従来のLC発振器の構成を表す一例の概念図である。同図に示すLC発振器50は、2つの端子20,22の間に並列に接続されたインダクタLp、キャパシタCpおよび負性抵抗回路52によって構成されている。インダクタLpには寄生抵抗が存在する。そのため、寄生抵抗による影響を打ち消し、LC発振器50が所定の周波数で確実に発振することができるように負性抵抗回路52が設けられている。
【0003】
従来のLC発振器では、1つのインダクタでLCタンク(インダクタとキャパシタの並列回路)が構成されている。この構成のLC発振器では、2つの端子から出力される発振信号の負荷が等負荷になること(出力の対称性)を要求されるなど、LCタンクが次段のデバイスの色々な制約を直接受ける。そのため、LCタンクを駆動する、負性抵抗回路52を構成する能動素子も、その出力信号に対称性などの制約を受けることになる。
【0004】
また、オンチップのLC発振器では、そのインダクタの部分で寄生抵抗やシリコン基板との相互インダクタンスなどによる大きなロス(損失)が存在する。そのため、高いQ値(振幅増大係数)を達成することが困難であり、発振信号の位相ノイズ(例えば、ジッタ)を小さくすることが常に課題であった。ここで、Q値とは、振動の状態を現す指標である。Q値が高いほど、発振信号の振動が安定していることを意味する。
【0005】
Q値が低いLC発振器を発振させるためには、比較的大きな駆動能力を持つ能動素子を用いる必要がある。しかし、能動素子で発生するノイズ成分も、LC発振器のロスによるノイズ成分と同等かそれ以上の大きさがあるという問題があった。
【0006】
ところで、発振信号の位相ノイズを抑えるためには、「Q値が高いオンチップインダクタを作る」か、「より低ノイズでLCタンクをドライブする」という2つのアプローチがあり、これまで盛んに議論されてきた。
【0007】
前者に関しては、パターングランドシールド(Pattern Ground Shield)という手法により、キャパシタを介したシリコン基板とのロスは劇的に改善された。しかし、パターングランドシールドの手法を用いても、シリコン基板中の誘導電流に起因するロスは防ぎようがない。そのため、製造プロセス自体を変えない限り、これからのロスの劇的な改善は難しいと考えられる。
【0008】
一方、後者についても様々な手法が提案されている。しかし、LCタンクがこれを駆動する能動素子と直接繋がる構成である以上、LC発振器の発振信号に対して、バイアス点、スイング幅(信号振幅)、対称性などの制約がかかり、それが発振信号の低ノイズ化に対する大きな障害となっている。その結果、LCタンクからのノイズ成分と同程度の強度を持つノイズが能動素子からも発生することは避けられない。
【0009】
上記の通り、オンチップのLC発振器では、LCタンク自体のロスが大きく、製造プロセスを改良しない限り、これ以上のQ値の向上は期待できない。また、ロスが大きいLCタンクを駆動する能動素子が発生するノイズも、LCタンクからのノイズと同程度であり、LCタンクと能動素子が直接繋がる状況下では、これ以上、能動素子からのノイズを抑えることは難しいという問題があった。
【0010】
ここで、本発明と直接的に関連性のある先行技術文献は存在しないが、本発明と同様に相互誘導作用によって発生される相互インダクタンスを利用したLC発振器の先行技術文献として特許文献1がある。
【0011】
特許文献1には、LC共振回路を構成するインダクタンス素子と対向するように配置され相互誘導結合される二次側インダクタンス素子の両端子間に、容量素子とスイッチ素子とを並列に接続し、スイッチ素子がオフされた状態では二次側インダクタンス素子の両端子間に容量素子が接続された状態となって等価インダクタンスが増加し、スイッチ素子がオンされた状態では二次側インダクタンス素子の両端子間が短絡された状態となって等価インダクタンスが減少するようにしたLC共振型発振回路が開示されている。
【0012】
【特許文献1】特開2007−174552号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の目的は、前記従来技術の問題点を解消し、発振信号の対称性などの制約が要求される場合においても、その制約を制御する自由度を向上させることができるLC発振器を提供することにある。
また、本発明のさらなる目的は、上記目的に加えて、その発振信号の位相ノイズを低減することができるLC発振器を提供することにある。
【課題を解決するための手段】
【0014】
上記目的を達成するために、本発明は、並列に接続された第1のインダクタおよびキャパシタからなるLCタンク、ならびに、寄生抵抗の影響を打ち消す第1の負性抵抗回路を含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび第2の負性抵抗回路を含む2次側のLC発振器とを備え、
前記第1および第2の負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器を提供するものである。
【0015】
また、本発明は、並列に接続された第1のインダクタおよびキャパシタからなるLCタンクを含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび前記1次側のLC発振器の寄生抵抗の影響を打ち消す負性抵抗回路を含む2次側のLC発振器とを備え、
前記負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器を提供する。
【0016】
ここで、前記2次側のLC発振器の負性抵抗回路は、インバータと、該インバータの入力端子とグランドとの間に接続された第1のキャパシタと、前記インバータの出力端子とグランドとの間に接続された第2のキャパシタとを備え、
前記第1のキャパシタの容量値よりも前記第2のキャパシタの容量値の方が大きいことが好ましい。
【発明の効果】
【0017】
2次側の負性抵抗回路には、DCバイアス点、スイング(信号振幅)、対称性、寄生容量などの制約はない。これにより、本発明によれば、1次側の負性抵抗回路および2次側の負性抵抗回路を合わせても、これらの制約が大幅に改善されるので、より低ノイズの負性抵抗回路を実現できる。その結果、LC発振器全体として、発振信号の位相ノイズを大幅に低減することが可能である。
【0018】
また、2次側の負性抵抗回路には上記の制約がないことから、発振信号の位相ノイズの低減に限らず、DCバイアス点、スイング、対称性、寄生容量などの制御も、2次側のLC発振器において、ある程度、その自由度を向上させることができる。その結果、LC発振器全体として、DCバイアス点、スイング、対称性、寄生容量などの制御の自由度を向上させることができる。
【0019】
また、本発明によれば、2次側の負性抵抗回路を構成するインバータの入力端子側のキャパシタの容量値よりも同出力端子側のキャパシタの容量値の方を大きく設計することにより、発振信号のノイズ特性を向上させることができる。
【発明を実施するための最良の形態】
【0020】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のLC発振器を詳細に説明する。
【0021】
図1は、本発明のLC発振器の構成を表す一実施形態の概念図である。同図に示すLC発振器10は、1次側のLC発振器12と、2次側のLC発振器14とによって構成されている。
【0022】
1次側のLC発振器12は、2つの端子20,22の間に並列に接続されたインダクタLp、キャパシタCpおよび負性抵抗回路16によって構成されている。一方、2次側のLC発振器14は、互いに接続されたインダクタLm1および負性抵抗回路18によって構成されている。1次側、2次側のインダクタLp、Lm1は相互インダクタを構成し、両者の間は、相互インダクタンスMを発生する相互誘導作用によって結合されている。
【0023】
ここで、負性抵抗回路16,18は、その出力端子の電圧が上がるに従って電流が減少し、出力端子の電圧が下がるに従って電流が増大する、逆に言えば、電流が減少するに従って電圧が上がり、電流が増大するに従って電圧が下がる特性を持つものである。
【0024】
2つの端子20,22の間に並列に接続されたインダクタLpおよびキャパシタCpからなるLCタンクは、寄生抵抗で代表されるロスを必ず持っている。そのため、寄生抵抗の影響を打ち消してLC発振器10の発振を確実に持続させる目的から、1次側のLC発振器12に負性抵抗回路16が設けられ、かつ、2次側のLC発振器14に負性抵抗回路18が設けられている。
【0025】
LC発振器10は、図10に示す従来のLC発振器50に示すように、本来、1次側のLC発振器12だけに設けられる負性抵抗回路の一部を、2次側のLC発振器14に移動させて、1次側のLCタンクのロスを補うように構成したものである。従って、1次側の負性抵抗回路16の抵抗値と、2次側の負性抵抗回路18の抵抗値の合計は、インダクタLpの寄生抵抗の抵抗値を打ち消すのに十分な大きさを持ち、つまり、インダクタLpの寄生抵抗の抵抗値以上であり、その逆極性となるように設計されている。
【0026】
2次側の負性抵抗回路18には、DCバイアス点、スイング、対称性、寄生容量などの制約はない。これにより、1次側の負性抵抗回路16および2次側の負性抵抗回路18を合わせても、これらの制約が大幅に改善されるので、より低ノイズの負性抵抗回路を実現できる。その結果、LC発振器10全体として、発振信号の位相ノイズを大幅に低減することが可能である。
【0027】
また、2次側の負性抵抗回路18には上記の制約がないことから、発振信号の位相ノイズの低減に限らず、DCバイアス点、スイング、対称性、寄生容量などの制御も、2次側のLC発振器14において、ある程度、その自由度を向上させることができる。その結果、LC発振器10全体として、DCバイアス点、スイング、対称性、寄生容量などの制御の自由度を向上させることができる。
【0028】
図2は、1次側の負性抵抗回路の構成を表す回路図である。同図に示す負性抵抗回路16は、2つのN型MOSトランジスタ(以下、NMOSという)24,26と、定電流源28とによって構成されている。NMOS24,26のドレインは、それぞれ、端子20,22に接続され、NMOS24,26のゲートは、それぞれ、端子22,20に接続されている。定電流源28は、NMOS24,26のソースとグランドとの間に接続されている。図中、Gmは、NMOS24,26の電圧電流ゲイン(トランスコンダクタンス)を表す。
【0029】
負性抵抗回路16において、端子20の電圧が下がり、その逆に、端子22の電圧が上がると、NMOS24はオフ状態からオン状態に遷移し、かつ、NMOS26はオン状態からオフ状態に遷移する。従って、端子20から、NMOS24、定電流源28を介してグランドに流れる電流は次第に増大し、端子22から、NMOS26、定電流源28を介して流れる電流は次第に減少する。
【0030】
一方、端子20の電圧が上がり、その逆に、端子22の電圧が下がると、NMOS24はオン状態からオフ状態に遷移し、かつ、NMOS26はオフ状態からオン状態に遷移する。従って、端子20から、NMOS24、定電流源28を介してグランドに流れる電流は次第に減少し、端子22から、NMOS26、定電流源28を介して流れる電流は次第に増大する。
【0031】
1次側の負性抵抗回路16は、出力信号の対称性が要求される。そのため、NMOS24,26の電圧電流ゲインGmは等しく設計されており、端子20,22間で対称な信号が出力される構成となっている。
【0032】
図3は、2次側の負性抵抗回路の構成を表す回路図である。同図に示す負性抵抗回路18は、2つの端子32,34の間に接続されたインバータ30と、インバータ30の入力端子とグランドとの間に接続されたキャパシタC1と、インバータ30の出力端子とグランドとの間に接続されたキャパシタC2とによって構成されている。ここで、キャパシタC1の容量値よりもキャパシタC2の容量値の方が大きく設定されている。
【0033】
負性抵抗回路18に入力される信号は、例えば、その周波数が数GHzで、その振幅が小さいサイン波である。このような高周波の小信号(小振幅の信号)がインバータ30に入力されると、インバータ30からは、入力信号と同じ周波数で、かつ、逆極性の矩形波ではなく、入力信号と同じ周波数、ほぼ逆極性で、かつ、その振幅が増幅されたサイン波が出力される。
【0034】
2次側の負性抵抗回路18には対称性が要求されない。そのため、キャパシタC1の容量値よりもキャパシタC2の容量値の方が大きく設計されており、端子32,34間で非対称な信号が出力される構成となっている。上記例のように、キャパシタC1の容量値よりもキャパシタC2の容量値の方を大きく設計することにより、発振信号のノイズ特性を向上させることができる。
【0035】
次に、LC発振器10のノイズ特性について説明する。
【0036】
図4は、図1に示す1次側のLC発振器のSpiceモデル(スパイスモデル)の構成を表す回路図である。同図に示すLC発振器のSpiceモデルは、図1のインダクタLpに相当するインダクタLSおよびキャパシタCpと、レジスタRSと、キャパシタCox2と、レジスタRsub2およびキャパシタCsub2と、キャパシタCox1と、レジスタRsub1およびキャパシタCsub1とによって構成されている。
【0037】
インダクタLSおよびレジスタRSは、2つの端子20,22の間に直列に接続されている。キャパシタCox2は端子20に接続され、レジスタRsub2およびキャパシタCsub2は、キャパシタCox2と端子36との間に並列に接続されている。キャパシタCox1は端子22に接続され、レジスタRsub1およびキャパシタCsub1は、キャパシタCox1と端子36との間に並列に接続されている。
【0038】
ここで、レジスタRSは、インダクタLSの寄生抵抗を表す。端子36は半導体基板に繋がる端子である。インダクタLS、キャパシタCpおよびレジスタRS以外の素子は、LCタンクを構成するインダクタLSおよびキャパシタCpが接続された端子20,22と、半導体基板に接続された端子36との間に存在する寄生抵抗および寄生容量を表す。なお、負性抵抗回路16の図示は省略している。
【0039】
続いて、図5は、図1に示すLC発振器のSpiceモデルの構成を表す回路図である。同図は、図4に示す1次側のLC発振器12のSpiceモデルにおいて、図3に示す2次側のLC発振器18を追加したものである。
【0040】
ここで、インダクタLSのインダクタンス=10nH、キャパシタCpの容量値=1pF、レジスタRSの抵抗値=10Ω、キャパシタCox2の容量値=120fF、レジスタRsub2の抵抗値=750Ω、キャパシタCsub2の容量値=50fF、キャパシタCox1の容量値=120fF、レジスタRsub1の抵抗値=500Ω、キャパシタCsub1の容量値=75fF、発振信号の発振周波数=1010rad/s(1.6GHz)とする。
【0041】
また、2次側のLC発振器14において、インダクタLm1のインダクタンス=5nH、インダクタLSとインダクタLm1との相互誘導作用によって発生される相互インダクタンスM=5nH、インバータ30の電圧電流ゲインGm=0.05S(シーメン)、インバータ30の入力端子側のキャパシタC1の容量値=800fF、同出力端子側のキャパシタC2の容量値=2.5pFとする。
【0042】
続いて、図6は、図5に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器を等価回路に置き換えた構成を表す回路図である。同図に示す2次側のLC発振器14の等価回路は、インダクタLm1と、レジスタRe1およびキャパシタCe1と、ノイズ電流源38とによって構成されている。インダクタLm1と、直列に接続されたレジスタRe1およびキャパシタCe1と、ノイズ電流源38とは並列に接続されている。
【0043】
図5に示す2次側のLC発振器において、インバータ30の電圧電流ゲインGm=0.05、インバータ30の入力端子側のキャパシタC1の容量値=800fF、同出力端子側のキャパシタC2の容量値=2.5pFの場合、図6に示す2次側のLC発振器14の等価回路において、レジスタRe1の抵抗値=−250Ω、キャパシタCe1の容量値=600fF、ノイズ電流源38の電流値InX2 ̄=4kTγ(0.05/56.1)となる。
【0044】
ここで、kはボルツマン係数、Tは絶対温度、γはMOSトランジスタのノイズ係数を表す。ノイズはランダムに発生する。そのため、ノイズ電流源38の電流値InX2 ̄の算出式は電流の分散値を表す。
【0045】
続いて、図7は、図6に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器の等価回路を1次側のLC発振器の等価回路に置き換えた構成を表す回路図である。同図に示す1次側のLC発振器の等価回路は、等価インピーダンスZneg,eqと、ノイズ電圧源40とによって構成されている。等価インピーダンスZneg,eqおよびノイズ電圧源40は、インダクタLSとレジスタRSとの間に直列に接続されている。
【0046】
図6に示す2次側のLC発振器の等価回路において、レジスタRe1の抵抗値=−250Ω、キャパシタCe1の容量値=600fF、ノイズ電流源38の電流値InX2 ̄=4kTγ(0.05/56.1)の場合、図7に示す1次側のLC発振器の等価回路において、等価インピーダンスZneg,eq=−8.25Ω+3.8j(=−8.25Ω+0.38nH)、ノイズ電圧源40の電圧値Vn,eq2 ̄=4kTγ*2.64となる。
【0047】
ここで、図7に示す1次側のLC発振器の等価回路において、上記の等価インピーダンスZneg,eqは下記式によって算出される。
Zneg,eq=(ωM)2/(−R+1/jωCx)
Mは相互インダクタンス=5nH、−RはレジスタRe1の抵抗値=−250Ω、jは虚数単位、ωは角周波数=1010rad/s、CxはキャパシタCe1の容量値=600fFである。
【0048】
図10のLC発振器50であれば、ノイズ電圧源40の電圧値Vn,eq2 ̄=4kTγ*8.25となるが、図7のLC発振器の場合、ノイズ電圧源40の電圧値Vn,eq2 ̄=4kTγ*2.64となる。すなわち、負性抵抗の抵抗値=−8.25Ωを得るために、図10のLC発振器50は8.25Ωのレジスタに等しい熱雑音を発生するが、図7のLC発振器は、2.64Ωのレジスタに等しい熱雑音しか発生しないことが分かる。
【0049】
以上の結果から、得られる負性抵抗の抵抗値=−8.25Ωであるのに対し、加わる熱雑音は抵抗値=2.64Ωのレジスタに等しい程度であることが分かる。2次側の負性抵抗回路として、図2に示す負性抵抗回路16を用いた場合、−8.25Ωの負性抵抗値を得るためには、抵抗値=8.25Ωのレジスタ程度の熱雑音が発生することを考えると、図3の負性抵抗回路18であれば、より低ノイズが達成できていることが分かる。
【0050】
ここで、キャパシタC1、C2を共に1.4pFとした場合に同様の計算を行うと、得られる負性抵抗値は−8.25Ωであるのに対し、加わる熱雑音は8.4Ωの抵抗と同等となるので、キャパシタC1、C2の容量値の対称性を崩した方が、低ノイズであることが確かめられる。
【0051】
逆にキャパシタC1の容量値が2.5pF、キャパシタC2の容量値が800fFとし、図5のキャパシタC1とキャパシタC2を入れ替えた場合を想定すると、やはり得られる負性抵抗値は−8.25Ωで変わらないが、インバータのデバイスノイズが現れるインバータ出力ノード(図3の端子34)につながるキャパシタC2の値は減少しているので、この負性抵抗回路のノイズ特性は劣化してしまうことが理解できる。
【0052】
以上により、同じ負性抵抗値で、なるべく低ノイズ化を図るには、キャパシタC1の容量値よりもキャパシタC2の容量値を大きくしてやればよいことがわかる。
【0053】
次に、図1に示すLC発振器10の物理的な構造について説明する。
【0054】
図8は、図1に示すLC発振器の物理的な構造を表す斜視図、図9は、図8に示すLC発振器の構造を表す側断面図である。これらの図は、図1に示すLC発振器10を半導体チップ上に構成したものである。LC発振器10は、1次側のインダクタLpと、2次側のインダクタLm1と、2つのパターングランドシールド(以下、PGS(Pattern Ground Shield)という)42,44とによって構成されている。
【0055】
1次側のインダクタLpは、上層側の配線層内に螺旋状に巻回されたメタル配線によって形成されている。一方、2次側のインダクタLm1は、下層側の配線層内に螺旋状に巻回されたメタル配線によって構成されている。なお、各々のインダクタLp、Lm1において、メタル配線同士が交差する部分は、スルーホール、および、インダクタが形成される配線層の上層ないしは下層の配線層内のメタル配線を介して巻線の外側に端子が引き出されている。
【0056】
PGS44は、ポリシリコン(Poly)からなる、インダクタLp、Lm1のサイズに対応するサイズのシート状のものである。PSG44は、半導体チップの基板上に配置されている。一方、PGS42は、メタル(Metal)からなる、PGS44と同じサイズのものである。PGS42は、1次側のインダクタLpと2次側のインダクタLm1との間に配置されている。各々のインダクタLp、Lm1とPGS42との間、インダクタLm1とPGS44との間は絶縁層(絶縁体)によって分離されている。
【0057】
なお、1次側のインダクタLpを下層側に設け、2次側のインダクタLm1を上層側に設ける構成としてもよい。PGS42は、インダクタLp、Lm1の寄生容量の増大や、インダクタを形成するメタル配線の低抵抗性による誘電性ロスの増大が問題になるケースでは配置しない方がよい場合もある。従って、PGS42は、必要に応じて適宜設けることが望ましい。
【0058】
本発明は、基本的にオンチップのLC発振器、すなわち、半導体集積回路に搭載されるLC発振器に好適なものであるが、半導体集積回路に搭載されるもの以外のLC発振器に対しても適用可能なものである。
【0059】
実施形態では、1次側の負性抵抗回路の一部を、2次側のLC発振器に移動させて2次側の負性抵抗回路としているが、1次側の負性抵抗回路の全部を2次側のLC発振器側に移動させてもよい。この場合、1次側の負性抵抗回路は不要である。また、負性抵抗回路の具体的な回路構成は図示例のものに限定されず、同様の機能を果たすものがいずれも利用できる。
【0060】
本発明は、基本的に以上のようなものである。
以上、本発明のLC発振器について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【0061】
【図1】本発明のLC発振器の構成を表す一実施形態の概略図である。
【図2】図1に示すLC発振器の1次側の負性抵抗回路の構成を表す回路図である。
【図3】図1に示すLC発振器の2次側の負性抵抗回路の構成を表す回路図である。
【図4】図1に示す1次側のLC発振器のSpiceモデルの構成を表す回路図である。
【図5】図1に示すLC発振器のSpiceモデルの構成を表す回路図である。
【図6】図5に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器を等価回路に置き換えた構成を表す回路図である。
【図7】図6に示すLC発振器のSpiceモデルにおいて、2次側のLC発振器の等価回路を1次側のLC発振器の等価回路に置き換えた構成を表す回路図である。
【図8】図1に示すLC発振器の物理的な構造を表す斜視図である。
【図9】図8に示すLC発振器の構造を表す側断面図である。
【図10】従来のLC発振器の構成を表す一例の概略図である。
【符号の説明】
【0062】
10、50 LC発振器
12 1次側のLC発振器
14 2次側のLC発振器
20,22,32,34 端子
16、18 負性抵抗回路
24,26 N型MOSトランジスタ(NMOS)
28 定電流源
30 インバータ
38 ノイズ電流源
40 ノイズ電圧源
42,44 パターングランドシールド(PGS)
Lp、Lm1、LS インダクタ
Cp、C1、C2、Cox1、Cox2、Csub1、Csub2、Ce1 キャパシタ
RS、Rsub1、Rsub2、Re1 レジスタ
【特許請求の範囲】
【請求項1】
並列に接続された第1のインダクタおよびキャパシタからなるLCタンク、ならびに、寄生抵抗の影響を打ち消す第1の負性抵抗回路を含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび第2の負性抵抗回路を含む2次側のLC発振器とを備え、
前記第1および第2の負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器。
【請求項2】
並列に接続された第1のインダクタおよびキャパシタからなるLCタンクを含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび前記1次側のLC発振器の寄生抵抗の影響を打ち消す負性抵抗回路を含む2次側のLC発振器とを備え、
前記負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器。
【請求項3】
前記2次側のLC発振器の負性抵抗回路は、インバータと、該インバータの入力端子とグランドとの間に接続された第1のキャパシタと、前記インバータの出力端子とグランドとの間に接続された第2のキャパシタとを備え、
前記第1のキャパシタの容量値よりも前記第2のキャパシタの容量値の方が大きいことを特徴とする請求項1または2に記載のLC発振器。
【請求項1】
並列に接続された第1のインダクタおよびキャパシタからなるLCタンク、ならびに、寄生抵抗の影響を打ち消す第1の負性抵抗回路を含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび第2の負性抵抗回路を含む2次側のLC発振器とを備え、
前記第1および第2の負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器。
【請求項2】
並列に接続された第1のインダクタおよびキャパシタからなるLCタンクを含む1次側のLC発振器と、相互インダクタンスを発生する相互誘導作用によって前記第1のインダクタと結合された第2のインダクタおよび前記1次側のLC発振器の寄生抵抗の影響を打ち消す負性抵抗回路を含む2次側のLC発振器とを備え、
前記負性抵抗回路の抵抗値の合計は、前記寄生抵抗の抵抗値以上であり、逆極性であることを特徴とするLC発振器。
【請求項3】
前記2次側のLC発振器の負性抵抗回路は、インバータと、該インバータの入力端子とグランドとの間に接続された第1のキャパシタと、前記インバータの出力端子とグランドとの間に接続された第2のキャパシタとを備え、
前記第1のキャパシタの容量値よりも前記第2のキャパシタの容量値の方が大きいことを特徴とする請求項1または2に記載のLC発振器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2009−177388(P2009−177388A)
【公開日】平成21年8月6日(2009.8.6)
【国際特許分類】
【出願番号】特願2008−12334(P2008−12334)
【出願日】平成20年1月23日(2008.1.23)
【出願人】(501285133)川崎マイクロエレクトロニクス株式会社 (449)
【Fターム(参考)】
【公開日】平成21年8月6日(2009.8.6)
【国際特許分類】
【出願日】平成20年1月23日(2008.1.23)
【出願人】(501285133)川崎マイクロエレクトロニクス株式会社 (449)
【Fターム(参考)】
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