ＭＥＭＳ共振器、その製造方法及びＭＥＭＳ発振器
本発明は、第１の電極と、第２の電極を具える可動素子（４８）とを具えるＭＥＭＳ共振器であって、前記可動素子（４８）が前記第１の電極の方向に可動であり、前記第１の電極と前記可動素子（４８）が側壁を有する空隙（４６，４７）によって分離されているＭＥＭＳ共振器に関する。本発明では、前記空隙（４６，４７）の側壁の少なくとも１つの上に誘電体層（６０）が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の電極と、第２の電極を具える可動素子とを具えるＭＥＭＳ共振器であって、前記可動素子が前記第１の電極の方向に可動であり、前記第１の電極と前記可動素子が側壁を有する空隙により分離されているＭＥＭＳ共振器に関する。
【０００２】
本発明は、このようなＭＥＭＳ共振器を製造する方法にも関する。
【０００３】
本発明は、更に、ＭＥＭＳ共振器を具えるＭＥＭＳ発振器及びこのようなＭＥＭＳ発振器を具える集積回路にも関する。
【背景技術】
【０００４】
ＭＥＭＳ共振器はＷＯ２００４／０２７７９６Ａ２から既知である。この特許文献は、面内固定−固定ビーム共振器を開示している。固定−固定ビーム共振器は、２つの固定領域間に配置された単結晶シリコン（ＳＣＳ）ビームを含む。ＳＣＳビームは規定の幅及び高さを有し、固定−固定ビーム共振器の共振素子として機能する。駆動電極と検出電極は互いに対向して位置し、ＳＣＳビームからサブミクロン空隙により分離される。これらの電極はポリシリコンとするのが好ましい。従って、固定−固定ビーム共振器は主として又は完全にシリコンからなる。
【０００５】
この既知のＭＥＭＳ共振器の欠点は、製造が難しい点にある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、比較的容易に製造できる、頭書に記載した種類の代替ＭＥＭＳ共振器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は独立請求項により特定される。従属請求項は有利な実施の形態を特定する。
【０００８】
本発明によれば、上記の目的は、前記空隙の側壁の少なくとも１つの上に誘電体層を設けたことにより達成される。シリコンＭＥＭＳ共振器は容量変換（capacitive transduction）を用いて励振され検出される。この変換の効率は、共振器とその励振及び／又は検出電極との間の距離（空隙幅）に強く依存する。一般に、１μｍより十分小さい距離が発振器や加速度計などの殆どの用途に要求される。これらの狭い空隙は慣例のリソグラフィー技術を用いて製造することはできない。ＷＯ２００４／０２７７９６Ａ２に開示されているデバイスの場合、犠牲層の使用や追加のエッチング工程など、多くのプロセス工程が要求される。しかし、本発明によれば、空隙の幅を簡単な方法、即ち１つの追加のプロセス工程を用いることにより減少させることができる。
【０００９】
本発明は、更に、側壁に設けられた誘電体材料は１より大きい誘電率を有し、この事実を活用できるという洞察に基づくものである。本発明者は、１より大きい誘電率のために、実効空隙幅が電極間の距離より小さくなることを洞察した。用語「実効空隙幅」については、本明細書の図面の説明において更に説明する。
【００１０】
本発明によるＭＥＭＳ共振器の有利な実施例では、前記誘電体層は少なくとも２つの側壁に設けられる。この手段の利点は、物理的空隙幅と実効空隙幅の両方が更に減少することにある。
【００１１】
本発明によるＭＥＭＳ共振器の他の実施例では、ＭＥＭＳ共振器は他の電極を更に具え、可動素子が前記他の電極の方向に可動であり、前記他の電極と可動素子が他の側壁を有する他の空隙により分離され、前記他の空隙の他の側壁の少なくとも１つの上に他の誘電体層が設けられる。前記他の電極の付加によって、設計者は、例えば第１の電極を（可動素子を容量的に励振させるための）励振電極として、第２の電極を（前記他の空隙の変化する幅による容量変調を測定するための）検出電極として実装できる。
【００１２】
有利な実施例では、前記他の誘電体層は前記他の空隙の少なくとも２つの他の側壁の上に設けられる。
【００１３】
前記誘電体層又は前記他の誘電体層は次の材料、二酸化シリコン、窒化シリコン又はＰＺＴ又はＰＬＺＴのような強誘電体材料、の少なくとも１つを含むのが好ましい。誘電体の誘電率が大きいほど、実効空隙幅が小さくなる。
【００１４】
本発明はＭＥＭＳ共振器の製造方法にも関する。本発明の方法は、
基板層と、基板層上に設けられた犠牲層と、犠牲層上に設けられた上部層とを具える半導体本体を準備するステップと、
前記上部層をパターン化して、前記犠牲層を局部的に露出するとともに前記可動素子を画定する空隙を形成するステップと、
前記犠牲層を選択的に除去して前記可動素子を前記基板層から部分的に解放させるステップと、
前記可動素子の周囲の前記上部層と関連する前記空隙の少なくとも１つの側壁の上に誘電体層を設けるステップと、
を具える。
【００１５】
ＷＯ２００４／０２７７９６Ａ２は、リソグラフィー技術で得ることができるよりも小さい幅を有する空隙を形成する方法を開示する。この方法では、追加の犠牲酸化層を共振器に隣接する空隙内に堆積し、その後直ちにこの犠牲酸化層を部分的に除去して薄いナノメートルレンジの酸化層を共振器上に残存させる。次に残存する空隙をポリシリコンで満たして電極を形成する。共振構造の開放は製造方法の最後の工程として行われ、薄い追加の犠牲酸化層と基板上の酸化層の両方を選択的にエッチ除去する。従って、この特許文献はリソグラフィー技術で得ることができるよりも小さい幅を有する空隙を形成する全く複雑な方法を開示している。
【００１６】
本発明の方法は上述の方法と全く相違する。本発明の方法では、誘電体層を少なくとも１つの側壁の上に設ける前に可動素子の開放を行う。更に、本発明者の前記の洞察に従って、この誘電体層は除去されない。従って、本発明の方法では少数の工程が必要とされるのみである。
【００１７】
ＵＳ２００５／０１２４１３５Ａ１は、リソグラフィー技術で得ることができるよりも小さい幅を有する空隙を形成する３つの代替方法を開示する。この特許文献に開示された第１の方法では、酸化物の層をシリコン基板上に成長もしくは堆積し、パターン化してこの酸化物の層にトレンチを形成する。その後、薄いポリシリコン層をこの酸化物の層の上に堆積する。次に、トレンチを酸化物で満たし、エッチバックしてトレンチの側壁上の犠牲酸化物層を露出させる。最後に、犠牲側壁ポリシリコンをエッチ除去してナノトレンチを形成する。
【００１８】
ＵＳ２００５／０１２４１３５Ａ１に開示された第２の方法では、窒化物の層を基板上に形成する。次に、ポリシリコン層を堆積し、開口を有するマスクを用いてパターン化する。パターン化されたポリシリコン層を次に酸化して比較的厚い酸化マスクを形成し、このマスクの開口がミクロン以下の寸法に縮小するようにする。次にこのマスクを用いてエッチングすることによってミクロン以下のトレンチを形成する。
【００１９】
ＵＳ２００５／０１２４１３５Ａ１に開示された第３の方法では、第１のシリコン層と酸化層と第２のシリコン層を具えるＳＯＩウェファを用意する。次に、薄い窒化物層をＳＯＩウェファ上に堆積し、後続の製造工程における第２のシリコンの酸化を阻止する。薄膜ポリシリコン層を堆積し、パターン化して開口を形成する。パターン化されたポリシリコン層を酸化して酸化マスクを形成する。この酸化中に開口が小さくなる。次に薄い窒化物層の異方性ドライエッチングを実行し、次にイオンエッチングによってポリシリコン層を酸化層までエッチングする。最後に、酸化層を局部的に除去して得られる微小構造の一部分を部分的に開放させる。
【００２０】
上記の３つの方法はすべて、縮小された寸法を有するマスクを用いてサブミクロン寸法のトレンチをエッチングする点で共通している。これはサブミクロン幅を有するトレンチをエッチングするものでない本発明の方法と根本的に相違する。それどころか、形成すべきトレンチは慣例のリソグラフィー技術で得られる通常の寸法を有するものとすることができる。本発明の方法では、トレンチの寸法はトレンチの形成後に縮小され、製造工程が大幅に簡単になる。
【００２１】
本発明の方法における工程の順序は変えることができる点に注意されたい。例えば、犠牲層を選択的に除去する前に、第２の材料を可動素子に設けることができる。この目的のためには、エッチング、堆積、ＣＭＰのような慣例のステップを使用できる。
【００２２】
本発明の方法の有利な実施例では、前記半導体本体を準備するステップにおいて、犠牲層の上に設ける上部層はシリコンからなることを特徴とする。シリコンの使用は、集積回路の殆どの製造技術とコンパチブルであり、集積回路と一緒に容易に集積できる点で有利である。
【００２３】
上記の実施例の改良例では、前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁のシリコンを酸化シリコンに変換する酸化ステップを具えることを特徴とする。シリコンの酸化もコンパチブルな技術であり、殆どのＭＥＭＳ製造環境でも使用可能である。二酸化シリコンは３．９の誘電率を有する誘電体材料であり、実効空隙幅を大きく低減するために有益である。
【００２４】
本発明の方法の代替実施例では、前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁に誘電体層を堆積するステップを具えることを特徴とする。
【００２５】
前記誘電体層を設けるステップは、次の材料、二酸化シリコン及び窒化シリコンの少なくとも１つを堆積するのが好ましい。
【００２６】
また、前記誘電体層を設けるステップは、次の技術、原子層堆積（ＡＬＤ）及び低圧科学気相堆積（ＬＰＣＶＤ）のうちの１つを用いて行うのが好ましい。
【００２７】
本発明は、更に、ＭＥＭＳ共振器を具えるＭＥＭＳ発振器に関する。小さい空隙がＭＥＭＳ共振器の動インピーダンスの減少に役立つ。低い発振位相雑音を得るためには共振時の低い動インピーダンス（例えば＜１０ｋオーム）が必要とされる。
【００２８】
本発明は、更に、このようなＭＥＭＳ発振器を具える集積回路に関する。シリコン共振器を覆うシリコン酸化層の形成は集積回路のプロセスの流れとコンパチブルである。従って、本発明のＭＥＭＳ共振器はモノリシック集積ＭＥＭＳ発振器の比較的簡単な集積化を可能にする。
【００２９】
任意の追加の特徴を上述して特徴と任意に組み合わせることができる。他の利点も当業者に明らかである。多くの変更や変形が本発明の範囲内で可能である。従って、本明細書の記載は一例にすぎず、本発明の範囲を限定することを意図するものではないことを理解されたい。
【００３０】
本発明はどのように実施できるか、図面を参照して、一例につき以下に説明する。
【発明を実施するための最良の形態】
【００３１】
本発明を特定の実施励につき特定の図面を参照して説明するが、本発明はこれらに限定されず、その範囲は添付の特許請求の範囲によってのみ限定される。特許請求の範囲において、括弧内の符号は請求項の記載を限定するものと解釈されるべきではない。図面は略図に過ぎず、本発明を限定するものではない。また、図面において、いくつかの素子のサイズは拡大され、図解のために一定の寸法比で描かれていない。「具える」および「からなる」などの単語は、請求項あるいは本明細書に列記されていない要素またはステップの存在を除外するものではない。単数形で述べる要素は複数の要素を除外するものではないし、その逆も成り立つ。
【００３２】
更に、明細書及び特許請求の範囲中の第１、第２、第３などは類似素子の区別のために使用し、必ずしも順番や年代順を表現するために使用しているわけではない。このように使用されている語は所定の状況の下で交換可能であり、ここに記載する本発明の実施例はここに記載又は図示する順番と異なる順序で実施することができる。
【００３３】
図１ａ〜図１ｅは、本発明の製造方法の一実施例によるＭＥＭＳ共振器の製造プロセスの種々の製造工程を示す。
【００３４】
図１ａは製造プロセスの一工程を示し、この工程では半導体本体１０が準備される。半導体本体１０は、基板層２０と、基板層２０上に設けられた犠牲層３０と、犠牲層３０上に設けられた上部層４０とを具える。上部層４０は本発明の一例ではシリコンとし得るが、他の材料、例えばゲルマニウム（Ｇｅ）、砒化ガリウムのようなIII−Ｖ半導体化合物、燐化インジウムのようなII−VI半導体化合物などを使用することもできる。犠牲層３０には、二酸化シリコン（ＳｉＯ２）のような材料を使用できるが、他の材料も使用できる。上部層４０の材料としてシリコンを用い、犠牲層３０の材料として酸化シリコン（又は他の絶縁材料）を用いる場合には、シリコン・オン・インシュレータ（ＳＯＩ）も使用される。シリコン・オン・インシュレータ基板／ウェファは市場で広く入手可能であり、安価に容易に製造できる。図１ａ〜図１ｅに示す例では、ＳＯＩ基板１０を使用し、このＳＯＩ基板は上部層４０がシリコンからなり、絶縁（犠牲）層３０が酸化シリコンからなる。
【００３５】
図１ｂ及び図１ｃは製造プロセスの他の工程を示す。図１ｂにおいて、開口５５を有するパターン化されたマスク層５０が設けられる。マスク層５０のパターン化は、例えば慣例の光リソグラフィー技術を用いて行うことができるが、他のリソグラフィー技術、例えば電子ビームリソグラフィー、イオンビームリソグラフィー及びＸ線リソグラフィーを使用することもできる。これらの技術では、パターンがマスク層５０上に直接書き込まれる。特定の例では、フォトリソグラフィーを使用する。マスク層はフォトレジスト層とすることができるが、例えば酸化シリコンまたは窒化シリコンからなるハードマスクとすることもできる。図１ｃにおいて、上部層４０がマスク層５０の開口５５を経てパターン化される。その結果として、マスク層の開口５５と対応する開口４５が上部層４０に形成される。これは、例えばドライエッチング工程（例えばＤＲＩＥエッチング）を用いて行うことができる。エッチング技術は当業者に知られている。開口４５は、上部層の下側の犠牲層３０を露出するように形成される。製造すべきＭＥＭＳ共振器の可動素子４８を画定する空隙４６，４７も形成される。
【００３６】
製造プロセスの別の工程を示す図１ｄにおいて、可動素子４８を部分的に開放するために犠牲層３０が局部的に（少なくとも可動素子の下部において）除去される。これは、例えば選択ウェットエッチングを用いて行うことができる。選択エッチング技術も当業者に知られている。可動素子は固定領域（図示せず）の間に配置される。特定の例では、可動素子４８は少なくとも空隙４６，４７の側壁に直角の方向に可動である。
【００３７】
シリコンＭＥＭＳ共振器は容量変換を用いて励振され検出される。この変換の効率は、共振器とその励振及び／又は検出電極との間の距離（空隙幅）に強く依存する。一般に、１μｍより十分小さい距離が発振器や加速度計などの殆どの用途に要求される。これらの狭い空隙は慣例のリソグラフィー技術を用いて製造することはできない。図１ｅは本発明の製造方法の一実施例によるＭＥＭＳ共振器の製造プロセスの別の工程を示す。この実施例では、上部層４０の空隙４６，４７の幅が熱酸化処理により低減される。熱酸化は当業者に周知のプロセスである。図示の実施例の場合のように、シリコンの熱酸化の場合には、酸化処理は一般にＯ２又はＨ２Ｏを含む雰囲気内で約１０００℃の温度で実行される。熱酸化に関するさらなる情報は、S. Wolf著、「Silicon processing」、Vol.1、pp.198-241、に見られる。
【００３８】
図1ｅにおいて、シリコンが露出しているすべての場所、特に空隙４６，４７の側壁上に、二酸化シリコンＳｉＯ２（誘電体）が成長される。しかし、二酸化シリコンの成長は、キャッピング層を局部的に又はトレンチ内に設けることにより阻止することができる。また、上部層４０に、シリコンに続いて、異なる材料を用いてシリコンのみが酸化されるようにすることもできる。この原理を用いる公知の分離技術はＬＯＣＯＳ（Local Oxidation of Silicon）と呼ばれている。ＬＯＣＯＳでは、酸化を阻止するために窒化シリコン（Ｓｉ３Ｎ４）が使用される。従って、この技術によれば誘電体を空隙４６，４７の側壁上にのみ設けることができる。
【００３９】
また、酸化の代わりに、誘電体（例えば酸化シリコン、しかし窒化シリコンも）を空隙４６，３７の側壁上に堆積することもできる。堆積に対してはいくつかの技術、例えば原子層堆積（ＡＬＤ）及び低圧化学気相堆積（ＬＰＣＶＤ）がある。空隙の側壁上への誘電体の堆積を確実にするために、チルト／シャドウ堆積技術を使用できる。シャドウ堆積技術に関するさらなる情報は、S. Wolf著、「Silicon processing」、Vol.1、pp.374、に見られる。
【００４０】
図１ｅに示す工程の前又は後に、製品を完成するために、種々の他の工程を実行することができ、例えば
・ 成長／堆積された酸化物の部分的除去；
・ 電極の形成；
・ ボンドパッドの形成；
・ 追加の回路の形成；
などを実行することができる。
【００４１】
上記の工程は当業者に周知である。
【００４２】
本発明の有効性は、図２及び図３に示すように、誘電体を設ける前と後の実効空隙を比較することにより決定できる。図２には、シリコンの酸化を用いた場合の空隙幅の減少が示されており、図３には、シリコン酸化物の堆積を用いる場合の空隙幅の減少が示されている。
【００４３】
図２において、物理的空隙はｇ０からｇ１に減少する。これは空隙の側壁の酸化の結果であり、厚さｄを有する酸化層６０を形成する。パラメータｇ０は、酸化前の空隙４６，４７のもとの側壁Ｓ１，Ｓ２から測ったもとの空隙幅を表す。パラメータｇ１は酸化後の物理的空隙を表す。
【００４４】
２つのシリコン本体（εr＝3.9）の間に形成されるキャパシタの実効空隙幅（ｇeff）は、
ｇeff＝ｇ１＋２ｄ/εr＝ｇ１＋２ｄ/3.9
で与えられる。
【００４５】
成長されたシリコン酸化物の場合に、酸化物の厚さの４４％がもとの表面より下であることがわかっているとすれば、幅ｇ１を有する物理的空隙は幅ｇ０を有するもとの空隙幅で下記の通りに表せる。
ｇ０＝ｇ１＋２ｄ(1−0.44)
ｇ１＝ｇ０−２ｄ(1−0.44)
【００４６】
ｇeffの式にｇ１の式を代入すると、次の関係が得られる。
ｇeff＝ｇ０−２ｄ(1−0.44−1/3.9)＝ｇ０−0.61ｄ≧0.46ｇ０
【００４７】
上記の式から、実効空隙幅ｇeffはもとの空隙幅ｇ０より小さくなることが解る。酸化後の最小実効空隙幅は0.46ｇ０であり、これが生じるのは、酸化物の厚さが、
0.56ｄmax＝0.5ｇ０
ｄmax＝(0.5/0.56)ｇ０＝0.893ｇ０
のときである。
【００４８】
この実効空隙幅の減少は、容量変換を用いるＭＥＭＳ共振器に対して、その共振インピーダンスの低減、即ち0.46-4＝22.3の倍の低減をもたらす。
【００４９】
図３において、誘電体の堆積の場合には、側壁でシリコン（又は他の材料）が消費されないために、状況がわずかに相違する。
【００５０】
２つのシリコン本体（εr＝3.9）の間に形成されるキャパシタの実効空隙幅（ｇeff）は、（図２の場合と同様に）、
ｇeff＝ｇ１＋２ｄ/εr＝ｇ１＋２ｄ/3.9
で与えられる。
【００５１】
しかし、物理的空隙幅ｇ１はもとの空隙幅ｇ０で下記の通りに表せる。
ｇ０＝ｇ１＋２ｄ
ｇ１＝ｇ０−２ｄ
【００５２】
ｇeffの式にｇ１の式を代入すると、次の関係が得られる。
ｇeff＝ｇ０−２ｄ(1−1/3.9)＝ｇ０−1.487ｄ≧0.256ｇ０
【００５３】
上記の式から、実効空隙幅ｇeffはもとの空隙幅ｇ０より小さくなり、酸化の場合よりも小さくなることが解る。酸化後の最小実効空隙幅は0.256ｇ０であり、これが生じるのは、酸化物の厚さが、
ｄmax＝0.5ｇ０
のときである。
【００５４】
この実効空隙幅の減少は、容量変換を用いるＭＥＭＳ共振器に対して、その共振インピーダンスの低減、即ち0.256-4＝231.3の倍の低減をもたらす。
【００５５】
従って、本発明は、従来既知のＭＥＭＳ共振器より大幅に製造が容易で良好な特性を有する魅了的なＭＥＭＳ共振器を提供する。本発明は、従来既知の方法よりも大幅に簡単なＭＥＭＳ共振器の製造方法も提供する。
【図面の簡単な説明】
【００５６】
【図１】図1ａ−図１ｅは本発明の方法の一実施例によるＭＥＭＳ共振器の製造方法を示す。
【図２】酸化によって側壁上に誘電体を形成する場合の空隙幅の減少原理を示す。
【図３】堆積によって側壁上に誘電体を形成する場合の空隙幅の減少原理を示す。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【技術分野】
【０００１】
本発明は、第１の電極と、第２の電極を具える可動素子とを具えるＭＥＭＳ共振器であって、前記可動素子が前記第１の電極の方向に可動であり、前記第１の電極と前記可動素子が側壁を有する空隙により分離されているＭＥＭＳ共振器に関する。
【０００２】
本発明は、このようなＭＥＭＳ共振器を製造する方法にも関する。
【０００３】
本発明は、更に、ＭＥＭＳ共振器を具えるＭＥＭＳ発振器及びこのようなＭＥＭＳ発振器を具える集積回路にも関する。
【背景技術】
【０００４】
ＭＥＭＳ共振器はＷＯ２００４／０２７７９６Ａ２から既知である。この特許文献は、面内固定−固定ビーム共振器を開示している。固定−固定ビーム共振器は、２つの固定領域間に配置された単結晶シリコン（ＳＣＳ）ビームを含む。ＳＣＳビームは規定の幅及び高さを有し、固定−固定ビーム共振器の共振素子として機能する。駆動電極と検出電極は互いに対向して位置し、ＳＣＳビームからサブミクロン空隙により分離される。これらの電極はポリシリコンとするのが好ましい。従って、固定−固定ビーム共振器は主として又は完全にシリコンからなる。
【０００５】
この既知のＭＥＭＳ共振器の欠点は、製造が難しい点にある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、比較的容易に製造できる、頭書に記載した種類の代替ＭＥＭＳ共振器を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は独立請求項により特定される。従属請求項は有利な実施の形態を特定する。
【０００８】
本発明によれば、上記の目的は、前記空隙の側壁の少なくとも１つの上に誘電体層を設けたことにより達成される。シリコンＭＥＭＳ共振器は容量変換（capacitive transduction）を用いて励振され検出される。この変換の効率は、共振器とその励振及び／又は検出電極との間の距離（空隙幅）に強く依存する。一般に、１μｍより十分小さい距離が発振器や加速度計などの殆どの用途に要求される。これらの狭い空隙は慣例のリソグラフィー技術を用いて製造することはできない。ＷＯ２００４／０２７７９６Ａ２に開示されているデバイスの場合、犠牲層の使用や追加のエッチング工程など、多くのプロセス工程が要求される。しかし、本発明によれば、空隙の幅を簡単な方法、即ち１つの追加のプロセス工程を用いることにより減少させることができる。
【０００９】
本発明は、更に、側壁に設けられた誘電体材料は１より大きい誘電率を有し、この事実を活用できるという洞察に基づくものである。本発明者は、１より大きい誘電率のために、実効空隙幅が電極間の距離より小さくなることを洞察した。用語「実効空隙幅」については、本明細書の図面の説明において更に説明する。
【００１０】
本発明によるＭＥＭＳ共振器の有利な実施例では、前記誘電体層は少なくとも２つの側壁に設けられる。この手段の利点は、物理的空隙幅と実効空隙幅の両方が更に減少することにある。
【００１１】
本発明によるＭＥＭＳ共振器の他の実施例では、ＭＥＭＳ共振器は他の電極を更に具え、可動素子が前記他の電極の方向に可動であり、前記他の電極と可動素子が他の側壁を有する他の空隙により分離され、前記他の空隙の他の側壁の少なくとも１つの上に他の誘電体層が設けられる。前記他の電極の付加によって、設計者は、例えば第１の電極を（可動素子を容量的に励振させるための）励振電極として、第２の電極を（前記他の空隙の変化する幅による容量変調を測定するための）検出電極として実装できる。
【００１２】
有利な実施例では、前記他の誘電体層は前記他の空隙の少なくとも２つの他の側壁の上に設けられる。
【００１３】
前記誘電体層又は前記他の誘電体層は次の材料、二酸化シリコン、窒化シリコン又はＰＺＴ又はＰＬＺＴのような強誘電体材料、の少なくとも１つを含むのが好ましい。誘電体の誘電率が大きいほど、実効空隙幅が小さくなる。
【００１４】
本発明はＭＥＭＳ共振器の製造方法にも関する。本発明の方法は、
基板層と、基板層上に設けられた犠牲層と、犠牲層上に設けられた上部層とを具える半導体本体を準備するステップと、
前記上部層をパターン化して、前記犠牲層を局部的に露出するとともに前記可動素子を画定する空隙を形成するステップと、
前記犠牲層を選択的に除去して前記可動素子を前記基板層から部分的に解放させるステップと、
前記可動素子の周囲の前記上部層と関連する前記空隙の少なくとも１つの側壁の上に誘電体層を設けるステップと、
を具える。
【００１５】
ＷＯ２００４／０２７７９６Ａ２は、リソグラフィー技術で得ることができるよりも小さい幅を有する空隙を形成する方法を開示する。この方法では、追加の犠牲酸化層を共振器に隣接する空隙内に堆積し、その後直ちにこの犠牲酸化層を部分的に除去して薄いナノメートルレンジの酸化層を共振器上に残存させる。次に残存する空隙をポリシリコンで満たして電極を形成する。共振構造の開放は製造方法の最後の工程として行われ、薄い追加の犠牲酸化層と基板上の酸化層の両方を選択的にエッチ除去する。従って、この特許文献はリソグラフィー技術で得ることができるよりも小さい幅を有する空隙を形成する全く複雑な方法を開示している。
【００１６】
本発明の方法は上述の方法と全く相違する。本発明の方法では、誘電体層を少なくとも１つの側壁の上に設ける前に可動素子の開放を行う。更に、本発明者の前記の洞察に従って、この誘電体層は除去されない。従って、本発明の方法では少数の工程が必要とされるのみである。
【００１７】
ＵＳ２００５／０１２４１３５Ａ１は、リソグラフィー技術で得ることができるよりも小さい幅を有する空隙を形成する３つの代替方法を開示する。この特許文献に開示された第１の方法では、酸化物の層をシリコン基板上に成長もしくは堆積し、パターン化してこの酸化物の層にトレンチを形成する。その後、薄いポリシリコン層をこの酸化物の層の上に堆積する。次に、トレンチを酸化物で満たし、エッチバックしてトレンチの側壁上の犠牲酸化物層を露出させる。最後に、犠牲側壁ポリシリコンをエッチ除去してナノトレンチを形成する。
【００１８】
ＵＳ２００５／０１２４１３５Ａ１に開示された第２の方法では、窒化物の層を基板上に形成する。次に、ポリシリコン層を堆積し、開口を有するマスクを用いてパターン化する。パターン化されたポリシリコン層を次に酸化して比較的厚い酸化マスクを形成し、このマスクの開口がミクロン以下の寸法に縮小するようにする。次にこのマスクを用いてエッチングすることによってミクロン以下のトレンチを形成する。
【００１９】
ＵＳ２００５／０１２４１３５Ａ１に開示された第３の方法では、第１のシリコン層と酸化層と第２のシリコン層を具えるＳＯＩウェファを用意する。次に、薄い窒化物層をＳＯＩウェファ上に堆積し、後続の製造工程における第２のシリコンの酸化を阻止する。薄膜ポリシリコン層を堆積し、パターン化して開口を形成する。パターン化されたポリシリコン層を酸化して酸化マスクを形成する。この酸化中に開口が小さくなる。次に薄い窒化物層の異方性ドライエッチングを実行し、次にイオンエッチングによってポリシリコン層を酸化層までエッチングする。最後に、酸化層を局部的に除去して得られる微小構造の一部分を部分的に開放させる。
【００２０】
上記の３つの方法はすべて、縮小された寸法を有するマスクを用いてサブミクロン寸法のトレンチをエッチングする点で共通している。これはサブミクロン幅を有するトレンチをエッチングするものでない本発明の方法と根本的に相違する。それどころか、形成すべきトレンチは慣例のリソグラフィー技術で得られる通常の寸法を有するものとすることができる。本発明の方法では、トレンチの寸法はトレンチの形成後に縮小され、製造工程が大幅に簡単になる。
【００２１】
本発明の方法における工程の順序は変えることができる点に注意されたい。例えば、犠牲層を選択的に除去する前に、第２の材料を可動素子に設けることができる。この目的のためには、エッチング、堆積、ＣＭＰのような慣例のステップを使用できる。
【００２２】
本発明の方法の有利な実施例では、前記半導体本体を準備するステップにおいて、犠牲層の上に設ける上部層はシリコンからなることを特徴とする。シリコンの使用は、集積回路の殆どの製造技術とコンパチブルであり、集積回路と一緒に容易に集積できる点で有利である。
【００２３】
上記の実施例の改良例では、前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁のシリコンを酸化シリコンに変換する酸化ステップを具えることを特徴とする。シリコンの酸化もコンパチブルな技術であり、殆どのＭＥＭＳ製造環境でも使用可能である。二酸化シリコンは３．９の誘電率を有する誘電体材料であり、実効空隙幅を大きく低減するために有益である。
【００２４】
本発明の方法の代替実施例では、前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁に誘電体層を堆積するステップを具えることを特徴とする。
【００２５】
前記誘電体層を設けるステップは、次の材料、二酸化シリコン及び窒化シリコンの少なくとも１つを堆積するのが好ましい。
【００２６】
また、前記誘電体層を設けるステップは、次の技術、原子層堆積（ＡＬＤ）及び低圧科学気相堆積（ＬＰＣＶＤ）のうちの１つを用いて行うのが好ましい。
【００２７】
本発明は、更に、ＭＥＭＳ共振器を具えるＭＥＭＳ発振器に関する。小さい空隙がＭＥＭＳ共振器の動インピーダンスの減少に役立つ。低い発振位相雑音を得るためには共振時の低い動インピーダンス（例えば＜１０ｋオーム）が必要とされる。
【００２８】
本発明は、更に、このようなＭＥＭＳ発振器を具える集積回路に関する。シリコン共振器を覆うシリコン酸化層の形成は集積回路のプロセスの流れとコンパチブルである。従って、本発明のＭＥＭＳ共振器はモノリシック集積ＭＥＭＳ発振器の比較的簡単な集積化を可能にする。
【００２９】
任意の追加の特徴を上述して特徴と任意に組み合わせることができる。他の利点も当業者に明らかである。多くの変更や変形が本発明の範囲内で可能である。従って、本明細書の記載は一例にすぎず、本発明の範囲を限定することを意図するものではないことを理解されたい。
【００３０】
本発明はどのように実施できるか、図面を参照して、一例につき以下に説明する。
【発明を実施するための最良の形態】
【００３１】
本発明を特定の実施励につき特定の図面を参照して説明するが、本発明はこれらに限定されず、その範囲は添付の特許請求の範囲によってのみ限定される。特許請求の範囲において、括弧内の符号は請求項の記載を限定するものと解釈されるべきではない。図面は略図に過ぎず、本発明を限定するものではない。また、図面において、いくつかの素子のサイズは拡大され、図解のために一定の寸法比で描かれていない。「具える」および「からなる」などの単語は、請求項あるいは本明細書に列記されていない要素またはステップの存在を除外するものではない。単数形で述べる要素は複数の要素を除外するものではないし、その逆も成り立つ。
【００３２】
更に、明細書及び特許請求の範囲中の第１、第２、第３などは類似素子の区別のために使用し、必ずしも順番や年代順を表現するために使用しているわけではない。このように使用されている語は所定の状況の下で交換可能であり、ここに記載する本発明の実施例はここに記載又は図示する順番と異なる順序で実施することができる。
【００３３】
図１ａ〜図１ｅは、本発明の製造方法の一実施例によるＭＥＭＳ共振器の製造プロセスの種々の製造工程を示す。
【００３４】
図１ａは製造プロセスの一工程を示し、この工程では半導体本体１０が準備される。半導体本体１０は、基板層２０と、基板層２０上に設けられた犠牲層３０と、犠牲層３０上に設けられた上部層４０とを具える。上部層４０は本発明の一例ではシリコンとし得るが、他の材料、例えばゲルマニウム（Ｇｅ）、砒化ガリウムのようなIII−Ｖ半導体化合物、燐化インジウムのようなII−VI半導体化合物などを使用することもできる。犠牲層３０には、二酸化シリコン（ＳｉＯ２）のような材料を使用できるが、他の材料も使用できる。上部層４０の材料としてシリコンを用い、犠牲層３０の材料として酸化シリコン（又は他の絶縁材料）を用いる場合には、シリコン・オン・インシュレータ（ＳＯＩ）も使用される。シリコン・オン・インシュレータ基板／ウェファは市場で広く入手可能であり、安価に容易に製造できる。図１ａ〜図１ｅに示す例では、ＳＯＩ基板１０を使用し、このＳＯＩ基板は上部層４０がシリコンからなり、絶縁（犠牲）層３０が酸化シリコンからなる。
【００３５】
図１ｂ及び図１ｃは製造プロセスの他の工程を示す。図１ｂにおいて、開口５５を有するパターン化されたマスク層５０が設けられる。マスク層５０のパターン化は、例えば慣例の光リソグラフィー技術を用いて行うことができるが、他のリソグラフィー技術、例えば電子ビームリソグラフィー、イオンビームリソグラフィー及びＸ線リソグラフィーを使用することもできる。これらの技術では、パターンがマスク層５０上に直接書き込まれる。特定の例では、フォトリソグラフィーを使用する。マスク層はフォトレジスト層とすることができるが、例えば酸化シリコンまたは窒化シリコンからなるハードマスクとすることもできる。図１ｃにおいて、上部層４０がマスク層５０の開口５５を経てパターン化される。その結果として、マスク層の開口５５と対応する開口４５が上部層４０に形成される。これは、例えばドライエッチング工程（例えばＤＲＩＥエッチング）を用いて行うことができる。エッチング技術は当業者に知られている。開口４５は、上部層の下側の犠牲層３０を露出するように形成される。製造すべきＭＥＭＳ共振器の可動素子４８を画定する空隙４６，４７も形成される。
【００３６】
製造プロセスの別の工程を示す図１ｄにおいて、可動素子４８を部分的に開放するために犠牲層３０が局部的に（少なくとも可動素子の下部において）除去される。これは、例えば選択ウェットエッチングを用いて行うことができる。選択エッチング技術も当業者に知られている。可動素子は固定領域（図示せず）の間に配置される。特定の例では、可動素子４８は少なくとも空隙４６，４７の側壁に直角の方向に可動である。
【００３７】
シリコンＭＥＭＳ共振器は容量変換を用いて励振され検出される。この変換の効率は、共振器とその励振及び／又は検出電極との間の距離（空隙幅）に強く依存する。一般に、１μｍより十分小さい距離が発振器や加速度計などの殆どの用途に要求される。これらの狭い空隙は慣例のリソグラフィー技術を用いて製造することはできない。図１ｅは本発明の製造方法の一実施例によるＭＥＭＳ共振器の製造プロセスの別の工程を示す。この実施例では、上部層４０の空隙４６，４７の幅が熱酸化処理により低減される。熱酸化は当業者に周知のプロセスである。図示の実施例の場合のように、シリコンの熱酸化の場合には、酸化処理は一般にＯ２又はＨ２Ｏを含む雰囲気内で約１０００℃の温度で実行される。熱酸化に関するさらなる情報は、S. Wolf著、「Silicon processing」、Vol.1、pp.198-241、に見られる。
【００３８】
図1ｅにおいて、シリコンが露出しているすべての場所、特に空隙４６，４７の側壁上に、二酸化シリコンＳｉＯ２（誘電体）が成長される。しかし、二酸化シリコンの成長は、キャッピング層を局部的に又はトレンチ内に設けることにより阻止することができる。また、上部層４０に、シリコンに続いて、異なる材料を用いてシリコンのみが酸化されるようにすることもできる。この原理を用いる公知の分離技術はＬＯＣＯＳ（Local Oxidation of Silicon）と呼ばれている。ＬＯＣＯＳでは、酸化を阻止するために窒化シリコン（Ｓｉ３Ｎ４）が使用される。従って、この技術によれば誘電体を空隙４６，４７の側壁上にのみ設けることができる。
【００３９】
また、酸化の代わりに、誘電体（例えば酸化シリコン、しかし窒化シリコンも）を空隙４６，３７の側壁上に堆積することもできる。堆積に対してはいくつかの技術、例えば原子層堆積（ＡＬＤ）及び低圧化学気相堆積（ＬＰＣＶＤ）がある。空隙の側壁上への誘電体の堆積を確実にするために、チルト／シャドウ堆積技術を使用できる。シャドウ堆積技術に関するさらなる情報は、S. Wolf著、「Silicon processing」、Vol.1、pp.374、に見られる。
【００４０】
図１ｅに示す工程の前又は後に、製品を完成するために、種々の他の工程を実行することができ、例えば
・ 成長／堆積された酸化物の部分的除去；
・ 電極の形成；
・ ボンドパッドの形成；
・ 追加の回路の形成；
などを実行することができる。
【００４１】
上記の工程は当業者に周知である。
【００４２】
本発明の有効性は、図２及び図３に示すように、誘電体を設ける前と後の実効空隙を比較することにより決定できる。図２には、シリコンの酸化を用いた場合の空隙幅の減少が示されており、図３には、シリコン酸化物の堆積を用いる場合の空隙幅の減少が示されている。
【００４３】
図２において、物理的空隙はｇ０からｇ１に減少する。これは空隙の側壁の酸化の結果であり、厚さｄを有する酸化層６０を形成する。パラメータｇ０は、酸化前の空隙４６，４７のもとの側壁Ｓ１，Ｓ２から測ったもとの空隙幅を表す。パラメータｇ１は酸化後の物理的空隙を表す。
【００４４】
２つのシリコン本体（εr＝3.9）の間に形成されるキャパシタの実効空隙幅（ｇeff）は、
ｇeff＝ｇ１＋２ｄ/εr＝ｇ１＋２ｄ/3.9
で与えられる。
【００４５】
成長されたシリコン酸化物の場合に、酸化物の厚さの４４％がもとの表面より下であることがわかっているとすれば、幅ｇ１を有する物理的空隙は幅ｇ０を有するもとの空隙幅で下記の通りに表せる。
ｇ０＝ｇ１＋２ｄ(1−0.44)
ｇ１＝ｇ０−２ｄ(1−0.44)
【００４６】
ｇeffの式にｇ１の式を代入すると、次の関係が得られる。
ｇeff＝ｇ０−２ｄ(1−0.44−1/3.9)＝ｇ０−0.61ｄ≧0.46ｇ０
【００４７】
上記の式から、実効空隙幅ｇeffはもとの空隙幅ｇ０より小さくなることが解る。酸化後の最小実効空隙幅は0.46ｇ０であり、これが生じるのは、酸化物の厚さが、
0.56ｄmax＝0.5ｇ０
ｄmax＝(0.5/0.56)ｇ０＝0.893ｇ０
のときである。
【００４８】
この実効空隙幅の減少は、容量変換を用いるＭＥＭＳ共振器に対して、その共振インピーダンスの低減、即ち0.46-4＝22.3の倍の低減をもたらす。
【００４９】
図３において、誘電体の堆積の場合には、側壁でシリコン（又は他の材料）が消費されないために、状況がわずかに相違する。
【００５０】
２つのシリコン本体（εr＝3.9）の間に形成されるキャパシタの実効空隙幅（ｇeff）は、（図２の場合と同様に）、
ｇeff＝ｇ１＋２ｄ/εr＝ｇ１＋２ｄ/3.9
で与えられる。
【００５１】
しかし、物理的空隙幅ｇ１はもとの空隙幅ｇ０で下記の通りに表せる。
ｇ０＝ｇ１＋２ｄ
ｇ１＝ｇ０−２ｄ
【００５２】
ｇeffの式にｇ１の式を代入すると、次の関係が得られる。
ｇeff＝ｇ０−２ｄ(1−1/3.9)＝ｇ０−1.487ｄ≧0.256ｇ０
【００５３】
上記の式から、実効空隙幅ｇeffはもとの空隙幅ｇ０より小さくなり、酸化の場合よりも小さくなることが解る。酸化後の最小実効空隙幅は0.256ｇ０であり、これが生じるのは、酸化物の厚さが、
ｄmax＝0.5ｇ０
のときである。
【００５４】
この実効空隙幅の減少は、容量変換を用いるＭＥＭＳ共振器に対して、その共振インピーダンスの低減、即ち0.256-4＝231.3の倍の低減をもたらす。
【００５５】
従って、本発明は、従来既知のＭＥＭＳ共振器より大幅に製造が容易で良好な特性を有する魅了的なＭＥＭＳ共振器を提供する。本発明は、従来既知の方法よりも大幅に簡単なＭＥＭＳ共振器の製造方法も提供する。
【図面の簡単な説明】
【００５６】
【図１】図1ａ−図１ｅは本発明の方法の一実施例によるＭＥＭＳ共振器の製造方法を示す。
【図２】酸化によって側壁上に誘電体を形成する場合の空隙幅の減少原理を示す。
【図３】堆積によって側壁上に誘電体を形成する場合の空隙幅の減少原理を示す。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極を具える可動素子とを具えるＭＥＭＳ共振器であって、前記可動素子が前記第１の電極の方向に可動であり、前記第１の電極と前記可動素子が側壁を有する空隙によって分離されているＭＥＭＳ共振器において、前記空隙の側壁の少なくとも１つの上に誘電体層が設けられていることを特徴とするＭＥＭＳ共振器。
【請求項２】
前記誘電体層が前記側壁の少なくとも２つの上に設けられていることを特徴とする請求項1記載のＭＥＭＳ共振器。
【請求項３】
ＭＥＭＳ共振器を製造する方法であって、
基板層と、基板層上に設けられた犠牲層と、犠牲層上に設けられた上部層とを具える半導体本体を準備するステップと、
前記上部層をパターン化して、前記犠牲層を局部的に露出させるとともに前記可動素子を画定する空隙を形成するステップと、
前記犠牲層を選択的に除去して前記可動素子を前記基板層から部分的に解放させるステップと、
前記可動素子の周囲の前記上部層と関連する前記空隙の少なくとも１つの側壁の上に誘電体層を設けるステップと、
を具えることを特徴とするＭＥＭＳ共振器の製造方法。
【請求項４】
前記半導体本体を準備するステップにおいて、犠牲層の上に設ける上部層はシリコンを具えることを特徴とする請求項３記載の方法。
【請求項５】
前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁のシリコンを酸化シリコンに変換する酸化ステップを具えることを特徴とする請求項４記載の方法。
【請求項６】
前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁に誘電体層を堆積するステップを具えることを特徴とする請求項３又は４記載の方法。
【請求項７】
請求項１又は２記載のＭＥＭＳ共振器を具えるＭＥＭＳ発振器。
【請求項８】
請求項７記載のＭＥＭＳ発振器を具える集積回路。
【請求項１】
第１の電極と、第２の電極を具える可動素子とを具えるＭＥＭＳ共振器であって、前記可動素子が前記第１の電極の方向に可動であり、前記第１の電極と前記可動素子が側壁を有する空隙によって分離されているＭＥＭＳ共振器において、前記空隙の側壁の少なくとも１つの上に誘電体層が設けられていることを特徴とするＭＥＭＳ共振器。
【請求項２】
前記誘電体層が前記側壁の少なくとも２つの上に設けられていることを特徴とする請求項1記載のＭＥＭＳ共振器。
【請求項３】
ＭＥＭＳ共振器を製造する方法であって、
基板層と、基板層上に設けられた犠牲層と、犠牲層上に設けられた上部層とを具える半導体本体を準備するステップと、
前記上部層をパターン化して、前記犠牲層を局部的に露出させるとともに前記可動素子を画定する空隙を形成するステップと、
前記犠牲層を選択的に除去して前記可動素子を前記基板層から部分的に解放させるステップと、
前記可動素子の周囲の前記上部層と関連する前記空隙の少なくとも１つの側壁の上に誘電体層を設けるステップと、
を具えることを特徴とするＭＥＭＳ共振器の製造方法。
【請求項４】
前記半導体本体を準備するステップにおいて、犠牲層の上に設ける上部層はシリコンを具えることを特徴とする請求項３記載の方法。
【請求項５】
前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁のシリコンを酸化シリコンに変換する酸化ステップを具えることを特徴とする請求項４記載の方法。
【請求項６】
前記誘電体層を設けるステップは、前記上部層と関連する前記空隙の少なくとも１つの側壁に誘電体層を堆積するステップを具えることを特徴とする請求項３又は４記載の方法。
【請求項７】
請求項１又は２記載のＭＥＭＳ共振器を具えるＭＥＭＳ発振器。
【請求項８】
請求項７記載のＭＥＭＳ発振器を具える集積回路。
【図２】
【図３】
【図３】
【公表番号】特表２００９−５２１１７５（Ｐ２００９−５２１１７５Ａ）
【公表日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願番号】特願２００８−５４６７８９（Ｐ２００８−５４６７８９）
【出願日】平成１８年１２月１８日（２００６．１２．１８）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５４９３０
【国際公開番号】ＷＯ２００７／０７２４０８
【国際公開日】平成１９年６月２８日（２００７．６．２８）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
【公表日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願日】平成１８年１２月１８日（２００６．１２．１８）
【国際出願番号】ＰＣＴ／ＩＢ２００６／０５４９３０
【国際公開番号】ＷＯ２００７／０７２４０８
【国際公開日】平成１９年６月２８日（２００７．６．２８）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【Ｆターム（参考）】
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