フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置が提供される。このインタフェースは、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間の通信チャネルを備え、この通信チャネルは、クロック信号の第１のエッジでフラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送し、さらにこの通信チャネルは、クロック信号の第２のエッジで、そのターゲット・セルに関するさらなる情報を伝送する。例示的な書き込みアクセスの場合、さらなる情報は、例えば、ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える。例示的な読み取りアクセスの場合、さらなる情報は、例えば、第１のエッジで伝送されるターゲット・セルに関するデータに関するソフト情報を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、参照によりそれぞれ本明細書に組み込まれている、２００８年７月１日に出願した米国仮特許出願第６１／１３３，６７５号、２００８年７月３日に出願した米国仮特許出願第６１／１３３，９２１号、および２００８年７月１０日に出願した米国仮特許出願第６１／１３４，６８８号の優先権を主張する。
【０００２】
本出願は、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号、ならびに本出願とそれぞれ同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｗｒｉｔｅ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ Ｕｓｉｎｇ Ｍｏｄｕｌａｔｉｏｎ Ｃｏｄｉｎｇ」という名称の国際特許出願、および「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｏｆｔ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願と関連する。
【０００３】
本発明は、一般に、フラッシュ・メモリ・デバイスに関し、より詳細には、そのようなフラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間でインタフェースをとるための技術に関する。
【背景技術】
【０００４】
フラッシュ・メモリ・デバイスなどのいくつかのメモリ・デバイスは、データを格納するのにアナログ・メモリ・セルを使用する。各メモリ・セルは、格納値とも呼ばれるアナログ値を格納する。格納値は、セルの中に格納された情報を表す。例えば、フラッシュ・メモリ・デバイスにおいて、各アナログ・メモリ・セルは、通常、或る電圧を格納する。各セルに関する可能なアナログ値の範囲は、通常、複数のしきい値領域に分割され、各領域は、１つまたは複数のデータ・ビット値に対応する。データは、所望される１つまたは複数のビットに対応する公称アナログ値を書き込むことによって、アナログ・メモリ・セルに書き込まれる。
【０００５】
例えば、ＳＬＣ（シングルレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り１ビット（または可能な２つのメモリ状態）を格納する。他方、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り２ビット以上を格納する（すなわち、各セルは、４つ以上のプログラミング可能な状態を有する）。マルチレベル・セル・デバイスにおいて、異なる４つ以上のしきい値状態を定義するのに少なくとも３つのしきい値レベルが使用される。このため、個別のセルの動作範囲は、シングルレベル・セル・デバイスの場合と比べて、より多い数の状態に分割され、各状態の範囲は、より小さい。このため、マルチレベル・セル・デバイスにおける任意の単一のビットの信頼性は、一般に、シングルレベル・セル・デバイスの信頼性より低い。マルチレベル・コードのより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、Ｕ．Ｗａｃｈｓｍａｎｎ他、「Ｍｕｌｔｉｌｅｖｅｌ Ｃｏｄｅｓ：Ｔｈｅｏｒｅｔｉｃａｌ Ｃｏｎｃｅｐｔｓ ａｎｄ Ｐｒａｃｔｉｃａｌ Ｄｅｓｉｇｎ Ｒｕｌｅｓ」、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ、Ｖｏｌ．４５、Ｎｏ．５、１３６１〜９１頁（１９９９年）を参照されたい。
【０００６】
フラッシュ・メモリは、通常、フラッシュ・メモリ・アレイと、フラッシュ・コントローラと、フラッシュ・メモリ・アレイとフラッシュ・コントローラの間の通信のためのインタフェースとを備える。ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｗｏｒｋｉｎｇ Ｇｒｏｕｐ）は、ＮＡＮＤフラッシュ・メモリ・デバイス、ならびにＮＡＮＤフラッシュ・メモリ・デバイスと通信するデバイスに関するオープン標準を開発している業界コンソーシアムである。ＯＮＦＩは、ＮＡＮＤフラッシュ・チップに対する標準インタフェースに関する仕様をもたらした。ＯＮＦＩバージョン２．０は、ＤＤＲ（ダブル・データレート）技術を使用して、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。ＯＮＦＩバージョン２．０は、ＮＡＮＤフラッシュ・インタフェースのデータ伝送容量を増加させたが、パフォーマンスを向上させることが可能なさらなる情報を伝送するためのさらなる帯域幅はもたらさない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国仮特許出願第６１／１３３，６７５号
【特許文献２】米国仮特許出願第６１／１３３，９２１号
【特許文献３】米国仮特許出願第６１／１３４，６８８号
【特許文献４】国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号
【特許文献５】国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」
【特許文献６】国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｗｒｉｔｅ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」
【特許文献７】国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ Ｕｓｉｎｇ Ｍｏｄｕｌａｔｉｏｎ Ｃｏｄｉｎｇ」
【特許文献８】国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｏｆｔ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」
【特許文献９】米国特許第６，５２２，５８０号
【非特許文献】
【０００８】
【非特許文献１】Ｕ．Ｗａｃｈｓｍａｎｎ他、「Ｍｕｌｔｉｌｅｖｅｌ Ｃｏｄｅｓ：Ｔｈｅｏｒｅｔｉｃａｌ Ｃｏｎｃｅｐｔｓ ａｎｄ Ｐｒａｃｔｉｃａｌ Ｄｅｓｉｇｎ Ｒｕｌｅｓ」、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ、Ｖｏｌ．４５、Ｎｏ．５、１３６１〜９１頁（１９９９年）
【非特許文献２】Ｋｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、フラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間の改良されたインタフェースの必要性が存在する。伝送されるデータについてのさらなる情報のためのさらなる帯域幅をもたらす、フラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間の改良されたインタフェースのさらに別の必要性が存在する。消費電力または表面積を大幅に増加させることなしに、さらなる帯域幅をもたらす、フラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間の改良されたインタフェースのさらなる必要性が存在する。
【課題を解決するための手段】
【００１０】
概して、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置が提供される。本発明の一態様によれば、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間で使用するためのインタフェースが提供される。このインタフェースは、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間の通信チャネルを備え、この通信チャネルは、クロック信号の第１のエッジでフラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送し、さらにこの通信チャネルは、クロック信号の第２のエッジで、そのターゲット・セルに関するさらなる情報を伝送する。
【００１１】
例示的な書き込みアクセスの場合、さらなる情報は、例えば、ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える。例えば、１つまたは複数のアグレッサ・セルについての情報は、その１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える。例示的な読み取りアクセスの場合、さらなる情報は、例えば、第１のエッジで伝送されるターゲット・セルに関するデータに関するソフト情報を備える。
【００１２】
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、後段の詳細な説明および図面を参照することによって得られる。
【図面の簡単な説明】
【００１３】
【図１】従来のフラッシュ・メモリ・システムを示す概略ブロック図である。
【図２】図１の例示的なマルチレベル・セル・フラッシュ・メモリに関する例示的なしきい値電圧分布を示す図である。
【図３】ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイのアーキテクチャを示す図である。
【図４】図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキームを示す図である。
【図５Ａ】隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。
【図５Ｂ】隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。
【図６】ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイをさらに詳細に示す図である。
【図７】いくつかの例示的なアグレッサ・セルからの寄生静電容量に起因してターゲット・セルに関して存在するＩＣＩを示す図である。
【図８】本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図９】本発明の代替実施形態によるメモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図１０】本発明による書き込みアクセスのための該当する波形を示す図である。
【図１１】本発明による読み取りアクセスのための該当する波形を示す図である。
【発明を実施するための形態】
【００１４】
本発明は、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間で改良されたインタフェースを提供する。開示されるインタフェースは、消費電力または表面積を大幅に増加させることなしに、伝送されるデータについてのさらなる情報のためのさらなる帯域幅を提供する。本発明は、伝送されるさらなる情報が、例えば、伝送されるターゲット・セル・データと関係する１つまたは複数の隣接セルの伝送されるデータまたは値についてのソフト情報を備える、ＩＣＩ軽減のコンテキストで説明されるが、当業者には明白なとおり、本発明は、他の用途のためにさらなる情報を転送するように適用されることも可能である。本発明の一態様によれば、データが、クロック信号の第１のエッジ（立ち上りエッジなどの）で転送され、さらにその転送されるデータについてのさらなる情報が、クロック信号の第２のエッジ（立ち下りエッジなどの）で伝送される。
【００１５】
本発明の様々な態様は、シングルレベル・セルＮＡＮＤフラッシュ・メモリ・デバイスまたはＭＬＣ（マルチレベル・セル）ＮＡＮＤフラッシュ・メモリ・デバイスなどのメモリ・デバイスにおいてＩＣＩを軽減するための信号処理技術を対象とする。本明細書で使用される、マルチレベル・セル・フラッシュ・メモリは、各メモリ・セルが２ビット以上を格納するメモリを備える。通常、１つのフラッシュ・セルの中に格納された複数のビットは、異なるページに属する。本発明は、アナログ値を電圧として格納するメモリ・セルを使用して本明細書で説明されるが、本発明は、当業者には明白なとおり、格納されたデータを表すのに電圧または電流を使用するなどの、フラッシュ・メモリに関する任意の格納機構と共に使用され得る。
【００１６】
図１は、従来のフラッシュ・メモリ・システム１００の概略ブロック図である。図１に示されるとおり、例示的なフラッシュ・メモリ・システム１００は、フラッシュ制御システム１１０と、フラッシュ・メモリ・ブロック１６０とを備える。例示的なフラッシュ制御システム１１０は、フラッシュ・コントローラ１２０と、符号器／復号器ブロック１４０と、１つまたは複数のバッファ１４５とを備える。代替の実施形態において、符号器／復号器ブロック１４０およびいくつかのバッファ１４５は、フラッシュ・コントローラ１２０内部に実装されてもよい。符号器／復号器ブロック１４０およびバッファ１４５は、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００１７】
例示的なフラッシュ・メモリ・ブロック１６０は、よく知られた市販の技術および／または製品を使用して、それぞれ実施されることが可能なメモリ・アレイ１７０と、１つまたは複数のバッファ１８０とを備える。メモリ・アレイ１７０は、ＮＡＮＤフラッシュ・メモリ、ＰＣＭ（相変化メモリ）、ＭＲＡＭメモリ、ＮＯＲフラッシュ・メモリ、または別の不揮発性フラッシュ・メモリなどのシングルレベル・セル・フラッシュ・メモリまたはマルチレベル・セル・フラッシュ・メモリとして実施されることが可能である。本発明は、主に、マルチレベル・セルＮＡＮＤフラッシュ・メモリのコンテキストにおいて例示されるが、本発明は、当業者には明白なとおり、シングルレベル・セル・フラッシュ・メモリおよびその他の不揮発性メモリにも適用され得る。
【００１８】
（マルチレベル・セル・フラッシュ・メモリ）
マルチレベル・セルＮＡＮＤフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図２は、参照により本明細書に組み込まれている米国特許第６，５２２，５８０号の教示に基づく、図１の例示的なマルチレベル・セル・フラッシュ・メモリ１７０に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
【００１９】
図２に示される例示的な実施形態において、各格納要素は、可能な４つのデータ状態を使用して、各メモリ・セルの中に２ビットのデータを格納する。図２は、４つのピーク２１０〜２１３を示し、各ピークは、１つの状態に対応する。マルチレベル・セル・フラッシュ・デバイスにおいて、しきい値電圧分布グラフ２００の異なるピーク２１０〜２１３が、セルの中に２ビットを格納するために使用される。
【００２０】
しきい値電圧分布グラフ２００のピーク２１０〜２１３には、対応する２進値でラベルが付けられる。このため、セルが第１の状態２１０にある場合、セルは、低い方のビット（最下位ビット、ＬＳＢとしても知られる）に関して「１」を表し、高い方のビット（最上位ビット、ＭＳＢとしても知られる）に関して「１」を表す。状態２１０は、一般に、セルの初期の未だにプログラミングされていない状態、または消去された状態である。同様に、セルが第２の状態２１１にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「１」を表す。セルが第３の状態２１２にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「０」を表す。最後に、セルが第４の状態２１３にある場合、セルは、低い方のビットに関して「１」を表し、高い方のビットに関して「０」を表す。
【００２１】
しきい値電圧分布２１０は、０ボルトを下回る負のしきい値電圧レベルで、消去された状態（「１１」データ状態）にあるアレイ内のセルのしきい値電圧Ｖｔの分布を表す。「１０」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１１が、０ボルトから１ボルトまでの範囲内にあるように示され、「００」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１２が、１ボルトから２ボルトまでの範囲内にあるように示される。しきい値電圧分布２１３は、しきい値電圧レベルが２ボルトから４．５ボルトまでの範囲内の読み取り走査電圧に設定された、「０１」データ状態にプログラミングされているセルの分布を示す。
【００２２】
このように、図２の例示的な実施形態において、０ボルト、１ボルト、および２ボルトが、各レベルまたは各状態の間の電圧レベルしきい値として使用され得る。これらの電圧レベルしきい値は、フラッシュ・メモリ１６０（例えば、フラッシュ・メモリ１６０における感知回路）によって、所与のセルの電圧レベルまたは電圧状態を判定するのに使用される。フラッシュ・メモリ１６０は、測定された電圧を電圧レベルしきい値と比較することに基づいて、各セルに１つまたは複数のビットを割り当て、これらの割当ては、次に、ハード判定としてフラッシュ制御システム１１０に伝送される。さらに、または代替として、ソフト情報を使用する実施例において、フラッシュ・メモリ１６０は、メモリ・セルの中に格納されたビットの数より多くのビットが、測定された電圧を表すのに使用される場合に、測定された電圧、または測定された電圧の量子化されたバージョンをソフト情報としてフラッシュ制御システム１１０に伝送することが可能である。
【００２３】
セルは、通常、よく知られたプログラミング／検証技術を使用してプログラミングされることがさらに注目される。一般に、プログラミング／検証サイクル中、フラッシュ・メモリ１６０は、最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。例えば、図２の例における「１０」データ状態をプログラミングする際、フラッシュ・メモリ１６０は、０．４ボルトという最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。
【００２４】
後段でさらに説明するとおり、シングル・メモリ・セルの中に格納される２ビットのそれぞれは、異なるページからである。つまり、各メモリ・セルの中に格納された２ビットの各ビットには、異なるページ・アドレスが付いている。図２に示される右側のビットは、下位のページ・アドレスが入力されると、アクセスされる。左側のビットは、上位のページ・アドレスが入力されると、アクセスされる。
【００２５】
図３は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１６０における例示的なフラッシュ・セル・アレイ３００のアーキテクチャを示し、それぞれの例示的なセルは、通常、２ビットを格納する浮動ゲート・トランジスタに対応する。図３で、各セルは、その２ビットが属する２つのページに関する２つの番号に関連する。例示的なセル・アレイ・セクション３００は、ワード線ｎ乃至ｎ＋２、および４つのビット線を示す。例示的なフラッシュ・セル・アレイ３００は、偶ページと奇ページに分割され、ただし、例えば、偶数番号を有するセル（番号０および２を有するセルなどの）は、偶ページに対応し、奇数番号を有するセル（番号１および３を有するセルなどの）は、奇ページに対応する。ワード線ｎは、例えば、偶ビット線の中に偶ページ０および２を格納し、奇ビット線の中に奇ページ１および３を格納する。
【００２６】
さらに、図３は、偶ビット線または奇ビット線が、示された順序で順次に（ボトムアップで）選択され、プログラミングされる例示的なプログラミング・シーケンスを示す。番号は、それらのページがプログラミングされる順序を示す。例えば、ページ０は、ページ１より前にプログラミングされる。偶ページおよび奇ページのプログラミングのさらなる説明に関しては、例えば、参照により本明細書に組み込まれている、Ｋｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）を参照されたい。
【００２７】
図４は、図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキーム４００を示す。図４に示されるとおり、ＬＳＢプログラミング段階中、消去された状態４１０にある選択されたセルの状態は、ＬＳＢがゼロである場合、プログラミングされた最低の状態４１１に移る。このため、ＬＳＢプログラミング段階で、メモリ・セルは、消去された状態「１１」から「１０」にプログラミングされる。次に、ＭＳＢプログラミング段階中、２つの状態、状態「００」（４１２）および状態「１０」（４１３）が、前のＬＳＢデータに依存して順次に形成される。一般に、ＭＳＢプログラミング段階中、「１０」状態は、「００」にプログラミングされ、状態「１１」は、「０１」にプログラミングされる。
【００２８】
図４のプログラミング・スキーム４００は、状態４１０から状態４１３への状態の変化に関連する最大電圧シフトを例示することが注目される。状態の変化に関連する最大電圧シフトを低減し、その結果、電圧シフトによって生じるＩＣＩを低減する、いくつかのプログラミング・スキームが提案または示唆されている。
【００２９】
図５Ａおよび図５Ｂは一緒になって、隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキーム５００を示す。図５Ａに示されるとおり、ＬＳＢプログラミング段階中、メモリ・セルが、ＳＬＣプログラミングと同様の仕方で、状態「１１」から、一時的（または中間）状態として状態「ｘ０」にプログラミングされる。同一のワード線における隣接セルもＬＳＢプログラミングされた後、分布は、ＩＣＩに起因して、図５Ａにおけるピーク５１０によって示されるとおり、場合により、広くなっている。その後、図５Ｂに示されるＭＳＢプログラミング段階で、「ｘ０」状態が、入力データに対応する最終段階として「００」または「１０」にプログラミングされ、さもなければ、「１１」状態が、最終の「０１」状態にプログラミングされる。一般に、「１１」セルを除くすべてのメモリは、隣接セルによって生じるＩＣＩが大きく低減され得るように、ＬＳＢデータに関する一時的にプログラミングされた状態から、ＭＳＢプログラミング状態における最終状態に再プログラミングされる。最終状態におけるセルは、最終状態に再プログラミングされているので、中間状態にある間にセルが経験したＩＣＩを被らない。最終状態におけるセルは、最終状態になってからセルが経験したＩＣＩだけしか被らない。前述したとおり、中間プログラミング段階を使用する図５Ａおよび図５Ｂのマルチステップ・プログラミング・シーケンスは、最大電圧変化を低減し、したがって、これらの電圧変化によって生じるＩＣＩを低減する。図５Ｂで、例えば、ＭＳＢプログラミング段階中の最大電圧シフトは、状態「１１」から「０１」への遷移、および状態「ｘ０」から「１０」への遷移にそれぞれ関連することを見て取ることができる。これらの電圧シフトは、図４における状態「１１」から「０１」への最大電圧シフトと比べて、相当に小さい。
【００３０】
図６は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１３０における例示的なフラッシュ・セル・アレイ６００をさらに詳細に示す。図６に示されるとおり、フラッシュ・セル・アレイ６００は、１フラッシュ・セル、ｃｉ当り３ビットを格納する。図６は、１ブロックに関するフラッシュ・セル・アレイ・アーキテクチャを示し、ただし、それぞれの例示的なセルは、３ビットを格納する浮動ゲート・トランジスタに通常、対応する。例示的なセル・アレイ６００は、ｍ個のワード線と、ｎ個のビット線とから成る。通常、現行のマルチページ・セル・フラッシュ・メモリにおいて、単一のセル内の複数のビットは、異なるページに属する。図６の例において、各セルに関する３ビットは、異なる３つのページに対応し、各ワード線が、３つのページを格納する。以下の説明において、ページ０、１、および２は、ワード線内で低ページ・レベル、中ページ・レベル、および高ページ・レベルと呼ばれる。
【００３１】
前述したとおり、フラッシュ・セル・アレイは、偶ページと奇ページにさらに分割されることが可能であり、ただし、例えば、偶数番号を有するセル（図６のセル２および４などの）は、偶ページに対応し、奇数番号を有するセル（図６のセル１および３などの）は、奇ページに対応する。この場合、或るページ（ページ０などの）は、偶セルにおいて偶ページ（偶ページ０）を含み、奇セルにおいて奇ページ（奇ページ０）を含む。
【００３２】
（セル間干渉）
前述したとおり、ＩＣＩは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の１つであると考えられる。図７は、いくつかの例示的なアグレッサ・セル７２０からの寄生静電容量に起因してターゲット・セル７１０に関して存在するＩＣＩを示す。以下の表記が図７において使用される。
ＷＬ：ワード線
ＢＬ：ビット線
ＢＬｏ：奇ビット線
ＢＬｅ：偶ビット線、および
Ｃ：静電容量。
【００３３】
本発明は、ＩＣＩが、ターゲット・セル７１０がプログラミングされた後にプログラミングされるアグレッサ・セル７２０によってもたらされることを認識する。ＩＣＩは、ターゲット・セル７１０の電圧、Ｖｔを変化させる。例示的な実施形態において、「ボトムアップ」プログラミング・スキームが想定され、ワード線ｉおよびｉ＋１における隣接するアグレッサ・セルが、ターゲット・セル７１０に関するＩＣＩを生じさせる。ブロックのそのようなボトムアップ・プログラミングでは、下位のワード線ｉ−１からのＩＣＩは、除去され、５つまでの隣接セルが、図７に示されるとおり、アグレッサ・セル７２０としてＩＣＩに寄与する。しかし、本明細書で開示される技術は、当業者には明白なとおり、ワード線ｉ−１などの他のワード線からのアグレッサ・セルもＩＣＩに寄与する事例にまで一般化され得ることが注目される。ワード線ｉ−１、ｉ、およびｉ＋１からのアグレッサ・セルがＩＣＩに寄与する場合、最も近い８つまでの隣接セルが考慮される必要がある。ターゲット・セルからより離れている他のセルは、それらのセルの、ＩＣＩへの寄与がごくわずかである場合、無視され得る。一般に、アグレッサ・セル７２０は、プログラミング・シーケンス・スキーム（ボトムアップ技術または偶／奇技術などの）を分析して、所与のターゲット・セル７１０の後にプログラミングされるアグレッサ・セル７２０を識別することによって、識別される。
【００３４】
ターゲット・セル７１０上にアグレッサ・セル７２０によってもたらされるＩＣＩは、以下のとおり、例示的な実施形態においてモデル化され得る。すなわち、
【００３５】
【数１】
ただし、
【００３６】
【数２】
は、アグレッサ・セル（ｗ，ｂ）のＶｔ電圧の変化であり、
【００３７】
【数３】
は、ＩＣＩに起因するターゲット・セル（ｉ，ｊ）のＶｔ電圧の変化であり、ｋｘ、ｋｙおよびｋｘｙは、静電容量結合係数である。
【００３８】
一般に、Ｖｔは、セル上に格納され、読み取り動作中に獲得されるデータを表す電圧である。Ｖｔは、例えば、１セル当り格納されたビットの数より高い精度でソフト電圧値、または１セル当り格納されたビットの数（例えば、１セル当り３ビットのフラッシュの場合、３ビット）と同一の分解能でハード電圧レベルに量子化された値であり得る。
【００３９】
（システム・レベルの考慮事項）
図８は、本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システム８００の概略ブロック図である。図８に示されるとおり、例示的なフラッシュ・メモリ・システム８００は、インタフェース８５０によって接続された、フラッシュ制御システム８１０と、フラッシュ・メモリ・ブロック８６０とを備える。例示的なフラッシュ制御システム８１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ８２０と、読み取りチャネル８２５とを備える。例示的なフラッシュ・コントローラ８２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４０】
例示的な読み取りチャネル８２５は、信号処理ユニット８３０と、符号器／復号器ブロック８４０と、１つまたは複数のバッファ８４５とを備える。「読み取りチャネル」という用語は、書き込みチャネルも包含し得ることが注目される。代替の実施形態において、符号器／復号器ブロック８４０およびいくつかのバッファ８４５は、フラッシュ・コントローラ８２０内部に実装されてもよい。符号器／復号器ブロック８４０およびバッファ８４５は、本発明の特徴および機能を提供するようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４１】
例示的な信号処理ユニット８３０は、例えば、図１０〜図１２に関連して後段でさらに説明される、１つまたは複数のＩＣＩ軽減プロセス８３５を実施する１つまたは複数のプロセッサを備える。さらに、図８に示される様々なブロックの間のデータ・フローも、例えば、図１０〜図１２に関連して後段でさらに説明される。一般に、図１１および図１２に関連して後段でさらに説明されるとおり、読み取り動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス８３５は、ハード読み取り値またはソフト読み取り値に基づいて、新たな読み取り値を計算する。同様に、図１０に関連して後段でさらに説明されるとおり、書き込み動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス８３５は、ターゲット・セルおよびアグレッサ・セルに関するプログラム・データに基づいて、メモリ・アレイ８７０の中に格納されるべき事前補償されたプログラム値を生成する。
【００４２】
例示的なフラッシュ・メモリ・ブロック８６０は、メモリ・アレイ８７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ８８０とを備える。
【００４３】
図１０および図１１に関連して後段でさらに説明される本発明の一態様によれば、例示的なインタフェース８５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース８５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量（例えば、より多くの入力ピンまたは出力ピン）、またはより高速のレートを有する必要がある可能性がある。
【００４４】
書き込み動作中、インタフェース８５０は、ページ・レベル・アクセス技術またはワード線レベル・アクセス技術を通常、使用して、ターゲット・セルの中に格納されるように、事前補償されたプログラム値を転送する。例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願ＰＣＴ／ＵＳ０９／３６８１０号を参照されたい。事前補償されたプログラム値の数は、通常、元のプログラム値の数より多いので、通常、元のプログラム値を表すのと比べて、事前補償されたプログラム値を表すのに、より多くのビットが要求される。したがって、書き込み側ＩＣＩ軽減に関して、インタフェース８５０は、従来のインタフェースと比べて、より多くのデータを転送する必要がある。
【００４５】
読み取り動作中、インタフェース８５０は、ターゲット・セルおよびアグレッサ・セルに関してメモリ・アレイ８７０から獲得されたハード読み取り値および／またはソフト読み取り値を転送する。例えば、ターゲット・セルに関するページの読み取り値に加えて、上位／下位のワード線、あるいは隣接する偶ビット線または奇ビット線における１つまたは複数の隣接ページの読み取り値が、インタフェース・バスを介して転送される。
【００４６】
図８の実施形態において、開示される書き込みまたは読み取り側ＩＣＩ軽減技術は、通常、最小の面積を実現するように論理回路に合わせて最適化されたプロセス技術で、フラッシュ・メモリの外部に実装される。しかし、このことは、インタフェース８５０上でさらなるアグレッサ・セル・データが転送されなければならないという犠牲を払う。
【００４７】
図９は、本発明の代替の実施形態による、メモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システム９００の概略ブロック図である。図９に示されるとおり、例示的なフラッシュ・メモリ・システム９００は、インタフェース９５０によって接続された、フラッシュ制御システム９１０と、フラッシュ・メモリ・ブロック９６０とを備える。例示的なフラッシュ制御システム９１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ９２０と、オプションの読み取りチャネル９２５とを備える。例示的な読み取りチャネル９２５は、符号器／復号器ブロック９４０と、１つまたは複数のバッファ９４５とを備える。代替の実施形態において、符号器／復号器ブロック９４０およびいくつかのバッファ９４５は、フラッシュ・コントローラ９２０内部に実装されてもよい。例示的なフラッシュ・コントローラ９２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。符号器／復号器ブロック９４０およびバッファ９４５は、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４８】
例示的なフラッシュ・メモリ・ブロック９６０は、メモリ・アレイ９７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ９８０とを備える。さらに、例示的なフラッシュ・メモリ・ブロック９６０は、１つまたは複数のＩＣＩ軽減プロセス９９０を実施する１つまたは複数のプロセッサを備える例示的な信号処理ユニット９８５を備える。一般に、読み取り動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス９９０は、メモリ・アレイ９７０からのハード読み取り値またはソフト読み取り値に基づいて、新たな読み取り値を計算する。同様に、書き込み動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス９９０は、ターゲット・セルおよびアグレッサ・セルに関してフラッシュ・コントローラ９１０から受け取られたプログラム・データに基づいて、事前補償されたプログラム値を生成する。
【００４９】
図１０および図１１に関連して後段でさらに説明される本発明の一態様によれば、例示的なインタフェース９５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース９５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量（例えば、より多くの入力ピンまたは出力ピン）、またはより高速のレートを有する必要がある可能性がある。
【００５０】
書き込み動作中、インタフェース９５０は、ターゲット・セルおよびアグレッサ・セルの中に格納されるようにプログラム・データを転送し、事前補償されたプログラム値が、フラッシュ・メモリ９６０内部で計算される。インタフェース９５０は、例えば、従来のフラッシュ・メモリ・システムの場合と同様にターゲット・セルに対するページのためのプログラム・データを転送し、さらに、アグレッサ・セルに対する隣接するワード線、または偶ビット線もしくは奇ビット線のためのプログラム・データを転送する。通常、事前補償されたプログラム値を表すのと比べて、このプログラム・データを表すのに要求されるビットは、より少ない。したがって、書き込み側ＩＣＩ軽減に関して、インタフェース９５０は、通常、インタフェース８５０と比べて、より小さい帯域幅しか要求しない。しかし、このことは、論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部に書き込み側ＩＣＩ軽減プロセスを実装するという犠牲を払う。
【００５１】
読み取り動作中、インタフェース９５０は、ターゲット・セルに関して、ならびにオプションとしてアグレッサ・セルに関してＩＣＩ軽減プロセス９９０によって計算された新たなハード読み取り値もしくはハード読み取りデータ、および／またはソフト読み取り値もしくはソフト読み取りデータを転送する。通常、単一回の読み取りアクセスに関して伝えられる情報は、データのページまたはワード線である。論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部に読み取り側ＩＣＩ軽減プロセスを実装するという犠牲を払って、ターゲット・セルに関するデータだけを送ることは、インタフェース９５０の帯域幅要件を小さくすることが注目される。
【００５２】
図８および図９のＩＣＩ軽減技術の様々な実施形態において使用される静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、フラッシュ制御システム８１０、９１０および／またはフラッシュ・メモリ・ブロック８６０、９６０において計算され得ることが注目される。静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、それぞれのインタフェース８５０、９５０上で転送されることが必要である可能性がある。静電容量結合係数は、適応性であることが可能であり、絶えず、時々、または定期的に更新されることが可能であることが注目される。
【００５３】
例示的なＩＣＩ軽減プロセス８３５、９９０のより詳細な説明に関しては、例えば、本出願とそれぞれ同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｗｒｉｔｅ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称のＰＣＴ特許出願、および「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称のＰＣＴ特許出願を参照されたい。
【００５４】
（改良されたインタフェース８５０、９５０）
前述したとおり、本発明は、フラッシュ・メモリ・コントローラ８２０、９２０とフラッシュ・メモリ・アレイ８７０、９７０の間で改良されたインタフェース８５０、９５０を提供する。本発明の一態様によれば、ターゲット・セル７１０に関するデータが、クロック信号の第１のエッジ（立ち上りエッジなどの）で転送され、さらにその転送されるデータについてのさらなる情報が、クロック信号の第２のエッジ（立ち下りエッジなどの）で伝送される。開示されるインタフェースは、消費電力または表面積を大幅に増加させることなしに、伝送されるデータについてのさらなる情報のためのさらなる帯域幅を提供する。
【００５５】
一般に、インタフェース８５０、９５０は、本発明の特徴および機能を提供するようにこの場合、変形される、例えば、参照により本明細書に組み込まれているＯＮＦＩ２．０標準に従って実施されることが可能である。このようにして、同一のインタフェース８５０、９５０が、ソフトデータを処理して、さらなる書き込みデータを送る能力を有さないレガシー・フラッシュ・コントローラ８２０、９２０のために使用されることが可能である。レガシー・フラッシュ・コントローラ８２０、９２０は、本発明に従って立ち下りエッジで伝送されるさらなるデータを無視することができる。
【００５６】
前述したとおり、ＯＮＦＩバージョン２．０は、ＤＤＲ（ダブル・データレート）技術を使用して、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。ＯＮＦＩバージョン２．０は、ＮＡＮＤフラッシュ・インタフェースのデータ伝送容量を増加させたが、パフォーマンスを向上させることが可能なさらなる情報を伝送するためのさらなる帯域幅はもたらさない。例示的な一実施形態において、ターゲット・セル７１０に関するデータが、クロック信号の第１のエッジ（立ち上りエッジなどの）で転送され、さらにソフト読み取りデータおよび隣接する書き込みデータなどの、転送されるデータについてのさらなる情報が、クロック信号の第２のエッジ（立ち下りエッジなどの）で伝送される。
【００５７】
（Ａ．書き込みアクセス）
図１０は、本発明による書き込みアクセスのための該当する波形を示す。図１０に示されるとおり、フラッシュ・メモリのＤＱバス上のデータは、通常、ＣＬＫ信号もしくはＤＱＳ（ストローブ）信号、またはその両方を使用してクロック制御される。一般に、ＤＱＳ信号がイネーブルにされる場合、ＤＱＳ信号は、ＣＬＫ信号の各立ち上りエッジ、および各立ち下りエッジにそれぞれ対応する立ち上りエッジおよび立ち下りエッジを有する。
【００５８】
ＯＮＦＩバージョン２．０は、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。本発明は、ターゲット・セル７１０に関するデータを、ＣＬＫ信号の第１のエッジ（立ち上りエッジなどの）で転送し、さらにターゲット・セル７１０に関する転送されるデータについてのさらなる情報が、ＣＬＫ信号の第２のエッジ（立ち下りエッジなどの）で伝送される。書き込みアクセスにおいて、立ち下りエッジにおける増加した帯域幅が、フラッシュ・メモリ・コントローラ８２０、９２０からフラッシュ・メモリ・アレイ８７０、９７０にそれぞれ、さらなる情報（アグレッサ・データ情報などの）を転送するのに使用されることが可能である。例示的な一応用例において、改良されたインタフェース８５０、９５０は、ＩＣＩ軽減のためにターゲット・セル７１０のアグレッサ・セル７２０に関する情報の転送を可能にするさらなる帯域幅を提供する。例えば、ＣＬＫ（またはＤＱＳ）信号の立ち下りエッジでラッチされたデータが、ターゲット・セル７１０に関する上位の隣接ビットを転送することが可能であり、このビットが、ＩＣＩ軽減プロセス８３５、９９０によって、セル間干渉を軽減するように、プログラミングされる電圧を調節するのに使用されることが可能である。
【００５９】
（Ｂ．読み取りアクセス）
図１１は、本発明による読み取りアクセスのための該当する波形を示す。図１１に示されるとおり、フラッシュ・メモリのＤＱバス上のデータは、通常、ＣＬＫ信号もしくはＤＱＳ（ストローブ）信号、またはその両方を使用してクロック制御される。一般に、ＤＱＳ信号がイネーブルにされる場合、ＤＱＳ信号は、ＣＬＫ信号の各立ち上りエッジ、および各立ち下りエッジにそれぞれ対応する立ち上りエッジおよび立ち下りエッジを有する。
【００６０】
ＯＮＦＩバージョン２．０は、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。本発明は、ターゲット・セル７１０に関するデータを、ＣＬＫ信号の第１のエッジ（立ち上りエッジなどの）で転送し、さらにターゲット・セル７１０に関して転送されるデータについてのさらなる情報が、ＣＬＫ信号の第２のエッジ（立ち下りエッジなどの）で伝送される。読み取りアクセスにおいて、立ち下りエッジにおける増加した帯域幅が、立ち上りエッジで伝送されたターゲット・セル７１０に関するハードデータに関連するターゲット・セル７１０に関するソフトデータ（例えば、確率情報）を転送するのに使用されることが可能である。この転送は、フラッシュ・メモリ・アレイ８７０、９７０からフラッシュ・メモリ・コントローラ８２０、９２０に、それぞれ行われる。例示的な一応用例において、改良されたインタフェース８５０、９５０は、ＩＣＩ軽減のためにターゲット・セル７１０のソフト情報の転送を可能にするさらなる帯域幅を提供する。例えば、ＣＬＫ（またはＤＱＳ）信号の立ち下りエッジでラッチされたデータが、ターゲット・セル７１０に関するソフトデータを転送することが可能であり、このデータが、ＩＣＩ軽減プロセス８３５、９９０によって、向上した誤り訂正およびセル間干渉軽減のために使用されることが可能である。
【００６１】
（プロセス、システム、および製造品の詳細）
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
【００６２】
このため、本発明の機能は、方法の形態、およびそれらの方法を実施するための装置の形態で実施されることが可能である。本発明の１つまたは複数の態様は、例えば、記憶媒体の中に格納され、マシンにロードされ、さらに／またはマシンによって実行されるか、何らかの伝送媒体を介して伝送されるかにかかわらず、プログラム・コードの形態で実施されることが可能であり、このプログラム・コードが、コンピュータなどのマシンにロードされ、マシンによって実行されると、そのマシンが、本発明を実施するための装置となる。汎用プロセッサ上で実施される場合、それらのプログラム・コード・セグメントは、プロセッサと一緒になって、特定の論理回路と同様に動作するデバイスを提供する。また、本発明は、集積回路、デジタルシグナルプロセッサ、マイクロプロセッサ、およびマイクロコントローラの１つまたは複数において実施されることも可能である。
【００６３】
当技術分野で知られているとおり、本明細書で説明される方法および装置は、コンピュータ可読媒体を自ら備え、その媒体上にコンピュータ可読コード手段が実現されている製造品として配布されることが可能である。このコンピュータ可読プログラム・コード手段は、コンピュータ・システムと連携して、本明細書で説明される方法を実行する、または本明細書で説明される装置を作成するステップのすべて、または一部を実行するように動作可能である。このコンピュータ可読媒体は、記録可能な媒体（例えば、フロッピー・ディスク、ハードドライブ、コンパクト・ディスク、メモリ・カード、半導体デバイス、チップ、ＡＳＩＣ（特定用途向け集積回路））であっても、伝送媒体（例えば、光ファイバ、ワールド・ワイド・ウェブ、ケーブル、あるいは時分割多元接続チャネル、符号分割多元接続チャネル、または他の無線周波数チャネルを使用する無線チャネルを備えるネットワーク）であってもよい。コンピュータ・システムで使用するのに適した、情報を格納することができる、知られている、または開発される任意の媒体が、使用されることが可能である。コンピュータ可読コード手段は、磁気媒体上の磁気変化、またはコンパクト・ディスクの表面上の高さ変化などの、命令およびデータをコンピュータが読み取ることを許すための任意の機構である。
【００６４】
本明細書で説明されるコンピュータ・システムおよびサーバはそれぞれ、本明細書で開示される方法、ステップ、および機能を実施するように関連するプロセッサを構成するメモリを含む。これらのメモリは、分散型であることも、ローカル型であることも可能であり、これらのプロセッサは、分散型であることも、単体であることも可能である。これらのメモリは、電気メモリ、磁気メモリ、または光メモリとして、あるいは以上のタイプまたは他のタイプの格納デバイスの任意の組合せとして実施されることが可能である。さらに、「メモリ」という用語は、関連するプロセッサによってアクセスされるアドレス指定可能な空間内のアドレスから読み取られる、またはそのようなアドレスに書き込まれることが可能な任意の情報を包含するように十分に広く解釈されなければならない。この定義で、ネットワーク上の情報は、関連するプロセッサが、ネットワークからその情報を取得することができるため、やはりメモリの範囲内にある。
【００６５】
本明細書で示され、説明される実施形態および変形形態は、本発明の原理を単に例示するに過ぎないこと、ならびに様々な変形が、本発明の趣旨および範囲を逸脱することなく、当業者によって実施されることが可能であることを理解されたい。
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、参照によりそれぞれ本明細書に組み込まれている、２００８年７月１日に出願した米国仮特許出願第６１／１３３，６７５号、２００８年７月３日に出願した米国仮特許出願第６１／１３３，９２１号、および２００８年７月１０日に出願した米国仮特許出願第６１／１３４，６８８号の優先権を主張する。
【０００２】
本出願は、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号、ならびに本出願とそれぞれ同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｗｒｉｔｅ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ Ｕｓｉｎｇ Ｍｏｄｕｌａｔｉｏｎ Ｃｏｄｉｎｇ」という名称の国際特許出願、および「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｏｆｔ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願と関連する。
【０００３】
本発明は、一般に、フラッシュ・メモリ・デバイスに関し、より詳細には、そのようなフラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間でインタフェースをとるための技術に関する。
【背景技術】
【０００４】
フラッシュ・メモリ・デバイスなどのいくつかのメモリ・デバイスは、データを格納するのにアナログ・メモリ・セルを使用する。各メモリ・セルは、格納値とも呼ばれるアナログ値を格納する。格納値は、セルの中に格納された情報を表す。例えば、フラッシュ・メモリ・デバイスにおいて、各アナログ・メモリ・セルは、通常、或る電圧を格納する。各セルに関する可能なアナログ値の範囲は、通常、複数のしきい値領域に分割され、各領域は、１つまたは複数のデータ・ビット値に対応する。データは、所望される１つまたは複数のビットに対応する公称アナログ値を書き込むことによって、アナログ・メモリ・セルに書き込まれる。
【０００５】
例えば、ＳＬＣ（シングルレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り１ビット（または可能な２つのメモリ状態）を格納する。他方、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り２ビット以上を格納する（すなわち、各セルは、４つ以上のプログラミング可能な状態を有する）。マルチレベル・セル・デバイスにおいて、異なる４つ以上のしきい値状態を定義するのに少なくとも３つのしきい値レベルが使用される。このため、個別のセルの動作範囲は、シングルレベル・セル・デバイスの場合と比べて、より多い数の状態に分割され、各状態の範囲は、より小さい。このため、マルチレベル・セル・デバイスにおける任意の単一のビットの信頼性は、一般に、シングルレベル・セル・デバイスの信頼性より低い。マルチレベル・コードのより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、Ｕ．Ｗａｃｈｓｍａｎｎ他、「Ｍｕｌｔｉｌｅｖｅｌ Ｃｏｄｅｓ：Ｔｈｅｏｒｅｔｉｃａｌ Ｃｏｎｃｅｐｔｓ ａｎｄ Ｐｒａｃｔｉｃａｌ Ｄｅｓｉｇｎ Ｒｕｌｅｓ」、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ、Ｖｏｌ．４５、Ｎｏ．５、１３６１〜９１頁（１９９９年）を参照されたい。
【０００６】
フラッシュ・メモリは、通常、フラッシュ・メモリ・アレイと、フラッシュ・コントローラと、フラッシュ・メモリ・アレイとフラッシュ・コントローラの間の通信のためのインタフェースとを備える。ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｗｏｒｋｉｎｇ Ｇｒｏｕｐ）は、ＮＡＮＤフラッシュ・メモリ・デバイス、ならびにＮＡＮＤフラッシュ・メモリ・デバイスと通信するデバイスに関するオープン標準を開発している業界コンソーシアムである。ＯＮＦＩは、ＮＡＮＤフラッシュ・チップに対する標準インタフェースに関する仕様をもたらした。ＯＮＦＩバージョン２．０は、ＤＤＲ（ダブル・データレート）技術を使用して、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。ＯＮＦＩバージョン２．０は、ＮＡＮＤフラッシュ・インタフェースのデータ伝送容量を増加させたが、パフォーマンスを向上させることが可能なさらなる情報を伝送するためのさらなる帯域幅はもたらさない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国仮特許出願第６１／１３３，６７５号
【特許文献２】米国仮特許出願第６１／１３３，９２１号
【特許文献３】米国仮特許出願第６１／１３４，６８８号
【特許文献４】国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号
【特許文献５】国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」
【特許文献６】国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｗｒｉｔｅ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」
【特許文献７】国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ Ｕｓｉｎｇ Ｍｏｄｕｌａｔｉｏｎ Ｃｏｄｉｎｇ」
【特許文献８】国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｏｆｔ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」
【特許文献９】米国特許第６，５２２，５８０号
【非特許文献】
【０００８】
【非特許文献１】Ｕ．Ｗａｃｈｓｍａｎｎ他、「Ｍｕｌｔｉｌｅｖｅｌ Ｃｏｄｅｓ：Ｔｈｅｏｒｅｔｉｃａｌ Ｃｏｎｃｅｐｔｓ ａｎｄ Ｐｒａｃｔｉｃａｌ Ｄｅｓｉｇｎ Ｒｕｌｅｓ」、ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｉｎｆｏｒｍａｔｉｏｎ Ｔｈｅｏｒｙ、Ｖｏｌ．４５、Ｎｏ．５、１３６１〜９１頁（１９９９年）
【非特許文献２】Ｋｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
したがって、フラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間の改良されたインタフェースの必要性が存在する。伝送されるデータについてのさらなる情報のためのさらなる帯域幅をもたらす、フラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間の改良されたインタフェースのさらに別の必要性が存在する。消費電力または表面積を大幅に増加させることなしに、さらなる帯域幅をもたらす、フラッシュ・メモリ・デバイスにおけるコントローラとメモリ・アレイの間の改良されたインタフェースのさらなる必要性が存在する。
【課題を解決するための手段】
【００１０】
概して、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置が提供される。本発明の一態様によれば、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間で使用するためのインタフェースが提供される。このインタフェースは、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間の通信チャネルを備え、この通信チャネルは、クロック信号の第１のエッジでフラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送し、さらにこの通信チャネルは、クロック信号の第２のエッジで、そのターゲット・セルに関するさらなる情報を伝送する。
【００１１】
例示的な書き込みアクセスの場合、さらなる情報は、例えば、ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える。例えば、１つまたは複数のアグレッサ・セルについての情報は、その１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える。例示的な読み取りアクセスの場合、さらなる情報は、例えば、第１のエッジで伝送されるターゲット・セルに関するデータに関するソフト情報を備える。
【００１２】
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、後段の詳細な説明および図面を参照することによって得られる。
【図面の簡単な説明】
【００１３】
【図１】従来のフラッシュ・メモリ・システムを示す概略ブロック図である。
【図２】図１の例示的なマルチレベル・セル・フラッシュ・メモリに関する例示的なしきい値電圧分布を示す図である。
【図３】ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイのアーキテクチャを示す図である。
【図４】図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキームを示す図である。
【図５Ａ】隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。
【図５Ｂ】隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。
【図６】ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイをさらに詳細に示す図である。
【図７】いくつかの例示的なアグレッサ・セルからの寄生静電容量に起因してターゲット・セルに関して存在するＩＣＩを示す図である。
【図８】本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図９】本発明の代替実施形態によるメモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図１０】本発明による書き込みアクセスのための該当する波形を示す図である。
【図１１】本発明による読み取りアクセスのための該当する波形を示す図である。
【発明を実施するための形態】
【００１４】
本発明は、フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間で改良されたインタフェースを提供する。開示されるインタフェースは、消費電力または表面積を大幅に増加させることなしに、伝送されるデータについてのさらなる情報のためのさらなる帯域幅を提供する。本発明は、伝送されるさらなる情報が、例えば、伝送されるターゲット・セル・データと関係する１つまたは複数の隣接セルの伝送されるデータまたは値についてのソフト情報を備える、ＩＣＩ軽減のコンテキストで説明されるが、当業者には明白なとおり、本発明は、他の用途のためにさらなる情報を転送するように適用されることも可能である。本発明の一態様によれば、データが、クロック信号の第１のエッジ（立ち上りエッジなどの）で転送され、さらにその転送されるデータについてのさらなる情報が、クロック信号の第２のエッジ（立ち下りエッジなどの）で伝送される。
【００１５】
本発明の様々な態様は、シングルレベル・セルＮＡＮＤフラッシュ・メモリ・デバイスまたはＭＬＣ（マルチレベル・セル）ＮＡＮＤフラッシュ・メモリ・デバイスなどのメモリ・デバイスにおいてＩＣＩを軽減するための信号処理技術を対象とする。本明細書で使用される、マルチレベル・セル・フラッシュ・メモリは、各メモリ・セルが２ビット以上を格納するメモリを備える。通常、１つのフラッシュ・セルの中に格納された複数のビットは、異なるページに属する。本発明は、アナログ値を電圧として格納するメモリ・セルを使用して本明細書で説明されるが、本発明は、当業者には明白なとおり、格納されたデータを表すのに電圧または電流を使用するなどの、フラッシュ・メモリに関する任意の格納機構と共に使用され得る。
【００１６】
図１は、従来のフラッシュ・メモリ・システム１００の概略ブロック図である。図１に示されるとおり、例示的なフラッシュ・メモリ・システム１００は、フラッシュ制御システム１１０と、フラッシュ・メモリ・ブロック１６０とを備える。例示的なフラッシュ制御システム１１０は、フラッシュ・コントローラ１２０と、符号器／復号器ブロック１４０と、１つまたは複数のバッファ１４５とを備える。代替の実施形態において、符号器／復号器ブロック１４０およびいくつかのバッファ１４５は、フラッシュ・コントローラ１２０内部に実装されてもよい。符号器／復号器ブロック１４０およびバッファ１４５は、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００１７】
例示的なフラッシュ・メモリ・ブロック１６０は、よく知られた市販の技術および／または製品を使用して、それぞれ実施されることが可能なメモリ・アレイ１７０と、１つまたは複数のバッファ１８０とを備える。メモリ・アレイ１７０は、ＮＡＮＤフラッシュ・メモリ、ＰＣＭ（相変化メモリ）、ＭＲＡＭメモリ、ＮＯＲフラッシュ・メモリ、または別の不揮発性フラッシュ・メモリなどのシングルレベル・セル・フラッシュ・メモリまたはマルチレベル・セル・フラッシュ・メモリとして実施されることが可能である。本発明は、主に、マルチレベル・セルＮＡＮＤフラッシュ・メモリのコンテキストにおいて例示されるが、本発明は、当業者には明白なとおり、シングルレベル・セル・フラッシュ・メモリおよびその他の不揮発性メモリにも適用され得る。
【００１８】
（マルチレベル・セル・フラッシュ・メモリ）
マルチレベル・セルＮＡＮＤフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図２は、参照により本明細書に組み込まれている米国特許第６，５２２，５８０号の教示に基づく、図１の例示的なマルチレベル・セル・フラッシュ・メモリ１７０に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
【００１９】
図２に示される例示的な実施形態において、各格納要素は、可能な４つのデータ状態を使用して、各メモリ・セルの中に２ビットのデータを格納する。図２は、４つのピーク２１０〜２１３を示し、各ピークは、１つの状態に対応する。マルチレベル・セル・フラッシュ・デバイスにおいて、しきい値電圧分布グラフ２００の異なるピーク２１０〜２１３が、セルの中に２ビットを格納するために使用される。
【００２０】
しきい値電圧分布グラフ２００のピーク２１０〜２１３には、対応する２進値でラベルが付けられる。このため、セルが第１の状態２１０にある場合、セルは、低い方のビット（最下位ビット、ＬＳＢとしても知られる）に関して「１」を表し、高い方のビット（最上位ビット、ＭＳＢとしても知られる）に関して「１」を表す。状態２１０は、一般に、セルの初期の未だにプログラミングされていない状態、または消去された状態である。同様に、セルが第２の状態２１１にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「１」を表す。セルが第３の状態２１２にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「０」を表す。最後に、セルが第４の状態２１３にある場合、セルは、低い方のビットに関して「１」を表し、高い方のビットに関して「０」を表す。
【００２１】
しきい値電圧分布２１０は、０ボルトを下回る負のしきい値電圧レベルで、消去された状態（「１１」データ状態）にあるアレイ内のセルのしきい値電圧Ｖｔの分布を表す。「１０」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１１が、０ボルトから１ボルトまでの範囲内にあるように示され、「００」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１２が、１ボルトから２ボルトまでの範囲内にあるように示される。しきい値電圧分布２１３は、しきい値電圧レベルが２ボルトから４．５ボルトまでの範囲内の読み取り走査電圧に設定された、「０１」データ状態にプログラミングされているセルの分布を示す。
【００２２】
このように、図２の例示的な実施形態において、０ボルト、１ボルト、および２ボルトが、各レベルまたは各状態の間の電圧レベルしきい値として使用され得る。これらの電圧レベルしきい値は、フラッシュ・メモリ１６０（例えば、フラッシュ・メモリ１６０における感知回路）によって、所与のセルの電圧レベルまたは電圧状態を判定するのに使用される。フラッシュ・メモリ１６０は、測定された電圧を電圧レベルしきい値と比較することに基づいて、各セルに１つまたは複数のビットを割り当て、これらの割当ては、次に、ハード判定としてフラッシュ制御システム１１０に伝送される。さらに、または代替として、ソフト情報を使用する実施例において、フラッシュ・メモリ１６０は、メモリ・セルの中に格納されたビットの数より多くのビットが、測定された電圧を表すのに使用される場合に、測定された電圧、または測定された電圧の量子化されたバージョンをソフト情報としてフラッシュ制御システム１１０に伝送することが可能である。
【００２３】
セルは、通常、よく知られたプログラミング／検証技術を使用してプログラミングされることがさらに注目される。一般に、プログラミング／検証サイクル中、フラッシュ・メモリ１６０は、最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。例えば、図２の例における「１０」データ状態をプログラミングする際、フラッシュ・メモリ１６０は、０．４ボルトという最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。
【００２４】
後段でさらに説明するとおり、シングル・メモリ・セルの中に格納される２ビットのそれぞれは、異なるページからである。つまり、各メモリ・セルの中に格納された２ビットの各ビットには、異なるページ・アドレスが付いている。図２に示される右側のビットは、下位のページ・アドレスが入力されると、アクセスされる。左側のビットは、上位のページ・アドレスが入力されると、アクセスされる。
【００２５】
図３は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１６０における例示的なフラッシュ・セル・アレイ３００のアーキテクチャを示し、それぞれの例示的なセルは、通常、２ビットを格納する浮動ゲート・トランジスタに対応する。図３で、各セルは、その２ビットが属する２つのページに関する２つの番号に関連する。例示的なセル・アレイ・セクション３００は、ワード線ｎ乃至ｎ＋２、および４つのビット線を示す。例示的なフラッシュ・セル・アレイ３００は、偶ページと奇ページに分割され、ただし、例えば、偶数番号を有するセル（番号０および２を有するセルなどの）は、偶ページに対応し、奇数番号を有するセル（番号１および３を有するセルなどの）は、奇ページに対応する。ワード線ｎは、例えば、偶ビット線の中に偶ページ０および２を格納し、奇ビット線の中に奇ページ１および３を格納する。
【００２６】
さらに、図３は、偶ビット線または奇ビット線が、示された順序で順次に（ボトムアップで）選択され、プログラミングされる例示的なプログラミング・シーケンスを示す。番号は、それらのページがプログラミングされる順序を示す。例えば、ページ０は、ページ１より前にプログラミングされる。偶ページおよび奇ページのプログラミングのさらなる説明に関しては、例えば、参照により本明細書に組み込まれている、Ｋｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）を参照されたい。
【００２７】
図４は、図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキーム４００を示す。図４に示されるとおり、ＬＳＢプログラミング段階中、消去された状態４１０にある選択されたセルの状態は、ＬＳＢがゼロである場合、プログラミングされた最低の状態４１１に移る。このため、ＬＳＢプログラミング段階で、メモリ・セルは、消去された状態「１１」から「１０」にプログラミングされる。次に、ＭＳＢプログラミング段階中、２つの状態、状態「００」（４１２）および状態「１０」（４１３）が、前のＬＳＢデータに依存して順次に形成される。一般に、ＭＳＢプログラミング段階中、「１０」状態は、「００」にプログラミングされ、状態「１１」は、「０１」にプログラミングされる。
【００２８】
図４のプログラミング・スキーム４００は、状態４１０から状態４１３への状態の変化に関連する最大電圧シフトを例示することが注目される。状態の変化に関連する最大電圧シフトを低減し、その結果、電圧シフトによって生じるＩＣＩを低減する、いくつかのプログラミング・スキームが提案または示唆されている。
【００２９】
図５Ａおよび図５Ｂは一緒になって、隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキーム５００を示す。図５Ａに示されるとおり、ＬＳＢプログラミング段階中、メモリ・セルが、ＳＬＣプログラミングと同様の仕方で、状態「１１」から、一時的（または中間）状態として状態「ｘ０」にプログラミングされる。同一のワード線における隣接セルもＬＳＢプログラミングされた後、分布は、ＩＣＩに起因して、図５Ａにおけるピーク５１０によって示されるとおり、場合により、広くなっている。その後、図５Ｂに示されるＭＳＢプログラミング段階で、「ｘ０」状態が、入力データに対応する最終段階として「００」または「１０」にプログラミングされ、さもなければ、「１１」状態が、最終の「０１」状態にプログラミングされる。一般に、「１１」セルを除くすべてのメモリは、隣接セルによって生じるＩＣＩが大きく低減され得るように、ＬＳＢデータに関する一時的にプログラミングされた状態から、ＭＳＢプログラミング状態における最終状態に再プログラミングされる。最終状態におけるセルは、最終状態に再プログラミングされているので、中間状態にある間にセルが経験したＩＣＩを被らない。最終状態におけるセルは、最終状態になってからセルが経験したＩＣＩだけしか被らない。前述したとおり、中間プログラミング段階を使用する図５Ａおよび図５Ｂのマルチステップ・プログラミング・シーケンスは、最大電圧変化を低減し、したがって、これらの電圧変化によって生じるＩＣＩを低減する。図５Ｂで、例えば、ＭＳＢプログラミング段階中の最大電圧シフトは、状態「１１」から「０１」への遷移、および状態「ｘ０」から「１０」への遷移にそれぞれ関連することを見て取ることができる。これらの電圧シフトは、図４における状態「１１」から「０１」への最大電圧シフトと比べて、相当に小さい。
【００３０】
図６は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１３０における例示的なフラッシュ・セル・アレイ６００をさらに詳細に示す。図６に示されるとおり、フラッシュ・セル・アレイ６００は、１フラッシュ・セル、ｃｉ当り３ビットを格納する。図６は、１ブロックに関するフラッシュ・セル・アレイ・アーキテクチャを示し、ただし、それぞれの例示的なセルは、３ビットを格納する浮動ゲート・トランジスタに通常、対応する。例示的なセル・アレイ６００は、ｍ個のワード線と、ｎ個のビット線とから成る。通常、現行のマルチページ・セル・フラッシュ・メモリにおいて、単一のセル内の複数のビットは、異なるページに属する。図６の例において、各セルに関する３ビットは、異なる３つのページに対応し、各ワード線が、３つのページを格納する。以下の説明において、ページ０、１、および２は、ワード線内で低ページ・レベル、中ページ・レベル、および高ページ・レベルと呼ばれる。
【００３１】
前述したとおり、フラッシュ・セル・アレイは、偶ページと奇ページにさらに分割されることが可能であり、ただし、例えば、偶数番号を有するセル（図６のセル２および４などの）は、偶ページに対応し、奇数番号を有するセル（図６のセル１および３などの）は、奇ページに対応する。この場合、或るページ（ページ０などの）は、偶セルにおいて偶ページ（偶ページ０）を含み、奇セルにおいて奇ページ（奇ページ０）を含む。
【００３２】
（セル間干渉）
前述したとおり、ＩＣＩは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の１つであると考えられる。図７は、いくつかの例示的なアグレッサ・セル７２０からの寄生静電容量に起因してターゲット・セル７１０に関して存在するＩＣＩを示す。以下の表記が図７において使用される。
ＷＬ：ワード線
ＢＬ：ビット線
ＢＬｏ：奇ビット線
ＢＬｅ：偶ビット線、および
Ｃ：静電容量。
【００３３】
本発明は、ＩＣＩが、ターゲット・セル７１０がプログラミングされた後にプログラミングされるアグレッサ・セル７２０によってもたらされることを認識する。ＩＣＩは、ターゲット・セル７１０の電圧、Ｖｔを変化させる。例示的な実施形態において、「ボトムアップ」プログラミング・スキームが想定され、ワード線ｉおよびｉ＋１における隣接するアグレッサ・セルが、ターゲット・セル７１０に関するＩＣＩを生じさせる。ブロックのそのようなボトムアップ・プログラミングでは、下位のワード線ｉ−１からのＩＣＩは、除去され、５つまでの隣接セルが、図７に示されるとおり、アグレッサ・セル７２０としてＩＣＩに寄与する。しかし、本明細書で開示される技術は、当業者には明白なとおり、ワード線ｉ−１などの他のワード線からのアグレッサ・セルもＩＣＩに寄与する事例にまで一般化され得ることが注目される。ワード線ｉ−１、ｉ、およびｉ＋１からのアグレッサ・セルがＩＣＩに寄与する場合、最も近い８つまでの隣接セルが考慮される必要がある。ターゲット・セルからより離れている他のセルは、それらのセルの、ＩＣＩへの寄与がごくわずかである場合、無視され得る。一般に、アグレッサ・セル７２０は、プログラミング・シーケンス・スキーム（ボトムアップ技術または偶／奇技術などの）を分析して、所与のターゲット・セル７１０の後にプログラミングされるアグレッサ・セル７２０を識別することによって、識別される。
【００３４】
ターゲット・セル７１０上にアグレッサ・セル７２０によってもたらされるＩＣＩは、以下のとおり、例示的な実施形態においてモデル化され得る。すなわち、
【００３５】
【数１】
ただし、
【００３６】
【数２】
は、アグレッサ・セル（ｗ，ｂ）のＶｔ電圧の変化であり、
【００３７】
【数３】
は、ＩＣＩに起因するターゲット・セル（ｉ，ｊ）のＶｔ電圧の変化であり、ｋｘ、ｋｙおよびｋｘｙは、静電容量結合係数である。
【００３８】
一般に、Ｖｔは、セル上に格納され、読み取り動作中に獲得されるデータを表す電圧である。Ｖｔは、例えば、１セル当り格納されたビットの数より高い精度でソフト電圧値、または１セル当り格納されたビットの数（例えば、１セル当り３ビットのフラッシュの場合、３ビット）と同一の分解能でハード電圧レベルに量子化された値であり得る。
【００３９】
（システム・レベルの考慮事項）
図８は、本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システム８００の概略ブロック図である。図８に示されるとおり、例示的なフラッシュ・メモリ・システム８００は、インタフェース８５０によって接続された、フラッシュ制御システム８１０と、フラッシュ・メモリ・ブロック８６０とを備える。例示的なフラッシュ制御システム８１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ８２０と、読み取りチャネル８２５とを備える。例示的なフラッシュ・コントローラ８２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４０】
例示的な読み取りチャネル８２５は、信号処理ユニット８３０と、符号器／復号器ブロック８４０と、１つまたは複数のバッファ８４５とを備える。「読み取りチャネル」という用語は、書き込みチャネルも包含し得ることが注目される。代替の実施形態において、符号器／復号器ブロック８４０およびいくつかのバッファ８４５は、フラッシュ・コントローラ８２０内部に実装されてもよい。符号器／復号器ブロック８４０およびバッファ８４５は、本発明の特徴および機能を提供するようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４１】
例示的な信号処理ユニット８３０は、例えば、図１０〜図１２に関連して後段でさらに説明される、１つまたは複数のＩＣＩ軽減プロセス８３５を実施する１つまたは複数のプロセッサを備える。さらに、図８に示される様々なブロックの間のデータ・フローも、例えば、図１０〜図１２に関連して後段でさらに説明される。一般に、図１１および図１２に関連して後段でさらに説明されるとおり、読み取り動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス８３５は、ハード読み取り値またはソフト読み取り値に基づいて、新たな読み取り値を計算する。同様に、図１０に関連して後段でさらに説明されるとおり、書き込み動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス８３５は、ターゲット・セルおよびアグレッサ・セルに関するプログラム・データに基づいて、メモリ・アレイ８７０の中に格納されるべき事前補償されたプログラム値を生成する。
【００４２】
例示的なフラッシュ・メモリ・ブロック８６０は、メモリ・アレイ８７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ８８０とを備える。
【００４３】
図１０および図１１に関連して後段でさらに説明される本発明の一態様によれば、例示的なインタフェース８５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース８５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量（例えば、より多くの入力ピンまたは出力ピン）、またはより高速のレートを有する必要がある可能性がある。
【００４４】
書き込み動作中、インタフェース８５０は、ページ・レベル・アクセス技術またはワード線レベル・アクセス技術を通常、使用して、ターゲット・セルの中に格納されるように、事前補償されたプログラム値を転送する。例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願ＰＣＴ／ＵＳ０９／３６８１０号を参照されたい。事前補償されたプログラム値の数は、通常、元のプログラム値の数より多いので、通常、元のプログラム値を表すのと比べて、事前補償されたプログラム値を表すのに、より多くのビットが要求される。したがって、書き込み側ＩＣＩ軽減に関して、インタフェース８５０は、従来のインタフェースと比べて、より多くのデータを転送する必要がある。
【００４５】
読み取り動作中、インタフェース８５０は、ターゲット・セルおよびアグレッサ・セルに関してメモリ・アレイ８７０から獲得されたハード読み取り値および／またはソフト読み取り値を転送する。例えば、ターゲット・セルに関するページの読み取り値に加えて、上位／下位のワード線、あるいは隣接する偶ビット線または奇ビット線における１つまたは複数の隣接ページの読み取り値が、インタフェース・バスを介して転送される。
【００４６】
図８の実施形態において、開示される書き込みまたは読み取り側ＩＣＩ軽減技術は、通常、最小の面積を実現するように論理回路に合わせて最適化されたプロセス技術で、フラッシュ・メモリの外部に実装される。しかし、このことは、インタフェース８５０上でさらなるアグレッサ・セル・データが転送されなければならないという犠牲を払う。
【００４７】
図９は、本発明の代替の実施形態による、メモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システム９００の概略ブロック図である。図９に示されるとおり、例示的なフラッシュ・メモリ・システム９００は、インタフェース９５０によって接続された、フラッシュ制御システム９１０と、フラッシュ・メモリ・ブロック９６０とを備える。例示的なフラッシュ制御システム９１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ９２０と、オプションの読み取りチャネル９２５とを備える。例示的な読み取りチャネル９２５は、符号器／復号器ブロック９４０と、１つまたは複数のバッファ９４５とを備える。代替の実施形態において、符号器／復号器ブロック９４０およびいくつかのバッファ９４５は、フラッシュ・コントローラ９２０内部に実装されてもよい。例示的なフラッシュ・コントローラ９２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。符号器／復号器ブロック９４０およびバッファ９４５は、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４８】
例示的なフラッシュ・メモリ・ブロック９６０は、メモリ・アレイ９７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ９８０とを備える。さらに、例示的なフラッシュ・メモリ・ブロック９６０は、１つまたは複数のＩＣＩ軽減プロセス９９０を実施する１つまたは複数のプロセッサを備える例示的な信号処理ユニット９８５を備える。一般に、読み取り動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス９９０は、メモリ・アレイ９７０からのハード読み取り値またはソフト読み取り値に基づいて、新たな読み取り値を計算する。同様に、書き込み動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス９９０は、ターゲット・セルおよびアグレッサ・セルに関してフラッシュ・コントローラ９１０から受け取られたプログラム・データに基づいて、事前補償されたプログラム値を生成する。
【００４９】
図１０および図１１に関連して後段でさらに説明される本発明の一態様によれば、例示的なインタフェース９５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース９５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量（例えば、より多くの入力ピンまたは出力ピン）、またはより高速のレートを有する必要がある可能性がある。
【００５０】
書き込み動作中、インタフェース９５０は、ターゲット・セルおよびアグレッサ・セルの中に格納されるようにプログラム・データを転送し、事前補償されたプログラム値が、フラッシュ・メモリ９６０内部で計算される。インタフェース９５０は、例えば、従来のフラッシュ・メモリ・システムの場合と同様にターゲット・セルに対するページのためのプログラム・データを転送し、さらに、アグレッサ・セルに対する隣接するワード線、または偶ビット線もしくは奇ビット線のためのプログラム・データを転送する。通常、事前補償されたプログラム値を表すのと比べて、このプログラム・データを表すのに要求されるビットは、より少ない。したがって、書き込み側ＩＣＩ軽減に関して、インタフェース９５０は、通常、インタフェース８５０と比べて、より小さい帯域幅しか要求しない。しかし、このことは、論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部に書き込み側ＩＣＩ軽減プロセスを実装するという犠牲を払う。
【００５１】
読み取り動作中、インタフェース９５０は、ターゲット・セルに関して、ならびにオプションとしてアグレッサ・セルに関してＩＣＩ軽減プロセス９９０によって計算された新たなハード読み取り値もしくはハード読み取りデータ、および／またはソフト読み取り値もしくはソフト読み取りデータを転送する。通常、単一回の読み取りアクセスに関して伝えられる情報は、データのページまたはワード線である。論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部に読み取り側ＩＣＩ軽減プロセスを実装するという犠牲を払って、ターゲット・セルに関するデータだけを送ることは、インタフェース９５０の帯域幅要件を小さくすることが注目される。
【００５２】
図８および図９のＩＣＩ軽減技術の様々な実施形態において使用される静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、フラッシュ制御システム８１０、９１０および／またはフラッシュ・メモリ・ブロック８６０、９６０において計算され得ることが注目される。静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、それぞれのインタフェース８５０、９５０上で転送されることが必要である可能性がある。静電容量結合係数は、適応性であることが可能であり、絶えず、時々、または定期的に更新されることが可能であることが注目される。
【００５３】
例示的なＩＣＩ軽減プロセス８３５、９９０のより詳細な説明に関しては、例えば、本出願とそれぞれ同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｗｒｉｔｅ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称のＰＣＴ特許出願、および「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称のＰＣＴ特許出願を参照されたい。
【００５４】
（改良されたインタフェース８５０、９５０）
前述したとおり、本発明は、フラッシュ・メモリ・コントローラ８２０、９２０とフラッシュ・メモリ・アレイ８７０、９７０の間で改良されたインタフェース８５０、９５０を提供する。本発明の一態様によれば、ターゲット・セル７１０に関するデータが、クロック信号の第１のエッジ（立ち上りエッジなどの）で転送され、さらにその転送されるデータについてのさらなる情報が、クロック信号の第２のエッジ（立ち下りエッジなどの）で伝送される。開示されるインタフェースは、消費電力または表面積を大幅に増加させることなしに、伝送されるデータについてのさらなる情報のためのさらなる帯域幅を提供する。
【００５５】
一般に、インタフェース８５０、９５０は、本発明の特徴および機能を提供するようにこの場合、変形される、例えば、参照により本明細書に組み込まれているＯＮＦＩ２．０標準に従って実施されることが可能である。このようにして、同一のインタフェース８５０、９５０が、ソフトデータを処理して、さらなる書き込みデータを送る能力を有さないレガシー・フラッシュ・コントローラ８２０、９２０のために使用されることが可能である。レガシー・フラッシュ・コントローラ８２０、９２０は、本発明に従って立ち下りエッジで伝送されるさらなるデータを無視することができる。
【００５６】
前述したとおり、ＯＮＦＩバージョン２．０は、ＤＤＲ（ダブル・データレート）技術を使用して、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。ＯＮＦＩバージョン２．０は、ＮＡＮＤフラッシュ・インタフェースのデータ伝送容量を増加させたが、パフォーマンスを向上させることが可能なさらなる情報を伝送するためのさらなる帯域幅はもたらさない。例示的な一実施形態において、ターゲット・セル７１０に関するデータが、クロック信号の第１のエッジ（立ち上りエッジなどの）で転送され、さらにソフト読み取りデータおよび隣接する書き込みデータなどの、転送されるデータについてのさらなる情報が、クロック信号の第２のエッジ（立ち下りエッジなどの）で伝送される。
【００５７】
（Ａ．書き込みアクセス）
図１０は、本発明による書き込みアクセスのための該当する波形を示す。図１０に示されるとおり、フラッシュ・メモリのＤＱバス上のデータは、通常、ＣＬＫ信号もしくはＤＱＳ（ストローブ）信号、またはその両方を使用してクロック制御される。一般に、ＤＱＳ信号がイネーブルにされる場合、ＤＱＳ信号は、ＣＬＫ信号の各立ち上りエッジ、および各立ち下りエッジにそれぞれ対応する立ち上りエッジおよび立ち下りエッジを有する。
【００５８】
ＯＮＦＩバージョン２．０は、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。本発明は、ターゲット・セル７１０に関するデータを、ＣＬＫ信号の第１のエッジ（立ち上りエッジなどの）で転送し、さらにターゲット・セル７１０に関する転送されるデータについてのさらなる情報が、ＣＬＫ信号の第２のエッジ（立ち下りエッジなどの）で伝送される。書き込みアクセスにおいて、立ち下りエッジにおける増加した帯域幅が、フラッシュ・メモリ・コントローラ８２０、９２０からフラッシュ・メモリ・アレイ８７０、９７０にそれぞれ、さらなる情報（アグレッサ・データ情報などの）を転送するのに使用されることが可能である。例示的な一応用例において、改良されたインタフェース８５０、９５０は、ＩＣＩ軽減のためにターゲット・セル７１０のアグレッサ・セル７２０に関する情報の転送を可能にするさらなる帯域幅を提供する。例えば、ＣＬＫ（またはＤＱＳ）信号の立ち下りエッジでラッチされたデータが、ターゲット・セル７１０に関する上位の隣接ビットを転送することが可能であり、このビットが、ＩＣＩ軽減プロセス８３５、９９０によって、セル間干渉を軽減するように、プログラミングされる電圧を調節するのに使用されることが可能である。
【００５９】
（Ｂ．読み取りアクセス）
図１１は、本発明による読み取りアクセスのための該当する波形を示す。図１１に示されるとおり、フラッシュ・メモリのＤＱバス上のデータは、通常、ＣＬＫ信号もしくはＤＱＳ（ストローブ）信号、またはその両方を使用してクロック制御される。一般に、ＤＱＳ信号がイネーブルにされる場合、ＤＱＳ信号は、ＣＬＫ信号の各立ち上りエッジ、および各立ち下りエッジにそれぞれ対応する立ち上りエッジおよび立ち下りエッジを有する。
【００６０】
ＯＮＦＩバージョン２．０は、クロック信号の立ち上りエッジと立ち下りエッジの両方でデータを転送する。本発明は、ターゲット・セル７１０に関するデータを、ＣＬＫ信号の第１のエッジ（立ち上りエッジなどの）で転送し、さらにターゲット・セル７１０に関して転送されるデータについてのさらなる情報が、ＣＬＫ信号の第２のエッジ（立ち下りエッジなどの）で伝送される。読み取りアクセスにおいて、立ち下りエッジにおける増加した帯域幅が、立ち上りエッジで伝送されたターゲット・セル７１０に関するハードデータに関連するターゲット・セル７１０に関するソフトデータ（例えば、確率情報）を転送するのに使用されることが可能である。この転送は、フラッシュ・メモリ・アレイ８７０、９７０からフラッシュ・メモリ・コントローラ８２０、９２０に、それぞれ行われる。例示的な一応用例において、改良されたインタフェース８５０、９５０は、ＩＣＩ軽減のためにターゲット・セル７１０のソフト情報の転送を可能にするさらなる帯域幅を提供する。例えば、ＣＬＫ（またはＤＱＳ）信号の立ち下りエッジでラッチされたデータが、ターゲット・セル７１０に関するソフトデータを転送することが可能であり、このデータが、ＩＣＩ軽減プロセス８３５、９９０によって、向上した誤り訂正およびセル間干渉軽減のために使用されることが可能である。
【００６１】
（プロセス、システム、および製造品の詳細）
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
【００６２】
このため、本発明の機能は、方法の形態、およびそれらの方法を実施するための装置の形態で実施されることが可能である。本発明の１つまたは複数の態様は、例えば、記憶媒体の中に格納され、マシンにロードされ、さらに／またはマシンによって実行されるか、何らかの伝送媒体を介して伝送されるかにかかわらず、プログラム・コードの形態で実施されることが可能であり、このプログラム・コードが、コンピュータなどのマシンにロードされ、マシンによって実行されると、そのマシンが、本発明を実施するための装置となる。汎用プロセッサ上で実施される場合、それらのプログラム・コード・セグメントは、プロセッサと一緒になって、特定の論理回路と同様に動作するデバイスを提供する。また、本発明は、集積回路、デジタルシグナルプロセッサ、マイクロプロセッサ、およびマイクロコントローラの１つまたは複数において実施されることも可能である。
【００６３】
当技術分野で知られているとおり、本明細書で説明される方法および装置は、コンピュータ可読媒体を自ら備え、その媒体上にコンピュータ可読コード手段が実現されている製造品として配布されることが可能である。このコンピュータ可読プログラム・コード手段は、コンピュータ・システムと連携して、本明細書で説明される方法を実行する、または本明細書で説明される装置を作成するステップのすべて、または一部を実行するように動作可能である。このコンピュータ可読媒体は、記録可能な媒体（例えば、フロッピー・ディスク、ハードドライブ、コンパクト・ディスク、メモリ・カード、半導体デバイス、チップ、ＡＳＩＣ（特定用途向け集積回路））であっても、伝送媒体（例えば、光ファイバ、ワールド・ワイド・ウェブ、ケーブル、あるいは時分割多元接続チャネル、符号分割多元接続チャネル、または他の無線周波数チャネルを使用する無線チャネルを備えるネットワーク）であってもよい。コンピュータ・システムで使用するのに適した、情報を格納することができる、知られている、または開発される任意の媒体が、使用されることが可能である。コンピュータ可読コード手段は、磁気媒体上の磁気変化、またはコンパクト・ディスクの表面上の高さ変化などの、命令およびデータをコンピュータが読み取ることを許すための任意の機構である。
【００６４】
本明細書で説明されるコンピュータ・システムおよびサーバはそれぞれ、本明細書で開示される方法、ステップ、および機能を実施するように関連するプロセッサを構成するメモリを含む。これらのメモリは、分散型であることも、ローカル型であることも可能であり、これらのプロセッサは、分散型であることも、単体であることも可能である。これらのメモリは、電気メモリ、磁気メモリ、または光メモリとして、あるいは以上のタイプまたは他のタイプの格納デバイスの任意の組合せとして実施されることが可能である。さらに、「メモリ」という用語は、関連するプロセッサによってアクセスされるアドレス指定可能な空間内のアドレスから読み取られる、またはそのようなアドレスに書き込まれることが可能な任意の情報を包含するように十分に広く解釈されなければならない。この定義で、ネットワーク上の情報は、関連するプロセッサが、ネットワークからその情報を取得することができるため、やはりメモリの範囲内にある。
【００６５】
本明細書で示され、説明される実施形態および変形形態は、本発明の原理を単に例示するに過ぎないこと、ならびに様々な変形が、本発明の趣旨および範囲を逸脱することなく、当業者によって実施されることが可能であることを理解されたい。
【特許請求の範囲】
【請求項１】
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法であって、
クロック信号の第１のエッジを使用して前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送すること、および
前記クロック信号の第２のエッジを使用して前記ターゲット・セルに関するさらなる情報を伝送することを備える方法。
【請求項２】
前記伝送するステップは、書き込みアクセスを備え、さらに前記さらなる情報は、前記ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える請求項１に記載の方法。
【請求項３】
前記１つまたは複数のアグレッサ・セルについての前記情報は、前記１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える請求項２に記載の方法。
【請求項４】
前記伝送するステップは、読み取りアクセスを備え、さらに前記さらなる情報は、前記第１のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項１に記載の方法。
【請求項５】
前記第１のエッジは、立ち上りエッジを備え、さらに前記第２のエッジは、立ち下りエッジを備える請求項１に記載の方法。
【請求項６】
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法であって、
クロック信号の第１のエッジで前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを受け取ること、および
前記クロック信号の第２のエッジで前記ターゲット・セルに関するさらなる情報を受け取ることを備える方法。
【請求項７】
前記受け取るステップは、書き込みアクセスを備え、さらに前記さらなる情報は、前記ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える請求項６に記載の方法。
【請求項８】
前記１つまたは複数のアグレッサ・セルについての前記情報は、前記１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える請求項７に記載の方法。
【請求項９】
前記受け取るステップは、読み取りアクセスを備え、さらに前記さらなる情報は、前記第１のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項６に記載の方法。
【請求項１０】
前記第１のエッジは、立ち上りエッジを備え、さらに前記第２のエッジは、立ち下りエッジを備える請求項６に記載の方法。
【請求項１１】
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるためのインタフェースであって、
前記フラッシュ・メモリ・コントローラと前記フラッシュ・メモリ・アレイの間の通信チャネルを備え、前記通信チャネルは、クロック信号の第１のエッジで前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送し、さらに前記通信チャネルは、前記クロック信号の第２のエッジで前記ターゲット・セルに関するさらなる情報を伝送するインタフェース。
【請求項１２】
書き込みアクセスに関して、前記さらなる情報は、前記ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える請求項１１に記載のインタフェース。
【請求項１３】
前記１つまたは複数のアグレッサ・セルについての前記情報は、前記１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える請求項１２に記載のインタフェース。
【請求項１４】
読み取りアクセスに関して、前記さらなる情報は、前記第１のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項１１に記載のインタフェース。
【請求項１５】
前記第１のエッジは、立ち上りエッジを備え、さらに前記第２のエッジは、立ち下りエッジを備える請求項１１に記載のインタフェース。
【請求項１】
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法であって、
クロック信号の第１のエッジを使用して前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送すること、および
前記クロック信号の第２のエッジを使用して前記ターゲット・セルに関するさらなる情報を伝送することを備える方法。
【請求項２】
前記伝送するステップは、書き込みアクセスを備え、さらに前記さらなる情報は、前記ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える請求項１に記載の方法。
【請求項３】
前記１つまたは複数のアグレッサ・セルについての前記情報は、前記１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える請求項２に記載の方法。
【請求項４】
前記伝送するステップは、読み取りアクセスを備え、さらに前記さらなる情報は、前記第１のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項１に記載の方法。
【請求項５】
前記第１のエッジは、立ち上りエッジを備え、さらに前記第２のエッジは、立ち下りエッジを備える請求項１に記載の方法。
【請求項６】
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法であって、
クロック信号の第１のエッジで前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを受け取ること、および
前記クロック信号の第２のエッジで前記ターゲット・セルに関するさらなる情報を受け取ることを備える方法。
【請求項７】
前記受け取るステップは、書き込みアクセスを備え、さらに前記さらなる情報は、前記ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える請求項６に記載の方法。
【請求項８】
前記１つまたは複数のアグレッサ・セルについての前記情報は、前記１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える請求項７に記載の方法。
【請求項９】
前記受け取るステップは、読み取りアクセスを備え、さらに前記さらなる情報は、前記第１のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項６に記載の方法。
【請求項１０】
前記第１のエッジは、立ち上りエッジを備え、さらに前記第２のエッジは、立ち下りエッジを備える請求項６に記載の方法。
【請求項１１】
フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるためのインタフェースであって、
前記フラッシュ・メモリ・コントローラと前記フラッシュ・メモリ・アレイの間の通信チャネルを備え、前記通信チャネルは、クロック信号の第１のエッジで前記フラッシュ・メモリ・アレイにおけるターゲット・セルに関するデータを伝送し、さらに前記通信チャネルは、前記クロック信号の第２のエッジで前記ターゲット・セルに関するさらなる情報を伝送するインタフェース。
【請求項１２】
書き込みアクセスに関して、前記さらなる情報は、前記ターゲット・セルに関連する１つまたは複数のアグレッサ・セルについての情報を備える請求項１１に記載のインタフェース。
【請求項１３】
前記１つまたは複数のアグレッサ・セルについての前記情報は、前記１つまたは複数のアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを備える請求項１２に記載のインタフェース。
【請求項１４】
読み取りアクセスに関して、前記さらなる情報は、前記第１のエッジで伝送される前記ターゲット・セルに関する前記データに関するソフト情報を備える請求項１１に記載のインタフェース。
【請求項１５】
前記第１のエッジは、立ち上りエッジを備え、さらに前記第２のエッジは、立ち下りエッジを備える請求項１１に記載のインタフェース。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１１−５２８１５４（Ｐ２０１１−５２８１５４Ａ）
【公表日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１１−５１６８３７（Ｐ２０１１−５１６８３７）
【出願日】平成２１年６月３０日（２００９．６．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４９３２８
【国際公開番号】ＷＯ２０１０／００２９４３
【国際公開日】平成２２年１月７日（２０１０．１．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０８２４３６３９）エルエスアイ コーポレーション (124)
【Ｆターム（参考）】
【公表日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２１年６月３０日（２００９．６．３０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０４９３２８
【国際公開番号】ＷＯ２０１０／００２９４３
【国際公開日】平成２２年１月７日（２０１０．１．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０８２４３６３９）エルエスアイ コーポレーション (124)
【Ｆターム（参考）】
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