マスクなし多重シートポリシリコン抵抗器
【課題】 半導体デバイス、特に、ポリシリコン抵抗器及びその製作に関する技術を提供する。
【解決手段】 本発明は、余分な半導体製作工程段階を追加する必要なしに、異なるシート抵抗値のポリシリコン抵抗器を有する半導体デバイスの製作を可能にする。半導体デバイスの上に酸化物層が形成される（１０４）。酸化物層上にポリシリコン層が形成される（１０６）。ポリシリコン層は、ポリシリコン抵抗器を形成するためにパターン化される（１０８）。ポリシリコン抵抗器の選択した割合が露出したポリシリコン抵抗器マスクが、ポリシリコン抵抗器上に形成される（１１０）。選択されたドーパントが注入され（１１２）、これが、ポリシリコン抵抗器の抵抗率を修正する。マスクが除去され（１１４）、ポリシリコン抵抗器を通して実質的に均一な濃度まで注入ドーパントを拡散する熱活性化処理が行われる（１１６）。
【解決手段】 本発明は、余分な半導体製作工程段階を追加する必要なしに、異なるシート抵抗値のポリシリコン抵抗器を有する半導体デバイスの製作を可能にする。半導体デバイスの上に酸化物層が形成される（１０４）。酸化物層上にポリシリコン層が形成される（１０６）。ポリシリコン層は、ポリシリコン抵抗器を形成するためにパターン化される（１０８）。ポリシリコン抵抗器の選択した割合が露出したポリシリコン抵抗器マスクが、ポリシリコン抵抗器上に形成される（１１０）。選択されたドーパントが注入され（１１２）、これが、ポリシリコン抵抗器の抵抗率を修正する。マスクが除去され（１１４）、ポリシリコン抵抗器を通して実質的に均一な濃度まで注入ドーパントを拡散する熱活性化処理が行われる（１１６）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスに関し、より具体的には、ポリシリコン抵抗器及びその製作に関する。
【背景技術】
【０００２】
半導体デバイスの製作は、製作済みデバイスを完成させるために様々な処理、手順、及び作業を実施する段階を含む。これらの作業は、以下に限定されるものではないが、層形成、ドーピング、熱処理、及びパターン化を含む。
層形成は、選択した厚みの層をウェーハ表面に追加するために用いられる作業である。これらの層は、絶縁体、半導体、及び導電体などとすることができ、いくつかの適切な方法（例えば、化学気相蒸着及びスパッタリングなど）によって成長又は堆積させることができる。
【０００３】
ドーピングは、表面層内の開口部を通してウェーハ表面内に特定量のドーパントを導入する処理である。ドーピングの一般的な技術は、熱拡散及びイオン注入である。ドーピングは、例えば、トランジスタ内に活性領域を生成するために用いられる。
熱処理は、特定の結果を達成すためにウェーハを加熱及び冷却する作業である。一般的に、付加的な材料は追加されないが、汚染物質及び蒸気は、ウェーハ表面から蒸発することができる。一般的な熱処理は「アニール」と呼ばれる。一般的に、アニールは、イオン注入によって導入された結晶構造体への損傷を修復するために用いられる。
【０００４】
パターン化は、追加した表面層の選択部分の除去をもたらす一連の段階を用いる作業である。この一連の段階は、最初に半導体デバイスの上にレジスト又はフォトレジストの層を形成する段階を含む。次に、レジストマスク又はレチクルをデバイスに整列させる。その後、デバイスの下に重なる部分を露出するために後で除去されるレジスト層の部分を選択するレジストマスクを通して、レジスト層を露出又は照射する。続いて、デバイスの露出部分に対してイオン注入、イオン拡散、堆積、及びエッチングなどのような製作工程が行われる。
【０００５】
半導体デバイスは、一般的に、ＭＯＳ及びＣＭＯＳデバイス並びに抵抗器のようなトランジスタデバイスを含む。多くのトランジスタデバイスは、ポリシリコン材料を用いて形成されたゲート電極を有する。同様に、ポリシリコン材料を用いて多くの抵抗器が形成され、従って、これらの抵抗器は、ポリシリコン抵抗器と呼ばれる。ポリシリコンゲート電極は、望ましいトランジスタ挙動を得るために特定のドーパント型及び量を用いてドープされる。ポリシリコン抵抗器は、選択された接触抵抗及び全体抵抗を得るために特定のドーパント型及び量を用いてドープされる。しかし、ゲート電極で用いられるドーパント型及び量は、一般的に、ポリシリコン抵抗器で用いられるドーパント型及び量とは異なる。更に、半導体デバイス上のポリシリコン抵抗器は、異なる接触抵抗及び抵抗を有するように設計することができ、それによって様々なドーパント型及び／又はドーパント濃度を必要とする。残念ながら、これらの異なるドーパント型及び／又は量を得るには、典型的に別々のマスク及びパターン化作業を要するイオン注入及び拡散を含む個別のドーピング処理が必要である。その結果、各々の段階で用いられる様々なドーパント型及び／又は量に起因して、ポリシリコンゲート及びポリシリコン抵抗器を完全に形成するには、一般的に相当数の余分の処理段階が用いられる。
【発明の開示】
【０００６】
本発明は、単一のマスクで単一のドーピング作業において様々なシート抵抗値を有するポリシリコン抵抗器を形成することにより半導体製作を容易にするものである。本発明は、様々な濃度を達成するために個別のイオンドーピング処理を用いる代りに、ポリシリコン抵抗器構造体の一部分を選択的に露出し、それによってドーパント濃度を制御するマスクを用いる。
一態様によると、酸化物層上にポリシリコンの層が形成される。ポリシリコンの層をパターン化して、ポリシリコン抵抗器を残置する。ポリシリコン抵抗器の一部分のみを露出するポリシリコンレジストマスクを形成する。その後、適切なドーパント（例えば、ｎ型ドーパント）を用いて、イオン注入のようなドーピング処理を行う。続いて、注入したドーパントを活性化してポリシリコン抵抗器を通してドーパントを拡散させる熱処理を実施する。ポリシリコンは、比較的高い拡散性を有し、それによって最初は様々な濃度にあった注入イオンは、熱処理を実施した後にポリシリコン抵抗器全体を通じてより均一に分散することが可能になる。本発明の他の態様も開示する。
【発明を実施するための最良の形態】
【０００７】
同じウェーハ／デバイス上に他の回路デバイスとしてポリシリコン抵抗器を形成するのは困難である場合がある。１つの理由は、ポリシリコン層の厚みが、一般的に他のデバイスの必要とされる特性に依存する点である。例えば、堆積したポリシリコンは、活性デバイスのゲート及び／又はエミッタ並びにコンデンサプレートを形成するためにも用いられる。これは、例えば、２００ナノメートルよりも厚い厚みを必要とする場合がある。
ポリシリコンの抵抗率は、ドーピングの非線形関数であり、この抵抗率は、ドーピング照射量が増加する時に低下する。この抵抗率は、シート抵抗とも呼ばれ、オーム−センチメートルで表され、注入照射量制御に基づく上限を有する（例えば、０．０６０オーム−センチメートル）。この抵抗は、抵抗率を厚みで割ったものの関数である。
【０００８】
本発明者は、ポリシリコン抵抗器の抵抗が一般的に厚み及び注入ドーパントの濃度に依存することに注目した。上述のように、通常、厚みは、デバイス／ウェーハ上に存在する他のデバイスに依存する。その結果、ドーパント濃度のみが抵抗を制御するのに利用可能な機構として残る。従来、インプラント型及び照射量は、一般的にドーパント濃度及び従って抵抗を制御するために用いられている。その結果、一般的に、１つ又はそれよりも多くのポリシリコン抵抗器を形成するために、いくつかのドーピング処理段階が用いられている。
【０００９】
本発明者は、１つ又はそれよりも多くのポリシリコン抵抗器に対して単一のドーピング処理を用い、様々なシート抵抗値を得ることができた。更に、この単一のドーピング処理は、例えば、ソース／ドレーン領域形成及び拡張領域形成などのような既存のドーピング処理で用いられるものとすることができる。本発明は、例えば、全ポリシリコン抵抗器上にイオン注入を行う代りに、全ポリシリコン抵抗器に注入が行われた場合よりも全体又は平均のドーパント濃度が低くなるようにポリシリコン抵抗器の選択部分にのみイオンを注入する。本発明者は、ポリシリコンの高い拡散性により、その後の熱処理が注入ドーパントをポリシリコン抵抗器を通して均一に拡散させることに注目した。その結果、本発明は、注入に対してポリシリコン抵抗器の一部分のみを選択的に露出することによってドーパント濃度を制御することができ、その結果、ポリシリコン抵抗器の抵抗を制御することができる。
【００１０】
図１は、本発明の態様に従ってポリシリコン抵抗器を形成する方法１００を例示する流れ図である。方法１００は、ドーパント濃度を制御し、更にその結果として抵抗器の抵抗率を制御するために、注入処理中にポリシリコン抵抗器の一部分又はある一定の割合を選択的に露出する。
方法１００は、ブロック１０２において始まり、半導体デバイス／本体を設ける。半導体デバイスは、部分的に製作したＭＯＳトランジスタデバイス及びコンデンサなどを含む他のデバイスを有することができる。ブロック１０４において、デバイスの上に酸化物層を形成する。酸化物層は、活性デバイス及び半導体基板などを含むことができる下に重なる層を保護する役割を達成する。
【００１１】
ブロック１０６において、酸化物層上にポリシリコン層を形成し、ポリシリコン層は、選択した厚みを有する。ポリシリコン層は、非ドープのものとして形成するか又は形成中にドーパントを組み込むことによってドープしたものとして形成することができる。この後、ブロック１０８において、ポリシリコン層をパターン化し、一部分を除去し、選択部分であるポリシリコン抵抗器を残置する。ポリシリコン層の厚みは、一般的にデバイス上に形成したポリシリコンゲート層のような他のデバイスに従って選択される。
【００１２】
ブロック１１０において、ポリシリコン抵抗器の選択された部分及び／又は割合を露出する一方で、抵抗器の他の部分を覆うポリシリコン抵抗器マスクを半導体デバイスに適用する。ポリシリコン抵抗器マスクは、ソース／ドレーン領域を形成するなどの他のデバイス又はデバイスを製作する上で用いるマスクの一部分とすることができる。抵抗器マスクによって露出するポリシリコンの量又は割合は、望ましいドーパント濃度、選択したポリシリコン層の厚み、並びに後のイオン注入において用いるドーパント化学種及び照射量の関数である。
【００１３】
ブロック１１２において、方法１００を続け、ポリシリコン抵抗器の露出部分の中にドーパントを注入する。注入照射量及びエネルギは、一般的に拡張領域及び／又はソースドレーン領域のようなデバイス上に形成した他のデバイスに従って選択される。注入に用いるドーパントは、一般的にリン又はヒ素のようなｎ型ドーパントである。次に、ブロック１１４において、適切なレジスト除去処理によってポリシリコン抵抗器マスクを除去する。この後、ブロック１１６において、ポリシリコン抵抗器内に注入したドーパントを活性化して拡散させる熱活性化処理を行う。上述のように、ポリシリコンは、高い拡散性を有する。その結果、注入ドーパントは、ポリシリコン抵抗器の非露出部分へと拡散し、ポリシリコン抵抗器全体を通じてより均一なドーパント濃度が得られる。一般的に、熱処理の継続時間が長ければ長い程、また熱処理の温度が高ければ高い程、注入ドーパントのより大きな拡散が得られる。この後、接点形成を含むがこれに限定されない他の処理によってポリシリコン抵抗器及びデバイスの製作が継続される。
方法１００は、同時に複数のポリシリコンが形成されるように実施することができることが認められる。そのような場合には、異なるポリシリコン抵抗器は、ブロック１１０において、レジストマスクによって露出するポリシリコン抵抗器の量又は割合によって制御される抵抗率を有する。また本発明により、方法１００に対する変更が可能であることも認められる。
【００１４】
図２は、本発明の態様に従って低い抵抗温度係数のポリシリコン抵抗器を製作する方法２００を例示する流れ図である。一般的に、ポリシリコンの抵抗率は、温度上昇に伴って上昇するか又は下降するかのいずれかである。この上昇率は、抵抗温度係数と呼ばれる。方法２００は、ｎ型及びｐ型の両方のドーパントを用いてポリシリコン抵抗器をドーピングすることによってこの影響を軽減する。
ブロック２０２において開始して、半導体デバイス／本体を準備する。半導体デバイスは、部分的に製作したＭＯＳトランジスタデバイス及びコンデンサなどを含む他のデバイスを有することができる。ブロック２０４において、デバイスの上に酸化物層を形成する。酸化物層は、活性デバイス及び半導体基板などを含むことができる下に重なる層を保護し、ポリシリコン抵抗器を電気的に分離する役割を達成する。
【００１５】
ブロック２０６において、酸化物層上にポリシリコン層を形成し、ポリシリコン層は、選択した厚みを有する。ポリシリコン層は、非ドープのものとして形成するか又は形成中にドーパントを組み込むことによってドープしたものとして形成することができる。この後、ブロック２０８において、ポリシリコン層をパターン化し、一部分を除去し、選択部分であるポリシリコン抵抗器を残置する。ポリシリコン層の厚みは、一般的にデバイス上に形成したポリシリコンゲート層のような他のデバイスに従って選択される。
【００１６】
ブロック２１０において、ポリシリコン抵抗器の第１の選択した部分及び／又は割合を露出する一方で、抵抗器の他の部分を覆う第１のポリシリコン抵抗器マスクを半導体デバイスに適用する。第１のポリシリコン抵抗器マスクは、第１の型のソース／ドレーン領域を形成するなどの他のデバイス又はデバイスを製作する上で用いるマスクの一部分とすることができる。第１の抵抗器マスクによって露出するポリシリコンの量又は割合は、望ましい正味のドーパント濃度、選択したポリシリコン層の厚み、及び後のイオン注入において用いるドーパント化学種及び照射量の関数である。
【００１７】
ブロック２１２において、方法２００を続け、ポリシリコン抵抗器の露出部分の中に第１のドーパントを注入する。注入照射量及びエネルギは、一般的に拡張領域及び／又はソースドレーン領域のようなデバイス上に形成した他のデバイスに従って選択される。注入に用いるドーパントは、一般的にｎ型ドーパント又はｐ型ドーパントである。この後、ポリシリコン抵抗器マスクを除去する。
次に、ブロック２１４において、ポリシリコン抵抗器の第２の選択した部分及び／又は割合を露出する一方で、抵抗器の他の部分を覆う第２のポリシリコン抵抗器マスクを半導体デバイスに適用する。第２のポリシリコン抵抗器マスクは、第２の型のソース／ドレーン領域を形成するなどの他のデバイス又はデバイスを製作する上で用いるマスクの一部分とすることができる。第２の抵抗器マスクによって露出するポリシリコンの量又は割合は、望ましい正味のドーパント濃度、選択したポリシリコン層の厚み、後のイオン注入において用いるドーパント化学種及び照射量、並びに先の第１のイオン注入で用いたドーパント化学種及び照射量の関数である。更に、第２の抵抗器マスクによって露出した量又は割合は、第１の抵抗器マスクによって露出した量と等しくても等しくなくてもよい。本発明の１つの別の態様では、第１の抵抗器マスクと第２の抵抗器マスクとは同じである。
【００１８】
ブロック２１６において、ポリシリコン抵抗器の露出部分の中に第２のドーパントを注入する。同様に、第２の注入の照射量及びエネルギは、一般的にデバイス上に形成している他のデバイスに従って選択される。第２の注入において用いるドーパントは、一般的にｎ型又はｐ型であり、第１のドーパントとは導電型が反対である。第２の注入の後にポリシリコン抵抗器マスクを除去する。
ブロック２１８において、ポリシリコン抵抗器内に注入したドーパントを活性化して拡散させる熱活性化処理を行う。ポリシリコンは、高い拡散性を有し、その結果、第１及び第２の注入ドーパントは、ポリシリコン抵抗器の非露出部分へと拡散し、ポリシリコン抵抗器全体を通じてより均一なドーパント濃度が得られる。一般的に、熱処理の継続時間が長ければ長い程、また熱処理の温度が高ければ高い程、注入ドーパントのより大きな拡散が得られる。
第１及び第２のドーパント注入及び熱活性化処理は、結果としてポリシリコン抵抗器に対する正味の導電率を生じる。一般的に、ｎ型ドーパントの濃度は、ｐ型ドーパントの濃度よりも高い。この後、接点形成を含むがこれに限定されない他の処理によって、ポリシリコン抵抗器及びデバイスの製作が継続される。
【００１９】
図３Ａ、３Ｂ、及び３Ｃは、図１の方法１００又は図２の方法２００によって製作されているポリシリコン抵抗器半導体デバイス３００を表している。本発明の解釈を容易にするためにデバイス３００を呈示して説明を行うが、デバイスは、本質的に例示的である。
図３Ａは、本発明の態様に従ってパターン化処理中のポリシリコン層３０６の形成後のポリシリコン抵抗器デバイスを表している。この例では、シリコンから成る半導体基板又は本体３０２内に浅いトレンチ分離酸化物３０４を形成する。本発明によると、浅いトレンチ分離酸化物３０４の代わりに、他種の酸化物層を用いることができることが認められる。
適切な堆積処理によって酸化物層３０４を覆って／上にポリシリコン層３０６を形成する。この後、ポリシリコン層３０６の選択部分を覆い／保護し、ポリシリコン層３０６の他の部分を露出するマスク３０８が整列する。続いてポリシリコン層３０６の露出部分を除去するために、酸化物３０４及び基板３０２に対して選択的であるエッチング処理を行う。その後、マスク３０８を除去する。
【００２０】
図３Ｂは、本発明の態様に従ってイオン注入中のポリシリコン抵抗器デバイス３００を例示している。ポリシリコン層の残留部分であるポリシリコン抵抗器３０６の上にレジストマスク３１０を形成する。レジストマスク３１０は、ポリシリコン抵抗器３０６の一部分又はある一定の割合を露出し、露出パターンとも呼ばれるいくつかの開口部３１２を有する。注入ドーパントの均一なドーパント分布を容易にするために、一般的に、ポリシリコン抵抗器３０６にわたって開口部３１２を均一に離間させる。以下に説明するように、サイズ、形状、及び頻度を変更することができる。
【００２１】
イオン注入３１４は、ＢＦ２のような選択ドーパントを特定の照射量及びエネルギレベルで注入する。ドーパントは、開口部３１２を通過するが、レジストマスク３１０の他の部分では遮断される。その結果、ポリシリコン抵抗器３０６に向けたイオンの一部分のみが、ポリシリコン抵抗器３０６内に注入される。ポリシリコン抵抗器３０６の中に注入したイオンの合計量は、より低い照射量のイオン注入が行われたかのような量である。しかし、注入イオンの濃度は、ポリシリコン抵抗器全体を通じて均一ではない。ポリシリコン抵抗器３０６の露出部分は、注入ドーパントの望ましい濃度よりも高い濃度のポケット、及び注入ドーパントがないか又はその望ましい濃度よりも低い濃度の被覆部分を有する。
低い温度係数のポリシリコン抵抗器では、別の第２の抵抗器マスクを用い、第１の注入とは反対の型の第２のドーパントを注入する第２のイオン注入を行う。
注入３１４に続いて、適切な処理（例えば、化学溶解）によってレジストマスク３１０を除去する。次に、注入ドーパントの高濃度ポケットをポリシリコン抵抗器３０６全体を通じてより均一に拡散する熱活性化処理を行う。
【００２２】
図３Ｃは、本発明の態様に従った接点３１６の形成後のポリシリコン抵抗器デバイス３００を例示している。ポリシリコン抵抗器３０６は、抵抗器マスクの露出パターンの露出割合、ポリシリコン層の厚み、並びにイオン注入３１４で用いた照射量及びドーパントの因子である抵抗を有する。ポリシリコンの厚み及びイオン注入特性は、固定されている場合があるが、そうであったとしても望ましい／選択したシート抵抗を得るように露出パターンを変更することができる。
接点３１６は、アルミニウム、タングステン、又は銅のような導電材料から形成され、他の電子デバイスとの電気通信をもたらす。図３Ｃでは、接点３１６は、ポリシリコン抵抗器３０６の端部に位置決めされ、従って、ポリシリコン抵抗器の最大抵抗をもたらす。接点３１６は、本発明により互いにより近接させて置くことができ、それによって接点３１６間の抵抗量が低減されることが認められる。
【００２３】
図４は、本発明の態様によるポリシリコン抵抗器マスク４００の平面図である。この図は、ポリシリコン抵抗器に対するシート抵抗を制御するための一部の例示的露出パターンを示している。抵抗器マスク４００は、本発明の解釈を容易にするために例示目的で呈示しており、本発明は、抵抗器マスク４００及びそこに示すパターンには限定されないことが認められる。
第１の露出パターン４０２は、下に重なるポリシリコン抵抗器（示していない）の上で比較的長い行の形状をした３つの開口部４０４を含む。第２の露出パターン４０６は、別の下に重なるポリシリコン抵抗器（示していない）の上で比較的幅の狭い垂直な列の形状をした５つの開口部４０８を含む。第３の露出パターン４１０もまた、更に別の下に重なるポリシリコン抵抗器（示していない）の上で比較的肉厚の垂直な列の形状をした５つの開口部４１２を含む。５つの開口部４１２は、開口部４０８よりも比較的肉厚であり、実施するイオン注入においてより大きな露出を与える。従って、同じイオン注入処理では、第２の露出パターン４０６よりも第３の露出パターン４１０を用いた方が下に重なるポリシリコン抵抗器においてより高い注入イオン濃度が形成されることになる。第４の露出パターン４１４は、正方形形状を持っており、市松模様パターンに配置したいくつかの開口部４１６を含む。
本発明による抵抗器マスクのための露出パターンは、上述のものに加えて他の形状及び構成を有することができることが認められる。例えば、開口部は、円形形状、三角形、矩形、及び他の幾何学形状を含むことができる。また抵抗器マスク４００は、上述の様々な露出パターンによって様々な抵抗率を有する複数のポリシリコン抵抗器を同時に形成することができることを明らかにしている。
【００２４】
図５は、本発明の態様に従ってポリシリコン抵抗器を有するＣＭＯＳを製作する方法５００を例示する流れ図である。以下では例示的方法５００を一連の作用又はイベントとして示して説明しているが、本発明は、例示しているそのような作用又はイベントの順序によって限定されないことが認められる。本発明によると、例えば、一部の作用は、本明細書に例示及び／又は説明しているものとは別の他の作用又はイベントとは異なる順序で及び／又はそれらと同時に発生する場合がある。更に、本発明による手法を実施するのに例示している全ての段階を必要としない場合がある。更に、本発明による方法は、ＮＭＯＳ及び／又はＰＭＯＳ複合トランジスタを含むがこれらに限定されない本明細書に例示して説明しているＩＣ及び複合トランジスタの製作と関連して、更に例示していない他のトランジスタ及び構造体と関連して実施することができる。
【００２５】
方法５００は、ブロック５０４において始まり、トランジスタ製作を開始し、トランジスタのウェル形成及び隔離処理を行い、それによってＮＭＯＳ、ＰＭＯＳ領域、及びポリシリコン抵抗器領域が形成され、それぞれＮＭＯＳ領域は、後にｎ型ソース／ドレーン領域を形成することになるＰウェルを含み、ＰＭＯＳ領域は、後にｐ型ソース／ドレーン領域を形成することになるＮウェルを含む。更に、隔離領域は、様々な活性区域を形成し、様々な活性区域を側方に互いに電気的に分離する役割を達成する浅いトレンチ分離（ＳＴＩ）又はフィールド酸化物領域（ＬＯＣＯＳ）を含むことができる。隔離領域の１つ又はそれよりも多くは、ポリシリコン抵抗器を形成するための基部としての役割を達成する。
【００２６】
ブロック５０６において、方法５００を続け、様々な形成済み隔離領域によって定められる活性区域内にゲート誘電体層を形成する。一例では、ゲート誘電体は、肉薄の熱成長させた二酸化珪素層を含むが、他の種類のゲート誘電体（高ｋ誘電体等）を形成することができ、これらは、本発明によって想定されている。次に、ブロック５０８において、デバイスの上にポリシリコン層を堆積させ、ＮＭＯＳ及びＰＭＯＳ領域内にポリシリコンゲートを形成し、抵抗器領域内にポリシリコン抵抗器を形成するためにそれをパターン化する。例えば、ＮＭＯＳ及びＰＭＯＳ両方の領域内にポリシリコン電極を形成し、抵抗器領域内にポリシリコン抵抗器を形成するために、ポリシリコン層を化学気相蒸着（ＣＶＤ）によって堆積させることができ、エッチングによってパターン化することができる。この例では、ポリシリコン抵抗器の厚みは、ポリシリコンゲートのための望ましい厚みに依存することに注意されたい。
【００２７】
次に、ブロック５１０において、ポリシリコンゲートの側縁にオフセットスペーサを形成する。例えば、パターン化済みゲートの上にほぼ共形的に肉薄のオフセット層（例えば、酸化物又は窒化物層）を形成し、次に、ゲート、ソース／ドレーン領域、及び抵抗器領域の上部上のオフセット層材料を除去するためにほぼ異方性の乾式エッチングを用いてオフセット層をエッチングし、ゲートの側縁に肉薄のオフセットスペーサ材料を残置する。
【００２８】
次に、ブロック５１２において、拡張領域を形成するために拡張領域の注入を行い、ＮＭＯＳ及びＰＭＯＳ領域の活性領域内にドーパントを導入する。例えば、ＮＭＯＳ及びＰＭＯＳ領域それぞれにおいて軽度にドープ、中程度にドープ、及び重度にドープする拡張領域の注入を行い、ゲート構造体は、拡張領域を自己整列させる役割を達成する。次に、拡張領域のドーパントを活性化するために急速熱アニールのような熱処理を用いることができ、それによって拡張領域が、オフセットスペーサの僅かに下でチャンネルに向って横方向に拡散する。
【００２９】
尚も図５を参照すると、次に、ブロック５１４において、ゲート構造体上に側壁スペーサが形成される。側壁スペーサは、酸化物、窒化物、又はそのような層の組合せのような絶縁材料を含む。これらのスペーサは、デバイス上でそのようなスペーサ材料の層をほぼ共形的に堆積させ、続いてこれに異方性エッチングを行うことによって形成し、それによってゲート構造体、モート又は活性区域、及び抵抗器領域の上部からそのようなスペーサ材料が除去され、ゲート構造体の側縁にある一定の領域が残置され、オフセットスペーサの上に重なる。側壁スペーサは、オフセットスペーサよりも実質的に肉厚であり、その結果、この後に形成するソース／ドレーン領域がゲートの側縁からオフセットされる。
【００３０】
ブロック５１６において、デバイス上にＮＭＯＳソース／ドレーン及び抵抗器マスクを形成する。ＮＭＯＳソース／ドレーン及び抵抗器マスクは、レジストによってデバイスの一部分を被覆し、ＮＭＯＳ領域内のソース／ドレーン領域を露出し、抵抗器領域内のポリシリコン抵抗器を部分的に露出する。このマスクは、抵抗器領域内のポリシリコン抵抗器の各々に対する露出パターンを有し、パターンは、異なる露出量、異なる形状の開口部、及び異なる開口部配置を有しても有さなくてもよい。
【００３１】
ブロック５１８において、ｎ型ドーパント（例えば、ＢＦ２）を用いてソース／ドレーンとポリシリコン抵抗器との組合せ注入を行う。ドーパントは、ＮＭＯＳ領域内のソース／ドレーン領域の望ましい作動特性に従って一般的に選択した照射量及びエネルギによって注入する。ポリシリコン抵抗器内に注入するドーパント量は、ブロック５１８のための注入照射量及びエネルギに加えてＮＭＯＳソース／ドレーン及び抵抗器マスクの露出パターンの関数である。ポリシリコン抵抗器内に注入したドーパントは、不均一に分布し、望ましいものよりも高いドーパント濃度のポケットを有する。注入の後にＮＭＯＳソース／ドレーン及び抵抗器マスクを除去する。
この後、ブロック５２０において、ＮＭＯＳ領域のソース／ドレーン領域内の注入ドーパントを活性化し、ポリシリコン抵抗器内の注入ドーパントを拡散する熱活性化処理を行う。適切な熱処理は、比較的短い継続時間で行う急速熱アニールである。ポリシリコンの高い拡散性と熱処理とによって、ポリシリコン抵抗器内の注入ドーパントは、ポリシリコン抵抗器全体を通じてより均一に分布する。
【００３２】
ブロック５２２において、ＰＭＯＳソース／ドレーン及び抵抗器マスクを形成する。ＰＭＯＳソース／ドレーン及び抵抗器マスクは、レジストによってデバイスの一部分を被覆し、ＰＭＯＳ領域内のソース／ドレーン領域を露出し、抵抗器領域内のゼロ又はそれよりも多くのポリシリコン抵抗器を部分的に露出する。このマスクは、可能性として抵抗器領域内のポリシリコン抵抗器の一部のものに対する露出パターンを有するが、マスクによってポリシリコン抵抗器の一部又は全てを被覆することができる。これらの露出パターンの一部は、異なる露出量、異なる形状の開口部、及び異なる開口部配置を有しても有さなくてもよい。
【００３３】
ｎ型及びｐ型両方のドーパントを注入することによって、ポリシリコン抵抗器において低い温度係数の抵抗器が得られる。一般的に、結果として生じるｎ型ドーパント濃度は若干高い。両方のドーパントの存在は、高いシート抵抗を維持しながら比較的大量のドーパントを注入することを可能にする。更に、このシート抵抗は、低い温度係数を有し、従って、温度変化に起因する抵抗変化をそれ程受け易くはない。ＰＭＯＳソース／ドレーン及び抵抗器マスク内に関連露出パターンを有するポリシリコン抵抗器を低い温度係数のポリシリコン抵抗器として形成する。更に、これらの抵抗器に対する露出又は開口部の割合は、他の形成ポリシリコン抵抗器よりも一般的に大きいことに注意されたい。
【００３４】
ブロック５２４において、ｐ型（例えば、ホウ素）ドーパントによってソース／ドレーンとポリシリコン抵抗器との組合せ注入を行う。ドーパントは、ＮＭＯＳ領域内のソース／ドレーン領域の望ましい作動特性に従って一般的に選択した照射量及びエネルギによって注入する。ポリシリコン抵抗器内に注入するドーパント量は、ブロック５２４のための注入照射量及びエネルギに加えてＮＭＯＳソース／ドレーン及び抵抗器マスクの露出パターンの関数である。注入の後にＰＭＯＳソース／ドレーン及び抵抗器マスクを除去する。
【００３５】
この後、ブロック５２６において、ＰＭＯＳ領域のソース／ドレーン領域内のブロック５２４からの注入ドーパントを活性化し、ポリシリコン抵抗器内の注入ドーパントを拡散する熱活性化処理を行う。ブロック５２０において行った熱活性化処理と同様に、ポリシリコンの比較的高い拡散性と共にブロック５２６のための熱処理によってポリシリコン抵抗器内のｐ型注入ドーパントは、ポリシリコン抵抗器全体を通じてより均一に分布する。
【００３６】
この後、デバイスの他の特徴部及び／又は構成要素を形成することができる。トランジスタ端子及びポリシリコン抵抗器において電気的接続を設けるためにＰＭＤ層を通して導電接点を形成する。一般的に、接点形成は、適切なマスキング及びエッチング処理によってＰＭＤ層内に開口部を形成する段階、それに続く導電材料（例えば、タングステン又は他の適切な材料）の堆積、及びその後の平面化（例えば、化学機械研磨等）を含む。更に、デバイス内の様々な電気構成要素の電気的相互接続を設けるために、１つ又はそれよりも多くの金属化レベル又は層を形成することができ、各金属化レベルは、前のレベルの上に形成したレベル間又は層間誘電体（ＩＬＤ）を含み、層間誘電体内には、バイア及び／又はトレンチを形成し、導電材料で充填する。歪み誘発ライナによって誘発された応力に影響を与える水素焼結及び他の処理を含む他の一般的な後置処理を行うことができる。
【００３７】
図６Ａ〜６Ｋは、本発明により図５の方法５００によって形成されているトランジスタデバイスを例示する部分断面図である。図６Ａでは、トランジスタデバイス６０２を呈示しており、半導体基板のような半導体本体６０４は、ＮＭＯＳトランジスタデバイス領域を定めるＰウェル領域６０６及びＰＭＯＳトランジスタデバイス領域を定めるＮウェル領域６０８のような半導体本体自体の中に形成したいくつかのウェルを有する。更に、活性区域領域６１１を定めるために半導体本体内にＳＴＩ領域のような隔離領域６１０を形成し、隔離領域は、ポリシリコン抵抗器形成のための基部としての役割を達成する。図６Ｂでは、トランジスタデバイス６０２を例示しており、例えば、ＳｉＯ2を熱成長させることによって活性区域６１１の上でゲート誘電体６１２が形成されている。
【００３８】
図６Ｃを参照すると、ゲート誘電体６１２の上に重なってポリシリコン層６１４が形成されている。ここで図６Ｄを参照すると、ＮＭＯＳ及びＰＭＯＳ領域内にゲート構造体を形成し、抵抗器領域内にポリシリコン抵抗器６１６を形成するために、ポリシリコン層６１４及びゲート誘電体層６１２がパターン化される。更に、ゲート構造体の側縁にオフセットスペーサ６１１が形成されている。オフセットスペーサ６１１は、窒化物又は酸化物のような絶縁材料から成り、比較的肉薄である。オフセットスペーサ６１１は、ゲート６１４を保護し、その後に形成する領域を整列させて形成するように作動する。
【００３９】
ここで図６Ｅを参照すると、比較的低エネルギでｎ型ドーパントをＮＭＯＳ領域の活性区域の中に選択的に注入することにより、ＮＭＯＳ領域内にＮＭＯＳ拡張領域６１３が形成されている。一般的に、注入中にＰＭＯＳ領域内での注入を防止するためにマスクを用いる。次に、比較的低エネルギでｐ型ドーパントをＰＭＯＳ領域の活性区域の中に選択的に注入することにより、ＰＭＯＳ領域内にＰＭＯＳ拡張領域６１７を形成する。ここでもまた、この処理中のＮＭＯＳ領域内での注入を防止するためにレジストマスクを用いる。更に、デバイスの上にほぼ共形的に絶縁材料（例えば、酸化物又は窒化物）を堆積させ、その後、ゲート構造体、活性区域、及びポリシリコン抵抗器の上部上の絶縁材料を除去するために異方性エッチングを行い、図６Ｅに例示しているように、側壁スペーサ６１９を残置することによってゲート構造体の側縁に側壁スペーサ６１９を形成する。
デバイスの上にＰＭＯＳソース／ドレーン及び抵抗器マスク６１８を形成し、図６Ｆに示しているようにＰＭＯＳ領域を露出し、抵抗器領域内のポリシリコン抵抗器６１６を部分的に露出する。マスク６１８は、抵抗器領域内のポリシリコン抵抗器の一部に対する露出パターン６２０を有する。本発明の別の態様では、ポリシリコン抵抗器６１６は、マスク６１８によって露出されない。
【００４０】
図６Ｇは、ＰＭＯＳ領域の活性区域及びポリシリコン抵抗器６１６の中にｐ型ドーパントを注入するイオン注入処理６２２を示している。抵抗器マスク６１８内の露出パターン６２０は、下に重なるポリシリコン抵抗器６１６へと通過するドーパントの量を制限する。イオン注入処理６２２は、ＰＭＯＳ領域内にソース／ドレーン領域６２４を形成し、ポリシリコン抵抗器６１６の抵抗率を変更又は調節する。注入処理６２２が完了すると、抵抗器マスク６１８が除去される。
デバイスの上にＮＭＯＳソース／ドレーン及び抵抗器マスク６２６を形成し、図６Ｈに示しているようにＮＭＯＳ領域を露出し、抵抗器領域内のポリシリコン抵抗器６１６を部分的に露出する。マスク６２６は、抵抗器領域内のポリシリコン抵抗器の一部に対する露出パターン６２８を有する。
【００４１】
図６Ｉは、ＮＭＯＳ領域の活性区域及びポリシリコン抵抗器６１６の中にｎ型ドーパントを注入するイオン注入処理６３０を示している。抵抗器マスク６２６内の露出パターン６２８は、下に重なるポリシリコン抵抗器６１６へと通過するドーパントの量を制限する。イオン注入処理６３０は、ＮＭＯＳ領域内にソース／ドレーン領域６３２を形成し、ポリシリコン抵抗器６１６の抵抗率を変更又は調節する。注入処理６３０が完了した後に、抵抗器マスク６２６が除去される。
【００４２】
本説明は、ポリシリコン抵抗器６１６内へのｎ型及びｐ型両方のドーパントの注入を説明していることに注意されたい。上記事項を行うことによって、低い温度係数の抵抗器になる、つまり抵抗器の抵抗率が温度によって変更され難くなるように抵抗器６１６を製作することができる。しかし、本発明の別の態様は、単一の型の導電率を有するポリシリコン抵抗器を形成することを含む。
この後、図６ＪのＰＭＯＳ及びＮＭＯＳ領域のソースドレーン領域内及びポリシリコン抵抗器６１６内でドーパントを拡散して活性化する熱活性化処理を行う。ポリシリコン抵抗器６１６全体を通じてより均一な分布又は濃度を有するように、抵抗器６１６内の注入ドーパントを拡散する。熱活性化処理の前には、ポリシリコン抵抗器６１６内の注入ドーパントは、望ましい濃度よりも高い濃度のポケットの中に存在することに注意されたい。
【００４３】
図６Ｋは、デバイス６０２への接点形成を示している。デバイス６０２の上に絶縁性の保護層６３４を形成する。層６３４は、例えば、ＰＭＤ層又は層間誘電体層（ＩＬＤ）とすることができる。絶縁層６３４内に接点孔を形成し、続いて導電材料を充填して接点を形成する。図６Ｋに示しているように、接点６３６は、ＮＭＯＳ及びＰＭＯＳ領域内のポリシリコンゲート６１４に至るように形成する。更に、ポリシリコン抵抗器の端部又はその近くに抵抗器接点６３８を形成する。
【００４４】
その後、デバイスの他の特徴部及び／又は構成要素を形成することができる。更に、デバイス内の様々な電気構成要素の電気的相互接続を設けるために、１つ又はそれよりも多くの金属化レベル又は層を形成することができ、各金属化レベルは、前のレベルの上に形成したレベル間又は層間誘電体（ＩＬＤ）を含み、層間誘電体内には、バイア及び／又はトレンチを形成し、導電材料で充填する。歪み誘発ライナによって誘発された応力に影響を与える水素焼結及び他の処理を含む他の一般的な後置処理を行うことができる。
図６Ａから６Ｋに示している半導体デバイスは、本質的に例示的であり、本発明の理解を容易にすることを意図していることに注意されたい。厚み、形成する層、寸法、用いる材料などのための変更は、本発明によって許され、かつ想定されていることが認められる。
【００４５】
説明の簡易化の目的で、図１、２、及び５の手法を連続して実行するように示して説明したが、本発明により他の態様と一部の態様を本明細書に示して説明したものとは異なる順序で及び／又はそれらと同時に行うことができるように、本発明は、例示している順序によって限定されないように理解されてそのように認められるものとする。更に、本発明の態様による手法を実施するのに例示している全ての特徴を必要としない場合がある。
本発明に関連する当業者は、特許請求した本発明の範囲から逸脱することなく、説明した例示的な実施形態に様々な追加、削除、置換、及び他の修正を加えることができることを認めるであろう。
【図面の簡単な説明】
【００４６】
【図１】本発明の態様に従ってポリシリコン抵抗器を形成する方法を例示する流れ図である。
【図２】本発明の態様に従って低い抵抗温度係数のポリシリコン抵抗器を製作する方法を例示する流れ図である。
【図３Ａ】本発明の態様によるパターン化処理中のポリシリコン層３０６の形成後のポリシリコン抵抗器デバイスを示す図である。
【図３Ｂ】本発明の態様によるイオン注入中のポリシリコン抵抗器デバイスを例示する図である。
【図３Ｃ】本発明の態様による接点３１６の形成後のポリシリコン抵抗器デバイスを例示する図である。
【図４】本発明の態様によるポリシリコン抵抗器マスクの平面図である。
【図５】本発明の態様に従ってポリシリコン抵抗器を有するＣＭＯＳデバイスを製作する方法を例示する流れ図である。
【図６Ａ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｂ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｃ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｄ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｅ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｆ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｇ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｈ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｉ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｊ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｋ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【符号の説明】
【００４７】
１００ ポリシリコン抵抗器を形成する方法
１０２ ブロック
【技術分野】
【０００１】
本発明は、一般的に半導体デバイスに関し、より具体的には、ポリシリコン抵抗器及びその製作に関する。
【背景技術】
【０００２】
半導体デバイスの製作は、製作済みデバイスを完成させるために様々な処理、手順、及び作業を実施する段階を含む。これらの作業は、以下に限定されるものではないが、層形成、ドーピング、熱処理、及びパターン化を含む。
層形成は、選択した厚みの層をウェーハ表面に追加するために用いられる作業である。これらの層は、絶縁体、半導体、及び導電体などとすることができ、いくつかの適切な方法（例えば、化学気相蒸着及びスパッタリングなど）によって成長又は堆積させることができる。
【０００３】
ドーピングは、表面層内の開口部を通してウェーハ表面内に特定量のドーパントを導入する処理である。ドーピングの一般的な技術は、熱拡散及びイオン注入である。ドーピングは、例えば、トランジスタ内に活性領域を生成するために用いられる。
熱処理は、特定の結果を達成すためにウェーハを加熱及び冷却する作業である。一般的に、付加的な材料は追加されないが、汚染物質及び蒸気は、ウェーハ表面から蒸発することができる。一般的な熱処理は「アニール」と呼ばれる。一般的に、アニールは、イオン注入によって導入された結晶構造体への損傷を修復するために用いられる。
【０００４】
パターン化は、追加した表面層の選択部分の除去をもたらす一連の段階を用いる作業である。この一連の段階は、最初に半導体デバイスの上にレジスト又はフォトレジストの層を形成する段階を含む。次に、レジストマスク又はレチクルをデバイスに整列させる。その後、デバイスの下に重なる部分を露出するために後で除去されるレジスト層の部分を選択するレジストマスクを通して、レジスト層を露出又は照射する。続いて、デバイスの露出部分に対してイオン注入、イオン拡散、堆積、及びエッチングなどのような製作工程が行われる。
【０００５】
半導体デバイスは、一般的に、ＭＯＳ及びＣＭＯＳデバイス並びに抵抗器のようなトランジスタデバイスを含む。多くのトランジスタデバイスは、ポリシリコン材料を用いて形成されたゲート電極を有する。同様に、ポリシリコン材料を用いて多くの抵抗器が形成され、従って、これらの抵抗器は、ポリシリコン抵抗器と呼ばれる。ポリシリコンゲート電極は、望ましいトランジスタ挙動を得るために特定のドーパント型及び量を用いてドープされる。ポリシリコン抵抗器は、選択された接触抵抗及び全体抵抗を得るために特定のドーパント型及び量を用いてドープされる。しかし、ゲート電極で用いられるドーパント型及び量は、一般的に、ポリシリコン抵抗器で用いられるドーパント型及び量とは異なる。更に、半導体デバイス上のポリシリコン抵抗器は、異なる接触抵抗及び抵抗を有するように設計することができ、それによって様々なドーパント型及び／又はドーパント濃度を必要とする。残念ながら、これらの異なるドーパント型及び／又は量を得るには、典型的に別々のマスク及びパターン化作業を要するイオン注入及び拡散を含む個別のドーピング処理が必要である。その結果、各々の段階で用いられる様々なドーパント型及び／又は量に起因して、ポリシリコンゲート及びポリシリコン抵抗器を完全に形成するには、一般的に相当数の余分の処理段階が用いられる。
【発明の開示】
【０００６】
本発明は、単一のマスクで単一のドーピング作業において様々なシート抵抗値を有するポリシリコン抵抗器を形成することにより半導体製作を容易にするものである。本発明は、様々な濃度を達成するために個別のイオンドーピング処理を用いる代りに、ポリシリコン抵抗器構造体の一部分を選択的に露出し、それによってドーパント濃度を制御するマスクを用いる。
一態様によると、酸化物層上にポリシリコンの層が形成される。ポリシリコンの層をパターン化して、ポリシリコン抵抗器を残置する。ポリシリコン抵抗器の一部分のみを露出するポリシリコンレジストマスクを形成する。その後、適切なドーパント（例えば、ｎ型ドーパント）を用いて、イオン注入のようなドーピング処理を行う。続いて、注入したドーパントを活性化してポリシリコン抵抗器を通してドーパントを拡散させる熱処理を実施する。ポリシリコンは、比較的高い拡散性を有し、それによって最初は様々な濃度にあった注入イオンは、熱処理を実施した後にポリシリコン抵抗器全体を通じてより均一に分散することが可能になる。本発明の他の態様も開示する。
【発明を実施するための最良の形態】
【０００７】
同じウェーハ／デバイス上に他の回路デバイスとしてポリシリコン抵抗器を形成するのは困難である場合がある。１つの理由は、ポリシリコン層の厚みが、一般的に他のデバイスの必要とされる特性に依存する点である。例えば、堆積したポリシリコンは、活性デバイスのゲート及び／又はエミッタ並びにコンデンサプレートを形成するためにも用いられる。これは、例えば、２００ナノメートルよりも厚い厚みを必要とする場合がある。
ポリシリコンの抵抗率は、ドーピングの非線形関数であり、この抵抗率は、ドーピング照射量が増加する時に低下する。この抵抗率は、シート抵抗とも呼ばれ、オーム−センチメートルで表され、注入照射量制御に基づく上限を有する（例えば、０．０６０オーム−センチメートル）。この抵抗は、抵抗率を厚みで割ったものの関数である。
【０００８】
本発明者は、ポリシリコン抵抗器の抵抗が一般的に厚み及び注入ドーパントの濃度に依存することに注目した。上述のように、通常、厚みは、デバイス／ウェーハ上に存在する他のデバイスに依存する。その結果、ドーパント濃度のみが抵抗を制御するのに利用可能な機構として残る。従来、インプラント型及び照射量は、一般的にドーパント濃度及び従って抵抗を制御するために用いられている。その結果、一般的に、１つ又はそれよりも多くのポリシリコン抵抗器を形成するために、いくつかのドーピング処理段階が用いられている。
【０００９】
本発明者は、１つ又はそれよりも多くのポリシリコン抵抗器に対して単一のドーピング処理を用い、様々なシート抵抗値を得ることができた。更に、この単一のドーピング処理は、例えば、ソース／ドレーン領域形成及び拡張領域形成などのような既存のドーピング処理で用いられるものとすることができる。本発明は、例えば、全ポリシリコン抵抗器上にイオン注入を行う代りに、全ポリシリコン抵抗器に注入が行われた場合よりも全体又は平均のドーパント濃度が低くなるようにポリシリコン抵抗器の選択部分にのみイオンを注入する。本発明者は、ポリシリコンの高い拡散性により、その後の熱処理が注入ドーパントをポリシリコン抵抗器を通して均一に拡散させることに注目した。その結果、本発明は、注入に対してポリシリコン抵抗器の一部分のみを選択的に露出することによってドーパント濃度を制御することができ、その結果、ポリシリコン抵抗器の抵抗を制御することができる。
【００１０】
図１は、本発明の態様に従ってポリシリコン抵抗器を形成する方法１００を例示する流れ図である。方法１００は、ドーパント濃度を制御し、更にその結果として抵抗器の抵抗率を制御するために、注入処理中にポリシリコン抵抗器の一部分又はある一定の割合を選択的に露出する。
方法１００は、ブロック１０２において始まり、半導体デバイス／本体を設ける。半導体デバイスは、部分的に製作したＭＯＳトランジスタデバイス及びコンデンサなどを含む他のデバイスを有することができる。ブロック１０４において、デバイスの上に酸化物層を形成する。酸化物層は、活性デバイス及び半導体基板などを含むことができる下に重なる層を保護する役割を達成する。
【００１１】
ブロック１０６において、酸化物層上にポリシリコン層を形成し、ポリシリコン層は、選択した厚みを有する。ポリシリコン層は、非ドープのものとして形成するか又は形成中にドーパントを組み込むことによってドープしたものとして形成することができる。この後、ブロック１０８において、ポリシリコン層をパターン化し、一部分を除去し、選択部分であるポリシリコン抵抗器を残置する。ポリシリコン層の厚みは、一般的にデバイス上に形成したポリシリコンゲート層のような他のデバイスに従って選択される。
【００１２】
ブロック１１０において、ポリシリコン抵抗器の選択された部分及び／又は割合を露出する一方で、抵抗器の他の部分を覆うポリシリコン抵抗器マスクを半導体デバイスに適用する。ポリシリコン抵抗器マスクは、ソース／ドレーン領域を形成するなどの他のデバイス又はデバイスを製作する上で用いるマスクの一部分とすることができる。抵抗器マスクによって露出するポリシリコンの量又は割合は、望ましいドーパント濃度、選択したポリシリコン層の厚み、並びに後のイオン注入において用いるドーパント化学種及び照射量の関数である。
【００１３】
ブロック１１２において、方法１００を続け、ポリシリコン抵抗器の露出部分の中にドーパントを注入する。注入照射量及びエネルギは、一般的に拡張領域及び／又はソースドレーン領域のようなデバイス上に形成した他のデバイスに従って選択される。注入に用いるドーパントは、一般的にリン又はヒ素のようなｎ型ドーパントである。次に、ブロック１１４において、適切なレジスト除去処理によってポリシリコン抵抗器マスクを除去する。この後、ブロック１１６において、ポリシリコン抵抗器内に注入したドーパントを活性化して拡散させる熱活性化処理を行う。上述のように、ポリシリコンは、高い拡散性を有する。その結果、注入ドーパントは、ポリシリコン抵抗器の非露出部分へと拡散し、ポリシリコン抵抗器全体を通じてより均一なドーパント濃度が得られる。一般的に、熱処理の継続時間が長ければ長い程、また熱処理の温度が高ければ高い程、注入ドーパントのより大きな拡散が得られる。この後、接点形成を含むがこれに限定されない他の処理によってポリシリコン抵抗器及びデバイスの製作が継続される。
方法１００は、同時に複数のポリシリコンが形成されるように実施することができることが認められる。そのような場合には、異なるポリシリコン抵抗器は、ブロック１１０において、レジストマスクによって露出するポリシリコン抵抗器の量又は割合によって制御される抵抗率を有する。また本発明により、方法１００に対する変更が可能であることも認められる。
【００１４】
図２は、本発明の態様に従って低い抵抗温度係数のポリシリコン抵抗器を製作する方法２００を例示する流れ図である。一般的に、ポリシリコンの抵抗率は、温度上昇に伴って上昇するか又は下降するかのいずれかである。この上昇率は、抵抗温度係数と呼ばれる。方法２００は、ｎ型及びｐ型の両方のドーパントを用いてポリシリコン抵抗器をドーピングすることによってこの影響を軽減する。
ブロック２０２において開始して、半導体デバイス／本体を準備する。半導体デバイスは、部分的に製作したＭＯＳトランジスタデバイス及びコンデンサなどを含む他のデバイスを有することができる。ブロック２０４において、デバイスの上に酸化物層を形成する。酸化物層は、活性デバイス及び半導体基板などを含むことができる下に重なる層を保護し、ポリシリコン抵抗器を電気的に分離する役割を達成する。
【００１５】
ブロック２０６において、酸化物層上にポリシリコン層を形成し、ポリシリコン層は、選択した厚みを有する。ポリシリコン層は、非ドープのものとして形成するか又は形成中にドーパントを組み込むことによってドープしたものとして形成することができる。この後、ブロック２０８において、ポリシリコン層をパターン化し、一部分を除去し、選択部分であるポリシリコン抵抗器を残置する。ポリシリコン層の厚みは、一般的にデバイス上に形成したポリシリコンゲート層のような他のデバイスに従って選択される。
【００１６】
ブロック２１０において、ポリシリコン抵抗器の第１の選択した部分及び／又は割合を露出する一方で、抵抗器の他の部分を覆う第１のポリシリコン抵抗器マスクを半導体デバイスに適用する。第１のポリシリコン抵抗器マスクは、第１の型のソース／ドレーン領域を形成するなどの他のデバイス又はデバイスを製作する上で用いるマスクの一部分とすることができる。第１の抵抗器マスクによって露出するポリシリコンの量又は割合は、望ましい正味のドーパント濃度、選択したポリシリコン層の厚み、及び後のイオン注入において用いるドーパント化学種及び照射量の関数である。
【００１７】
ブロック２１２において、方法２００を続け、ポリシリコン抵抗器の露出部分の中に第１のドーパントを注入する。注入照射量及びエネルギは、一般的に拡張領域及び／又はソースドレーン領域のようなデバイス上に形成した他のデバイスに従って選択される。注入に用いるドーパントは、一般的にｎ型ドーパント又はｐ型ドーパントである。この後、ポリシリコン抵抗器マスクを除去する。
次に、ブロック２１４において、ポリシリコン抵抗器の第２の選択した部分及び／又は割合を露出する一方で、抵抗器の他の部分を覆う第２のポリシリコン抵抗器マスクを半導体デバイスに適用する。第２のポリシリコン抵抗器マスクは、第２の型のソース／ドレーン領域を形成するなどの他のデバイス又はデバイスを製作する上で用いるマスクの一部分とすることができる。第２の抵抗器マスクによって露出するポリシリコンの量又は割合は、望ましい正味のドーパント濃度、選択したポリシリコン層の厚み、後のイオン注入において用いるドーパント化学種及び照射量、並びに先の第１のイオン注入で用いたドーパント化学種及び照射量の関数である。更に、第２の抵抗器マスクによって露出した量又は割合は、第１の抵抗器マスクによって露出した量と等しくても等しくなくてもよい。本発明の１つの別の態様では、第１の抵抗器マスクと第２の抵抗器マスクとは同じである。
【００１８】
ブロック２１６において、ポリシリコン抵抗器の露出部分の中に第２のドーパントを注入する。同様に、第２の注入の照射量及びエネルギは、一般的にデバイス上に形成している他のデバイスに従って選択される。第２の注入において用いるドーパントは、一般的にｎ型又はｐ型であり、第１のドーパントとは導電型が反対である。第２の注入の後にポリシリコン抵抗器マスクを除去する。
ブロック２１８において、ポリシリコン抵抗器内に注入したドーパントを活性化して拡散させる熱活性化処理を行う。ポリシリコンは、高い拡散性を有し、その結果、第１及び第２の注入ドーパントは、ポリシリコン抵抗器の非露出部分へと拡散し、ポリシリコン抵抗器全体を通じてより均一なドーパント濃度が得られる。一般的に、熱処理の継続時間が長ければ長い程、また熱処理の温度が高ければ高い程、注入ドーパントのより大きな拡散が得られる。
第１及び第２のドーパント注入及び熱活性化処理は、結果としてポリシリコン抵抗器に対する正味の導電率を生じる。一般的に、ｎ型ドーパントの濃度は、ｐ型ドーパントの濃度よりも高い。この後、接点形成を含むがこれに限定されない他の処理によって、ポリシリコン抵抗器及びデバイスの製作が継続される。
【００１９】
図３Ａ、３Ｂ、及び３Ｃは、図１の方法１００又は図２の方法２００によって製作されているポリシリコン抵抗器半導体デバイス３００を表している。本発明の解釈を容易にするためにデバイス３００を呈示して説明を行うが、デバイスは、本質的に例示的である。
図３Ａは、本発明の態様に従ってパターン化処理中のポリシリコン層３０６の形成後のポリシリコン抵抗器デバイスを表している。この例では、シリコンから成る半導体基板又は本体３０２内に浅いトレンチ分離酸化物３０４を形成する。本発明によると、浅いトレンチ分離酸化物３０４の代わりに、他種の酸化物層を用いることができることが認められる。
適切な堆積処理によって酸化物層３０４を覆って／上にポリシリコン層３０６を形成する。この後、ポリシリコン層３０６の選択部分を覆い／保護し、ポリシリコン層３０６の他の部分を露出するマスク３０８が整列する。続いてポリシリコン層３０６の露出部分を除去するために、酸化物３０４及び基板３０２に対して選択的であるエッチング処理を行う。その後、マスク３０８を除去する。
【００２０】
図３Ｂは、本発明の態様に従ってイオン注入中のポリシリコン抵抗器デバイス３００を例示している。ポリシリコン層の残留部分であるポリシリコン抵抗器３０６の上にレジストマスク３１０を形成する。レジストマスク３１０は、ポリシリコン抵抗器３０６の一部分又はある一定の割合を露出し、露出パターンとも呼ばれるいくつかの開口部３１２を有する。注入ドーパントの均一なドーパント分布を容易にするために、一般的に、ポリシリコン抵抗器３０６にわたって開口部３１２を均一に離間させる。以下に説明するように、サイズ、形状、及び頻度を変更することができる。
【００２１】
イオン注入３１４は、ＢＦ２のような選択ドーパントを特定の照射量及びエネルギレベルで注入する。ドーパントは、開口部３１２を通過するが、レジストマスク３１０の他の部分では遮断される。その結果、ポリシリコン抵抗器３０６に向けたイオンの一部分のみが、ポリシリコン抵抗器３０６内に注入される。ポリシリコン抵抗器３０６の中に注入したイオンの合計量は、より低い照射量のイオン注入が行われたかのような量である。しかし、注入イオンの濃度は、ポリシリコン抵抗器全体を通じて均一ではない。ポリシリコン抵抗器３０６の露出部分は、注入ドーパントの望ましい濃度よりも高い濃度のポケット、及び注入ドーパントがないか又はその望ましい濃度よりも低い濃度の被覆部分を有する。
低い温度係数のポリシリコン抵抗器では、別の第２の抵抗器マスクを用い、第１の注入とは反対の型の第２のドーパントを注入する第２のイオン注入を行う。
注入３１４に続いて、適切な処理（例えば、化学溶解）によってレジストマスク３１０を除去する。次に、注入ドーパントの高濃度ポケットをポリシリコン抵抗器３０６全体を通じてより均一に拡散する熱活性化処理を行う。
【００２２】
図３Ｃは、本発明の態様に従った接点３１６の形成後のポリシリコン抵抗器デバイス３００を例示している。ポリシリコン抵抗器３０６は、抵抗器マスクの露出パターンの露出割合、ポリシリコン層の厚み、並びにイオン注入３１４で用いた照射量及びドーパントの因子である抵抗を有する。ポリシリコンの厚み及びイオン注入特性は、固定されている場合があるが、そうであったとしても望ましい／選択したシート抵抗を得るように露出パターンを変更することができる。
接点３１６は、アルミニウム、タングステン、又は銅のような導電材料から形成され、他の電子デバイスとの電気通信をもたらす。図３Ｃでは、接点３１６は、ポリシリコン抵抗器３０６の端部に位置決めされ、従って、ポリシリコン抵抗器の最大抵抗をもたらす。接点３１６は、本発明により互いにより近接させて置くことができ、それによって接点３１６間の抵抗量が低減されることが認められる。
【００２３】
図４は、本発明の態様によるポリシリコン抵抗器マスク４００の平面図である。この図は、ポリシリコン抵抗器に対するシート抵抗を制御するための一部の例示的露出パターンを示している。抵抗器マスク４００は、本発明の解釈を容易にするために例示目的で呈示しており、本発明は、抵抗器マスク４００及びそこに示すパターンには限定されないことが認められる。
第１の露出パターン４０２は、下に重なるポリシリコン抵抗器（示していない）の上で比較的長い行の形状をした３つの開口部４０４を含む。第２の露出パターン４０６は、別の下に重なるポリシリコン抵抗器（示していない）の上で比較的幅の狭い垂直な列の形状をした５つの開口部４０８を含む。第３の露出パターン４１０もまた、更に別の下に重なるポリシリコン抵抗器（示していない）の上で比較的肉厚の垂直な列の形状をした５つの開口部４１２を含む。５つの開口部４１２は、開口部４０８よりも比較的肉厚であり、実施するイオン注入においてより大きな露出を与える。従って、同じイオン注入処理では、第２の露出パターン４０６よりも第３の露出パターン４１０を用いた方が下に重なるポリシリコン抵抗器においてより高い注入イオン濃度が形成されることになる。第４の露出パターン４１４は、正方形形状を持っており、市松模様パターンに配置したいくつかの開口部４１６を含む。
本発明による抵抗器マスクのための露出パターンは、上述のものに加えて他の形状及び構成を有することができることが認められる。例えば、開口部は、円形形状、三角形、矩形、及び他の幾何学形状を含むことができる。また抵抗器マスク４００は、上述の様々な露出パターンによって様々な抵抗率を有する複数のポリシリコン抵抗器を同時に形成することができることを明らかにしている。
【００２４】
図５は、本発明の態様に従ってポリシリコン抵抗器を有するＣＭＯＳを製作する方法５００を例示する流れ図である。以下では例示的方法５００を一連の作用又はイベントとして示して説明しているが、本発明は、例示しているそのような作用又はイベントの順序によって限定されないことが認められる。本発明によると、例えば、一部の作用は、本明細書に例示及び／又は説明しているものとは別の他の作用又はイベントとは異なる順序で及び／又はそれらと同時に発生する場合がある。更に、本発明による手法を実施するのに例示している全ての段階を必要としない場合がある。更に、本発明による方法は、ＮＭＯＳ及び／又はＰＭＯＳ複合トランジスタを含むがこれらに限定されない本明細書に例示して説明しているＩＣ及び複合トランジスタの製作と関連して、更に例示していない他のトランジスタ及び構造体と関連して実施することができる。
【００２５】
方法５００は、ブロック５０４において始まり、トランジスタ製作を開始し、トランジスタのウェル形成及び隔離処理を行い、それによってＮＭＯＳ、ＰＭＯＳ領域、及びポリシリコン抵抗器領域が形成され、それぞれＮＭＯＳ領域は、後にｎ型ソース／ドレーン領域を形成することになるＰウェルを含み、ＰＭＯＳ領域は、後にｐ型ソース／ドレーン領域を形成することになるＮウェルを含む。更に、隔離領域は、様々な活性区域を形成し、様々な活性区域を側方に互いに電気的に分離する役割を達成する浅いトレンチ分離（ＳＴＩ）又はフィールド酸化物領域（ＬＯＣＯＳ）を含むことができる。隔離領域の１つ又はそれよりも多くは、ポリシリコン抵抗器を形成するための基部としての役割を達成する。
【００２６】
ブロック５０６において、方法５００を続け、様々な形成済み隔離領域によって定められる活性区域内にゲート誘電体層を形成する。一例では、ゲート誘電体は、肉薄の熱成長させた二酸化珪素層を含むが、他の種類のゲート誘電体（高ｋ誘電体等）を形成することができ、これらは、本発明によって想定されている。次に、ブロック５０８において、デバイスの上にポリシリコン層を堆積させ、ＮＭＯＳ及びＰＭＯＳ領域内にポリシリコンゲートを形成し、抵抗器領域内にポリシリコン抵抗器を形成するためにそれをパターン化する。例えば、ＮＭＯＳ及びＰＭＯＳ両方の領域内にポリシリコン電極を形成し、抵抗器領域内にポリシリコン抵抗器を形成するために、ポリシリコン層を化学気相蒸着（ＣＶＤ）によって堆積させることができ、エッチングによってパターン化することができる。この例では、ポリシリコン抵抗器の厚みは、ポリシリコンゲートのための望ましい厚みに依存することに注意されたい。
【００２７】
次に、ブロック５１０において、ポリシリコンゲートの側縁にオフセットスペーサを形成する。例えば、パターン化済みゲートの上にほぼ共形的に肉薄のオフセット層（例えば、酸化物又は窒化物層）を形成し、次に、ゲート、ソース／ドレーン領域、及び抵抗器領域の上部上のオフセット層材料を除去するためにほぼ異方性の乾式エッチングを用いてオフセット層をエッチングし、ゲートの側縁に肉薄のオフセットスペーサ材料を残置する。
【００２８】
次に、ブロック５１２において、拡張領域を形成するために拡張領域の注入を行い、ＮＭＯＳ及びＰＭＯＳ領域の活性領域内にドーパントを導入する。例えば、ＮＭＯＳ及びＰＭＯＳ領域それぞれにおいて軽度にドープ、中程度にドープ、及び重度にドープする拡張領域の注入を行い、ゲート構造体は、拡張領域を自己整列させる役割を達成する。次に、拡張領域のドーパントを活性化するために急速熱アニールのような熱処理を用いることができ、それによって拡張領域が、オフセットスペーサの僅かに下でチャンネルに向って横方向に拡散する。
【００２９】
尚も図５を参照すると、次に、ブロック５１４において、ゲート構造体上に側壁スペーサが形成される。側壁スペーサは、酸化物、窒化物、又はそのような層の組合せのような絶縁材料を含む。これらのスペーサは、デバイス上でそのようなスペーサ材料の層をほぼ共形的に堆積させ、続いてこれに異方性エッチングを行うことによって形成し、それによってゲート構造体、モート又は活性区域、及び抵抗器領域の上部からそのようなスペーサ材料が除去され、ゲート構造体の側縁にある一定の領域が残置され、オフセットスペーサの上に重なる。側壁スペーサは、オフセットスペーサよりも実質的に肉厚であり、その結果、この後に形成するソース／ドレーン領域がゲートの側縁からオフセットされる。
【００３０】
ブロック５１６において、デバイス上にＮＭＯＳソース／ドレーン及び抵抗器マスクを形成する。ＮＭＯＳソース／ドレーン及び抵抗器マスクは、レジストによってデバイスの一部分を被覆し、ＮＭＯＳ領域内のソース／ドレーン領域を露出し、抵抗器領域内のポリシリコン抵抗器を部分的に露出する。このマスクは、抵抗器領域内のポリシリコン抵抗器の各々に対する露出パターンを有し、パターンは、異なる露出量、異なる形状の開口部、及び異なる開口部配置を有しても有さなくてもよい。
【００３１】
ブロック５１８において、ｎ型ドーパント（例えば、ＢＦ２）を用いてソース／ドレーンとポリシリコン抵抗器との組合せ注入を行う。ドーパントは、ＮＭＯＳ領域内のソース／ドレーン領域の望ましい作動特性に従って一般的に選択した照射量及びエネルギによって注入する。ポリシリコン抵抗器内に注入するドーパント量は、ブロック５１８のための注入照射量及びエネルギに加えてＮＭＯＳソース／ドレーン及び抵抗器マスクの露出パターンの関数である。ポリシリコン抵抗器内に注入したドーパントは、不均一に分布し、望ましいものよりも高いドーパント濃度のポケットを有する。注入の後にＮＭＯＳソース／ドレーン及び抵抗器マスクを除去する。
この後、ブロック５２０において、ＮＭＯＳ領域のソース／ドレーン領域内の注入ドーパントを活性化し、ポリシリコン抵抗器内の注入ドーパントを拡散する熱活性化処理を行う。適切な熱処理は、比較的短い継続時間で行う急速熱アニールである。ポリシリコンの高い拡散性と熱処理とによって、ポリシリコン抵抗器内の注入ドーパントは、ポリシリコン抵抗器全体を通じてより均一に分布する。
【００３２】
ブロック５２２において、ＰＭＯＳソース／ドレーン及び抵抗器マスクを形成する。ＰＭＯＳソース／ドレーン及び抵抗器マスクは、レジストによってデバイスの一部分を被覆し、ＰＭＯＳ領域内のソース／ドレーン領域を露出し、抵抗器領域内のゼロ又はそれよりも多くのポリシリコン抵抗器を部分的に露出する。このマスクは、可能性として抵抗器領域内のポリシリコン抵抗器の一部のものに対する露出パターンを有するが、マスクによってポリシリコン抵抗器の一部又は全てを被覆することができる。これらの露出パターンの一部は、異なる露出量、異なる形状の開口部、及び異なる開口部配置を有しても有さなくてもよい。
【００３３】
ｎ型及びｐ型両方のドーパントを注入することによって、ポリシリコン抵抗器において低い温度係数の抵抗器が得られる。一般的に、結果として生じるｎ型ドーパント濃度は若干高い。両方のドーパントの存在は、高いシート抵抗を維持しながら比較的大量のドーパントを注入することを可能にする。更に、このシート抵抗は、低い温度係数を有し、従って、温度変化に起因する抵抗変化をそれ程受け易くはない。ＰＭＯＳソース／ドレーン及び抵抗器マスク内に関連露出パターンを有するポリシリコン抵抗器を低い温度係数のポリシリコン抵抗器として形成する。更に、これらの抵抗器に対する露出又は開口部の割合は、他の形成ポリシリコン抵抗器よりも一般的に大きいことに注意されたい。
【００３４】
ブロック５２４において、ｐ型（例えば、ホウ素）ドーパントによってソース／ドレーンとポリシリコン抵抗器との組合せ注入を行う。ドーパントは、ＮＭＯＳ領域内のソース／ドレーン領域の望ましい作動特性に従って一般的に選択した照射量及びエネルギによって注入する。ポリシリコン抵抗器内に注入するドーパント量は、ブロック５２４のための注入照射量及びエネルギに加えてＮＭＯＳソース／ドレーン及び抵抗器マスクの露出パターンの関数である。注入の後にＰＭＯＳソース／ドレーン及び抵抗器マスクを除去する。
【００３５】
この後、ブロック５２６において、ＰＭＯＳ領域のソース／ドレーン領域内のブロック５２４からの注入ドーパントを活性化し、ポリシリコン抵抗器内の注入ドーパントを拡散する熱活性化処理を行う。ブロック５２０において行った熱活性化処理と同様に、ポリシリコンの比較的高い拡散性と共にブロック５２６のための熱処理によってポリシリコン抵抗器内のｐ型注入ドーパントは、ポリシリコン抵抗器全体を通じてより均一に分布する。
【００３６】
この後、デバイスの他の特徴部及び／又は構成要素を形成することができる。トランジスタ端子及びポリシリコン抵抗器において電気的接続を設けるためにＰＭＤ層を通して導電接点を形成する。一般的に、接点形成は、適切なマスキング及びエッチング処理によってＰＭＤ層内に開口部を形成する段階、それに続く導電材料（例えば、タングステン又は他の適切な材料）の堆積、及びその後の平面化（例えば、化学機械研磨等）を含む。更に、デバイス内の様々な電気構成要素の電気的相互接続を設けるために、１つ又はそれよりも多くの金属化レベル又は層を形成することができ、各金属化レベルは、前のレベルの上に形成したレベル間又は層間誘電体（ＩＬＤ）を含み、層間誘電体内には、バイア及び／又はトレンチを形成し、導電材料で充填する。歪み誘発ライナによって誘発された応力に影響を与える水素焼結及び他の処理を含む他の一般的な後置処理を行うことができる。
【００３７】
図６Ａ〜６Ｋは、本発明により図５の方法５００によって形成されているトランジスタデバイスを例示する部分断面図である。図６Ａでは、トランジスタデバイス６０２を呈示しており、半導体基板のような半導体本体６０４は、ＮＭＯＳトランジスタデバイス領域を定めるＰウェル領域６０６及びＰＭＯＳトランジスタデバイス領域を定めるＮウェル領域６０８のような半導体本体自体の中に形成したいくつかのウェルを有する。更に、活性区域領域６１１を定めるために半導体本体内にＳＴＩ領域のような隔離領域６１０を形成し、隔離領域は、ポリシリコン抵抗器形成のための基部としての役割を達成する。図６Ｂでは、トランジスタデバイス６０２を例示しており、例えば、ＳｉＯ2を熱成長させることによって活性区域６１１の上でゲート誘電体６１２が形成されている。
【００３８】
図６Ｃを参照すると、ゲート誘電体６１２の上に重なってポリシリコン層６１４が形成されている。ここで図６Ｄを参照すると、ＮＭＯＳ及びＰＭＯＳ領域内にゲート構造体を形成し、抵抗器領域内にポリシリコン抵抗器６１６を形成するために、ポリシリコン層６１４及びゲート誘電体層６１２がパターン化される。更に、ゲート構造体の側縁にオフセットスペーサ６１１が形成されている。オフセットスペーサ６１１は、窒化物又は酸化物のような絶縁材料から成り、比較的肉薄である。オフセットスペーサ６１１は、ゲート６１４を保護し、その後に形成する領域を整列させて形成するように作動する。
【００３９】
ここで図６Ｅを参照すると、比較的低エネルギでｎ型ドーパントをＮＭＯＳ領域の活性区域の中に選択的に注入することにより、ＮＭＯＳ領域内にＮＭＯＳ拡張領域６１３が形成されている。一般的に、注入中にＰＭＯＳ領域内での注入を防止するためにマスクを用いる。次に、比較的低エネルギでｐ型ドーパントをＰＭＯＳ領域の活性区域の中に選択的に注入することにより、ＰＭＯＳ領域内にＰＭＯＳ拡張領域６１７を形成する。ここでもまた、この処理中のＮＭＯＳ領域内での注入を防止するためにレジストマスクを用いる。更に、デバイスの上にほぼ共形的に絶縁材料（例えば、酸化物又は窒化物）を堆積させ、その後、ゲート構造体、活性区域、及びポリシリコン抵抗器の上部上の絶縁材料を除去するために異方性エッチングを行い、図６Ｅに例示しているように、側壁スペーサ６１９を残置することによってゲート構造体の側縁に側壁スペーサ６１９を形成する。
デバイスの上にＰＭＯＳソース／ドレーン及び抵抗器マスク６１８を形成し、図６Ｆに示しているようにＰＭＯＳ領域を露出し、抵抗器領域内のポリシリコン抵抗器６１６を部分的に露出する。マスク６１８は、抵抗器領域内のポリシリコン抵抗器の一部に対する露出パターン６２０を有する。本発明の別の態様では、ポリシリコン抵抗器６１６は、マスク６１８によって露出されない。
【００４０】
図６Ｇは、ＰＭＯＳ領域の活性区域及びポリシリコン抵抗器６１６の中にｐ型ドーパントを注入するイオン注入処理６２２を示している。抵抗器マスク６１８内の露出パターン６２０は、下に重なるポリシリコン抵抗器６１６へと通過するドーパントの量を制限する。イオン注入処理６２２は、ＰＭＯＳ領域内にソース／ドレーン領域６２４を形成し、ポリシリコン抵抗器６１６の抵抗率を変更又は調節する。注入処理６２２が完了すると、抵抗器マスク６１８が除去される。
デバイスの上にＮＭＯＳソース／ドレーン及び抵抗器マスク６２６を形成し、図６Ｈに示しているようにＮＭＯＳ領域を露出し、抵抗器領域内のポリシリコン抵抗器６１６を部分的に露出する。マスク６２６は、抵抗器領域内のポリシリコン抵抗器の一部に対する露出パターン６２８を有する。
【００４１】
図６Ｉは、ＮＭＯＳ領域の活性区域及びポリシリコン抵抗器６１６の中にｎ型ドーパントを注入するイオン注入処理６３０を示している。抵抗器マスク６２６内の露出パターン６２８は、下に重なるポリシリコン抵抗器６１６へと通過するドーパントの量を制限する。イオン注入処理６３０は、ＮＭＯＳ領域内にソース／ドレーン領域６３２を形成し、ポリシリコン抵抗器６１６の抵抗率を変更又は調節する。注入処理６３０が完了した後に、抵抗器マスク６２６が除去される。
【００４２】
本説明は、ポリシリコン抵抗器６１６内へのｎ型及びｐ型両方のドーパントの注入を説明していることに注意されたい。上記事項を行うことによって、低い温度係数の抵抗器になる、つまり抵抗器の抵抗率が温度によって変更され難くなるように抵抗器６１６を製作することができる。しかし、本発明の別の態様は、単一の型の導電率を有するポリシリコン抵抗器を形成することを含む。
この後、図６ＪのＰＭＯＳ及びＮＭＯＳ領域のソースドレーン領域内及びポリシリコン抵抗器６１６内でドーパントを拡散して活性化する熱活性化処理を行う。ポリシリコン抵抗器６１６全体を通じてより均一な分布又は濃度を有するように、抵抗器６１６内の注入ドーパントを拡散する。熱活性化処理の前には、ポリシリコン抵抗器６１６内の注入ドーパントは、望ましい濃度よりも高い濃度のポケットの中に存在することに注意されたい。
【００４３】
図６Ｋは、デバイス６０２への接点形成を示している。デバイス６０２の上に絶縁性の保護層６３４を形成する。層６３４は、例えば、ＰＭＤ層又は層間誘電体層（ＩＬＤ）とすることができる。絶縁層６３４内に接点孔を形成し、続いて導電材料を充填して接点を形成する。図６Ｋに示しているように、接点６３６は、ＮＭＯＳ及びＰＭＯＳ領域内のポリシリコンゲート６１４に至るように形成する。更に、ポリシリコン抵抗器の端部又はその近くに抵抗器接点６３８を形成する。
【００４４】
その後、デバイスの他の特徴部及び／又は構成要素を形成することができる。更に、デバイス内の様々な電気構成要素の電気的相互接続を設けるために、１つ又はそれよりも多くの金属化レベル又は層を形成することができ、各金属化レベルは、前のレベルの上に形成したレベル間又は層間誘電体（ＩＬＤ）を含み、層間誘電体内には、バイア及び／又はトレンチを形成し、導電材料で充填する。歪み誘発ライナによって誘発された応力に影響を与える水素焼結及び他の処理を含む他の一般的な後置処理を行うことができる。
図６Ａから６Ｋに示している半導体デバイスは、本質的に例示的であり、本発明の理解を容易にすることを意図していることに注意されたい。厚み、形成する層、寸法、用いる材料などのための変更は、本発明によって許され、かつ想定されていることが認められる。
【００４５】
説明の簡易化の目的で、図１、２、及び５の手法を連続して実行するように示して説明したが、本発明により他の態様と一部の態様を本明細書に示して説明したものとは異なる順序で及び／又はそれらと同時に行うことができるように、本発明は、例示している順序によって限定されないように理解されてそのように認められるものとする。更に、本発明の態様による手法を実施するのに例示している全ての特徴を必要としない場合がある。
本発明に関連する当業者は、特許請求した本発明の範囲から逸脱することなく、説明した例示的な実施形態に様々な追加、削除、置換、及び他の修正を加えることができることを認めるであろう。
【図面の簡単な説明】
【００４６】
【図１】本発明の態様に従ってポリシリコン抵抗器を形成する方法を例示する流れ図である。
【図２】本発明の態様に従って低い抵抗温度係数のポリシリコン抵抗器を製作する方法を例示する流れ図である。
【図３Ａ】本発明の態様によるパターン化処理中のポリシリコン層３０６の形成後のポリシリコン抵抗器デバイスを示す図である。
【図３Ｂ】本発明の態様によるイオン注入中のポリシリコン抵抗器デバイスを例示する図である。
【図３Ｃ】本発明の態様による接点３１６の形成後のポリシリコン抵抗器デバイスを例示する図である。
【図４】本発明の態様によるポリシリコン抵抗器マスクの平面図である。
【図５】本発明の態様に従ってポリシリコン抵抗器を有するＣＭＯＳデバイスを製作する方法を例示する流れ図である。
【図６Ａ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｂ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｃ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｄ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｅ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｆ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｇ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｈ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｉ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｊ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【図６Ｋ】本発明により図５の方法によって形成されているトランジスタデバイスを例示する部分断面図である。
【符号の説明】
【００４７】
１００ ポリシリコン抵抗器を形成する方法
１０２ ブロック
【特許請求の範囲】
【請求項１】
ポリシリコン抵抗器要素を含む半導体デバイスを形成する方法であって、
半導体基板の上に絶縁層を形成する段階と、
前記絶縁層上にポリシリコン層を形成する段階と、
前記ポリシリコン層の少なくとも一部分をポリシリコン抵抗器として形成する段階と、
前記ポリシリコン層上に、該ポリシリコン抵抗器の一部分を露出する露出パターンを有する抵抗器マスクを形成する段階と、
前記露出パターンを通じて前記ポリシリコン層の中に選択ドーパントを注入する段階と、
前記注入ドーパントを前記ポリシリコン層に拡散させる熱活性化処理を行う段階と、
を含むことを特徴とする方法。
【請求項２】
前記抵抗器マスクを形成する段階は、抵抗率の値に対応する前記ポリシリコン抵抗器の露出割合をもたらす露出パターンを形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記ポリシリコン層上に第２の露出パターンを有する第２の抵抗器マスクを形成する段階、及び該第２の露出パターンを通じて該ポリシリコン層の中に第２のドーパントを注入する段階を更に含み、
前記第２のドーパントは、前記選択ドーパントと反対の導電型のものである、
ことを特徴とする請求項１又は請求項２に記載の方法。
【請求項４】
前記ポリシリコン層の端部上に接点を形成する段階を更に含むことを特徴とする請求項１又は請求項２に記載の方法。
【請求項５】
前記抵抗器マスクを形成する段階は、複数の前記ポリシリコン抵抗器に対する複数のシート抵抗値に対応する複数の露出パターンを有する抵抗器マスクを形成する段階を更に含むことを特徴とする請求項１又は請求項２に記載の方法。
【請求項６】
前記抵抗器マスクを形成する段階、選択ドーパントを注入する段階、及び熱活性化処理を行う段階は、
前記ポリシリコン層上に第１の露出パターンを有する第１の抵抗器マスクを形成する段階と、
前記第１の露出パターンを通じて前記ポリシリコン層の中に第１のドーパントを注入する段階と、
前記注入した第１のドーパントを前記ポリシリコン層に実質的に均一な濃度まで拡散させる第１の熱活性化処理を行う段階と、
前記第１の抵抗器マスクを除去する段階と、
前記ポリシリコン層上に第２の露出パターンを有する第２の抵抗器マスクを形成する段階と、
前記第２の露出パターンを通じて前記ポリシリコン層の中に前記第１のドーパントとは反対の導電型の第２のドーパントを注入する段階と、
前記注入した第２のドーパントを前記ポリシリコン層に実質的に均一な濃度まで拡散させる第２の熱活性化処理を行う段階と、
を含む、
ことを特徴とする請求項１又は請求項２に記載の方法。
【請求項７】
前記第１のドーパントに対する濃度及び前記第２のドーパントに対する濃度を望ましい抵抗率の値及び望ましい温度係数値に対応して選択する段階を更に含むことを特徴とする請求項６に記載の方法。
【請求項８】
ウェル形成及び隔離処理が、ＮＭＯＳ及びＰＭＯＳ領域で行われ、ゲート誘電体層が、前記半導体基板の上に形成され、前記ポリシリコン層は、該ゲート誘電体層上に形成されており、
前記ポリシリコン層は、前記ＮＭＯＳ及びＰＭＯＳ領域にポリシリコンゲート、及び抵抗器領域にポリシリコン抵抗器を形成するようにパターン化され、
拡張領域が、前記ＮＭＯＳ及びＰＭＯＳ領域の活性区域に形成され、
側壁スペーサが、前記オフセットスペーサに隣接して形成され、
前記抵抗器マスクは、マスクを含み、該マスクは、前記ＰＭＯＳ領域を覆って前記ＮＭＯＳ領域を露出し、かつ前記抵抗器領域内のポリシリコン抵抗器を部分的に露出し、
ｎ型ドーパントが注入されて、前記ＮＭＯＳ領域にソース／ドレーン領域を形成し、かつ前記ポリシリコン抵抗器の抵抗率を調節し、
前記ＮＭＯＳソース／ドレーン及び抵抗器マスクが、除去され、
ＰＭＯＳソース／ドレーン及び抵抗器マスクが形成されて、前記ＮＭＯＳ領域を覆って前記ＰＭＯＳ領域を露出し、
ｐ型ドーパントが注入されて、前記ＰＭＯＳ領域にソース／ドレーン領域を形成する、
ことを特徴とする請求項１に記載の方法。
【請求項１】
ポリシリコン抵抗器要素を含む半導体デバイスを形成する方法であって、
半導体基板の上に絶縁層を形成する段階と、
前記絶縁層上にポリシリコン層を形成する段階と、
前記ポリシリコン層の少なくとも一部分をポリシリコン抵抗器として形成する段階と、
前記ポリシリコン層上に、該ポリシリコン抵抗器の一部分を露出する露出パターンを有する抵抗器マスクを形成する段階と、
前記露出パターンを通じて前記ポリシリコン層の中に選択ドーパントを注入する段階と、
前記注入ドーパントを前記ポリシリコン層に拡散させる熱活性化処理を行う段階と、
を含むことを特徴とする方法。
【請求項２】
前記抵抗器マスクを形成する段階は、抵抗率の値に対応する前記ポリシリコン抵抗器の露出割合をもたらす露出パターンを形成する段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記ポリシリコン層上に第２の露出パターンを有する第２の抵抗器マスクを形成する段階、及び該第２の露出パターンを通じて該ポリシリコン層の中に第２のドーパントを注入する段階を更に含み、
前記第２のドーパントは、前記選択ドーパントと反対の導電型のものである、
ことを特徴とする請求項１又は請求項２に記載の方法。
【請求項４】
前記ポリシリコン層の端部上に接点を形成する段階を更に含むことを特徴とする請求項１又は請求項２に記載の方法。
【請求項５】
前記抵抗器マスクを形成する段階は、複数の前記ポリシリコン抵抗器に対する複数のシート抵抗値に対応する複数の露出パターンを有する抵抗器マスクを形成する段階を更に含むことを特徴とする請求項１又は請求項２に記載の方法。
【請求項６】
前記抵抗器マスクを形成する段階、選択ドーパントを注入する段階、及び熱活性化処理を行う段階は、
前記ポリシリコン層上に第１の露出パターンを有する第１の抵抗器マスクを形成する段階と、
前記第１の露出パターンを通じて前記ポリシリコン層の中に第１のドーパントを注入する段階と、
前記注入した第１のドーパントを前記ポリシリコン層に実質的に均一な濃度まで拡散させる第１の熱活性化処理を行う段階と、
前記第１の抵抗器マスクを除去する段階と、
前記ポリシリコン層上に第２の露出パターンを有する第２の抵抗器マスクを形成する段階と、
前記第２の露出パターンを通じて前記ポリシリコン層の中に前記第１のドーパントとは反対の導電型の第２のドーパントを注入する段階と、
前記注入した第２のドーパントを前記ポリシリコン層に実質的に均一な濃度まで拡散させる第２の熱活性化処理を行う段階と、
を含む、
ことを特徴とする請求項１又は請求項２に記載の方法。
【請求項７】
前記第１のドーパントに対する濃度及び前記第２のドーパントに対する濃度を望ましい抵抗率の値及び望ましい温度係数値に対応して選択する段階を更に含むことを特徴とする請求項６に記載の方法。
【請求項８】
ウェル形成及び隔離処理が、ＮＭＯＳ及びＰＭＯＳ領域で行われ、ゲート誘電体層が、前記半導体基板の上に形成され、前記ポリシリコン層は、該ゲート誘電体層上に形成されており、
前記ポリシリコン層は、前記ＮＭＯＳ及びＰＭＯＳ領域にポリシリコンゲート、及び抵抗器領域にポリシリコン抵抗器を形成するようにパターン化され、
拡張領域が、前記ＮＭＯＳ及びＰＭＯＳ領域の活性区域に形成され、
側壁スペーサが、前記オフセットスペーサに隣接して形成され、
前記抵抗器マスクは、マスクを含み、該マスクは、前記ＰＭＯＳ領域を覆って前記ＮＭＯＳ領域を露出し、かつ前記抵抗器領域内のポリシリコン抵抗器を部分的に露出し、
ｎ型ドーパントが注入されて、前記ＮＭＯＳ領域にソース／ドレーン領域を形成し、かつ前記ポリシリコン抵抗器の抵抗率を調節し、
前記ＮＭＯＳソース／ドレーン及び抵抗器マスクが、除去され、
ＰＭＯＳソース／ドレーン及び抵抗器マスクが形成されて、前記ＮＭＯＳ領域を覆って前記ＰＭＯＳ領域を露出し、
ｐ型ドーパントが注入されて、前記ＰＭＯＳ領域にソース／ドレーン領域を形成する、
ことを特徴とする請求項１に記載の方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図６Ｉ】
【図６Ｊ】
【図６Ｋ】
【公表番号】特表２００８−５３８４５４（Ｐ２００８−５３８４５４Ａ）
【公表日】平成２０年１０月２３日（２００８．１０．２３）
【国際特許分類】
【出願番号】特願２００８−５０７７７４（Ｐ２００８−５０７７７４）
【出願日】平成１８年４月１８日（２００６．４．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０１４３７９
【国際公開番号】ＷＯ２００６／１１３６０９
【国際公開日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【Ｆターム（参考）】
【公表日】平成２０年１０月２３日（２００８．１０．２３）
【国際特許分類】
【出願日】平成１８年４月１８日（２００６．４．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０１４３７９
【国際公開番号】ＷＯ２００６／１１３６０９
【国際公開日】平成１８年１０月２６日（２００６．１０．２６）
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【Ｆターム（参考）】
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