マルチレベル・ライトワンス・メモリ・セルを備える書き換え可能メモリデバイス
本明細書に記載する実施形態は、マルチレベル・ライトワンス・メモリ・セルを備えるメモリデバイスに関する。一実施形態では、メモリデバイスは複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイを有し、各メモリセルは複数の抵抗率レベルの１つにプログラム可能である。また、メモリデバイスは、メモリアレイからメモリセルのグループを選択し、メモリセルのグループに関連する１組のフラグビットを読み出すように構成された回路を含む。１組のフラグビットはメモリセルのグループが書き込まれた回数を示す。また、回路は、メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択し、グループ内の各メモリセルに対して、選択された閾値読出しレベルに基づいて、プログラムされていない単一ビット・メモリ・セルまたはプログラムされた単一ビット・メモリ・セルとしてメモリセルを読み出すように構成される。
【発明の詳細な説明】
【背景技術】
【０００１】
典型的なライトワンス・メモリ・セルは、最初は、プログラムされていない状態で製造され、後で、プログラムされた状態にプログラムされ得る。ライトワンス・メモリ・セルは、メモリセルが一旦プログラムされると、メモリセルは、初期のプログラムされていない状態には戻りえない、という意味で「ライトワンス」である。ライトワンス・メモリ・セルは、書き換え可能なメモリセルに比べて低コストな記憶装置ソリューションを提供するが、書き換え可能な記憶装置が望まれる利用が多い。この問題に対処するためのこれまでのアプローチは、書き換え可能性をシミュレーションするために、プログラムされていないメモリセルを指示するコントローラ論理の使用を含む。例えば、米国特許第７，０５１，２５１号及び米国特許第７，０６２，６０２号を参照されたい。しかしながら、書き換え可能性をシミュレーションするために、メモリセルの数を２倍にするためのコストは、ライトワンス・メモリ・セルに関連するコストの優位性を、損なう可能性がある。米国特許第７，１７７，１８３号には、単一ビットのデータを表わすために、ライトワンス・メモリ・セルのグループが使用される代替アプローチが記載されている。データを「書き換える」ために、グループ内の新たなメモリセルがプログラムされる。他のアプローチと同様に、このアプローチは、新たなメモリセルを必要とする犠牲が伴う。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
近年、２ビット以上のデータを記憶して、「ワンタイム書き換え可能性」を持たせるために使用し得るライトワンス・メモリ・セルが開示されている。例えば、米国特許出願公開第２００７／００９０４２５号には、適切なプログラミングパルスを印加して、メモリセルの抵抗を下げることによって、２つ以上の状態を記憶し得るライトワンス・メモリ・セルが記載されている。各低抵抗状態は、異なるプログラム状態に対応しており、メモリセルは、２ビット以上のデータを記憶するためのマルチレベルセル（「ＭＬＣ」）として使用される。適切なプログラミングパルスが印加されると、メモリセルの抵抗が低抵抗状態から永久的な高抵抗状態に変化され得る。従って、２ビット以上のデータを記憶するために、一度書き込んで（ＭＬＣとしての機能を果たすメモリセルで）、後でメモリセルを高抵抗に永久的に設定して異なる状態を表わすことができることから、このようなメモリセルは「ワンタイム書き換え可能性」を持つと考えられる。この高抵抗状態は永久的であるので、メモリセルは「書き換え」が一度しか可能でなく、書き換え可能な環境に対するこのようなメモリセルの適用性は制限される。
【課題を解決するための手段】
【０００３】
本発明の実施形態は特許請求の範囲によって定義され、本節におけるいかなる記載もこれらの特許請求の範囲に対する制限とみなされるべきではない。
【０００４】
前置きとして、以下で説明する実施形態は、マルチレベル・ライトワンス・メモリ・セルを備えるメモリデバイスに関する。一実施形態では、メモリデバイスは、複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイを有し、各メモリセルは、複数の抵抗率レベルの１つにプログラム可能である。また、メモリデバイスは、メモリアレイからメモリセルのグループを選択し、メモリセルのグループに関連する１組のフラグビットを読み出すように構成された回路を含む。１組のフラグビットは、メモリセルのグループが書き込まれた回数を示す。また、回路は、メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択し、グループ内の各メモリセルに対して、メモリセルを選択された閾値読出しレベルに基づいてプログラムされていない単一ビット・メモリ・セル、又は、プログラムされた単一ビット・メモリ・セルとして読み出すように構成される。
【０００５】
他の実施形態が可能であり、実施形態の各々は単独で、又は、組み合わせて一緒に採用され得る。従って、添付図面を参照して様々な実施形態をここで説明する。
【図面の簡単な説明】
【０００６】
【図１】ある実施形態のメモリデバイスのブロック図である。
【０００７】
【図２Ａ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【図２Ｂ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【図２Ｃ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【図２Ｄ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【０００８】
【図３】マルチレベル・ライトワンス・メモリ・セルを備えるメモリデバイスからデータを読み出すための実施形態の方法のフローチャートである。
【０００９】
【図４】実施形態のメモリセルの電流対電圧曲線のグラフである。
【発明を実施するための形態】
【００１０】
ここで図面を参照すると、図１は、実施形態のメモリデバイス１００のブロック図である。メモリデバイス１００は、ホストに着脱自在に接続可能である携帯型メモリカード、組込型メモリカード（例えば、ホストに組み込まれたセキュアモジュール）、ユニバーサル・シリアル・バス（ＵＳＢ）デバイス、あるいは、半導体ドライブ等の着脱式又は非着脱式ハードドライブ等、任意の適切な形態を採ることができるが、これらに限定されない。図１に示すように、メモリデバイス１００は、メモリチップ１１０及びコントローラ１２０を備える。メモリチップ１１０は、複数のマルチレベル・ライトワンス・メモリ・セル１３５を備えるメモリアレイ１３０を含む。各メモリセルは、複数の抵抗率レベルの１つにプログラム可能である。２つの状態の１つに一度だけプログラムされるメモリセルを、本明細書ではバイナリ・メモリ・セル１４０と呼ぶ。これらのメモリセルの使用を、以下でさらに詳しく説明する。
【００１１】
また、メモリチップ１１０は、列デコーダ及びビット・ライン・ドライバ１５５に加えて、行デコーダとページ選択制御回路１５０によって制御されるワード・ライン・ドライバ１４５を含む。プログラミング回路１６０は（ＩｐｒｏｇおよびＶｐｒｏｇ制御回路１６５の制御の下で）、データをメモリアレイ１３０にプログラムするために使用され、センシング回路１７０は（ＩｒｅｆおよびＶｒｅａｄ制御回路１７５の制御の下で）、データをメモリアレイ１３０から読み出すために使用される。また、メモリチップ１１０は、コントローラ１２０に接続されるチップ入力−出力回路１８５を含み、コントローラ１２０は、メモリチップ１１０の一般的動作と、例えばウェアレベリング（これに限らない）等の、他の機能性を制御する。また、コントローラ１２０は、ホストデバイス（例えば、パーソナルコンピュータ、携帯型メディアプレイヤー、携帯電話、ゲーム機等）から、読出しコマンド、プログラムコマンド、及びその他のコマンドを受け取るために、インターフェース（図示せず）と通信する。
【００１２】
これまでに列挙した要素の機能は、典型的なメモリチップの機能と同様である。しかしながら、この実施形態のメモリチップ１１０は、データ及びフラグビット制御回路１８０を含み、制御回路１８０は、後述する「書き換え可能性」機能を実現するために使用される。本明細書において「回路」とは、マイクロプロセッサ又はプロセッサ、並びに、例えば、（マイクロ）プロセッサ、論理ゲート、スイッチ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ロジック・コントローラ、及び、組込型マイクロコントローラによって実行可能なコンピュータ可読プログラムコード（例えば、ソフトウェア又はファームウェア）を記憶するコンピュータ可読媒体の１つ又は複数の形をとり得る。特許請求の範囲で列挙する「回路」とは、図１に示す回路要素の一部又は全部だけでなく、図１に示さないさらなる要素も含みうることを理解されたい。
【００１３】
前述のように、メモリアレイ１３０は、複数のマルチレベル・ライトワンス・メモリ・セルを備えており、各メモリセルは、複数の抵抗率レベルの１つにプログラム可能である。一部の過去のメモリデバイスでは、４つ又はそれ以上のレベルが使用できる場合に、メモリセルを２ビット以上のデータでプログラムする能力が利用される。この種のメモリセルは、「ライトワンス」であるので、メモリセルが、一旦特定の抵抗率レベルにプログラムされると、その抵抗率レベルを「プログラムされていない状態」にすることはできない。しかしながら、メモリセルが２ビット以上のデータを記憶するために使用された後、異なる状態を表わすためにさらに高抵抗に設定され得るという意味では、メモリセルは「ワンタイム書き換え可能」である。
【００１４】
これらの実施形態のメモリデバイス１００では、２ビット以上のデータを記憶するために、メモリセルを使用する代わりに、メモリデバイス１００は、メモリセルのマルチレベル性を利用して、単一ビットのデータを複数回記憶する。これによって、メモリセル自体が例え「ライトワンス」であっても、「多数回書き換え可能な」単一ビットのメモリセルが提供される。図２Ａ〜２Ｃのグラフは、この能力を示す。これらのグラフの各々は、メモリセルの４つの抵抗率レベル（状態）の電流（Ｉ）対電圧（Ｖ）曲線を示す。これらのグラフによって示すように、所与のＶｒｅａｄに対する適切なＩｒｅｆ閾値を選定することによって、種々の状態を区別することができ、Ｉｒｅｆ閾値を調整することによって、種々の組の２つの状態を区別することができる。例えば、図２Ａの第１のＩｒｅｆは、状態１と状態２を区別することができ、図２Ｂの第２のＩｒｅｆは、状態２と状態３を区別することができ、図２Ｃの第３のＩｒｅｆは、状態３と状態４を区別することができる。
【００１５】
２ビットのデータを表わすために、４つすべての状態を使用する代わりに、状態の対を用いて、１ビットのデータを表わすことができる。これによって、３つ以上の状態を記憶できるマルチレベルセルは、書き換え可能な単一ビット（すなわち、バイナリ）メモリセルを模倣することができる。図２Ａを参照すると、メモリセルが初めてプログラムされるとき、状態１は論理１を表わし、状態２は論理０を表わし、状態３及び４は適用されていない。メモリセルが２回目にプログラムされるとき、状態１及び２は論理１を表わし、状態３は論理０を表わし、状態４は適用されない（図２Ｂ）。同様に、メモリセルが３回目にプログラムされるとき、状態１、２、及び３は論理１を表わし、状態４は論理０を表わす（図２Ｃ）。従って、いつでもメモリセル当たり１ビットを記憶することによって、４状態マルチレベル・メモリ・セルは、３つの異なる単一ビットのデータを時を異にして記憶することができるので、単一ビットのデータで３回書き換えることができる。さらに、図２Ｄに示すように、メモリセルへの４回目の書込みを得るために、メモリデバイス１００は、メモリセルの導電性パスを破壊する（例えば、ダイオード接点を「ブローアップ」する）ためのより強力なプログラミングパルスを印加して、さらに高抵抗率レベル（状態５）を形成することができる。この代替形態では、状態５が論理０を表わすことになり、さらに高い状態が論理１を表わすことになる。
【００１６】
実施された書込みの回数、及びこれに応じて採用すべき閾値レベルを記録するために、一実施形態では、１組の（即ち、１つ又は複数の）フラグビットが、メモリセルのグループ（例えば、データのページ）に関連付けられて、メモリセルが使用された回数を示す。従って、採用すべき閾値読出しレベルについて不確かさがないようにするために、１組のフラグビットは、一度書き込まれただけのバイナリ・メモリ・セルに記憶されることが好ましい。そのようなセルは、製造や回路におけるばらつきに対して、よりロバストであるためである。図３は、フラグビットを用いたメモリセルを読み出す実施形態の方法のフローチャート３００である。図３に示すように、メモリデバイス１００の回路は、メモリアレイ１３０からメモリセルのグループ（ここでは、データのページ）を選択する（動作３１０）。次に、メモリセルのグループに関連する１組のフラグビットが読み出される（動作３２０）。ここで、ページの「サイドバンド」領域におけるバイナリ・メモリ・セルは、１組のフラグビットを記憶するために使用される。また、サイドバンド領域は、例えば、メモリのスペアブロックに対するエラー補正コードビット及びポインタ等の他の情報も記憶し得る。上記のように、１組のフラグビットは、メモリセルのグループが書き込まれた回数を示す。メモリデバイス１００は、この後、メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベル（例えば、電流または電圧）を選択し（動作３３０）、グループ内の各メモリセルに対して、メモリデバイス１００は、選択された閾値読出しレベルに基づいて、メモリセルをプログラムされていない単一ビット・メモリ・セル又はプログラムされた単一ビット・メモリ・セルとして読み出す（動作３４０）。
【００１７】
プログラム動作に関して、メモリセルのグループがプログラムされた後、（例えば、図１におけるデータ及びフラグビット制御回路１８０を用いて）第２の組のフラグビットがプログラムされて、メモリセルのグループが書き込まれた回数の増加が示される。上記のように、最初の組のフラグビットを再プログラムする代わりに、異なる組のフラグビットを使用することは、この情報のロバスト性を確保するために好ましい場合がある。しかしながら、他の実施形態では、最初の組のフラグビットを再プログラムするために、本明細書に記載する書き換え技術が採用され得る。さらに、性能を改善するために、メモリセルのグループをプログラミング前に読み出すことができ、従って、抵抗の調整を必要とするメモリセルのみがプログラムされる。
【００１８】
これらの実施形態はいくつかの利点を有する。三次元メモリマトリクスにおけるアンチヒューズ・メモリ・セル等のライトワンス・メモリ・セルは、低コストであるが、このようなセルに含まれるデータは、更新することができない。上記実施形態もまた、低コストのバイナリ・メモリ・セルを提供するが、これらの実施形態は、書き換え可能性という利点を有する。また、これらの実施形態では、複数のレベルが所与の読出し操作で使用されても、単一の読出しサイクルが採用され得る。このため高性能が維持される。さらに、これらの実施形態では、直接上書き操作が可能であり、ＮＡＮＤフラッシュ書き換え可能セルに必要な消去操作を必要としない。さらに、１つの論理状態をプログラミング中に、必ずスキップすることができるので、その時点でプログラミングを必要とする論理状態は１つのみである。このため、優れた性能も得られる。
【００１９】
上記の実施形態ではいくつかの代替形態が採用され得る。例えば、種々の状態を検出するために、同じＶｒｅａｄ値を用いてＩｒｅｆ値を変更する代わりに、ある状態に対して異なるＶｒｅａｄ値を使用することができる。この代替形態を図４のグラフに示す。このグラフに示すように、２回目及び３回目の使用では、メモリデバイス１００は同じＩｒｅｆを保つがＶｒｅａｄを変更する。このアプローチの利点は、センシング回路１７０内のセンスアンプがある電力レベルで（即ち、あるＩｒｅｆで）最大の利得と最高の精度を提供するように設計できることである。従って、メモリデバイス１００で使用されるＩｒｅｆが低すぎる場合、センシング回路１７０は、最適に動作しない場合がある。
【００２０】
別の代替形態では、コントローラ１２０は、メモリデバイス１００を、３回以上書き換えるように、ウェアレベリングを行なうことができる。動作中、３回の使用後、データのページを不良として表示することができ、他のページを新たなデータに使用することができる。さらに別の代替形態では、メモリセルを複数回使用すると、複数回の書込み使用よりもむしろ高い（従来のワンタイムプログラマブルセルよりもさらに高い）読出し耐性を提供することができる。読出し耐性の問題が、オンチップエラー訂正コード（ＥＣＣ）アルゴリズムによって検出されると、メモリデバイス１００は、読出し、訂正、及び書き換えの動作を、同じ場所で実施して強力な読出しマージンを提供することができる。最初の論理１は、まだ高抵抗レベルであり、プログラムされないが、読出し論理１は、さらに大きいマージンを有するように基準レベルが上げられる。論理０は、十分なマージンを有する低抵抗レベルにプログラムされ得る。
【００２１】
また、上述の例は、２回書込み可能な単調に抵抗が減少する３つのレベルを示すが、さらなるレベルが使用されうる（例えば、単調に抵抗が減少する５つのレベルは、４回書込みが可能である等）。さらに、上記の実施例では、様々な状態を記述するために「論理０」及び「論理１」が採用されたが、反対の論理値が割り当てられ、かつ「論理０」及び「論理１」が、１組のフラグビットに基づいて使用するたびにさらに変更されうることを理解されたい。
【００２２】
最後に、任意の適切なメモリセルが採用されうることに留意されたい。以下の特許文献、米国特許第６，４９０，２１８号、米国特許出願公開第２００７／００９０４２５号、及び米国特許出願公開第２００９／００８６５２１号は、参照により本明細書に組み込まれ、いくつかの適切なメモリセルの実施例である。これらは単なる実施例であり、各請求項を特定タイプのメモリセルの記述であると解釈すべきでないことに留意されたい。
【００２３】
前述の詳細な説明は、本発明の定義付けとしてでなく、本発明が受け入れ可能な選択された形態の例として理解されることが意図されている。特許請求の範囲の発明の範囲を定めるものは、すべての等価物を含む、以下の特許請求の範囲のみである。最後に、本明細書に記載した好ましい実施形態のいずれのいかなる態様も単独で、あるいは互いに組み合わせて使用されうることに留意されたい。
【背景技術】
【０００１】
典型的なライトワンス・メモリ・セルは、最初は、プログラムされていない状態で製造され、後で、プログラムされた状態にプログラムされ得る。ライトワンス・メモリ・セルは、メモリセルが一旦プログラムされると、メモリセルは、初期のプログラムされていない状態には戻りえない、という意味で「ライトワンス」である。ライトワンス・メモリ・セルは、書き換え可能なメモリセルに比べて低コストな記憶装置ソリューションを提供するが、書き換え可能な記憶装置が望まれる利用が多い。この問題に対処するためのこれまでのアプローチは、書き換え可能性をシミュレーションするために、プログラムされていないメモリセルを指示するコントローラ論理の使用を含む。例えば、米国特許第７，０５１，２５１号及び米国特許第７，０６２，６０２号を参照されたい。しかしながら、書き換え可能性をシミュレーションするために、メモリセルの数を２倍にするためのコストは、ライトワンス・メモリ・セルに関連するコストの優位性を、損なう可能性がある。米国特許第７，１７７，１８３号には、単一ビットのデータを表わすために、ライトワンス・メモリ・セルのグループが使用される代替アプローチが記載されている。データを「書き換える」ために、グループ内の新たなメモリセルがプログラムされる。他のアプローチと同様に、このアプローチは、新たなメモリセルを必要とする犠牲が伴う。
【発明の概要】
【発明が解決しようとする課題】
【０００２】
近年、２ビット以上のデータを記憶して、「ワンタイム書き換え可能性」を持たせるために使用し得るライトワンス・メモリ・セルが開示されている。例えば、米国特許出願公開第２００７／００９０４２５号には、適切なプログラミングパルスを印加して、メモリセルの抵抗を下げることによって、２つ以上の状態を記憶し得るライトワンス・メモリ・セルが記載されている。各低抵抗状態は、異なるプログラム状態に対応しており、メモリセルは、２ビット以上のデータを記憶するためのマルチレベルセル（「ＭＬＣ」）として使用される。適切なプログラミングパルスが印加されると、メモリセルの抵抗が低抵抗状態から永久的な高抵抗状態に変化され得る。従って、２ビット以上のデータを記憶するために、一度書き込んで（ＭＬＣとしての機能を果たすメモリセルで）、後でメモリセルを高抵抗に永久的に設定して異なる状態を表わすことができることから、このようなメモリセルは「ワンタイム書き換え可能性」を持つと考えられる。この高抵抗状態は永久的であるので、メモリセルは「書き換え」が一度しか可能でなく、書き換え可能な環境に対するこのようなメモリセルの適用性は制限される。
【課題を解決するための手段】
【０００３】
本発明の実施形態は特許請求の範囲によって定義され、本節におけるいかなる記載もこれらの特許請求の範囲に対する制限とみなされるべきではない。
【０００４】
前置きとして、以下で説明する実施形態は、マルチレベル・ライトワンス・メモリ・セルを備えるメモリデバイスに関する。一実施形態では、メモリデバイスは、複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイを有し、各メモリセルは、複数の抵抗率レベルの１つにプログラム可能である。また、メモリデバイスは、メモリアレイからメモリセルのグループを選択し、メモリセルのグループに関連する１組のフラグビットを読み出すように構成された回路を含む。１組のフラグビットは、メモリセルのグループが書き込まれた回数を示す。また、回路は、メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択し、グループ内の各メモリセルに対して、メモリセルを選択された閾値読出しレベルに基づいてプログラムされていない単一ビット・メモリ・セル、又は、プログラムされた単一ビット・メモリ・セルとして読み出すように構成される。
【０００５】
他の実施形態が可能であり、実施形態の各々は単独で、又は、組み合わせて一緒に採用され得る。従って、添付図面を参照して様々な実施形態をここで説明する。
【図面の簡単な説明】
【０００６】
【図１】ある実施形態のメモリデバイスのブロック図である。
【０００７】
【図２Ａ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【図２Ｂ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【図２Ｃ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【図２Ｄ】実施形態のメモリセルの電流対電圧曲線のグラフである。
【０００８】
【図３】マルチレベル・ライトワンス・メモリ・セルを備えるメモリデバイスからデータを読み出すための実施形態の方法のフローチャートである。
【０００９】
【図４】実施形態のメモリセルの電流対電圧曲線のグラフである。
【発明を実施するための形態】
【００１０】
ここで図面を参照すると、図１は、実施形態のメモリデバイス１００のブロック図である。メモリデバイス１００は、ホストに着脱自在に接続可能である携帯型メモリカード、組込型メモリカード（例えば、ホストに組み込まれたセキュアモジュール）、ユニバーサル・シリアル・バス（ＵＳＢ）デバイス、あるいは、半導体ドライブ等の着脱式又は非着脱式ハードドライブ等、任意の適切な形態を採ることができるが、これらに限定されない。図１に示すように、メモリデバイス１００は、メモリチップ１１０及びコントローラ１２０を備える。メモリチップ１１０は、複数のマルチレベル・ライトワンス・メモリ・セル１３５を備えるメモリアレイ１３０を含む。各メモリセルは、複数の抵抗率レベルの１つにプログラム可能である。２つの状態の１つに一度だけプログラムされるメモリセルを、本明細書ではバイナリ・メモリ・セル１４０と呼ぶ。これらのメモリセルの使用を、以下でさらに詳しく説明する。
【００１１】
また、メモリチップ１１０は、列デコーダ及びビット・ライン・ドライバ１５５に加えて、行デコーダとページ選択制御回路１５０によって制御されるワード・ライン・ドライバ１４５を含む。プログラミング回路１６０は（ＩｐｒｏｇおよびＶｐｒｏｇ制御回路１６５の制御の下で）、データをメモリアレイ１３０にプログラムするために使用され、センシング回路１７０は（ＩｒｅｆおよびＶｒｅａｄ制御回路１７５の制御の下で）、データをメモリアレイ１３０から読み出すために使用される。また、メモリチップ１１０は、コントローラ１２０に接続されるチップ入力−出力回路１８５を含み、コントローラ１２０は、メモリチップ１１０の一般的動作と、例えばウェアレベリング（これに限らない）等の、他の機能性を制御する。また、コントローラ１２０は、ホストデバイス（例えば、パーソナルコンピュータ、携帯型メディアプレイヤー、携帯電話、ゲーム機等）から、読出しコマンド、プログラムコマンド、及びその他のコマンドを受け取るために、インターフェース（図示せず）と通信する。
【００１２】
これまでに列挙した要素の機能は、典型的なメモリチップの機能と同様である。しかしながら、この実施形態のメモリチップ１１０は、データ及びフラグビット制御回路１８０を含み、制御回路１８０は、後述する「書き換え可能性」機能を実現するために使用される。本明細書において「回路」とは、マイクロプロセッサ又はプロセッサ、並びに、例えば、（マイクロ）プロセッサ、論理ゲート、スイッチ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ロジック・コントローラ、及び、組込型マイクロコントローラによって実行可能なコンピュータ可読プログラムコード（例えば、ソフトウェア又はファームウェア）を記憶するコンピュータ可読媒体の１つ又は複数の形をとり得る。特許請求の範囲で列挙する「回路」とは、図１に示す回路要素の一部又は全部だけでなく、図１に示さないさらなる要素も含みうることを理解されたい。
【００１３】
前述のように、メモリアレイ１３０は、複数のマルチレベル・ライトワンス・メモリ・セルを備えており、各メモリセルは、複数の抵抗率レベルの１つにプログラム可能である。一部の過去のメモリデバイスでは、４つ又はそれ以上のレベルが使用できる場合に、メモリセルを２ビット以上のデータでプログラムする能力が利用される。この種のメモリセルは、「ライトワンス」であるので、メモリセルが、一旦特定の抵抗率レベルにプログラムされると、その抵抗率レベルを「プログラムされていない状態」にすることはできない。しかしながら、メモリセルが２ビット以上のデータを記憶するために使用された後、異なる状態を表わすためにさらに高抵抗に設定され得るという意味では、メモリセルは「ワンタイム書き換え可能」である。
【００１４】
これらの実施形態のメモリデバイス１００では、２ビット以上のデータを記憶するために、メモリセルを使用する代わりに、メモリデバイス１００は、メモリセルのマルチレベル性を利用して、単一ビットのデータを複数回記憶する。これによって、メモリセル自体が例え「ライトワンス」であっても、「多数回書き換え可能な」単一ビットのメモリセルが提供される。図２Ａ〜２Ｃのグラフは、この能力を示す。これらのグラフの各々は、メモリセルの４つの抵抗率レベル（状態）の電流（Ｉ）対電圧（Ｖ）曲線を示す。これらのグラフによって示すように、所与のＶｒｅａｄに対する適切なＩｒｅｆ閾値を選定することによって、種々の状態を区別することができ、Ｉｒｅｆ閾値を調整することによって、種々の組の２つの状態を区別することができる。例えば、図２Ａの第１のＩｒｅｆは、状態１と状態２を区別することができ、図２Ｂの第２のＩｒｅｆは、状態２と状態３を区別することができ、図２Ｃの第３のＩｒｅｆは、状態３と状態４を区別することができる。
【００１５】
２ビットのデータを表わすために、４つすべての状態を使用する代わりに、状態の対を用いて、１ビットのデータを表わすことができる。これによって、３つ以上の状態を記憶できるマルチレベルセルは、書き換え可能な単一ビット（すなわち、バイナリ）メモリセルを模倣することができる。図２Ａを参照すると、メモリセルが初めてプログラムされるとき、状態１は論理１を表わし、状態２は論理０を表わし、状態３及び４は適用されていない。メモリセルが２回目にプログラムされるとき、状態１及び２は論理１を表わし、状態３は論理０を表わし、状態４は適用されない（図２Ｂ）。同様に、メモリセルが３回目にプログラムされるとき、状態１、２、及び３は論理１を表わし、状態４は論理０を表わす（図２Ｃ）。従って、いつでもメモリセル当たり１ビットを記憶することによって、４状態マルチレベル・メモリ・セルは、３つの異なる単一ビットのデータを時を異にして記憶することができるので、単一ビットのデータで３回書き換えることができる。さらに、図２Ｄに示すように、メモリセルへの４回目の書込みを得るために、メモリデバイス１００は、メモリセルの導電性パスを破壊する（例えば、ダイオード接点を「ブローアップ」する）ためのより強力なプログラミングパルスを印加して、さらに高抵抗率レベル（状態５）を形成することができる。この代替形態では、状態５が論理０を表わすことになり、さらに高い状態が論理１を表わすことになる。
【００１６】
実施された書込みの回数、及びこれに応じて採用すべき閾値レベルを記録するために、一実施形態では、１組の（即ち、１つ又は複数の）フラグビットが、メモリセルのグループ（例えば、データのページ）に関連付けられて、メモリセルが使用された回数を示す。従って、採用すべき閾値読出しレベルについて不確かさがないようにするために、１組のフラグビットは、一度書き込まれただけのバイナリ・メモリ・セルに記憶されることが好ましい。そのようなセルは、製造や回路におけるばらつきに対して、よりロバストであるためである。図３は、フラグビットを用いたメモリセルを読み出す実施形態の方法のフローチャート３００である。図３に示すように、メモリデバイス１００の回路は、メモリアレイ１３０からメモリセルのグループ（ここでは、データのページ）を選択する（動作３１０）。次に、メモリセルのグループに関連する１組のフラグビットが読み出される（動作３２０）。ここで、ページの「サイドバンド」領域におけるバイナリ・メモリ・セルは、１組のフラグビットを記憶するために使用される。また、サイドバンド領域は、例えば、メモリのスペアブロックに対するエラー補正コードビット及びポインタ等の他の情報も記憶し得る。上記のように、１組のフラグビットは、メモリセルのグループが書き込まれた回数を示す。メモリデバイス１００は、この後、メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベル（例えば、電流または電圧）を選択し（動作３３０）、グループ内の各メモリセルに対して、メモリデバイス１００は、選択された閾値読出しレベルに基づいて、メモリセルをプログラムされていない単一ビット・メモリ・セル又はプログラムされた単一ビット・メモリ・セルとして読み出す（動作３４０）。
【００１７】
プログラム動作に関して、メモリセルのグループがプログラムされた後、（例えば、図１におけるデータ及びフラグビット制御回路１８０を用いて）第２の組のフラグビットがプログラムされて、メモリセルのグループが書き込まれた回数の増加が示される。上記のように、最初の組のフラグビットを再プログラムする代わりに、異なる組のフラグビットを使用することは、この情報のロバスト性を確保するために好ましい場合がある。しかしながら、他の実施形態では、最初の組のフラグビットを再プログラムするために、本明細書に記載する書き換え技術が採用され得る。さらに、性能を改善するために、メモリセルのグループをプログラミング前に読み出すことができ、従って、抵抗の調整を必要とするメモリセルのみがプログラムされる。
【００１８】
これらの実施形態はいくつかの利点を有する。三次元メモリマトリクスにおけるアンチヒューズ・メモリ・セル等のライトワンス・メモリ・セルは、低コストであるが、このようなセルに含まれるデータは、更新することができない。上記実施形態もまた、低コストのバイナリ・メモリ・セルを提供するが、これらの実施形態は、書き換え可能性という利点を有する。また、これらの実施形態では、複数のレベルが所与の読出し操作で使用されても、単一の読出しサイクルが採用され得る。このため高性能が維持される。さらに、これらの実施形態では、直接上書き操作が可能であり、ＮＡＮＤフラッシュ書き換え可能セルに必要な消去操作を必要としない。さらに、１つの論理状態をプログラミング中に、必ずスキップすることができるので、その時点でプログラミングを必要とする論理状態は１つのみである。このため、優れた性能も得られる。
【００１９】
上記の実施形態ではいくつかの代替形態が採用され得る。例えば、種々の状態を検出するために、同じＶｒｅａｄ値を用いてＩｒｅｆ値を変更する代わりに、ある状態に対して異なるＶｒｅａｄ値を使用することができる。この代替形態を図４のグラフに示す。このグラフに示すように、２回目及び３回目の使用では、メモリデバイス１００は同じＩｒｅｆを保つがＶｒｅａｄを変更する。このアプローチの利点は、センシング回路１７０内のセンスアンプがある電力レベルで（即ち、あるＩｒｅｆで）最大の利得と最高の精度を提供するように設計できることである。従って、メモリデバイス１００で使用されるＩｒｅｆが低すぎる場合、センシング回路１７０は、最適に動作しない場合がある。
【００２０】
別の代替形態では、コントローラ１２０は、メモリデバイス１００を、３回以上書き換えるように、ウェアレベリングを行なうことができる。動作中、３回の使用後、データのページを不良として表示することができ、他のページを新たなデータに使用することができる。さらに別の代替形態では、メモリセルを複数回使用すると、複数回の書込み使用よりもむしろ高い（従来のワンタイムプログラマブルセルよりもさらに高い）読出し耐性を提供することができる。読出し耐性の問題が、オンチップエラー訂正コード（ＥＣＣ）アルゴリズムによって検出されると、メモリデバイス１００は、読出し、訂正、及び書き換えの動作を、同じ場所で実施して強力な読出しマージンを提供することができる。最初の論理１は、まだ高抵抗レベルであり、プログラムされないが、読出し論理１は、さらに大きいマージンを有するように基準レベルが上げられる。論理０は、十分なマージンを有する低抵抗レベルにプログラムされ得る。
【００２１】
また、上述の例は、２回書込み可能な単調に抵抗が減少する３つのレベルを示すが、さらなるレベルが使用されうる（例えば、単調に抵抗が減少する５つのレベルは、４回書込みが可能である等）。さらに、上記の実施例では、様々な状態を記述するために「論理０」及び「論理１」が採用されたが、反対の論理値が割り当てられ、かつ「論理０」及び「論理１」が、１組のフラグビットに基づいて使用するたびにさらに変更されうることを理解されたい。
【００２２】
最後に、任意の適切なメモリセルが採用されうることに留意されたい。以下の特許文献、米国特許第６，４９０，２１８号、米国特許出願公開第２００７／００９０４２５号、及び米国特許出願公開第２００９／００８６５２１号は、参照により本明細書に組み込まれ、いくつかの適切なメモリセルの実施例である。これらは単なる実施例であり、各請求項を特定タイプのメモリセルの記述であると解釈すべきでないことに留意されたい。
【００２３】
前述の詳細な説明は、本発明の定義付けとしてでなく、本発明が受け入れ可能な選択された形態の例として理解されることが意図されている。特許請求の範囲の発明の範囲を定めるものは、すべての等価物を含む、以下の特許請求の範囲のみである。最後に、本明細書に記載した好ましい実施形態のいずれのいかなる態様も単独で、あるいは互いに組み合わせて使用されうることに留意されたい。
【特許請求の範囲】
【請求項１】
複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイであって、各メモリセルは、複数の抵抗レベルの１つにプログラム可能である、メモリアレイと、
メモリアレイと通信する回路であって、該回路は、
メモリアレイからメモリセルのグループを選択し、
メモリセルのグループと関連しており、メモリセルのグループが書き込まれた回数を示す１組のフラグビットを読み出し、
メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択し、
メモリセルのグループ内の各メモリセルに対して、選択された閾値読出しレベルに基づいて、メモリセルをプログラムされていない単一ビットメモリセル又はプログラムされた単一ビットメモリセルとして読み出す、
ように構成される、前記メモリアレイと通信する回路と、
を備える、メモリデバイス。
【請求項２】
回路は、さらに、
メモリセルのグループをプログラムし、
メモリセルのグループが書き込まれた回数の増加を示すために、第２の組のフラグビットをプログラムする、
ように構成される、請求項１に記載のメモリデバイス。
【請求項３】
メモリセルのグループは、プログラミング前に読み出され、抵抗の調整を必要とするメモリセルのみがプログラムされる、請求項２に記載のメモリデバイス。
【請求項４】
閾値読出しレベルは、電圧レベルを備える、請求項１に記載のメモリデバイス。
【請求項５】
閾値読出しレベルは、電流レベルを備える、請求項１に記載のメモリデバイス。
【請求項６】
１組のフラグビットを記憶するメモリセルは、一度書き込まれただけである、請求項１に記載のメモリデバイス。
【請求項７】
回路は、メモリセルの導電性パスを破壊してさらに高い抵抗率レベルを形成するために、パルスを印加するようにさらに機能する、請求項１に記載のメモリデバイス。
【請求項８】
マルチレベル・ライトワンス・メモリ・セルを読み出す方法であって、
複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイからメモリセルのグループを選択するステップであって、各メモリセルは、複数の抵抗率レベルの１つにプログラム可能であるステップと、
メモリセルのグループに関連する１組のフラグビットを読み出すステップであって、１組のフラグビットは、メモリセルのグループが書き込まれた回数を示すステップと、
メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択するステップと、
メモリセルのグループ内の各メモリセルに対して、選択された閾値読出しレベルに基づいて、メモリセルをプログラムされていない単一ビットメモリセル又はプログラムされた単一ビットメモリセルとして読み出すステップと、
を備える、方法。
【請求項９】
メモリセルのグループをプログラムするステップと、
メモリセルのグループが書き込まれた回数の増加を示すために、第２の組のフラグビットをプログラムするステップと、
をさらに備える、請求項８に記載の方法。
【請求項１０】
メモリセルのグループはプログラミング前に読み出され、抵抗の調整を必要とするメモリセルのみがプログラムされる、請求項９に記載の方法。
【請求項１１】
閾値読出しレベルは電圧レベルを備える、請求項８に記載の方法。
【請求項１２】
閾値読出しレベルは電流レベルを備える、請求項８に記載の方法。
【請求項１３】
１組のフラグビットを記憶するメモリセルは一度書き込まれただけである、請求項８に記載の方法。
【請求項１４】
メモリセルの導電性パスを破壊してさらに高い抵抗率レベルを形成するために、パルスを印加するステップをさらに備える、請求項８に記載の方法。
【請求項１】
複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイであって、各メモリセルは、複数の抵抗レベルの１つにプログラム可能である、メモリアレイと、
メモリアレイと通信する回路であって、該回路は、
メモリアレイからメモリセルのグループを選択し、
メモリセルのグループと関連しており、メモリセルのグループが書き込まれた回数を示す１組のフラグビットを読み出し、
メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択し、
メモリセルのグループ内の各メモリセルに対して、選択された閾値読出しレベルに基づいて、メモリセルをプログラムされていない単一ビットメモリセル又はプログラムされた単一ビットメモリセルとして読み出す、
ように構成される、前記メモリアレイと通信する回路と、
を備える、メモリデバイス。
【請求項２】
回路は、さらに、
メモリセルのグループをプログラムし、
メモリセルのグループが書き込まれた回数の増加を示すために、第２の組のフラグビットをプログラムする、
ように構成される、請求項１に記載のメモリデバイス。
【請求項３】
メモリセルのグループは、プログラミング前に読み出され、抵抗の調整を必要とするメモリセルのみがプログラムされる、請求項２に記載のメモリデバイス。
【請求項４】
閾値読出しレベルは、電圧レベルを備える、請求項１に記載のメモリデバイス。
【請求項５】
閾値読出しレベルは、電流レベルを備える、請求項１に記載のメモリデバイス。
【請求項６】
１組のフラグビットを記憶するメモリセルは、一度書き込まれただけである、請求項１に記載のメモリデバイス。
【請求項７】
回路は、メモリセルの導電性パスを破壊してさらに高い抵抗率レベルを形成するために、パルスを印加するようにさらに機能する、請求項１に記載のメモリデバイス。
【請求項８】
マルチレベル・ライトワンス・メモリ・セルを読み出す方法であって、
複数のマルチレベル・ライトワンス・メモリ・セルを備えるメモリアレイからメモリセルのグループを選択するステップであって、各メモリセルは、複数の抵抗率レベルの１つにプログラム可能であるステップと、
メモリセルのグループに関連する１組のフラグビットを読み出すステップであって、１組のフラグビットは、メモリセルのグループが書き込まれた回数を示すステップと、
メモリセルのグループが書き込まれた回数に対する適切な閾値読出しレベルを選択するステップと、
メモリセルのグループ内の各メモリセルに対して、選択された閾値読出しレベルに基づいて、メモリセルをプログラムされていない単一ビットメモリセル又はプログラムされた単一ビットメモリセルとして読み出すステップと、
を備える、方法。
【請求項９】
メモリセルのグループをプログラムするステップと、
メモリセルのグループが書き込まれた回数の増加を示すために、第２の組のフラグビットをプログラムするステップと、
をさらに備える、請求項８に記載の方法。
【請求項１０】
メモリセルのグループはプログラミング前に読み出され、抵抗の調整を必要とするメモリセルのみがプログラムされる、請求項９に記載の方法。
【請求項１１】
閾値読出しレベルは電圧レベルを備える、請求項８に記載の方法。
【請求項１２】
閾値読出しレベルは電流レベルを備える、請求項８に記載の方法。
【請求項１３】
１組のフラグビットを記憶するメモリセルは一度書き込まれただけである、請求項８に記載の方法。
【請求項１４】
メモリセルの導電性パスを破壊してさらに高い抵抗率レベルを形成するために、パルスを印加するステップをさらに備える、請求項８に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４】
【公表番号】特表２０１３−５１５３３０（Ｐ２０１３−５１５３３０Ａ）
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１２−５４４５１５（Ｐ２０１２−５４４５１５）
【出願日】平成２２年１１月５日（２０１０．１１．５）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５５５４７
【国際公開番号】ＷＯ２０１１／０７８９１７
【国際公開日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
【公表日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２２年１１月５日（２０１０．１１．５）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５５５４７
【国際公開番号】ＷＯ２０１１／０７８９１７
【国際公開日】平成２３年６月３０日（２０１１．６．３０）
【出願人】（５０７３１８６２４）サンディスク スリーディー，エルエルシー (86)
【Ｆターム（参考）】
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