モジュール
【課題】 平衡型増幅器の性能を損なわず、小型のモジュールを提供すること、他の回路機能とともに複合して無線通信装置の高周波回路部を構成可能なモジュールを提供することを目的とする。
【解決手段】
絶縁体層と導体パターンとを含む多層基板に、一対の増幅器の入力側に第１ハイブリッド回路を出力側に第２ハイブリッド回路を有する平衡型増幅器を構成したモジュールで、 積層方向に連なる複数のビアホールでなるビアホール群を縦列して構成されたシールドによって、前記第１ハイブリッド回路と前記第２ハイブリッド回路とを区画した。
【解決手段】
絶縁体層と導体パターンとを含む多層基板に、一対の増幅器の入力側に第１ハイブリッド回路を出力側に第２ハイブリッド回路を有する平衡型増幅器を構成したモジュールで、 積層方向に連なる複数のビアホールでなるビアホール群を縦列して構成されたシールドによって、前記第１ハイブリッド回路と前記第２ハイブリッド回路とを区画した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の単位増幅器を並列動作させる平衡型増幅器を多層基板に構成したモジュールに関する。
【背景技術】
【０００２】
無線通信サービスを提供する上で、通信設備の設置や整備のためのコストを削減することは常に課題としてある。その一つの解決手法として、固定局と移動局との通信距離を長くして、一つの固定局が担うエリアを広く構成して基地局数を削減することが提案されている。固定局は例えば基地局であり、移動局は携帯電話等の無線通信装置である。
【０００３】
通信距離を長くする為には各局の送信出力電力を高めることが求められるが、単純に出力を高めると対応可能な周波数帯域を狭めてしまうことや、トランジスタの段数を増加させることが必要であり、小電力で動作し、小型の部品で構成される携帯電話等においては、単純に送信出力電力を高めることは容易では無い。この為、平衡型増幅器を用いて高周波信号の出力電力を高めることが行なわれて来た。
【０００４】
図１７は平衡型増幅器の等価回路である。平衡型増幅器の基本構成は、ハイブリッド回路１３１，１３２と、その間に配置された一対の単位増幅器１３３，１３４からなり、出力電力を高める方法として良く知られている。
第１及び第２ハイブリッド回路１３１、１３２のポートＰｉｎ２、Ｐｏｕｔ１に終端抵抗を接続する場合、ポートＰｉｎ１に入力した高周波信号は、第１ハイブリッド回路１３１を経て９０度の位相差を有する高周波信号に２分配されて、それぞれ第１増幅器１３３と第２増幅器１３４に入力する。第１及び第２増幅器１３３、１３４で増幅された高周波信号は、第２ハイブリッド回路１３２に入力して同相の高周波信号に合成されてポートＰｏｕｔ２より出力される。出力電力は第１増幅器１３３及び第２増幅器１３４から出力される信号のほぼ２倍となる。
【０００５】
第１ハイブリッド回路１３１に接続された終端抵抗によって第１及び第２増幅器１３３、１３４の入力側からの反射波を吸収する。なお理想的には終端抵抗が接続されるポートには電圧は現れない。
また、第２ハイブリッド回路１３２に接続された終端抵抗は、ポートＰｏｕｔ２へ入力する反射波を吸収し、第１及び第２増幅器１３３、１３４の位相や出力電力のばらつきによって生じる合成損失となる電力成分を吸収する。理想的には終端抵抗が接続されるポートにもまた電圧は現れない。
【０００６】
特許文献１にはハイブリッド回路として３ｄＢランゲカプラと呼ばれる分布結合型方向性結合器を用いた平衡型増幅器が開示されている。図１８に平衡型増幅器の外観を斜視図として示す。また図１９に平衡型増幅器に用いる誘電体基板の断面図を示す。
この平衡型増幅器は、筐体３０１に取り付けられた誘電体基板３０８の上面に、金属膜で２つの方向性結合器１３１、１３２と、増幅器を取り付ける金属膜３１０を設けて、金属膜３１０に複数の増幅器１３３、１３４を搭載したものである。誘電体基板３０８の裏面側は金属膜３０９で被覆され、上面の増幅器用金属膜３１０と貫通孔３１１を介して電気的に接続する。この様な構成によって、従来よりも構造を簡単にするとともに小型化を図っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６０−１６３５１４号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
平衡型増幅器は最小の構成であっても２つのハイブリッド回路と増幅器が必要であり、小型化を考える上では、これ等を如何に限られた空間のかなで構成するのかが課題となる。特許文献１に開示された平衡型増幅器は、増幅器と方向性結合器とを平面的に配置して構成されるものであり、無線通信装置の小型化に伴う更なる小型化の要求を満足するには限界があった。
また小型化に際しては、当然に平衡型増幅器としての性能を損なわないことも併せて求められるが、従来の平衡型増幅器ではハイブリッド回路が誘電体基板の表面に形成されており、隣接する他の回路との干渉やノイズの流入が生じやすいといった問題もある。
更に平衡型増幅器をフィルタ回路等とともに複合して、無線通信装置の高周波回路部の構成を小型かつ簡単にすることも要求されているが、従来それらを解決し得る提案はなされていなかった。
そこで本発明では、平衡型増幅器の性能を損なわず、小型のモジュールを提供することを目的とし、また他の回路機能とともに複合して無線通信装置の高周波回路部を構成可能なモジュールを提供することも目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、絶縁体層と導体パターンとを含む多層基板に、一対の増幅器の入力側に第１ハイブリッド回路と出力側に第２ハイブリッド回路を有する平衡型増幅器を構成したモジュールであって、前記多層基板は、その内部に第１ハイブリッド回路と第２ハイブリッド回路とを構成する導体パターンを備えるとともに、上面に前記平衡型増幅器の増幅器用半導体素子を搭載する実装電極と、下面に外部グランド電極と、上面側の内層に第１グランド電極と、下面側の内層に第２グランド電極とを備え、更に、少なくとも前記第１グランド電極と前記第２グランド電極とを接続するように積層方向に連なる複数のビアホールでなるビアホール群を縦列して構成されたシールドによって、前記第１ハイブリッド回路と前記第２ハイブリッド回路とを区画したことを特徴とするモジュールである。
なお上面側とは多層基板の厚みの１／２を中央とし、中央から実装電極までを言い、また下面側とは前記中央から外部グランド電極までの間を言う。
【００１０】
この発明においては、前記第１ハイブリッド回路を構成する導体パターンが前記実装電極の下部に位置する領域に配置されるのが好ましい。ハイブリッド回路と増幅器用半導体素子とを重ねて配置するので、平面的な広がりを抑えてモジュールの小型化が実現できる。ハイブリッド回路と増幅器用半導体素子との間にはグランド電極が設けられており、相互の電磁気的な干渉は大きく低減される。
【００１１】
また、シールドを増幅器用半導体素子が搭載される実装電極と外部グランド電極とにビアホールを介して接続するのが好ましい。前記実装電極がシールドを介して外部グランド電極と接続されることで、第１グランド電極と第２グランド電極とともに安定したグランド電位となる。またシールドをサーマルビアとすることが出来るので、増幅器用半導体素子による発熱を実装基板に逃がすことも阻害しない。
シールドと実装電極との間、シールドと外部グランド電極との間の接続を担うビアホールは、シールドを構成するビアホールと積層方向に重なるように形成するのが好ましい。この場合、それらは一体としてシールドを構成する。
【００１２】
前記シールドを複数設けて、第１グランド電極と第２グランド電極との間を少なくとも３つ以上の領域に区画するのも好ましい。
平衡型増幅器の一対の増幅器と第２ハイブリッド回路との間の経路のそれぞれにフィルタ回路又は整合回路が接続される場合、前記フィルタ回路又は整合回路を多層基板の内部に形成した導体パターンで構成し、前記シールドとして、フィルタ回路又は整合回路と第１ハイブリッド回路との間には第１シールドを配置し、第２ハイブリッド回路との間には第２シールドを配置する。更に、各フィルタ回路又は整合回路を隣り合わせて配置し、その間に第３シールドを配置するのも好ましい。
前記多層基板の内部には、平衡型増幅器の他に、それに接続されるバラン回路や、他の信号経路を構成するフィルタ回路等が導体パターンで形成される場合がある。この場合にも隣り合う回路との間に第４シールドを設けるのも好ましい。
【００１３】
平衡型増幅器においては、各信号経路を通過する信号の位相のずれによって損失を生じる場合がある。このような位相ずれは回路素子に寄生するリアクタンス成分等の影響が大きい。本発明では、シールドと第１グランド電極及び第２グランド電極によって電磁気的な干渉を防ぐことが出来てリアクタンス成分が付加するのを防ぐことが出来る。
【００１４】
第２の発明は、第１ハイブリッド回路と第２ハイブリッド回路との間に一対の増幅器を有する平衡型増幅器を含む送信回路と、第１バンドパスフィルタ回路と第２バンドパスフィルタ回路との間に第１低雑音増幅器を有する第１受信回路と、第３バンドパスフィルタ回路と第４バンドパスフィルタ回路との間に第２低雑音増幅器を有する第２受信回路とを絶縁体層と導体パターンとを含む多層基板に形成したことを特徴とするモジュールである。
【００１５】
第２の発明においては、前記多層基板の内部に導体パターンで第１及び第２ハイブリッド回路と、第１〜第４バンドパスフィルタ回路が形成され、前記多層基板の上面に一対の増幅器と、第１及び第２低雑音増幅器とが搭載されるのが好ましい。
【００１６】
前記多層基板の内部は、第１及び第２ハイブリッド回路が形成された第１領域と、第１及び第２バンドパスフィルタ回路が形成された第２領域と、第３及び第４バンドパスフィルタ回路が形成された第３領域とに分かれ、第１領域は第２領域と第３領域に挟まれて位置する構成とするのが好ましい。
【００１７】
また第２の発明においても、前記各領域に形成された各回路の間には、積層方向に連なるビアホールでなるビアホール群を縦列して構成されたシールドを有するのが好ましい。
【００１８】
本発明においては前記第１ハイブリッド回路と前記第２ハイブリッド回路とを９０度ハイブリッドカップラで構成するのが好ましい。各９０度ハイブリッドカップラは対向配置された２つの結合線路を構成する導体パターンを有し、一方の結合線路用の導体パターンは他方の結合線路用の導体パターンと異なる層に形成する。
各結合線路の導体パターンは、複数ターンに巻回されたスパイラルラインとして構成するのが小型化をする上でより好ましい。増幅器用半導体素子等との接続は、各結合線路とは異なる層に形成された接続線路を介して行なうが、前記接続線路を構成する導体パターンの長さを適宜設定することで、ハイブリッド回路の位相を好適な状態とすることも出来る。
【発明の効果】
【００１９】
本発明のモジュールによれば、平衡型増幅器の性能を損なわず、小型のモジュールを提供することが出来、また、バンドパスフィルタやバラン等の他の回路機能とともに複合して無線通信装置の高周波回路部を構成可能なモジュールを提供することが出来る。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例によるモジュールの上面を示す平面図である。
【図２】本発明の一実施例によるモジュールの内部構造を示す断面図である。
【図３】本発明の一実施例によるモジュールに構成される平衡型増幅器の回路ブロック図である。
【図４】本発明の一実施例によるモジュールの内部構造の一部を示す分解斜視図である。
【図５】本発明の一実施例によるモジュールの内部構造の他の一部を示す分解斜視図である。
【図６】本発明の一実施例によるモジュールの内部構造の他の一部を示す分解斜視図である。
【図７】本発明の一実施例によるモジュールのシールドを構成するビアホールの配置を説明する為の図である。
【図８】本発明の一実施例によるモジュールの内部構造において、各回路間をシールドする構成を説明する為の図である。
【図９】本発明の他の実施例によるモジュールの回路構成を示す回路ブロック図である。
【図１０】本発明の他の実施例によるモジュールの外観斜視図である。
【図１１】本発明の他の実施例によるモジュールの端子電極の配置を示す平面図である。
【図１２】本発明の他の実施例によるモジュールにおける多層基板内の回路配置を説明する為の図である。
【図１３】本発明の他の実施例によるモジュールに用いる平衡型増幅器の回路ブロック図である。
【図１４】本発明の他の実施例によるモジュールの上面を示す平面図である。
【図１５】本発明の他の実施例によるモジュールにおける多層基板内の回路配置を説明する為の分解斜視図である。
【図１６】本発明の他の実施例によるモジュールにおける多層基板内の回路配置を説明する為の図である。
【図１７】平衡型増幅器の構成を示す回路ブロック図である。
【図１８】従来の平衡型増幅器の構成を示す外観斜視図である。
【図１９】従来の平衡型増幅器に用いられる誘電体基板の断面図である。
【発明を実施するための形態】
【００２１】
図１〜図５を基に本発明のモジュールを説明する。図１は平衡型増幅器を多層基板に構成したモジュールを上面側から見た平面図であり、図２はその内部構成を説明するための断面図である。図３はモジュールに構成した平衡型増幅器の構成を示す回路ブロック図ある。図４〜６はモジュールに用いる多層基板の内部構造を層に分け示した分解斜視図である。
【００２２】
本発明のモジュールに構成される平衡型増幅器の回路ブロックを図３に示す。この平衡型増幅器１４は、図１７で示したものと一対の増幅器１５，１６と第２ハイブリッド回路２１との間に、ローパスフィルタ回路３０，３１を備える点が異なるが、基本的な構成は同じである。他の構成は同じあり、動作・機能もまた同様なので説明を省略する。なお、第１、第２ハイブリッド回路２０，２１を９０度ハイブリッドカップラとして示している。
【００２３】
図１及び図２に示す様に、モジュールは絶縁体層と導体パターンとを含む多層基板２００と、その面上に搭載された増幅器用半導体素子６０ａ、６０ｂやチップ部品９０とを基本的な構成とする。増幅器用半導体素子６０ａ、６０ｂは多層基板２００に形成された実装電極９ａ、９ｂに搭載されるとともに、ボンディング端子電極と金ワイヤＢＷにてワイヤボンディングにて接続され、樹脂２１０で封止されている。
【００２４】
絶縁体層としては、誘電体セラミックス、樹脂、樹脂とセラミックとの複合材を用いることが可能である。多層基板は公知の工法を用いて作製し得るものであり、例えば誘電体セラミックスを用いる場合にはＬＴＣＣ（低温同時焼成セラミック）技術や、ＨＴＣＣ（高温同時焼成セラミック）技術により、樹脂等ではビルドアップ技術による。
ＬＴＣＣ技術であれば、多層基板２００は、例えば絶縁体層として、１０００℃以下の低温で焼結可能なセラミック誘電体からなり、ＡｇやＣｕ等の導電ペーストを印刷して所定の導体パターンを形成した厚さ１０〜２００μｍの複数のセラミックグリーンシートを用い、これを積層し、一体的に焼結することにより形成することができる。
低温で焼結可能なセラミック誘電体としては、例えばＡｌ，Ｓｉ及びＳｒを主成分として、Ｔｉ，Ｂｉ，Ｃｕ，Ｍｎ，Ｎａ，Ｋ等を副成分とするセラミックス、Ａｌ，Ｍｇ，Ｓｉ及びＧｄを含むセラミックス、Ａｌ，Ｓｉ，Ｚｒ及びＭｇを含むセラミックスが挙げられる。
【００２５】
多層基板２００の下面には、その中央部を含む領域を広く覆う導体パターンで外部グランド電極１２が形成されている。外部グランド電極１２の周囲には、回路基板に実装するための端子電極９５が形成されている。
端子電極９５は増幅器を動作させる為の電源ポートや、信号を入力する入力ポート、増幅された信号を出力する出力ポート、またグランドポート等としての電気的機能も有する。本実施態様では、下面の端子電極をＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）としているが、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等も採用することが出来るし、多層基板の側面に端子電極を設けた端子構造であっても良い。
【００２６】
多層基板２００の上面側の内層に第１グランド電極１１ａが形成され、下面側の内層に第２グランド電極１１ｂ、第３グランド電極１１ｃが形成されている。なお、第１〜第３グランド電極１１ａ、１１ｂ、１１ｃを総じて内部グランド電極と呼ぶ場合がある。ここでは３つのグランド電極を内部グランド電極とする構成を示したが、内部グランド電極の最小の構成は、上面側と下面側のそれぞれにグランド電極を配置する２つのグランド電極を設けるものである。また異なる層に設けられた４つ以上のグランド電極で構成する場合もある。
増幅器用半導体素子６０ａ、６０ｂ用の実装電極９ａ、９ｂは、第１グランド電極１１ａと複数のビアホール６５で接続される。また外部グランド電極１２は第３グランド電極１１ｃと複数のビアホール６５で接続される、更に第３グランド電極１１ｃはビアホールでグランドポートとして機能する端子電極９５とも接続する。
【００２７】
内部グランド電極１１ａ、１１ｂ、１１ｃは、絶縁体層の表面のほぼ全面を覆う導体パターンで形成されている。このような構成は、小型のモジュールであってもグランド電極の形成面積を確保して安定したグランド電位を得るとともに、他の回路等との干渉を防ぐためのものであるが、それらの効果が得られるのであれば、形成面積の大小や形状等の変更が可能であって、本実施態様に限定されるものでは無い。また、信号経路の層間の接続を担うビアホールの周囲や、各領域に配置されるキャパシタンスを構成する導体パターン等との間で無用な寄生容量が生じる部分では、導体パターンが除かれて形成される場合もある。
【００２８】
多層基板の上面に実装される素子や部品等、また下面側の実装基板に形成された配線等との干渉を受けないように、内部グランド電極１１ａ、１１ｂの間に第１ハイブリッド回路２１、第２ハイブリッド回路２２等を構成する導体パターンが配置される。
【００２９】
多層基板２００の内部において、第１ハイブリッド回路２１、第２ハイブリッド回路２２等は、多層基板２００に設けられたシールド７５によって区画される。
前記シールド７５は、積層方向に連なる複数のビアホール６５で構成され、内部グランド電極間を電気的に接続するビアホール群を、線状に、あるいは面状に複数縦列して構成される。
シールド７５は多層基板２００の内部を複数の平面領域に画定し、区画された異なる領域には、第１、第２ハイブリッド回路２０，２１を構成する電極パターンや、第１、第２ローパスフィルタ回路３０，３１を構成する電極パターンが配置される。
【００３０】
シールド７５は増幅器用半導体素子６０ａ、６０ｂから発生する熱を回路基板に放熱するためのサーマルビアとしても利用することが出来る。図１に示す様に、増幅器用半導体素子６０ａ、６０ｂを実装するための実装電極９ａ、９ｂには、そのほぼ一面にビアホール６５（図中丸で示す）が設けられている。なお、ここでは封止樹脂を透過するとともに、増幅器用半導体素子６０ａ、６０ｂを破線で、ボンディングワイヤＢＷを点線で示して、その下側の実装電極９ａ、９ｂを透過して示している。
前記ビアホール６５の内、他のビアホールよりも密に配置され、格子状に配置されたものを黒丸として示すが、その一部は、他の層に形成されたビアホール群と積層方向に重なるように配置されてシールド７５を構成する。
【００３１】
実装電極９ａ、９ｂの下部に位置するシールド７５は、多層基板の上面から下面にまで至るものであり、実装電極９ａ、９ｂと内部グランド電極１１ａ、１１ｂ、１１ｃと外部グランド電極１２とを接続する。
増幅器用半導体素子６０ａ、６０ｂの信号出力側は他の部位よりも相対的に発熱を生じ易いが、信号出力側の下部の領域にあるシールド７５がサーマルビア７０として機能するので、回路基板への放熱効果を増すことになる。また遮蔽と放熱の２つの機能を持たせることで、サーマルビアを別途設ける場合よりもモジュールを小型に構成することが出来る。更に、増幅器用半導体素子６０ａ、６０ｂの下部の領域を使ってハイブリッド回路を構成することが出来、より一層の小型化を図ることが出来る。
【００３２】
一般にビアホールは電気的接続や放熱に利用され、その中には金属導体が充填されている。金属導体は密に充填された状態が好ましいが、機能を阻害しない範囲であれば中空部分を有していても構わない。
またシールド７５を構成する、積層方向に隣り合うビアホール同士は、積層方向に少なくとも一部が重なる配置が望ましいが、隣り合うビアホール同士が導体パターンによって、電気的、更には熱的な接続（サーマルビアとして用いる場合）が確保されていて、その機能が損なわれなければ、ビアホール同士が幾らかずれて配置されていても構わない。
【００３３】
多層基板内に形成された各回路の構成する導体パターンとその接続関係を説明する。図４〜図６は多層基板の内部構造を示す分解斜視図である。
多層基板２００は１８層で形成されるが、ここでは最上層となる層Ｓ１とその下層の層Ｓ２の間にあり、多層基板の上面の実装電極やボンディング端子電極と、多層基板内の回路との接続線路等が形成された層や、層Ｓ９と多層基板の下面との間にあり、下面の端子電極と多層基板内の回路との接続線路等が形成された層や、ローパスフィルタ回路の導体パターンが構成された一部の層等を省略し、発明を特定するのに必要な絶縁体層Ｓ１〜Ｓ９の９層についてのみ示している。
【００３４】
図４に層Ｓ１〜層Ｓ３の斜視図を示す。
層Ｓ１は多層基板の上面を構成するが、その面上には増幅器用半導体素子を搭載する為の実装電極９ａ、９ｂや、ボンディング端子電極Ｐｄａ１、Ｐｄａ２ 、Ｐｄｂ１、Ｐｄｂ２や、増幅器用半導体素子への電源供給経路に設けられたチョーク回路を構成する抵抗や、ＤＣカットコンデンサ等のチップ素子を実装するための電極が形成されている。
層Ｓ２には略一面に第１グランド電極１１ａが形成され、シールドを構成するビアホール（図中黒丸で示す）や層間接続の為のビアホール（図中白丸で示す）が形成されている。これらビアホールは他の層にも形成される。
層Ｓ３にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンと接続する接続線路ＬＬｃ３、ＬＬｃ４と、第２ハイブリッド回路２１を構成する導体パターンと接続する接続線路ＬＬｄ３、ＬＬｄ４が形成されている。
【００３５】
図５に層Ｓ４〜層Ｓ６の斜視図を示す。
層Ｓ４にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンＬｃ２と、第２ハイブリッド回路２１を構成する導体パターンＬｃ４と、増幅器への制御電圧を与える経路となる導体パターンが形成されている。
層Ｓ５にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンＬｃ１と、第２ハイブリッド回路２１を構成する導体パターンＬｃ３と、増幅器への制御電圧を与える経路となる導体パターンと、第１ローパスフィルタ回路３０の導体パターンＬｐ１と、第２ローパスフィルタ回路３１の導体パターンＬｐ３とが形成されている。
層Ｓ６にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンと接続する接続線路ＬＬｃ１、ＬＬｃ２と、第２ハイブリッド回路２１を構成する導体パターンと接続する接続線路ＬＬｄ１、ＬＬｄ２と、増幅器への制御電圧を与える経路となる導体パターンと、第１ローパスフィルタ回路３０の導体パターンＬｐ２と、第２ローパスフィルタ回路３１の導体パターンＬｐ４とが形成されている。
【００３６】
ここで示した各ハイブリッド回路は、それぞれ４つのポートを備えた９０度ハイブリッドカップラであり、１／４波長に相当する長さの導体パターンＬｃ１、Ｌｃ２が絶縁体層を介して対向配置して構成される。ここでは、小面積で形成するように複数ターンに巻回されているが、つづら折れ状に形成しても良い。導体パターンＬｃ１、Ｌｃ２は結合線路として機能し、対向する間隔や面積で結合度を調整するが、導体パターンＬｃ１、Ｌｃ２の実効長は層Ｓ３ 、層Ｓ６の接続線路ＬＬｃ１〜ＬＬｃ４と、接続線路ＬＬｄ１〜ＬＬｄ４によって調整することが出来る。
各結合線路は所定の特性インピーダンス（例えば５０Ω）の分布定数線路として形成される。なお、ここで１／４波長に相当する長さとは、ポート間の実長さが１／４波長である場合のほかに、波長短縮されて等価的に１／４波長である場合も含み、ハイブリッドカップラとして機能する長さを言う。
【００３７】
図６に層Ｓ７〜層Ｓ９の斜視図を示す。
層Ｓ７と層Ｓ９には略一面に第２グランド電極１１ｂ、第３グランド電極１１ｃが形成され、その間に位置する層Ｓ８には第１ローパスフィルタ回路３０の導体パターンＣｐ１，Ｃｐ２と、第２ローパスフィルタ回路３１の導体パターンＣｐ３，Ｃｐ４とが形成されている。各ローパスフィルタ回路の導体パターンＬｐ１〜Ｌｐ４はインダクタを構成し、導体パターンＣｐ１〜Ｃｐ４はキャパシタを構成して、それぞれπ型ローパスフィルタを構成する。
【００３８】
次に各導体パターンの接続関係を説明する。Ｐｉｎ１に対応する多層基板の下面に設けられた端子電極は、層Ｓ６〜層Ｓ９に形成されたビアホールｈ１を介して層Ｓ６に形成された接続線路ＬＬｃ１と接続する。接続線路ＬＬｃ１は層Ｓ５に形成されたビアホールｈ２により第１ハイブリッド回路２０の導体パターンＬｃ１と接続する。導体パターンＬｃ１は層Ｓ３、層Ｓ４に形成されたビアホールｈ３を通じて層Ｓ３に形成された接続線路ＬＬｃ４と接続する。接続線路ＬＬｃ４は層Ｓ１、層Ｓ２に形成されたビアホールｈ４を介して層Ｓ１に形成されたボンディング端子電極Ｐｄａ２と接続する。ボンディング端子電極Ｐｄａ２はボンディングワイヤにより増幅器用半導体素子６０ｂの入力ポートと接続される。
【００３９】
ボンディングワイヤにより増幅器用半導体素子６０ｂの出力ポートはボンディング端子電極Ｐｄｂ２と接続される。ボンディング端子電極Ｐｄｂ２は、層Ｓ１〜層Ｓ９に形成されたｈ９を介して層Ｓ５に形成された第２ローパスフィルタ回路３１の導体パターンＬｐ３、層８に形成された第２ローパスフィルタ回路３１の導体パターンＣｐ３と接続する。層Ｓ９に形成されたビアホールｈ９は更に下層に形成された第２ローパスフィルタ回路３１の導体パターンと接続するが、図示を省略している。この構成は後述するビアホールｈ１１、ｈ１６、ｈ１８の場合も同様である。
【００４０】
層Ｓ５に形成された第２ローパスフィルタ回路３１の導体パターンＬｐ３は、層Ｓ５に形成されビアホールｈ１０を介して層Ｓ６に形成された第２ローパスフィルタ回路３１の導体パターンＬｐ４と接続する。導体パターンＬｐ４は層Ｓ１〜層Ｓ９に形成されたビアホールｈ１１を介して、層Ｓ８に形成された第２ローパスフィルタ回路３１の導体パターンＣｐ４と、層Ｓ１に形成された実装電極Ｐｄｄ２と接続する。
【００４１】
実装電極Ｐｄｄ２と実装電極Ｐｄｄ１との間はＤＣカットコンデンサとなるチップ部品９０が実装されて接続される。実装電極Ｐｄｄ１は層Ｓ１〜層Ｓ５に形成されたビアホールｈ１２を介して、層Ｓ６に形成された接続線路ＬＬｄ２と接続する。接続線路ＬＬｄ２は層Ｓ４、層Ｓ５に形成されたビアホールｈ１３を介して、第２ハイブリッド回路の導体パターンＬｃ４と接続する。導体パターンＬｃ４は層Ｓ３に形成されたビアホールｈ１４を介して層Ｓ３に形成された接続線路ＬＬｄ３と接続する。接続線路ＬＬｄ３は層Ｓ３〜層Ｓ９に形成されたビアホールｈ１５を介してＰｏｕｔ１となる多層基板の下面に設けられた端子電極と接続される。
【００４２】
Ｐｉｎ２に対応する多層基板の下面に設けられた端子電極は、層Ｓ６〜層Ｓ９に形成されたビアホールｈ５を介して層Ｓ６に形成された接続線路ＬＬｃ２と接続する。接続線路ＬＬｃ２は層Ｓ４、層Ｓ５に形成されたビアホールｈ６により第１ハイブリッド回路２０の導体パターンＬｃ２と接続する。導体パターンＬｃ２は層Ｓ３に形成されたビアホールｈ７を通じて層Ｓ３に形成された接続線路ＬＬｃ３と接続する。接続線路ＬＬｃ３は層Ｓ１、層Ｓ２に形成されたビアホールｈ８を介して層Ｓ１に形成されたボンディング端子電極Ｐｄａ１と接続する。ボンディング端子電極Ｐｄａ１はボンディングワイヤにより増幅器用半導体素子６０ａの入力ポートと接続される。
【００４３】
ボンディングワイヤにより増幅器用半導体素子６０ａの出力ポートはボンディング端子電極Ｐｄｂ１と接続される。ボンディング端子電極Ｐｄｂ１は、層Ｓ１〜層Ｓ９に形成されたｈ１６を介して層Ｓ５に形成された第１ローパスフィルタ回路３０の導体パターンＬｐ１、層Ｓ８に形成された第１ローパスフィルタ回路３０の導体パターンＣｐ１と接続する。
【００４４】
層Ｓ５に形成された第１ローパスフィルタ回路３０の導体パターンＬｐ１は、層Ｓ５に形成されビアホールｈ１７を介して層Ｓ６に形成された第１ローパスフィルタ回路３０の導体パターンＬｐ２と接続する。導体パターンＬｐ２は層Ｓ１〜層Ｓ９に形成されたビアホールｈ１８を介して、層Ｓ８に形成された第１ローパスフィルタ回路３０の導体パターンＣｐ２と、層Ｓ１に形成された実装電極Ｐｄｃ１と接続する。
【００４５】
実装電極Ｐｄｃ１と実装電極Ｐｄｃ２との間はＤＣカットコンデンサとなるチップ部品９０が実装されて接続される。実装電極Ｐｄｃ２は層Ｓ１〜層Ｓ５に形成されたビアホールｈ１９を介して、層Ｓ６に形成された接続線路ＬＬｄ１と接続する。接続線路ＬＬｄ１は層Ｓ５に形成されたビアホールｈ２０を介して、第２ハイブリッド回路の導体パターンＬｃ３と接続する。導体パターンＬｃ３は層Ｓ３、層Ｓ４に形成されたビアホールｈ２１を介して層Ｓ３に形成された接続線路ＬＬｄ４と接続する。接続線路ＬＬｄ４は層Ｓ３〜層Ｓ９に形成されたビアホールｈ２２を介してＰｏｕｔ２となる多層基板の下面に設けられた端子電極と接続される。
【００４６】
図７は層Ｓ３の平面図である。黒丸で示したビアホール群で形成されたシールド７５によって、領域α、領域β、領域γ１、領域γ２に区画される。図８は多層基板２００の内部に構成された回路の配置を示す図である。区画された領域αには第１ハイブリッド回路２０を構成する導体パターンが形成され、領域βには第２ハイブリッド回路２１を構成する導体パターンが形成され、領域γ１には第１ローパスフィルタ回路３０を構成する導体パターンが形成され、領域γ２には第２ローパスフィルタ回路３１を構成する導体パターンが形成され、ビアホール群で構成されたシールドＳＨで囲まれた領域に配置されて、回路間の電磁気的な干渉を減じている。
【００４７】
図９は無線通信装置の高周波回路部の構成を示す回路ブロック図である。
ＤＰ３Ｔの高周波スイッチ回路１２０により第１受信経路と第１アンテナＡＮＴ１との接続／切断、第２受信経路と第２アンテナＡＮＴ２との接続／切断を行なうとともに、送信信号の経路と、第１アンテナＡＮＴ１及び第２アンテナＡＮＴ２との間の接続／切断を切替え、送信タイバーシチが可能な構成としている。
【００４８】
高周波スイッチ回路１２０の一つのポートと接続する第１受信経路には、第１バンドパスフィルタ回路１２１と、低雑音増幅器１２５と、第２バンドパスフィルタ回路１２３と、第１バラン回路１２７とでなる第１受信回路を備える。
他のポートと接続する第２受信経路には、第３バンドパスフィルタ回路１２２と、低雑音増幅器１２６と、第４バンドパスフィルタ回路１２４と、第２バラン回路１２８とでなる第２受信回路を備える。各受信回路に用いられるバラン回路は平衡信号を不平衡信号へ変換するものである。各受信回路においては、バンドパスフィルタ回路のどちらか、バルン回路を用いないで構成する場合もある。
更に他のポートと接続する送信経路には平衡型増幅器が接続される。
【００４９】
図１０は高周波回路部を多層基板に構成したモジュールの外観斜視図である。
高周波スイッチ回路１２０、高周波増幅器、低雑音増幅器１２５、１２６を構成するそれぞれの半導体素子や、ＤＣカットコンデンサや整合回路など一部の回路素子等のチップ部品が、多層基板２００上に実装され、ボンディングワイヤＢＷ等の接続手段で適宜接続された後、樹脂２１０で封止されてモジュールとしている。
【００５０】
図１１に多層基板の裏面における端子電極の配置を示す。モジュールの底面には複数の端子電極が形成されている。下面中央の領域にはビアホールを通じて内部グランド電極と繋がる外部グランド電極１２が設けられ、安定したグランド電位を与えるとともに、回路基板との接続強度を向上している。
各端子電極は、外部グランド電極１２の周囲であって各側面側に形成されており、第１側面側にはグランド端子Ｇ、第１アンテナ端子ＡＮＴ１、第２アンテナ端子ＡＮＴ２、電源端子Ｖが形成されている。第１側面と時計回転方向に隣り合う第２側面側には、電源端子Ｖ、グランド端子Ｇが形成され、第１側面と対向する図上側の第３側面側にはグランド端子Ｇ、送信端子Ｔｘ１、第１受信端子（平衡端子）Ｒｘ１＋，Ｒｘ１−、第２受信端子（平衡端子）Ｒｘ２＋，Ｒｘ２−が形成されている。第３側面と隣り合う第４側面側には、電源端子Ｖ、グランド端子Ｇが形成されている。
電源端子Ｖには、高周波スイッチ回路、高周波増幅器、低雑音増幅器を動作させる為に電圧が与えられるが、図においては区別せずに示している。
【００５１】
図１２は多層基板における各回路の配置を説明する為の図である。
多層基板２００はシールド（図中一点鎖線で示す）によって平面を複数の領域に分割されており、第３側面側に第１バラン回路１２７、第２バラン回路１２８が配置され、第２側面側に第２受信回路の第３、第４バンドパスフィルタ回路１２２、１２４が配置され、第４側面側に第１受信回路の第１、第２バンドパスフィルタ回路１２１、１２３が配置され、第１受信回路と第２受信回路とに挟まれた領域に、送信回路を構成する第１、第２ハイブリッド回路２０、２１、第１、第２ローパスフィルタ回路３０、３１が配置される。
第１側面側から第３側面側に向かって、図９の回路ブロックの順に各回路が配置される。このような配置構成によって、回路間の接続を短く出来て、信号損失を低減することが出来る。
【００５２】
図１３に平衡型増幅器の他の態様を示す。この平衡型増幅器は一対の増幅器１５、１６と一対のローパスフィルタ回路３０、３１との間の経路に、それぞれ整合回路３５、３６を配置する点が図３に示したものと相違する。他の構成や動作は図３の平衡型増幅器と同じなので説明を省略する。
【００５３】
このような平衡型増幅器を用いて構成されるモジュールについて説明する。
図１４はモジュールの上面を示す平面図であり、図１５は内部構成を示す分解斜視図である。 図１６は多層基板における各回路の配置を説明する為の図である。
このモジュールに用いられる多層基板２００は１８層で形成されるが、一部の層を省略して上面側からの絶縁体層Ｓ１〜Ｓ６の６層についてのみ示している。
積層基板２００は内部グランド電極１１ａ、１１ｂ、１１ｃによって積層方向に電磁気的に分割されるとともに、ビアホール群で形成されたシールドで平面領域が複数に分割されている。各分割領域には、第１受信回路、第２受信回路、送信回路を構成する第１、第２ハイブリッド回路２０、２１や、整合回路３５，３６や、第１、第２ローパスフィルタ回路３０、３１や、第１〜第４バンドパスフィルタ回路１２１、１２２、１２３、１２４、第１、第２バラン回路１２７、１２８を構成する導体パターンが配置される。
整合回路３５、３６を有する平衡型増幅器を含むモジュールにおいては、整合回路３５、３６を第１ハイブリッド回路２０が形成された領域と第２ハイブリッド回路２１が形成された領域の間に設けている。第１、第２ローパスフィルタ回路３０、３１は第２ハイブリッド回路２１を挟んで位置する領域に設けた。他の回路の配置は、図１２で示した回路配置と同様である。
【００５４】
この場合もまた、第１受信回路と第２受信回路とに挟まれた領域に送信回路の大部分が配置される構成である。多層基板２００の上面には、第１受信回路と第２受信回路と重なる位置に低雑音増幅器用半導体素子６７ａ、６７ｂは配置される。また、高周波スイッチ回路１２０を構成するスイッチ回路用半導体素子６６ａ、６６ｂが第１側面側に実装される。スイッチ回路用半導体素子６６ａ、６６ｂはＳＰＤＴスイッチであって、各スイッチの一つのポートを平衡型増幅器１４と接続する様にしている。
このような配置構成によってもまた、回路間の接続を短く出来て、信号損失を低減することが出きる。
【符号の説明】
【００５５】
１０ モジュール
１４ 平衡型増幅器
１５ 第１増幅器
１６ 第２増幅器
２０ 第１ハイブリッド回路
２１ 第２ハイブリッド回路
３０ 第１ローパスフィルタ回路
３１ 第２ローパスフィルタ回路
３５、３６ 整合回路
６５ ビアホール
１２１ 第１バンドパスフィルタ回路
１２２ 第３バンドパスフィルタ回路
１２３ 第２バンドパスフィルタ回路
１２４ 第４バンドパスフィルタ回路
１２７ 第１バラン回路
１２８ 第２バラン回路
【技術分野】
【０００１】
本発明は、一対の単位増幅器を並列動作させる平衡型増幅器を多層基板に構成したモジュールに関する。
【背景技術】
【０００２】
無線通信サービスを提供する上で、通信設備の設置や整備のためのコストを削減することは常に課題としてある。その一つの解決手法として、固定局と移動局との通信距離を長くして、一つの固定局が担うエリアを広く構成して基地局数を削減することが提案されている。固定局は例えば基地局であり、移動局は携帯電話等の無線通信装置である。
【０００３】
通信距離を長くする為には各局の送信出力電力を高めることが求められるが、単純に出力を高めると対応可能な周波数帯域を狭めてしまうことや、トランジスタの段数を増加させることが必要であり、小電力で動作し、小型の部品で構成される携帯電話等においては、単純に送信出力電力を高めることは容易では無い。この為、平衡型増幅器を用いて高周波信号の出力電力を高めることが行なわれて来た。
【０００４】
図１７は平衡型増幅器の等価回路である。平衡型増幅器の基本構成は、ハイブリッド回路１３１，１３２と、その間に配置された一対の単位増幅器１３３，１３４からなり、出力電力を高める方法として良く知られている。
第１及び第２ハイブリッド回路１３１、１３２のポートＰｉｎ２、Ｐｏｕｔ１に終端抵抗を接続する場合、ポートＰｉｎ１に入力した高周波信号は、第１ハイブリッド回路１３１を経て９０度の位相差を有する高周波信号に２分配されて、それぞれ第１増幅器１３３と第２増幅器１３４に入力する。第１及び第２増幅器１３３、１３４で増幅された高周波信号は、第２ハイブリッド回路１３２に入力して同相の高周波信号に合成されてポートＰｏｕｔ２より出力される。出力電力は第１増幅器１３３及び第２増幅器１３４から出力される信号のほぼ２倍となる。
【０００５】
第１ハイブリッド回路１３１に接続された終端抵抗によって第１及び第２増幅器１３３、１３４の入力側からの反射波を吸収する。なお理想的には終端抵抗が接続されるポートには電圧は現れない。
また、第２ハイブリッド回路１３２に接続された終端抵抗は、ポートＰｏｕｔ２へ入力する反射波を吸収し、第１及び第２増幅器１３３、１３４の位相や出力電力のばらつきによって生じる合成損失となる電力成分を吸収する。理想的には終端抵抗が接続されるポートにもまた電圧は現れない。
【０００６】
特許文献１にはハイブリッド回路として３ｄＢランゲカプラと呼ばれる分布結合型方向性結合器を用いた平衡型増幅器が開示されている。図１８に平衡型増幅器の外観を斜視図として示す。また図１９に平衡型増幅器に用いる誘電体基板の断面図を示す。
この平衡型増幅器は、筐体３０１に取り付けられた誘電体基板３０８の上面に、金属膜で２つの方向性結合器１３１、１３２と、増幅器を取り付ける金属膜３１０を設けて、金属膜３１０に複数の増幅器１３３、１３４を搭載したものである。誘電体基板３０８の裏面側は金属膜３０９で被覆され、上面の増幅器用金属膜３１０と貫通孔３１１を介して電気的に接続する。この様な構成によって、従来よりも構造を簡単にするとともに小型化を図っている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭６０−１６３５１４号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
平衡型増幅器は最小の構成であっても２つのハイブリッド回路と増幅器が必要であり、小型化を考える上では、これ等を如何に限られた空間のかなで構成するのかが課題となる。特許文献１に開示された平衡型増幅器は、増幅器と方向性結合器とを平面的に配置して構成されるものであり、無線通信装置の小型化に伴う更なる小型化の要求を満足するには限界があった。
また小型化に際しては、当然に平衡型増幅器としての性能を損なわないことも併せて求められるが、従来の平衡型増幅器ではハイブリッド回路が誘電体基板の表面に形成されており、隣接する他の回路との干渉やノイズの流入が生じやすいといった問題もある。
更に平衡型増幅器をフィルタ回路等とともに複合して、無線通信装置の高周波回路部の構成を小型かつ簡単にすることも要求されているが、従来それらを解決し得る提案はなされていなかった。
そこで本発明では、平衡型増幅器の性能を損なわず、小型のモジュールを提供することを目的とし、また他の回路機能とともに複合して無線通信装置の高周波回路部を構成可能なモジュールを提供することも目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、絶縁体層と導体パターンとを含む多層基板に、一対の増幅器の入力側に第１ハイブリッド回路と出力側に第２ハイブリッド回路を有する平衡型増幅器を構成したモジュールであって、前記多層基板は、その内部に第１ハイブリッド回路と第２ハイブリッド回路とを構成する導体パターンを備えるとともに、上面に前記平衡型増幅器の増幅器用半導体素子を搭載する実装電極と、下面に外部グランド電極と、上面側の内層に第１グランド電極と、下面側の内層に第２グランド電極とを備え、更に、少なくとも前記第１グランド電極と前記第２グランド電極とを接続するように積層方向に連なる複数のビアホールでなるビアホール群を縦列して構成されたシールドによって、前記第１ハイブリッド回路と前記第２ハイブリッド回路とを区画したことを特徴とするモジュールである。
なお上面側とは多層基板の厚みの１／２を中央とし、中央から実装電極までを言い、また下面側とは前記中央から外部グランド電極までの間を言う。
【００１０】
この発明においては、前記第１ハイブリッド回路を構成する導体パターンが前記実装電極の下部に位置する領域に配置されるのが好ましい。ハイブリッド回路と増幅器用半導体素子とを重ねて配置するので、平面的な広がりを抑えてモジュールの小型化が実現できる。ハイブリッド回路と増幅器用半導体素子との間にはグランド電極が設けられており、相互の電磁気的な干渉は大きく低減される。
【００１１】
また、シールドを増幅器用半導体素子が搭載される実装電極と外部グランド電極とにビアホールを介して接続するのが好ましい。前記実装電極がシールドを介して外部グランド電極と接続されることで、第１グランド電極と第２グランド電極とともに安定したグランド電位となる。またシールドをサーマルビアとすることが出来るので、増幅器用半導体素子による発熱を実装基板に逃がすことも阻害しない。
シールドと実装電極との間、シールドと外部グランド電極との間の接続を担うビアホールは、シールドを構成するビアホールと積層方向に重なるように形成するのが好ましい。この場合、それらは一体としてシールドを構成する。
【００１２】
前記シールドを複数設けて、第１グランド電極と第２グランド電極との間を少なくとも３つ以上の領域に区画するのも好ましい。
平衡型増幅器の一対の増幅器と第２ハイブリッド回路との間の経路のそれぞれにフィルタ回路又は整合回路が接続される場合、前記フィルタ回路又は整合回路を多層基板の内部に形成した導体パターンで構成し、前記シールドとして、フィルタ回路又は整合回路と第１ハイブリッド回路との間には第１シールドを配置し、第２ハイブリッド回路との間には第２シールドを配置する。更に、各フィルタ回路又は整合回路を隣り合わせて配置し、その間に第３シールドを配置するのも好ましい。
前記多層基板の内部には、平衡型増幅器の他に、それに接続されるバラン回路や、他の信号経路を構成するフィルタ回路等が導体パターンで形成される場合がある。この場合にも隣り合う回路との間に第４シールドを設けるのも好ましい。
【００１３】
平衡型増幅器においては、各信号経路を通過する信号の位相のずれによって損失を生じる場合がある。このような位相ずれは回路素子に寄生するリアクタンス成分等の影響が大きい。本発明では、シールドと第１グランド電極及び第２グランド電極によって電磁気的な干渉を防ぐことが出来てリアクタンス成分が付加するのを防ぐことが出来る。
【００１４】
第２の発明は、第１ハイブリッド回路と第２ハイブリッド回路との間に一対の増幅器を有する平衡型増幅器を含む送信回路と、第１バンドパスフィルタ回路と第２バンドパスフィルタ回路との間に第１低雑音増幅器を有する第１受信回路と、第３バンドパスフィルタ回路と第４バンドパスフィルタ回路との間に第２低雑音増幅器を有する第２受信回路とを絶縁体層と導体パターンとを含む多層基板に形成したことを特徴とするモジュールである。
【００１５】
第２の発明においては、前記多層基板の内部に導体パターンで第１及び第２ハイブリッド回路と、第１〜第４バンドパスフィルタ回路が形成され、前記多層基板の上面に一対の増幅器と、第１及び第２低雑音増幅器とが搭載されるのが好ましい。
【００１６】
前記多層基板の内部は、第１及び第２ハイブリッド回路が形成された第１領域と、第１及び第２バンドパスフィルタ回路が形成された第２領域と、第３及び第４バンドパスフィルタ回路が形成された第３領域とに分かれ、第１領域は第２領域と第３領域に挟まれて位置する構成とするのが好ましい。
【００１７】
また第２の発明においても、前記各領域に形成された各回路の間には、積層方向に連なるビアホールでなるビアホール群を縦列して構成されたシールドを有するのが好ましい。
【００１８】
本発明においては前記第１ハイブリッド回路と前記第２ハイブリッド回路とを９０度ハイブリッドカップラで構成するのが好ましい。各９０度ハイブリッドカップラは対向配置された２つの結合線路を構成する導体パターンを有し、一方の結合線路用の導体パターンは他方の結合線路用の導体パターンと異なる層に形成する。
各結合線路の導体パターンは、複数ターンに巻回されたスパイラルラインとして構成するのが小型化をする上でより好ましい。増幅器用半導体素子等との接続は、各結合線路とは異なる層に形成された接続線路を介して行なうが、前記接続線路を構成する導体パターンの長さを適宜設定することで、ハイブリッド回路の位相を好適な状態とすることも出来る。
【発明の効果】
【００１９】
本発明のモジュールによれば、平衡型増幅器の性能を損なわず、小型のモジュールを提供することが出来、また、バンドパスフィルタやバラン等の他の回路機能とともに複合して無線通信装置の高周波回路部を構成可能なモジュールを提供することが出来る。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例によるモジュールの上面を示す平面図である。
【図２】本発明の一実施例によるモジュールの内部構造を示す断面図である。
【図３】本発明の一実施例によるモジュールに構成される平衡型増幅器の回路ブロック図である。
【図４】本発明の一実施例によるモジュールの内部構造の一部を示す分解斜視図である。
【図５】本発明の一実施例によるモジュールの内部構造の他の一部を示す分解斜視図である。
【図６】本発明の一実施例によるモジュールの内部構造の他の一部を示す分解斜視図である。
【図７】本発明の一実施例によるモジュールのシールドを構成するビアホールの配置を説明する為の図である。
【図８】本発明の一実施例によるモジュールの内部構造において、各回路間をシールドする構成を説明する為の図である。
【図９】本発明の他の実施例によるモジュールの回路構成を示す回路ブロック図である。
【図１０】本発明の他の実施例によるモジュールの外観斜視図である。
【図１１】本発明の他の実施例によるモジュールの端子電極の配置を示す平面図である。
【図１２】本発明の他の実施例によるモジュールにおける多層基板内の回路配置を説明する為の図である。
【図１３】本発明の他の実施例によるモジュールに用いる平衡型増幅器の回路ブロック図である。
【図１４】本発明の他の実施例によるモジュールの上面を示す平面図である。
【図１５】本発明の他の実施例によるモジュールにおける多層基板内の回路配置を説明する為の分解斜視図である。
【図１６】本発明の他の実施例によるモジュールにおける多層基板内の回路配置を説明する為の図である。
【図１７】平衡型増幅器の構成を示す回路ブロック図である。
【図１８】従来の平衡型増幅器の構成を示す外観斜視図である。
【図１９】従来の平衡型増幅器に用いられる誘電体基板の断面図である。
【発明を実施するための形態】
【００２１】
図１〜図５を基に本発明のモジュールを説明する。図１は平衡型増幅器を多層基板に構成したモジュールを上面側から見た平面図であり、図２はその内部構成を説明するための断面図である。図３はモジュールに構成した平衡型増幅器の構成を示す回路ブロック図ある。図４〜６はモジュールに用いる多層基板の内部構造を層に分け示した分解斜視図である。
【００２２】
本発明のモジュールに構成される平衡型増幅器の回路ブロックを図３に示す。この平衡型増幅器１４は、図１７で示したものと一対の増幅器１５，１６と第２ハイブリッド回路２１との間に、ローパスフィルタ回路３０，３１を備える点が異なるが、基本的な構成は同じである。他の構成は同じあり、動作・機能もまた同様なので説明を省略する。なお、第１、第２ハイブリッド回路２０，２１を９０度ハイブリッドカップラとして示している。
【００２３】
図１及び図２に示す様に、モジュールは絶縁体層と導体パターンとを含む多層基板２００と、その面上に搭載された増幅器用半導体素子６０ａ、６０ｂやチップ部品９０とを基本的な構成とする。増幅器用半導体素子６０ａ、６０ｂは多層基板２００に形成された実装電極９ａ、９ｂに搭載されるとともに、ボンディング端子電極と金ワイヤＢＷにてワイヤボンディングにて接続され、樹脂２１０で封止されている。
【００２４】
絶縁体層としては、誘電体セラミックス、樹脂、樹脂とセラミックとの複合材を用いることが可能である。多層基板は公知の工法を用いて作製し得るものであり、例えば誘電体セラミックスを用いる場合にはＬＴＣＣ（低温同時焼成セラミック）技術や、ＨＴＣＣ（高温同時焼成セラミック）技術により、樹脂等ではビルドアップ技術による。
ＬＴＣＣ技術であれば、多層基板２００は、例えば絶縁体層として、１０００℃以下の低温で焼結可能なセラミック誘電体からなり、ＡｇやＣｕ等の導電ペーストを印刷して所定の導体パターンを形成した厚さ１０〜２００μｍの複数のセラミックグリーンシートを用い、これを積層し、一体的に焼結することにより形成することができる。
低温で焼結可能なセラミック誘電体としては、例えばＡｌ，Ｓｉ及びＳｒを主成分として、Ｔｉ，Ｂｉ，Ｃｕ，Ｍｎ，Ｎａ，Ｋ等を副成分とするセラミックス、Ａｌ，Ｍｇ，Ｓｉ及びＧｄを含むセラミックス、Ａｌ，Ｓｉ，Ｚｒ及びＭｇを含むセラミックスが挙げられる。
【００２５】
多層基板２００の下面には、その中央部を含む領域を広く覆う導体パターンで外部グランド電極１２が形成されている。外部グランド電極１２の周囲には、回路基板に実装するための端子電極９５が形成されている。
端子電極９５は増幅器を動作させる為の電源ポートや、信号を入力する入力ポート、増幅された信号を出力する出力ポート、またグランドポート等としての電気的機能も有する。本実施態様では、下面の端子電極をＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）としているが、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等も採用することが出来るし、多層基板の側面に端子電極を設けた端子構造であっても良い。
【００２６】
多層基板２００の上面側の内層に第１グランド電極１１ａが形成され、下面側の内層に第２グランド電極１１ｂ、第３グランド電極１１ｃが形成されている。なお、第１〜第３グランド電極１１ａ、１１ｂ、１１ｃを総じて内部グランド電極と呼ぶ場合がある。ここでは３つのグランド電極を内部グランド電極とする構成を示したが、内部グランド電極の最小の構成は、上面側と下面側のそれぞれにグランド電極を配置する２つのグランド電極を設けるものである。また異なる層に設けられた４つ以上のグランド電極で構成する場合もある。
増幅器用半導体素子６０ａ、６０ｂ用の実装電極９ａ、９ｂは、第１グランド電極１１ａと複数のビアホール６５で接続される。また外部グランド電極１２は第３グランド電極１１ｃと複数のビアホール６５で接続される、更に第３グランド電極１１ｃはビアホールでグランドポートとして機能する端子電極９５とも接続する。
【００２７】
内部グランド電極１１ａ、１１ｂ、１１ｃは、絶縁体層の表面のほぼ全面を覆う導体パターンで形成されている。このような構成は、小型のモジュールであってもグランド電極の形成面積を確保して安定したグランド電位を得るとともに、他の回路等との干渉を防ぐためのものであるが、それらの効果が得られるのであれば、形成面積の大小や形状等の変更が可能であって、本実施態様に限定されるものでは無い。また、信号経路の層間の接続を担うビアホールの周囲や、各領域に配置されるキャパシタンスを構成する導体パターン等との間で無用な寄生容量が生じる部分では、導体パターンが除かれて形成される場合もある。
【００２８】
多層基板の上面に実装される素子や部品等、また下面側の実装基板に形成された配線等との干渉を受けないように、内部グランド電極１１ａ、１１ｂの間に第１ハイブリッド回路２１、第２ハイブリッド回路２２等を構成する導体パターンが配置される。
【００２９】
多層基板２００の内部において、第１ハイブリッド回路２１、第２ハイブリッド回路２２等は、多層基板２００に設けられたシールド７５によって区画される。
前記シールド７５は、積層方向に連なる複数のビアホール６５で構成され、内部グランド電極間を電気的に接続するビアホール群を、線状に、あるいは面状に複数縦列して構成される。
シールド７５は多層基板２００の内部を複数の平面領域に画定し、区画された異なる領域には、第１、第２ハイブリッド回路２０，２１を構成する電極パターンや、第１、第２ローパスフィルタ回路３０，３１を構成する電極パターンが配置される。
【００３０】
シールド７５は増幅器用半導体素子６０ａ、６０ｂから発生する熱を回路基板に放熱するためのサーマルビアとしても利用することが出来る。図１に示す様に、増幅器用半導体素子６０ａ、６０ｂを実装するための実装電極９ａ、９ｂには、そのほぼ一面にビアホール６５（図中丸で示す）が設けられている。なお、ここでは封止樹脂を透過するとともに、増幅器用半導体素子６０ａ、６０ｂを破線で、ボンディングワイヤＢＷを点線で示して、その下側の実装電極９ａ、９ｂを透過して示している。
前記ビアホール６５の内、他のビアホールよりも密に配置され、格子状に配置されたものを黒丸として示すが、その一部は、他の層に形成されたビアホール群と積層方向に重なるように配置されてシールド７５を構成する。
【００３１】
実装電極９ａ、９ｂの下部に位置するシールド７５は、多層基板の上面から下面にまで至るものであり、実装電極９ａ、９ｂと内部グランド電極１１ａ、１１ｂ、１１ｃと外部グランド電極１２とを接続する。
増幅器用半導体素子６０ａ、６０ｂの信号出力側は他の部位よりも相対的に発熱を生じ易いが、信号出力側の下部の領域にあるシールド７５がサーマルビア７０として機能するので、回路基板への放熱効果を増すことになる。また遮蔽と放熱の２つの機能を持たせることで、サーマルビアを別途設ける場合よりもモジュールを小型に構成することが出来る。更に、増幅器用半導体素子６０ａ、６０ｂの下部の領域を使ってハイブリッド回路を構成することが出来、より一層の小型化を図ることが出来る。
【００３２】
一般にビアホールは電気的接続や放熱に利用され、その中には金属導体が充填されている。金属導体は密に充填された状態が好ましいが、機能を阻害しない範囲であれば中空部分を有していても構わない。
またシールド７５を構成する、積層方向に隣り合うビアホール同士は、積層方向に少なくとも一部が重なる配置が望ましいが、隣り合うビアホール同士が導体パターンによって、電気的、更には熱的な接続（サーマルビアとして用いる場合）が確保されていて、その機能が損なわれなければ、ビアホール同士が幾らかずれて配置されていても構わない。
【００３３】
多層基板内に形成された各回路の構成する導体パターンとその接続関係を説明する。図４〜図６は多層基板の内部構造を示す分解斜視図である。
多層基板２００は１８層で形成されるが、ここでは最上層となる層Ｓ１とその下層の層Ｓ２の間にあり、多層基板の上面の実装電極やボンディング端子電極と、多層基板内の回路との接続線路等が形成された層や、層Ｓ９と多層基板の下面との間にあり、下面の端子電極と多層基板内の回路との接続線路等が形成された層や、ローパスフィルタ回路の導体パターンが構成された一部の層等を省略し、発明を特定するのに必要な絶縁体層Ｓ１〜Ｓ９の９層についてのみ示している。
【００３４】
図４に層Ｓ１〜層Ｓ３の斜視図を示す。
層Ｓ１は多層基板の上面を構成するが、その面上には増幅器用半導体素子を搭載する為の実装電極９ａ、９ｂや、ボンディング端子電極Ｐｄａ１、Ｐｄａ２ 、Ｐｄｂ１、Ｐｄｂ２や、増幅器用半導体素子への電源供給経路に設けられたチョーク回路を構成する抵抗や、ＤＣカットコンデンサ等のチップ素子を実装するための電極が形成されている。
層Ｓ２には略一面に第１グランド電極１１ａが形成され、シールドを構成するビアホール（図中黒丸で示す）や層間接続の為のビアホール（図中白丸で示す）が形成されている。これらビアホールは他の層にも形成される。
層Ｓ３にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンと接続する接続線路ＬＬｃ３、ＬＬｃ４と、第２ハイブリッド回路２１を構成する導体パターンと接続する接続線路ＬＬｄ３、ＬＬｄ４が形成されている。
【００３５】
図５に層Ｓ４〜層Ｓ６の斜視図を示す。
層Ｓ４にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンＬｃ２と、第２ハイブリッド回路２１を構成する導体パターンＬｃ４と、増幅器への制御電圧を与える経路となる導体パターンが形成されている。
層Ｓ５にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンＬｃ１と、第２ハイブリッド回路２１を構成する導体パターンＬｃ３と、増幅器への制御電圧を与える経路となる導体パターンと、第１ローパスフィルタ回路３０の導体パターンＬｐ１と、第２ローパスフィルタ回路３１の導体パターンＬｐ３とが形成されている。
層Ｓ６にはシールドを構成するビアホールで区画された領域に、第１ハイブリッド回路２０の導体パターンと接続する接続線路ＬＬｃ１、ＬＬｃ２と、第２ハイブリッド回路２１を構成する導体パターンと接続する接続線路ＬＬｄ１、ＬＬｄ２と、増幅器への制御電圧を与える経路となる導体パターンと、第１ローパスフィルタ回路３０の導体パターンＬｐ２と、第２ローパスフィルタ回路３１の導体パターンＬｐ４とが形成されている。
【００３６】
ここで示した各ハイブリッド回路は、それぞれ４つのポートを備えた９０度ハイブリッドカップラであり、１／４波長に相当する長さの導体パターンＬｃ１、Ｌｃ２が絶縁体層を介して対向配置して構成される。ここでは、小面積で形成するように複数ターンに巻回されているが、つづら折れ状に形成しても良い。導体パターンＬｃ１、Ｌｃ２は結合線路として機能し、対向する間隔や面積で結合度を調整するが、導体パターンＬｃ１、Ｌｃ２の実効長は層Ｓ３ 、層Ｓ６の接続線路ＬＬｃ１〜ＬＬｃ４と、接続線路ＬＬｄ１〜ＬＬｄ４によって調整することが出来る。
各結合線路は所定の特性インピーダンス（例えば５０Ω）の分布定数線路として形成される。なお、ここで１／４波長に相当する長さとは、ポート間の実長さが１／４波長である場合のほかに、波長短縮されて等価的に１／４波長である場合も含み、ハイブリッドカップラとして機能する長さを言う。
【００３７】
図６に層Ｓ７〜層Ｓ９の斜視図を示す。
層Ｓ７と層Ｓ９には略一面に第２グランド電極１１ｂ、第３グランド電極１１ｃが形成され、その間に位置する層Ｓ８には第１ローパスフィルタ回路３０の導体パターンＣｐ１，Ｃｐ２と、第２ローパスフィルタ回路３１の導体パターンＣｐ３，Ｃｐ４とが形成されている。各ローパスフィルタ回路の導体パターンＬｐ１〜Ｌｐ４はインダクタを構成し、導体パターンＣｐ１〜Ｃｐ４はキャパシタを構成して、それぞれπ型ローパスフィルタを構成する。
【００３８】
次に各導体パターンの接続関係を説明する。Ｐｉｎ１に対応する多層基板の下面に設けられた端子電極は、層Ｓ６〜層Ｓ９に形成されたビアホールｈ１を介して層Ｓ６に形成された接続線路ＬＬｃ１と接続する。接続線路ＬＬｃ１は層Ｓ５に形成されたビアホールｈ２により第１ハイブリッド回路２０の導体パターンＬｃ１と接続する。導体パターンＬｃ１は層Ｓ３、層Ｓ４に形成されたビアホールｈ３を通じて層Ｓ３に形成された接続線路ＬＬｃ４と接続する。接続線路ＬＬｃ４は層Ｓ１、層Ｓ２に形成されたビアホールｈ４を介して層Ｓ１に形成されたボンディング端子電極Ｐｄａ２と接続する。ボンディング端子電極Ｐｄａ２はボンディングワイヤにより増幅器用半導体素子６０ｂの入力ポートと接続される。
【００３９】
ボンディングワイヤにより増幅器用半導体素子６０ｂの出力ポートはボンディング端子電極Ｐｄｂ２と接続される。ボンディング端子電極Ｐｄｂ２は、層Ｓ１〜層Ｓ９に形成されたｈ９を介して層Ｓ５に形成された第２ローパスフィルタ回路３１の導体パターンＬｐ３、層８に形成された第２ローパスフィルタ回路３１の導体パターンＣｐ３と接続する。層Ｓ９に形成されたビアホールｈ９は更に下層に形成された第２ローパスフィルタ回路３１の導体パターンと接続するが、図示を省略している。この構成は後述するビアホールｈ１１、ｈ１６、ｈ１８の場合も同様である。
【００４０】
層Ｓ５に形成された第２ローパスフィルタ回路３１の導体パターンＬｐ３は、層Ｓ５に形成されビアホールｈ１０を介して層Ｓ６に形成された第２ローパスフィルタ回路３１の導体パターンＬｐ４と接続する。導体パターンＬｐ４は層Ｓ１〜層Ｓ９に形成されたビアホールｈ１１を介して、層Ｓ８に形成された第２ローパスフィルタ回路３１の導体パターンＣｐ４と、層Ｓ１に形成された実装電極Ｐｄｄ２と接続する。
【００４１】
実装電極Ｐｄｄ２と実装電極Ｐｄｄ１との間はＤＣカットコンデンサとなるチップ部品９０が実装されて接続される。実装電極Ｐｄｄ１は層Ｓ１〜層Ｓ５に形成されたビアホールｈ１２を介して、層Ｓ６に形成された接続線路ＬＬｄ２と接続する。接続線路ＬＬｄ２は層Ｓ４、層Ｓ５に形成されたビアホールｈ１３を介して、第２ハイブリッド回路の導体パターンＬｃ４と接続する。導体パターンＬｃ４は層Ｓ３に形成されたビアホールｈ１４を介して層Ｓ３に形成された接続線路ＬＬｄ３と接続する。接続線路ＬＬｄ３は層Ｓ３〜層Ｓ９に形成されたビアホールｈ１５を介してＰｏｕｔ１となる多層基板の下面に設けられた端子電極と接続される。
【００４２】
Ｐｉｎ２に対応する多層基板の下面に設けられた端子電極は、層Ｓ６〜層Ｓ９に形成されたビアホールｈ５を介して層Ｓ６に形成された接続線路ＬＬｃ２と接続する。接続線路ＬＬｃ２は層Ｓ４、層Ｓ５に形成されたビアホールｈ６により第１ハイブリッド回路２０の導体パターンＬｃ２と接続する。導体パターンＬｃ２は層Ｓ３に形成されたビアホールｈ７を通じて層Ｓ３に形成された接続線路ＬＬｃ３と接続する。接続線路ＬＬｃ３は層Ｓ１、層Ｓ２に形成されたビアホールｈ８を介して層Ｓ１に形成されたボンディング端子電極Ｐｄａ１と接続する。ボンディング端子電極Ｐｄａ１はボンディングワイヤにより増幅器用半導体素子６０ａの入力ポートと接続される。
【００４３】
ボンディングワイヤにより増幅器用半導体素子６０ａの出力ポートはボンディング端子電極Ｐｄｂ１と接続される。ボンディング端子電極Ｐｄｂ１は、層Ｓ１〜層Ｓ９に形成されたｈ１６を介して層Ｓ５に形成された第１ローパスフィルタ回路３０の導体パターンＬｐ１、層Ｓ８に形成された第１ローパスフィルタ回路３０の導体パターンＣｐ１と接続する。
【００４４】
層Ｓ５に形成された第１ローパスフィルタ回路３０の導体パターンＬｐ１は、層Ｓ５に形成されビアホールｈ１７を介して層Ｓ６に形成された第１ローパスフィルタ回路３０の導体パターンＬｐ２と接続する。導体パターンＬｐ２は層Ｓ１〜層Ｓ９に形成されたビアホールｈ１８を介して、層Ｓ８に形成された第１ローパスフィルタ回路３０の導体パターンＣｐ２と、層Ｓ１に形成された実装電極Ｐｄｃ１と接続する。
【００４５】
実装電極Ｐｄｃ１と実装電極Ｐｄｃ２との間はＤＣカットコンデンサとなるチップ部品９０が実装されて接続される。実装電極Ｐｄｃ２は層Ｓ１〜層Ｓ５に形成されたビアホールｈ１９を介して、層Ｓ６に形成された接続線路ＬＬｄ１と接続する。接続線路ＬＬｄ１は層Ｓ５に形成されたビアホールｈ２０を介して、第２ハイブリッド回路の導体パターンＬｃ３と接続する。導体パターンＬｃ３は層Ｓ３、層Ｓ４に形成されたビアホールｈ２１を介して層Ｓ３に形成された接続線路ＬＬｄ４と接続する。接続線路ＬＬｄ４は層Ｓ３〜層Ｓ９に形成されたビアホールｈ２２を介してＰｏｕｔ２となる多層基板の下面に設けられた端子電極と接続される。
【００４６】
図７は層Ｓ３の平面図である。黒丸で示したビアホール群で形成されたシールド７５によって、領域α、領域β、領域γ１、領域γ２に区画される。図８は多層基板２００の内部に構成された回路の配置を示す図である。区画された領域αには第１ハイブリッド回路２０を構成する導体パターンが形成され、領域βには第２ハイブリッド回路２１を構成する導体パターンが形成され、領域γ１には第１ローパスフィルタ回路３０を構成する導体パターンが形成され、領域γ２には第２ローパスフィルタ回路３１を構成する導体パターンが形成され、ビアホール群で構成されたシールドＳＨで囲まれた領域に配置されて、回路間の電磁気的な干渉を減じている。
【００４７】
図９は無線通信装置の高周波回路部の構成を示す回路ブロック図である。
ＤＰ３Ｔの高周波スイッチ回路１２０により第１受信経路と第１アンテナＡＮＴ１との接続／切断、第２受信経路と第２アンテナＡＮＴ２との接続／切断を行なうとともに、送信信号の経路と、第１アンテナＡＮＴ１及び第２アンテナＡＮＴ２との間の接続／切断を切替え、送信タイバーシチが可能な構成としている。
【００４８】
高周波スイッチ回路１２０の一つのポートと接続する第１受信経路には、第１バンドパスフィルタ回路１２１と、低雑音増幅器１２５と、第２バンドパスフィルタ回路１２３と、第１バラン回路１２７とでなる第１受信回路を備える。
他のポートと接続する第２受信経路には、第３バンドパスフィルタ回路１２２と、低雑音増幅器１２６と、第４バンドパスフィルタ回路１２４と、第２バラン回路１２８とでなる第２受信回路を備える。各受信回路に用いられるバラン回路は平衡信号を不平衡信号へ変換するものである。各受信回路においては、バンドパスフィルタ回路のどちらか、バルン回路を用いないで構成する場合もある。
更に他のポートと接続する送信経路には平衡型増幅器が接続される。
【００４９】
図１０は高周波回路部を多層基板に構成したモジュールの外観斜視図である。
高周波スイッチ回路１２０、高周波増幅器、低雑音増幅器１２５、１２６を構成するそれぞれの半導体素子や、ＤＣカットコンデンサや整合回路など一部の回路素子等のチップ部品が、多層基板２００上に実装され、ボンディングワイヤＢＷ等の接続手段で適宜接続された後、樹脂２１０で封止されてモジュールとしている。
【００５０】
図１１に多層基板の裏面における端子電極の配置を示す。モジュールの底面には複数の端子電極が形成されている。下面中央の領域にはビアホールを通じて内部グランド電極と繋がる外部グランド電極１２が設けられ、安定したグランド電位を与えるとともに、回路基板との接続強度を向上している。
各端子電極は、外部グランド電極１２の周囲であって各側面側に形成されており、第１側面側にはグランド端子Ｇ、第１アンテナ端子ＡＮＴ１、第２アンテナ端子ＡＮＴ２、電源端子Ｖが形成されている。第１側面と時計回転方向に隣り合う第２側面側には、電源端子Ｖ、グランド端子Ｇが形成され、第１側面と対向する図上側の第３側面側にはグランド端子Ｇ、送信端子Ｔｘ１、第１受信端子（平衡端子）Ｒｘ１＋，Ｒｘ１−、第２受信端子（平衡端子）Ｒｘ２＋，Ｒｘ２−が形成されている。第３側面と隣り合う第４側面側には、電源端子Ｖ、グランド端子Ｇが形成されている。
電源端子Ｖには、高周波スイッチ回路、高周波増幅器、低雑音増幅器を動作させる為に電圧が与えられるが、図においては区別せずに示している。
【００５１】
図１２は多層基板における各回路の配置を説明する為の図である。
多層基板２００はシールド（図中一点鎖線で示す）によって平面を複数の領域に分割されており、第３側面側に第１バラン回路１２７、第２バラン回路１２８が配置され、第２側面側に第２受信回路の第３、第４バンドパスフィルタ回路１２２、１２４が配置され、第４側面側に第１受信回路の第１、第２バンドパスフィルタ回路１２１、１２３が配置され、第１受信回路と第２受信回路とに挟まれた領域に、送信回路を構成する第１、第２ハイブリッド回路２０、２１、第１、第２ローパスフィルタ回路３０、３１が配置される。
第１側面側から第３側面側に向かって、図９の回路ブロックの順に各回路が配置される。このような配置構成によって、回路間の接続を短く出来て、信号損失を低減することが出来る。
【００５２】
図１３に平衡型増幅器の他の態様を示す。この平衡型増幅器は一対の増幅器１５、１６と一対のローパスフィルタ回路３０、３１との間の経路に、それぞれ整合回路３５、３６を配置する点が図３に示したものと相違する。他の構成や動作は図３の平衡型増幅器と同じなので説明を省略する。
【００５３】
このような平衡型増幅器を用いて構成されるモジュールについて説明する。
図１４はモジュールの上面を示す平面図であり、図１５は内部構成を示す分解斜視図である。 図１６は多層基板における各回路の配置を説明する為の図である。
このモジュールに用いられる多層基板２００は１８層で形成されるが、一部の層を省略して上面側からの絶縁体層Ｓ１〜Ｓ６の６層についてのみ示している。
積層基板２００は内部グランド電極１１ａ、１１ｂ、１１ｃによって積層方向に電磁気的に分割されるとともに、ビアホール群で形成されたシールドで平面領域が複数に分割されている。各分割領域には、第１受信回路、第２受信回路、送信回路を構成する第１、第２ハイブリッド回路２０、２１や、整合回路３５，３６や、第１、第２ローパスフィルタ回路３０、３１や、第１〜第４バンドパスフィルタ回路１２１、１２２、１２３、１２４、第１、第２バラン回路１２７、１２８を構成する導体パターンが配置される。
整合回路３５、３６を有する平衡型増幅器を含むモジュールにおいては、整合回路３５、３６を第１ハイブリッド回路２０が形成された領域と第２ハイブリッド回路２１が形成された領域の間に設けている。第１、第２ローパスフィルタ回路３０、３１は第２ハイブリッド回路２１を挟んで位置する領域に設けた。他の回路の配置は、図１２で示した回路配置と同様である。
【００５４】
この場合もまた、第１受信回路と第２受信回路とに挟まれた領域に送信回路の大部分が配置される構成である。多層基板２００の上面には、第１受信回路と第２受信回路と重なる位置に低雑音増幅器用半導体素子６７ａ、６７ｂは配置される。また、高周波スイッチ回路１２０を構成するスイッチ回路用半導体素子６６ａ、６６ｂが第１側面側に実装される。スイッチ回路用半導体素子６６ａ、６６ｂはＳＰＤＴスイッチであって、各スイッチの一つのポートを平衡型増幅器１４と接続する様にしている。
このような配置構成によってもまた、回路間の接続を短く出来て、信号損失を低減することが出きる。
【符号の説明】
【００５５】
１０ モジュール
１４ 平衡型増幅器
１５ 第１増幅器
１６ 第２増幅器
２０ 第１ハイブリッド回路
２１ 第２ハイブリッド回路
３０ 第１ローパスフィルタ回路
３１ 第２ローパスフィルタ回路
３５、３６ 整合回路
６５ ビアホール
１２１ 第１バンドパスフィルタ回路
１２２ 第３バンドパスフィルタ回路
１２３ 第２バンドパスフィルタ回路
１２４ 第４バンドパスフィルタ回路
１２７ 第１バラン回路
１２８ 第２バラン回路
【特許請求の範囲】
【請求項１】
絶縁体層と導体パターンとを含む多層基板に、一対の増幅器の入力側に第１ハイブリッド回路を出力側に第２ハイブリッド回路を有する平衡型増幅器を構成したモジュールであって、
前記多層基板は、その内部に第１ハイブリッド回路と第２ハイブリッド回路とを構成する導体パターンを備えるとともに、上面に前記平衡型増幅器の増幅器用半導体素子を搭載する実装電極と、下面に外部グランド電極と、上面側の内層に第１グランド電極と、下面側の内層に第２グランド電極とを備え、
少なくとも前記第１グランド電極と前記第２グランド電極とを接続するように積層方向に連なる複数のビアホールでなるビアホール群を縦列して構成されたシールドによって、前記第１ハイブリッド回路と前記第２ハイブリッド回路とを区画したことを特徴とするモジュール。
【請求項２】
前記第１ハイブリッド回路を構成する導体パターンが前記実装電極の下部に位置する領域に配置されたことを特徴とする請求項１に記載のモジュール。
【請求項３】
前記シールドが前記実装電極と前記外部グランド電極に接続されたことを特徴とする請求項１又は２に記載のモジュール。
【請求項４】
前記シールドが複数設けられており、第１グランド電極と第２グランド電極との間を少なくとも３つ以上の領域に区画することを特徴とする請求項１乃至３のいずれかに記載のモジュール。
【請求項５】
前記一対の増幅器と前記第２ハイブリッド回路との間の経路のそれぞれにフィルタ回路又は整合回路が接続され、
前記フィルタ回路又は整合回路は多層基板の内部に導体パターンで形成され、
前記フィルタ回路又は整合回路と第１ハイブリッド回路との間には第１シールドが配置され、第２ハイブリッド回路との間には第２シールドが配置され、第１領域に第１ハイブリッド回路を配置し、第２領域にフィルタ回路又は整合回路を配置し、第３領域に第２ハイブリッド回路を配置したことを特徴とする請求項４に記載のモジュール。
【請求項６】
各フィルタ回路又は整合回路が並んで配置され、その間に第３シールドが配置されたことを特徴とする請求項５に記載のモジュール。
【請求項７】
前記多層基板の内部に、更に他の回路を構成する導体パターンが形成されており、隣り合う回路との間に第４シールドが設けられたことを特徴とする請求項４乃至６のいずれかに記載のモジュール。
【請求項８】
第１ハイブリッド回路と第２ハイブリッド回路との間に一対の増幅器を有する平衡型増幅器を含む送信回路と、第１バンドパスフィルタ回路と第２バンドパスフィルタ回路との間に第１低雑音増幅器を有する第１受信回路と、第３バンドパスフィルタ回路と第４バンドパスフィルタ回路との間に第２低雑音増幅器を有する第２受信回路とを絶縁体層と導体パターンとを含む多層基板に形成したことを特徴とするモジュール。
【請求項９】
前記多層基板の内部に導体パターンで第１及び第２ハイブリッド回路と、第１〜第４バンドパスフィルタ回路が形成され、前記多層基板の上面に一対の増幅器と、第１及び第２低雑音増幅器とが搭載されたことを特徴とする請求項８に記載のモジュール。
【請求項１０】
前記多層基板の内部が、面方向に第１及び第２ハイブリッド回路が形成された第１領域と、第１及び第２バンドパスフィルタ回路が形成された第２領域と、第３及び第４バンドパスフィルタ回路が形成された第３領域とに分かれ、第１領域は第２領域と第３領域に挟まれて位置することを特徴とする請求項９に記載のモジュール。
【請求項１１】
前記各領域に形成された各回路の間には、積層方向に連なるビアホールでなるビアホール群を縦列して構成されたシールドを有することを特徴とする請求項１０に記載のモジュール。
【請求項１２】
前記第１ハイブリッド回路と前記第２ハイブリッド回路とが９０度ハイブリッドカップラで構成され、各９０度ハイブリッドカップラは対向配置された２つの結合線路を構成する導体パターンを有し、一方の結合線路用の導体パターンは他方の結合線路用の導体パターンと異なる層に形成されたことを特徴とする請求項１乃至１１のいずれかに記載のモジュール。
【請求項１】
絶縁体層と導体パターンとを含む多層基板に、一対の増幅器の入力側に第１ハイブリッド回路を出力側に第２ハイブリッド回路を有する平衡型増幅器を構成したモジュールであって、
前記多層基板は、その内部に第１ハイブリッド回路と第２ハイブリッド回路とを構成する導体パターンを備えるとともに、上面に前記平衡型増幅器の増幅器用半導体素子を搭載する実装電極と、下面に外部グランド電極と、上面側の内層に第１グランド電極と、下面側の内層に第２グランド電極とを備え、
少なくとも前記第１グランド電極と前記第２グランド電極とを接続するように積層方向に連なる複数のビアホールでなるビアホール群を縦列して構成されたシールドによって、前記第１ハイブリッド回路と前記第２ハイブリッド回路とを区画したことを特徴とするモジュール。
【請求項２】
前記第１ハイブリッド回路を構成する導体パターンが前記実装電極の下部に位置する領域に配置されたことを特徴とする請求項１に記載のモジュール。
【請求項３】
前記シールドが前記実装電極と前記外部グランド電極に接続されたことを特徴とする請求項１又は２に記載のモジュール。
【請求項４】
前記シールドが複数設けられており、第１グランド電極と第２グランド電極との間を少なくとも３つ以上の領域に区画することを特徴とする請求項１乃至３のいずれかに記載のモジュール。
【請求項５】
前記一対の増幅器と前記第２ハイブリッド回路との間の経路のそれぞれにフィルタ回路又は整合回路が接続され、
前記フィルタ回路又は整合回路は多層基板の内部に導体パターンで形成され、
前記フィルタ回路又は整合回路と第１ハイブリッド回路との間には第１シールドが配置され、第２ハイブリッド回路との間には第２シールドが配置され、第１領域に第１ハイブリッド回路を配置し、第２領域にフィルタ回路又は整合回路を配置し、第３領域に第２ハイブリッド回路を配置したことを特徴とする請求項４に記載のモジュール。
【請求項６】
各フィルタ回路又は整合回路が並んで配置され、その間に第３シールドが配置されたことを特徴とする請求項５に記載のモジュール。
【請求項７】
前記多層基板の内部に、更に他の回路を構成する導体パターンが形成されており、隣り合う回路との間に第４シールドが設けられたことを特徴とする請求項４乃至６のいずれかに記載のモジュール。
【請求項８】
第１ハイブリッド回路と第２ハイブリッド回路との間に一対の増幅器を有する平衡型増幅器を含む送信回路と、第１バンドパスフィルタ回路と第２バンドパスフィルタ回路との間に第１低雑音増幅器を有する第１受信回路と、第３バンドパスフィルタ回路と第４バンドパスフィルタ回路との間に第２低雑音増幅器を有する第２受信回路とを絶縁体層と導体パターンとを含む多層基板に形成したことを特徴とするモジュール。
【請求項９】
前記多層基板の内部に導体パターンで第１及び第２ハイブリッド回路と、第１〜第４バンドパスフィルタ回路が形成され、前記多層基板の上面に一対の増幅器と、第１及び第２低雑音増幅器とが搭載されたことを特徴とする請求項８に記載のモジュール。
【請求項１０】
前記多層基板の内部が、面方向に第１及び第２ハイブリッド回路が形成された第１領域と、第１及び第２バンドパスフィルタ回路が形成された第２領域と、第３及び第４バンドパスフィルタ回路が形成された第３領域とに分かれ、第１領域は第２領域と第３領域に挟まれて位置することを特徴とする請求項９に記載のモジュール。
【請求項１１】
前記各領域に形成された各回路の間には、積層方向に連なるビアホールでなるビアホール群を縦列して構成されたシールドを有することを特徴とする請求項１０に記載のモジュール。
【請求項１２】
前記第１ハイブリッド回路と前記第２ハイブリッド回路とが９０度ハイブリッドカップラで構成され、各９０度ハイブリッドカップラは対向配置された２つの結合線路を構成する導体パターンを有し、一方の結合線路用の導体パターンは他方の結合線路用の導体パターンと異なる層に形成されたことを特徴とする請求項１乃至１１のいずれかに記載のモジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２２２４９１（Ｐ２０１２−２２２４９１Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８４３６６（Ｐ２０１１−８４３６６）
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（０００００５０８３）日立金属株式会社 (2,051)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（０００００５０８３）日立金属株式会社 (2,051)
【Ｆターム（参考）】
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