化合物半導体素子およびその製造方法
【課題】素子特性の劣化を抑制することができる化合物半導体素子を提供することを主要な目的とする。
【解決手段】基板１０１の上に、上下に隣接して、不純物がドープされたｐ型クラッド層１０６と、不純物がドープされていない活性層１０４とが設けられている。ｐ型クラッド層１０６と活性層１０４との間に、歪を有する半導体層１０５が設けられている。歪を有する半導体層１０５の結晶は、その格子間結合に歪がかかることにより、無歪の場合に比べて結晶の内部エネルギーが高い状態になる。そのため、ドーパントは、歪のかかったこの格子間を通過し難くなくなる。こうして、ｐ型クラッド層１０６から活性層１０４へのドーパントの拡散が防がれる。
【解決手段】基板１０１の上に、上下に隣接して、不純物がドープされたｐ型クラッド層１０６と、不純物がドープされていない活性層１０４とが設けられている。ｐ型クラッド層１０６と活性層１０４との間に、歪を有する半導体層１０５が設けられている。歪を有する半導体層１０５の結晶は、その格子間結合に歪がかかることにより、無歪の場合に比べて結晶の内部エネルギーが高い状態になる。そのため、ドーパントは、歪のかかったこの格子間を通過し難くなくなる。こうして、ｐ型クラッド層１０６から活性層１０４へのドーパントの拡散が防がれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に化合物半導体素子に関し、より特定的には、光ディスク装置や光通信システム等に好適に使用される半導体レーザや発光ダイオード等および高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の化合物半導体素子に関する。この発明は、またド−パントの拡散を防止することができるように改良された化合物半導体素子の製造方法に関する。
【背景技術】
【０００２】
化合物半導体素子には、大きく分けて、高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の電子デバイスと、半導体レーザや発光ダイオード等の光デバイスがある。これらの素子では、半導体に極性を持たせるために、不純物を混入させる技術が重要である。この技術を一般的にドーピングと呼び、その不純物をドーパントと呼ぶ。上記化合物半導体素子ではドーピングにより不純物濃度を適切に制御することによって、所望の素子特性を実現している。
【０００３】
例えば、高電子移動度トランジスタは、電子を供給するための不純物を添加した層と高純度チャネル層から構成されている。チャネル層は不純物をほとんど含まないため、このチャネル層を通過する電子は不純物とほとんど衝突せず、その結果、電子の移動度は高くなる。
【０００４】
また、例えば半導体レーザは、ドーピングにより極性を持たせたｐ型半導体およびｎ型半導体を用いて、ノンドープ半導体層を挟み、中央部で接合させたサンドイッチ構造を持ち、これらｐ型半導体とｎ型半導体で挟まれた半導体層が発光層に対応する。この発光層を活性層と呼び、さらに、この活性層を挟む両側の層をクラッド層と呼ぶ。このクラッド層と活性層とはバンドギャップの異なる半導体材料からなり、ダブルヘテロ接合を形成する。このダブルヘテロ接合において電子とホールが結合し、光に効率良く変換され、クラッド層で光が閉じ込められてレーザ発振する。
【０００５】
上述したように化合物半導体素子には、電子デバイスと光デバイスがあるが、ここでは光デバイスの中から半導体レーザを例に挙げて説明することにする。
【０００６】
従来の半導体レーザとして、例えば、特許文献１に開示されたリッジ埋め込み型半導体レーザがある。この従来の半導体レーザの主な製造工程とその素子構造を図７（Ａ）〜（Ｄ）に示し、説明する。
【０００７】
まず、図７（Ａ）に示すように、ｎ型ＧａＡｓ基板３０１上に、ｎ型ＡｌＧａＡｓのバッファ層３０２を形成し、さらにその上にｎ型ＡｌxＧａ1-xＡｓ(０．３＜Ｘ＜１)の第１クラッド層３０３、ＡｌyＧａ1-yＡｓ（０＜Ｙ＜０．２）の活性層３０４、ｐ型ＡｌxＧａ1-xＡｓの第２クラッド層３０５とｐ型ＧａＡｓコンタクト層３０６を、順番に、ＭＯＣＶＤ（metal organic chemical vapor deposition：有機金属化学気相成長）法を用いて積層した後、この積層体上の必要な部分にＳｉＯ2マスク３０７を形成する。
【０００８】
次に、図７（Ａ）と（Ｂ）に示すように、硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて、第２クラッド層３０５に対してエッチングを行い、第２クラッド層３０５とｐ型ＧａＡｓコンタクト層３０６を含むメサ部３０８の側面を形成する。
【０００９】
さらに、図７（Ｃ）に示すように、ＭＯＣＶＤ法を用いて再成長を行い、メサ部３０８の側面に接するように、ＳｉＯ2マスク３０７を用いて選択成長させた、ｎ型ＧａＡｓからなる電流阻止層３０９を埋め込む。
【００１０】
最後に、図７（Ｃ）と（Ｄ）に示すようにＳｉＯ2マスク７を除去し、この積層体の上下にｐ型電極３１０およびｎ型電極３１１を形成し、へき開することにより、チップに分割して、リッジ埋め込み型半導体レーザを作製できる。
【特許文献１】特開平７−５０４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、このような化合物半導体素子では、ドーパントが熱履歴などの原因によりドープ層から活性層３０４にまで拡散し、キャリアの非発光再結合中心となる結晶欠陥が形成され、素子特性が低下する、また、このドーパントが動作時の注入電流や発熱の影響により素子動作中にも容易に拡散し、その結果、素子寿命が短くなるという問題があった。
【００１２】
さらにまた、ｐ型コンタクト層３０６は低抵抗化のために高濃度にドーピングされているが、結晶成長またはその後の製造プロセスなどにおける熱履歴や素子動作中の注入電流や発熱の影響により、ドーパントがコンタクト層３０６から拡散し、その結果コンタクト層３０６のキャリア濃度が低下して抵抗が高くなり、電流が流れにくくなるという問題があった。
【００１３】
ここでは光デバイスである半導体レーザを例として説明したが、電子デバイスでも同様である。例えば、高電子移動度トランジスタの場合、不純物を添加した層からチャネル層へ不純物が拡散により進入すると、この不純物により電子の移動が妨げられ、高い移動度が得られなくなり、素子の特性を低下させる問題があった。
【００１４】
以上のように化合物半導体素子では、不純物の拡散が生じると、素子の特性が劣化するという問題があった。
【００１５】
本発明は上記問題点を解決するためになされたものであり、その目的は、素子特性の劣化を抑制することができるように改良された化合物半導体素子を提供することにある。
【００１６】
この発明の他の目的は、不純物の拡散が抑制され、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できるように改良された、化合物半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
この発明に従う化合物半導体素子は、基板の上に上下に隣接して設けられた、不純物がドープされた第１の半導体層と、不純物がドープされていない、若しくは上記第１の半導体層よりも低濃度にドープされた第２の半導体層とを備える。上記第１の半導体層と上記第２の半導体層との間に、歪を有する第３の半導体層が設けられている。
【００１８】
この発明によれば、歪を有する第３の半導体層を設けることにより、結晶の内部エネルギーを高い状態に変化させ、ドーパントが格子間を通過できないようにする、もしくは格子位置にある原子と置換できないようにするものである。
【００１９】
この発明の好ましい実施態様によれば、上記第３の半導体層の歪量の絶対値が、０．５％以上、１０％以下であることを特徴とする。
【００２０】
このように歪を有する半導体層の歪量の絶対値が０．５％以上、１０％以下の歪量にすることにより、結晶の内部エネルギーを高い状態に変化させ、ドーパントが格子間を通過できないようにする、もしくは格子位置にある原子と置換できないようにするものである。０．５％より小さくなると、不純物拡散の防止効果が不十分になり、不純物拡散によって結晶性の劣化が発生する。また、１０％を超えると、ミスフィット転位を発生させることなく、平坦な結晶を単分子層以上形成することが困難となる。したがって、歪を有する半導体層の歪量を０．５％以上、１０％以下にすることにより、不純物の拡散を防ぎ、結晶性の劣化を防ぐことができるため、化合物半導体素子の本来の特性を実現することができる。
【００２１】
この発明のさらに好ましい実施態様によれば、上記歪を有する第３の半導体層の膜厚が単分子層厚以上であり、１０ｎｍ以下であることを特徴とする。
【００２２】
歪を有する第３の半導体層の膜厚が単分子層厚より薄くなると、不純物の拡散を防止することが不十分になり、素子特性や信頼性が劣化し、また１０ｎｍより厚くなると、臨界膜厚を超え、結晶性が低下し、素子の特性を劣化させてしまう。したがって、歪を有する半導体層の膜厚が単分子層厚以上、１０ｎｍ以下である必要がある。
【００２３】
さらに好ましい実施態様によれば、上記基板がＧａＡｓであって、上記第３の半導体層がＩｎ1-xＧａxＡｓ1-yＰy「０≦ｘ、ｙ≦１」である。
【００２４】
Ｉｎ1-xＧａxＡｓ1-yＰy（０≦ｘ、ｙ≦１）を使用するとバンドギャップの選択の幅が広くなり、隣接する半導体層とのバンドギャップを調整しやすい利点がある。つまり、ある一定のバンドギャップを保ちつつ、組成を調節することによって所望の歪量に調整することができるという利点がある。
【００２５】
また、上記基板がＧａＡｓであって、上記歪を有する第３の半導体層が、Ｇａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなり、その層厚が単分子層以上であるのが好ましい。単分子層であっても、高い歪量を有するため、不純物の拡散を防止する効果が高い。
【００２６】
また、用いる基板がＧａＡｓであって、上記二元化合物がＩｎＡｓであるのが好ましい。ＩｎＡｓ単分子層は約７％の歪量を有し、十分な拡散の抑止効果を得ることができる。
【００２７】
また、上記第１の半導体層の、上記第３の半導体層と接触する側の一部の厚み部分では、不純物がドープされていないのが好ましい。
【００２８】
本発明の他の局面に従う化合物半導体素子の製造法は、基板上に、不純物がドープされた第１の半導体層と、不純物がドープされていない、もしくは上記第１の半導体層よりも低濃度にドープされた第２の半導体層とを上下に隣接して形成するIII−Ｖ族化合物半導体素子の製造方法において、上記第１の半導体層と上記第２の半導体層との間に、歪を有する第３の半導体層を形成する工程を含むことを特徴とする。
【００２９】
本製造法によって不純物の拡散が抑制され、良質の結晶性が確保できるため、良好な特性と高い信頼性を有する化合物半導体素子を得ることが可能となる。
【００３０】
また、上記第１の半導体層を形成する工程において、上記第３の半導体層と接触する側では、不純物をドープしないで、該第１の半導体層の一部の厚み部分を形成するのが好ましい。
【００３１】
結晶成長中の熱履歴により、不純物が拡散した場合、予め第２の半導体層の中に不純物の拡散を防ぐための歪を有する半導体層を形成してあるので、第１の半導体層から第２の半導体層へ成長中に拡散してくる不純物を、歪を有する半導体層を用いて防止できる利点がある。
【発明の効果】
【００３２】
上述の本発明による化合物半導体素子によれば、不純物の拡散が抑制され、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できる。そのため、結晶性の劣化を防ぐことができるので、半導体レーザの場合は素子寿命の長い化合物半導体素子が得られ、高電子移動度トランジスタの場合は移動度が大きい化合物半導体素子が得られ、また電極と低抵抗で接続する化合物半導体素子が得られる。
【発明を実施するための最良の形態】
【００３３】
基板上に不純物がドープされた第一の半導体層と第一の半導体層に上下に隣接して形成された、不純物がドープされていない第二の半導体層を有する化合物半導体素子において、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できるようにするという目的を、第一の半導体層と第二の半導体層との間に、歪を有する第３の半導体層を形成し、第一の半導体層から第二の半導体層への不純物の拡散を防ぐということによって実現した。
【００３４】
ここで、歪には、圧縮歪及び引っ張り歪が含まれる。歪量を「 e 」と表すと、e＞０の場合、圧縮歪と呼び、e＜０の場合、引っ張り歪（伸張歪）と呼ぶ。
【００３５】
歪量の算出は次のように行った。すなわち、一般的な手法としてＸ線回折装置を用いて、歪の生じた薄膜の結晶格子間隔を測定し、歪の無い正常な結晶格子間隔との差を求め、歪量を算出する。まず、手順として、歪の生じた薄膜の結晶格子間隔の値を「a(歪有り)」とする。次に、歪の無い正常な結晶格子間隔を「a(歪無し)」とする。本実施の形態の場合、基板であるＧａＡｓ基板の格子間隔が“歪の無い正常な結晶格子間隔”に相当する。次に、歪量ｅは、「a(歪有り)」と「a(歪無し)」を用いて、
e = （a(歪有り) -a(歪無し)）/ a(歪無し)
と定義する。このままでは単位のない数値であるので、％表示するために、 e に改めて１００％を乗じて、e =e ×１００％ と計算した。
【００３６】
以下、この発明の実施例を図を用いて説明する。
【実施例１】
【００３７】
図１は、実施例１に係るIII−Ｖ族化合物半導体素子である、リッジ埋め込み型半導体レーザの素子の断面図である。
【００３８】
図１を参照して、ｎ型ＧａＡｓ基板１０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）の上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層１０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）が設けられ、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層１０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層１０４、引っ張り歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)が設けられている。
【００３９】
この第２クラッド層１０６は、成長するとき、活性層１０４側に接する第２クラッド層１０６のドーピングするタイミングを少し遅らせて行われている。つまり、最初の０．１μｍだけ積層する間は、Ｚｎを反応炉に流さず、成長層にＺｎがドープされないように、成長させている。０．１μｍを過ぎると通常の成長を行い、ＤＥＺｎを供給し、ドーピングを行っている。
【００４０】
第２クラッド層１０６の上に、ｐ型ＧａＡｓコンタクト層１０７（厚さ０．３μｍ、Znキャリア濃度５×１０18ｃｍ-3）が積層されている。
【００４１】
第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７はエッチングされ、第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７を含むメサ部１０９の側面が形成されている。メサ部１０９の側面に接するように、ｎ型ＧａＡｓからなる電流阻止層１１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）が埋め込まれている。この積層体の上に厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）が順次、蒸着されてなるＴｉ/Ｐｔ/Ａｕからなるｐ型電極１１１が形成されている。一方、ＧａＡｓ基板の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着してなる、Ａｕ-Ｇｅ/Ｎｉ/Ａｕからなるｎ型電極１１２が形成されている。
【００４２】
上記において歪を有する半導体層１０５にはＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53が用いられた。この半導体層１０５のバンドギャップは、活性層からの発光を吸収しないように、活性層のバンドギャップよりも大きいことが望ましい。ここでは歪を有する半導体層１０５のバンドギャップを約１．９２ｅＶとしたが、これは第２クラッド層１０６のバンドギャップ１．９２ｅＶと同じであり、活性層のバンドギャップよりも大きい。本発明はこのバンドギャップ１．９２ｅＶに限定されるものではない。ＩｎＧａＡｓＰ混晶は、直接遷移を満たすバンドギャップを考慮すると、下限は約０．３６ｅＶから上限は約２ｅＶまでの選択の幅がある。このようにＩｎＧａＡｓＰ材料を使用するとバンドギャップの選択の幅が広く、隣接する半導体層とのバンドギャップを調整しやすい利点がある。また、ここでの歪量は−１．１７％であるが、Ｇａの組成をｘで、Ｐの組成をｙで表現して（ｘ＞０．９、ｙ＞０．５３）とすると、歪量は符号も含めて−２％（厚さ５ｎｍにおける歪量）まで絶対値を大きくすることが可能であり、さらに拡散抑制の効果を高めることができる。
【００４３】
図２は、歪を有する半導体層を設けることによって、ドーパント拡散が防止されるという作用効果を説明するための概念図である。一般的に歪を有する半導体層の結晶は、その格子間結合に歪がかかることにより、無歪の場合に比べて結晶の内部エネルギーが高い状態になる。そのため、図２（Ｂ）に示すように、歪のかかった格子間を拡散により移動しようとする格子間の不純物原子は、高い内部エネルギー（越すべき山が高いこと）を感じるため、図２（Ａ）に示す無歪の場合（越すべき山が低い場合）に比べて、より大きなエネルギーを持たなければ、この格子間を通過できなくなる。こうして、ｐ型クラッド層１０６から活性層１０４へのドーパントの拡散が抑制されるのである。これは、歪が引っ張り歪である場合のみならず。後述する圧縮歪の場合でも同様である。
【００４４】
ｐ型電極１１１とｎ型電極１１２間に電流を通じると、図３を参照して、矢印に示すように光を出力する。
【実施例２】
【００４５】
次に、本発明のリッジ埋め込み型半導体レーザの製造方法を説明する。なお、結晶成長はＭＯＣＶＤ法を用いて行い、その成長条件は、成長温度が７５０℃、成長圧力は７６Ｔｏｒｒ、Ｖ／III（Ｖ族元素とＩＩＩ族元素との供給量の比）＝１２０とした。また、ＩＩＩ族原料としてＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、Ｖ族原料としてＡｓＨ3（アルシン）、ｎ型、ｐ型ドーパント原料としてＳｉＨ4（シラン）、ＤＥＺｎ（ジエチルジンク）を用いた。キャリアガスは水素（Ｈ2）を用いた。
【００４６】
まず、図４（Ａ）に示すようにｎ型ＧａＡｓ基板１０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層１０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）を成長し、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層１０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層１０４、引っ張り歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)を積層するが、このとき第２クラッド層１０６を成長するとき、活性層１０４側に接する第２クラッド層１０６のドーピングするタイミングを少し遅らせて行う。つまり、最初の０．１μｍだけ積層する間は、Ｚｎを反応炉に流さず、成長層にＺｎがドープされないように成長する。０．１μｍを過ぎると通常の成長を行い、ＤＥＺｎを供給し、ドーピングを行う。そしてｐ型ＧａＡｓコンタクト層１０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）を順番に積層した後、この積層体上の必要な部分に、ＳｉＯ2マスク１０８（厚さ０．３μｍ）を形成する。
【００４７】
次に、図４（Ｂ）に示すように、硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて、第２クラッド層１０６の厚さｈの部分を０．３μｍだけ残すようにエッチングを行い、第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７を含むメサ部１０９の側面を形成する。
【００４８】
さらに、図４（Ｃ）に示すように、有機金属化学気相成長法を用いて再成長を行い、メサ部１０９の側面に接するようにＳｉＯ2マスク１０８を用いて選択成長させたｎ型ＧａＡｓからなる電流阻止層１１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）を埋め込む。
【００４９】
最後に、図４（Ｄ）に示すように、ＳｉＯ2マスク１０８を除去し、この積層体の上に厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）を順次、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極１１１を形成する。一方、ＧａＡｓ基板の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着し、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極１１２を形成する。それから、この積層体をへき開することにより、チップに分割して、リッジ埋め込み型半導体レーザを作製できる。
【００５０】
本発明では、ノンドープ活性層１０４、歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)と順次積層するところで、半導体層１０５側に接する第２クラッド層１０６に対してドーピングするタイミングを少し遅らせて行った。つまり、最初の０．１μｍだけ積層する間は、ＤＥＺｎを供給せず成長を行い、半導体層１０５側に接する第２クラッド層１０６に、Ｚｎがドープされないようにした。このことにより、成長中では半導体層１０５側に接する第２クラッド層１０６の中に、０．１μｍだけＺｎをドーピングしていない層を形成しておき、成長中の熱履歴により、ドーピングされた第２クラッド層１０６から生じるＺｎの拡散によって、第２クラッド層１０６のノンドープ領域までドーピングさせた。しかし、第２クラッド層１０６とノンドープ活性層１０４の間に形成された半導体層１０５の存在によって、Ｚｎの拡散は妨げられた。
【００５１】
このように、予め、ノンドープの領域に歪を有する半導体層を形成しておけば、成長中の熱履歴によりドーパントが拡散した場合、歪を有する半導体層でドーパントを防ぎ、所望の領域をドーピングすることができる。ここで、ドープ層とノンドープ層の界面に、歪を有する半導体層が形成されている場合を考えてみると、歪を有する半導体層によって、ドープ層からノンドープ層へ拡散するドーパントを防ぐ効果があるが、上述のように、予めノンドープの領域に歪を有する半導体層を形成した場合、さらに拡散するドーパントを防ぐ効果があることが分かる。
【００５２】
このように上述の半導体レーザの構成および製造方法では、歪を有する半導体層１０５がｐ型クラッド層１０６から活性層１０４へのドーパントの拡散を防ぎ、ドーパントによる活性層の劣化を抑制できる利点があり、本来の素子特性を実現できる。
【００５３】
なお、本実施例では、歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５を活性層とクラッド層の間に設けた場合を例示したが、この発明はこれに限られるものでなく、例えば活性層とクラッド層の間にさらにノンドープ光ガイド層を設け、その光ガイド層とクラッド層の間に、歪を有する半導体層を設けてもよい。これにより、ドーパントがガイド層内に拡散した場合、ドーパントによって形成される欠陥が、ガイド層に分布した光の再結合中心となることで、素子の特性を劣化させることを防ぐ効果がある。
【実施例３】
【００５４】
図５は、実施例３にかかるIII−Ｖ族化合物半導体素子である、リッジ埋め込み型半導体レーザの断面図である。
【００５５】
図５を参照して、ｎ型ＧａＡｓ基板２０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層２０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）が設けられ、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層２０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層２０４、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層２０５(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)と圧縮歪を有するＩｎ0.08Ｇａ0.92Ａｓ半導体層２０６（厚さ５ｎｍ、歪量＋０．５％）とｐ型ＧａＡｓコンタクト層２０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）が順番に積層されている。
エッチングにより、第２クラッド層２０５と歪を有する半導体層２０６とｐ型ＧａＡｓコンタクト層２０７を含むメサ部２０９が形成されている。
【００５６】
メサ部２０９の側面に接するように、ｎ型ＧａＡｓからなる電流阻止層２１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）が埋め込まれている。この積層体の上に、厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）が順次、蒸着により被着された、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極２１１が形成されている。一方、この積層体の下、つまりＧａＡｓ基板２０１の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着されてなる、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極２１２が設けられている。
【００５７】
歪を有する半導体層２０６が、ｐ型コンタクト層２０７からクラッド層２０５へ拡散してくるＺｎを通過させず、ｐ型コンタクト層２０７のキャリア濃度を低下させない。そのため、設計通りのドーピングプロファイルを形成でき、ｐ型コンタクト層２０７の低抵抗化を維持することができ、素子の本来の閾値電流を実現できる。
【実施例４】
【００５８】
図６を参照して、図５に示すリッジ埋め込み型半導体レーザの製造方法を説明する。なお、結晶成長はＭＯＣＶＤ法を用いて行い、その成長条件は、成長温度が７５０℃、成長圧力は７６Ｔｏｒｒ、Ｖ／ＩＩＩ（Ｖ族元素とＩＩＩ族元素との供給量の比）＝１２０とした。また、ＩＩＩ族原料としてＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、Ｖ族原料としてＡｓＨ3（アルシン）、ｎ型、ｐ型ドーパント原料としてＳｉＨ4（シラン）、ＤＥＺｎ（ジエチルジンク）を用いた。キャリアガスは水素（Ｈ2）を用いた。
【００５９】
まず、図６（Ａ）に示すように、ｎ型ＧａＡｓ基板２０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層２０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）を成長し、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層２０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層２０４、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層２０５(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)と圧縮歪を有するＩｎ0.08Ｇａ0.92Ａｓ半導体層２０６（厚さ５ｎｍ、歪量＋０．５％）とｐ型ＧａＡｓコンタクト層２０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）を順番に積層した後、この積層体上の必要な部分にＳｉＯ2マスク２０８を形成する。
【００６０】
次に、図６（Ａ）と（Ｂ）に示すように、硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて、第２クラッド層２０５の厚さｈの部分を０．３μｍだけ残すようにエッチングを行い、第２クラッド層２０５と、歪を有する半導体層２０６と、ｐ型ＧａＡｓコンタクト層２０７を含むメサ部２０９の側面を形成する。
【００６１】
さらに、図６（Ｃ）に示すように，有機金属化学気相成長法を用いて再成長を行い、メサ部２０９の側面に接するように、ＳｉＯ2マスク２０８（厚さ０．３μｍ）を用いて選択成長させた、ｎ型ＧａＡｓからなる電流阻止層２１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）を埋め込む。
【００６２】
最後に、図６（Ｃ）と（Ｄ）に示すように、ＳｉＯ2マスク２０８を除去し、この積層体の上に、厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）を順次、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極２１１を形成する。一方、この積層体の下、つまりＧａＡｓ基板２０１の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着し、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極２１２を形成する。それから、この積層体をへき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できる。
【００６３】
ところで、歪を有する半導体層２０６はＩｎＧａＡｓから成り、この材料では、Ｉｎを少し加えることでＧａＡｓコンタクト層と同じくらいのバンドギャップを保ちつつ、歪を発生させ、コンタクト層からの不純物の拡散を防ぐことができる。さらに拡散を防ぐ効果を高める場合は、層厚が５ｎｍなので歪量を約２％まで高くできる。このときの組成はＩｎ0.3Ｇａ0.7Ａｓとなる。なお、５ｎｍを超えて結晶成長を行うと、ミスフィット転位が発生し、素子としては使用できない結晶になってしまう。
【００６４】
また、ここでは歪を有する半導体層２０６に、ＩｎＧａＡｓ材料を用いた場合を例示したが、Ｉｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53材料でもよい。
【００６５】
さらに、歪を有する半導体層２０６にＩｎＡｓを用いてもよい。ＩｎＡｓの単原子層を用いた場合、ＩｎＡｓは高い歪量（約７％）を有するので、単原子層でもドーパントの拡散を効果的に防止することができる。
【００６６】
また、このＩｎＡｓ単原子層を複数枚無歪層と組み合わせた構造にしても良い。この場合、臨界膜厚を超えてドーパントの拡散防止層を形成できるため、より拡散防止の効果は高まる。つまり、二元化合物であるＩｎＡｓを単分子層形成しているので、結晶内に高い局所歪を有するＩｎからなる原子層が形成されているため、ドーパント原子がＩｎＡｓ層を通過する際には、必ずこのＩｎ原子による高い局所歪の影響を受ける。そのため、例えばＩｎＧａＡｓなどの混晶により歪層が形成され、局所歪が結晶中に離散的に形成される場合よりも、より薄い膜厚で、より効果的にドーパントの拡散を抑制することが可能となる。ここではＩｎＡｓの例を示したが、ＩｎＳｂやＧａＳｂやＡｌＳｂなどを用いても同様の効果を得ることができる。
【００６７】
このように上述の半導体レーザの構成および製造方法では、歪を有する半導体層２０６が、ｐ型コンタクト層２０７からクラッド層２０５へ拡散してくるＺｎを通過させず、ｐ型コンタクト層２０７のキャリア濃度を低下させない。そのため、設計通りのドーピングプロファイルを形成でき、ｐ型コンタクト層２０７の低抵抗化を維持することができ、素子の本来の閾値電流を実現できる。
【００６８】
なお、上記実施例では、化合物半導体素子としてリッジ埋め込み型半導体レーザ素子を例示したが、この発明はこれに限られるものでなく、他の半導体レーザ、発光ダイオード等の光デバイスおよび高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の電子デバイスに応用することが可能である。
【００６９】
また、上記実施例では、III−Ｖ族化合物半導体素子について例示したが、ドーパントの拡散の問題は、他の化合物半導体素子にも見られる。本発明は、基板としてＧａＡｓを使用する場合に限られず、III−Ｖ族以外の他の基板、たとえばＩｎＰ基板やＧａＮ基板などを用いた化合物半導体素子に適用しても相当の効果を奏する。
【００７０】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７１】
本発明にかかる化合物半導体素子によれば、素子寿命の長い、また電極と低抵抗で接続する化合物半導体素子が得られる。
【図面の簡単な説明】
【００７２】
【図１】実施例１にかかるリッジ埋め込み型半導体レーザの素子の断面図である。
【図２】歪を有する半導体層を設けることによって、ドーパント拡散が防止される作用効果を説明するための概念図である。 （Ａ） 歪を有する半導体層が形成されていない場合 （Ｂ） 歪を有する半導体層が形成されている場合
【図３】実施例１にかかるリッジ埋め込み型半導体レーザの光出力の様子を示す概念図である。
【図４】実施例２にかかるリッジ埋め込み型半導体レーザの主な製造工程の順序の各工程における断面図である。 （Ａ）各半導体層を積層し、レジストマスクをつけた状態を表す模式断面図である。 （Ｂ）リッジストライプを形成した状態を表す模式断面図である。 （Ｃ）電流阻止層を形成した状態を表す模式断面図である。 （Ｄ）キャップ層を積層した状態を表す模式断面図である。
【図５】実施例３にかかるリッジ埋め込み型半導体レーザ素子の断面図である。
【図６】実施例４に係るリッジ埋め込み型半導体レーザの主な製造工程の順序の各工程における断面図である。 （Ａ）各半導体層を積層し、レジストマスクをつけた状態を表す模式断面図である。 （Ｂ）リッジストライプを形成した状態を表す模式断面図である。 （Ｃ）電流阻止層を形成した状態を表す模式断面図である。 （Ｄ）キャップ層を積層した状態を表す模式断面図である。
【図７】従来のリッジ埋め込み型半導体レーザの素子の主な製造工程の順序の各工程における断面図である。 （Ａ）各半導体層を積層し、レジストマスクをつけた状態を表す模式断面図である。 （Ｂ）リッジストライプを形成した状態を表す模式断面図である。 （Ｃ）電流阻止層を形成した状態を表す模式断面図である。 （Ｄ）キャップ層を積層した状態を表す模式断面図である。
【符号の説明】
【００７３】
１０２ ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層
１０３ ｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層
１０４ Ａｌ0.1Ｇａ0.9Ａｓの活性層
１０５ Ｉｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層（歪層）
１０６ ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層
１０７ ｐ型ＧａＡｓコンタクト層
１０８ ＳｉＯ2マスク
１０９ メサ部
１１０ ｎ型ＧａＡｓ電流阻止層
１１１ ｐ型電極
１１２ ｎ型電極
２０１ ｎ型ＧａＡｓ基板
２０２ ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層
２０３ ｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層
２０４ Ａｌ0.1Ｇａ0.9Ａｓの活性層
２０５ ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層
２０６ Ｉｎ0.08Ｇａ0.92Ａｓ半導体層（歪層）
２０７ ｐ型ＧａＡｓコンタクト層
２０８ ＳｉＯ2マスク
２０９ メサ部
２１０ ｎ型ＧａＡｓ電流阻止層
２１１ ｐ型電極
２１２ ｎ型電極
３０１ ｎ型ＧａＡｓ基板
３０２ バッファ層
３０３ 第１クラッド層
３０４ 活性層
３０５ 第２クラッド層
３０６ ｐ型ＧａＡｓコンタクト層
３０７ ＳｉＯ2マスク
３０８ メサ部
３０９ ｎ型ＧａＡｓ電流阻止層
３１０ ｐ型電極
３１１ ｎ型電極
【技術分野】
【０００１】
本発明は、一般に化合物半導体素子に関し、より特定的には、光ディスク装置や光通信システム等に好適に使用される半導体レーザや発光ダイオード等および高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の化合物半導体素子に関する。この発明は、またド−パントの拡散を防止することができるように改良された化合物半導体素子の製造方法に関する。
【背景技術】
【０００２】
化合物半導体素子には、大きく分けて、高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の電子デバイスと、半導体レーザや発光ダイオード等の光デバイスがある。これらの素子では、半導体に極性を持たせるために、不純物を混入させる技術が重要である。この技術を一般的にドーピングと呼び、その不純物をドーパントと呼ぶ。上記化合物半導体素子ではドーピングにより不純物濃度を適切に制御することによって、所望の素子特性を実現している。
【０００３】
例えば、高電子移動度トランジスタは、電子を供給するための不純物を添加した層と高純度チャネル層から構成されている。チャネル層は不純物をほとんど含まないため、このチャネル層を通過する電子は不純物とほとんど衝突せず、その結果、電子の移動度は高くなる。
【０００４】
また、例えば半導体レーザは、ドーピングにより極性を持たせたｐ型半導体およびｎ型半導体を用いて、ノンドープ半導体層を挟み、中央部で接合させたサンドイッチ構造を持ち、これらｐ型半導体とｎ型半導体で挟まれた半導体層が発光層に対応する。この発光層を活性層と呼び、さらに、この活性層を挟む両側の層をクラッド層と呼ぶ。このクラッド層と活性層とはバンドギャップの異なる半導体材料からなり、ダブルヘテロ接合を形成する。このダブルヘテロ接合において電子とホールが結合し、光に効率良く変換され、クラッド層で光が閉じ込められてレーザ発振する。
【０００５】
上述したように化合物半導体素子には、電子デバイスと光デバイスがあるが、ここでは光デバイスの中から半導体レーザを例に挙げて説明することにする。
【０００６】
従来の半導体レーザとして、例えば、特許文献１に開示されたリッジ埋め込み型半導体レーザがある。この従来の半導体レーザの主な製造工程とその素子構造を図７（Ａ）〜（Ｄ）に示し、説明する。
【０００７】
まず、図７（Ａ）に示すように、ｎ型ＧａＡｓ基板３０１上に、ｎ型ＡｌＧａＡｓのバッファ層３０２を形成し、さらにその上にｎ型ＡｌxＧａ1-xＡｓ(０．３＜Ｘ＜１)の第１クラッド層３０３、ＡｌyＧａ1-yＡｓ（０＜Ｙ＜０．２）の活性層３０４、ｐ型ＡｌxＧａ1-xＡｓの第２クラッド層３０５とｐ型ＧａＡｓコンタクト層３０６を、順番に、ＭＯＣＶＤ（metal organic chemical vapor deposition：有機金属化学気相成長）法を用いて積層した後、この積層体上の必要な部分にＳｉＯ2マスク３０７を形成する。
【０００８】
次に、図７（Ａ）と（Ｂ）に示すように、硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて、第２クラッド層３０５に対してエッチングを行い、第２クラッド層３０５とｐ型ＧａＡｓコンタクト層３０６を含むメサ部３０８の側面を形成する。
【０００９】
さらに、図７（Ｃ）に示すように、ＭＯＣＶＤ法を用いて再成長を行い、メサ部３０８の側面に接するように、ＳｉＯ2マスク３０７を用いて選択成長させた、ｎ型ＧａＡｓからなる電流阻止層３０９を埋め込む。
【００１０】
最後に、図７（Ｃ）と（Ｄ）に示すようにＳｉＯ2マスク７を除去し、この積層体の上下にｐ型電極３１０およびｎ型電極３１１を形成し、へき開することにより、チップに分割して、リッジ埋め込み型半導体レーザを作製できる。
【特許文献１】特開平７−５０４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、このような化合物半導体素子では、ドーパントが熱履歴などの原因によりドープ層から活性層３０４にまで拡散し、キャリアの非発光再結合中心となる結晶欠陥が形成され、素子特性が低下する、また、このドーパントが動作時の注入電流や発熱の影響により素子動作中にも容易に拡散し、その結果、素子寿命が短くなるという問題があった。
【００１２】
さらにまた、ｐ型コンタクト層３０６は低抵抗化のために高濃度にドーピングされているが、結晶成長またはその後の製造プロセスなどにおける熱履歴や素子動作中の注入電流や発熱の影響により、ドーパントがコンタクト層３０６から拡散し、その結果コンタクト層３０６のキャリア濃度が低下して抵抗が高くなり、電流が流れにくくなるという問題があった。
【００１３】
ここでは光デバイスである半導体レーザを例として説明したが、電子デバイスでも同様である。例えば、高電子移動度トランジスタの場合、不純物を添加した層からチャネル層へ不純物が拡散により進入すると、この不純物により電子の移動が妨げられ、高い移動度が得られなくなり、素子の特性を低下させる問題があった。
【００１４】
以上のように化合物半導体素子では、不純物の拡散が生じると、素子の特性が劣化するという問題があった。
【００１５】
本発明は上記問題点を解決するためになされたものであり、その目的は、素子特性の劣化を抑制することができるように改良された化合物半導体素子を提供することにある。
【００１６】
この発明の他の目的は、不純物の拡散が抑制され、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できるように改良された、化合物半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
この発明に従う化合物半導体素子は、基板の上に上下に隣接して設けられた、不純物がドープされた第１の半導体層と、不純物がドープされていない、若しくは上記第１の半導体層よりも低濃度にドープされた第２の半導体層とを備える。上記第１の半導体層と上記第２の半導体層との間に、歪を有する第３の半導体層が設けられている。
【００１８】
この発明によれば、歪を有する第３の半導体層を設けることにより、結晶の内部エネルギーを高い状態に変化させ、ドーパントが格子間を通過できないようにする、もしくは格子位置にある原子と置換できないようにするものである。
【００１９】
この発明の好ましい実施態様によれば、上記第３の半導体層の歪量の絶対値が、０．５％以上、１０％以下であることを特徴とする。
【００２０】
このように歪を有する半導体層の歪量の絶対値が０．５％以上、１０％以下の歪量にすることにより、結晶の内部エネルギーを高い状態に変化させ、ドーパントが格子間を通過できないようにする、もしくは格子位置にある原子と置換できないようにするものである。０．５％より小さくなると、不純物拡散の防止効果が不十分になり、不純物拡散によって結晶性の劣化が発生する。また、１０％を超えると、ミスフィット転位を発生させることなく、平坦な結晶を単分子層以上形成することが困難となる。したがって、歪を有する半導体層の歪量を０．５％以上、１０％以下にすることにより、不純物の拡散を防ぎ、結晶性の劣化を防ぐことができるため、化合物半導体素子の本来の特性を実現することができる。
【００２１】
この発明のさらに好ましい実施態様によれば、上記歪を有する第３の半導体層の膜厚が単分子層厚以上であり、１０ｎｍ以下であることを特徴とする。
【００２２】
歪を有する第３の半導体層の膜厚が単分子層厚より薄くなると、不純物の拡散を防止することが不十分になり、素子特性や信頼性が劣化し、また１０ｎｍより厚くなると、臨界膜厚を超え、結晶性が低下し、素子の特性を劣化させてしまう。したがって、歪を有する半導体層の膜厚が単分子層厚以上、１０ｎｍ以下である必要がある。
【００２３】
さらに好ましい実施態様によれば、上記基板がＧａＡｓであって、上記第３の半導体層がＩｎ1-xＧａxＡｓ1-yＰy「０≦ｘ、ｙ≦１」である。
【００２４】
Ｉｎ1-xＧａxＡｓ1-yＰy（０≦ｘ、ｙ≦１）を使用するとバンドギャップの選択の幅が広くなり、隣接する半導体層とのバンドギャップを調整しやすい利点がある。つまり、ある一定のバンドギャップを保ちつつ、組成を調節することによって所望の歪量に調整することができるという利点がある。
【００２５】
また、上記基板がＧａＡｓであって、上記歪を有する第３の半導体層が、Ｇａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなり、その層厚が単分子層以上であるのが好ましい。単分子層であっても、高い歪量を有するため、不純物の拡散を防止する効果が高い。
【００２６】
また、用いる基板がＧａＡｓであって、上記二元化合物がＩｎＡｓであるのが好ましい。ＩｎＡｓ単分子層は約７％の歪量を有し、十分な拡散の抑止効果を得ることができる。
【００２７】
また、上記第１の半導体層の、上記第３の半導体層と接触する側の一部の厚み部分では、不純物がドープされていないのが好ましい。
【００２８】
本発明の他の局面に従う化合物半導体素子の製造法は、基板上に、不純物がドープされた第１の半導体層と、不純物がドープされていない、もしくは上記第１の半導体層よりも低濃度にドープされた第２の半導体層とを上下に隣接して形成するIII−Ｖ族化合物半導体素子の製造方法において、上記第１の半導体層と上記第２の半導体層との間に、歪を有する第３の半導体層を形成する工程を含むことを特徴とする。
【００２９】
本製造法によって不純物の拡散が抑制され、良質の結晶性が確保できるため、良好な特性と高い信頼性を有する化合物半導体素子を得ることが可能となる。
【００３０】
また、上記第１の半導体層を形成する工程において、上記第３の半導体層と接触する側では、不純物をドープしないで、該第１の半導体層の一部の厚み部分を形成するのが好ましい。
【００３１】
結晶成長中の熱履歴により、不純物が拡散した場合、予め第２の半導体層の中に不純物の拡散を防ぐための歪を有する半導体層を形成してあるので、第１の半導体層から第２の半導体層へ成長中に拡散してくる不純物を、歪を有する半導体層を用いて防止できる利点がある。
【発明の効果】
【００３２】
上述の本発明による化合物半導体素子によれば、不純物の拡散が抑制され、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できる。そのため、結晶性の劣化を防ぐことができるので、半導体レーザの場合は素子寿命の長い化合物半導体素子が得られ、高電子移動度トランジスタの場合は移動度が大きい化合物半導体素子が得られ、また電極と低抵抗で接続する化合物半導体素子が得られる。
【発明を実施するための最良の形態】
【００３３】
基板上に不純物がドープされた第一の半導体層と第一の半導体層に上下に隣接して形成された、不純物がドープされていない第二の半導体層を有する化合物半導体素子において、設計通りのドーピングプロファイルを形成でき、本来の素子特性を実現できるようにするという目的を、第一の半導体層と第二の半導体層との間に、歪を有する第３の半導体層を形成し、第一の半導体層から第二の半導体層への不純物の拡散を防ぐということによって実現した。
【００３４】
ここで、歪には、圧縮歪及び引っ張り歪が含まれる。歪量を「 e 」と表すと、e＞０の場合、圧縮歪と呼び、e＜０の場合、引っ張り歪（伸張歪）と呼ぶ。
【００３５】
歪量の算出は次のように行った。すなわち、一般的な手法としてＸ線回折装置を用いて、歪の生じた薄膜の結晶格子間隔を測定し、歪の無い正常な結晶格子間隔との差を求め、歪量を算出する。まず、手順として、歪の生じた薄膜の結晶格子間隔の値を「a(歪有り)」とする。次に、歪の無い正常な結晶格子間隔を「a(歪無し)」とする。本実施の形態の場合、基板であるＧａＡｓ基板の格子間隔が“歪の無い正常な結晶格子間隔”に相当する。次に、歪量ｅは、「a(歪有り)」と「a(歪無し)」を用いて、
e = （a(歪有り) -a(歪無し)）/ a(歪無し)
と定義する。このままでは単位のない数値であるので、％表示するために、 e に改めて１００％を乗じて、e =e ×１００％ と計算した。
【００３６】
以下、この発明の実施例を図を用いて説明する。
【実施例１】
【００３７】
図１は、実施例１に係るIII−Ｖ族化合物半導体素子である、リッジ埋め込み型半導体レーザの素子の断面図である。
【００３８】
図１を参照して、ｎ型ＧａＡｓ基板１０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）の上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層１０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）が設けられ、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層１０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層１０４、引っ張り歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)が設けられている。
【００３９】
この第２クラッド層１０６は、成長するとき、活性層１０４側に接する第２クラッド層１０６のドーピングするタイミングを少し遅らせて行われている。つまり、最初の０．１μｍだけ積層する間は、Ｚｎを反応炉に流さず、成長層にＺｎがドープされないように、成長させている。０．１μｍを過ぎると通常の成長を行い、ＤＥＺｎを供給し、ドーピングを行っている。
【００４０】
第２クラッド層１０６の上に、ｐ型ＧａＡｓコンタクト層１０７（厚さ０．３μｍ、Znキャリア濃度５×１０18ｃｍ-3）が積層されている。
【００４１】
第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７はエッチングされ、第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７を含むメサ部１０９の側面が形成されている。メサ部１０９の側面に接するように、ｎ型ＧａＡｓからなる電流阻止層１１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）が埋め込まれている。この積層体の上に厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）が順次、蒸着されてなるＴｉ/Ｐｔ/Ａｕからなるｐ型電極１１１が形成されている。一方、ＧａＡｓ基板の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着してなる、Ａｕ-Ｇｅ/Ｎｉ/Ａｕからなるｎ型電極１１２が形成されている。
【００４２】
上記において歪を有する半導体層１０５にはＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53が用いられた。この半導体層１０５のバンドギャップは、活性層からの発光を吸収しないように、活性層のバンドギャップよりも大きいことが望ましい。ここでは歪を有する半導体層１０５のバンドギャップを約１．９２ｅＶとしたが、これは第２クラッド層１０６のバンドギャップ１．９２ｅＶと同じであり、活性層のバンドギャップよりも大きい。本発明はこのバンドギャップ１．９２ｅＶに限定されるものではない。ＩｎＧａＡｓＰ混晶は、直接遷移を満たすバンドギャップを考慮すると、下限は約０．３６ｅＶから上限は約２ｅＶまでの選択の幅がある。このようにＩｎＧａＡｓＰ材料を使用するとバンドギャップの選択の幅が広く、隣接する半導体層とのバンドギャップを調整しやすい利点がある。また、ここでの歪量は−１．１７％であるが、Ｇａの組成をｘで、Ｐの組成をｙで表現して（ｘ＞０．９、ｙ＞０．５３）とすると、歪量は符号も含めて−２％（厚さ５ｎｍにおける歪量）まで絶対値を大きくすることが可能であり、さらに拡散抑制の効果を高めることができる。
【００４３】
図２は、歪を有する半導体層を設けることによって、ドーパント拡散が防止されるという作用効果を説明するための概念図である。一般的に歪を有する半導体層の結晶は、その格子間結合に歪がかかることにより、無歪の場合に比べて結晶の内部エネルギーが高い状態になる。そのため、図２（Ｂ）に示すように、歪のかかった格子間を拡散により移動しようとする格子間の不純物原子は、高い内部エネルギー（越すべき山が高いこと）を感じるため、図２（Ａ）に示す無歪の場合（越すべき山が低い場合）に比べて、より大きなエネルギーを持たなければ、この格子間を通過できなくなる。こうして、ｐ型クラッド層１０６から活性層１０４へのドーパントの拡散が抑制されるのである。これは、歪が引っ張り歪である場合のみならず。後述する圧縮歪の場合でも同様である。
【００４４】
ｐ型電極１１１とｎ型電極１１２間に電流を通じると、図３を参照して、矢印に示すように光を出力する。
【実施例２】
【００４５】
次に、本発明のリッジ埋め込み型半導体レーザの製造方法を説明する。なお、結晶成長はＭＯＣＶＤ法を用いて行い、その成長条件は、成長温度が７５０℃、成長圧力は７６Ｔｏｒｒ、Ｖ／III（Ｖ族元素とＩＩＩ族元素との供給量の比）＝１２０とした。また、ＩＩＩ族原料としてＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、Ｖ族原料としてＡｓＨ3（アルシン）、ｎ型、ｐ型ドーパント原料としてＳｉＨ4（シラン）、ＤＥＺｎ（ジエチルジンク）を用いた。キャリアガスは水素（Ｈ2）を用いた。
【００４６】
まず、図４（Ａ）に示すようにｎ型ＧａＡｓ基板１０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層１０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）を成長し、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層１０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層１０４、引っ張り歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)を積層するが、このとき第２クラッド層１０６を成長するとき、活性層１０４側に接する第２クラッド層１０６のドーピングするタイミングを少し遅らせて行う。つまり、最初の０．１μｍだけ積層する間は、Ｚｎを反応炉に流さず、成長層にＺｎがドープされないように成長する。０．１μｍを過ぎると通常の成長を行い、ＤＥＺｎを供給し、ドーピングを行う。そしてｐ型ＧａＡｓコンタクト層１０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）を順番に積層した後、この積層体上の必要な部分に、ＳｉＯ2マスク１０８（厚さ０．３μｍ）を形成する。
【００４７】
次に、図４（Ｂ）に示すように、硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて、第２クラッド層１０６の厚さｈの部分を０．３μｍだけ残すようにエッチングを行い、第２クラッド層１０６とｐ型ＧａＡｓコンタクト層１０７を含むメサ部１０９の側面を形成する。
【００４８】
さらに、図４（Ｃ）に示すように、有機金属化学気相成長法を用いて再成長を行い、メサ部１０９の側面に接するようにＳｉＯ2マスク１０８を用いて選択成長させたｎ型ＧａＡｓからなる電流阻止層１１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）を埋め込む。
【００４９】
最後に、図４（Ｄ）に示すように、ＳｉＯ2マスク１０８を除去し、この積層体の上に厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）を順次、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極１１１を形成する。一方、ＧａＡｓ基板の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着し、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極１１２を形成する。それから、この積層体をへき開することにより、チップに分割して、リッジ埋め込み型半導体レーザを作製できる。
【００５０】
本発明では、ノンドープ活性層１０４、歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５（厚さ５ｎｍ、歪量−１．１７％）、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層１０６(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)と順次積層するところで、半導体層１０５側に接する第２クラッド層１０６に対してドーピングするタイミングを少し遅らせて行った。つまり、最初の０．１μｍだけ積層する間は、ＤＥＺｎを供給せず成長を行い、半導体層１０５側に接する第２クラッド層１０６に、Ｚｎがドープされないようにした。このことにより、成長中では半導体層１０５側に接する第２クラッド層１０６の中に、０．１μｍだけＺｎをドーピングしていない層を形成しておき、成長中の熱履歴により、ドーピングされた第２クラッド層１０６から生じるＺｎの拡散によって、第２クラッド層１０６のノンドープ領域までドーピングさせた。しかし、第２クラッド層１０６とノンドープ活性層１０４の間に形成された半導体層１０５の存在によって、Ｚｎの拡散は妨げられた。
【００５１】
このように、予め、ノンドープの領域に歪を有する半導体層を形成しておけば、成長中の熱履歴によりドーパントが拡散した場合、歪を有する半導体層でドーパントを防ぎ、所望の領域をドーピングすることができる。ここで、ドープ層とノンドープ層の界面に、歪を有する半導体層が形成されている場合を考えてみると、歪を有する半導体層によって、ドープ層からノンドープ層へ拡散するドーパントを防ぐ効果があるが、上述のように、予めノンドープの領域に歪を有する半導体層を形成した場合、さらに拡散するドーパントを防ぐ効果があることが分かる。
【００５２】
このように上述の半導体レーザの構成および製造方法では、歪を有する半導体層１０５がｐ型クラッド層１０６から活性層１０４へのドーパントの拡散を防ぎ、ドーパントによる活性層の劣化を抑制できる利点があり、本来の素子特性を実現できる。
【００５３】
なお、本実施例では、歪を有するＩｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層１０５を活性層とクラッド層の間に設けた場合を例示したが、この発明はこれに限られるものでなく、例えば活性層とクラッド層の間にさらにノンドープ光ガイド層を設け、その光ガイド層とクラッド層の間に、歪を有する半導体層を設けてもよい。これにより、ドーパントがガイド層内に拡散した場合、ドーパントによって形成される欠陥が、ガイド層に分布した光の再結合中心となることで、素子の特性を劣化させることを防ぐ効果がある。
【実施例３】
【００５４】
図５は、実施例３にかかるIII−Ｖ族化合物半導体素子である、リッジ埋め込み型半導体レーザの断面図である。
【００５５】
図５を参照して、ｎ型ＧａＡｓ基板２０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層２０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）が設けられ、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層２０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層２０４、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層２０５(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)と圧縮歪を有するＩｎ0.08Ｇａ0.92Ａｓ半導体層２０６（厚さ５ｎｍ、歪量＋０．５％）とｐ型ＧａＡｓコンタクト層２０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）が順番に積層されている。
エッチングにより、第２クラッド層２０５と歪を有する半導体層２０６とｐ型ＧａＡｓコンタクト層２０７を含むメサ部２０９が形成されている。
【００５６】
メサ部２０９の側面に接するように、ｎ型ＧａＡｓからなる電流阻止層２１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）が埋め込まれている。この積層体の上に、厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）が順次、蒸着により被着された、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極２１１が形成されている。一方、この積層体の下、つまりＧａＡｓ基板２０１の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着されてなる、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極２１２が設けられている。
【００５７】
歪を有する半導体層２０６が、ｐ型コンタクト層２０７からクラッド層２０５へ拡散してくるＺｎを通過させず、ｐ型コンタクト層２０７のキャリア濃度を低下させない。そのため、設計通りのドーピングプロファイルを形成でき、ｐ型コンタクト層２０７の低抵抗化を維持することができ、素子の本来の閾値電流を実現できる。
【実施例４】
【００５８】
図６を参照して、図５に示すリッジ埋め込み型半導体レーザの製造方法を説明する。なお、結晶成長はＭＯＣＶＤ法を用いて行い、その成長条件は、成長温度が７５０℃、成長圧力は７６Ｔｏｒｒ、Ｖ／ＩＩＩ（Ｖ族元素とＩＩＩ族元素との供給量の比）＝１２０とした。また、ＩＩＩ族原料としてＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、Ｖ族原料としてＡｓＨ3（アルシン）、ｎ型、ｐ型ドーパント原料としてＳｉＨ4（シラン）、ＤＥＺｎ（ジエチルジンク）を用いた。キャリアガスは水素（Ｈ2）を用いた。
【００５９】
まず、図６（Ａ）に示すように、ｎ型ＧａＡｓ基板２０１（Ｓｉキャリア濃度２×１０18ｃｍ-3）上に、ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層２０２（厚さ０．５μｍ、Ｓｉキャリア濃度１．５×１０18ｃｍ-3）を成長し、さらにその上にｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層２０３(厚さ０．９μｍ、Ｓｉキャリア濃度８×１０17ｃｍ-3)、Ａｌ0.1Ｇａ0.9Ａｓ（厚さ０．２μｍ）の活性層２０４、ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層２０５(厚さ０．６μｍ、Ｚｎキャリア濃度２×１０18ｃｍ-3)と圧縮歪を有するＩｎ0.08Ｇａ0.92Ａｓ半導体層２０６（厚さ５ｎｍ、歪量＋０．５％）とｐ型ＧａＡｓコンタクト層２０７（厚さ０．３μｍ、Ｚｎキャリア濃度５×１０18ｃｍ-3）を順番に積層した後、この積層体上の必要な部分にＳｉＯ2マスク２０８を形成する。
【００６０】
次に、図６（Ａ）と（Ｂ）に示すように、硫酸と過酸化水素水の混合水溶液であるエッチング液を用いて、第２クラッド層２０５の厚さｈの部分を０．３μｍだけ残すようにエッチングを行い、第２クラッド層２０５と、歪を有する半導体層２０６と、ｐ型ＧａＡｓコンタクト層２０７を含むメサ部２０９の側面を形成する。
【００６１】
さらに、図６（Ｃ）に示すように，有機金属化学気相成長法を用いて再成長を行い、メサ部２０９の側面に接するように、ＳｉＯ2マスク２０８（厚さ０．３μｍ）を用いて選択成長させた、ｎ型ＧａＡｓからなる電流阻止層２１０（厚さ０．３μｍ、キャリア濃度１．５×１０18ｃｍ-3）を埋め込む。
【００６２】
最後に、図６（Ｃ）と（Ｄ）に示すように、ＳｉＯ2マスク２０８を除去し、この積層体の上に、厚さ１００ｎｍ程度のチタン（Ｔｉ）、厚さ５０ｎｍ程度の白金（Ｐｔ）および厚さ４００ｎｍ程度の金（Ａｕ）を順次、蒸着により被着し、これを、フォトリソグラフィーおよびエッチングによりパターニングして、Ｔｉ／Ｐｔ／Ａｕからなるｐ型電極２１１を形成する。一方、この積層体の下、つまりＧａＡｓ基板２０１の裏面側には、厚さ１００ｎｍ程度の金−ゲルマニウム合金（Ａｕ−Ｇｅ）、厚さ１５ｎｍ程度のニッケル（Ｎｉ）および厚さ３００ｎｍ程度の金（Ａｕ）を順次蒸着し、Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなるｎ型電極２１２を形成する。それから、この積層体をへき開することにより、チップに分割してリッジ埋め込み型半導体レーザを作製できる。
【００６３】
ところで、歪を有する半導体層２０６はＩｎＧａＡｓから成り、この材料では、Ｉｎを少し加えることでＧａＡｓコンタクト層と同じくらいのバンドギャップを保ちつつ、歪を発生させ、コンタクト層からの不純物の拡散を防ぐことができる。さらに拡散を防ぐ効果を高める場合は、層厚が５ｎｍなので歪量を約２％まで高くできる。このときの組成はＩｎ0.3Ｇａ0.7Ａｓとなる。なお、５ｎｍを超えて結晶成長を行うと、ミスフィット転位が発生し、素子としては使用できない結晶になってしまう。
【００６４】
また、ここでは歪を有する半導体層２０６に、ＩｎＧａＡｓ材料を用いた場合を例示したが、Ｉｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53材料でもよい。
【００６５】
さらに、歪を有する半導体層２０６にＩｎＡｓを用いてもよい。ＩｎＡｓの単原子層を用いた場合、ＩｎＡｓは高い歪量（約７％）を有するので、単原子層でもドーパントの拡散を効果的に防止することができる。
【００６６】
また、このＩｎＡｓ単原子層を複数枚無歪層と組み合わせた構造にしても良い。この場合、臨界膜厚を超えてドーパントの拡散防止層を形成できるため、より拡散防止の効果は高まる。つまり、二元化合物であるＩｎＡｓを単分子層形成しているので、結晶内に高い局所歪を有するＩｎからなる原子層が形成されているため、ドーパント原子がＩｎＡｓ層を通過する際には、必ずこのＩｎ原子による高い局所歪の影響を受ける。そのため、例えばＩｎＧａＡｓなどの混晶により歪層が形成され、局所歪が結晶中に離散的に形成される場合よりも、より薄い膜厚で、より効果的にドーパントの拡散を抑制することが可能となる。ここではＩｎＡｓの例を示したが、ＩｎＳｂやＧａＳｂやＡｌＳｂなどを用いても同様の効果を得ることができる。
【００６７】
このように上述の半導体レーザの構成および製造方法では、歪を有する半導体層２０６が、ｐ型コンタクト層２０７からクラッド層２０５へ拡散してくるＺｎを通過させず、ｐ型コンタクト層２０７のキャリア濃度を低下させない。そのため、設計通りのドーピングプロファイルを形成でき、ｐ型コンタクト層２０７の低抵抗化を維持することができ、素子の本来の閾値電流を実現できる。
【００６８】
なお、上記実施例では、化合物半導体素子としてリッジ埋め込み型半導体レーザ素子を例示したが、この発明はこれに限られるものでなく、他の半導体レーザ、発光ダイオード等の光デバイスおよび高電子移動度トランジスタやヘテロ接合バイポーラトランジスタ等の電子デバイスに応用することが可能である。
【００６９】
また、上記実施例では、III−Ｖ族化合物半導体素子について例示したが、ドーパントの拡散の問題は、他の化合物半導体素子にも見られる。本発明は、基板としてＧａＡｓを使用する場合に限られず、III−Ｖ族以外の他の基板、たとえばＩｎＰ基板やＧａＮ基板などを用いた化合物半導体素子に適用しても相当の効果を奏する。
【００７０】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７１】
本発明にかかる化合物半導体素子によれば、素子寿命の長い、また電極と低抵抗で接続する化合物半導体素子が得られる。
【図面の簡単な説明】
【００７２】
【図１】実施例１にかかるリッジ埋め込み型半導体レーザの素子の断面図である。
【図２】歪を有する半導体層を設けることによって、ドーパント拡散が防止される作用効果を説明するための概念図である。 （Ａ） 歪を有する半導体層が形成されていない場合 （Ｂ） 歪を有する半導体層が形成されている場合
【図３】実施例１にかかるリッジ埋め込み型半導体レーザの光出力の様子を示す概念図である。
【図４】実施例２にかかるリッジ埋め込み型半導体レーザの主な製造工程の順序の各工程における断面図である。 （Ａ）各半導体層を積層し、レジストマスクをつけた状態を表す模式断面図である。 （Ｂ）リッジストライプを形成した状態を表す模式断面図である。 （Ｃ）電流阻止層を形成した状態を表す模式断面図である。 （Ｄ）キャップ層を積層した状態を表す模式断面図である。
【図５】実施例３にかかるリッジ埋め込み型半導体レーザ素子の断面図である。
【図６】実施例４に係るリッジ埋め込み型半導体レーザの主な製造工程の順序の各工程における断面図である。 （Ａ）各半導体層を積層し、レジストマスクをつけた状態を表す模式断面図である。 （Ｂ）リッジストライプを形成した状態を表す模式断面図である。 （Ｃ）電流阻止層を形成した状態を表す模式断面図である。 （Ｄ）キャップ層を積層した状態を表す模式断面図である。
【図７】従来のリッジ埋め込み型半導体レーザの素子の主な製造工程の順序の各工程における断面図である。 （Ａ）各半導体層を積層し、レジストマスクをつけた状態を表す模式断面図である。 （Ｂ）リッジストライプを形成した状態を表す模式断面図である。 （Ｃ）電流阻止層を形成した状態を表す模式断面図である。 （Ｄ）キャップ層を積層した状態を表す模式断面図である。
【符号の説明】
【００７３】
１０２ ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層
１０３ ｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層
１０４ Ａｌ0.1Ｇａ0.9Ａｓの活性層
１０５ Ｉｎ0.1Ｇａ0.9Ａｓ0.47Ｐ0.53半導体層（歪層）
１０６ ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層
１０７ ｐ型ＧａＡｓコンタクト層
１０８ ＳｉＯ2マスク
１０９ メサ部
１１０ ｎ型ＧａＡｓ電流阻止層
１１１ ｐ型電極
１１２ ｎ型電極
２０１ ｎ型ＧａＡｓ基板
２０２ ｎ型Ａｌ0.5Ｇａ0.5Ａｓのバッファ層
２０３ ｎ型Ａｌ0.4Ｇａ0.6Ａｓの第１クラッド層
２０４ Ａｌ0.1Ｇａ0.9Ａｓの活性層
２０５ ｐ型Ａｌ0.4Ｇａ0.6Ａｓの第２クラッド層
２０６ Ｉｎ0.08Ｇａ0.92Ａｓ半導体層（歪層）
２０７ ｐ型ＧａＡｓコンタクト層
２０８ ＳｉＯ2マスク
２０９ メサ部
２１０ ｎ型ＧａＡｓ電流阻止層
２１１ ｐ型電極
２１２ ｎ型電極
３０１ ｎ型ＧａＡｓ基板
３０２ バッファ層
３０３ 第１クラッド層
３０４ 活性層
３０５ 第２クラッド層
３０６ ｐ型ＧａＡｓコンタクト層
３０７ ＳｉＯ2マスク
３０８ メサ部
３０９ ｎ型ＧａＡｓ電流阻止層
３１０ ｐ型電極
３１１ ｎ型電極
【特許請求の範囲】
【請求項１】
基板の上に上下に隣接して設けられた、不純物がドープされた第１の半導体層と、不純物がドープされていない、若しくは前記第１の半導体層よりも低濃度にドープされた第２の半導体層とを備え、
前記第１の半導体層と前記第２の半導体層との間に、歪を有する第３の半導体層が設けられている化合物半導体素子。
【請求項２】
前記第３の半導体層の歪量の絶対値が、０．５％以上、１０％以下であることを特徴とする請求項１に記載の化合物半導体素子。
【請求項３】
前記第３の半導体層の膜厚が単分子層厚以上であり、１０ｎｍ以下であることを特徴とする請求項１に記載する化合物半導体素子。
【請求項４】
前記基板がＧａＡｓであって、前記第３の半導体層がＩｎ1-xＧａxＡｓ1-yＰy「０≦ｘ、ｙ≦１」であることを特徴とする請求項１に記載する化合物半導体素子。
【請求項５】
前記基板がＧａＡｓであって、
前記歪を有する第３の半導体層が、Ｇａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなり、その層厚が単分子層以上であることを特徴とする請求項１に記載する化合物半導体素子。
【請求項６】
前記二元化合物がＩｎＡｓであることを特徴とする請求項１に記載する化合物半導体素子。
【請求項７】
前記第１の半導体層の、前記第３の半導体層と接触する側の一部の厚み部分では、不純物がドープされていない請求項１から５のいずれか１項に記載の化合物半導体素子。
【請求項８】
基板上に、不純物がドープされた第１の半導体層と、不純物がドープされていない、もしくは前記第１の半導体層よりも低濃度にドープされた第２の半導体層とを上下に隣接して形成するIII−Ｖ族化合物半導体素子の製造方法において、
前記第１の半導体層と前記第２の半導体層との間に、歪を有する第３の半導体層を形成する工程を含むことを特徴とする化合物半導体素子の製造方法。
【請求項９】
前記第１の半導体層を形成する工程において、前記第３の半導体層と接触する側では、不純物をドープしないで、該第１の半導体層の一部の厚み部分を形成することを特徴とする請求項６に記載の化合物半導体素子の製造方法。
【請求項１】
基板の上に上下に隣接して設けられた、不純物がドープされた第１の半導体層と、不純物がドープされていない、若しくは前記第１の半導体層よりも低濃度にドープされた第２の半導体層とを備え、
前記第１の半導体層と前記第２の半導体層との間に、歪を有する第３の半導体層が設けられている化合物半導体素子。
【請求項２】
前記第３の半導体層の歪量の絶対値が、０．５％以上、１０％以下であることを特徴とする請求項１に記載の化合物半導体素子。
【請求項３】
前記第３の半導体層の膜厚が単分子層厚以上であり、１０ｎｍ以下であることを特徴とする請求項１に記載する化合物半導体素子。
【請求項４】
前記基板がＧａＡｓであって、前記第３の半導体層がＩｎ1-xＧａxＡｓ1-yＰy「０≦ｘ、ｙ≦１」であることを特徴とする請求項１に記載する化合物半導体素子。
【請求項５】
前記基板がＧａＡｓであって、
前記歪を有する第３の半導体層が、Ｇａよりも原子半径の大きなＩＩＩ族元素、もしくはＡｓよりも原子半径の大きなＶ族元素を含む二元化合物からなり、その層厚が単分子層以上であることを特徴とする請求項１に記載する化合物半導体素子。
【請求項６】
前記二元化合物がＩｎＡｓであることを特徴とする請求項１に記載する化合物半導体素子。
【請求項７】
前記第１の半導体層の、前記第３の半導体層と接触する側の一部の厚み部分では、不純物がドープされていない請求項１から５のいずれか１項に記載の化合物半導体素子。
【請求項８】
基板上に、不純物がドープされた第１の半導体層と、不純物がドープされていない、もしくは前記第１の半導体層よりも低濃度にドープされた第２の半導体層とを上下に隣接して形成するIII−Ｖ族化合物半導体素子の製造方法において、
前記第１の半導体層と前記第２の半導体層との間に、歪を有する第３の半導体層を形成する工程を含むことを特徴とする化合物半導体素子の製造方法。
【請求項９】
前記第１の半導体層を形成する工程において、前記第３の半導体層と接触する側では、不純物をドープしないで、該第１の半導体層の一部の厚み部分を形成することを特徴とする請求項６に記載の化合物半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−１０８８５６（Ｐ２００８−１０８８５６Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００６−２８９３６４（Ｐ２００６−２８９３６４）
【出願日】平成１８年１０月２５日（２００６．１０．２５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１８年１０月２５日（２００６．１０．２５）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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