半導体スイッチの高周波制御
共振ゲート・ドライバ回路は、例えばＭＯＳＦＥＴの効率的なスイッチングを実現する。しかし、共振ゲート・ドライバ回路の動作は、しばしば、高いスイッチング周波数が必要とされる応用分野を可能としない。本発明によれば、共振ゲート・ドライバ回路のインダクタのプリチャージが実行される。これは、ＭＯＳＦＥＴの非常に効率的かつ高速な動作を可能にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチの制御に関し、より詳細には、半導体スイッチ用の共振ドライバ回路の動作に関する。具体的には、本発明は、半導体スイッチを駆動するための共振ドライバ回路を動作させる方法に、また、半導体スイッチを駆動するための共振ゲート・ドライバ回路を制御するための制御回路に、また、半導体スイッチ用の電子ドライバ回路に関する。
【背景技術】
【０００２】
電力変換器の技術分野では、電力ＭＯＳＦＥＴスイッチに結合されたその種のゲート・ドライバ回路が、特に高い周波数で、電力変換器の効率に対して重大な影響を及ぼすことが知られている。したがって、様々なドライバ方式が開発されている。ゲート・ドライブ電力損失は、スイッチング周波数に比例し、ＭＨｚ領域での高効率電力変換器を設計する上で大きな制限となる。ゲート・ドライブ電力損失を改善するための１つの手法は、D.Maksimovicによる「A MOS gate drive with resonant transitions」という名称の論文22nd Annual IEEE Power Electronics Specialists’ Conference(PESC)、１９９１年６月２３日から２７日の５２３頁から５２７頁に述べられているように、共振ゲート・ドライバ回路を使用することである。この論文は、オン状態とオフ状態において共に、ゲート端子とソース端子の間で、低インピーダンスで準方形波ゲート−ソース間電圧を供給するゲート・ドライブについて述べている。電力ＭＯＳトランジスタの等価ゲート・キャパシタンスが共振回路内で充放電され、その結果、等価ゲート・キャパシタンス内に蓄積されたエネルギーが、ドライバの電力回路に返される。
【０００３】
そのような共振ゲート・ドライバ回路は、例えば、高いスイッチング周波数で動作するＭＯＳＦＥＴを有する電力電子回路内で使用することができる。したがって、これらは、例えばスイッチ・モード電源（ＳＭＰＳ）内で使用することができる。また、これらは、データ・プロセッサ用の電圧レギュレータ・モジュール（ＶＲＭ）、フラット・ディスプレイ用のＳＭＰＳ、ＡＭ／ＦＭチューナ付きオーディオ・セット用のＳＭＰＳなど、サイズ、平面度、ＥＭＩ、または動力学に関して特別な要件を有する応用分野に適合させることができる。
【０００４】
ＭＨｚ領域以上の高いスイッチング周波数では、ＭＯＳＦＥＴの効率的な駆動と高速駆動が共に、より重要になる。効率的な駆動は、ゲート・ドライバ損失を低減するために必要である。高速駆動は、電力トランジスタのスイッチング損失を、許容される制限内で保つために必要である。
【０００５】
効率的な駆動を達成するために、例えばハード・スイッチング・ドライバより効率的である共振ドライバの応用がますます望ましいものになりつつある。しかし、既知の共振ドライバは、通常、ハード・スイッチング・ドライバと同じスイッチング速度を達成せず、したがって、より高いスイッチング周波数を有する応用分野にしばしば適さない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、半導体スイッチを駆動するための共振ドライバ回路の高速かつ効率的な動作を可能にすることである。
【課題を解決するための手段】
【０００７】
本発明の例示的な一実施形態によれば、上記の目的は、請求項１に述べられている、半導体スイッチを駆動するための共振ドライバ回路を動作させる方法によって解決することができる。このドライバ回路は、電源を半導体スイッチの制御端子に接続する第１のスイッチと、グランドと半導体スイッチの制御端子との間で接続された第２のスイッチと、半導体スイッチの制御端子を、インダクタを介して電位に接続するための第３のスイッチとを含む。本発明のこの例示的な実施形態によれば、インダクタは、半導体スイッチのスイッチングを開始する前に第３のスイッチをスイッチングすることによってプリチャージされる。
【０００８】
有利には、インダクタのプリチャージにより、より高い初期電流を半導体スイッチの制御端子に印加することができ、したがって、半導体スイッチの高速かつ効率的なスイッチングを実現することができることが有利である。この改善された動作により、より高いスイッチング周波数、例えばＭＨｚ領域以上のスイッチング周波数を有する応用分野に必要である効率と高速駆動が共に組み合わせられる。
【０００９】
請求項２に述べられている、本発明の他の例示的な実施形態によれば、インダクタのプリチャージは、半導体スイッチのスイッチングの開始前にインダクタ電流を生成することによって実行され、請求項３に述べられている、本発明の他の例示的な実施形態によれば、インダクタ電流を生成することは、第１の期間を提供することによって行われ、第１の期間中に第２および第３のスイッチがオンに切り替えられる。本発明のこの例示的な実施形態によれば、半導体スイッチの共振ドライバ回路を動作させるために、簡単かつ効率的な方法が提供される。
【００１０】
請求項４から請求項７は、本発明の他の例示的な実施形態を提供する。
【００１１】
請求項８に述べられている、本発明の他の例示的な実施形態によれば、半導体スイッチを駆動するための共振ゲート・ドライバ回路を制御するために、制御回路が提供される。この制御回路は、共振ゲート・ドライバ回路の第１、第２、第３のスイッチのスイッチングを制御するためのスイッチ・コントローラを備え、その結果、インダクタは、半導体スイッチのスイッチングを開始する前にプリチャージされる。
【００１２】
請求項９は、本発明による、制御回路の例示的な実施形態を提供する。
【００１３】
請求項１０に述べられている、本発明の他の例示的な実施形態によれば、半導体スイッチを駆動するための電子ドライバ回路が提供される。
【００１４】
本発明の例示的な一実施形態の要点として、半導体スイッチのスイッチングが開始される前に共振ドライバ回路のインダクタがプリチャージされることがわかる。これは、グランドと半導体スイッチの制御端子との間で接続されたスイッチと、半導体スイッチの制御端子を、インダクタを介してコンデンサに接続する別のスイッチとを、ある期間、すなわちその期間中に両スイッチがオンに切り替えられる期間が提供されるように切り替えることによって実行することができる。さらに、第２の期間、すなわちその期間中に、電源と半導体スイッチの制御端子との間で接続されたスイッチと、インダクタを介して制御端子をグランドに接続するスイッチとがオンに切り替えられる期間を提供することによって、非常に効率的なオフ切替えを実現することができる。好ましくは、本発明の例示的な一実施形態の以下の説明においてさらに詳しく述べるように、半導体スイッチのハード・スイッチングを実行する共振ゲート・ドライバのスイッチング速度を高めることができる。さらに、これらの重なり合う時間により、インダクタ内で余分な電流が得られ、その電流により、あらゆる遷移を純粋に共振するものとすることができ、これにより、高損失、およびＥＭＩにとって不利なゼロへのプルダウンを回避することができることが有利である。
【００１５】
これにより、例えばＭＯＳＦＥＴなど半導体スイッチの高速かつ効率的な、すなわち電力効率的な動作が実現され、そのような回路を、データ・プロセッサ用のＶＲＭ、フラット・ディスプレイ用のＳＭＰＳ、またはオーディオ・セット用のＳＭＰＳに適用することができることが有利である。
【００１６】
本発明のこれらの態様および他の態様は、以下で述べられる諸実施形態から明らかになり、それらを参照して明らかにされることになる。
【００１７】
本発明の例示的な実施形態について、以下の図面を参照して以下で述べる。
【発明を実施するための最良の形態】
【００１８】
図１は、電力ＭＯＳＦＥＴなどＭＯＳＦＥＴ１０を駆動するための共振ゲート・ドライバの簡易回路図を示す。本発明のこの例示的な実施形態はＭＯＳＦＥＴ１０の駆動に関して述べられているが、本発明は、例えばＩＧＢＴなど、大抵の種類の電圧制御型半導体スイッチにも適用可能であることを理解されたい。さらに、本発明は、バイポーラ・トランジスタ、サイリスタ、トライアックなど、電流制御型半導体にも適用することができる。符号２２は、本発明による方法に従って共振ゲート・ドライバ回路の動作を制御するための制御回路の例示的な一実施形態を示す。
【００１９】
図１の符号２は、電源電圧Ｖｃｃを生成する電源を示す。符号４で示されている第１のスイッチＴ１は、電源電圧Ｖｃｃと、ＭＯＳＦＥＴ１０の制御端子２６、すなわちＭＯＳＦＥＴ１０のゲートとの間に設けられる。ゲート２６と、グランド、すなわち電源２の「−」側との間には、符号８で示されている第２のスイッチＴ２が設けられる。さらに、ゲート２６は、インダクタ１２、符号６で示されている第３のスイッチＴ３、および符号１８で示されているキャパシタンスＣＤＣを介して、グランド、すなわち電源２の「−」側に接続される。ゲート２６とＭＯＳＦＥＴ１０のソース端子２８との間に設けられ、やはりグランドに接続されるキャパシタンスＣｇｓは、ＭＯＳＦＥＴ１０のゲート−ソース・キャパシタンスを表すことができる。Ｔ１、Ｔ２は、バイポーラ・トランジスタまたはＭＯＳＦＥＴなど、トランジスタであることが好ましい。Ｔ３は、両方向で接続および遮断することが可能な双方向スイッチであることが好ましい。Ｔ３は、例えば、２つのＭＯＳＦＥＴの非直列接続（ａｎｔｉ−ｓｅｒｉｅｓ ｃｏｎｎｅｃｔｉｏｎ）によって実現することができる。
【００２０】
キャパシタンスＣＤＣの両端間で発生する電圧はＶＤＣと呼ばれ、キャパシタンスＣＧＳの両端間の電圧はＶＧＳと呼ばれ、符号１２で示されているインダクタＬ１を介して流れる電流は、ＩＬと呼ばれる。
【００２１】
さらに、符号１４で示されている第１のダイオードＤ１が設けられ、これはスイッチＴ１に並列である。また、符号１６で示されている第２のダイオードＤ２があり、これはスイッチＴ２に並列で設けられる。第１のダイオードＤ１および第２のダイオードＤ２は、Ｔ１およびＴ２がＭＯＳＦＥＴスイッチであるとき、Ｔ１およびＴ２の真性体ダイオード（ｉｎｔｒｉｎｓｉｃ ｂｏｄｙ ｄｉｏｄｅｓ）とすることができる。
【００２２】
ＭＯＳＦＥＴ１０を駆動するための共振ゲート・ドライバ回路の動作を制御するための制御回路２２は、スイッチ・コントローラ２４を含む。本発明のこの例示的な実施形態の一態様によれば、スイッチ・コントローラは、ＭＯＳＦＥＴ１０のオン切替えを開始する前にインダクタＬ１がプリチャージされるように、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３のスイッチングを制御する。このために、制御回路は、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３に接続される。具体的には、ＭＯＳＦＥＴ１０のオン切替えを開始するために、スイッチ・コントローラ２４は、第２のスイッチＴ２と第３のスイッチＴ３を、第１の期間、すなわちその期間中に第２のスイッチＴ２と第３のスイッチＴ３がオンに切り替えられる期間が提供されるように切り替えることによって、インダクタＬ１のプリチャージを実行するようになされる。さらに、ＭＯＳＦＥＴ１０のオフ切替えを開始する前に、スイッチ・コントローラ２４は、第２の期間、すなわちその期間中に第１のスイッチＴ１と第３のスイッチＴ３がオンに切り替えられる期間が提供されるように、第１のスイッチＴ１と第２のスイッチＴ３のスイッチングを制御するようになされる。
【００２３】
図２の左側は、線形ＣＧＳを有し、逆移送キャパシタンスＣＤＧ内への電流がない、理想化された電力ＭＯＳＦＥＴについて、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３を切り替えるための可能なスイッチング方式のタイミング・チャートを示す。図２の右側は、ＭＯＳＦＥＴ１０がＺＶＳなしで、すなわちデューティ・サイクル５０％でのハード・スイッチング条件下で切り替えられたとき、図１で発生する可能性がある問題を示すタイミング・チャートを示す。
【００２４】
符号３０は、第３のスイッチＴ３のスイッチング動作を示すタイミング・チャートを示す。タイミング・チャート３２は、第１のスイッチＴ１、第２のスイッチＴ２のスイッチング動作を示す。タイミング・チャート３４は、インダクタＬ１を介する電流ＩＬを示し、タイミング・チャート３６は、ゲート２６部での電圧を示す。
【００２５】
タイミング・チャート３０から３６にかけてわかるように、第３のスイッチＴ３をオンに切り替えると共に同じ点で第２のスイッチＴ２をオフに切り替えると、電流ＩＬが上昇する。同時に、ゲート電圧ＶＧＳが上昇し、最終的にＶＣＣに達する。次いで、ＭＯＳＦＥＴ１０が完全にオンに切り替えられる。同時に、第３のスイッチＴ３がオフに切り替えられ、第１のスイッチＴ１がオンに切り替えられる。
【００２６】
ＭＯＳＦＥＴ１０をオフに切り替えるために、第１のスイッチＴ１がオフに切り替えられ、同時に第３のスイッチＴ３がオンに切り替えられ、それにより電流ＩＬが反対方向で流れるようになる。したがって、ゲート電圧ＶＧＳは減少し、最終的にＭＯＳＦＥＴ１０をオフに切り替えさせる。
【００２７】
図２の右側のタイミング・チャート３８から４４は、タイミング・チャート３０から３６に示されているスイッチング方式が図１の共振ドライバ回路に適用されたとき、すなわち、ＭＯＳＦＥＴ１０がこの方式に従ってハード・スイッチングされたとき発生する可能性がある問題を示す。
【００２８】
タイミング・チャート３８は、第３のスイッチＴ３のスイッチングを示し、タイミング・チャート４０は、スイッチＴ１およびスイッチＴ２のスイッチングを示す。タイミング・チャート４２は、ゲート２６内への電流ＩＧを示し、タイミング・チャート４４はゲート電圧ＶＧＳを示す。
【００２９】
タイミング・チャート４０からわかるように、ｔｘで第３のスイッチＴ３をオフに切り替える前に、またｔｘで第１のスイッチＴ１を実際にオンに切り替える前に、Ｔ１は（オンに切り替えられていないが）オンであるように見える。というのは、この時点で、第１のスイッチＴ１に並列であるダイオードＤ１を介して電流が流れることができるからである。
【００３０】
タイミング・チャート３８から４４に示されているハード・スイッチング型ＭＯＳＦＥＴでは、タイミング・チャート４４に示されているミラー・プラトー（Ｍｉｌｌｅｒ ｐｌａｔｅａｕ）が、ゲート−ソース・キャパシタンスＣｇｓを非常に非線形の要素に変えることによってスイッチング対称性を損なう。
【００３１】
ミラー・プラトーは、ゲートを介して流れなければならない、ゲート−ドレイン・キャパシタンスＣｇｄについてのリローディング電流によって引き起こされる。具体的には、ゲート−ドレイン・キャパシタンスＣｇｄとゲート−ソース・キャパシタンスＣｇｓは電圧依存性キャパシタンスであり、したがって、キャパシタンス値は、ＭＯＳＦＥＴなど半導体デバイスのドレイン・ソースの両端間で、またゲート・ソースの両端間で現れる電圧に応じて変化する。Ｃｇｄにおける変化の方がＣｇｓより著しい。というのは、単にＣｇｄの両端間で現れる電圧がＣｇｓの両端間のものよりはるかに高いからである。キャパシタンスにおけるこれらの変化は、デバイスのゲート部で現れる電圧、すなわちゲート電圧に対して影響を及ぼす。この影響は、ミラー・プラトーと呼ばれる。Ｍｏｈａｎらの「Power Electronics,Converters,Applications and Design」ISBN0-471-58404-8によれば、このミラー・プラトーは、スイッチング・トランジェント上のターンオフおよびターンオン立上りおよび立下り時間を引き起こし、タイミング・チャート４４に示されているように、ゲート電圧を平らにする。
【００３２】
これは、ターンオン時に、タイミング・チャート４２に示されているＬ１内のエネルギーの余剰と、ターンオフ中にエネルギーの欠乏とを引き起こす。このコイル電流の欠乏が、高損失と遅いターンオフとを引き起こす。
【００３３】
タイミング・チャート４２に示されているように、ほとんどエネルギーのないパルスのために、放散性のハード・チャージング（ｄｉｓｓｉｐａｔｉｖｅ ａｎｄ ｈａｒｄ ｃｈａｒｇｉｎｇ）が引き起こされ、それにより周囲の電子回路内でＥＭＩ問題が引き起こされるおそれがある。さらに、図２に示されている駆動トポロジにおいて発生する可能性がある問題は、インダクタ１がゲート内への電荷の流れを遅くし、したがってゲート電圧が上昇することである。
【００３４】
図３は、図１に示されている制御回路２２を動作させる方法、すなわち、本発明による、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３のスイッチングを実行する方法の例示的な一実施形態のタイミング・チャート５０、５２、５４、５６を示す。
【００３５】
タイミング・チャート５０は、第３のスイッチＴ３部で実行されるスイッチング動作を示し、したがって、スイッチ・コントローラ２４によって制御される第３のトランジスタＴ３のスイッチング動作を示す。タイミング・チャート５２は、第１のスイッチＴ１および第２のスイッチＴ２のスイッチング動作、したがって、スイッチ・コントローラ２４によって実行されるＴ１およびＴ２のスイッチング動作の制御を示す。タイミング・チャート５４は、スイッチＴ１、Ｔ２、Ｔ３のスイッチング動作により発生する電流ＩＬを示し、タイミング・チャート５４は、ゲート２６部で発生する電圧ＶＧＳを示す、または描写する。
【００３６】
図３からわかるように、本発明のこの例示的な実施形態によれば、インダクタＬ１のプリチャージが、第２のスイッチＴ２および第３のスイッチＴ３を切り替えることによって、ＭＯＳＦＥＴ１０のオン切替えを開始する前に実行される。具体的には、インダクタＬ１は、半導体スイッチのオン切替えを開始する前に、すなわち、ｔ２でＴ２をオフに切り替える前に、インダクタ電流ＩＬ（タイミング・チャート５４）を生成することによってプリチャージされる。換言すれば、第２のスイッチＴ２と第３のスイッチＴ３がオンに切り替えられる期間［ｔ１：ｔ２］が提供される。したがって、ＭＯＳＦＥＴ１０の実際のオン切替えがｔ２で始まる前に、電流ＩＬがインダクタＬ１内に生成される。
【００３７】
さらに、ｔ５でのＭＯＳＦＥＴ１０の実際のオフ切替えが、第１のスイッチＴ１のオフ切替えによって開始される前に、別の期間［ｔ４：ｔ５］、すなわちその期間中に第１のスイッチＴ１と第３のスイッチＴ３がオンに切り替えられる期間が提供される。
【００３８】
換言すれば、本発明のこの例示的な実施形態による駆動方式によれば、Ｔ２とＴ３および／またはＴ１とＴ３の間で、それぞれ重なり合う時間が提供される。これにより、インダクタ電流ＩＬは、ＭＯＳＦＥＴ１０の実際のスイッチング動作の前に生成される。
【００３９】
これにより、はるかに高い初期電流がＭＯＳＦＥＴ１０のゲートを充電し、したがって、ＭＯＳＦＥＴ１０のゲート・キャパシタンスのより速い充電を可能にすることが有利である。さらに、ＣＤＣ内に、またＣＤＣから流れる電荷の量を、Ｔ２とＴ３および／またはＴ１とＴ３の間の重なり合う時間の長さを制御することによってスイッチング・コントローラ２４で制御することができることが有利である。これにより、キャパシタンスＣＤＣの両端間の電圧ＶＤＣを制御または調節することができることが有利である。これらの重なり合う時間を提供することによってＬ１内で引き起こされる余分な電流（タイミング・チャート５４）は、あらゆる遷移、すなわちＭＯＳＦＥＴ１０のあらゆるスイッチングを純粋に共振するものとすることができ、これにより、どの高損失、およびＥＭＩにとって不利なゼロへのプルダウンをも回避することを引き起こすことができることが有利である。したがって、タイミング・チャート４２に示されているように、パルスにほとんどエネルギーがなく、放散性のハード・チャージングがＥＭＩ問題を引き起こす状況が回避される。さらに、本発明のこの例示的な実施形態の一態様によれば、タイミング・チャート５４に示されているインダクタＬ１内の余分なエネルギーが、遷移後にＶＣＣ内に回復される。さらに、タイミング・チャート４４とタイミング・チャート５６の比較からわかるように、ミラー・プラトーの長さを、図３に示されているスイッチング方式によって縮小することができることが有利である。
【００４０】
本発明のこの例示的な実施形態の他の態様によれば、スイッチング・コントローラ２４は、さらに、Ｔ２とＴ３および／またはＴ１とＴ３の間の重なり合う時間を制御することによって、ミラー・プラトーに対応する閾値電圧ＶＴＨより少しだけ高くなるようにＶＤＣを調節するようになされる。これによって、オンおよびオフに切り替える対称性を少なくとも部分的に改善することができる。
【００４１】
さらに、本発明によれば、（電力ＭＯＳＦＥＴの）ゲートの放散性のハード・チャージングを回避し、同時にインダクタ内の余分な貯蔵電荷を低減する助けとなる任意のレベルにＶＤＣを制御することができることが有利である。本発明によれば、この点に関する最適電圧は、Ｖｔｈと０．５Ｖｃｃの間の範囲内である。これらを展開するための既知の回路および方法では、ＶＤＣは、電力ＭＯＳＦＥＴのデューティ・サイクルによって決まり、これは欠点となる可能性がある。本発明の例示的な一実施形態によれば、変換器が５０％の一定デューティ・サイクルを有していない場合ですら、図１に示されているような共振ゲート・ドライバを使用することが可能であることが有利である。換言すれば、本発明によれば、変換器は、５０％以外のデューティ・サイクルで動作させることができる。
【図面の簡単な説明】
【００４２】
【図１】共振ゲート・ドライバ回路を制御するための制御回路の例示的な一実施形態を含む、共振ゲート・ドライバ回路の簡易回路図である。
【図２】図２の左側のタイミング・チャートは、ゼロ電圧スイッチング（ＺＶＳ）ＭＯＳＦＥＴおよび５０％のデューティ・サイクルを駆動するための、理想化されたスイッチング方式と重要な状態変数を示し、図２の右側のタイミング・チャートは、ハード・スイッチング型ＭＯＳＦＥＴが５０％のデューティ・サイクルで駆動されたとき発生する可能性がある問題を示すタイミング・チャートである。
【図３】本発明による、図１に示されている制御回路を動作させる方法の例示的な一実施形態を示すタイミング・チャートである。
【技術分野】
【０００１】
本発明は、半導体スイッチの制御に関し、より詳細には、半導体スイッチ用の共振ドライバ回路の動作に関する。具体的には、本発明は、半導体スイッチを駆動するための共振ドライバ回路を動作させる方法に、また、半導体スイッチを駆動するための共振ゲート・ドライバ回路を制御するための制御回路に、また、半導体スイッチ用の電子ドライバ回路に関する。
【背景技術】
【０００２】
電力変換器の技術分野では、電力ＭＯＳＦＥＴスイッチに結合されたその種のゲート・ドライバ回路が、特に高い周波数で、電力変換器の効率に対して重大な影響を及ぼすことが知られている。したがって、様々なドライバ方式が開発されている。ゲート・ドライブ電力損失は、スイッチング周波数に比例し、ＭＨｚ領域での高効率電力変換器を設計する上で大きな制限となる。ゲート・ドライブ電力損失を改善するための１つの手法は、D.Maksimovicによる「A MOS gate drive with resonant transitions」という名称の論文22nd Annual IEEE Power Electronics Specialists’ Conference(PESC)、１９９１年６月２３日から２７日の５２３頁から５２７頁に述べられているように、共振ゲート・ドライバ回路を使用することである。この論文は、オン状態とオフ状態において共に、ゲート端子とソース端子の間で、低インピーダンスで準方形波ゲート−ソース間電圧を供給するゲート・ドライブについて述べている。電力ＭＯＳトランジスタの等価ゲート・キャパシタンスが共振回路内で充放電され、その結果、等価ゲート・キャパシタンス内に蓄積されたエネルギーが、ドライバの電力回路に返される。
【０００３】
そのような共振ゲート・ドライバ回路は、例えば、高いスイッチング周波数で動作するＭＯＳＦＥＴを有する電力電子回路内で使用することができる。したがって、これらは、例えばスイッチ・モード電源（ＳＭＰＳ）内で使用することができる。また、これらは、データ・プロセッサ用の電圧レギュレータ・モジュール（ＶＲＭ）、フラット・ディスプレイ用のＳＭＰＳ、ＡＭ／ＦＭチューナ付きオーディオ・セット用のＳＭＰＳなど、サイズ、平面度、ＥＭＩ、または動力学に関して特別な要件を有する応用分野に適合させることができる。
【０００４】
ＭＨｚ領域以上の高いスイッチング周波数では、ＭＯＳＦＥＴの効率的な駆動と高速駆動が共に、より重要になる。効率的な駆動は、ゲート・ドライバ損失を低減するために必要である。高速駆動は、電力トランジスタのスイッチング損失を、許容される制限内で保つために必要である。
【０００５】
効率的な駆動を達成するために、例えばハード・スイッチング・ドライバより効率的である共振ドライバの応用がますます望ましいものになりつつある。しかし、既知の共振ドライバは、通常、ハード・スイッチング・ドライバと同じスイッチング速度を達成せず、したがって、より高いスイッチング周波数を有する応用分野にしばしば適さない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、半導体スイッチを駆動するための共振ドライバ回路の高速かつ効率的な動作を可能にすることである。
【課題を解決するための手段】
【０００７】
本発明の例示的な一実施形態によれば、上記の目的は、請求項１に述べられている、半導体スイッチを駆動するための共振ドライバ回路を動作させる方法によって解決することができる。このドライバ回路は、電源を半導体スイッチの制御端子に接続する第１のスイッチと、グランドと半導体スイッチの制御端子との間で接続された第２のスイッチと、半導体スイッチの制御端子を、インダクタを介して電位に接続するための第３のスイッチとを含む。本発明のこの例示的な実施形態によれば、インダクタは、半導体スイッチのスイッチングを開始する前に第３のスイッチをスイッチングすることによってプリチャージされる。
【０００８】
有利には、インダクタのプリチャージにより、より高い初期電流を半導体スイッチの制御端子に印加することができ、したがって、半導体スイッチの高速かつ効率的なスイッチングを実現することができることが有利である。この改善された動作により、より高いスイッチング周波数、例えばＭＨｚ領域以上のスイッチング周波数を有する応用分野に必要である効率と高速駆動が共に組み合わせられる。
【０００９】
請求項２に述べられている、本発明の他の例示的な実施形態によれば、インダクタのプリチャージは、半導体スイッチのスイッチングの開始前にインダクタ電流を生成することによって実行され、請求項３に述べられている、本発明の他の例示的な実施形態によれば、インダクタ電流を生成することは、第１の期間を提供することによって行われ、第１の期間中に第２および第３のスイッチがオンに切り替えられる。本発明のこの例示的な実施形態によれば、半導体スイッチの共振ドライバ回路を動作させるために、簡単かつ効率的な方法が提供される。
【００１０】
請求項４から請求項７は、本発明の他の例示的な実施形態を提供する。
【００１１】
請求項８に述べられている、本発明の他の例示的な実施形態によれば、半導体スイッチを駆動するための共振ゲート・ドライバ回路を制御するために、制御回路が提供される。この制御回路は、共振ゲート・ドライバ回路の第１、第２、第３のスイッチのスイッチングを制御するためのスイッチ・コントローラを備え、その結果、インダクタは、半導体スイッチのスイッチングを開始する前にプリチャージされる。
【００１２】
請求項９は、本発明による、制御回路の例示的な実施形態を提供する。
【００１３】
請求項１０に述べられている、本発明の他の例示的な実施形態によれば、半導体スイッチを駆動するための電子ドライバ回路が提供される。
【００１４】
本発明の例示的な一実施形態の要点として、半導体スイッチのスイッチングが開始される前に共振ドライバ回路のインダクタがプリチャージされることがわかる。これは、グランドと半導体スイッチの制御端子との間で接続されたスイッチと、半導体スイッチの制御端子を、インダクタを介してコンデンサに接続する別のスイッチとを、ある期間、すなわちその期間中に両スイッチがオンに切り替えられる期間が提供されるように切り替えることによって実行することができる。さらに、第２の期間、すなわちその期間中に、電源と半導体スイッチの制御端子との間で接続されたスイッチと、インダクタを介して制御端子をグランドに接続するスイッチとがオンに切り替えられる期間を提供することによって、非常に効率的なオフ切替えを実現することができる。好ましくは、本発明の例示的な一実施形態の以下の説明においてさらに詳しく述べるように、半導体スイッチのハード・スイッチングを実行する共振ゲート・ドライバのスイッチング速度を高めることができる。さらに、これらの重なり合う時間により、インダクタ内で余分な電流が得られ、その電流により、あらゆる遷移を純粋に共振するものとすることができ、これにより、高損失、およびＥＭＩにとって不利なゼロへのプルダウンを回避することができることが有利である。
【００１５】
これにより、例えばＭＯＳＦＥＴなど半導体スイッチの高速かつ効率的な、すなわち電力効率的な動作が実現され、そのような回路を、データ・プロセッサ用のＶＲＭ、フラット・ディスプレイ用のＳＭＰＳ、またはオーディオ・セット用のＳＭＰＳに適用することができることが有利である。
【００１６】
本発明のこれらの態様および他の態様は、以下で述べられる諸実施形態から明らかになり、それらを参照して明らかにされることになる。
【００１７】
本発明の例示的な実施形態について、以下の図面を参照して以下で述べる。
【発明を実施するための最良の形態】
【００１８】
図１は、電力ＭＯＳＦＥＴなどＭＯＳＦＥＴ１０を駆動するための共振ゲート・ドライバの簡易回路図を示す。本発明のこの例示的な実施形態はＭＯＳＦＥＴ１０の駆動に関して述べられているが、本発明は、例えばＩＧＢＴなど、大抵の種類の電圧制御型半導体スイッチにも適用可能であることを理解されたい。さらに、本発明は、バイポーラ・トランジスタ、サイリスタ、トライアックなど、電流制御型半導体にも適用することができる。符号２２は、本発明による方法に従って共振ゲート・ドライバ回路の動作を制御するための制御回路の例示的な一実施形態を示す。
【００１９】
図１の符号２は、電源電圧Ｖｃｃを生成する電源を示す。符号４で示されている第１のスイッチＴ１は、電源電圧Ｖｃｃと、ＭＯＳＦＥＴ１０の制御端子２６、すなわちＭＯＳＦＥＴ１０のゲートとの間に設けられる。ゲート２６と、グランド、すなわち電源２の「−」側との間には、符号８で示されている第２のスイッチＴ２が設けられる。さらに、ゲート２６は、インダクタ１２、符号６で示されている第３のスイッチＴ３、および符号１８で示されているキャパシタンスＣＤＣを介して、グランド、すなわち電源２の「−」側に接続される。ゲート２６とＭＯＳＦＥＴ１０のソース端子２８との間に設けられ、やはりグランドに接続されるキャパシタンスＣｇｓは、ＭＯＳＦＥＴ１０のゲート−ソース・キャパシタンスを表すことができる。Ｔ１、Ｔ２は、バイポーラ・トランジスタまたはＭＯＳＦＥＴなど、トランジスタであることが好ましい。Ｔ３は、両方向で接続および遮断することが可能な双方向スイッチであることが好ましい。Ｔ３は、例えば、２つのＭＯＳＦＥＴの非直列接続（ａｎｔｉ−ｓｅｒｉｅｓ ｃｏｎｎｅｃｔｉｏｎ）によって実現することができる。
【００２０】
キャパシタンスＣＤＣの両端間で発生する電圧はＶＤＣと呼ばれ、キャパシタンスＣＧＳの両端間の電圧はＶＧＳと呼ばれ、符号１２で示されているインダクタＬ１を介して流れる電流は、ＩＬと呼ばれる。
【００２１】
さらに、符号１４で示されている第１のダイオードＤ１が設けられ、これはスイッチＴ１に並列である。また、符号１６で示されている第２のダイオードＤ２があり、これはスイッチＴ２に並列で設けられる。第１のダイオードＤ１および第２のダイオードＤ２は、Ｔ１およびＴ２がＭＯＳＦＥＴスイッチであるとき、Ｔ１およびＴ２の真性体ダイオード（ｉｎｔｒｉｎｓｉｃ ｂｏｄｙ ｄｉｏｄｅｓ）とすることができる。
【００２２】
ＭＯＳＦＥＴ１０を駆動するための共振ゲート・ドライバ回路の動作を制御するための制御回路２２は、スイッチ・コントローラ２４を含む。本発明のこの例示的な実施形態の一態様によれば、スイッチ・コントローラは、ＭＯＳＦＥＴ１０のオン切替えを開始する前にインダクタＬ１がプリチャージされるように、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３のスイッチングを制御する。このために、制御回路は、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３に接続される。具体的には、ＭＯＳＦＥＴ１０のオン切替えを開始するために、スイッチ・コントローラ２４は、第２のスイッチＴ２と第３のスイッチＴ３を、第１の期間、すなわちその期間中に第２のスイッチＴ２と第３のスイッチＴ３がオンに切り替えられる期間が提供されるように切り替えることによって、インダクタＬ１のプリチャージを実行するようになされる。さらに、ＭＯＳＦＥＴ１０のオフ切替えを開始する前に、スイッチ・コントローラ２４は、第２の期間、すなわちその期間中に第１のスイッチＴ１と第３のスイッチＴ３がオンに切り替えられる期間が提供されるように、第１のスイッチＴ１と第２のスイッチＴ３のスイッチングを制御するようになされる。
【００２３】
図２の左側は、線形ＣＧＳを有し、逆移送キャパシタンスＣＤＧ内への電流がない、理想化された電力ＭＯＳＦＥＴについて、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３を切り替えるための可能なスイッチング方式のタイミング・チャートを示す。図２の右側は、ＭＯＳＦＥＴ１０がＺＶＳなしで、すなわちデューティ・サイクル５０％でのハード・スイッチング条件下で切り替えられたとき、図１で発生する可能性がある問題を示すタイミング・チャートを示す。
【００２４】
符号３０は、第３のスイッチＴ３のスイッチング動作を示すタイミング・チャートを示す。タイミング・チャート３２は、第１のスイッチＴ１、第２のスイッチＴ２のスイッチング動作を示す。タイミング・チャート３４は、インダクタＬ１を介する電流ＩＬを示し、タイミング・チャート３６は、ゲート２６部での電圧を示す。
【００２５】
タイミング・チャート３０から３６にかけてわかるように、第３のスイッチＴ３をオンに切り替えると共に同じ点で第２のスイッチＴ２をオフに切り替えると、電流ＩＬが上昇する。同時に、ゲート電圧ＶＧＳが上昇し、最終的にＶＣＣに達する。次いで、ＭＯＳＦＥＴ１０が完全にオンに切り替えられる。同時に、第３のスイッチＴ３がオフに切り替えられ、第１のスイッチＴ１がオンに切り替えられる。
【００２６】
ＭＯＳＦＥＴ１０をオフに切り替えるために、第１のスイッチＴ１がオフに切り替えられ、同時に第３のスイッチＴ３がオンに切り替えられ、それにより電流ＩＬが反対方向で流れるようになる。したがって、ゲート電圧ＶＧＳは減少し、最終的にＭＯＳＦＥＴ１０をオフに切り替えさせる。
【００２７】
図２の右側のタイミング・チャート３８から４４は、タイミング・チャート３０から３６に示されているスイッチング方式が図１の共振ドライバ回路に適用されたとき、すなわち、ＭＯＳＦＥＴ１０がこの方式に従ってハード・スイッチングされたとき発生する可能性がある問題を示す。
【００２８】
タイミング・チャート３８は、第３のスイッチＴ３のスイッチングを示し、タイミング・チャート４０は、スイッチＴ１およびスイッチＴ２のスイッチングを示す。タイミング・チャート４２は、ゲート２６内への電流ＩＧを示し、タイミング・チャート４４はゲート電圧ＶＧＳを示す。
【００２９】
タイミング・チャート４０からわかるように、ｔｘで第３のスイッチＴ３をオフに切り替える前に、またｔｘで第１のスイッチＴ１を実際にオンに切り替える前に、Ｔ１は（オンに切り替えられていないが）オンであるように見える。というのは、この時点で、第１のスイッチＴ１に並列であるダイオードＤ１を介して電流が流れることができるからである。
【００３０】
タイミング・チャート３８から４４に示されているハード・スイッチング型ＭＯＳＦＥＴでは、タイミング・チャート４４に示されているミラー・プラトー（Ｍｉｌｌｅｒ ｐｌａｔｅａｕ）が、ゲート−ソース・キャパシタンスＣｇｓを非常に非線形の要素に変えることによってスイッチング対称性を損なう。
【００３１】
ミラー・プラトーは、ゲートを介して流れなければならない、ゲート−ドレイン・キャパシタンスＣｇｄについてのリローディング電流によって引き起こされる。具体的には、ゲート−ドレイン・キャパシタンスＣｇｄとゲート−ソース・キャパシタンスＣｇｓは電圧依存性キャパシタンスであり、したがって、キャパシタンス値は、ＭＯＳＦＥＴなど半導体デバイスのドレイン・ソースの両端間で、またゲート・ソースの両端間で現れる電圧に応じて変化する。Ｃｇｄにおける変化の方がＣｇｓより著しい。というのは、単にＣｇｄの両端間で現れる電圧がＣｇｓの両端間のものよりはるかに高いからである。キャパシタンスにおけるこれらの変化は、デバイスのゲート部で現れる電圧、すなわちゲート電圧に対して影響を及ぼす。この影響は、ミラー・プラトーと呼ばれる。Ｍｏｈａｎらの「Power Electronics,Converters,Applications and Design」ISBN0-471-58404-8によれば、このミラー・プラトーは、スイッチング・トランジェント上のターンオフおよびターンオン立上りおよび立下り時間を引き起こし、タイミング・チャート４４に示されているように、ゲート電圧を平らにする。
【００３２】
これは、ターンオン時に、タイミング・チャート４２に示されているＬ１内のエネルギーの余剰と、ターンオフ中にエネルギーの欠乏とを引き起こす。このコイル電流の欠乏が、高損失と遅いターンオフとを引き起こす。
【００３３】
タイミング・チャート４２に示されているように、ほとんどエネルギーのないパルスのために、放散性のハード・チャージング（ｄｉｓｓｉｐａｔｉｖｅ ａｎｄ ｈａｒｄ ｃｈａｒｇｉｎｇ）が引き起こされ、それにより周囲の電子回路内でＥＭＩ問題が引き起こされるおそれがある。さらに、図２に示されている駆動トポロジにおいて発生する可能性がある問題は、インダクタ１がゲート内への電荷の流れを遅くし、したがってゲート電圧が上昇することである。
【００３４】
図３は、図１に示されている制御回路２２を動作させる方法、すなわち、本発明による、第１のスイッチＴ１、第２のスイッチＴ２、第３のスイッチＴ３のスイッチングを実行する方法の例示的な一実施形態のタイミング・チャート５０、５２、５４、５６を示す。
【００３５】
タイミング・チャート５０は、第３のスイッチＴ３部で実行されるスイッチング動作を示し、したがって、スイッチ・コントローラ２４によって制御される第３のトランジスタＴ３のスイッチング動作を示す。タイミング・チャート５２は、第１のスイッチＴ１および第２のスイッチＴ２のスイッチング動作、したがって、スイッチ・コントローラ２４によって実行されるＴ１およびＴ２のスイッチング動作の制御を示す。タイミング・チャート５４は、スイッチＴ１、Ｔ２、Ｔ３のスイッチング動作により発生する電流ＩＬを示し、タイミング・チャート５４は、ゲート２６部で発生する電圧ＶＧＳを示す、または描写する。
【００３６】
図３からわかるように、本発明のこの例示的な実施形態によれば、インダクタＬ１のプリチャージが、第２のスイッチＴ２および第３のスイッチＴ３を切り替えることによって、ＭＯＳＦＥＴ１０のオン切替えを開始する前に実行される。具体的には、インダクタＬ１は、半導体スイッチのオン切替えを開始する前に、すなわち、ｔ２でＴ２をオフに切り替える前に、インダクタ電流ＩＬ（タイミング・チャート５４）を生成することによってプリチャージされる。換言すれば、第２のスイッチＴ２と第３のスイッチＴ３がオンに切り替えられる期間［ｔ１：ｔ２］が提供される。したがって、ＭＯＳＦＥＴ１０の実際のオン切替えがｔ２で始まる前に、電流ＩＬがインダクタＬ１内に生成される。
【００３７】
さらに、ｔ５でのＭＯＳＦＥＴ１０の実際のオフ切替えが、第１のスイッチＴ１のオフ切替えによって開始される前に、別の期間［ｔ４：ｔ５］、すなわちその期間中に第１のスイッチＴ１と第３のスイッチＴ３がオンに切り替えられる期間が提供される。
【００３８】
換言すれば、本発明のこの例示的な実施形態による駆動方式によれば、Ｔ２とＴ３および／またはＴ１とＴ３の間で、それぞれ重なり合う時間が提供される。これにより、インダクタ電流ＩＬは、ＭＯＳＦＥＴ１０の実際のスイッチング動作の前に生成される。
【００３９】
これにより、はるかに高い初期電流がＭＯＳＦＥＴ１０のゲートを充電し、したがって、ＭＯＳＦＥＴ１０のゲート・キャパシタンスのより速い充電を可能にすることが有利である。さらに、ＣＤＣ内に、またＣＤＣから流れる電荷の量を、Ｔ２とＴ３および／またはＴ１とＴ３の間の重なり合う時間の長さを制御することによってスイッチング・コントローラ２４で制御することができることが有利である。これにより、キャパシタンスＣＤＣの両端間の電圧ＶＤＣを制御または調節することができることが有利である。これらの重なり合う時間を提供することによってＬ１内で引き起こされる余分な電流（タイミング・チャート５４）は、あらゆる遷移、すなわちＭＯＳＦＥＴ１０のあらゆるスイッチングを純粋に共振するものとすることができ、これにより、どの高損失、およびＥＭＩにとって不利なゼロへのプルダウンをも回避することを引き起こすことができることが有利である。したがって、タイミング・チャート４２に示されているように、パルスにほとんどエネルギーがなく、放散性のハード・チャージングがＥＭＩ問題を引き起こす状況が回避される。さらに、本発明のこの例示的な実施形態の一態様によれば、タイミング・チャート５４に示されているインダクタＬ１内の余分なエネルギーが、遷移後にＶＣＣ内に回復される。さらに、タイミング・チャート４４とタイミング・チャート５６の比較からわかるように、ミラー・プラトーの長さを、図３に示されているスイッチング方式によって縮小することができることが有利である。
【００４０】
本発明のこの例示的な実施形態の他の態様によれば、スイッチング・コントローラ２４は、さらに、Ｔ２とＴ３および／またはＴ１とＴ３の間の重なり合う時間を制御することによって、ミラー・プラトーに対応する閾値電圧ＶＴＨより少しだけ高くなるようにＶＤＣを調節するようになされる。これによって、オンおよびオフに切り替える対称性を少なくとも部分的に改善することができる。
【００４１】
さらに、本発明によれば、（電力ＭＯＳＦＥＴの）ゲートの放散性のハード・チャージングを回避し、同時にインダクタ内の余分な貯蔵電荷を低減する助けとなる任意のレベルにＶＤＣを制御することができることが有利である。本発明によれば、この点に関する最適電圧は、Ｖｔｈと０．５Ｖｃｃの間の範囲内である。これらを展開するための既知の回路および方法では、ＶＤＣは、電力ＭＯＳＦＥＴのデューティ・サイクルによって決まり、これは欠点となる可能性がある。本発明の例示的な一実施形態によれば、変換器が５０％の一定デューティ・サイクルを有していない場合ですら、図１に示されているような共振ゲート・ドライバを使用することが可能であることが有利である。換言すれば、本発明によれば、変換器は、５０％以外のデューティ・サイクルで動作させることができる。
【図面の簡単な説明】
【００４２】
【図１】共振ゲート・ドライバ回路を制御するための制御回路の例示的な一実施形態を含む、共振ゲート・ドライバ回路の簡易回路図である。
【図２】図２の左側のタイミング・チャートは、ゼロ電圧スイッチング（ＺＶＳ）ＭＯＳＦＥＴおよび５０％のデューティ・サイクルを駆動するための、理想化されたスイッチング方式と重要な状態変数を示し、図２の右側のタイミング・チャートは、ハード・スイッチング型ＭＯＳＦＥＴが５０％のデューティ・サイクルで駆動されたとき発生する可能性がある問題を示すタイミング・チャートである。
【図３】本発明による、図１に示されている制御回路を動作させる方法の例示的な一実施形態を示すタイミング・チャートである。
【特許請求の範囲】
【請求項１】
半導体スイッチを駆動するための共振ドライバ回路を動作させる方法であって、前記ドライバ回路が、電源を前記半導体スイッチの制御端子に接続するための第１のスイッチと、グランドと前記半導体スイッチの前記制御端子との間で接続された第２のスイッチと、前記半導体スイッチの前記制御端子を、インダクタを介して電位に接続するための第３のスイッチとを含み、前記半導体スイッチのスイッチングを開始する前に前記第３のスイッチをスイッチングすることによって、前記インダクタをプリチャージするステップを含む方法。
【請求項２】
前記インダクタが、前記半導体スイッチの前記スイッチングの前記開始前にインダクタ電流を生成することによってプリチャージされる、請求項１に記載の方法。
【請求項３】
前記インダクタ電流が、第１の期間を提供することによって生成され、前記期間中に前記第２および第３のスイッチがオンに切り替えられる、請求項２に記載の方法。
【請求項４】
前記インダクタ電流が、第２の期間を提供することによって生成され、前記期間中に前記第１および第３のスイッチがオンに切り替えられる、請求項２に記載の方法。
【請求項５】
前記半導体スイッチのオン切替えが、前記第２のスイッチをオフに切り替え、前記第３のスイッチをオンに切り替えることによって実行され、前記半導体スイッチのオフ切替えが、前記第１のスイッチをオフに切り替え、前記第３のスイッチをオンに切り替えることによって実行される、請求項４に記載の方法。
【請求項６】
前記インダクタとキャパシタンスの間の接続部での電圧が、前記第１、第２、第３のスイッチの前記スイッチングによって制御され、その結果、ミラー・プラトー電圧より高い最適電圧に達する、請求項１に記載の方法。
【請求項７】
前記半導体スイッチがＭＯＳＦＥＴまたはＩＧＢＴである、請求項１に記載の方法。
【請求項８】
半導体スイッチを駆動するための共振ゲート・ドライバ回路を制御するための制御回路において、前記ドライバ回路が、電源を前記半導体スイッチの制御端子に接続するための第１のスイッチと、グランドと前記半導体スイッチの前記制御端子との間で接続された第２のスイッチと、前記半導体スイッチの前記制御端子を、インダクタを介して電位に接続するための第３のスイッチとを含む制御回路であって、前記第１、第２、第３のスイッチの第１のスイッチングを制御するためのスイッチ・コントローラを備え、その結果、前記インダクタが、前記半導体スイッチのスイッチングを開始する前にプリチャージされる制御回路。
【請求項９】
前記半導体スイッチの第２のスイッチングを開始するために、前記インダクタの前記プリチャージが第１の期間を提供することによって実行され、前記期間中に前記第２および第３のスイッチがオンに切り替えられ、前記半導体スイッチの第３のスイッチングを開始するために、第２の期間が提供され、前記期間中に前記第１および第３のスイッチがオンに切り替えられる、請求項８に記載の制御回路。
【請求項１０】
半導体スイッチを駆動するための電子ドライバ回路であって、電源を前記半導体スイッチの制御端子に接続するための第１のスイッチと、グランドと前記半導体スイッチの前記制御端子との間で接続された第２のスイッチと、前記半導体スイッチの前記制御端子を、インダクタを介して電位に接続するための第３のスイッチとを備え、前記インダクタが、前記半導体スイッチのスイッチングを開始する前に前記第３のスイッチをスイッチングすることによってプリチャージ可能である電子ドライバ回路。
【請求項１】
半導体スイッチを駆動するための共振ドライバ回路を動作させる方法であって、前記ドライバ回路が、電源を前記半導体スイッチの制御端子に接続するための第１のスイッチと、グランドと前記半導体スイッチの前記制御端子との間で接続された第２のスイッチと、前記半導体スイッチの前記制御端子を、インダクタを介して電位に接続するための第３のスイッチとを含み、前記半導体スイッチのスイッチングを開始する前に前記第３のスイッチをスイッチングすることによって、前記インダクタをプリチャージするステップを含む方法。
【請求項２】
前記インダクタが、前記半導体スイッチの前記スイッチングの前記開始前にインダクタ電流を生成することによってプリチャージされる、請求項１に記載の方法。
【請求項３】
前記インダクタ電流が、第１の期間を提供することによって生成され、前記期間中に前記第２および第３のスイッチがオンに切り替えられる、請求項２に記載の方法。
【請求項４】
前記インダクタ電流が、第２の期間を提供することによって生成され、前記期間中に前記第１および第３のスイッチがオンに切り替えられる、請求項２に記載の方法。
【請求項５】
前記半導体スイッチのオン切替えが、前記第２のスイッチをオフに切り替え、前記第３のスイッチをオンに切り替えることによって実行され、前記半導体スイッチのオフ切替えが、前記第１のスイッチをオフに切り替え、前記第３のスイッチをオンに切り替えることによって実行される、請求項４に記載の方法。
【請求項６】
前記インダクタとキャパシタンスの間の接続部での電圧が、前記第１、第２、第３のスイッチの前記スイッチングによって制御され、その結果、ミラー・プラトー電圧より高い最適電圧に達する、請求項１に記載の方法。
【請求項７】
前記半導体スイッチがＭＯＳＦＥＴまたはＩＧＢＴである、請求項１に記載の方法。
【請求項８】
半導体スイッチを駆動するための共振ゲート・ドライバ回路を制御するための制御回路において、前記ドライバ回路が、電源を前記半導体スイッチの制御端子に接続するための第１のスイッチと、グランドと前記半導体スイッチの前記制御端子との間で接続された第２のスイッチと、前記半導体スイッチの前記制御端子を、インダクタを介して電位に接続するための第３のスイッチとを含む制御回路であって、前記第１、第２、第３のスイッチの第１のスイッチングを制御するためのスイッチ・コントローラを備え、その結果、前記インダクタが、前記半導体スイッチのスイッチングを開始する前にプリチャージされる制御回路。
【請求項９】
前記半導体スイッチの第２のスイッチングを開始するために、前記インダクタの前記プリチャージが第１の期間を提供することによって実行され、前記期間中に前記第２および第３のスイッチがオンに切り替えられ、前記半導体スイッチの第３のスイッチングを開始するために、第２の期間が提供され、前記期間中に前記第１および第３のスイッチがオンに切り替えられる、請求項８に記載の制御回路。
【請求項１０】
半導体スイッチを駆動するための電子ドライバ回路であって、電源を前記半導体スイッチの制御端子に接続するための第１のスイッチと、グランドと前記半導体スイッチの前記制御端子との間で接続された第２のスイッチと、前記半導体スイッチの前記制御端子を、インダクタを介して電位に接続するための第３のスイッチとを備え、前記インダクタが、前記半導体スイッチのスイッチングを開始する前に前記第３のスイッチをスイッチングすることによってプリチャージ可能である電子ドライバ回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公表番号】特表２００７−５０５５４４（Ｐ２００７−５０５５４４Ａ）
【公表日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願番号】特願２００６−５２５９４０（Ｐ２００６−５２５９４０）
【出願日】平成１６年８月２５日（２００４．８．２５）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１５５８
【国際公開番号】ＷＯ２００５／０２５０６５
【国際公開日】平成１７年３月１７日（２００５．３．１７）
【出願人】（５０１３４４３１５）コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． (174)
【Ｆターム（参考）】
【公表日】平成１９年３月８日（２００７．３．８）
【国際特許分類】
【出願日】平成１６年８月２５日（２００４．８．２５）
【国際出願番号】ＰＣＴ／ＩＢ２００４／０５１５５８
【国際公開番号】ＷＯ２００５／０２５０６５
【国際公開日】平成１７年３月１７日（２００５．３．１７）
【出願人】（５０１３４４３１５）コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． (174)
【Ｆターム（参考）】
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