半導体デバイスの電極のための保護バリア層
【課題】 無鉛はんだに含まれている酸性のフラックスから電極を保護し、それによって、その下の活性な半導体接合を保護するバリア層を電極の直上に設けた半導体デバイスを提供する。
【解決手段】 半導体デバイスは、１つの表面上に、少なくとも１つの電極を有する半導体ダイと、電極の上方に形成されている少なくとも１つのはんだ付け可能なコンタクトと、電極の上方に形成され、かつ、はんだ付け可能なコンタクトを露出する開口を有するパッシベーション層とを備え、パッシベーション層の開口は、はんだ付け可能なコンタクトよりも広く、はんだ付け可能なコンタクトとパッシベーション層との間に、空隙が存在する。さらに、電極の上面上であって、はんだ付け可能なコンタクトの下面に沿って、および、空隙の全域にわたって、バリア層を配置されている。バリア層は、パッシベーション層の下に広がっている場合もあり、また、電極の全上面を覆っている場合もあり、さらに、電極の側壁に沿って広がっている場合もある。バリア層は、チタン層を備えている場合もあり、チタン層とニッケル層とを備えている場合もあり、電極およびその下の半導体ダイを、無鉛はんだに含まれている酸性のフラックスから保護する。
【解決手段】 半導体デバイスは、１つの表面上に、少なくとも１つの電極を有する半導体ダイと、電極の上方に形成されている少なくとも１つのはんだ付け可能なコンタクトと、電極の上方に形成され、かつ、はんだ付け可能なコンタクトを露出する開口を有するパッシベーション層とを備え、パッシベーション層の開口は、はんだ付け可能なコンタクトよりも広く、はんだ付け可能なコンタクトとパッシベーション層との間に、空隙が存在する。さらに、電極の上面上であって、はんだ付け可能なコンタクトの下面に沿って、および、空隙の全域にわたって、バリア層を配置されている。バリア層は、パッシベーション層の下に広がっている場合もあり、また、電極の全上面を覆っている場合もあり、さらに、電極の側壁に沿って広がっている場合もある。バリア層は、チタン層を備えている場合もあり、チタン層とニッケル層とを備えている場合もあり、電極およびその下の半導体ダイを、無鉛はんだに含まれている酸性のフラックスから保護する。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、本明細書によって優先権の請求がなされ、また、その開示が参照によって本明細書に組み込まれる、マーティン・キャロル他による「Solderable Top Metallization and Passivation for Semiconductor Package（半導体パッケージのためのはんだ付け可能な上部メタライゼーションおよびパッシベーション）」という名称の、２００５年９月２日に出願された米国特許仮出願第６０／７１４０７６号に基づき、その利益を主張するものである。
【０００２】
本発明は、広義では、半導体デバイスに関し、より詳細には、無鉛はんだ中の活性成分から電極を保護する、半導体デバイスの電極のためのバリア層に関する。
【背景技術】
【０００３】
ＤｉｒｅｃｔＦＥＴ（商標名）タイプの半導体デバイス（特許文献１を参照）、およびフリップチップ・タイプの半導体デバイスのような半導体デバイスは、半導体ダイの主面上に形成された、例えばアルミニウムから成る、１つ以上のメタライズ電極を有している。これらのメタライズ電極は、例えばプリント回路板のような支持基板上の導電性パッドに直接はんだ付けされるように構成されている。さらに、半導体デバイスがパッケージされるとき、その電極がパッケージのリード線に直接または間接にはんだ付けされるように構成されていて、１つ以上のメタライズ電極を有する、別の半導体デバイスも存在する。
【０００４】
例えば、図１には、一例として、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージ１００（特許文献１に開示されているタイプの）の下面図が示されており、また、図２には、このデバイス・パッケージの、図１の円１０１ａ内の部分の側断面図が示されている。
【０００５】
図１に示されているように、デバイス・パッケージ１００は、開口下面を有する、カップ状または缶状の導電性クリップ１１２、最上部のウェブ（薄い金属板）１１３、および、ウェブ１１３に電気的に接続された２つの縁部１１４および１１５を備えている。
【０００６】
パワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の半導体ダイ１０２が、導電性クリップ１１２内に収容されている。半導体ダイ１０２は、その下面にドレイン電極１０３、その上面にソース電極１０４およびゲート電極１０５を備えている（ソース電極およびゲート電極は、図１において点線によって示されている）。
【０００７】
ドレイン電極１０３は、ウェブ１１３と、したがって、縁部１１４および１１５と電気的に接続している。ソース電極１０４およびゲート電極１０５は、導電性クリップ１１２の開口下面に露出しており、例えば基板のパッドに直接はんだ付けできるようになっている。
【０００８】
基板のパッドへのソース電極、およびゲート電極のはんだ付けを容易にするために、はんだ付け可能なコンタクト１０９および１１０が、ソース電極１０４の直上に形成され、また、はんだ付け可能なコンタクト１０８が、ゲート電極１０５の直上に形成されている。
【０００９】
はんだ付け可能なコンタクト１０８、１０９および１１０は、はんだ付け可能なコンタクト１１０の、図２の円１０１ｂ内の部分の拡大側面断面図である図２Ａに示されているように、通常、チタン層１３１、ニッケル層１３２および銀層１３３から成る３層金属スタックのような、銀を含む、はんだ付け可能な金属で作られている。例えばエポキシ樹脂で形成されており、そして、例えばはんだレジストとして働くパッシベーション層１２０が、半導体ダイ１０２の上面の上方で、かつ、ソース電極１０４およびゲート電極１０５の上面に沿って配置されている。
【００１０】
開口１２０ａ、１２０ｂ、および１２０ｃが、ソース電極１０４およびゲート電極１０５上のはんだ付け可能なコンタクトの各々を露出させるように、ソース電極およびゲート電極の上方のパッシベーション層１２０内に形成されている。
【００１１】
従来、パッシベーション層１２０と、はんだ付け可能なコンタクト１０８〜１１０とは、はんだ付け可能なコンタクトとパッシベーション層とが、合接／オーバーラップするように形成されている。しかしながら、この合接／オーバーラッピング構成によって、半導体デバイスの信頼性に関わる問題が生じている。
【００１２】
具体的には、電界および湿気への長期にわたる暴露によって、はんだ付け可能なコンタクトからの銀イオンのマイグレーションが発生して、デンドライト（樹枝状の突起）が形成される場合のあることが知られている。
【００１３】
基板のパッドに半導体ダイの電極を固着させるために、これらのはんだ付け可能なコンタクトの表面に、はんだを塗布したときには、はんだは、通常、接触面に沿って露出している銀を溶解し、そのため、銀を取り込んで、デンドライトの発生を防ぐはんだ合金を形成することが、よく知られている。
【００１４】
しかし、パッシベーション層と、はんだ付け可能なコンタクトとが、合接／オーバーラップするように形成されているときには、パッシベーション層が、はんだ付け可能なコンタクトの外表面の一部を覆い隠し、そのために、はんだ付け中に、はんだは、この外表面の一部に沿った銀まで到達することを妨げられる。
【００１５】
その結果、この外表面の一部に沿った銀は、上述のようにはんだによって溶解されるということがなく、そのため、マイグレートする銀イオンの源となる場合がある。このようにして発生した銀イオンは、パッシベーション層の上までマイグレートしてデンドライトを形成し、その結果、半導体デバイスの信頼性を低下させる。
【００１６】
この問題を克服するために、図１および図２に示されているように、パッシベーション層中の開口１２０ａ〜１２０ｃを、はんだ付け可能なコンタクト１０８〜１１０より広くなるように構成する場合がある。その結果、はんだ付け可能なコンタクト１０８〜１１０は、図２に示されているように、空隙１２１のような、周囲を囲んでいる空隙によって、パッシベーション層１２０から距離をあけて配置されている。これらの空隙の底に、メタライズされた電極が露出している。
【００１７】
この構成においては、はんだ付け可能なコンタクト１０８〜１１０の全上面および全側面が露出し、それによって、はんだが、それらの表面を覆い、露出している銀を溶解することが可能になり、その結果、デンドライトの形成が抑制される。
【００１８】
しかし、パッシベーション層とはんだ付け可能なコンタクトとの、この空隙構成によって、明らかに、別の問題が発生する。具体的には、基板のパッドにはんだ付け可能なコンタクト１０８〜１１０を接続するために、過去において一般的に用いられていたはんだは、含鉛はんだであった。しかし、現在は、無鉛はんだが用いられるようになっており、鉛による環境破壊を避けるために、その使用が、ますます拡大している。
【００１９】
主要な無鉛はんだは、「ＳＡＣ」として知られている、すず／銀／銅合金である。ＳＡＣ合金の融点は、今日まで標準的な基板組立において用いられている鉛共晶はんだの融点より高い。ＳＡＣ合金が、はんだ付け可能なコンタクトの表面を活性化するフラックスを含んでいるのは明らかである。
【００２０】
特に、これらのフラックスには、カルボン酸群にはいる酸のような、いくつかの酸が含まれている場合がある。はんだ活性化段階中に、はんだ付け可能なコンタクトの表面上に存在していた酸化物が、これらの酸によってエッチングされ、その結果、はんだと合金化することができる清浄な表面が生成される。
【００２１】
このはんだ活性化段階中に、はんだ中のフラックスが、空隙１２１のような空隙内まで広がることがあることは明らかであり、その場合には、フラックスは、はんだ付け可能なコンタクトとパッシベーション層１２０との間に広がり、その底に露出しているアルミニウム電極とコンタクトする。
【００２２】
これらのフラックス中の酸は、アルミニウム電極と有害に反応して、アルミニウム電極を貫通する孔を形成させることが知られている。その結果、酸性のフラックスは、アルミニウム電極の下の活性な半導体接合およびゲートに破壊的な化学作用を及ぼすことができ、それによって、半導体デバイスの信頼性に悪影響を与える。
【００２３】
図３には、図１のデバイス・パッケージの、円１０１ａで囲まれた部分の一代替側面断面図が示されている。この場合、ソース電極、ゲート電極、および、それらの電極の下の活性な接合およびゲートを、酸性のフラックスから保護するために、例えば窒化物またはアクリルアセテートから成る保護パッシベーション層１３５を、それらの電極の上面に沿ってデポジットしている。
【００２４】
具体的には、保護パッシベーション層１３５を、パッシベーション層１２０の下、および、はんだ付け可能なコンタクト１１０とパッシベーション層１２０との間の空隙に沿って、デポジットしている。しかしながら、保護パッシベーション層１３５の形成は、コストを増加させ、さらに、得られる半導体デバイスの品質に影響を与えることが知られている。
【特許文献１】米国特許第６６２４５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は、無鉛はんだに含まれている酸性のフラックスから、半導体デバイスの電極を保護し、それによって、その下の活性な半導体接合を保護するバリア層を、半導体デバイスの電極に設けて、従来技術の上述の欠点、また、他の欠点を克服するものである。
【課題を解決するための手段】
【００２６】
本発明の好適な一実施形態によれば、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージとしてパッケージされた縦型導電パワーＭＯＳＦＥＴのような半導体デバイスが、上面に沿って、ソース電極およびゲート電極を配置された半導体ダイを備えている。
【００２７】
半導体デバイスは、さらに、ソース電極の上方に、少なくとも１つのはんだ付け可能なコンタクト、および、ゲート電極の上方に、少なくとも１つのはんだ付け可能なコンタクトを備えている。半導体デバイスは、さらに、ソース電極およびゲート電極越しに、半導体ダイの上面の上方にパッシベーション層が配置されている。
【００２８】
パッシベーション層は、その内部に、ソース電極、およびゲート電極の上方のはんだ付け可能なコンタクトの各々を露出する開口が形成されている。
【００２９】
本発明の好適な一実施形態においては、パッシベーション層内の各開口は、それに対応するはんだ付け可能なコンタクトよりも広い。その結果、各はんだ付け可能なコンタクトと、それを囲んでいるパッシベーション層との対向端面／側面間に、空隙が形成されている。この空隙は、はんだ付け可能なコンタクトを囲んでおり、かつ、はんだ付け可能なコンタクトの全高にわたって広がっている。
【００３０】
本発明によれば、半導体デバイスは、さらに、ソース電極およびゲート電極の上面の少なくとも一部を覆っているバリア層を備えている。具体的には、本発明の一実施形態によれば、バリア層は、はんだ付け可能なコンタクトの下面と、ソース電極およびゲート電極の上面との間に広がっており、かつ、はんだ付け可能なコンタクトとパッシベーション層との間の空隙に沿って広がっている。具体的には、少なくとも、パッシベーション層の対向端まで広がっている。
【００３１】
本発明の好適な一実施形態においては、バリア層は、さらに、はんだ付け可能なコンタクトを囲んでいる空隙を越えて、パッシベーション層の下に広がっている。具体的には、本発明の一実施形態によれば、バリア層は、ソース電極およびゲート電極の上面に沿って、パッシベーション層の下を、ソース電極およびゲート電極の外縁端の方に広がっている。
【００３２】
本発明の一実施形態によれば、バリア層は、ソース電極およびゲート電極の外縁端よりも内側に引っ込んでおり、したがって、ソース電極およびゲート電極の上面が露出した外縁部が存在する。
【００３３】
本発明の別の一実施形態によれば、バリア層は、ソース電極およびゲート電極の全上面にわたって、ソース電極およびゲート電極の外縁端まで広がっており、それによって、ソース電極およびゲート電極の全上面を覆っている。
【００３４】
本発明のさらなる一実施形態によれば、バリア層は、さらに、ソース電極およびゲート電極の外縁端を越えて広がっており、それによって、ソース電極およびゲート電極から突き出ている。
【００３５】
本発明のさらに別の一実施形態によれば、バリア層は、ソース電極およびゲート電極の全上面にわたって広がっており、かつ、ソース電極およびゲート電極の外縁端を縁とする、垂直の側壁に沿って広がっている。
【００３６】
本発明によれば、バリア層は、導電材料から成っており、特に、無鉛はんだに含まれているフラックスの酸性特性に耐性を有する材料から成っている。本発明の一実施形態によれば、バリア層は、チタン層から成っている。
【００３７】
上に説明したように、ソース電極およびゲート電極の上方に形成される、はんだ付け可能なコンタクトは、バリア層の直上に形成されている。バリア層が、チタン層から成る場合には、各はんだ付け可能なコンタクトは、ニッケル層と銀層とのスタックのような、銀を含む、はんだ付け可能な金属スタックであるが、当技術分野において公知の、他の従来のスタックが用いられることもある。
【００３８】
本発明の別の一実施形態によれば、バリア層は、ソース電極およびゲート電極の直上に配置されたチタン層を含んでおり、かつ、さらに、チタン層の直上に配置された、例えばニッケル層を含んでいる。この実施形態においては、ソース電極およびゲート電極の上方に形成される、はんだ付け可能なコンタクトは、ニッケル層の直上に形成されており、銀層しか含まない場合がある。
【００３９】
本発明によれば、少なくとも、はんだ付け可能なコンタクトを囲んでいる空隙全域にわたって、ソース電極およびゲート電極の上面に沿って、バリア層が形成されているために、バリア層は、半導体デバイスを、例えば基板のパッドにはんだ付けするときに空隙内に広がってきた、無鉛はんだの酸性のフラックスから、ソース電極およびゲート電極を保護することができる。
【００４０】
具体的には、バリア層は、酸性のフラックスが、これらの空隙に沿ってソース電極およびゲート電極とコンタクトすることを防止し、それによって、フラックスが、ソース電極およびゲート電極を貫通する孔を形成して、活性な半導体接合、および、その下のゲートに破壊的な化学作用を及ぼすことを防止する。
【００４１】
さらに、バリア層を、空隙を越えて、パッシベーション層の下まで、そして、場合によっては、ソース電極およびゲート電極の全上面および全側壁にわたって、さらに広げることによって、バリア層は、さらに、パッシベーション層の表面下に浸透してきた任意のフラックス、またはフラックス中に存在する活性成分から、ソース電極およびゲート電極、活性な半導体接合、および、その下のゲートを保護することができるようになる。
【００４２】
当業者には容易に認識されるように、本発明のバリア層は、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージに加えて、支持基板上の導電性パッド、もしくは外部導電体にはんだ付けするための電極を有する他の半導体デバイスにも適用可能である。
【００４３】
例えば、本発明は、さらに、フリップチップ・デバイス、バンプ／ウェハレベル・パッケージ・デバイス、および、電極を、パッケージのリード線に直接に、または、例えばクリップ／ストラップを介してはんだ付けされてパッケージされる半導体デバイスにも適用可能である。
【００４４】
さらに、やはり当業者には容易に認識されるように、本発明は、ダイオードのような、パワーＭＯＳＦＥＴ以外の半導体デバイスにも適用可能である。
【００４５】
本発明の一実施形態によれば、ソース電極およびゲート電極の上面に沿って形成されたバリア層を有する、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージのような半導体デバイスを製造するために、最初に、活性エリアおよび終端領域に沿って、半導体ダイの上面の上に、コンタクト金属層がデポジットされる。
【００４６】
その後、チタン層が、コンタクト金属層の表面の上にデポジットされて、次に、例えばニッケル層および銀層が、チタン層の上面の上にデポジットされる。
【００４７】
その後、第１のマスクが、銀層の上に形成される。バリア層が、チタン層だけしか含まない場合には、銀層およびニッケル層の一部が、チタン層を露出するようにエッチングされて、それによって、ソース電極およびゲート電極の各々に対する、銀およびニッケルから成る、少なくとも１つのはんだ付け可能なコンタクトが形成される。
【００４８】
次に、第２のマスクが、チタン層の露出した表面の上に形成されて、その後、チタン層の一部が、その下のコンタクト金属層を露出するようにエッチングされる。それによって、ソース電極およびゲート電極の各々に対する、チタンから成るバリア層が形成される。
【００４９】
それに代えて、バリア層が、ニッケル層とチタン層との両方を含む場合には、第１のマスクは、銀層の一部だけをエッチングするために用いられる。それによって、ニッケル層が露出し、かつ、ソース電極およびゲート電極の各々に対する、銀から成る、はんだ付け可能なコンタクトが形成される。
【００５０】
その後、第２のマスクが、ニッケル層の上に形成され、次に、ニッケル層およびチタン層の一部が、その下のコンタクト金属層を露出するようにエッチングされる。それによって、ソース電極およびゲート電極の各々に対する、ニッケルおよびチタンから成るバリア層が形成される。
【００５１】
その後、露出したコンタクト金属層が、エッチングによって終端領域の表面まで除去される。その結果、各々が、その上面に沿ってチタン（または、ニッケルおよびチタン）から成るバリア層を有しており、かつ、さらに、それぞれのバリア層の上面に沿って、銀およびニッケル（または、銀だけ）から成る少なくとも１つのはんだ付け可能なコンタクトを有しているソース電極およびゲート電極が形成される。
【００５２】
本発明の一実施形態によれば、コンタクト金属層をエッチングして、ソース電極およびゲート電極を形成した結果、コンタクト金属層が、バリア層の外縁端の下方の部分から、エッチングによって除去され、その結果、バリア層が、ソース電極およびゲート電極の外縁端から突き出る。
【００５３】
本発明の一実施形態によれば、これらのオーバーハングは、そのまま残される。それに代えて、本発明の別の一実施形態によれば、バリア層は、例えば、これらのオーバーハングが除去されるように、さらにエッチングされる。
【００５４】
次に、半導体デバイスを完成させるために、パッシベーション層が、はんだ付け可能なコンタクトおよびバリア層を覆うように、半導体ダイの上面の上方に形成される。その後、任意の適切なプロセスを用いて、各はんだ付け可能なコンタクトを露出するための開口が、パッシベーション層に形成される。
【００５５】
本発明の別の一実施形態によれば、上述のプロセスは、上述のプロセスの間に損傷を受ける可能性のある終端領域を保護するように変更される。本発明のこの実施形態によれば、半導体ダイの上面の上へのコンタクト金属層のデポジションに先立って、最初に、例えばチタンから成るバリア層が、終端領域に沿ってデポジットされる。
【００５６】
次に、プロセスは、上述のように進行して、半導体ダイの直上に、コンタクト金属層がデポジットされ、コンタクト金属層の直上に、チタン層などがデポジットされ、最終的に、バリア層を形成するために、チタン層（または、チタン層とニッケル層）がエッチングされる。
【００５７】
その後、コンタクト金属層が、終端領域に沿って、バリア層の上面まで、エッチングによって除去される。それによって、ソース電極およびゲート電極が形成される。ソース電極およびゲート電極が形成されると、終端領域に沿ったバリア層が除去される。
【００５８】
具体的には、終端領域に沿ったバリア層がエッチングされて、終端領域の上面の一部が露出する。その後、製造プロセスは、再び、上の説明のとおりに進む。
【００５９】
本発明の別の一実施形態によれば、ソース電極およびゲート電極の上面および側面に沿ってバリア層を形成されている半導体デバイスを製造するために、最初に、コンタクト金属層が、活性エリア全域にわたる半導体ダイの上面の上、および、終端領域の上面の上にデポジットされる。
【００６０】
その後、コンタクト金属層の上に、マスクが形成されて、コンタクト金属層の一部が、終端領域の上面まで、エッチングによって除去される。それによって、ソース電極およびゲート電極が形成される。
【００６１】
次に、チタン層が、ソース電極、およびゲート電極の全上面および全側面の上、および、終端領域の露出した上面に沿って、デポジットされる。次いで、例えばニッケル層および銀層が、チタン層の上面の上にデポジットされる。
【００６２】
その後、銀層の上に、マスクが形成される。バリア層が、チタン層しか含まないのであれば、銀層およびニッケル層の一部が、チタン層を露出するようにエッチングされる。それによって、ソース電極およびゲート電極の各々に対する、銀およびニッケルから成る、少なくとも１つのはんだ付け可能なコンタクトが形成される。
【００６３】
次に、チタン層の露出した表面の上に、マスクが形成され、次いで、終端領域に沿ってのみ、チタン層の一部がエッチングされる。その結果、チタンから成るバリア層が、ソース電極およびゲート電極の各々の全上面および全側面の上に形成される。この場合にも、ソース電極およびゲート電極の直上のバリア層は、ニッケルおよびチタンから成るバリア層であり、はんだ付け可能なコンタクトが、銀層だけしか含まないように、上述のプロセスが変更されることがある。
【００６４】
次に、はんだ付け可能なコンタクトおよびバリア層を覆うように、半導体ダイの上面の上方に、パッシベーション層が形成される。その後、各はんだ付け可能なコンタクトを露出するための開口が、パッシベーション層に形成される。
【００６５】
本発明の他の特徴および利点は、添付図面を参照して行う、本発明の次の説明から明白になると思う。
【発明を実施するための最良の形態】
【００６６】
図４には、本発明の好適な一実施形態による、半導体デバイス２００の一部分の側面断面図が示されている（図４は、正しい縮尺で示されていないことに注意されたい）。一例として、半導体デバイス２００は、特許文献１に記載されているようなＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージとしてパッケージされた縦型導電パワーＭＯＳＦＥＴである。
【００６７】
半導体デバイス２００は、シリコン、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、または、その他同様のものから成る半導体ダイ１０２を備えている。半導体ダイ１０２は、その内部に、縦型導電パワーＭＯＳＦＥＴとして構成されている接合（図４には示されていない）を形成されている。
【００６８】
半導体ダイ１０２の活性エリア２５１の外縁を、終端領域２５２が囲んでいる。この終端領域は、フィールド酸化膜リング２５３、活性エリア２５１から、フィールド酸化膜リング２５３の上に突き出ている、例えば多結晶シリコンから成るフィールド・プレート２５４、および、フィールド・プレート２５４の上に配置された層間絶縁膜（ＩＬＤ）層２５５を備えている場合がある。
【００６９】
半導体デバイス２００は、さらに、半導体ダイ１０２の下面上に、ドレイン電極１０３を備えている。ドレイン電極１０３は、ＤｉｒｅｃｔＦＥＴ（商標名）パッケージの導電性クリップのウェブ１１３と電気的にコンタクトしている。ドレイン電極１０３は、アルミニウムから成っているが、何らかの他のメタライズ金属が用いられる場合もある。
【００７０】
半導体デバイス２００は、さらに、半導体ダイ１０２の上面上に、ソース電極１０４およびゲート電極１０５を備えている。これらの各電極は、アルミニウムから成っているが、やはり、何らかの他のメタライズ金属が用いられる場合もある。ソース電極の厚さ２０５は、活性エリア２５１全体にわたって、例えば約４μｍである。
【００７１】
はんだ付け可能なコンタクト２１０のような、少なくとも１つのはんだ付け可能なコンタクトが、ソース電極１０４の上方に形成されており、また、少なくとも１つのはんだ付け可能なコンタクト（図示せず）が、ゲート電極１０５の上方に形成されている（ゲート電極の上方のはんだ付け可能なコンタクトは、はんだ付け可能なコンタクト２１０と同様であることに注意されたい）。各はんだ付け可能なコンタクトは、例えば、銀を含有する、はんだ付け可能な金属を含んでいる。
【００７２】
半導体デバイス２００は、さらに、ソース電極１０４およびゲート電極１０５越しに、
半導体ダイ１０２の上面の上方に、例えば約１８μｍの厚さのパッシベーション層２２０を配置されている。パッシベーション層２２０は、例えば、はんだレジストとしても働くことができる、任意の適切なエポキシ・パッシベーション層である。パッシベーション層２２０の内部には、ソース電極１０４およびゲート電極１０５上のはんだ付け可能なコンタクトの各々を露出させる開口が形成されている。
【００７３】
本発明の好適な一実施形態において、パッシベーション層の各開口は、対応するはんだ付け可能なコンタクトより広い。その結果、各はんだ付け可能なコンタクトと、それを囲んでいるパッシベーション層との対向端面／側面間に、空隙が形成されている。この空隙は、はんだ付け可能なコンタクトを囲んでおり、かつ、はんだ付け可能なコンタクトの全高にわたって広がっている。
【００７４】
はんだ付け可能なコンタクトとパッシベーション層２２０との間に、このように間隔を設けることによって、上述のように、パッシベーション層が、はんだ付け可能なコンタクトの表面のいずれかを覆い隠すことを防止することができる。その結果、はんだが、はんだ付け可能なコンタクト上に塗布され、リフロウされたとき、はんだは、はんだ付け可能なコンタクトの全外表面を覆い、そして、これらの外表面に沿って露出している銀を溶解させることができ、そのために、デンドライトの形成が制限される。
【００７５】
本発明の好適な一実施形態においては、パッシベーション層２２０は、はんだ付け可能なコンタクトよりも厚い。その結果、はんだ付け可能なコンタクトは、パッシベーション層２２０の上面を越えて突き出ることはない。
【００７６】
一例として、ソース電極１０４上のはんだ付け可能なコンタクト２１０に関連付けて説明すると、パッシベーション層２２０の内部に開口２２２が形成されており、その開口を通して、はんだ付け可能なコンタクト２１０が露出している。
【００７７】
上述のように、はんだ付け可能なコンタクト２１０は、開口２２２の底に配置されており、かつ、パッシベーション層２２０の上面を越えて突き出ていない。さらに、開口２２２は、はんだ付け可能なコンタクト２１０より広い。その結果、はんだ付け可能なコンタクト２１０と、パッシベーション層２２０との対向端面／側面間に、空隙２２１が形成されている。
【００７８】
この空隙は、はんだ付け可能なコンタクト２１０を囲んでおり、かつ、はんだ付け可能なコンタクトの全高２２３にわたって広がっている。空隙２２１の幅は、例えば約１５μｍである。この場合にも、半導体デバイス２００のはんだ付け可能なコンタクトの各々は、はんだ付け可能なコンタクト２１０と同様の形状を有するのが好ましい。
【００７９】
本発明によれば、半導体デバイス２００は、さらに、それぞれ、ソース電極１０４およびゲート電極１０５の上面の少なくとも一部分を覆っているバリア層２０２および２０３を備えている。
【００８０】
具体的には、本発明の一実施形態によれば、バリア層２０２および２０３は、はんだ付け可能なコンタクトの下面とソース電極１０４およびゲート電極１０５の上面との間、および、はんだ付け可能なコンタクトとパッシベーション層２２０との間の空隙に沿って広がっており、より具体的には、パッシベーション層２２０の少なくとも対向端面まで広がっている。
【００８１】
例えば、はんだ付け可能なコンタクト２１０に関連付けて説明すると、バリア層２０２は、このはんだ付け可能なコンタクト２１０の下面に沿って、および、パッシベーション層２２０の開口２２２の対向端面まで、空隙２２１に沿って、広がっている。
【００８２】
本発明の好適な一実施形態によれば、図４に示されているように、バリア層２０２および２０３は、さらに、はんだ付け可能なコンタクトを囲んでいる空隙を越えて、パッシベーション層２２０の下まで広がっている。
【００８３】
具体的には、本発明の一実施形態によれば、バリア層２０２および２０３は、ソース電極１０４およびゲート電極１０５の上面に沿って、パッシベーション層２２０の下で、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａの方に広がっている。本発明の一実施形態によれば、図４に示されているように、バリア層は、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａよりも内側に引っ込んでおり、したがって、ソース電極１０４およびゲート電極１０５の上面に沿って、外縁部２３１および２３２が露出している。
【００８４】
本発明の別の一実施形態によれば、バリア層２０２および２０３は、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａまで、ソース電極１０４およびゲート電極１０５の全上面にわたって広がっており、それによって、ソース電極１０４およびゲート電極１０５の全上面を覆っている。
【００８５】
本発明のさらなる一実施形態によれば、図５（図５は、縮尺通りに示されていないことに注意されたい）の半導体デバイス２００ａとして示されているように、バリア層２０２および２０３は、さらに、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａを越えて広がっており、それによって、オーバーハング２０２ａおよび２０３ａを形成している。
【００８６】
本発明によれば、バリア層２０２および２０３は、導電材料、特に、ＳＡＣのような無鉛はんだに含まれているフラックスの酸性特性に対して耐性を有する材料から成っている。本発明の一実施形態によれば、バリア層２０２および２０３は、例えば約１８００Åの厚さのチタン層２０４から成っている。
【００８７】
上述のように、はんだ付け可能なコンタクト２１０のような、ソース電極およびゲート電極の上方に形成されるはんだ付け可能なコンタクトが、バリア層２０２および２０３の直上に形成されている。バリア層が、チタン層２０４から成っている場合には、各々のはんだ付け可能なコンタクトは、ニッケル層２１１と銀層２１２とのスタックのような、銀を含む、はんだ付け可能な金属スタックであるが、当技術分野で公知の他の従来のスタックが用いられる場合もある。ニッケル層２１１の厚さは、例えば約２０００Å、また、銀層２１２の厚さは、例えば約６０００Åである。
【００８８】
少なくとも、はんだ付け可能なコンタクトを囲んでいる空隙全域において、ソース電極およびゲート電極の上面に沿って、バリア層２０２および２０３を形成することによって、バリア層２０２および２０３は、半導体デバイス２００が、例えば基板のパッドにはんだ付けされるときに、空隙内に広がる無鉛はんだの酸性のフラックスから、著しくソース電極およびゲート電極を保護する。
【００８９】
具体的には、バリア層は、酸性のフラックスが、これらの空隙に沿ったソース電極およびゲート電極とコンタクトすることを防止し、それによって、フラックスが、ソース電極およびゲート電極を貫通する孔を形成し、活性な半導体接合、および、その下のゲートに破壊的な化学作用を及ぼすことを防止する。
【００９０】
さらに、バリア層２０２および２０３を、空隙を越えて、また、パッシベーション層２２０の下に広げることによって、バリア層２０２および２０３は、ソース電極およびゲート電極、活性な半導体接合、および、その下のゲートを、パッシベーション層の下に浸透してきた任意のフラックスまたはフラックス中に存在する活性な成分からも保護する。
【００９１】
図６（同様の要素には、同様の符号が付されている）には、本発明の別の一実施形態による、半導体デバイス３００の一例の一部の側断面図が示されている（図６は、縮尺通りに示されていないことに注意されたい）。
【００９２】
半導体デバイス３００は、半導体デバイス２００と同様であり、ソース電極１０４の上方に、はんだ付け可能なコンタクト３１０のような、少なくとも１つのはんだ付け可能なコンタクト、および、ゲート電極１０５の上方に、少なくとも１つのはんだ付け可能なコンタクト（図示せず）を形成されている。
【００９３】
上述の説明と同様に、はんだ付け可能なコンタクトの各々は、それを囲んでいる空隙（はんだ付け可能なコンタクト３１０を囲んでいる空隙２２１のような）によって、パッシベーション層２２０から間隔をあけて配置されているのが好ましい。半導体デバイス３００は、さらに、バリア層２０２および２０３と同様に、それぞれ、ソース電極１０４およびゲート電極１０５の上面の少なくとも一部を覆っているバリア層３０２および３０３を備えている。
【００９４】
しかし、本発明のこの実施形態によれば、バリア層３０２および３０３は、ソース電極およびゲート電極の直上に配置されたチタン層２０４と、さらに、チタン層２０４の直上に配置された、例えばニッケル層２１１とを備えている。チタン層２０４の厚さは、例えば約１８００Åであり、ニッケル層２１１の厚さは、例えば約２０００Åである。上述の説明と同様に、はんだ付け可能なコンタクト３１０のような、ソース電極およびゲート電極の上方に形成されるはんだ付け可能なコンタクトが、バリア層の直上に形成されている、
【００９５】
具体的には、この実施例では、ニッケル層２１１の直上に配置されている。バリア層３０２および３０３が、チタン層とニッケル層とを備えている場合には、はんだ付け可能なコンタクトの各々は、例えば約６０００Åの厚さの銀層２１２しか備えていない場合がある。
【００９６】
バリア層２０２および２０３と同様に、バリア層３０２および３０３は、それぞれ、ソース電極１０４およびゲート電極１０５の上面上に広がっている。具体的には、バリア層３０２および３０３は、少なくとも、はんだ付け可能なコンタクトの下面に沿って、および、それらのはんだ付け可能なコンタクトと、それらを囲んでいるパッシベーション層２２０との間の空隙に沿って広がっている。バリア層３０２および３０３は、さらに、パッシベーション層２２０の下にも広がっているのが好ましい。
【００９７】
具体的には、本発明の一実施形態によれば、バリア層３０２および３０３は、ソース電極およびゲート電極の上面に沿って、パッシベーション層２２０の下を、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａの方に広がっている。
【００９８】
上述の説明と同様に、バリア層は、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａよりも内側に引っ込んでいる場合もあり（図４と同様に）、または、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａまで広がっている場合もあり、または、図６に示されているように、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを越えて広がっており、それによって、オーバーハング３０２ａおよび３０３ａを形成している場合もある。
【００９９】
図７（同様の要素には、同様の符号が付されている）には、本発明の別の一実施形態による、一例である半導体デバイス４００の一部の側断面図が示されている（図７は、縮尺通りに示されていないことに注意されたい）。
【０１００】
半導体デバイス４００は、半導体デバイス２００と同様であり、それぞれ、バリア層２０２および２０３と同様のバリア層４０２および４０３を備えている。しかし、本発明のこの実施形態によれば、バリア層４０２および４０３は、ソース電極およびゲート電極の全上面および全側面を覆っている。
【０１０１】
具体的には、バリア層４０２および４０３は、ソース電極およびゲート電極の全上面にわたって広がっており、かつ、さらに、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを縁とする垂直の側壁１０４ｂおよび１０５ｂに沿って広がっている延長部４０２ａおよび４０３ａを備えている。
【０１０２】
図７に示すように、延長部４０２ａおよび４０３ａは、さらに、ＩＬＤ層２５５に沿って広がっている場合もある。バリア層４０２および４０３を、ソース電極およびゲート電極の側壁に沿って、さらに広げることによって、ソース電極およびゲート電極、活性な半導体接合、および、その下のゲートが、パッシベーション層２２０の表面下に浸透してきた任意のフラックス、または、フラックス中に存在する活性な成分から、さらに保護される。さらに、この構成によって、本発明の半導体デバイスは、工業規格レベルに到達する。
【０１０３】
本発明のこの実施形態によれば、図７に示すように、バリア層４０２および４０３は、例えば約１８００Åの厚さのチタン層２０４を備えている。この場合には、はんだ付け可能なコンタクト２１０のような、はんだ付け可能なコンタクトは、ニッケル層２１１と銀層２１２とのスタックのような、銀を含む、はんだ付け可能な金属スタックであるが、当技術分野において公知の別の従来のスタックが用いられる場合もある。
【０１０４】
ニッケル層２１１の厚さは、例えば約２０００Åであり、銀層２１２の厚さは、例えば約６０００Åである。
【０１０５】
本発明の別の一実施形態によれば、バリア層４０２および４０３は、半導体デバイス３００の場合と同様に、ソース電極およびゲート電極の直上にチタン層を備えており、チタン層の直上に、例えばニッケル層を備えている。この場合にも、チタン層の厚さは、例えば約１８００Åであり、ニッケル層の厚さは、例えば約２０００Åである。また、はんだ付け可能なコンタクトは、例えば約６０００Åの厚さの銀層しか備えていない場合がある。
【０１０６】
本発明を、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージに適用できるように図４〜図７に示してあるが、当業者には容易に認識されるように、本発明のバリア層は、支持基板上の導電性パッド、もしくは外部導電体にはんだ付けするための電極を有する任意の半導体デバイスに適用可能である。
【０１０７】
例えば、本発明は、さらに、フリップチップ・デバイス、バンプ／ウェハレベル・パッケージ・デバイス、および、半導体デバイスの電極を、パッケージのリード線に直接に、または、例えばクリップ／ストラップを介してはんだ付けされてパッケージされる半導体デバイスにも適用可能である。さらに、当業者には容易に認識されるように、本発明は、ダイオードのような、パワーＭＯＳＦＥＴ以外の半導体デバイスにも適用可能である。
【０１０８】
図８〜図１７は、本発明の一実施形態による、例えば図４および図５に示されている半導体デバイス２００および２００ａを製造するためのプロセスの一例が示されている。
【０１０９】
当業者には容易に認識されるように、複数の半導体デバイス２００／２００ａを、単一のウェハに同時に形成し、それらの半導体デバイスを最終的に個別化することによって、個々の半導体デバイス２００／２００ａを得ることができる。説明を簡単にするために、単一の半導体デバイス２００／２００ａの製造について説明する。
【０１１０】
図８から始めると、最初に、縦型導電パワーＭＯＳＦＥＴが、任意の公知の手法でシリコン・ウェハ内に形成され、それによって、半導体ダイ１０２が得られる。さらに、終端領域２５２が、任意の公知の手法で、半導体ダイ１０２の活性エリア２５１の外縁を囲んで形成される場合がある。図示のように、終端領域２５２は、例えば、フィールド酸化膜リング２５３、フィールド・プレート２５４、およびＩＬＤ層２５５を備えている。
【０１１１】
次に図９に示すように、アルミニウムのようなコンタクト金属層４０４が、活性エリア２５１の全域にわたって、半導体ダイ１０２の上面上に、および、終端領域２５２の上面上にデポジットされ、その後、焼結される。
【０１１２】
コンタクト金属層４０４は、活性エリア全域にわたって、例えば約４μｍの厚さ２０５になるようにデポジットされる。コンタクト金属層４０４がデポジットされると、次に、バリア層が、コンタクト金属層４０４の、例えば全上面上にデポジットされる。
【０１１３】
本発明のこの実施形態によれば、バリア層は、例えば約１８００Åの厚さにデポジットされたチタン層２０４である。その後、はんだ付け可能な上端金属４０６が、チタン層２０４の上面上にデポジットされる。この場合にも、このはんだ付け可能な上端金属４０６は、例えば、それぞれ、約２０００Åおよび約６０００Åの厚さにデポジットされたニッケル層２１１および銀層２１２のスタックのような、銀を含んだ金属スタックである。
【０１１４】
次に図１０に示すように、適切なフォトレジスト層４０８が、はんだ付け可能な上端金属４０６の直上に形成される。次に説明するように、このフォトレジスト層は、ソース電極１０４となる領域の上方に、はんだ付け可能なコンタクト２１０のような少なくとも１つのはんだ付け可能なコンタクトを形成するための、また、ゲート電極１０５となる領域の上方に、少なくとも１つのはんだ付け可能なコンタクトを形成するためのマスクとして用いられる。
【０１１５】
従って、フォトレジスト層４０８は、次に、はんだ付け可能なコンタクトの所望の数およびパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、その後、図１０に示されているように、開口４１０のような複数の開口が、フォトレジスト層を貫通して形成され、そのため、はんだ付け可能な上端金属４０６の上面の一部が露出する。
【０１１６】
図１１に示すように、その後、フォトレジスト層４０８は、チタン層２０４の上面から、銀層２１２およびニッケル層２１１をエッチングによって除去し、それによって、ソース電極およびゲート電極に対する、はんだ付け可能なコンタクト２１０のようなはんだ付け可能なコンタクトを形成するためのマスクとして用いられる。
【０１１７】
一例として、最初に、図１０の半導体デバイスを、水酸化アンモニウム（ＮＨ4ＯＨ）と過酸化水素との室温混合液を含む槽内に約１分間浸漬し、その後、半導体デバイスをリンスすることによって、銀層２１２をエッチングによって除去することができる。
【０１１８】
次に、同様に、半導体デバイスを、硝酸（ＨＮＯ3）の槽内に約９分間浸漬して、その後、半導体デバイスをリンスすることによって、ニッケル層２１１をエッチングによって除去することができる。
【０１１９】
次に図１２に示すように、フォトレジスト層４０８は、前ステップによって生じたはんだ付け可能なコンタクトの表面から除去され、その後、第２の適切なフォトレジスト層４１２が、はんだ付け可能なコンタクトの上、および、チタン層２０４の露出した表面の直上に形成される。
【０１２０】
それに代えて、例えば、フォトレジスト層４０８を、そのまま残して、フォトレジスト層４１２を、例えばチタン層２０４の露出した表面に沿ってのみ形成する場合もある。以下に説明するように、フォトレジスト層４１２は、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられ、さらに、それに先立って、ソース電極１０４およびゲート電極１０５となる領域の直上にバリア層２０２および２０３を形成するために用いられる。
【０１２１】
従って、フォトレジスト層４１２は、次に、ソース電極およびゲート電極／バリア層の所望のパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、その後、図１２に示されているように、開口４１４のような複数の開口が、終端領域に沿って、フォトレジスト層４１２を貫通して形成され、そのため、チタン層２０４の上面の一部が露出する。
【０１２２】
次に図１３に示すように、フォトレジスト層４１２は、コンタクト金属層４０４の表面から、チタン層２０４をエッチングによって除去し、それによって、バリア層２０２およびバリア層２０３を形成するためのマスクとして用いられる。一例として、図１２の半導体デバイスを、１００：１の濃度のフッ化水素酸（ＨＦ）の槽内に約５０秒間浸漬して、その後、半導体デバイスをリンスすることによって、チタン層２０４をエッチングによって除去することができる。
【０１２３】
次に図１４に示すように、フォトレジスト層４１２は、ＩＬＤ層２５５の表面から、コンタクト金属層４０４をエッチングによって除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられる。一例として、図１３の半導体デバイスを、ＰＡＮ（燐酸と硝酸の混合液）の槽内に浸漬し、その後、半導体デバイスをリンスすることにより、コンタクト金属層４０４をエッチングによって除去することができる。
【０１２４】
図１４に示すように、コンタクト金属層４０４をエッチングして、ソース電極およびゲート電極を形成した結果、コンタクト金属層が、バリア層２０２および２０３の外縁端の下方の部分から、エッチングで除去され、その結果、オーバーハング２０２ａおよび２０３ａが形成される場合がある。
【０１２５】
本発明の一実施形態によれば、これらのオーバーハングは、そのまま残され、そのため、例えば図５に示されている半導体デバイス２００ａが形成される。
【０１２６】
それに代えて、本発明の別の一実施形態によれば、これらのオーバーハングは、さらにエッチングされて、場合によっては除去される。例えば、バリア層２０２および２０３の外縁端が、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａまで広がっている程度に、これらのオーバーハングをエッチングすることができる。
【０１２７】
それに代えて、バリア層の外縁端が、ソース電極およびゲート電極の外縁端よりも内側に引っ込む程度に、これらのオーバーハングをエッチングして、例えば図４に示されている半導体デバイス２００を形成することもできる。
【０１２８】
エッチングをそれ以上行わない場合には、次に、フォトレジスト層４１２が除去され、それによって、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを越えて広がるオーバーハング２０２ａおよび２０３ａを有するバリア層２０２および２０３を備えた、例えば図１５に示されている半導体デバイスが得られる。
【０１２９】
それに代えて、チタン層２０４のさらなるエッチングを行う場合には、図１４の半導体デバイスを、再度、フッ化水素酸の槽内に浸漬して、その後、リンスすることができる。バリア層２０２および２０３の外縁端を、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａよりも内側に引っ込める場合には、図１４の半導体デバイスを、フッ化水素酸に、約５０秒間浸漬することができる。
【０１３０】
このさらなるエッチングの結果、図１６に示すように、ソース電極およびゲート電極の上面に沿って、外縁部２３１および２３２を露出させることができる。その後、フォトレジスト層４１２が除去されて、その結果、例えば図１７に示されている半導体デバイスが得られる。
【０１３１】
フォトレジスト層４１２が除去されると、その後、例えばアルミニウムから成る金属バックコンタクトが、例えば図１５または図１７に示されている半導体デバイスの下面上にデポジットされ、それによって、ドレイン電極１０３が形成される。
【０１３２】
次に、例えば約１８μｍの厚さのパッシベーション層２２０が、はんだ付け可能なコンタクトおよびバリア層２０２および２０３を覆い、ソース電極とゲート電極との間の領域を満たすように、図１５または図１７に示されている半導体デバイスの上面上に形成される。この場合にも、パッシベーション層２２０は、例えば、はんだレジストとしても働くことができる、任意の適切なエポキシ・パッシベーション層である。
【０１３３】
その後、任意の適切なプロセスを用いて、はんだ付け可能なコンタクトの各々の上面からパッシベーション層を除去することによって、例えば図４および図５の半導体デバイス２００および２００ａに対して、示されているように、パッシベーション層２２０に開口が形成される。上述のように、これらの開口は、はんだ付け可能なコンタクトより広いのが好ましく、その下のバリア層２０２および２０３まで達していて、はんだ付け可能なコンタクトの各々と、それを囲むパッシベーション層との間に空隙を形成しているのが好ましい。
【０１３４】
最後に、図４および図５の半導体デバイス２００および２００ａによって部分的に示されているように、ドレイン電極１０３を、パッケージ・クリップのウェブ１１３に電気的に接続することにより、半導体デバイスを、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージとしてパッケージすることができる。
【０１３５】
次に図１８〜図２３には、本発明の一実施形態による、例えば図４に示されている半導体デバイス２００のような半導体デバイスを製造するための一代替例であるプロセスが示されている。具体的には、上記の製造プロセスは、終端領域２５２において、ＩＬＤ層２５５に損傷を与える場合があることに注意が払われる。
【０１３６】
図１８〜図２３に示されているプロセスでは、ＩＬＤ層上に、ＩＬＤ層を保護するためのバリア層が付け加えられる。具体的には、図１８から始めると、最初に、終端領域２５２に、フィールド酸化膜リング２５３、フィールド・プレート２５４、およびＩＬＤ層２５５を備えた半導体ダイ１０２が、上述の説明と同様に形成される。その後、例えばチタンから成るバリア層２５６が、ＩＬＤ層２５５の全上面上および全側面上にデポジットされる。
【０１３７】
その後、ソース電極およびゲート電極の形成を通して、上述の説明と同様なプロセスが進行する。具体的には、図１９を参照すると、次に、コンタクト金属層４０４が、半導体ダイ１０２の上面上、および、バリア層２５６の外表面上にデポジットされる。その後、バリア層となるチタン層２０４が、コンタクト金属層４０４の上面上にデポジットされ、また、例えばニッケル層２１１および銀層２１２を含む、はんだ付け可能な上端金属４０６が、チタン層の上面上にデポジットされる。
【０１３８】
次に図２０に示すように、その後、上述の説明と同様に、はんだ付け可能な上端金属４０６がマスクされて、続いて、銀層２１２およびニッケル層２１１がエッチングされ、チタン層２０４の直上に、はんだ付け可能なコンタクト２１０のような、はんだ付け可能なコンタクトが形成される。
【０１３９】
その後、開口を有するフォトレジスト層４１２が、前ステップによって生じた半導体デバイスの表面上に形成され、それによって、チタン層２０４上に、マスクが形成される。次いで、上述の説明と同様に、フォトレジスト層４１２を用いて、終端領域に沿ってチタン層２０４をエッチングして、バリア層２０２および２０３を形成して、図２０の半導体デバイスを得る。
【０１４０】
次に図２１に示すように、コンタクト金属層４０４を、バリア層２５６の表面までエッチングによって除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして、フォトレジスト層４１２が用いられる。この場合にも、図２０の半導体デバイスを、ＰＡＮの槽内に浸漬することによって、コンタクト金属層４０４をエッチングすることができる。
【０１４１】
図２１に示すように、上述の説明と同様に、コンタクト金属層４０４をエッチングして、ソース電極およびゲート電極を形成した結果として、コンタクト金属層４０４が、バリア層２０２および２０３の外縁端の下方の部分からエッチングによって除去され、それによって、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを越えて広がるオーバーハング２０２ａおよび２０３ａが形成される場合がある。
【０１４２】
図からわかるように、本発明のこの実施形態によれば、ソース電極およびゲート電極の形成中に、ＩＬＤ層２５５上のバリア層２５６が、ＩＬＤ層２５５を保護する。したがって、ソース電極およびゲート電極が形成されると、ソース電極とゲート電極とを電気的に分離するために、その後、バリア層２５６をエッチングで除去しなければならない。
【０１４３】
そのため、図２２に示すように、図２１の半導体デバイスは、例えばフッ化水素酸（ＨＦ）の槽内に浸漬され、それによって、バリア層２５６がエッチングされ、ＩＬＤ層２５５の上面の一部が露出する。バリア層２５６のエッチングの結果、バリア層２０２および２０３は、さらにエッチングされ、その結果、例えば、バリア層２０２および２０３の外縁端が、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａよりも内側に引っ込められるように、エッチングされる場合があることに注意されたい。
【０１４４】
その結果、ソース電極およびゲート電極の上面に沿って、外縁部２３１および２３２が露出し、それによって、例えば図４の半導体デバイス２００と同様の半導体デバイスが形成される。
【０１４５】
その後、半導体デバイス２００に対する上述の説明と同様に、半導体デバイスの製造を進行させることができ、それによって、例えば図２３に示されている半導体デバイスと同様の半導体デバイスが得られる。
【０１４６】
具体的には、次に、フォトレジスト層４１２が除去され、次いで、ドレイン電極１０３が形成され、その後、パッシベーション層２２０がデポジットされ、次に、はんだ付け可能なコンタクト上のパッシベーション層に、開口が形成される。図２３の半導体デバイスは、残留しているバリア層２５６が付け加わっていることを除いて、例えば半導体デバイス２００と同様であることに注意されたい。
【０１４７】
次に図２４〜図２７には、本発明の一実施形態による、上述のように、チタン層とニッケル層との両方を含んでいるバリア層を有する、例えば図６に示されている半導体デバイス３００を製造するための部分的なプロセスの一例が示されている。
【０１４８】
半導体デバイス３００の製造は、最初、例えば図８〜図１０に示されているものと同様に進行する。その後、図２４に示されているように、ニッケル層２１１の上面から、銀層２１２をエッチングによって除去し、それによって、ソース電極およびゲート電極に対する、はんだ付け可能なコンタクト３１０のような、はんだ付け可能なコンタクトを形成するためのマスクとして、フォトレジスト層４０８が用いられる。
【０１４９】
この場合にも、図１０の半導体デバイスを、水酸化アンモニウムと過酸化水素との混合液を含んでいる槽内に浸漬することによって、銀層２１２をエッチングすることができる。
【０１５０】
次に図２５に示すように、フォトレジスト層４０８が、前ステップで生じたはんだ付け可能なコンタクトの表面から除去され、その後、第２の適切なフォトレジスト層４１６が、はんだ付け可能なコンタクトの上、およびニッケル層２１１の露出した表面の直上に形成される。
【０１５１】
それに代えて、フォトレジスト層４０８をそのまま残し、フォトレジスト層４１６を、例えばニッケル層２１１の露出した表面の直上だけに形成してもよい。上述の説明と同様に、フォトレジスト層４１６は、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられ、また、さらに、それに先立って、ソース電極１０４およびゲート電極１０５となる領域の直上にバリア層３０２および３０３を形成するために用いられる。
【０１５２】
したがって、図２５に示されているように、フォトレジスト層４１６がパターン化されると、それによって、開口４１８のような複数の開口が、終端領域に沿ってフォトレジスト層内に形成され、そのために、ニッケル層２１１の上面の一部が露出する。
【０１５３】
次に図２６に示すように、エッチングによって、ニッケル層２１１およびチタン層２０４をコンタクト金属層４０４の表面から除去し、それによって、バリア層３０２およびバリア層３０３を形成するためのマスクとして、フォトレジスト層４１６が用いられる。この場合にも、半導体デバイスを硝酸の槽内に浸漬することによって、ニッケル層２１１をエッチングすることができ、また、半導体デバイスをフッ化水素酸の槽内に浸漬することによって、チタン層２０４をエッチングすることができる。
【０１５４】
次に図２７に示すように、エッチングによって、コンタクト金属層４０４をＩＬＤ層２５５の表面から除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして、フォトレジスト層４１６が用いられる。
【０１５５】
図２７に示されているように、コンタクト金属層４０４をエッチングして、ソース電極およびゲート電極を形成した結果、コンタクト金属層４０４が、バリア層３０２および３０３の外縁端の下方の部分から、エッチングによって除去され、それによって、オーバーハング３０２ａおよび３０３ａが形成される場合がある。
【０１５６】
半導体デバイス２００および２００ａに関連して説明したように、これらのオーバーハングは、そのまま残されて、それによって、例えば図６に示されている半導体デバイス３００が形成されることがある。
【０１５７】
それに代えて、上記の説明と同様に、これらのオーバーハングは、さらにエッチングされて、場合によっては、チタン層２０４およびニッケル層２１１のさらなるエッチングによって除去されることもある。
【０１５８】
オーバーハング３０２ａおよび３０３ａが、さらにエッチングされるか否かに関わらず、半導体デバイス３００の製造は、その後、例えば半導体デバイス２００／２００ａに対する上記の説明と同様に進行する。具体的には、次に、フォトレジスト層４１６が除去され、次いで、ドレイン電極１０３が形成され、その後、パッシベーション層２２０がデポジットされ、次に、はんだ付け可能なコンタクト上のパッシベーション層に、開口が形成され、それによって、例えば図６の半導体デバイス３００が形成される。
【０１５９】
本発明の別の一実施形態によれば、図２４〜図２７に示されているプロセス例を、ＩＬＤ層を保護するために、上述の説明と同様に、ＩＬＤ層２５５上にバリア層２５６を含めるように変更することができる。
【０１６０】
次に図２８〜図３４には、本発明の一実施形態による、例えば図７に示されている半導体デバイス４００を製造するためのプロセスの一例が示されている。
【０１６１】
図２８から始めると、最初に、終端領域２５２に、フィールド酸化膜リング２５３、フィールド・プレート２５４、およびＩＬＤ層２５５を有する半導体ダイ１０２が、上述の説明と同様に形成される。その後、コンタクト金属層４０４が、活性エリア２５１の全域にわたる半導体ダイ１０２の上面上と、終端領域２５２の上面上との両方にデポジットされる。
【０１６２】
次に図２９に示すように、適切なフォトレジスト層４２０が、コンタクト金属層４０４の直上に形成される。このフォトレジスト層４２０は、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられる。したがって、次に、フォトレジスト層４２０は、ソース電極１０４およびゲート電極１０５の所望のパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、開口４２２のような複数の開口が、終端領域において、フォトレジスト層４２０内に形成され、そのために、コンタクト金属層４０４の上面の一部が露出する。
【０１６３】
次いで、図２９に示されているように、エッチングによって、コンタクト金属層４０４をＩＬＤ層２５５の上面まで除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして、フォトレジスト層４２０が用いられる。この場合にも、半導体デバイスを、ペルオキシナイトライトの槽内に浸漬することによって、コンタクト金属層４０４をエッチングすることができる。その後、フォトレジスト層４２０が除去される。
【０１６４】
次に図３０に示すように、次に、バリア層が、ソース電極１０４およびゲート電極１０５の全上面および全側面上、および、ＩＬＤ層２５５の露出した上面に沿って、デポジットされる。
【０１６５】
本発明のこの実施形態によれば、バリア層は、例えば約１８００Åの厚さにデポジットされたチタン層２０４である。その後、はんだ付け可能な上端金属４０６が、チタン層２０４の上面上にデポジットされる。この場合にも、このはんだ付け可能な上端金属は、例えば、それぞれ、約２０００Åおよび約６０００Åの厚さにデポジットされた、ニッケル層２１１および銀層２１２のスタックのような、銀を含む金属スタックである。
【０１６６】
その後、適切なフォトレジスト層４２４が、はんだ付け可能な上端金属４０６上に形成される。このフォトレジスト層は、ソース電極１０４およびゲート電極１０５の上方に、はんだ付け可能なコンタクトを形成するためのマスクとして用いられる。したがって、次に、フォトレジスト層４２４が、はんだ付け可能なコンタクトの所望の数およびパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、開口４２６のような複数の開口が、フォトレジスト層４２４内に形成されて、そのために、図３０に示されているように、はんだ付け可能な上端金属４０６の上面の一部が露出する。
【０１６７】
次に図３１に示すように、その後、エッチングによって、銀層２１２およびニッケル層２１１をチタン層２０４の上面から除去し、それによって、ソース電極およびゲート電極に対する、はんだ付け可能なコンタクト２１０のような、はんだ付け可能なコンタクトを形成するためのマスクとして、フォトレジスト層４２４が用いられる。
【０１６８】
この場合にも、最初に、図３０の半導体デバイスを、水酸化アンモニウムと過酸化水素との混合液を含む槽内に浸漬し、その後、その半導体デバイスを、硝酸の槽内に浸漬することによって、銀層２１２およびニッケル層２１１をエッチングすることができる。
【０１６９】
次に図３２に示すように、フォトレジスト層４２４が、そのまま残されて、かつ、第２の適切なフォトレジスト層４２８が、チタン層２０４の露出した表面上に形成される。それに代えて、フォトレジスト層４２４を除去し、かつ、はんだ付け可能なコンタクト上と、チタン層の露出した表面の直上との両方に、フォトレジスト層４２８を形成する場合もある。
【０１７０】
本発明のこの実施形態によれば、フォトレジスト層４２４／４２８は、バリア層４０２および４０３を形成するためのマスクとして用いられる。上述の説明と同様に、これらのバリア層は、ソース電極１０４およびゲート電極１０５の全上面上に、および、さらに、ソース電極１０４およびゲート電極１０５の外縁端を縁とする垂直の側壁１０４ｂおよび１０５ｂに沿って広がっている。したがって、次に、フォトレジスト層４２４／４２８が、適切なフォトリソグラフィックマスク・ステップによってパターン化される。
【０１７１】
それによって、図３２に示されているように、ＩＬＤ層２５５に沿ったチタン層２０４の上面の一部だけを露出するように、開口４３０のような複数の開口が、フォトレジスト層４２４／４２８内に形成される。
【０１７２】
次に図３３に示すように、次に、エッチングによって、チタン層２０４をＩＬＤ層２５５の表面から除去して、それによって、バリア層４０２およびバリア層４０３を形成するためのマスクとして、フォトレジスト層４２４／４２８が用いられる。この場合にも、図３２の半導体デバイスを、フッ化水素酸の槽内に浸漬することによって、チタン層２０４をエッチングすることができる。
【０１７３】
その後、フォトレジスト層４２４／４２８が除去され、それによって、例えば図３４に示されている半導体デバイスが得られる。図３３および図３４に示されているように、バリア層４０２および４０３は、ソース電極およびゲート電極の全上面にわたって広がっており、かつ、さらに、ソース電極およびゲート電極の垂直の側壁１０４ｂおよび１０５ｂに沿って広がる延長部４０２ａおよび４０３ａを備えている。この場合にも、延長部４０２ａおよび４０３ａは、図３３および図３４に示されているように、さらに、ＩＬＤ層２５５に沿って広がる部分を含んでいる場合がある。
【０１７４】
その後、半導体デバイス４００の製造は、例えば半導体デバイス２００／２００ａに対する上述の説明と同様に進行する。具体的には、次に、ドレイン電極１０３が、半導体ダイ１０２の下面に沿って形成され、次いで、パッシベーション層２２０が、半導体ダイ１０２の上面の上方にデポジットされ、その後、はんだ付け可能なコンタクト上のパッシベーション層に開口が形成され、それによって、例えば図７の半導体デバイス４００が形成される。
【０１７５】
当業者には容易に認識されるように、図２８〜図３４に示されているプロセスの例を、さらに、図２４〜図２７に示されているプロセスの例と同様に、バリア層４０２および４０３が、チタン層とニッケル層との両方を含んでいるように変更することができる。
【０１７６】
さらに、やはり当業者には容易に認識されるように、ＩＬＤ層を保護するために、図２８〜図３４に示されているプロセス例を、上述の説明と同様に、ＩＬＤ層２５５上にバリア層２５６を含めるように変更することができる。
【０１７７】
以上本発明を、その特定の実施形態に関連付けて説明したが、多数の他の変形例および変更例、および他の使用例が、当業者には明白であると思う。したがって、本発明は、本明細書の特定の開示によって限定されることはなく、請求項のみによって限定されるものである。
【図面の簡単な説明】
【０１７８】
【図１】特許文献１に示されているタイプのＤｉｒｅｃｔＦＥＴ（商標名）デバイス・パッケージの一例の底面図である。
【図２】図１の円で囲まれた部分の一例の側断面図、具体的には、従来技術によるソース電極、はんだ付け可能なコンタクト、およびパッシベーション層の構成の一例の側断面図である。
【図２Ａ】図２の円で囲まれた部分の一例の側断面図、具体的には、従来技術によるソース電極、およびはんだ付け可能なコンタクトの構成の一例の側断面図である。
【図３】図１の円で囲まれた部分の別の一例の側断面図、具体的には、従来技術による、ソース電極の上面の一部に沿って形成された保護パッシベーション層を説明するための側断面図である。
【図４】本発明の一実施形態による、無鉛はんだに含まれている酸性のフラックスからソース電極およびゲート電極を保護するバリア層を、ソース電極およびゲート電極の上面の一部にわたって形成されている半導体デバイスの一部の側断面図である。
【図５】本発明の別の一実施形態による、ソース電極およびゲート電極の全上面にわたってバリア層を形成されている半導体デバイスの一部の側断面図である。
【図６】本発明のさらに別の一実施形態による、ソース電極およびゲート電極の全上面にわたって別のバリア層を形成されている半導体デバイスの一部の側断面図である。
【図７】本発明のさらに別の一実施形態による、ソース電極およびゲート電極の全上面および全側面にわたってバリア層を形成されている半導体デバイスの一部の側断面図である。
【図８】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図９】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１０】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１１】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１２】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１３】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１４】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１５】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１６】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１７】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１８】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側面断面図である。
【図１９】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２０】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２１】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２２】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２３】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２４】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２５】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２６】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２７】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２８】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２９】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３０】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３１】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３２】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３３】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３４】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【符号の説明】
【０１７９】
１００ デバイス・パッケージ
１０１ａ、１０１ｂ 円
１０２ 半導体ダイ
１０３ ドレイン電極
１０４ ソース電極
１０４ａ、１０５ａ 外縁端
１０４ｂ、１０５ｂ 側壁
１０５ ゲート電極
１０８、１０９、１１０、２１０、３１０ はんだ付け可能なコンタクト
１１２ 導電性クリップ
１１３ ウェブ
１１４、１１５ 縁部
１２０、２２０ パッシベーション層
１２０ａ、１２０ｂ、１２０ｃ、２２２、４１０、４１４、４１８、４２２、４２６、４３０ 開口
１２１、２２１ 空隙
１３１、２０４ チタン層
１３２、２１１ ニッケル層
１３３、２１２ 銀層
１３５ 保護パッシベーション層
２００、２００ａ、３００、４００ 半導体デバイス
２０２、２０３、２５６、３０２、３０３、４０２、４０３ バリア層
２０２ａ、２０３ａ、３０２ａ、３０３ａ オーバーハング
２０５ 厚さ
２２３ 全高
２３１、２３２ 外縁部
２５１ 活性エリア
２５２ 終端領域
２５３ フィールド酸化膜リング
２５４ フィールド・プレート
２５５ ＩＬＤ層
４０２ａ、４０３ａ 延長部
４０４ コンタクト金属層
４０６ はんだ付け可能な上端金属
４０８、４１２、４１６、４２０、４２４、４２８ フォトレジスト層
【技術分野】
【０００１】
関連出願の相互参照
本出願は、本明細書によって優先権の請求がなされ、また、その開示が参照によって本明細書に組み込まれる、マーティン・キャロル他による「Solderable Top Metallization and Passivation for Semiconductor Package（半導体パッケージのためのはんだ付け可能な上部メタライゼーションおよびパッシベーション）」という名称の、２００５年９月２日に出願された米国特許仮出願第６０／７１４０７６号に基づき、その利益を主張するものである。
【０００２】
本発明は、広義では、半導体デバイスに関し、より詳細には、無鉛はんだ中の活性成分から電極を保護する、半導体デバイスの電極のためのバリア層に関する。
【背景技術】
【０００３】
ＤｉｒｅｃｔＦＥＴ（商標名）タイプの半導体デバイス（特許文献１を参照）、およびフリップチップ・タイプの半導体デバイスのような半導体デバイスは、半導体ダイの主面上に形成された、例えばアルミニウムから成る、１つ以上のメタライズ電極を有している。これらのメタライズ電極は、例えばプリント回路板のような支持基板上の導電性パッドに直接はんだ付けされるように構成されている。さらに、半導体デバイスがパッケージされるとき、その電極がパッケージのリード線に直接または間接にはんだ付けされるように構成されていて、１つ以上のメタライズ電極を有する、別の半導体デバイスも存在する。
【０００４】
例えば、図１には、一例として、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージ１００（特許文献１に開示されているタイプの）の下面図が示されており、また、図２には、このデバイス・パッケージの、図１の円１０１ａ内の部分の側断面図が示されている。
【０００５】
図１に示されているように、デバイス・パッケージ１００は、開口下面を有する、カップ状または缶状の導電性クリップ１１２、最上部のウェブ（薄い金属板）１１３、および、ウェブ１１３に電気的に接続された２つの縁部１１４および１１５を備えている。
【０００６】
パワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の半導体ダイ１０２が、導電性クリップ１１２内に収容されている。半導体ダイ１０２は、その下面にドレイン電極１０３、その上面にソース電極１０４およびゲート電極１０５を備えている（ソース電極およびゲート電極は、図１において点線によって示されている）。
【０００７】
ドレイン電極１０３は、ウェブ１１３と、したがって、縁部１１４および１１５と電気的に接続している。ソース電極１０４およびゲート電極１０５は、導電性クリップ１１２の開口下面に露出しており、例えば基板のパッドに直接はんだ付けできるようになっている。
【０００８】
基板のパッドへのソース電極、およびゲート電極のはんだ付けを容易にするために、はんだ付け可能なコンタクト１０９および１１０が、ソース電極１０４の直上に形成され、また、はんだ付け可能なコンタクト１０８が、ゲート電極１０５の直上に形成されている。
【０００９】
はんだ付け可能なコンタクト１０８、１０９および１１０は、はんだ付け可能なコンタクト１１０の、図２の円１０１ｂ内の部分の拡大側面断面図である図２Ａに示されているように、通常、チタン層１３１、ニッケル層１３２および銀層１３３から成る３層金属スタックのような、銀を含む、はんだ付け可能な金属で作られている。例えばエポキシ樹脂で形成されており、そして、例えばはんだレジストとして働くパッシベーション層１２０が、半導体ダイ１０２の上面の上方で、かつ、ソース電極１０４およびゲート電極１０５の上面に沿って配置されている。
【００１０】
開口１２０ａ、１２０ｂ、および１２０ｃが、ソース電極１０４およびゲート電極１０５上のはんだ付け可能なコンタクトの各々を露出させるように、ソース電極およびゲート電極の上方のパッシベーション層１２０内に形成されている。
【００１１】
従来、パッシベーション層１２０と、はんだ付け可能なコンタクト１０８〜１１０とは、はんだ付け可能なコンタクトとパッシベーション層とが、合接／オーバーラップするように形成されている。しかしながら、この合接／オーバーラッピング構成によって、半導体デバイスの信頼性に関わる問題が生じている。
【００１２】
具体的には、電界および湿気への長期にわたる暴露によって、はんだ付け可能なコンタクトからの銀イオンのマイグレーションが発生して、デンドライト（樹枝状の突起）が形成される場合のあることが知られている。
【００１３】
基板のパッドに半導体ダイの電極を固着させるために、これらのはんだ付け可能なコンタクトの表面に、はんだを塗布したときには、はんだは、通常、接触面に沿って露出している銀を溶解し、そのため、銀を取り込んで、デンドライトの発生を防ぐはんだ合金を形成することが、よく知られている。
【００１４】
しかし、パッシベーション層と、はんだ付け可能なコンタクトとが、合接／オーバーラップするように形成されているときには、パッシベーション層が、はんだ付け可能なコンタクトの外表面の一部を覆い隠し、そのために、はんだ付け中に、はんだは、この外表面の一部に沿った銀まで到達することを妨げられる。
【００１５】
その結果、この外表面の一部に沿った銀は、上述のようにはんだによって溶解されるということがなく、そのため、マイグレートする銀イオンの源となる場合がある。このようにして発生した銀イオンは、パッシベーション層の上までマイグレートしてデンドライトを形成し、その結果、半導体デバイスの信頼性を低下させる。
【００１６】
この問題を克服するために、図１および図２に示されているように、パッシベーション層中の開口１２０ａ〜１２０ｃを、はんだ付け可能なコンタクト１０８〜１１０より広くなるように構成する場合がある。その結果、はんだ付け可能なコンタクト１０８〜１１０は、図２に示されているように、空隙１２１のような、周囲を囲んでいる空隙によって、パッシベーション層１２０から距離をあけて配置されている。これらの空隙の底に、メタライズされた電極が露出している。
【００１７】
この構成においては、はんだ付け可能なコンタクト１０８〜１１０の全上面および全側面が露出し、それによって、はんだが、それらの表面を覆い、露出している銀を溶解することが可能になり、その結果、デンドライトの形成が抑制される。
【００１８】
しかし、パッシベーション層とはんだ付け可能なコンタクトとの、この空隙構成によって、明らかに、別の問題が発生する。具体的には、基板のパッドにはんだ付け可能なコンタクト１０８〜１１０を接続するために、過去において一般的に用いられていたはんだは、含鉛はんだであった。しかし、現在は、無鉛はんだが用いられるようになっており、鉛による環境破壊を避けるために、その使用が、ますます拡大している。
【００１９】
主要な無鉛はんだは、「ＳＡＣ」として知られている、すず／銀／銅合金である。ＳＡＣ合金の融点は、今日まで標準的な基板組立において用いられている鉛共晶はんだの融点より高い。ＳＡＣ合金が、はんだ付け可能なコンタクトの表面を活性化するフラックスを含んでいるのは明らかである。
【００２０】
特に、これらのフラックスには、カルボン酸群にはいる酸のような、いくつかの酸が含まれている場合がある。はんだ活性化段階中に、はんだ付け可能なコンタクトの表面上に存在していた酸化物が、これらの酸によってエッチングされ、その結果、はんだと合金化することができる清浄な表面が生成される。
【００２１】
このはんだ活性化段階中に、はんだ中のフラックスが、空隙１２１のような空隙内まで広がることがあることは明らかであり、その場合には、フラックスは、はんだ付け可能なコンタクトとパッシベーション層１２０との間に広がり、その底に露出しているアルミニウム電極とコンタクトする。
【００２２】
これらのフラックス中の酸は、アルミニウム電極と有害に反応して、アルミニウム電極を貫通する孔を形成させることが知られている。その結果、酸性のフラックスは、アルミニウム電極の下の活性な半導体接合およびゲートに破壊的な化学作用を及ぼすことができ、それによって、半導体デバイスの信頼性に悪影響を与える。
【００２３】
図３には、図１のデバイス・パッケージの、円１０１ａで囲まれた部分の一代替側面断面図が示されている。この場合、ソース電極、ゲート電極、および、それらの電極の下の活性な接合およびゲートを、酸性のフラックスから保護するために、例えば窒化物またはアクリルアセテートから成る保護パッシベーション層１３５を、それらの電極の上面に沿ってデポジットしている。
【００２４】
具体的には、保護パッシベーション層１３５を、パッシベーション層１２０の下、および、はんだ付け可能なコンタクト１１０とパッシベーション層１２０との間の空隙に沿って、デポジットしている。しかしながら、保護パッシベーション層１３５の形成は、コストを増加させ、さらに、得られる半導体デバイスの品質に影響を与えることが知られている。
【特許文献１】米国特許第６６２４５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は、無鉛はんだに含まれている酸性のフラックスから、半導体デバイスの電極を保護し、それによって、その下の活性な半導体接合を保護するバリア層を、半導体デバイスの電極に設けて、従来技術の上述の欠点、また、他の欠点を克服するものである。
【課題を解決するための手段】
【００２６】
本発明の好適な一実施形態によれば、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージとしてパッケージされた縦型導電パワーＭＯＳＦＥＴのような半導体デバイスが、上面に沿って、ソース電極およびゲート電極を配置された半導体ダイを備えている。
【００２７】
半導体デバイスは、さらに、ソース電極の上方に、少なくとも１つのはんだ付け可能なコンタクト、および、ゲート電極の上方に、少なくとも１つのはんだ付け可能なコンタクトを備えている。半導体デバイスは、さらに、ソース電極およびゲート電極越しに、半導体ダイの上面の上方にパッシベーション層が配置されている。
【００２８】
パッシベーション層は、その内部に、ソース電極、およびゲート電極の上方のはんだ付け可能なコンタクトの各々を露出する開口が形成されている。
【００２９】
本発明の好適な一実施形態においては、パッシベーション層内の各開口は、それに対応するはんだ付け可能なコンタクトよりも広い。その結果、各はんだ付け可能なコンタクトと、それを囲んでいるパッシベーション層との対向端面／側面間に、空隙が形成されている。この空隙は、はんだ付け可能なコンタクトを囲んでおり、かつ、はんだ付け可能なコンタクトの全高にわたって広がっている。
【００３０】
本発明によれば、半導体デバイスは、さらに、ソース電極およびゲート電極の上面の少なくとも一部を覆っているバリア層を備えている。具体的には、本発明の一実施形態によれば、バリア層は、はんだ付け可能なコンタクトの下面と、ソース電極およびゲート電極の上面との間に広がっており、かつ、はんだ付け可能なコンタクトとパッシベーション層との間の空隙に沿って広がっている。具体的には、少なくとも、パッシベーション層の対向端まで広がっている。
【００３１】
本発明の好適な一実施形態においては、バリア層は、さらに、はんだ付け可能なコンタクトを囲んでいる空隙を越えて、パッシベーション層の下に広がっている。具体的には、本発明の一実施形態によれば、バリア層は、ソース電極およびゲート電極の上面に沿って、パッシベーション層の下を、ソース電極およびゲート電極の外縁端の方に広がっている。
【００３２】
本発明の一実施形態によれば、バリア層は、ソース電極およびゲート電極の外縁端よりも内側に引っ込んでおり、したがって、ソース電極およびゲート電極の上面が露出した外縁部が存在する。
【００３３】
本発明の別の一実施形態によれば、バリア層は、ソース電極およびゲート電極の全上面にわたって、ソース電極およびゲート電極の外縁端まで広がっており、それによって、ソース電極およびゲート電極の全上面を覆っている。
【００３４】
本発明のさらなる一実施形態によれば、バリア層は、さらに、ソース電極およびゲート電極の外縁端を越えて広がっており、それによって、ソース電極およびゲート電極から突き出ている。
【００３５】
本発明のさらに別の一実施形態によれば、バリア層は、ソース電極およびゲート電極の全上面にわたって広がっており、かつ、ソース電極およびゲート電極の外縁端を縁とする、垂直の側壁に沿って広がっている。
【００３６】
本発明によれば、バリア層は、導電材料から成っており、特に、無鉛はんだに含まれているフラックスの酸性特性に耐性を有する材料から成っている。本発明の一実施形態によれば、バリア層は、チタン層から成っている。
【００３７】
上に説明したように、ソース電極およびゲート電極の上方に形成される、はんだ付け可能なコンタクトは、バリア層の直上に形成されている。バリア層が、チタン層から成る場合には、各はんだ付け可能なコンタクトは、ニッケル層と銀層とのスタックのような、銀を含む、はんだ付け可能な金属スタックであるが、当技術分野において公知の、他の従来のスタックが用いられることもある。
【００３８】
本発明の別の一実施形態によれば、バリア層は、ソース電極およびゲート電極の直上に配置されたチタン層を含んでおり、かつ、さらに、チタン層の直上に配置された、例えばニッケル層を含んでいる。この実施形態においては、ソース電極およびゲート電極の上方に形成される、はんだ付け可能なコンタクトは、ニッケル層の直上に形成されており、銀層しか含まない場合がある。
【００３９】
本発明によれば、少なくとも、はんだ付け可能なコンタクトを囲んでいる空隙全域にわたって、ソース電極およびゲート電極の上面に沿って、バリア層が形成されているために、バリア層は、半導体デバイスを、例えば基板のパッドにはんだ付けするときに空隙内に広がってきた、無鉛はんだの酸性のフラックスから、ソース電極およびゲート電極を保護することができる。
【００４０】
具体的には、バリア層は、酸性のフラックスが、これらの空隙に沿ってソース電極およびゲート電極とコンタクトすることを防止し、それによって、フラックスが、ソース電極およびゲート電極を貫通する孔を形成して、活性な半導体接合、および、その下のゲートに破壊的な化学作用を及ぼすことを防止する。
【００４１】
さらに、バリア層を、空隙を越えて、パッシベーション層の下まで、そして、場合によっては、ソース電極およびゲート電極の全上面および全側壁にわたって、さらに広げることによって、バリア層は、さらに、パッシベーション層の表面下に浸透してきた任意のフラックス、またはフラックス中に存在する活性成分から、ソース電極およびゲート電極、活性な半導体接合、および、その下のゲートを保護することができるようになる。
【００４２】
当業者には容易に認識されるように、本発明のバリア層は、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージに加えて、支持基板上の導電性パッド、もしくは外部導電体にはんだ付けするための電極を有する他の半導体デバイスにも適用可能である。
【００４３】
例えば、本発明は、さらに、フリップチップ・デバイス、バンプ／ウェハレベル・パッケージ・デバイス、および、電極を、パッケージのリード線に直接に、または、例えばクリップ／ストラップを介してはんだ付けされてパッケージされる半導体デバイスにも適用可能である。
【００４４】
さらに、やはり当業者には容易に認識されるように、本発明は、ダイオードのような、パワーＭＯＳＦＥＴ以外の半導体デバイスにも適用可能である。
【００４５】
本発明の一実施形態によれば、ソース電極およびゲート電極の上面に沿って形成されたバリア層を有する、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージのような半導体デバイスを製造するために、最初に、活性エリアおよび終端領域に沿って、半導体ダイの上面の上に、コンタクト金属層がデポジットされる。
【００４６】
その後、チタン層が、コンタクト金属層の表面の上にデポジットされて、次に、例えばニッケル層および銀層が、チタン層の上面の上にデポジットされる。
【００４７】
その後、第１のマスクが、銀層の上に形成される。バリア層が、チタン層だけしか含まない場合には、銀層およびニッケル層の一部が、チタン層を露出するようにエッチングされて、それによって、ソース電極およびゲート電極の各々に対する、銀およびニッケルから成る、少なくとも１つのはんだ付け可能なコンタクトが形成される。
【００４８】
次に、第２のマスクが、チタン層の露出した表面の上に形成されて、その後、チタン層の一部が、その下のコンタクト金属層を露出するようにエッチングされる。それによって、ソース電極およびゲート電極の各々に対する、チタンから成るバリア層が形成される。
【００４９】
それに代えて、バリア層が、ニッケル層とチタン層との両方を含む場合には、第１のマスクは、銀層の一部だけをエッチングするために用いられる。それによって、ニッケル層が露出し、かつ、ソース電極およびゲート電極の各々に対する、銀から成る、はんだ付け可能なコンタクトが形成される。
【００５０】
その後、第２のマスクが、ニッケル層の上に形成され、次に、ニッケル層およびチタン層の一部が、その下のコンタクト金属層を露出するようにエッチングされる。それによって、ソース電極およびゲート電極の各々に対する、ニッケルおよびチタンから成るバリア層が形成される。
【００５１】
その後、露出したコンタクト金属層が、エッチングによって終端領域の表面まで除去される。その結果、各々が、その上面に沿ってチタン（または、ニッケルおよびチタン）から成るバリア層を有しており、かつ、さらに、それぞれのバリア層の上面に沿って、銀およびニッケル（または、銀だけ）から成る少なくとも１つのはんだ付け可能なコンタクトを有しているソース電極およびゲート電極が形成される。
【００５２】
本発明の一実施形態によれば、コンタクト金属層をエッチングして、ソース電極およびゲート電極を形成した結果、コンタクト金属層が、バリア層の外縁端の下方の部分から、エッチングによって除去され、その結果、バリア層が、ソース電極およびゲート電極の外縁端から突き出る。
【００５３】
本発明の一実施形態によれば、これらのオーバーハングは、そのまま残される。それに代えて、本発明の別の一実施形態によれば、バリア層は、例えば、これらのオーバーハングが除去されるように、さらにエッチングされる。
【００５４】
次に、半導体デバイスを完成させるために、パッシベーション層が、はんだ付け可能なコンタクトおよびバリア層を覆うように、半導体ダイの上面の上方に形成される。その後、任意の適切なプロセスを用いて、各はんだ付け可能なコンタクトを露出するための開口が、パッシベーション層に形成される。
【００５５】
本発明の別の一実施形態によれば、上述のプロセスは、上述のプロセスの間に損傷を受ける可能性のある終端領域を保護するように変更される。本発明のこの実施形態によれば、半導体ダイの上面の上へのコンタクト金属層のデポジションに先立って、最初に、例えばチタンから成るバリア層が、終端領域に沿ってデポジットされる。
【００５６】
次に、プロセスは、上述のように進行して、半導体ダイの直上に、コンタクト金属層がデポジットされ、コンタクト金属層の直上に、チタン層などがデポジットされ、最終的に、バリア層を形成するために、チタン層（または、チタン層とニッケル層）がエッチングされる。
【００５７】
その後、コンタクト金属層が、終端領域に沿って、バリア層の上面まで、エッチングによって除去される。それによって、ソース電極およびゲート電極が形成される。ソース電極およびゲート電極が形成されると、終端領域に沿ったバリア層が除去される。
【００５８】
具体的には、終端領域に沿ったバリア層がエッチングされて、終端領域の上面の一部が露出する。その後、製造プロセスは、再び、上の説明のとおりに進む。
【００５９】
本発明の別の一実施形態によれば、ソース電極およびゲート電極の上面および側面に沿ってバリア層を形成されている半導体デバイスを製造するために、最初に、コンタクト金属層が、活性エリア全域にわたる半導体ダイの上面の上、および、終端領域の上面の上にデポジットされる。
【００６０】
その後、コンタクト金属層の上に、マスクが形成されて、コンタクト金属層の一部が、終端領域の上面まで、エッチングによって除去される。それによって、ソース電極およびゲート電極が形成される。
【００６１】
次に、チタン層が、ソース電極、およびゲート電極の全上面および全側面の上、および、終端領域の露出した上面に沿って、デポジットされる。次いで、例えばニッケル層および銀層が、チタン層の上面の上にデポジットされる。
【００６２】
その後、銀層の上に、マスクが形成される。バリア層が、チタン層しか含まないのであれば、銀層およびニッケル層の一部が、チタン層を露出するようにエッチングされる。それによって、ソース電極およびゲート電極の各々に対する、銀およびニッケルから成る、少なくとも１つのはんだ付け可能なコンタクトが形成される。
【００６３】
次に、チタン層の露出した表面の上に、マスクが形成され、次いで、終端領域に沿ってのみ、チタン層の一部がエッチングされる。その結果、チタンから成るバリア層が、ソース電極およびゲート電極の各々の全上面および全側面の上に形成される。この場合にも、ソース電極およびゲート電極の直上のバリア層は、ニッケルおよびチタンから成るバリア層であり、はんだ付け可能なコンタクトが、銀層だけしか含まないように、上述のプロセスが変更されることがある。
【００６４】
次に、はんだ付け可能なコンタクトおよびバリア層を覆うように、半導体ダイの上面の上方に、パッシベーション層が形成される。その後、各はんだ付け可能なコンタクトを露出するための開口が、パッシベーション層に形成される。
【００６５】
本発明の他の特徴および利点は、添付図面を参照して行う、本発明の次の説明から明白になると思う。
【発明を実施するための最良の形態】
【００６６】
図４には、本発明の好適な一実施形態による、半導体デバイス２００の一部分の側面断面図が示されている（図４は、正しい縮尺で示されていないことに注意されたい）。一例として、半導体デバイス２００は、特許文献１に記載されているようなＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージとしてパッケージされた縦型導電パワーＭＯＳＦＥＴである。
【００６７】
半導体デバイス２００は、シリコン、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、または、その他同様のものから成る半導体ダイ１０２を備えている。半導体ダイ１０２は、その内部に、縦型導電パワーＭＯＳＦＥＴとして構成されている接合（図４には示されていない）を形成されている。
【００６８】
半導体ダイ１０２の活性エリア２５１の外縁を、終端領域２５２が囲んでいる。この終端領域は、フィールド酸化膜リング２５３、活性エリア２５１から、フィールド酸化膜リング２５３の上に突き出ている、例えば多結晶シリコンから成るフィールド・プレート２５４、および、フィールド・プレート２５４の上に配置された層間絶縁膜（ＩＬＤ）層２５５を備えている場合がある。
【００６９】
半導体デバイス２００は、さらに、半導体ダイ１０２の下面上に、ドレイン電極１０３を備えている。ドレイン電極１０３は、ＤｉｒｅｃｔＦＥＴ（商標名）パッケージの導電性クリップのウェブ１１３と電気的にコンタクトしている。ドレイン電極１０３は、アルミニウムから成っているが、何らかの他のメタライズ金属が用いられる場合もある。
【００７０】
半導体デバイス２００は、さらに、半導体ダイ１０２の上面上に、ソース電極１０４およびゲート電極１０５を備えている。これらの各電極は、アルミニウムから成っているが、やはり、何らかの他のメタライズ金属が用いられる場合もある。ソース電極の厚さ２０５は、活性エリア２５１全体にわたって、例えば約４μｍである。
【００７１】
はんだ付け可能なコンタクト２１０のような、少なくとも１つのはんだ付け可能なコンタクトが、ソース電極１０４の上方に形成されており、また、少なくとも１つのはんだ付け可能なコンタクト（図示せず）が、ゲート電極１０５の上方に形成されている（ゲート電極の上方のはんだ付け可能なコンタクトは、はんだ付け可能なコンタクト２１０と同様であることに注意されたい）。各はんだ付け可能なコンタクトは、例えば、銀を含有する、はんだ付け可能な金属を含んでいる。
【００７２】
半導体デバイス２００は、さらに、ソース電極１０４およびゲート電極１０５越しに、
半導体ダイ１０２の上面の上方に、例えば約１８μｍの厚さのパッシベーション層２２０を配置されている。パッシベーション層２２０は、例えば、はんだレジストとしても働くことができる、任意の適切なエポキシ・パッシベーション層である。パッシベーション層２２０の内部には、ソース電極１０４およびゲート電極１０５上のはんだ付け可能なコンタクトの各々を露出させる開口が形成されている。
【００７３】
本発明の好適な一実施形態において、パッシベーション層の各開口は、対応するはんだ付け可能なコンタクトより広い。その結果、各はんだ付け可能なコンタクトと、それを囲んでいるパッシベーション層との対向端面／側面間に、空隙が形成されている。この空隙は、はんだ付け可能なコンタクトを囲んでおり、かつ、はんだ付け可能なコンタクトの全高にわたって広がっている。
【００７４】
はんだ付け可能なコンタクトとパッシベーション層２２０との間に、このように間隔を設けることによって、上述のように、パッシベーション層が、はんだ付け可能なコンタクトの表面のいずれかを覆い隠すことを防止することができる。その結果、はんだが、はんだ付け可能なコンタクト上に塗布され、リフロウされたとき、はんだは、はんだ付け可能なコンタクトの全外表面を覆い、そして、これらの外表面に沿って露出している銀を溶解させることができ、そのために、デンドライトの形成が制限される。
【００７５】
本発明の好適な一実施形態においては、パッシベーション層２２０は、はんだ付け可能なコンタクトよりも厚い。その結果、はんだ付け可能なコンタクトは、パッシベーション層２２０の上面を越えて突き出ることはない。
【００７６】
一例として、ソース電極１０４上のはんだ付け可能なコンタクト２１０に関連付けて説明すると、パッシベーション層２２０の内部に開口２２２が形成されており、その開口を通して、はんだ付け可能なコンタクト２１０が露出している。
【００７７】
上述のように、はんだ付け可能なコンタクト２１０は、開口２２２の底に配置されており、かつ、パッシベーション層２２０の上面を越えて突き出ていない。さらに、開口２２２は、はんだ付け可能なコンタクト２１０より広い。その結果、はんだ付け可能なコンタクト２１０と、パッシベーション層２２０との対向端面／側面間に、空隙２２１が形成されている。
【００７８】
この空隙は、はんだ付け可能なコンタクト２１０を囲んでおり、かつ、はんだ付け可能なコンタクトの全高２２３にわたって広がっている。空隙２２１の幅は、例えば約１５μｍである。この場合にも、半導体デバイス２００のはんだ付け可能なコンタクトの各々は、はんだ付け可能なコンタクト２１０と同様の形状を有するのが好ましい。
【００７９】
本発明によれば、半導体デバイス２００は、さらに、それぞれ、ソース電極１０４およびゲート電極１０５の上面の少なくとも一部分を覆っているバリア層２０２および２０３を備えている。
【００８０】
具体的には、本発明の一実施形態によれば、バリア層２０２および２０３は、はんだ付け可能なコンタクトの下面とソース電極１０４およびゲート電極１０５の上面との間、および、はんだ付け可能なコンタクトとパッシベーション層２２０との間の空隙に沿って広がっており、より具体的には、パッシベーション層２２０の少なくとも対向端面まで広がっている。
【００８１】
例えば、はんだ付け可能なコンタクト２１０に関連付けて説明すると、バリア層２０２は、このはんだ付け可能なコンタクト２１０の下面に沿って、および、パッシベーション層２２０の開口２２２の対向端面まで、空隙２２１に沿って、広がっている。
【００８２】
本発明の好適な一実施形態によれば、図４に示されているように、バリア層２０２および２０３は、さらに、はんだ付け可能なコンタクトを囲んでいる空隙を越えて、パッシベーション層２２０の下まで広がっている。
【００８３】
具体的には、本発明の一実施形態によれば、バリア層２０２および２０３は、ソース電極１０４およびゲート電極１０５の上面に沿って、パッシベーション層２２０の下で、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａの方に広がっている。本発明の一実施形態によれば、図４に示されているように、バリア層は、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａよりも内側に引っ込んでおり、したがって、ソース電極１０４およびゲート電極１０５の上面に沿って、外縁部２３１および２３２が露出している。
【００８４】
本発明の別の一実施形態によれば、バリア層２０２および２０３は、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａまで、ソース電極１０４およびゲート電極１０５の全上面にわたって広がっており、それによって、ソース電極１０４およびゲート電極１０５の全上面を覆っている。
【００８５】
本発明のさらなる一実施形態によれば、図５（図５は、縮尺通りに示されていないことに注意されたい）の半導体デバイス２００ａとして示されているように、バリア層２０２および２０３は、さらに、ソース電極１０４およびゲート電極１０５の外縁端１０４ａおよび１０５ａを越えて広がっており、それによって、オーバーハング２０２ａおよび２０３ａを形成している。
【００８６】
本発明によれば、バリア層２０２および２０３は、導電材料、特に、ＳＡＣのような無鉛はんだに含まれているフラックスの酸性特性に対して耐性を有する材料から成っている。本発明の一実施形態によれば、バリア層２０２および２０３は、例えば約１８００Åの厚さのチタン層２０４から成っている。
【００８７】
上述のように、はんだ付け可能なコンタクト２１０のような、ソース電極およびゲート電極の上方に形成されるはんだ付け可能なコンタクトが、バリア層２０２および２０３の直上に形成されている。バリア層が、チタン層２０４から成っている場合には、各々のはんだ付け可能なコンタクトは、ニッケル層２１１と銀層２１２とのスタックのような、銀を含む、はんだ付け可能な金属スタックであるが、当技術分野で公知の他の従来のスタックが用いられる場合もある。ニッケル層２１１の厚さは、例えば約２０００Å、また、銀層２１２の厚さは、例えば約６０００Åである。
【００８８】
少なくとも、はんだ付け可能なコンタクトを囲んでいる空隙全域において、ソース電極およびゲート電極の上面に沿って、バリア層２０２および２０３を形成することによって、バリア層２０２および２０３は、半導体デバイス２００が、例えば基板のパッドにはんだ付けされるときに、空隙内に広がる無鉛はんだの酸性のフラックスから、著しくソース電極およびゲート電極を保護する。
【００８９】
具体的には、バリア層は、酸性のフラックスが、これらの空隙に沿ったソース電極およびゲート電極とコンタクトすることを防止し、それによって、フラックスが、ソース電極およびゲート電極を貫通する孔を形成し、活性な半導体接合、および、その下のゲートに破壊的な化学作用を及ぼすことを防止する。
【００９０】
さらに、バリア層２０２および２０３を、空隙を越えて、また、パッシベーション層２２０の下に広げることによって、バリア層２０２および２０３は、ソース電極およびゲート電極、活性な半導体接合、および、その下のゲートを、パッシベーション層の下に浸透してきた任意のフラックスまたはフラックス中に存在する活性な成分からも保護する。
【００９１】
図６（同様の要素には、同様の符号が付されている）には、本発明の別の一実施形態による、半導体デバイス３００の一例の一部の側断面図が示されている（図６は、縮尺通りに示されていないことに注意されたい）。
【００９２】
半導体デバイス３００は、半導体デバイス２００と同様であり、ソース電極１０４の上方に、はんだ付け可能なコンタクト３１０のような、少なくとも１つのはんだ付け可能なコンタクト、および、ゲート電極１０５の上方に、少なくとも１つのはんだ付け可能なコンタクト（図示せず）を形成されている。
【００９３】
上述の説明と同様に、はんだ付け可能なコンタクトの各々は、それを囲んでいる空隙（はんだ付け可能なコンタクト３１０を囲んでいる空隙２２１のような）によって、パッシベーション層２２０から間隔をあけて配置されているのが好ましい。半導体デバイス３００は、さらに、バリア層２０２および２０３と同様に、それぞれ、ソース電極１０４およびゲート電極１０５の上面の少なくとも一部を覆っているバリア層３０２および３０３を備えている。
【００９４】
しかし、本発明のこの実施形態によれば、バリア層３０２および３０３は、ソース電極およびゲート電極の直上に配置されたチタン層２０４と、さらに、チタン層２０４の直上に配置された、例えばニッケル層２１１とを備えている。チタン層２０４の厚さは、例えば約１８００Åであり、ニッケル層２１１の厚さは、例えば約２０００Åである。上述の説明と同様に、はんだ付け可能なコンタクト３１０のような、ソース電極およびゲート電極の上方に形成されるはんだ付け可能なコンタクトが、バリア層の直上に形成されている、
【００９５】
具体的には、この実施例では、ニッケル層２１１の直上に配置されている。バリア層３０２および３０３が、チタン層とニッケル層とを備えている場合には、はんだ付け可能なコンタクトの各々は、例えば約６０００Åの厚さの銀層２１２しか備えていない場合がある。
【００９６】
バリア層２０２および２０３と同様に、バリア層３０２および３０３は、それぞれ、ソース電極１０４およびゲート電極１０５の上面上に広がっている。具体的には、バリア層３０２および３０３は、少なくとも、はんだ付け可能なコンタクトの下面に沿って、および、それらのはんだ付け可能なコンタクトと、それらを囲んでいるパッシベーション層２２０との間の空隙に沿って広がっている。バリア層３０２および３０３は、さらに、パッシベーション層２２０の下にも広がっているのが好ましい。
【００９７】
具体的には、本発明の一実施形態によれば、バリア層３０２および３０３は、ソース電極およびゲート電極の上面に沿って、パッシベーション層２２０の下を、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａの方に広がっている。
【００９８】
上述の説明と同様に、バリア層は、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａよりも内側に引っ込んでいる場合もあり（図４と同様に）、または、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａまで広がっている場合もあり、または、図６に示されているように、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを越えて広がっており、それによって、オーバーハング３０２ａおよび３０３ａを形成している場合もある。
【００９９】
図７（同様の要素には、同様の符号が付されている）には、本発明の別の一実施形態による、一例である半導体デバイス４００の一部の側断面図が示されている（図７は、縮尺通りに示されていないことに注意されたい）。
【０１００】
半導体デバイス４００は、半導体デバイス２００と同様であり、それぞれ、バリア層２０２および２０３と同様のバリア層４０２および４０３を備えている。しかし、本発明のこの実施形態によれば、バリア層４０２および４０３は、ソース電極およびゲート電極の全上面および全側面を覆っている。
【０１０１】
具体的には、バリア層４０２および４０３は、ソース電極およびゲート電極の全上面にわたって広がっており、かつ、さらに、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを縁とする垂直の側壁１０４ｂおよび１０５ｂに沿って広がっている延長部４０２ａおよび４０３ａを備えている。
【０１０２】
図７に示すように、延長部４０２ａおよび４０３ａは、さらに、ＩＬＤ層２５５に沿って広がっている場合もある。バリア層４０２および４０３を、ソース電極およびゲート電極の側壁に沿って、さらに広げることによって、ソース電極およびゲート電極、活性な半導体接合、および、その下のゲートが、パッシベーション層２２０の表面下に浸透してきた任意のフラックス、または、フラックス中に存在する活性な成分から、さらに保護される。さらに、この構成によって、本発明の半導体デバイスは、工業規格レベルに到達する。
【０１０３】
本発明のこの実施形態によれば、図７に示すように、バリア層４０２および４０３は、例えば約１８００Åの厚さのチタン層２０４を備えている。この場合には、はんだ付け可能なコンタクト２１０のような、はんだ付け可能なコンタクトは、ニッケル層２１１と銀層２１２とのスタックのような、銀を含む、はんだ付け可能な金属スタックであるが、当技術分野において公知の別の従来のスタックが用いられる場合もある。
【０１０４】
ニッケル層２１１の厚さは、例えば約２０００Åであり、銀層２１２の厚さは、例えば約６０００Åである。
【０１０５】
本発明の別の一実施形態によれば、バリア層４０２および４０３は、半導体デバイス３００の場合と同様に、ソース電極およびゲート電極の直上にチタン層を備えており、チタン層の直上に、例えばニッケル層を備えている。この場合にも、チタン層の厚さは、例えば約１８００Åであり、ニッケル層の厚さは、例えば約２０００Åである。また、はんだ付け可能なコンタクトは、例えば約６０００Åの厚さの銀層しか備えていない場合がある。
【０１０６】
本発明を、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージに適用できるように図４〜図７に示してあるが、当業者には容易に認識されるように、本発明のバリア層は、支持基板上の導電性パッド、もしくは外部導電体にはんだ付けするための電極を有する任意の半導体デバイスに適用可能である。
【０１０７】
例えば、本発明は、さらに、フリップチップ・デバイス、バンプ／ウェハレベル・パッケージ・デバイス、および、半導体デバイスの電極を、パッケージのリード線に直接に、または、例えばクリップ／ストラップを介してはんだ付けされてパッケージされる半導体デバイスにも適用可能である。さらに、当業者には容易に認識されるように、本発明は、ダイオードのような、パワーＭＯＳＦＥＴ以外の半導体デバイスにも適用可能である。
【０１０８】
図８〜図１７は、本発明の一実施形態による、例えば図４および図５に示されている半導体デバイス２００および２００ａを製造するためのプロセスの一例が示されている。
【０１０９】
当業者には容易に認識されるように、複数の半導体デバイス２００／２００ａを、単一のウェハに同時に形成し、それらの半導体デバイスを最終的に個別化することによって、個々の半導体デバイス２００／２００ａを得ることができる。説明を簡単にするために、単一の半導体デバイス２００／２００ａの製造について説明する。
【０１１０】
図８から始めると、最初に、縦型導電パワーＭＯＳＦＥＴが、任意の公知の手法でシリコン・ウェハ内に形成され、それによって、半導体ダイ１０２が得られる。さらに、終端領域２５２が、任意の公知の手法で、半導体ダイ１０２の活性エリア２５１の外縁を囲んで形成される場合がある。図示のように、終端領域２５２は、例えば、フィールド酸化膜リング２５３、フィールド・プレート２５４、およびＩＬＤ層２５５を備えている。
【０１１１】
次に図９に示すように、アルミニウムのようなコンタクト金属層４０４が、活性エリア２５１の全域にわたって、半導体ダイ１０２の上面上に、および、終端領域２５２の上面上にデポジットされ、その後、焼結される。
【０１１２】
コンタクト金属層４０４は、活性エリア全域にわたって、例えば約４μｍの厚さ２０５になるようにデポジットされる。コンタクト金属層４０４がデポジットされると、次に、バリア層が、コンタクト金属層４０４の、例えば全上面上にデポジットされる。
【０１１３】
本発明のこの実施形態によれば、バリア層は、例えば約１８００Åの厚さにデポジットされたチタン層２０４である。その後、はんだ付け可能な上端金属４０６が、チタン層２０４の上面上にデポジットされる。この場合にも、このはんだ付け可能な上端金属４０６は、例えば、それぞれ、約２０００Åおよび約６０００Åの厚さにデポジットされたニッケル層２１１および銀層２１２のスタックのような、銀を含んだ金属スタックである。
【０１１４】
次に図１０に示すように、適切なフォトレジスト層４０８が、はんだ付け可能な上端金属４０６の直上に形成される。次に説明するように、このフォトレジスト層は、ソース電極１０４となる領域の上方に、はんだ付け可能なコンタクト２１０のような少なくとも１つのはんだ付け可能なコンタクトを形成するための、また、ゲート電極１０５となる領域の上方に、少なくとも１つのはんだ付け可能なコンタクトを形成するためのマスクとして用いられる。
【０１１５】
従って、フォトレジスト層４０８は、次に、はんだ付け可能なコンタクトの所望の数およびパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、その後、図１０に示されているように、開口４１０のような複数の開口が、フォトレジスト層を貫通して形成され、そのため、はんだ付け可能な上端金属４０６の上面の一部が露出する。
【０１１６】
図１１に示すように、その後、フォトレジスト層４０８は、チタン層２０４の上面から、銀層２１２およびニッケル層２１１をエッチングによって除去し、それによって、ソース電極およびゲート電極に対する、はんだ付け可能なコンタクト２１０のようなはんだ付け可能なコンタクトを形成するためのマスクとして用いられる。
【０１１７】
一例として、最初に、図１０の半導体デバイスを、水酸化アンモニウム（ＮＨ4ＯＨ）と過酸化水素との室温混合液を含む槽内に約１分間浸漬し、その後、半導体デバイスをリンスすることによって、銀層２１２をエッチングによって除去することができる。
【０１１８】
次に、同様に、半導体デバイスを、硝酸（ＨＮＯ3）の槽内に約９分間浸漬して、その後、半導体デバイスをリンスすることによって、ニッケル層２１１をエッチングによって除去することができる。
【０１１９】
次に図１２に示すように、フォトレジスト層４０８は、前ステップによって生じたはんだ付け可能なコンタクトの表面から除去され、その後、第２の適切なフォトレジスト層４１２が、はんだ付け可能なコンタクトの上、および、チタン層２０４の露出した表面の直上に形成される。
【０１２０】
それに代えて、例えば、フォトレジスト層４０８を、そのまま残して、フォトレジスト層４１２を、例えばチタン層２０４の露出した表面に沿ってのみ形成する場合もある。以下に説明するように、フォトレジスト層４１２は、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられ、さらに、それに先立って、ソース電極１０４およびゲート電極１０５となる領域の直上にバリア層２０２および２０３を形成するために用いられる。
【０１２１】
従って、フォトレジスト層４１２は、次に、ソース電極およびゲート電極／バリア層の所望のパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、その後、図１２に示されているように、開口４１４のような複数の開口が、終端領域に沿って、フォトレジスト層４１２を貫通して形成され、そのため、チタン層２０４の上面の一部が露出する。
【０１２２】
次に図１３に示すように、フォトレジスト層４１２は、コンタクト金属層４０４の表面から、チタン層２０４をエッチングによって除去し、それによって、バリア層２０２およびバリア層２０３を形成するためのマスクとして用いられる。一例として、図１２の半導体デバイスを、１００：１の濃度のフッ化水素酸（ＨＦ）の槽内に約５０秒間浸漬して、その後、半導体デバイスをリンスすることによって、チタン層２０４をエッチングによって除去することができる。
【０１２３】
次に図１４に示すように、フォトレジスト層４１２は、ＩＬＤ層２５５の表面から、コンタクト金属層４０４をエッチングによって除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられる。一例として、図１３の半導体デバイスを、ＰＡＮ（燐酸と硝酸の混合液）の槽内に浸漬し、その後、半導体デバイスをリンスすることにより、コンタクト金属層４０４をエッチングによって除去することができる。
【０１２４】
図１４に示すように、コンタクト金属層４０４をエッチングして、ソース電極およびゲート電極を形成した結果、コンタクト金属層が、バリア層２０２および２０３の外縁端の下方の部分から、エッチングで除去され、その結果、オーバーハング２０２ａおよび２０３ａが形成される場合がある。
【０１２５】
本発明の一実施形態によれば、これらのオーバーハングは、そのまま残され、そのため、例えば図５に示されている半導体デバイス２００ａが形成される。
【０１２６】
それに代えて、本発明の別の一実施形態によれば、これらのオーバーハングは、さらにエッチングされて、場合によっては除去される。例えば、バリア層２０２および２０３の外縁端が、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａまで広がっている程度に、これらのオーバーハングをエッチングすることができる。
【０１２７】
それに代えて、バリア層の外縁端が、ソース電極およびゲート電極の外縁端よりも内側に引っ込む程度に、これらのオーバーハングをエッチングして、例えば図４に示されている半導体デバイス２００を形成することもできる。
【０１２８】
エッチングをそれ以上行わない場合には、次に、フォトレジスト層４１２が除去され、それによって、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを越えて広がるオーバーハング２０２ａおよび２０３ａを有するバリア層２０２および２０３を備えた、例えば図１５に示されている半導体デバイスが得られる。
【０１２９】
それに代えて、チタン層２０４のさらなるエッチングを行う場合には、図１４の半導体デバイスを、再度、フッ化水素酸の槽内に浸漬して、その後、リンスすることができる。バリア層２０２および２０３の外縁端を、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａよりも内側に引っ込める場合には、図１４の半導体デバイスを、フッ化水素酸に、約５０秒間浸漬することができる。
【０１３０】
このさらなるエッチングの結果、図１６に示すように、ソース電極およびゲート電極の上面に沿って、外縁部２３１および２３２を露出させることができる。その後、フォトレジスト層４１２が除去されて、その結果、例えば図１７に示されている半導体デバイスが得られる。
【０１３１】
フォトレジスト層４１２が除去されると、その後、例えばアルミニウムから成る金属バックコンタクトが、例えば図１５または図１７に示されている半導体デバイスの下面上にデポジットされ、それによって、ドレイン電極１０３が形成される。
【０１３２】
次に、例えば約１８μｍの厚さのパッシベーション層２２０が、はんだ付け可能なコンタクトおよびバリア層２０２および２０３を覆い、ソース電極とゲート電極との間の領域を満たすように、図１５または図１７に示されている半導体デバイスの上面上に形成される。この場合にも、パッシベーション層２２０は、例えば、はんだレジストとしても働くことができる、任意の適切なエポキシ・パッシベーション層である。
【０１３３】
その後、任意の適切なプロセスを用いて、はんだ付け可能なコンタクトの各々の上面からパッシベーション層を除去することによって、例えば図４および図５の半導体デバイス２００および２００ａに対して、示されているように、パッシベーション層２２０に開口が形成される。上述のように、これらの開口は、はんだ付け可能なコンタクトより広いのが好ましく、その下のバリア層２０２および２０３まで達していて、はんだ付け可能なコンタクトの各々と、それを囲むパッシベーション層との間に空隙を形成しているのが好ましい。
【０１３４】
最後に、図４および図５の半導体デバイス２００および２００ａによって部分的に示されているように、ドレイン電極１０３を、パッケージ・クリップのウェブ１１３に電気的に接続することにより、半導体デバイスを、ＤｉｒｅｃｔＦＥＴ（商標名）タイプのデバイス・パッケージとしてパッケージすることができる。
【０１３５】
次に図１８〜図２３には、本発明の一実施形態による、例えば図４に示されている半導体デバイス２００のような半導体デバイスを製造するための一代替例であるプロセスが示されている。具体的には、上記の製造プロセスは、終端領域２５２において、ＩＬＤ層２５５に損傷を与える場合があることに注意が払われる。
【０１３６】
図１８〜図２３に示されているプロセスでは、ＩＬＤ層上に、ＩＬＤ層を保護するためのバリア層が付け加えられる。具体的には、図１８から始めると、最初に、終端領域２５２に、フィールド酸化膜リング２５３、フィールド・プレート２５４、およびＩＬＤ層２５５を備えた半導体ダイ１０２が、上述の説明と同様に形成される。その後、例えばチタンから成るバリア層２５６が、ＩＬＤ層２５５の全上面上および全側面上にデポジットされる。
【０１３７】
その後、ソース電極およびゲート電極の形成を通して、上述の説明と同様なプロセスが進行する。具体的には、図１９を参照すると、次に、コンタクト金属層４０４が、半導体ダイ１０２の上面上、および、バリア層２５６の外表面上にデポジットされる。その後、バリア層となるチタン層２０４が、コンタクト金属層４０４の上面上にデポジットされ、また、例えばニッケル層２１１および銀層２１２を含む、はんだ付け可能な上端金属４０６が、チタン層の上面上にデポジットされる。
【０１３８】
次に図２０に示すように、その後、上述の説明と同様に、はんだ付け可能な上端金属４０６がマスクされて、続いて、銀層２１２およびニッケル層２１１がエッチングされ、チタン層２０４の直上に、はんだ付け可能なコンタクト２１０のような、はんだ付け可能なコンタクトが形成される。
【０１３９】
その後、開口を有するフォトレジスト層４１２が、前ステップによって生じた半導体デバイスの表面上に形成され、それによって、チタン層２０４上に、マスクが形成される。次いで、上述の説明と同様に、フォトレジスト層４１２を用いて、終端領域に沿ってチタン層２０４をエッチングして、バリア層２０２および２０３を形成して、図２０の半導体デバイスを得る。
【０１４０】
次に図２１に示すように、コンタクト金属層４０４を、バリア層２５６の表面までエッチングによって除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして、フォトレジスト層４１２が用いられる。この場合にも、図２０の半導体デバイスを、ＰＡＮの槽内に浸漬することによって、コンタクト金属層４０４をエッチングすることができる。
【０１４１】
図２１に示すように、上述の説明と同様に、コンタクト金属層４０４をエッチングして、ソース電極およびゲート電極を形成した結果として、コンタクト金属層４０４が、バリア層２０２および２０３の外縁端の下方の部分からエッチングによって除去され、それによって、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａを越えて広がるオーバーハング２０２ａおよび２０３ａが形成される場合がある。
【０１４２】
図からわかるように、本発明のこの実施形態によれば、ソース電極およびゲート電極の形成中に、ＩＬＤ層２５５上のバリア層２５６が、ＩＬＤ層２５５を保護する。したがって、ソース電極およびゲート電極が形成されると、ソース電極とゲート電極とを電気的に分離するために、その後、バリア層２５６をエッチングで除去しなければならない。
【０１４３】
そのため、図２２に示すように、図２１の半導体デバイスは、例えばフッ化水素酸（ＨＦ）の槽内に浸漬され、それによって、バリア層２５６がエッチングされ、ＩＬＤ層２５５の上面の一部が露出する。バリア層２５６のエッチングの結果、バリア層２０２および２０３は、さらにエッチングされ、その結果、例えば、バリア層２０２および２０３の外縁端が、ソース電極およびゲート電極の外縁端１０４ａおよび１０５ａよりも内側に引っ込められるように、エッチングされる場合があることに注意されたい。
【０１４４】
その結果、ソース電極およびゲート電極の上面に沿って、外縁部２３１および２３２が露出し、それによって、例えば図４の半導体デバイス２００と同様の半導体デバイスが形成される。
【０１４５】
その後、半導体デバイス２００に対する上述の説明と同様に、半導体デバイスの製造を進行させることができ、それによって、例えば図２３に示されている半導体デバイスと同様の半導体デバイスが得られる。
【０１４６】
具体的には、次に、フォトレジスト層４１２が除去され、次いで、ドレイン電極１０３が形成され、その後、パッシベーション層２２０がデポジットされ、次に、はんだ付け可能なコンタクト上のパッシベーション層に、開口が形成される。図２３の半導体デバイスは、残留しているバリア層２５６が付け加わっていることを除いて、例えば半導体デバイス２００と同様であることに注意されたい。
【０１４７】
次に図２４〜図２７には、本発明の一実施形態による、上述のように、チタン層とニッケル層との両方を含んでいるバリア層を有する、例えば図６に示されている半導体デバイス３００を製造するための部分的なプロセスの一例が示されている。
【０１４８】
半導体デバイス３００の製造は、最初、例えば図８〜図１０に示されているものと同様に進行する。その後、図２４に示されているように、ニッケル層２１１の上面から、銀層２１２をエッチングによって除去し、それによって、ソース電極およびゲート電極に対する、はんだ付け可能なコンタクト３１０のような、はんだ付け可能なコンタクトを形成するためのマスクとして、フォトレジスト層４０８が用いられる。
【０１４９】
この場合にも、図１０の半導体デバイスを、水酸化アンモニウムと過酸化水素との混合液を含んでいる槽内に浸漬することによって、銀層２１２をエッチングすることができる。
【０１５０】
次に図２５に示すように、フォトレジスト層４０８が、前ステップで生じたはんだ付け可能なコンタクトの表面から除去され、その後、第２の適切なフォトレジスト層４１６が、はんだ付け可能なコンタクトの上、およびニッケル層２１１の露出した表面の直上に形成される。
【０１５１】
それに代えて、フォトレジスト層４０８をそのまま残し、フォトレジスト層４１６を、例えばニッケル層２１１の露出した表面の直上だけに形成してもよい。上述の説明と同様に、フォトレジスト層４１６は、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられ、また、さらに、それに先立って、ソース電極１０４およびゲート電極１０５となる領域の直上にバリア層３０２および３０３を形成するために用いられる。
【０１５２】
したがって、図２５に示されているように、フォトレジスト層４１６がパターン化されると、それによって、開口４１８のような複数の開口が、終端領域に沿ってフォトレジスト層内に形成され、そのために、ニッケル層２１１の上面の一部が露出する。
【０１５３】
次に図２６に示すように、エッチングによって、ニッケル層２１１およびチタン層２０４をコンタクト金属層４０４の表面から除去し、それによって、バリア層３０２およびバリア層３０３を形成するためのマスクとして、フォトレジスト層４１６が用いられる。この場合にも、半導体デバイスを硝酸の槽内に浸漬することによって、ニッケル層２１１をエッチングすることができ、また、半導体デバイスをフッ化水素酸の槽内に浸漬することによって、チタン層２０４をエッチングすることができる。
【０１５４】
次に図２７に示すように、エッチングによって、コンタクト金属層４０４をＩＬＤ層２５５の表面から除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして、フォトレジスト層４１６が用いられる。
【０１５５】
図２７に示されているように、コンタクト金属層４０４をエッチングして、ソース電極およびゲート電極を形成した結果、コンタクト金属層４０４が、バリア層３０２および３０３の外縁端の下方の部分から、エッチングによって除去され、それによって、オーバーハング３０２ａおよび３０３ａが形成される場合がある。
【０１５６】
半導体デバイス２００および２００ａに関連して説明したように、これらのオーバーハングは、そのまま残されて、それによって、例えば図６に示されている半導体デバイス３００が形成されることがある。
【０１５７】
それに代えて、上記の説明と同様に、これらのオーバーハングは、さらにエッチングされて、場合によっては、チタン層２０４およびニッケル層２１１のさらなるエッチングによって除去されることもある。
【０１５８】
オーバーハング３０２ａおよび３０３ａが、さらにエッチングされるか否かに関わらず、半導体デバイス３００の製造は、その後、例えば半導体デバイス２００／２００ａに対する上記の説明と同様に進行する。具体的には、次に、フォトレジスト層４１６が除去され、次いで、ドレイン電極１０３が形成され、その後、パッシベーション層２２０がデポジットされ、次に、はんだ付け可能なコンタクト上のパッシベーション層に、開口が形成され、それによって、例えば図６の半導体デバイス３００が形成される。
【０１５９】
本発明の別の一実施形態によれば、図２４〜図２７に示されているプロセス例を、ＩＬＤ層を保護するために、上述の説明と同様に、ＩＬＤ層２５５上にバリア層２５６を含めるように変更することができる。
【０１６０】
次に図２８〜図３４には、本発明の一実施形態による、例えば図７に示されている半導体デバイス４００を製造するためのプロセスの一例が示されている。
【０１６１】
図２８から始めると、最初に、終端領域２５２に、フィールド酸化膜リング２５３、フィールド・プレート２５４、およびＩＬＤ層２５５を有する半導体ダイ１０２が、上述の説明と同様に形成される。その後、コンタクト金属層４０４が、活性エリア２５１の全域にわたる半導体ダイ１０２の上面上と、終端領域２５２の上面上との両方にデポジットされる。
【０１６２】
次に図２９に示すように、適切なフォトレジスト層４２０が、コンタクト金属層４０４の直上に形成される。このフォトレジスト層４２０は、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして用いられる。したがって、次に、フォトレジスト層４２０は、ソース電極１０４およびゲート電極１０５の所望のパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、開口４２２のような複数の開口が、終端領域において、フォトレジスト層４２０内に形成され、そのために、コンタクト金属層４０４の上面の一部が露出する。
【０１６３】
次いで、図２９に示されているように、エッチングによって、コンタクト金属層４０４をＩＬＤ層２５５の上面まで除去し、それによって、ソース電極１０４およびゲート電極１０５を形成するためのマスクとして、フォトレジスト層４２０が用いられる。この場合にも、半導体デバイスを、ペルオキシナイトライトの槽内に浸漬することによって、コンタクト金属層４０４をエッチングすることができる。その後、フォトレジスト層４２０が除去される。
【０１６４】
次に図３０に示すように、次に、バリア層が、ソース電極１０４およびゲート電極１０５の全上面および全側面上、および、ＩＬＤ層２５５の露出した上面に沿って、デポジットされる。
【０１６５】
本発明のこの実施形態によれば、バリア層は、例えば約１８００Åの厚さにデポジットされたチタン層２０４である。その後、はんだ付け可能な上端金属４０６が、チタン層２０４の上面上にデポジットされる。この場合にも、このはんだ付け可能な上端金属は、例えば、それぞれ、約２０００Åおよび約６０００Åの厚さにデポジットされた、ニッケル層２１１および銀層２１２のスタックのような、銀を含む金属スタックである。
【０１６６】
その後、適切なフォトレジスト層４２４が、はんだ付け可能な上端金属４０６上に形成される。このフォトレジスト層は、ソース電極１０４およびゲート電極１０５の上方に、はんだ付け可能なコンタクトを形成するためのマスクとして用いられる。したがって、次に、フォトレジスト層４２４が、はんだ付け可能なコンタクトの所望の数およびパターンに基づいて、適切なフォトリソグラフィックマスク・ステップによってパターン化される。それによって、開口４２６のような複数の開口が、フォトレジスト層４２４内に形成されて、そのために、図３０に示されているように、はんだ付け可能な上端金属４０６の上面の一部が露出する。
【０１６７】
次に図３１に示すように、その後、エッチングによって、銀層２１２およびニッケル層２１１をチタン層２０４の上面から除去し、それによって、ソース電極およびゲート電極に対する、はんだ付け可能なコンタクト２１０のような、はんだ付け可能なコンタクトを形成するためのマスクとして、フォトレジスト層４２４が用いられる。
【０１６８】
この場合にも、最初に、図３０の半導体デバイスを、水酸化アンモニウムと過酸化水素との混合液を含む槽内に浸漬し、その後、その半導体デバイスを、硝酸の槽内に浸漬することによって、銀層２１２およびニッケル層２１１をエッチングすることができる。
【０１６９】
次に図３２に示すように、フォトレジスト層４２４が、そのまま残されて、かつ、第２の適切なフォトレジスト層４２８が、チタン層２０４の露出した表面上に形成される。それに代えて、フォトレジスト層４２４を除去し、かつ、はんだ付け可能なコンタクト上と、チタン層の露出した表面の直上との両方に、フォトレジスト層４２８を形成する場合もある。
【０１７０】
本発明のこの実施形態によれば、フォトレジスト層４２４／４２８は、バリア層４０２および４０３を形成するためのマスクとして用いられる。上述の説明と同様に、これらのバリア層は、ソース電極１０４およびゲート電極１０５の全上面上に、および、さらに、ソース電極１０４およびゲート電極１０５の外縁端を縁とする垂直の側壁１０４ｂおよび１０５ｂに沿って広がっている。したがって、次に、フォトレジスト層４２４／４２８が、適切なフォトリソグラフィックマスク・ステップによってパターン化される。
【０１７１】
それによって、図３２に示されているように、ＩＬＤ層２５５に沿ったチタン層２０４の上面の一部だけを露出するように、開口４３０のような複数の開口が、フォトレジスト層４２４／４２８内に形成される。
【０１７２】
次に図３３に示すように、次に、エッチングによって、チタン層２０４をＩＬＤ層２５５の表面から除去して、それによって、バリア層４０２およびバリア層４０３を形成するためのマスクとして、フォトレジスト層４２４／４２８が用いられる。この場合にも、図３２の半導体デバイスを、フッ化水素酸の槽内に浸漬することによって、チタン層２０４をエッチングすることができる。
【０１７３】
その後、フォトレジスト層４２４／４２８が除去され、それによって、例えば図３４に示されている半導体デバイスが得られる。図３３および図３４に示されているように、バリア層４０２および４０３は、ソース電極およびゲート電極の全上面にわたって広がっており、かつ、さらに、ソース電極およびゲート電極の垂直の側壁１０４ｂおよび１０５ｂに沿って広がる延長部４０２ａおよび４０３ａを備えている。この場合にも、延長部４０２ａおよび４０３ａは、図３３および図３４に示されているように、さらに、ＩＬＤ層２５５に沿って広がる部分を含んでいる場合がある。
【０１７４】
その後、半導体デバイス４００の製造は、例えば半導体デバイス２００／２００ａに対する上述の説明と同様に進行する。具体的には、次に、ドレイン電極１０３が、半導体ダイ１０２の下面に沿って形成され、次いで、パッシベーション層２２０が、半導体ダイ１０２の上面の上方にデポジットされ、その後、はんだ付け可能なコンタクト上のパッシベーション層に開口が形成され、それによって、例えば図７の半導体デバイス４００が形成される。
【０１７５】
当業者には容易に認識されるように、図２８〜図３４に示されているプロセスの例を、さらに、図２４〜図２７に示されているプロセスの例と同様に、バリア層４０２および４０３が、チタン層とニッケル層との両方を含んでいるように変更することができる。
【０１７６】
さらに、やはり当業者には容易に認識されるように、ＩＬＤ層を保護するために、図２８〜図３４に示されているプロセス例を、上述の説明と同様に、ＩＬＤ層２５５上にバリア層２５６を含めるように変更することができる。
【０１７７】
以上本発明を、その特定の実施形態に関連付けて説明したが、多数の他の変形例および変更例、および他の使用例が、当業者には明白であると思う。したがって、本発明は、本明細書の特定の開示によって限定されることはなく、請求項のみによって限定されるものである。
【図面の簡単な説明】
【０１７８】
【図１】特許文献１に示されているタイプのＤｉｒｅｃｔＦＥＴ（商標名）デバイス・パッケージの一例の底面図である。
【図２】図１の円で囲まれた部分の一例の側断面図、具体的には、従来技術によるソース電極、はんだ付け可能なコンタクト、およびパッシベーション層の構成の一例の側断面図である。
【図２Ａ】図２の円で囲まれた部分の一例の側断面図、具体的には、従来技術によるソース電極、およびはんだ付け可能なコンタクトの構成の一例の側断面図である。
【図３】図１の円で囲まれた部分の別の一例の側断面図、具体的には、従来技術による、ソース電極の上面の一部に沿って形成された保護パッシベーション層を説明するための側断面図である。
【図４】本発明の一実施形態による、無鉛はんだに含まれている酸性のフラックスからソース電極およびゲート電極を保護するバリア層を、ソース電極およびゲート電極の上面の一部にわたって形成されている半導体デバイスの一部の側断面図である。
【図５】本発明の別の一実施形態による、ソース電極およびゲート電極の全上面にわたってバリア層を形成されている半導体デバイスの一部の側断面図である。
【図６】本発明のさらに別の一実施形態による、ソース電極およびゲート電極の全上面にわたって別のバリア層を形成されている半導体デバイスの一部の側断面図である。
【図７】本発明のさらに別の一実施形態による、ソース電極およびゲート電極の全上面および全側面にわたってバリア層を形成されている半導体デバイスの一部の側断面図である。
【図８】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図９】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１０】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１１】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１２】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１３】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１４】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１５】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１６】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１７】本発明の一実施形態による、図４および図５の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図１８】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側面断面図である。
【図１９】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２０】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２１】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２２】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２３】本発明の一実施形態による、半導体デバイスの製造中に終端領域にバリア層が設けられるプロセスを説明するための側断面図である。
【図２４】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２５】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２６】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２７】本発明の一実施形態による、図６の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２８】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図２９】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３０】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３１】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３２】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３３】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【図３４】本発明の一実施形態による、図７の半導体デバイスを製造するプロセスを説明するための側断面図である。
【符号の説明】
【０１７９】
１００ デバイス・パッケージ
１０１ａ、１０１ｂ 円
１０２ 半導体ダイ
１０３ ドレイン電極
１０４ ソース電極
１０４ａ、１０５ａ 外縁端
１０４ｂ、１０５ｂ 側壁
１０５ ゲート電極
１０８、１０９、１１０、２１０、３１０ はんだ付け可能なコンタクト
１１２ 導電性クリップ
１１３ ウェブ
１１４、１１５ 縁部
１２０、２２０ パッシベーション層
１２０ａ、１２０ｂ、１２０ｃ、２２２、４１０、４１４、４１８、４２２、４２６、４３０ 開口
１２１、２２１ 空隙
１３１、２０４ チタン層
１３２、２１１ ニッケル層
１３３、２１２ 銀層
１３５ 保護パッシベーション層
２００、２００ａ、３００、４００ 半導体デバイス
２０２、２０３、２５６、３０２、３０３、４０２、４０３ バリア層
２０２ａ、２０３ａ、３０２ａ、３０３ａ オーバーハング
２０５ 厚さ
２２３ 全高
２３１、２３２ 外縁部
２５１ 活性エリア
２５２ 終端領域
２５３ フィールド酸化膜リング
２５４ フィールド・プレート
２５５ ＩＬＤ層
４０２ａ、４０３ａ 延長部
４０４ コンタクト金属層
４０６ はんだ付け可能な上端金属
４０８、４１２、４１６、４２０、４２４、４２８ フォトレジスト層
【特許請求の範囲】
【請求項１】
第１の主面を有する半導体ダイと、
前記半導体ダイの第１の主面上の電極と、
前記電極の上面の上方に配置されているはんだ付け可能なコンタクトと、
前記電極の上方に形成されており、かつ、前記はんだ付け可能なコンタクトを露出するための開口を有しているパッシベーション層であって、前記開口が、前記はんだ付け可能なコンタクトより広くて、前記はんだ付け可能なコンタクトが、そのはんだ付け可能なコンタクトを囲んでいる空隙によって、前記パッシベーション層から間隔をあけて配置されているパッシベーション層と、
前記電極の上面上のバリア層であって、前記はんだ付け可能なコンタクトと電極との間に配置されており、かつ、前記空隙の全域にわたって広がっているバリア層
とを備えてなる半導体デバイス。
【請求項２】
前記バリア層は、さらに、前記パッシベーション層の下にも広がっている、請求項１に記載の半導体デバイス。
【請求項３】
前記バリア層は、さらに、前記パッシベーション層の下にも広がっており、かつ、前記電極の外縁端から突き出ている、請求項１に記載の半導体デバイス。
【請求項４】
前記バリア層は、さらに、前記パッシベーション層の下にも広がっており、かつ、前記電極の外縁端よりも内側に引っ込んでいる、請求項１に記載の半導体デバイス。
【請求項５】
前記バリア層は、前記電極の上面を覆っている、請求項１に記載の半導体デバイス。
【請求項６】
前記電極は、その外縁端を縁とする垂直の側壁を備えており、前記バリア層は、前記垂直の側壁を覆っている、請求項５に記載の半導体デバイス。
【請求項７】
前記バリア層は、前記電極および半導体ダイが、酸性のフラックスから破壊的な化学作用を及ぼされないように保護する材料を含んでいる、請求項１に記載の半導体デバイス。
【請求項８】
前記バリア層は、導電材料を含んでいる、請求項１に記載の半導体デバイス。
【請求項９】
前記バリア層は、チタンを含んでいる、請求項１に記載の半導体デバイス。
【請求項１０】
前記バリア層は、前記電極の上面上のチタン層、および、そのチタン層の上に配置されているニッケル層を備えている、請求項１に記載の半導体デバイス。
【請求項１１】
前記はんだ付け可能なコンタクトは、銀を含んでいる、請求項１０に記載の半導体デバイス。
【請求項１２】
前記半導体ダイは、パワー・スイッチングデバイスである、請求項１に記載の半導体デバイス。
【請求項１３】
半導体ダイの第１の主面の上に、コンタクト金属層をデポジットするステップと、
前記コンタクト金属層の直上に、バリア層をデポジットするステップと、
前記バリア層の直上に、はんだ付け可能なコンタクトを形成するステップと、
前記バリア層をエッチングするステップと、
電極を形成するために、前記コンタクト金属層をエッチングするステップであって、前記バリア層が、前記電極の全上面にわたって広がり、かつ、さらに、前記はんだ付け可能なコンタクトと電極との間に広がるようにエッチングするステップ
とを含んでなる半導体デバイスを製造する方法。
【請求項１４】
前記コンタクト金属層をエッチングするステップの後に、前記バリア層が前記電極の外縁端よりも内側に引っ込むまで、前記バリア層をさらにエッチングするステップを、さらに含んでいる、請求項１３に記載の方法。
【請求項１５】
前記コンタクト金属層をエッチングするステップの後に、
前記半導体ダイの第１の主面の上方にパッシベーション層をデポジットするステップと、
前記はんだ付け可能なコンタクトを露出するために、前記パッシベーション層に開口を形成するステップ
とを、さらに含んでいる、請求項１３に記載の方法。
【請求項１６】
前記バリア層は、チタン層を備えている、請求項１３に記載の方法。
【請求項１７】
前記バリア層は、前記チタン層の直上に、ニッケル層をさらに備えている、請求項１６に記載の方法。
【請求項１８】
前記コンタクト金属層をデポジットするステップに先立って、前記半導体ダイの外縁を囲んでいる終端領域の直上にバリア層をデポジットするステップと、
前記コンタクト金属層をエッチングするステップの後に、前記終端領域の直上のバリア層をエッチングするステップ
とを、さらに含んでいる、請求項１３に記載の方法。
【請求項１９】
前記終端領域の直上のバリア層をエッチングするステップにおいて、前記電極の直上のバリア層も、エッチングされる、請求項１８に記載の方法。
【請求項２０】
半導体ダイの第１の主面の上に、コンタクト金属層をデポジットするステップと、
前記コンタクト金属層をエッチングして、電極を形成するステップであって、前記電極は、上面と、その外縁端を縁とする側面とを備えているステップと、
前記電極の上にバリア層をデポジットするステップと、
前記バリア層の直上に、前記電極に対するはんだ付け可能なコンタクトを形成するステップと、
前記バリア層が、前記電極の上面および側面に沿って広がり、かつ、さらに、前記はんだ付け可能なコンタクトと前記電極との間に広がるように、前記バリア層をエッチングするステップ
とを含んでなる、半導体デバイスを製造する方法。
【請求項２１】
前記バリア層は、チタン層を備えている、請求項２０に記載の方法。
【請求項１】
第１の主面を有する半導体ダイと、
前記半導体ダイの第１の主面上の電極と、
前記電極の上面の上方に配置されているはんだ付け可能なコンタクトと、
前記電極の上方に形成されており、かつ、前記はんだ付け可能なコンタクトを露出するための開口を有しているパッシベーション層であって、前記開口が、前記はんだ付け可能なコンタクトより広くて、前記はんだ付け可能なコンタクトが、そのはんだ付け可能なコンタクトを囲んでいる空隙によって、前記パッシベーション層から間隔をあけて配置されているパッシベーション層と、
前記電極の上面上のバリア層であって、前記はんだ付け可能なコンタクトと電極との間に配置されており、かつ、前記空隙の全域にわたって広がっているバリア層
とを備えてなる半導体デバイス。
【請求項２】
前記バリア層は、さらに、前記パッシベーション層の下にも広がっている、請求項１に記載の半導体デバイス。
【請求項３】
前記バリア層は、さらに、前記パッシベーション層の下にも広がっており、かつ、前記電極の外縁端から突き出ている、請求項１に記載の半導体デバイス。
【請求項４】
前記バリア層は、さらに、前記パッシベーション層の下にも広がっており、かつ、前記電極の外縁端よりも内側に引っ込んでいる、請求項１に記載の半導体デバイス。
【請求項５】
前記バリア層は、前記電極の上面を覆っている、請求項１に記載の半導体デバイス。
【請求項６】
前記電極は、その外縁端を縁とする垂直の側壁を備えており、前記バリア層は、前記垂直の側壁を覆っている、請求項５に記載の半導体デバイス。
【請求項７】
前記バリア層は、前記電極および半導体ダイが、酸性のフラックスから破壊的な化学作用を及ぼされないように保護する材料を含んでいる、請求項１に記載の半導体デバイス。
【請求項８】
前記バリア層は、導電材料を含んでいる、請求項１に記載の半導体デバイス。
【請求項９】
前記バリア層は、チタンを含んでいる、請求項１に記載の半導体デバイス。
【請求項１０】
前記バリア層は、前記電極の上面上のチタン層、および、そのチタン層の上に配置されているニッケル層を備えている、請求項１に記載の半導体デバイス。
【請求項１１】
前記はんだ付け可能なコンタクトは、銀を含んでいる、請求項１０に記載の半導体デバイス。
【請求項１２】
前記半導体ダイは、パワー・スイッチングデバイスである、請求項１に記載の半導体デバイス。
【請求項１３】
半導体ダイの第１の主面の上に、コンタクト金属層をデポジットするステップと、
前記コンタクト金属層の直上に、バリア層をデポジットするステップと、
前記バリア層の直上に、はんだ付け可能なコンタクトを形成するステップと、
前記バリア層をエッチングするステップと、
電極を形成するために、前記コンタクト金属層をエッチングするステップであって、前記バリア層が、前記電極の全上面にわたって広がり、かつ、さらに、前記はんだ付け可能なコンタクトと電極との間に広がるようにエッチングするステップ
とを含んでなる半導体デバイスを製造する方法。
【請求項１４】
前記コンタクト金属層をエッチングするステップの後に、前記バリア層が前記電極の外縁端よりも内側に引っ込むまで、前記バリア層をさらにエッチングするステップを、さらに含んでいる、請求項１３に記載の方法。
【請求項１５】
前記コンタクト金属層をエッチングするステップの後に、
前記半導体ダイの第１の主面の上方にパッシベーション層をデポジットするステップと、
前記はんだ付け可能なコンタクトを露出するために、前記パッシベーション層に開口を形成するステップ
とを、さらに含んでいる、請求項１３に記載の方法。
【請求項１６】
前記バリア層は、チタン層を備えている、請求項１３に記載の方法。
【請求項１７】
前記バリア層は、前記チタン層の直上に、ニッケル層をさらに備えている、請求項１６に記載の方法。
【請求項１８】
前記コンタクト金属層をデポジットするステップに先立って、前記半導体ダイの外縁を囲んでいる終端領域の直上にバリア層をデポジットするステップと、
前記コンタクト金属層をエッチングするステップの後に、前記終端領域の直上のバリア層をエッチングするステップ
とを、さらに含んでいる、請求項１３に記載の方法。
【請求項１９】
前記終端領域の直上のバリア層をエッチングするステップにおいて、前記電極の直上のバリア層も、エッチングされる、請求項１８に記載の方法。
【請求項２０】
半導体ダイの第１の主面の上に、コンタクト金属層をデポジットするステップと、
前記コンタクト金属層をエッチングして、電極を形成するステップであって、前記電極は、上面と、その外縁端を縁とする側面とを備えているステップと、
前記電極の上にバリア層をデポジットするステップと、
前記バリア層の直上に、前記電極に対するはんだ付け可能なコンタクトを形成するステップと、
前記バリア層が、前記電極の上面および側面に沿って広がり、かつ、さらに、前記はんだ付け可能なコンタクトと前記電極との間に広がるように、前記バリア層をエッチングするステップ
とを含んでなる、半導体デバイスを製造する方法。
【請求項２１】
前記バリア層は、チタン層を備えている、請求項２０に記載の方法。
【図１】
【図２】
【図２Ａ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図２Ａ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公表番号】特表２００９−５０８３２６（Ｐ２００９−５０８３２６Ａ）
【公表日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願番号】特願２００８−５２９３６３（Ｐ２００８−５２９３６３）
【出願日】平成１８年９月５日（２００６．９．５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３４４４８
【国際公開番号】ＷＯ２００７／０２８１３６
【国際公開日】平成１９年３月８日（２００７．３．８）
【出願人】（５０４３９２０８３）インターナショナル レクティファイアー コーポレイション (107)
【Ｆターム（参考）】
【公表日】平成２１年２月２６日（２００９．２．２６）
【国際特許分類】
【出願日】平成１８年９月５日（２００６．９．５）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０３４４４８
【国際公開番号】ＷＯ２００７／０２８１３６
【国際公開日】平成１９年３月８日（２００７．３．８）
【出願人】（５０４３９２０８３）インターナショナル レクティファイアー コーポレイション (107)
【Ｆターム（参考）】
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