半導体基板および半導体装置、半導体装置の製造方法
【課題】低抵抗SiC基板とそれを用いた半導体装置を提供する。
【解決手段】第1の不純物濃度を有する炭化珪素基板(1)と、前記炭化珪素基板上に形成され、第2の不純物濃度を有する第1の炭化珪素層(5)と、前記第1の炭化珪素層の上に形成され、第3の不純物濃度を有する第1導電型の第2の炭化珪素層(2)とを具備し、第2の不純物濃度>第1の不純物濃度>第3の不純物濃度の関係を有する。
【解決手段】第1の不純物濃度を有する炭化珪素基板(1)と、前記炭化珪素基板上に形成され、第2の不純物濃度を有する第1の炭化珪素層(5)と、前記第1の炭化珪素層の上に形成され、第3の不純物濃度を有する第1導電型の第2の炭化珪素層(2)とを具備し、第2の不純物濃度>第1の不純物濃度>第3の不純物濃度の関係を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、炭化珪素(SiC)基板及びこれを用いた縦型半導体装置およびその製造方法に関わり、特に順方向抵抗の低減技術に関わる。
【背景技術】
【0002】
半導体デバイスにおいて、素子内の電流経路が、素子の第1の主面から第2の主面に向かって流れる縦型の半導体装置が知られている。この種の半導体装置の性能は、主として基板表面に形成されたエピタキシャル層に形成された素子構造により決定され、基板は上記エピタキシャル層を保持し、強度を保つ役割を担っている。
【0003】
例えば、従来のショットキーバリア型炭化珪素(SiC)ダイオードでは、n型SiC基板と、この表面に形成されたSiCホモエピタキシャル成長膜、更にその上に形成されたショットキーバリア型アノード電極、n型SiC基板1の裏面に形成されたカソード電極から構成される。
【0004】
縦型半導体デバイスの場合、ドリフト層の抵抗はアノード・カソード間のI−V特性により決まるため、その抵抗成分は(表面コンタクト抵抗a)+(ドリフト層抵抗b)+(基板抵抗c)+(裏面コンタクト抵抗d)により決まる。つまりデバイスの耐圧はドリフト層抵抗bだけで保持されるが、順方向抵抗は(表面コンタクト抵抗a)+(基板抵抗c)+(裏面コンタクト抵抗d)の分がドリフト層抵抗bに上乗せされる。そのため特に裏面に形成される(基板抵抗c)+(裏面コンタクト抵抗d)の低減が必要とされる。
【0005】
その方法として基板薄膜化、あるいは、コンタクト抵抗低減のため基板裏面不純物の高濃度化が試みられている。ところが、前者の薄膜化には基板形成後の半導体プロセス中に薄い基板が割れるという危惧があることから、半導体上部構造形成後に薄膜化を行なう必要がある。後者の高濃度化は、通常イオン注入とその後の活性化アニールにより可能であるが、活性化するために1500℃以上のアニールが必要である。このため、電極材料および融点が1500℃以下の材料を使用する工程は、上記アニール後に行う必要があり、基板を薄膜化しかつ高濃度化することはできなかった。従ってどちらかの効果を優先し、他方のアプローチを併せて考慮することは特になされていなかった。
【0006】
一方で、コンタクト抵抗を下げるために裏面に高濃度層を形成した基板を使用し、その高濃度層上に電極材料を形成するという提案もなされている(特許文献1参照)。
【特許文献1】特開2003−86816号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら上記特許文献1の技術においても、基板そのものが持つ抵抗を省くことができない。市販のSiCウエハは厚さ400μm程度、抵抗率が0.020Ωcm程度であることから、基板だけで0.8mΩcm2の抵抗を有することになる。1200VクラスのSiCダイオードの順方向は数mΩcm2であることから、基板抵抗を省くことができればその効果は大きい。また、コンタクト抵抗も、通常基板の高濃度化をしない場合、0.1mΩcm2であり、ばらつきもあることから、コンタクト抵抗の低減も必須である。
【0008】
本発明はこのような問題に鑑みて成されたものであり、低抵抗の薄型SiC半導体基板、及びこれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の半導体基板は、第1の不純物濃度を有する炭化珪素基板と、前記炭化珪素基板上に形成され、第2の不純物濃度を有する第1の炭化珪素層と、前記第1の炭化珪素層の上に形成され、第3の不純物濃度を有する第1導電型の第2の炭化珪素層とを具備し、第2の不純物濃度>第1の不純物濃度>第3の不純物濃度の関係を有することを特徴とする。
【0010】
また、本発明の半導体装置の第1は、厚さ50μm以下の第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層の上面に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、前記第2の炭化珪素層の上面に形成され、前記第2の炭化珪素層とショットキー接合を形成する第1の電極と、前記第1の炭化珪素層の下面に形成された第2の電極とを具備することを特徴とする。
【0011】
本発明の半導体装置の第2は、厚さ50μm以下の第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第2導電型の第2の炭化珪素層と、前記第2の炭化珪素層の上面に形成された第1の電極と、前記第1の炭化珪素層の下面に形成された第2の電極とを具備することを特徴とする。
【0012】
本発明の半導体装置の第3は、厚さ50μm以下の第1の炭化珪素層と、前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、前記第2の炭化珪素層上に選択的に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域の内部表面に形成される、第1導電型の第2の炭化珪素領域と、前記第2の炭化珪素層の表面から、前記第1の炭化珪素領域を介して前記第2の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1及び第2の炭化珪素領域上に形成された第1の主電極と、前記第1の炭化珪素層の下面に形成された第2の主電極とを具備することを特徴とする。
【発明の効果】
【0013】
本発明によれば、低抵抗な薄型炭化珪素(SiC)半導体基板、及びこれを用いた半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施形態を図面を参照しつつ説明する。尚、本発明は以下に説明する実施形態に限定されるものではなく、種々工夫して適用されるものである。また、以下の実施形態においては第1導電型をn型、第2導電型をp型として説明する。
【0015】
(第1の実施の形態)
図1及び図2は本発明の第1の実施形態に係る半導体装置(ショットキーバリア型ダイオード)の断面図であり、図1はSiC半導体基板上に半導体素子が形成された最終形態直前の状態、図2が半導体装置の最終形態を示す。図1の左端に添付されたグラフは、半導体基板(SiC基板及びSiC半導体層)の不純物濃度分布を示している。図中1はn+ 型SiCバルク基板、2はn-型SiCエピタキシャル成長層、3はアノード電極、4はカソード電極、5はn+型SiCバルク基板の主面近傍に形成されたn++型SiC超高濃度層、6はn++型SiC超高濃度層5とn-型SiCエピタキシャル成長層2の間に形成されたn型SiCバッファ層である。
【0016】
図1の左端に示したように、夫々の半導体層の濃度の関係は、高い順にn++型超高濃度層5、n+型バルク基板1、n型バッファ層6、n-型エピタキシャル層2となっている。また上記n-型エピタキシャル成長層2内の上部に選択的に終端構造70が形成されており、上記n-型エピタキシャル成長層2上に、終端構造70の内側端部と接するように選択的にアノード電極3が形成されている。
【0017】
次に、図2に示すように、図1の状態に上部保護テープ(不図示)を被覆した状態にてn+型SiCバルク基板1の裏面を研削する。このとき、半導体装置上部構造において特性劣化を起こさせないようにすることが肝要である。また、研削終了点がn++型超高濃度層5内になるようにする。ついで、このように研削した面に、カソード電極としてのオーミック電極4が形成される。最後に上部保護テープを取った状態(図2)が、第1の実施形態の最終形態である。
【0018】
次に、上記の半導体装置の動作について考えてみる。上記実施形態において、カソード電極4に対してアノード電極3が正方向になるよう電圧を印加した場合を例にとる。その際アノード電極3からカソード電極4に向かって順方向電流が流れるが、半導体基板の厚みが薄いが故に基板間の電流経路が短くて済み、順方向の抵抗を小さくすることができる。順方向I−V特性における、ある電流密度値(例えば100A/cm2、500A/cm2など)で定義されるオン電圧も小さくすることができる。このため、この構造は特にスイッチング機能を有するシステムに応用する場合には非常に有効である。
【0019】
また、カソード電極4に対してアノード電極3が負の方向になるよう電圧を印加した場合、耐圧を保持するのはバルク基板1ではなく、ドリフト層つまり前記エピタキシャル成長層2であるためバルク基板1の薄膜化による耐圧の劣化はない。
【0020】
次に、本実施形態の半導体装置の製造方法について説明する。まず、昇華法を初めとするSiCバルク基板作製法によりSiCインゴットを作製し、その後機械研磨および化学的機械研磨(CMP)にてSiCバルク基板を作製する。SiCバルク基板内のドーピング濃度は約1×1018〜1×1019/cm3であり、ここでは8×1018/cm3とする。原理的にはこれより多くの不純物を混入することも可能であるが、積層欠陥などの結晶欠陥ができやすく結晶の品質が落ちるためデバイス向けではない。
【0021】
その後、図1に示すように、エピタキシャル成長装置にて、シラン、プロパン、水素を原料として反応管に供給し、SiCバルク基板1上にSiC超高濃度層5を成膜する。この際、通常であればNを不純物材料として1×1014〜1×1017/cm3程度の濃度になるよう供給するが、本発明では低抵抗化を狙いSiCバルク基板1よりも多い量のNが含有されるようにN2を供給し、例えばSiC超高濃度層5の不純物濃度が1×1020〜1×1022/cm3になるようにする。本実施形態では1×1021/cm3とする。成膜温度は1550〜1600℃程度とし、1時間程度成長させることにより数μmの超高濃度膜5を形成する。
【0022】
超高濃度層5の厚みの上限に関しては特に制限はなく、同じ原料供給量、圧力、温度にて成長時間を増やせばよい。この超高濃度層5が厚ければ、後の研削工程にて研削終了点の裕度が高くなるため好ましい。一方、低抵抗基板を作製するためには超高濃度層5の膜厚もできるだけ薄くする必要があるため、研削後で2μm以上50μm以下が望ましいと考えられる。
【0023】
このようにして、SiCバルク基板1の主面側に、縦型デバイス順方向低抵抗化を図る目的の超高濃度層5を有する第1段階の半導体基板が完成する。
【0024】
続いて同じ炉内にて、後に形成される低濃度層であるSiCエピタキシャル層2との格子整合性を保つために、上記超高濃度層膜5にSiCバッファ層6を形成する。バッファ層6の不純物濃度は、デバイスの要求により決まるエピタキシャル層2の不純物濃度と超高濃度層膜5の不純物濃度との中間の8×1017〜2×1018/cm3程度とし、厚みは0.3〜1μmとする。ここでは不純物濃度1×1018/cm3、厚みは0.5μmとする。
【0025】
エピタキシャル成長技術では、N2ガスの供給量を変えるだけで、結晶品質を下げることなく不純物濃度を急峻に変化させることができるが、徐々にN2ガス供給量を下げることで、バッファ層内の不純物濃度に傾斜をつけて、基板1側を高い不純物濃度に、エピタキシャル層2側を低い不純物濃度にしてもよい。
【0026】
続いて、バッファ層6の上にドリフト層となるエピタキシャル層2を形成する。ドリフト層2の不純物濃度と厚みはデバイスの設計より決まるが、600V系および1200V系のショットキーバリアダイオードの場合、ドリフト層2の濃度は約1×1015〜2×1016/cm3程度であり、ドリフト層の厚さは4〜10μm程度であるが、ここでは不純物濃度8×1015/cm3、ドリフト層2の厚さ8μmとする。バッファ層6は、その後成長させるドリフト層2に結晶的に問題がない場合は省いてもよい。
【0027】
以上により、SiCバルク基板1の主面側に、縦型デバイス順方向低抵抗化を図る目的の超高濃度層5と、SiCエピタキシャル層2を有する第2段階の半導体基板が完成する。
【0028】
続いて、この第2段階の半導体基板を使用して低抵抗半導体装置を作製する方法について説明する。図4に示すように、上記超高濃度層5を有する半導体基板のn-型エピタキシャル層2の表面にp-型不純物濃度からなるリサーフ領域7を形成する。後に形成されるショットキー電極コンタクトホール端にp+型不純物濃度からなるエッジターミネーション層8を形成してもよい。
【0029】
またn-型エピタキシャル層2の表面には、p-型リサーフ領域7を囲むようにp-型ガードリング9が形成されており、耐圧構造として機能する。この場合、ガードリング9は複数層ある方が効果を高くすることができる。
【0030】
リサーフ領域7とガードリング9は同程度の不純物濃度で、その濃度は例えば1×1017〜1×1018/cm3である。また素子終端部には半導体の電位を固定するn+型チャネルストッパ10を配しており、この濃度は例えば1×1019〜2×1020/cm3であり、ここでは5×1019/cm3とする。
【0031】
続いて、図5に示すように、n-型エピタキシャル層2の全面に絶縁膜12を形成し、端部がリサーフ領域7の上になるように、第1の電極用のコンタクトホールを形成する。絶縁膜12の材料としては、SiO2あるいはSiNが使用されることが多いが、ここではSiO2とする。
【0032】
次いで、上記のコンタクトホールに開口されたn-型エピタキシャル層2の表面と接するように、第1の電極(アノード電極)3が設けられる。アノード電極の電極材料には、n型SiCとショットキー接合する材料、例えばTi、Ni、Au、Mo等が使用される。本実施形態では、Tiを例に取る。
【0033】
第1の電極上には、これと電気的に接続されたメタルフィールドプレート11を形成する。メタルフィールドプレート11は絶縁膜12の上にも延在し、絶縁膜12を介してエピタキシャル層2と対峙する。メタルフィールドプレートの材料としては、最表面はワイヤボンディングしやすいような材料で、例えばAlやAuなどがあり、ここではAlを例に取る。
【0034】
またショットキー電極3とエピタキシャル層2の界面の密着度があまり良くない場合には、密着度をあげるような材料をショットキー電極3とメタルフィールドプレート11の中間層としてはさむと良い。フィールドプレート端は逆方向電界がかかった際に電界が集中しやすいので、フィールドプレート端下にはp-型リサーフ領域7及びp-型ガードリング9よりなる終端構造70が配置されるとより高耐圧に適す。
【0035】
その後、図6に示すように、表面をテープ材13などで保護し、SiCバルク基板1の裏面の研削を行う。通常バルク基板1は数100μm程度の厚みがあるので、100μm厚までは機械研磨で行うと効率がよい。ただし、研磨速度を速めることに注力し、素子表面にダメージを与えないように注意が必要である。その後、研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて、最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより、超高濃度層5が表面に出ていることを確認する。
【0036】
その後簡単な洗浄を行った後、図7に示すように、上記基板保持テープ13が付いている状態で、裏面超高濃度層5上に室温コンタクトでカソード電極4を形成する。n型SiCのC面には、Tiを室温でコンタクトできるので、室温でも十分にカソード電極4を形成できる。カソード電極のコンタクト抵抗を更に下げるためには、Ti/Ni/Auの積層構造(不図示)にてオーミック電極を形成するとよい。
【0037】
その後、図8に示すように、出来上がった素子をDBC(direct bonded copper)基板等の低抵抗基板14に貼り付けを行い、薄いSiC半導体層からなる半導体装置の機械的強度を補強する。その後、上部テープ材13を剥離して上部に耐圧構造としてのパッシベーション材(不図示)を形成することにより、第1の実施形態に係る半導体装置が完成する。
【0038】
なお、第1の実施形態では、半導体基板はn+型高不純物濃度基板としているが、半導体基板の導電型、濃度はこれに限るものではなく、p型、絶縁型であっても全く問題ない。半導体装置が完成した後には、半導体基板は研磨されて、超高濃度層5のみが残り、超高濃度層5の表面が裏面オーミック電極とのコンタクト面になるため、半導体基板の不純物濃度が低く、高抵抗層であっても全く問題がない。
【0039】
ただし、基板上にバッファ層およびエピタキシャル層が形成されるため、ドリフト層となるエピタキシャル成長膜が高品質となるよう、マイクロパイプ、エッチピット、螺旋転位、刃状転位、積層欠陥に代表される結晶欠陥が少ない、結晶の品質が高いものが必要とされる。
【0040】
(第1の実施形態の製造法の第1の変形例)
前述の実施形態における超高濃度層5はエピタキシャル成長で形成したが、イオン注入で形成してもよい。以下、イオン注入で形成する方法について前述の図3を援用して説明する。
【0041】
先ず、作製したSiCバルク基板1の主面側からn型イオン種、例えば窒素(N)またはリン(P)を注入する。高濃度イオン注入であるため、バルク基板1への結晶ダメージを考慮して、基板温度400℃以上の高温で注入を行うのが好ましく、ここでは500℃とする。基板温度をヒーター温度で制御する際は、基板への熱伝達率、基板自体の熱伝導度を考慮し、ヒーターの温度を高めに設定する必要がある。
【0042】
イオン注入はなるべく深くまで行う必要があるので、現在使用可能である最高イオン注入エネルギー:8MeVを使用する。ドーズ量は約1×1018/cm2程度として、濃度では1×1021〜1×1022/cm3程度になるようにする。プロファイルはボックスプロファイルとして高濃度域が表面側から配置されるようにする。
【0043】
その後、エピタキシャルCVD装置にて、バッファ層6およびドリフト層2を形成する。このとき、イオン注入をして高濃度化した基板表面にはバンチングや結晶のダメージがある可能性があるので、成長前に水素にてSiC表面をエッチングした後、バッファ層6の形成を開始するとよい。また、バッファ層6の成長中に、徐々にN2ガス供給量を下げることで、バッファ層6内の不純物濃度に傾斜をつけて、基板側を高い不純物濃度に、エピタキシャル層側を低い不純物濃度にしてもよい。続いてその上にドリフト層となるエピタキシャル層2を形成し、その後は第1の実施形態と同様にデバイスを作ればよい。
【0044】
SiC基板1の主面から注入を行ったイオン注入層は、特に活性化アニールを施さなくても、エピタキシャルCVD工程を経ることにより活性化される。現行のイオン注入の注入最高エネルギーは8MeVであり、このエネルギーを用いてSiC基板1内にPイオン注入を行うと、形成される超高濃度層5の深さは2.5〜3.5μm程度である。裏面研磨の際には、基板残り厚を2.5〜3μm程度にする必要がある。さらに最高イオン注入エネルギーが上がれば、その分イオン種がSiC基板内に深く入り込むため、裏面研磨の際、ストップポイントの自由度が上がり、裏面研磨プロセスの裕度が上がる。
【0045】
以上、第1の実施形態に依れば、低抵抗のSiC基板、及びこれを用いた半導体装置を提供することができる。第1の実施形態では、半導体材料としてSiCの場合を説明したが、SiCに限らず、GaN、ダイヤモンド等に適応しても同様の効果が得られることは言うまでもない。
【0046】
(第1の実施形態の製造法における第2の変形例)
前述の実施形態における基板薄片化法として、研磨ではなく、反応性ドライエッチングにて加工を行ってもよい。ガス系はフッ化物系、たとえばSF6などのガスを用いて、高密度プラズマ中でSiCの裏面をエッチングすることにより、5分で約50μm程度の比較的高いレートにてSiC裏面を研磨することができる。またイオン性の反応のため、処理面のダメージを低減できる。その際の表面保護材料としてレジストなどの半導体プロセスに馴染んだ材料を使用することも可能である。レジストであれば剥離も簡易に行える。また研磨でのダメージ除去と薄膜化時間の効率を考えるならば、研磨である程度薄膜化したのちに反応性ドライエッチングにより研磨によってできた高抵抗成分となるダメージ層を取り除いてもよい。
【0047】
以上、第1の実施形態によれば、低抵抗なSiC層を用いたショットキーバリアダイオードを実現することができる。
【0048】
(第2の実施形態)
図9は本発明の第2の実施の形態に係るpnダイオードの断面図である。図10はこのダイオードに使用する半導体基板の層構成を示す断面図であり、左端に構成層の濃度プロファイルを示す。理解が容易なように、第1の実施形態と同一部分には同一番号を付している。
【0049】
第2の実施形態のpnダイオードでは、SiC基板1の上面側にp++型のSiC超高濃度層15を設けている。そのため、濃度プロファイルは図10に示すように、超高濃度層15の部分で逆極性となっている。
【0050】
超高濃度層15の上部には、図9に示すように、n型SiCバッファ層6を介してn-型SiCドリフト層2を形成し、n-型ドリフト層2の表面にオーミック接合となる第1の電極(カソード電極)3を選択的に形成している。SiC基板1を研磨し露出したp++型超高濃度層15の裏面(主面とは逆の面)にオーミック接合となる第2の電極(アノード)電極4を配置しており、これによりpnダイオードとして機能する。
【0051】
また、n-型ドリフト層2の表面に第1の電極3の端部と重なるように配置された耐圧構造としてのp型イオン注入層7が配置されている。p型イオン注入層の中に、第1の実施形態と同様に、エッジターミネーション層(8)を形成してもよい。また、ガードリング(9)、チャネルストッパ(10)を形成することもできる。
【0052】
このpnダイオードの製造方法を、第1の実施形態の図3〜8を援用して簡略に説明する。まず4H−SiC半導体基板1上にCVDエピタキシャル成長により、p++型高濃度層5を数μm〜数十μm成長する。このときのドーパントはボロン(B)あるいはアルミニウム(Al)を使用する。その後、n型バッファ層6、n-型ドリフト層2を形成する。ドリフト層2は耐圧の目標値により異なるが、1200V系ではドリフト層濃度、6×1015〜1×1016/cm3、厚さは6〜10μm程度である。
【0053】
その後、図4と同様に、Al若しくはBのイオン注入にてp-およびp+の耐圧構造7、8、リン(P)若しくは窒素(N)のイオン注入により、n+のチャネルストッパ10を形成する。活性化アニール後に表面フィールド酸化膜を形成し、コンタクトホールを開けた後オーミック電極となる電極材料、例えばNiを用いて第1の電極を形成し、また、裏面にはp++型高濃度層15とオーミック接合する電極材料、例えばTiを用いて第2の電極を形成する。その後、ArおよびN2などの不活性ガス雰囲気にて950℃以上の温度でシンターをすることによりオーミック接合とする。
【0054】
その後、表面のパッド電極11を形成する。表面のパッド電極11は例えばTi/Alである。裏面の電極にはTi/Al、Ti/Au、Ti/Ni/Auなども使用できる。表面のパッド電極11に対しては、レジストを介してAlおよびTiをエッチングすることにより電極のパターニングを行う。
【0055】
その後、表面をテープ材13などで保護し、裏面の機械研削を行う。通常基板は数100μm程度の厚みがあるので、100μm厚までは機械研磨で効率よく行うとよい。その後、研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより超高濃度層15が表面に出ていることを確認する。
【0056】
その後簡単な洗浄を行った後、上記基板保持テープ13が付いている状態で超高濃度層5の裏面上に第2の電極4を形成する。この際、第2の電極4はアノードコンタクトのほかに基板保持の役割も果たすので、電界めっきなどで約数十〜100μmの厚みをつけると良い。Ti/Alなどの複合材料の場合には、先に蒸着などでTi/Alを成膜してから上部にAlを電界めっきで形成しても良い。その後、テープ材13を剥離したのち第1及び第2の電極のコンタクト抵抗を下げるため950℃以上の熱処理を行う。
【0057】
この場合、通常基板抵抗分となる、p++型層(超高濃度層15)分の抵抗はp++型層が超高濃度・極薄であるためアノードカソード間の抵抗を減らすことができ、素子のオン抵抗は小さくなる。その一方で、耐圧はn-型ドリフト層2のみが逆方向電界を担持するため変化しない。また、導電型を逆にしてn++型超高濃度層5とp-型ドリフト層(2)のpnダイオードとしてもよい。或いはn++型超高濃度層5、n-型ドリフト層2、n-型ドリフト層2上に形成されたp+型層のpinダイオードとしてもよい。
【0058】
また、第1の実施形態の製造方法の第2の変形例と同様、裏面薄片化法として反応性イオンエッチングを用いてもよい。
【0059】
以上、第2の実施形態に依れば、低抵抗のSiC層を用いたpnダイオードを提供することができる。
【0060】
(第3の実施形態)
図11は、本発明の第3の実施の形態に係る縦型MOSFETの要部断面図である。第1の実施形態のSiC基板1(不図示)の主面側に超高濃度n++型層5を設け、その上にn型バッファ層6を介してn-型ドリフト層2を形成している。n-型ドリフト層2の表面には選択的にオーミック接合となるソース電極3と、薄い酸化膜または高誘電体膜のゲート絶縁膜16を介してゲート電極17が形成されている。SiC基板1の研磨により露出したn++型超高濃度層5の裏面には、オーミック接合となるドレイン電極4が形成されている。
【0061】
また、n-型ドリフト層2の主面側にはゲート絶縁膜16を介しゲート電極17に接しソース電極3の下に選択的に設けられたp-型領域18と、前記p-型領域18の内部表面にあって、ソース電極3およびゲート絶縁膜16を介してゲート電極17に接するように設けられたn+型ソースコンタクト領域19を有し、素子全体として縦型MOSFETとして機能する。
【0062】
縦型MOSFETの場合、主な抵抗成分としては図12の1素子分の模式図に示すように、ソースコンタクト抵抗Rsc、チャネル抵抗Rch、JFET抵抗RJJFET、ドリフト抵抗Rdrift、基板抵抗Rsubがあり、チャネル長によりJFET抵抗が変化するが、チャネル長が2.5μmの場合、基板抵抗の寄与は約20%程度となる。したがって本発明により基板抵抗を低減することができ、デバイスの低損失化に大きく寄与する。
【0063】
第3の実施形態にかかる縦型MOSFETの製造方法を第1の実施形態の図3〜8を援用して説明する。まず、図3と同様に、高結晶品質の4H−SiC基板1上にエピタキシャル成長により数〜数十μmの厚さの超高濃度n++型層5を形成する。この際の不純物は例えば窒素(N)を用いる。続いて、n型バッファ層およびn-型ドリフト層をエピタキシャル成長にて形成する。
【0064】
n型バッファ層6およびn-型ドリフト層2の不純物元素は、例えばNを用い、不純物濃度はn型バッファ層6の場合は、例えば1×1017〜5×1018/cm3程度であり、n-型ドリフト層2の場合には、設計耐圧1200Vの場合には1×1015〜2×1016/cm3程度である。ドリフト層2の場合には、設計耐圧に応じて不純物濃度を調整することができる。また厚さはバッファ層6の場合、0.3〜1.0μm程度であり、n-型ドリフト層2の場合には5〜15μm程度である。
【0065】
続いて不純物濃度1×1017〜1×1018/cm3、厚さ約0.6μmのp-型エピタキシャル層(不図示)を、ドリフト層2の全面に形成する。SiCのp型不純物種にはAlまたはBを使用する。
【0066】
その後、p-型エピタキシャル層上面に、例えばシリコン酸化膜のイオン注入マスク(不図示)を形成し、p-型エピタキシャル層にNまたはPをイオン種として選択的にカウンターイオン注入を行い、p-型エピタキシャル層の一部を貫通してドリフト層2に接続するn-型層20(図11)を形成する。イオン注入種はPの方が低抵抗化が可能であるが、Nでも、P+Nでもよい。このとき、約400keVを最高エネルギーとする多段イオン注入を行い、不純物濃度が約1×1016〜3×1017/cm3になるようにドーズ量を調節する。この際、最高エネルギーにて注入したn型領域20はp-型エピタキシャル層を貫通してn型ドリフト層2に接する。
【0067】
イオン注入マスク剥離後、再度イオン注入マスク(不図示)を形成し、不純物濃度約1×1018〜3×1019/cm3、深さ約0.3μmのn+ソースコンタクト19を形成する。深さは上記p-型エピタキシャル領域18の内部に位置する必要がある。その後、注入したイオン種を結晶格子内に配置させ、活性化させるために約1600℃程度の高温にて数分間処理する。
【0068】
その後、上部にゲート酸化膜16となる約30〜50μm厚さのシリコン酸化膜をウエット酸化、水素雰囲気でのPOA(post oxidation annealing)を行い形成する。その上部にCVD法により、例えばポリシリコンのゲート電極17を形成、その上部にCVDによりさらに約1μm厚さのシリコン酸化膜を形成し、レジストにてパターニングを行うことにより、ゲート電極が形成される場所のみにシリコン酸化膜を残すことができる。その後、ソース電極層を形成し、パターニングを行いソース領域上にソース電極3を形成する。
【0069】
その後、図6と同様に、表面をテープ材13などで表面を保護し、裏面の機械研削を行う。研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより超高濃度層5が表面に出ていることを確認する。
【0070】
その後簡単な洗浄を行った後、上記基板保持テープ13が付いている状態で、超高濃度層5の裏面上にドレイン電極4を形成する。この際、ドレイン電極はドレインコンタクトのほかに基板保持の役割も果たすので、電界めっきなどで約数十〜100μmの厚みをつけると良い。p型コンタクトに適している電極材料はTiおよびTi/Alなどであるが、Ti/Alなどの複合材料の場合には先に蒸着などでTi/Alを成膜してから上部にAlを電界めっきで形成しても良い。その後、テープ材13を剥離したのち、ソース電極3およびドレイン電極4のコンタクト抵抗を下げるため、950℃以上の熱処理を行う。
【0071】
なお、第3の実施の形態において、n型とp型を逆にしてp型MOSFETにしてもよい。さらに、超高濃度層5をエピタキシャル成長ではなく、主面側からのイオン注入によって形成しても良い。その場合にはイオン注入により形成される超高濃度層5を裏面研磨のストップポイントにする必要がある。反応性イオンエッチング(RIE)によって薄片化してもよい。
【0072】
また、n-型ドリフト層2上のp-型層18はエピタキシャル成長ではなく、イオン注入で形成しても良い。すなわち、n-型ドリフト層を上記の厚みに0.6μm分加えて形成し、その後p-のイオン注入を選択的に行うことにより、p-型層18を作製する。その後n+型ソースコンタクト19を形成し、その後ソース電極3を形成する。
【0073】
以上のように、第3の実施形態によれば、低抵抗のSiC層を用いた縦型MOSFETを形成することができる。
【0074】
(第4の実施形態)
図13は本発明の第4の実施の形態に係るIGBTの要部断面図である。IGBTは第3の実施形態のMOSFETと形状が類似しているが、第2の実施形態の図10に示したような基板を用いる。
【0075】
即ち、SiC基板1の主面側にp++型超高濃度層15を設け、その上にn型フィールドストップ層6を介してn-型ドリフト層2が形成されている。n-型ドリフト層2の表面に、オーミック接合となるエミッタ電極3と、薄いシリコン酸化膜または高誘電体膜によるゲート絶縁膜16を介してゲート電極17が選択的に形成されている。基板の研磨により露出したp++型超高濃度層には、オーミック接合となるコレクター電極4が形成されている。
【0076】
また、n-型ドリフト層2の主面側には、エミッタ電極3と、ゲート絶縁膜16を介してゲート電極17とに接するように選択的に設けられたp-型領域18と、前記p-型領域18の内部表面にあって、エミッタ電極3およびゲート絶縁膜16を介してゲート電極17に接するように設けられたn+型エミッタコンタクト19を有し、素子全体として縦型IGBTとして機能する。
【0077】
縦型IGBTも縦型MOSFETの図12と同様に、主な抵抗成分としてはエミッタコンタクト抵抗Rsc、チャネル抵抗Rch、JFET抵抗RJFET、ドリフト抵抗Rdrift、基板抵抗Rsub、があり、チャネル長によりJFET抵抗が変化するが、チャネル長2.5nm程度では基板抵抗の寄与は約20%程度となる。したがって本実施形態により基板抵抗を低減することができ、デバイスの低損失化に大きく寄与する。
【0078】
さらに、現状ではp型SiC薄膜基板を作製することができないため、SiC−IGBTの耐圧は約5〜10kVの高耐圧の製品しか実現できなかった。しかし本発明により、例えば600Vの低耐圧のIGBTを作製することができる。フィールドストップ構造で、半導体基板裏面にn型フィールドストップ層を加えることによっても、IGBTを作製することができる。
【0079】
パンチスルー型のIGBTの場合、通常p型基板が厚いためにターンオン時にキャリアが過剰に注入されてしまい、スイッチングが遅くなってしまうという問題があるが、本実施形態により高周波にも適応できるIGBTが実現できる。
【0080】
次に、本実施形態のIGBTの製造方法を、第1の実施形態の図3〜8を援用して説明する。まず、図3と同様に、高結晶品質の4H−SiC基板1上にエピタキシャル成長により、数〜数十μm厚さ、約1×1017〜1×1021/cm3の不純物濃度を有するp++型層(本実施形態では5ではなく15)を作製する。この時の不純物は、例えばアルミニウム(Al)またはボロン(B)を用いる。続いて、n型フィールドストップ層6およびn-型ドリフト層2をエピタキシャル成長にて形成する。
【0081】
n型フィールドストップ層6およびn-型ドリフト層2の不純物種は例えばNを用い、不純物濃度はn型フィールドストップ層6の場合は、例えば1×1015〜5×1017cm3程度であり、n型ドリフト層の場合には設計耐圧600Vの場合には1×1015〜2×1016/cm3程度である。ドリフト層2の場合には、設計耐圧に応じて不純物を調整することができる。
【0082】
また厚さは、バッファ層6の場合は0.3〜1.0μm程度であり、n-型ドリフト層2の場合は5〜15μm程度である。
【0083】
さらに、不純物濃度1×1017〜1×1018/cm3、厚さ約0.6μmのp-型エピタキシャル層(不図示)をドリフト層2の全面に形成する。エピタキシャル層のp型不純物種にはAlおよびBを使用する。その後、p-型エピタキシャル層の上面に、例えばシリコン酸化膜のイオン注入マスク(不図示)を形成し、NおよびPをイオン種として選択的にカウンタイオン注入を行い、p-型エピタキシャル層の一部を貫通してドリフト層2に接続するn-型層20を形成する。イオン注入種はPの方が低抵抗化可能であるが、Nでも、P+Nでもよい。このとき最高エネルギー約400keVの多段イオン注入を行い、不純物濃度が約1×1016〜3×1017/cm3になるようにドーズ量を調節する。この時、最高エネルギーにて注入したn-型領域20はp-型エピタキシャル層を貫通してn-型ドリフト層2に接続する。
【0084】
イオン注入マスクを剥離後、再度イオン注入マスクを形成し、不純物濃度約1×1018〜3×1019/cm3、深さ約0.3μmのn+型エミッタコンタクト19を形成する(図13)。深さは上記p-型エピタキシャル領域18の内部に位置する必要がある。その後、注入したイオン種を結晶格子内に配置させ、活性化させるために約1600℃程度の高温にて数分間処理する。
【0085】
その後上部にゲート酸化膜16となる約30〜50μm厚さのシリコン酸化層をウエット酸化で形成し、水素雰囲気でのPOAを行う。その上部にCVD法により、例えばポリシリコンのゲート電極17を形成する。ゲート電極17の上部にCVDによりさらに約1μm厚さのシリコン酸化膜(不図示)を形成し、レジストにてパターニングを行うことによりゲート電極17を覆うようにシリコン酸化層を残す。その後、電極層を形成し、パターニングを行うことによりエミッタコンタクト20上にエミッタ電極3を形成する(図13)。
【0086】
その後、図6と同様に、表面をテープ材13などで保護し、裏面の機械研削を行う。研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより超高濃度層15が表面に出ていることを確認する。その後簡単な洗浄を行った後、上記基板保持テープ13が付いている状態で超高濃度層15上にコレクタ電極4を形成する。このとき、コレクタ電極4はコレクタコンタクトのほかに、保持基板の役割も果たすので電界めっきなどで約数十〜100μmの厚みをつけると良い。
【0087】
コレクタ電極4に適している金属はTiおよびTi/Alなどであるが、Ti/Alなどの複合材料の場合には、先に蒸着などでTi/Alを成膜してから上部にAlを電界めっきで形成しても良い。その後、テープ材13を剥離したのち、電極のコンタクト抵抗を下げるため950℃以上の熱処理を行う。こうして縦型IGBTが完成する。
【0088】
以上のように、第4の実施形態によれば、低抵抗のSiC層を用いた縦型IGBTを形成することができる。
【0089】
なお、前述の超高濃度層5又は15において、通常単結晶成長で結晶品質を下げずに導入できる不純物濃度である1×1019/cm3以上の濃度の不純物を含有しているが、これはSIMSなどの分析法によりSiCのn型不純物である、NおよびPを合わせた不純物濃度を調べることにより証明することができる。
【0090】
また、イオン注入によってデバイスの主面から現在実在する最高加速エネルギーにてイオン注入をした場合、そのプロファイルは基板の主面側から数μmが最高濃度となるが、さらにテールを引くことが分かっている。この場合イオン注入をすることにより導入される結晶ダメージ(TEM観察で観察可能)も同時に基板の主面側から主面逆側に向かって入ることになるが、このダメージは基板のみにとどまり、耐圧を保持するバッファ層およびドリフト層には影響を与えない。
【0091】
基板を薄膜化した後主面とは逆方向からイオン注入をし、レーザーアニールでアニールするという方法もある。この方法の場合には、イオン注入層のテールおよび結晶ダメージがバッファ層およびドリフト層側まで入ってしまうために耐圧抑制の原因となるという問題がある。
【0092】
また、逆にテール部分を含めたイオン注入部分が全て基板内に入るようにイオン注入をした場合には、主面側の不純物濃度を高くすることができず、オン抵抗の低下が十分ではなくなるという問題が生じる。
【0093】
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【0094】
【図1】第1の実施形態の半導体基板とその上部に形成される半導体素子を示す断面と半導体基板の濃度プロファイルを示す模式図。
【図2】第1の実施形態に係る半導体装置(ショットキーバリアダイオード)の断面図。
【図3】第1の実施形態の半導体装置の製造工程を示す断面図。
【図4】図3に続く工程を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】第2の実施形態に係る半導体装置(pnダイオード)の断面図。
【図10】第2の実施形態に係る半導体基板の層構成と濃度プロファイルを示す模式図。
【図11】第3の実施形態に係る半導体装置(縦型MOSFET)の断面図。
【図12】縦型MOSFETの寄生抵抗を説明する為の模式図。
【図13】第45実施形態に係る半導体装置(縦型IGBT)の断面図。
【符号の説明】
【0095】
1…SiCバルク基板
2…ドリフト層(エピタキシャル層)
3…第1の電極
4…第2の電極
5…n型超高濃度層
6…バッファ層、フィールドストップ層
7…リサーフ層
8…エッジターミネーション層
9…ガードリング
10…チャネルストッパ
11…メタルフィールドプレート
12…絶縁膜
13…テープ材
14…低抵抗基板
15…p型超高濃度層
16…ゲート絶縁膜
17…ゲート電極
18…p型領域
19…n+コンタクト
20…n-型領域
70…終端構造
【技術分野】
【0001】
本発明は、炭化珪素(SiC)基板及びこれを用いた縦型半導体装置およびその製造方法に関わり、特に順方向抵抗の低減技術に関わる。
【背景技術】
【0002】
半導体デバイスにおいて、素子内の電流経路が、素子の第1の主面から第2の主面に向かって流れる縦型の半導体装置が知られている。この種の半導体装置の性能は、主として基板表面に形成されたエピタキシャル層に形成された素子構造により決定され、基板は上記エピタキシャル層を保持し、強度を保つ役割を担っている。
【0003】
例えば、従来のショットキーバリア型炭化珪素(SiC)ダイオードでは、n型SiC基板と、この表面に形成されたSiCホモエピタキシャル成長膜、更にその上に形成されたショットキーバリア型アノード電極、n型SiC基板1の裏面に形成されたカソード電極から構成される。
【0004】
縦型半導体デバイスの場合、ドリフト層の抵抗はアノード・カソード間のI−V特性により決まるため、その抵抗成分は(表面コンタクト抵抗a)+(ドリフト層抵抗b)+(基板抵抗c)+(裏面コンタクト抵抗d)により決まる。つまりデバイスの耐圧はドリフト層抵抗bだけで保持されるが、順方向抵抗は(表面コンタクト抵抗a)+(基板抵抗c)+(裏面コンタクト抵抗d)の分がドリフト層抵抗bに上乗せされる。そのため特に裏面に形成される(基板抵抗c)+(裏面コンタクト抵抗d)の低減が必要とされる。
【0005】
その方法として基板薄膜化、あるいは、コンタクト抵抗低減のため基板裏面不純物の高濃度化が試みられている。ところが、前者の薄膜化には基板形成後の半導体プロセス中に薄い基板が割れるという危惧があることから、半導体上部構造形成後に薄膜化を行なう必要がある。後者の高濃度化は、通常イオン注入とその後の活性化アニールにより可能であるが、活性化するために1500℃以上のアニールが必要である。このため、電極材料および融点が1500℃以下の材料を使用する工程は、上記アニール後に行う必要があり、基板を薄膜化しかつ高濃度化することはできなかった。従ってどちらかの効果を優先し、他方のアプローチを併せて考慮することは特になされていなかった。
【0006】
一方で、コンタクト抵抗を下げるために裏面に高濃度層を形成した基板を使用し、その高濃度層上に電極材料を形成するという提案もなされている(特許文献1参照)。
【特許文献1】特開2003−86816号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら上記特許文献1の技術においても、基板そのものが持つ抵抗を省くことができない。市販のSiCウエハは厚さ400μm程度、抵抗率が0.020Ωcm程度であることから、基板だけで0.8mΩcm2の抵抗を有することになる。1200VクラスのSiCダイオードの順方向は数mΩcm2であることから、基板抵抗を省くことができればその効果は大きい。また、コンタクト抵抗も、通常基板の高濃度化をしない場合、0.1mΩcm2であり、ばらつきもあることから、コンタクト抵抗の低減も必須である。
【0008】
本発明はこのような問題に鑑みて成されたものであり、低抵抗の薄型SiC半導体基板、及びこれを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の半導体基板は、第1の不純物濃度を有する炭化珪素基板と、前記炭化珪素基板上に形成され、第2の不純物濃度を有する第1の炭化珪素層と、前記第1の炭化珪素層の上に形成され、第3の不純物濃度を有する第1導電型の第2の炭化珪素層とを具備し、第2の不純物濃度>第1の不純物濃度>第3の不純物濃度の関係を有することを特徴とする。
【0010】
また、本発明の半導体装置の第1は、厚さ50μm以下の第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層の上面に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、前記第2の炭化珪素層の上面に形成され、前記第2の炭化珪素層とショットキー接合を形成する第1の電極と、前記第1の炭化珪素層の下面に形成された第2の電極とを具備することを特徴とする。
【0011】
本発明の半導体装置の第2は、厚さ50μm以下の第1導電型の第1の炭化珪素層と、前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第2導電型の第2の炭化珪素層と、前記第2の炭化珪素層の上面に形成された第1の電極と、前記第1の炭化珪素層の下面に形成された第2の電極とを具備することを特徴とする。
【0012】
本発明の半導体装置の第3は、厚さ50μm以下の第1の炭化珪素層と、前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、前記第2の炭化珪素層上に選択的に設けられた第2導電型の第1の炭化珪素領域と、前記第1の炭化珪素領域の内部表面に形成される、第1導電型の第2の炭化珪素領域と、前記第2の炭化珪素層の表面から、前記第1の炭化珪素領域を介して前記第2の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第1及び第2の炭化珪素領域上に形成された第1の主電極と、前記第1の炭化珪素層の下面に形成された第2の主電極とを具備することを特徴とする。
【発明の効果】
【0013】
本発明によれば、低抵抗な薄型炭化珪素(SiC)半導体基板、及びこれを用いた半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施形態を図面を参照しつつ説明する。尚、本発明は以下に説明する実施形態に限定されるものではなく、種々工夫して適用されるものである。また、以下の実施形態においては第1導電型をn型、第2導電型をp型として説明する。
【0015】
(第1の実施の形態)
図1及び図2は本発明の第1の実施形態に係る半導体装置(ショットキーバリア型ダイオード)の断面図であり、図1はSiC半導体基板上に半導体素子が形成された最終形態直前の状態、図2が半導体装置の最終形態を示す。図1の左端に添付されたグラフは、半導体基板(SiC基板及びSiC半導体層)の不純物濃度分布を示している。図中1はn+ 型SiCバルク基板、2はn-型SiCエピタキシャル成長層、3はアノード電極、4はカソード電極、5はn+型SiCバルク基板の主面近傍に形成されたn++型SiC超高濃度層、6はn++型SiC超高濃度層5とn-型SiCエピタキシャル成長層2の間に形成されたn型SiCバッファ層である。
【0016】
図1の左端に示したように、夫々の半導体層の濃度の関係は、高い順にn++型超高濃度層5、n+型バルク基板1、n型バッファ層6、n-型エピタキシャル層2となっている。また上記n-型エピタキシャル成長層2内の上部に選択的に終端構造70が形成されており、上記n-型エピタキシャル成長層2上に、終端構造70の内側端部と接するように選択的にアノード電極3が形成されている。
【0017】
次に、図2に示すように、図1の状態に上部保護テープ(不図示)を被覆した状態にてn+型SiCバルク基板1の裏面を研削する。このとき、半導体装置上部構造において特性劣化を起こさせないようにすることが肝要である。また、研削終了点がn++型超高濃度層5内になるようにする。ついで、このように研削した面に、カソード電極としてのオーミック電極4が形成される。最後に上部保護テープを取った状態(図2)が、第1の実施形態の最終形態である。
【0018】
次に、上記の半導体装置の動作について考えてみる。上記実施形態において、カソード電極4に対してアノード電極3が正方向になるよう電圧を印加した場合を例にとる。その際アノード電極3からカソード電極4に向かって順方向電流が流れるが、半導体基板の厚みが薄いが故に基板間の電流経路が短くて済み、順方向の抵抗を小さくすることができる。順方向I−V特性における、ある電流密度値(例えば100A/cm2、500A/cm2など)で定義されるオン電圧も小さくすることができる。このため、この構造は特にスイッチング機能を有するシステムに応用する場合には非常に有効である。
【0019】
また、カソード電極4に対してアノード電極3が負の方向になるよう電圧を印加した場合、耐圧を保持するのはバルク基板1ではなく、ドリフト層つまり前記エピタキシャル成長層2であるためバルク基板1の薄膜化による耐圧の劣化はない。
【0020】
次に、本実施形態の半導体装置の製造方法について説明する。まず、昇華法を初めとするSiCバルク基板作製法によりSiCインゴットを作製し、その後機械研磨および化学的機械研磨(CMP)にてSiCバルク基板を作製する。SiCバルク基板内のドーピング濃度は約1×1018〜1×1019/cm3であり、ここでは8×1018/cm3とする。原理的にはこれより多くの不純物を混入することも可能であるが、積層欠陥などの結晶欠陥ができやすく結晶の品質が落ちるためデバイス向けではない。
【0021】
その後、図1に示すように、エピタキシャル成長装置にて、シラン、プロパン、水素を原料として反応管に供給し、SiCバルク基板1上にSiC超高濃度層5を成膜する。この際、通常であればNを不純物材料として1×1014〜1×1017/cm3程度の濃度になるよう供給するが、本発明では低抵抗化を狙いSiCバルク基板1よりも多い量のNが含有されるようにN2を供給し、例えばSiC超高濃度層5の不純物濃度が1×1020〜1×1022/cm3になるようにする。本実施形態では1×1021/cm3とする。成膜温度は1550〜1600℃程度とし、1時間程度成長させることにより数μmの超高濃度膜5を形成する。
【0022】
超高濃度層5の厚みの上限に関しては特に制限はなく、同じ原料供給量、圧力、温度にて成長時間を増やせばよい。この超高濃度層5が厚ければ、後の研削工程にて研削終了点の裕度が高くなるため好ましい。一方、低抵抗基板を作製するためには超高濃度層5の膜厚もできるだけ薄くする必要があるため、研削後で2μm以上50μm以下が望ましいと考えられる。
【0023】
このようにして、SiCバルク基板1の主面側に、縦型デバイス順方向低抵抗化を図る目的の超高濃度層5を有する第1段階の半導体基板が完成する。
【0024】
続いて同じ炉内にて、後に形成される低濃度層であるSiCエピタキシャル層2との格子整合性を保つために、上記超高濃度層膜5にSiCバッファ層6を形成する。バッファ層6の不純物濃度は、デバイスの要求により決まるエピタキシャル層2の不純物濃度と超高濃度層膜5の不純物濃度との中間の8×1017〜2×1018/cm3程度とし、厚みは0.3〜1μmとする。ここでは不純物濃度1×1018/cm3、厚みは0.5μmとする。
【0025】
エピタキシャル成長技術では、N2ガスの供給量を変えるだけで、結晶品質を下げることなく不純物濃度を急峻に変化させることができるが、徐々にN2ガス供給量を下げることで、バッファ層内の不純物濃度に傾斜をつけて、基板1側を高い不純物濃度に、エピタキシャル層2側を低い不純物濃度にしてもよい。
【0026】
続いて、バッファ層6の上にドリフト層となるエピタキシャル層2を形成する。ドリフト層2の不純物濃度と厚みはデバイスの設計より決まるが、600V系および1200V系のショットキーバリアダイオードの場合、ドリフト層2の濃度は約1×1015〜2×1016/cm3程度であり、ドリフト層の厚さは4〜10μm程度であるが、ここでは不純物濃度8×1015/cm3、ドリフト層2の厚さ8μmとする。バッファ層6は、その後成長させるドリフト層2に結晶的に問題がない場合は省いてもよい。
【0027】
以上により、SiCバルク基板1の主面側に、縦型デバイス順方向低抵抗化を図る目的の超高濃度層5と、SiCエピタキシャル層2を有する第2段階の半導体基板が完成する。
【0028】
続いて、この第2段階の半導体基板を使用して低抵抗半導体装置を作製する方法について説明する。図4に示すように、上記超高濃度層5を有する半導体基板のn-型エピタキシャル層2の表面にp-型不純物濃度からなるリサーフ領域7を形成する。後に形成されるショットキー電極コンタクトホール端にp+型不純物濃度からなるエッジターミネーション層8を形成してもよい。
【0029】
またn-型エピタキシャル層2の表面には、p-型リサーフ領域7を囲むようにp-型ガードリング9が形成されており、耐圧構造として機能する。この場合、ガードリング9は複数層ある方が効果を高くすることができる。
【0030】
リサーフ領域7とガードリング9は同程度の不純物濃度で、その濃度は例えば1×1017〜1×1018/cm3である。また素子終端部には半導体の電位を固定するn+型チャネルストッパ10を配しており、この濃度は例えば1×1019〜2×1020/cm3であり、ここでは5×1019/cm3とする。
【0031】
続いて、図5に示すように、n-型エピタキシャル層2の全面に絶縁膜12を形成し、端部がリサーフ領域7の上になるように、第1の電極用のコンタクトホールを形成する。絶縁膜12の材料としては、SiO2あるいはSiNが使用されることが多いが、ここではSiO2とする。
【0032】
次いで、上記のコンタクトホールに開口されたn-型エピタキシャル層2の表面と接するように、第1の電極(アノード電極)3が設けられる。アノード電極の電極材料には、n型SiCとショットキー接合する材料、例えばTi、Ni、Au、Mo等が使用される。本実施形態では、Tiを例に取る。
【0033】
第1の電極上には、これと電気的に接続されたメタルフィールドプレート11を形成する。メタルフィールドプレート11は絶縁膜12の上にも延在し、絶縁膜12を介してエピタキシャル層2と対峙する。メタルフィールドプレートの材料としては、最表面はワイヤボンディングしやすいような材料で、例えばAlやAuなどがあり、ここではAlを例に取る。
【0034】
またショットキー電極3とエピタキシャル層2の界面の密着度があまり良くない場合には、密着度をあげるような材料をショットキー電極3とメタルフィールドプレート11の中間層としてはさむと良い。フィールドプレート端は逆方向電界がかかった際に電界が集中しやすいので、フィールドプレート端下にはp-型リサーフ領域7及びp-型ガードリング9よりなる終端構造70が配置されるとより高耐圧に適す。
【0035】
その後、図6に示すように、表面をテープ材13などで保護し、SiCバルク基板1の裏面の研削を行う。通常バルク基板1は数100μm程度の厚みがあるので、100μm厚までは機械研磨で行うと効率がよい。ただし、研磨速度を速めることに注力し、素子表面にダメージを与えないように注意が必要である。その後、研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて、最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより、超高濃度層5が表面に出ていることを確認する。
【0036】
その後簡単な洗浄を行った後、図7に示すように、上記基板保持テープ13が付いている状態で、裏面超高濃度層5上に室温コンタクトでカソード電極4を形成する。n型SiCのC面には、Tiを室温でコンタクトできるので、室温でも十分にカソード電極4を形成できる。カソード電極のコンタクト抵抗を更に下げるためには、Ti/Ni/Auの積層構造(不図示)にてオーミック電極を形成するとよい。
【0037】
その後、図8に示すように、出来上がった素子をDBC(direct bonded copper)基板等の低抵抗基板14に貼り付けを行い、薄いSiC半導体層からなる半導体装置の機械的強度を補強する。その後、上部テープ材13を剥離して上部に耐圧構造としてのパッシベーション材(不図示)を形成することにより、第1の実施形態に係る半導体装置が完成する。
【0038】
なお、第1の実施形態では、半導体基板はn+型高不純物濃度基板としているが、半導体基板の導電型、濃度はこれに限るものではなく、p型、絶縁型であっても全く問題ない。半導体装置が完成した後には、半導体基板は研磨されて、超高濃度層5のみが残り、超高濃度層5の表面が裏面オーミック電極とのコンタクト面になるため、半導体基板の不純物濃度が低く、高抵抗層であっても全く問題がない。
【0039】
ただし、基板上にバッファ層およびエピタキシャル層が形成されるため、ドリフト層となるエピタキシャル成長膜が高品質となるよう、マイクロパイプ、エッチピット、螺旋転位、刃状転位、積層欠陥に代表される結晶欠陥が少ない、結晶の品質が高いものが必要とされる。
【0040】
(第1の実施形態の製造法の第1の変形例)
前述の実施形態における超高濃度層5はエピタキシャル成長で形成したが、イオン注入で形成してもよい。以下、イオン注入で形成する方法について前述の図3を援用して説明する。
【0041】
先ず、作製したSiCバルク基板1の主面側からn型イオン種、例えば窒素(N)またはリン(P)を注入する。高濃度イオン注入であるため、バルク基板1への結晶ダメージを考慮して、基板温度400℃以上の高温で注入を行うのが好ましく、ここでは500℃とする。基板温度をヒーター温度で制御する際は、基板への熱伝達率、基板自体の熱伝導度を考慮し、ヒーターの温度を高めに設定する必要がある。
【0042】
イオン注入はなるべく深くまで行う必要があるので、現在使用可能である最高イオン注入エネルギー:8MeVを使用する。ドーズ量は約1×1018/cm2程度として、濃度では1×1021〜1×1022/cm3程度になるようにする。プロファイルはボックスプロファイルとして高濃度域が表面側から配置されるようにする。
【0043】
その後、エピタキシャルCVD装置にて、バッファ層6およびドリフト層2を形成する。このとき、イオン注入をして高濃度化した基板表面にはバンチングや結晶のダメージがある可能性があるので、成長前に水素にてSiC表面をエッチングした後、バッファ層6の形成を開始するとよい。また、バッファ層6の成長中に、徐々にN2ガス供給量を下げることで、バッファ層6内の不純物濃度に傾斜をつけて、基板側を高い不純物濃度に、エピタキシャル層側を低い不純物濃度にしてもよい。続いてその上にドリフト層となるエピタキシャル層2を形成し、その後は第1の実施形態と同様にデバイスを作ればよい。
【0044】
SiC基板1の主面から注入を行ったイオン注入層は、特に活性化アニールを施さなくても、エピタキシャルCVD工程を経ることにより活性化される。現行のイオン注入の注入最高エネルギーは8MeVであり、このエネルギーを用いてSiC基板1内にPイオン注入を行うと、形成される超高濃度層5の深さは2.5〜3.5μm程度である。裏面研磨の際には、基板残り厚を2.5〜3μm程度にする必要がある。さらに最高イオン注入エネルギーが上がれば、その分イオン種がSiC基板内に深く入り込むため、裏面研磨の際、ストップポイントの自由度が上がり、裏面研磨プロセスの裕度が上がる。
【0045】
以上、第1の実施形態に依れば、低抵抗のSiC基板、及びこれを用いた半導体装置を提供することができる。第1の実施形態では、半導体材料としてSiCの場合を説明したが、SiCに限らず、GaN、ダイヤモンド等に適応しても同様の効果が得られることは言うまでもない。
【0046】
(第1の実施形態の製造法における第2の変形例)
前述の実施形態における基板薄片化法として、研磨ではなく、反応性ドライエッチングにて加工を行ってもよい。ガス系はフッ化物系、たとえばSF6などのガスを用いて、高密度プラズマ中でSiCの裏面をエッチングすることにより、5分で約50μm程度の比較的高いレートにてSiC裏面を研磨することができる。またイオン性の反応のため、処理面のダメージを低減できる。その際の表面保護材料としてレジストなどの半導体プロセスに馴染んだ材料を使用することも可能である。レジストであれば剥離も簡易に行える。また研磨でのダメージ除去と薄膜化時間の効率を考えるならば、研磨である程度薄膜化したのちに反応性ドライエッチングにより研磨によってできた高抵抗成分となるダメージ層を取り除いてもよい。
【0047】
以上、第1の実施形態によれば、低抵抗なSiC層を用いたショットキーバリアダイオードを実現することができる。
【0048】
(第2の実施形態)
図9は本発明の第2の実施の形態に係るpnダイオードの断面図である。図10はこのダイオードに使用する半導体基板の層構成を示す断面図であり、左端に構成層の濃度プロファイルを示す。理解が容易なように、第1の実施形態と同一部分には同一番号を付している。
【0049】
第2の実施形態のpnダイオードでは、SiC基板1の上面側にp++型のSiC超高濃度層15を設けている。そのため、濃度プロファイルは図10に示すように、超高濃度層15の部分で逆極性となっている。
【0050】
超高濃度層15の上部には、図9に示すように、n型SiCバッファ層6を介してn-型SiCドリフト層2を形成し、n-型ドリフト層2の表面にオーミック接合となる第1の電極(カソード電極)3を選択的に形成している。SiC基板1を研磨し露出したp++型超高濃度層15の裏面(主面とは逆の面)にオーミック接合となる第2の電極(アノード)電極4を配置しており、これによりpnダイオードとして機能する。
【0051】
また、n-型ドリフト層2の表面に第1の電極3の端部と重なるように配置された耐圧構造としてのp型イオン注入層7が配置されている。p型イオン注入層の中に、第1の実施形態と同様に、エッジターミネーション層(8)を形成してもよい。また、ガードリング(9)、チャネルストッパ(10)を形成することもできる。
【0052】
このpnダイオードの製造方法を、第1の実施形態の図3〜8を援用して簡略に説明する。まず4H−SiC半導体基板1上にCVDエピタキシャル成長により、p++型高濃度層5を数μm〜数十μm成長する。このときのドーパントはボロン(B)あるいはアルミニウム(Al)を使用する。その後、n型バッファ層6、n-型ドリフト層2を形成する。ドリフト層2は耐圧の目標値により異なるが、1200V系ではドリフト層濃度、6×1015〜1×1016/cm3、厚さは6〜10μm程度である。
【0053】
その後、図4と同様に、Al若しくはBのイオン注入にてp-およびp+の耐圧構造7、8、リン(P)若しくは窒素(N)のイオン注入により、n+のチャネルストッパ10を形成する。活性化アニール後に表面フィールド酸化膜を形成し、コンタクトホールを開けた後オーミック電極となる電極材料、例えばNiを用いて第1の電極を形成し、また、裏面にはp++型高濃度層15とオーミック接合する電極材料、例えばTiを用いて第2の電極を形成する。その後、ArおよびN2などの不活性ガス雰囲気にて950℃以上の温度でシンターをすることによりオーミック接合とする。
【0054】
その後、表面のパッド電極11を形成する。表面のパッド電極11は例えばTi/Alである。裏面の電極にはTi/Al、Ti/Au、Ti/Ni/Auなども使用できる。表面のパッド電極11に対しては、レジストを介してAlおよびTiをエッチングすることにより電極のパターニングを行う。
【0055】
その後、表面をテープ材13などで保護し、裏面の機械研削を行う。通常基板は数100μm程度の厚みがあるので、100μm厚までは機械研磨で効率よく行うとよい。その後、研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより超高濃度層15が表面に出ていることを確認する。
【0056】
その後簡単な洗浄を行った後、上記基板保持テープ13が付いている状態で超高濃度層5の裏面上に第2の電極4を形成する。この際、第2の電極4はアノードコンタクトのほかに基板保持の役割も果たすので、電界めっきなどで約数十〜100μmの厚みをつけると良い。Ti/Alなどの複合材料の場合には、先に蒸着などでTi/Alを成膜してから上部にAlを電界めっきで形成しても良い。その後、テープ材13を剥離したのち第1及び第2の電極のコンタクト抵抗を下げるため950℃以上の熱処理を行う。
【0057】
この場合、通常基板抵抗分となる、p++型層(超高濃度層15)分の抵抗はp++型層が超高濃度・極薄であるためアノードカソード間の抵抗を減らすことができ、素子のオン抵抗は小さくなる。その一方で、耐圧はn-型ドリフト層2のみが逆方向電界を担持するため変化しない。また、導電型を逆にしてn++型超高濃度層5とp-型ドリフト層(2)のpnダイオードとしてもよい。或いはn++型超高濃度層5、n-型ドリフト層2、n-型ドリフト層2上に形成されたp+型層のpinダイオードとしてもよい。
【0058】
また、第1の実施形態の製造方法の第2の変形例と同様、裏面薄片化法として反応性イオンエッチングを用いてもよい。
【0059】
以上、第2の実施形態に依れば、低抵抗のSiC層を用いたpnダイオードを提供することができる。
【0060】
(第3の実施形態)
図11は、本発明の第3の実施の形態に係る縦型MOSFETの要部断面図である。第1の実施形態のSiC基板1(不図示)の主面側に超高濃度n++型層5を設け、その上にn型バッファ層6を介してn-型ドリフト層2を形成している。n-型ドリフト層2の表面には選択的にオーミック接合となるソース電極3と、薄い酸化膜または高誘電体膜のゲート絶縁膜16を介してゲート電極17が形成されている。SiC基板1の研磨により露出したn++型超高濃度層5の裏面には、オーミック接合となるドレイン電極4が形成されている。
【0061】
また、n-型ドリフト層2の主面側にはゲート絶縁膜16を介しゲート電極17に接しソース電極3の下に選択的に設けられたp-型領域18と、前記p-型領域18の内部表面にあって、ソース電極3およびゲート絶縁膜16を介してゲート電極17に接するように設けられたn+型ソースコンタクト領域19を有し、素子全体として縦型MOSFETとして機能する。
【0062】
縦型MOSFETの場合、主な抵抗成分としては図12の1素子分の模式図に示すように、ソースコンタクト抵抗Rsc、チャネル抵抗Rch、JFET抵抗RJJFET、ドリフト抵抗Rdrift、基板抵抗Rsubがあり、チャネル長によりJFET抵抗が変化するが、チャネル長が2.5μmの場合、基板抵抗の寄与は約20%程度となる。したがって本発明により基板抵抗を低減することができ、デバイスの低損失化に大きく寄与する。
【0063】
第3の実施形態にかかる縦型MOSFETの製造方法を第1の実施形態の図3〜8を援用して説明する。まず、図3と同様に、高結晶品質の4H−SiC基板1上にエピタキシャル成長により数〜数十μmの厚さの超高濃度n++型層5を形成する。この際の不純物は例えば窒素(N)を用いる。続いて、n型バッファ層およびn-型ドリフト層をエピタキシャル成長にて形成する。
【0064】
n型バッファ層6およびn-型ドリフト層2の不純物元素は、例えばNを用い、不純物濃度はn型バッファ層6の場合は、例えば1×1017〜5×1018/cm3程度であり、n-型ドリフト層2の場合には、設計耐圧1200Vの場合には1×1015〜2×1016/cm3程度である。ドリフト層2の場合には、設計耐圧に応じて不純物濃度を調整することができる。また厚さはバッファ層6の場合、0.3〜1.0μm程度であり、n-型ドリフト層2の場合には5〜15μm程度である。
【0065】
続いて不純物濃度1×1017〜1×1018/cm3、厚さ約0.6μmのp-型エピタキシャル層(不図示)を、ドリフト層2の全面に形成する。SiCのp型不純物種にはAlまたはBを使用する。
【0066】
その後、p-型エピタキシャル層上面に、例えばシリコン酸化膜のイオン注入マスク(不図示)を形成し、p-型エピタキシャル層にNまたはPをイオン種として選択的にカウンターイオン注入を行い、p-型エピタキシャル層の一部を貫通してドリフト層2に接続するn-型層20(図11)を形成する。イオン注入種はPの方が低抵抗化が可能であるが、Nでも、P+Nでもよい。このとき、約400keVを最高エネルギーとする多段イオン注入を行い、不純物濃度が約1×1016〜3×1017/cm3になるようにドーズ量を調節する。この際、最高エネルギーにて注入したn型領域20はp-型エピタキシャル層を貫通してn型ドリフト層2に接する。
【0067】
イオン注入マスク剥離後、再度イオン注入マスク(不図示)を形成し、不純物濃度約1×1018〜3×1019/cm3、深さ約0.3μmのn+ソースコンタクト19を形成する。深さは上記p-型エピタキシャル領域18の内部に位置する必要がある。その後、注入したイオン種を結晶格子内に配置させ、活性化させるために約1600℃程度の高温にて数分間処理する。
【0068】
その後、上部にゲート酸化膜16となる約30〜50μm厚さのシリコン酸化膜をウエット酸化、水素雰囲気でのPOA(post oxidation annealing)を行い形成する。その上部にCVD法により、例えばポリシリコンのゲート電極17を形成、その上部にCVDによりさらに約1μm厚さのシリコン酸化膜を形成し、レジストにてパターニングを行うことにより、ゲート電極が形成される場所のみにシリコン酸化膜を残すことができる。その後、ソース電極層を形成し、パターニングを行いソース領域上にソース電極3を形成する。
【0069】
その後、図6と同様に、表面をテープ材13などで表面を保護し、裏面の機械研削を行う。研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより超高濃度層5が表面に出ていることを確認する。
【0070】
その後簡単な洗浄を行った後、上記基板保持テープ13が付いている状態で、超高濃度層5の裏面上にドレイン電極4を形成する。この際、ドレイン電極はドレインコンタクトのほかに基板保持の役割も果たすので、電界めっきなどで約数十〜100μmの厚みをつけると良い。p型コンタクトに適している電極材料はTiおよびTi/Alなどであるが、Ti/Alなどの複合材料の場合には先に蒸着などでTi/Alを成膜してから上部にAlを電界めっきで形成しても良い。その後、テープ材13を剥離したのち、ソース電極3およびドレイン電極4のコンタクト抵抗を下げるため、950℃以上の熱処理を行う。
【0071】
なお、第3の実施の形態において、n型とp型を逆にしてp型MOSFETにしてもよい。さらに、超高濃度層5をエピタキシャル成長ではなく、主面側からのイオン注入によって形成しても良い。その場合にはイオン注入により形成される超高濃度層5を裏面研磨のストップポイントにする必要がある。反応性イオンエッチング(RIE)によって薄片化してもよい。
【0072】
また、n-型ドリフト層2上のp-型層18はエピタキシャル成長ではなく、イオン注入で形成しても良い。すなわち、n-型ドリフト層を上記の厚みに0.6μm分加えて形成し、その後p-のイオン注入を選択的に行うことにより、p-型層18を作製する。その後n+型ソースコンタクト19を形成し、その後ソース電極3を形成する。
【0073】
以上のように、第3の実施形態によれば、低抵抗のSiC層を用いた縦型MOSFETを形成することができる。
【0074】
(第4の実施形態)
図13は本発明の第4の実施の形態に係るIGBTの要部断面図である。IGBTは第3の実施形態のMOSFETと形状が類似しているが、第2の実施形態の図10に示したような基板を用いる。
【0075】
即ち、SiC基板1の主面側にp++型超高濃度層15を設け、その上にn型フィールドストップ層6を介してn-型ドリフト層2が形成されている。n-型ドリフト層2の表面に、オーミック接合となるエミッタ電極3と、薄いシリコン酸化膜または高誘電体膜によるゲート絶縁膜16を介してゲート電極17が選択的に形成されている。基板の研磨により露出したp++型超高濃度層には、オーミック接合となるコレクター電極4が形成されている。
【0076】
また、n-型ドリフト層2の主面側には、エミッタ電極3と、ゲート絶縁膜16を介してゲート電極17とに接するように選択的に設けられたp-型領域18と、前記p-型領域18の内部表面にあって、エミッタ電極3およびゲート絶縁膜16を介してゲート電極17に接するように設けられたn+型エミッタコンタクト19を有し、素子全体として縦型IGBTとして機能する。
【0077】
縦型IGBTも縦型MOSFETの図12と同様に、主な抵抗成分としてはエミッタコンタクト抵抗Rsc、チャネル抵抗Rch、JFET抵抗RJFET、ドリフト抵抗Rdrift、基板抵抗Rsub、があり、チャネル長によりJFET抵抗が変化するが、チャネル長2.5nm程度では基板抵抗の寄与は約20%程度となる。したがって本実施形態により基板抵抗を低減することができ、デバイスの低損失化に大きく寄与する。
【0078】
さらに、現状ではp型SiC薄膜基板を作製することができないため、SiC−IGBTの耐圧は約5〜10kVの高耐圧の製品しか実現できなかった。しかし本発明により、例えば600Vの低耐圧のIGBTを作製することができる。フィールドストップ構造で、半導体基板裏面にn型フィールドストップ層を加えることによっても、IGBTを作製することができる。
【0079】
パンチスルー型のIGBTの場合、通常p型基板が厚いためにターンオン時にキャリアが過剰に注入されてしまい、スイッチングが遅くなってしまうという問題があるが、本実施形態により高周波にも適応できるIGBTが実現できる。
【0080】
次に、本実施形態のIGBTの製造方法を、第1の実施形態の図3〜8を援用して説明する。まず、図3と同様に、高結晶品質の4H−SiC基板1上にエピタキシャル成長により、数〜数十μm厚さ、約1×1017〜1×1021/cm3の不純物濃度を有するp++型層(本実施形態では5ではなく15)を作製する。この時の不純物は、例えばアルミニウム(Al)またはボロン(B)を用いる。続いて、n型フィールドストップ層6およびn-型ドリフト層2をエピタキシャル成長にて形成する。
【0081】
n型フィールドストップ層6およびn-型ドリフト層2の不純物種は例えばNを用い、不純物濃度はn型フィールドストップ層6の場合は、例えば1×1015〜5×1017cm3程度であり、n型ドリフト層の場合には設計耐圧600Vの場合には1×1015〜2×1016/cm3程度である。ドリフト層2の場合には、設計耐圧に応じて不純物を調整することができる。
【0082】
また厚さは、バッファ層6の場合は0.3〜1.0μm程度であり、n-型ドリフト層2の場合は5〜15μm程度である。
【0083】
さらに、不純物濃度1×1017〜1×1018/cm3、厚さ約0.6μmのp-型エピタキシャル層(不図示)をドリフト層2の全面に形成する。エピタキシャル層のp型不純物種にはAlおよびBを使用する。その後、p-型エピタキシャル層の上面に、例えばシリコン酸化膜のイオン注入マスク(不図示)を形成し、NおよびPをイオン種として選択的にカウンタイオン注入を行い、p-型エピタキシャル層の一部を貫通してドリフト層2に接続するn-型層20を形成する。イオン注入種はPの方が低抵抗化可能であるが、Nでも、P+Nでもよい。このとき最高エネルギー約400keVの多段イオン注入を行い、不純物濃度が約1×1016〜3×1017/cm3になるようにドーズ量を調節する。この時、最高エネルギーにて注入したn-型領域20はp-型エピタキシャル層を貫通してn-型ドリフト層2に接続する。
【0084】
イオン注入マスクを剥離後、再度イオン注入マスクを形成し、不純物濃度約1×1018〜3×1019/cm3、深さ約0.3μmのn+型エミッタコンタクト19を形成する(図13)。深さは上記p-型エピタキシャル領域18の内部に位置する必要がある。その後、注入したイオン種を結晶格子内に配置させ、活性化させるために約1600℃程度の高温にて数分間処理する。
【0085】
その後上部にゲート酸化膜16となる約30〜50μm厚さのシリコン酸化層をウエット酸化で形成し、水素雰囲気でのPOAを行う。その上部にCVD法により、例えばポリシリコンのゲート電極17を形成する。ゲート電極17の上部にCVDによりさらに約1μm厚さのシリコン酸化膜(不図示)を形成し、レジストにてパターニングを行うことによりゲート電極17を覆うようにシリコン酸化層を残す。その後、電極層を形成し、パターニングを行うことによりエミッタコンタクト20上にエミッタ電極3を形成する(図13)。
【0086】
その後、図6と同様に、表面をテープ材13などで保護し、裏面の機械研削を行う。研削基板の厚みに合わせて機械研削の速度、研削の種類などを変えて最終的に数μmまで研削を行う。ストップポイントは膜厚モニタおよびダミー基板によるC−V測定などにより超高濃度層15が表面に出ていることを確認する。その後簡単な洗浄を行った後、上記基板保持テープ13が付いている状態で超高濃度層15上にコレクタ電極4を形成する。このとき、コレクタ電極4はコレクタコンタクトのほかに、保持基板の役割も果たすので電界めっきなどで約数十〜100μmの厚みをつけると良い。
【0087】
コレクタ電極4に適している金属はTiおよびTi/Alなどであるが、Ti/Alなどの複合材料の場合には、先に蒸着などでTi/Alを成膜してから上部にAlを電界めっきで形成しても良い。その後、テープ材13を剥離したのち、電極のコンタクト抵抗を下げるため950℃以上の熱処理を行う。こうして縦型IGBTが完成する。
【0088】
以上のように、第4の実施形態によれば、低抵抗のSiC層を用いた縦型IGBTを形成することができる。
【0089】
なお、前述の超高濃度層5又は15において、通常単結晶成長で結晶品質を下げずに導入できる不純物濃度である1×1019/cm3以上の濃度の不純物を含有しているが、これはSIMSなどの分析法によりSiCのn型不純物である、NおよびPを合わせた不純物濃度を調べることにより証明することができる。
【0090】
また、イオン注入によってデバイスの主面から現在実在する最高加速エネルギーにてイオン注入をした場合、そのプロファイルは基板の主面側から数μmが最高濃度となるが、さらにテールを引くことが分かっている。この場合イオン注入をすることにより導入される結晶ダメージ(TEM観察で観察可能)も同時に基板の主面側から主面逆側に向かって入ることになるが、このダメージは基板のみにとどまり、耐圧を保持するバッファ層およびドリフト層には影響を与えない。
【0091】
基板を薄膜化した後主面とは逆方向からイオン注入をし、レーザーアニールでアニールするという方法もある。この方法の場合には、イオン注入層のテールおよび結晶ダメージがバッファ層およびドリフト層側まで入ってしまうために耐圧抑制の原因となるという問題がある。
【0092】
また、逆にテール部分を含めたイオン注入部分が全て基板内に入るようにイオン注入をした場合には、主面側の不純物濃度を高くすることができず、オン抵抗の低下が十分ではなくなるという問題が生じる。
【0093】
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【0094】
【図1】第1の実施形態の半導体基板とその上部に形成される半導体素子を示す断面と半導体基板の濃度プロファイルを示す模式図。
【図2】第1の実施形態に係る半導体装置(ショットキーバリアダイオード)の断面図。
【図3】第1の実施形態の半導体装置の製造工程を示す断面図。
【図4】図3に続く工程を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】第2の実施形態に係る半導体装置(pnダイオード)の断面図。
【図10】第2の実施形態に係る半導体基板の層構成と濃度プロファイルを示す模式図。
【図11】第3の実施形態に係る半導体装置(縦型MOSFET)の断面図。
【図12】縦型MOSFETの寄生抵抗を説明する為の模式図。
【図13】第45実施形態に係る半導体装置(縦型IGBT)の断面図。
【符号の説明】
【0095】
1…SiCバルク基板
2…ドリフト層(エピタキシャル層)
3…第1の電極
4…第2の電極
5…n型超高濃度層
6…バッファ層、フィールドストップ層
7…リサーフ層
8…エッジターミネーション層
9…ガードリング
10…チャネルストッパ
11…メタルフィールドプレート
12…絶縁膜
13…テープ材
14…低抵抗基板
15…p型超高濃度層
16…ゲート絶縁膜
17…ゲート電極
18…p型領域
19…n+コンタクト
20…n-型領域
70…終端構造
【特許請求の範囲】
【請求項1】
第1の不純物濃度を有する炭化珪素基板と、
前記炭化珪素基板上に形成され、第2の不純物濃度を有する第1の炭化珪素層と、
前記第1の炭化珪素層の上に形成され、第3の不純物濃度を有する第1導電型の第2の炭化珪素層と、
を具備し、第2の不純物濃度>第1の不純物濃度>第3の不純物濃度の関係を有することを特徴とする半導体基板。
【請求項2】
前記第1の炭化珪素層が第1導電型であることを特徴とする請求項1に記載の半導体基板。
【請求項3】
前記第1の炭化珪素層が第2導電型であることを特徴とする請求項1に記載の半導体基板。
【請求項4】
前記第1の炭化珪素層が、厚さ50μm以下であることを特徴とする請求項1〜3のいずれかに記載の半導体基板。
【請求項5】
厚さ50μm以下の第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層の上面に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、
前記第2の炭化珪素層の上面に形成され、前記第2の炭化珪素層とショットキー接合を形成する第1の電極と、
前記第1の炭化珪素層の下面に形成された第2の電極と、
を具備することを特徴とする半導体装置。
【請求項6】
厚さ50μm以下の第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第2導電型の第2の炭化珪素層と、
前記第2の炭化珪素層の上面に形成された第1の電極と、
前記第1の炭化珪素層の下面に形成された第2の電極と、
を具備することを特徴とする半導体装置。
【請求項7】
厚さ50μm以下の第1の炭化珪素層と、
前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、
前記第2の炭化珪素層上に選択的に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域の内部表面に形成される、第1導電型の第2の炭化珪素領域と、
前記第2の炭化珪素層の表面から、前記第1の炭化珪素領域を介して前記第2の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第1及び第2の炭化珪素領域上に形成された第1の主電極と、
前記第1の炭化珪素層の下面に形成された第2の主電極と、
を具備することを特徴とする半導体装置。
【請求項8】
前記第1の炭化珪素層が第1導電型であることを特徴とする請求項7に記載の半導体装置。
【請求項9】
前記第1の炭化珪素層が第2導電型であることを特徴とする請求項7に記載の半導体装置。
【請求項10】
請求項1に記載の半導体基板を用意し、前記半導体基板の上面に半導体素子を形成する工程と、
前記半導体素子を形成後、前記半導体基板の裏面を研磨して、前記第1の炭化珪素層を露出させる工程と、
前記露出させた前記炭化珪素層に電極を形成する工程と、
と具備することを特徴とする半導体装置の製造方法。
【請求項1】
第1の不純物濃度を有する炭化珪素基板と、
前記炭化珪素基板上に形成され、第2の不純物濃度を有する第1の炭化珪素層と、
前記第1の炭化珪素層の上に形成され、第3の不純物濃度を有する第1導電型の第2の炭化珪素層と、
を具備し、第2の不純物濃度>第1の不純物濃度>第3の不純物濃度の関係を有することを特徴とする半導体基板。
【請求項2】
前記第1の炭化珪素層が第1導電型であることを特徴とする請求項1に記載の半導体基板。
【請求項3】
前記第1の炭化珪素層が第2導電型であることを特徴とする請求項1に記載の半導体基板。
【請求項4】
前記第1の炭化珪素層が、厚さ50μm以下であることを特徴とする請求項1〜3のいずれかに記載の半導体基板。
【請求項5】
厚さ50μm以下の第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層の上面に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、
前記第2の炭化珪素層の上面に形成され、前記第2の炭化珪素層とショットキー接合を形成する第1の電極と、
前記第1の炭化珪素層の下面に形成された第2の電極と、
を具備することを特徴とする半導体装置。
【請求項6】
厚さ50μm以下の第1導電型の第1の炭化珪素層と、
前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第2導電型の第2の炭化珪素層と、
前記第2の炭化珪素層の上面に形成された第1の電極と、
前記第1の炭化珪素層の下面に形成された第2の電極と、
を具備することを特徴とする半導体装置。
【請求項7】
厚さ50μm以下の第1の炭化珪素層と、
前記第1の炭化珪素層上に形成され、不純物濃度が前記第1の炭化珪素層より低い第1導電型の第2の炭化珪素層と、
前記第2の炭化珪素層上に選択的に設けられた第2導電型の第1の炭化珪素領域と、
前記第1の炭化珪素領域の内部表面に形成される、第1導電型の第2の炭化珪素領域と、
前記第2の炭化珪素層の表面から、前記第1の炭化珪素領域を介して前記第2の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第1及び第2の炭化珪素領域上に形成された第1の主電極と、
前記第1の炭化珪素層の下面に形成された第2の主電極と、
を具備することを特徴とする半導体装置。
【請求項8】
前記第1の炭化珪素層が第1導電型であることを特徴とする請求項7に記載の半導体装置。
【請求項9】
前記第1の炭化珪素層が第2導電型であることを特徴とする請求項7に記載の半導体装置。
【請求項10】
請求項1に記載の半導体基板を用意し、前記半導体基板の上面に半導体素子を形成する工程と、
前記半導体素子を形成後、前記半導体基板の裏面を研磨して、前記第1の炭化珪素層を露出させる工程と、
前記露出させた前記炭化珪素層に電極を形成する工程と、
と具備することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−130266(P2009−130266A)
【公開日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願番号】特願2007−306029(P2007−306029)
【出願日】平成19年11月27日(2007.11.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年6月11日(2009.6.11)
【国際特許分類】
【出願日】平成19年11月27日(2007.11.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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