半導体発光素子及びその製造方法
【課題】ＬＥＤ素子は静電気で破壊しやすいため保護素子とともに回路基板に実装されることがある。また放熱性や生産性、実装面積効率を考えるとＬＥＤ素子及び保護素子を回路基板にフリップチップ実装することが好ましい。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の周辺が暗くなってしまうので保護素子を省きたい。
【解決手段】回路基板１２上にフリップチップ実装されるＬＥＤ素子１３は、カソードであるｎ側バンプ２３とアノードであるｐ側バンプ２４を備え、このｎ側バンプ２３とｐ側バンプ２４の間にバリスタ２６が充填されている。この結果バリスタ２６によりＬＥＤ素子１３の静電気対策がとられるため回路基板１２に保護素子が不要になった。
【解決手段】回路基板１２上にフリップチップ実装されるＬＥＤ素子１３は、カソードであるｎ側バンプ２３とアノードであるｐ側バンプ２４を備え、このｎ側バンプ２３とｐ側バンプ２４の間にバリスタ２６が充填されている。この結果バリスタ２６によりＬＥＤ素子１３の静電気対策がとられるため回路基板１２に保護素子が不要になった。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気による破壊に対する防御手段を備え、回路基板にフリップチップ実装する半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体発光素子（以後とくに断らない限りＬＥＤ素子と呼ぶ）を回路基板に実装しパッケージ化した半導体発光装置（以後とくに断らない限りＬＥＤ装置と呼ぶ）が知られている。ＬＥＤ素子の実装方式としては、ワイヤボンディングでＬＥＤ素子と回路基板の電極間を接続するフェイスアップ実装方式と、バンプなどを介して直接的にそれぞれの電極間を接続するフリップチップ実装方式とがある。これらのＬＥＤ装置はＬＥＤ素子が静電気や高電圧のサージに弱いため、回路基板にＬＥＤ素子とともに保護素子を実装することがある。
【０００３】
例えば、特許文献１の図２には静電気に対する保護素子を兼ねたＳｉダイオード素子７（回路基板）上に発光素子１（ＬＥＤ素子）がフリップチップ実装されている様子が示されている。また、特許文献２の図３には、回路基板上に保護素子を配置すると面積効率が低下するという課題に対応するため、絶縁基板１０（回路基板）の上面にＬＥＤチップ３（ＬＥＤ素子）を実装し、下面にツェナーダイオードチップ５を実装している様子が示されている。
【０００４】
一般にＬＥＤ素子と並列ないし直列になんらかの素子を接続すると静電耐圧が向上することが多い。この素子は抵抗やコンデンサでも効果がある。特許文献１及び２では（保護）素子がツェナーダイオードであった。他には例えば特許文献３の請求項１及び２に、ＬＥＤ素子と並列に接続する保護素子が双方ともＬＥＤ素子の順方向電圧以上の電圧において導通するダイオードであり、このダイオードがトリガーダイオード、ベースをオープンにしたトランジスタ、バリスタ、及び逆方向に直列接続したツェナーダイオードであってもよいことが記載されている。
【０００５】
特許文献１の図２に示されたＬＥＤ装置は、発光素子１を実装したＳｉダイオード素子７をリードフレームに再度実装している。特許文献２の図３に示されたＬＥＤ装置であれば樹脂封止すればパッケージが完成する。しかしリードフレームに再実装したり、回路基板裏面に保護素子を設けたりするのでは、ＬＥＤ装置が大きくなったり、製造工程が煩瑣になったりする。実装面積効率及び生産性に加え放熱性も考えあわせると、回路基板の同一面上にＬＥＤ素子と保護素子をフリップチップ実装することが好ましく思える。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の反射率が低かったり影ができたりしてＬＥＤ装置の発光効率が落ちてしまう。
【０００６】
保護素子を不要としながら静電気による破壊から自分自身を守るための対策として、例えば特許文献４の図１にはバンプ間に容量性の保護部材を備えたＬＥＤ光源のＬＥＤ部分（ＬＥＤ装置）が示されている。この保護部材は、ＴｉＯ２（酸化チタン）やＢａＴｉＯ３（チタン酸バリウム）など比誘電率が１０を以上の材料を含むシリコーン樹脂であり、コンデンサとして振舞う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１９１６４１号公報 （図２）
【特許文献２】特開２００１−３６１４０号公報 （図３）
【特許文献３】特開２００２−３３５０１２号公報 （請求項１，２）
【特許文献４】特開２００５−２９４７７９号公報 （図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献４の図１のように回路基板とＬＥＤ素子を接続するバンプ間に適切な保護部材を備えれば、ＬＥＤ素子をフリップチップ実装したＬＥＤ装置は静電気に対する保護素子が不要となる。特許文献４には図１のＬＥＤ装置（ＬＥＤ光源のＬＥＤ部分）について製造方法に係わる記載がないが、バンプ１０２の間とともに電極１０４，１０４の間にも樹脂１０６が存在することから、バンプ１０２が基板１０３上に形成されたものであり、この基板１０３に対し所定の位置に樹脂１０６を塗布してからＬＥＤ１０１をフリップチップ実装したものと推定される。この場合、ＬＥＤ１０１は、ＬＥＤのダイ（バンプを形成していないＬＥＤ素子）が密集して配列したウェハーにバンプを形成することによりバンプ形成を効率化したＬＥＤ素子、すなわちバンプを備えるＬＥＤ素子ではない。また回路基板に保護部材を塗布する方法は、回路基板の電極面を清浄に保てないので、バンプを備えるＬＥＤ素子をフリップチップ実装してＬＥＤ装置を製造する方法には適用できない。
【０００９】
そこで本発明は、この課題に鑑みてなされたものであり、フリップチップ用のバンプを備えていても半導体発光装置への保護素子の実装を不要にでき、且つ製造効率の良好な半導体発光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明は、ｎ型半導体層とｐ型半導体層を備え、回路基板上にフリップチップ実装する半導体発光素子において、
前記半導体発光素子がカソードとなるｎ側バンプとアノードとなるｐ側バンプを備え、
該ｎ側バンプと該ｐ側バンプの間に保護部材を備えることを特徴とする。
【００１１】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることが好ましい。
【００１２】
前記保護部材の底面と前記ｎ側及びｐ側バンプの底面の高さが略等しいことが好ましい。
【００１３】
前記ｐ側バンプの一部分が前記ｎ型半導体層と絶縁層を介して積層していても良い。
【００１４】
前記ｎ側バンプの一部分が前記ｐ型半導体層と絶縁層を介して積層していても良い。
【００１５】
前記ｎ側バンプ及び前記ｐ側バンプが電解メッキ法で形成された金バンプであり、前記回路基板の電極と金錫共晶で接合することが好ましい。
【００１６】
上記課題を解決するため本発明は、回路基板上に半導体発光素子をフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるｎ側バンプとアノードとなるｐ側バンプを形成するバンプ形成工程と、
前記ｎ側バンプと前記ｐ側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする。
【００１７】
前記ペースト状の保護部材がバリスタ粉末とバインダを混練したものであっても良い。
【００１８】
前記バンプ形成工程において、前記ｎ側バンプと前記ｐ側バンプを電解メッキ法で形成することが好ましい。
【００１９】
前記保護部材形成工程において、前記保護部材を充填し固体化したら、バンプ表面が露出するまで前記保護部材を研磨することが好ましい。
【００２０】
前記保護部材形成工程において、前記保護部材を充填するときに前記ウェハーの電極面全体に亘って該保護部材を塗布しても良い。
【００２１】
前記保護部材形成工程において、フォトリソグラフィ法で前記ｎ側バンプと前記ｐ側バンプの間に前記保護部材を充填しても良い。
【００２２】
前記ｎ側バンプ及び前記ｐ側バンプ表面に金錫共晶層を形成すことが好ましい。
【発明の効果】
【００２３】
本発明の半導体発光素子及び本発明の製造方法で得られる半導体発光素子は、カソードとなるｎ側バンプとアノードとなるｐ側バンプの間に保護部材を備えているので、静電気によるサージ電流が半導体発光素子の代わりに保護部材を通るため半導体発光素子が破壊されづらくなる。この結果、本発明の半導体発光素子をフリップチップ実装した半導体発光装置は保護素子が不要となる。また本発明の半導体発光素子は保護部材が一体的に形成されているので、ウェハーをダイシングして半導体発光素子に個片化する工程や、半導体発光素子を回路基板に配置し接合する工程など静電気の影響が懸念される環境下でも静電耐圧が向上しているため取り扱い易くなっている。さらに半導体発光素子が密集したウェハーに対し保護部材を形成している、すなわち一回で多数の半導体発光素子に保護部材を形成できるので効率的である。以上のように本発明の半導体発光素子及びその製造方法は製造効率が良い。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態におけるＬＥＤ装置の斜視図。
【図２】図１のＬＥＤ装置の斜視図。
【図３】図２のＬＥＤ素子をバンプ面から見た平面図。
【図４】図２のＬＥＤ素子の断面図。
【図５】図１のＬＥＤ装置の断面図。
【図６】図５のＣで示す領域の拡大図。
【図７】図１のＬＥＤ素子を製造するための説明図。
【図８】本発明の第２実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図９】図８のＬＥＤ素子の断面図。
【図１０】本発明の第３実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図１１】図１０のＬＥＤ素子の断面図。
【図１２】図１０のＬＥＤ素子を備えるＬＥＤ装置の断面図。
【図１３】図１０のＬＥＤ素子を製造するための説明図。
【図１４】本発明の第４実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図１５】図１４のＬＥＤ素子の断面図。
【発明を実施するための形態】
【００２５】
以下、添付図１〜１５を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は
省略する。また説明のため部材の縮尺は適宜変更している。さらに特許請求の範囲に記載した発明特定事項との関係をカッコ内に記載している。
（第１実施形態）
【００２６】
添付図１〜７を参照して本発明の第１実施形態を詳細に説明する。図１は本実施形態のＬＥＤ装置（半導体発光装置）の外観を説明するために描いたＬＥＤ装置１０の斜視図である。ＬＥＤ装置１０において、回路基板１２上に蛍光体を含有した樹脂層１１が積層している。樹脂層１１は蛍光体を含有するシリコーン樹脂からなる。
【００２７】
図２により図１のＬＥＤ装置１０に実装されたＬＥＤ素子１３の実装状況を説明する。図２は図１のＬＥＤ装置１０から樹脂層１１を剥がしとった状態のＬＥＤ装置１０の斜視図である。図２に示すように回路基板１２は、板材１６と、板材１６上に形成された−電極１４と＋電極１５を含んでいる。回路基板１２上にフリップチップ実装されたＬＥＤ素子１３は、ｎ側バンプ（カソード、図示せず）及びｐ側バンプ（アノード、図示せず）がそれぞれ−電極１４と＋電極１５に接続している。
【００２８】
図３によりＬＥＤ素子１３のバンプ面を説明する。図３はＬＥＤ素子１３をバンプ面側から眺めた平面図である。ｎ型半導体層２１は、上層にあるｐ型半導体層２２から一部分が露出している。このｎ型半導体層２１の露出部にｎ側バンプ２３がある。ｐ型半導体層２２上に配置されたｐ側バンプ２４は一部分がｎ型半導体層２１の露出部にはみ出している。ｎ側バンプ２３とｐ側バンプ２４のはみ出した部分の間にはバリスタ２６（保護部材）が存在する。ｎ側バンプ２３とｐ側バンプ２４の間隙は約５０μｍである。なおｎ側バンプ２３はｐ側バンプ２４より平面積が小さく、ｎ側バンプ２３およびｐ側バンプ２４は電解メッキ法で形成した金バンプである。
【００２９】
バリスタ２６は、直径が５〜１０μｍの酸化亜鉛（ＺｎＯ）粒子をＭｎ，Ｃｏ酸化物等の無機質絶縁膜で被覆したバリスタ粒子と、オルガノポリシロキサン或いはシリコーン樹脂等のバインダとを混練したペーストを焼結したものである。一つのバリスタ粒子は約３Ｖのしきい値電圧が得られるので、約５０μｍのｎ側バンプ２３とｐ側バンプ２４の間隙においてバリスタ粒子が５から１０個直列に並ぶことから、バリスタ２６のしきい値は約１５〜３０Ｖとなる。
【００３０】
図４によりＬＥＤ素子１３の断面を説明する。図４は図３のＢ−Ｂ線に沿ったＬＥＤ素子１３の断面図である。サファイア基板２５の下にｎ型半導体層２１があり、さらにｎ型半導体層２１の下面にはｐ型半導体層２２が形成されている。ＬＥＤ素子１３の外周部を除きｎ型半導体層２１及びｐ型半導体層２２の表面に形成されている保護膜２７（絶縁層）は、ｎ型半導体層２１の占める領域とｐ型半導体層２２の占める領域にそれぞれ開口部を備えている。それぞれの開口部では、ｎ型半導体層２１とｎ側バンプ２３、ｐ型半導体層２２とｐ側バンプ２４とが電気的に接続している。ｎ型半導体層２１の露出部に存在するｐ側バンプ２４の一部分は、保護膜２７によりｎ型半導体層２１と絶縁している。ｎ側バンプ２３とｐ側バンプ２４の間に充填されているバリスタ２６の上部にも保護膜２７がある。
【００３１】
サファイア基板２５は厚さが１００〜３００μｍ、ｎ型半導体層２１は厚さが５μｍ程度である。ｐ型半導体層２２は総厚が１μｍ程度であり、厚みが１００〜２００ｎｍのｐ型ＧａＮ層を含んでいる。保護膜は厚さが３００ｎｍ程度でＳｉＯ２からなる。ｎ側バンプ及びｐ側バンプ２３，２４は厚さが１０〜３０μｍである。発光層（図示せず）は、ｎ型半導体層２１とｐ型半導体層２２の境界部にあり、平面的な形状は概ねｐ型半導体層２２に等しい。
【００３２】
図５によりＬＥＤ装置１０の積層構造を説明する。図５は、図２のＡ−Ａ線に沿うようにして描いた図１のＬＥＤ装置１０の断面図である。なおＬＥＤ素子１３のｎ側及びｐ側バンプ２３，２４と回路基板１２のスルーホール１４ａ，１５ａを同時に図示できるように図２においてＡ−Ａ線を屈曲させた。またＬＥＤ素子１３の断面は図５とほぼ同じように描いているが保護膜２７は省略している。
【００３３】
回路基板１２は板材１６と−及び＋電極１４，１５、スルーホール電極１４ａ，１５ａ、出力電極１４ｂ，１５ｂからなっている。板材１６の上面に形成された−電極１４及び＋電極１５は、マザー基板（図示せず）の電極と接続するため板材１６の下面に形成された出力電極１４ｂ，１５ｂとそれぞれスルーホール１４ａ，１５ａで接続している。ＬＥＤ素子１３はフリップチップ実装され、ｎ側バンプ２３及びｐ側バンプ２４がそれぞれ−及び＋電極１４，１５と接続している。蛍光体を含有した樹脂層１１は回路基板１２の上面とＬＥＤ素子１３の周囲を覆っている。回路基板１２の板材１６は厚さが３００μｍでアルミナからなる。−及び＋電極１４，１５と出力電極１４ｂ，１５ｂは厚さが１０〜３０μｍでニッケルと金を積層した銅箔である。スルーホール１４ａ，１５ａは直径が２００μｍで銅ペーストが充填されている。樹脂層１１は厚さが４００μｍ程度でシリコーンからなる。
【００３４】
図６により回路基板１２からｎ型半導体層２１に至る積層構造を詳細に説明する。図６は図５のＣで囲んだ領域の拡大図である。回路基板１２の板材１６上には、＋電極１５、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ（アンダーバンプメタル）層２４ａ、金属層２２ｂ、ｐ型ＧａＮ層２２ａ、発光層２１ａ、ｎ型半導体層２１が積層している。ｐ側バンプ２４は、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ層２４ａの積層物であり、ｐ型半導体層２２は金属層２２ｂとｐ型ＧａＮ層２２ａの積層物である。
【００３５】
＋電極１５は、厚さが１０〜３０μｍの銅箔と、厚さが２μｍ程度のＮｉ層と厚さが０．３μｍ程度のＡｕ層が積層した構造になっている。金錫共晶層２４ｃは厚さが２〜３μｍでｐ側バンプ２４と＋電極１５を接合する。融点を３００℃〜４２０℃に設定できる金錫共晶接合は、比較的低温で接合できるにもかかわらず２５０℃前後のリフロー温度では接合を維持できるので、ＬＥＤ装置１０をマザー基板に実装するときに有利な接合法となる。金バンプ部２４ｂは厚さが１０〜３０μｍである。ＵＢＭ層２４ａは、金バンプ部２４ｂを電解メッキ法で形成する際の共通電極（メッキ電極ともいう）の一部が金バンプ部２４ｂを電気的に孤立させるときに残ったものであり、厚さが０．３μｍで、ＴｉＷとＡｕの２層構造になっている。
【００３６】
金属層２２ｂは、電流分布の改善やオーミックコンタクト、反射機能、原子拡散防止など様々な目的を達成するためＩＴＯ層、Ａｇ層、金層など複数の金属薄膜が積層したものである。金属層２２ｂとｐ型ＧａＮ層２２ａからなるｐ型半導体層２２は厚さが約１μｍである。ＧａＮ障壁層とＩｎＧａＮ井戸層からなる発光層２１ａは厚さが６０ｎｍであり、ｎ型ＧａＮからなるｎ型半導体層２１は厚さが約５μｍである。
【００３７】
図７により本実施形態のＬＥＤ素子１３の製造方法を説明する。図７は本実施形態のＬＥＤ素子１３を製造する工程の説明図である。（ａ）はウェハー準備工程である。ウェハー７１は、サファイア基板２５上にｎ型半導体層２１が積層し、ｎ型半導体層２１上に複数のｐ型半導体層２２が形成されている。なお保護膜２７（図示せず）も形成済みである。（ｂ）はウェハー７１にカソードとなるｎ側バンプ２３とアノードとなるｐ側バンプ２４を形成するバンプ形成工程である。ｎ側及びｐ側バンプ２３，２４はフォトリソグラフィ法を取り込んだ電解メッキ法で形成する。先ずウェハー７１の上面全体にメッキ用共通電極（図示せず）をスパッタ法で形成する。次にメッキ用共通電極上にｎ側及びｐ側バンプ２３，２４の形成領域が開口したレジスト膜を形成する。ウェハー７１を電解液に浸し
、通電してｎ側及びｐ側の金バンプ部２３ｂ，２４ｂを成長させる。最後にレジスト膜を除去し、ｎ側及びｐ側の金バンプ部２３ｂ，２４ｂをマスクとしてメッキ用共通電極の露出した部分を除去する。
【００３８】
（ｃ）は保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜７２を形成する工程である。（ｄ）は保護部材形成工程においてウェハー７１の上面からペースト状のバリスタ２６を塗布し、その後バリスタ２６を焼結する工程を示している。なおバリスタ２６を塗布したら、バリスタ粒子の整列状態を改善するためバリスタ２６をプレスすることが好ましい。（ｅ）は保護部材形成工程においてバリスタ２６及びレジスト膜７２の上面を研磨してｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの表面を露出させる。このときそれぞれの金バンプ部２３ｂ、２４ｂの一部も研磨されている。このようにしてバリスタ２６はｎ側及びｐ側バンプ２３，２４の間の所望に位置に配置される。
【００３９】
（ｆ）はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面に金錫共結晶層を形成するためのレジスト膜７３を配置する工程を示している。このときレジスト膜７３はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面よりも若干狭く開口させておくと良い。これは共晶接合時に金錫共晶層２３ｃ、２４ｃが広がるので、逃げとなる領域を確保するためである。（ｇ）は金錫共晶層２３ｃ、２４ｃをスパッタ法で形成する工程を示している。（ｈ）はレジスト膜７２，７３を除去する工程を示している。（ｉ）はウェハー７１を切断して個別のＬＥＤ素子１３に個片化する個片化工程を示している。
（第２実施形態）
【００４０】
添付図８，９を参照しながら、本発明の第２実施形態について詳細に説明する。ＬＥＤ装置の外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｂが回路基板１２にフリップチップ実装されているものとする。
【００４１】
図８によりＬＥＤ素子１３ｂのバンプ面を説明する。図８はＬＥＤ素子１３ｂをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｂの電極面にはｎ側バンプ２３とｐ側バンプ２４が存在し、ｎ側及びｐ側バンプ２３，２４が占める領域以外をバリスタ２６ｂ（保護部材）が覆っている。ＬＥＤ素子１３ｂと第１実施形態のＬＥＤ素子１３は、バリスタ２６ｂとバリスタ２６以外は等しい。また第１実施形態のＬＥＤ素子１３と同様にバリスタ２６ｂのしきい値は約１５〜３０Ｖとなる。
【００４２】
図９によりＬＥＤ素子１３ｂの断面を説明する。図９は図８のＦ−Ｆ線に沿ったＬＥＤ素子１３ｂの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２、ｎ側及びｐ側バンプ２３，２４、保護膜２７は、第１実施形態のＬＥＤ素子１３と同じものである。ＬＥＤ素子１３ｂは、ＬＥＤ素子１３に対しバリスタ２６ｂが周辺部にも存在することが相違している。
【００４３】
本実施形態は、バリスタ２６ｂがｎ側及びｐ側バンプ２３，２４間に局在していないため、図７で示した第１実施形態のＬＥＤ素子１３の製造工程に対し、（ｃ）の保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜７２を形成する工程が省略できる。
（第３実施形態）
【００４４】
添付図１０〜１３を参照しながら、本発明の第３実施形態について詳細に説明する。第３実施形態は、第２実施形態の製造工程をいっそう簡略化して製造したＬＥＤ素子１３ｄ及びその製造方法である。ＬＥＤ装置１３ｄの外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｄが回路基板１２にフリップチッ
プ実装されているものとする。
【００４５】
図１０によりＬＥＤ素子１３ｄのバンプ面を説明する。図１０はＬＥＤ素子１３ｄをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｄの電極面にはｎ側バンプ２３ｄとｐ側バンプ２４ｄが存在し、ｎ側及びｐ側バンプ２３ｄ，２４ｄが占める領域以外をバリスタ２６ｄ（保護部材）が覆っている。平面的には図８と等しいが、高さ方向の構造、並びにｎ側及びｐ側バンプ２３ｄ，２４ｄの部材が異なるためサフィックスを変えた。バリスタ２６ｄのしきい値は第１，２実施形態のＬＥＤ素子１３，１３ｂと同様に約１５〜３０Ｖとなる。
【００４６】
図１１によりＬＥＤ素子１３ｄの断面を説明する。図１１は図１０のＤ−Ｄ線に沿ったＬＥＤ素子１３ｄの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２、保護膜２７は、第１及び第２実施形態のＬＥＤ素子１３，１３ｂと同じものである。ＬＥＤ素子１３ｄは、第２実施形態のＬＥＤ素子１３ｂ（図９等参照）と同様にＬＥＤ素子１３ｄの周辺部にもバリスタ２６ｄが存在するが、バリスタ２６ｄの底面とｎ側及びｐ側バンプ２３ｄ，２４ｄの底面の高さが一致しているところが相違している。ｎ側及びｐ側バンプ２３ｄ，２４ｄはＵＢＭ層と金バンプ部だけからなり、その底面は金が露出している。
【００４７】
図１２によりＬＥＤ素子１３ｄを回路基板１２に実装し樹脂層１１で封止したＬＥＤ装置１０ｄの積層構造を説明する。図１２はＬＥＤ素子１３ｄを備えるＬＥＤ装置１０ｄの断面図である。本実施形態のＬＥＤ素子１３ｄを示す図１２と第１実施形態のＬＥＤ素子１３ｂを示す図５の違いは、図１２と図５でＬＥＤ素子１３ｄとＬＥＤ素子１３ｂが異なっていることに加え、図１２では−及び＋電極１４，１５上に金錫共晶層２８ｄが描かれていることである。図５ではｎ側及びｐ側バンプ２３，２４に金錫共晶層２３ｃ、２４ｃ（図６，７参照）が含まれていたので回路基板１２とＬＥＤ素子１３の接合部に金錫共晶層２３ｃ、２４ｃを描かなかったが、本実施形態では回路基板１２に金錫共晶層２８ｄを追加形成するため図１２において金錫共晶層２８ｄを明示した。金錫共晶層２８ｄは、フラックスをバインダとする金錫合金ペーストを印刷法により回路基板１２とＬＥＤ素子１３ｄとの接続部（−及び＋電極１４，１５上）に配置し、ＬＥＤ素子１３ｄの接合時に溶融してから固体化して形成する。
【００４８】
図１３により本実施形態のＬＥＤ素子１３ｄの製造方法を説明する。図１３はＬＥＤ素子１３ｄを製造する工程の説明図である。（ａ）はウェハー準備工程であり、第１実施形態の図７（ａ）と等しい。（ｂ）はウェハー７１にカソードとなるｎ側バンプ２３ｄとアノードとなるｐ側バンプ２４ｄを形成するバンプ形成工程である。図７（ｂ）と同じ工程であるが、本実施形態における完成時のＬＥＤ素子１３ｄではバリスタ２６ｄの底面並びにｎ側及びｐ側バンプ２３ｄ，２４ｄの底面の高さが略等しいことが要点となるので、製造途中においてｎ側バンプ２３ｄがｐ側バンプ２４ｄよりもｐ型半導体層２２の厚さ（約１μｍ）分だけ低くなっていることを明示している。
【００４９】
（ｃ）は保護部材形成工程においてウェハー７１の上面にｎ側及びｐ側バンプ２３ｄ，２４ｄが隠れるくらいまでペースト状のバリスタ２６ｄを塗布し、その後バリスタ２６ｄを焼結する工程を示している。なおバリスタ２６ｄを塗布したら、バリスタ粒子の整列状態を改善するためバリスタ２６ｄをプレスすることが好ましい。（ｄ）は保護部材形成工程においてバリスタ２６ｄの上面を研磨してｎ側及びｐ側の金バンプ部２３ｄ，２４ｄの表面を露出させる。このときそれぞれのｎ側及びｐ側バンプ２３ｄ、２４ｄも一部研磨することでバリスタ２６ｄの底面（図では上側の面）並びにｎ側及びｐ側バンプ２３ｄ，２４ｄの底面の高さを略等しくする。（ｅ）はウェハー７１を切断して個別のＬＥＤ素子１３ｄに個片化する個片化工程を示している。
【００５０】
以上のように本実施形態の製造方法は、バンプを形成したらバリスタ２６ｄの塗布、硬化及び研磨を行なうだけであり、フォトリソグラフィ工程がないので、図７に示した工程と比べると著しく簡単化している。なお回路基板１２への金錫合金ペースト印刷はスクリーン印刷で良く製造上の困難性はない。
（第４実施形態）
【００５１】
添付図１４，１５を参照し、第３実施形態のＬＥＤ素子１３ｄと比較しながら、本発明の第４実施形態のＬＥＤ素子１３ｅについて詳細に説明する。第４実施形態は、第３実施形態のＬＥＤ素子１３ｄを回路基板１２に接合するときよりも、よりいっそう接合が容易になるようにしたものである。ＬＥＤ装置１３ｅの外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｅが回路基板１２にフリップチップ実装されているものとする。
【００５２】
図１４によりＬＥＤ素子１３ｅのバンプ面を説明する。図１４はＬＥＤ素子１３ｅをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｅの電極面にはｎ側バンプ２３ｅとｐ側バンプ２４ｅが存在し、ｎ側及びｐ側バンプ２３ｅ，２４ｅが占める領域以外をバリスタ２６ｅ（保護部材）が覆っている。第３実施形態のＬＥＤ素子１３ｄを示す図８に対し、本図ではｎ側電極２３ｅ及びｐ側バンプ２４ｅの切り欠き部分が大きくなっている。なおバリスタ２６ｅのしきい値は第１〜３実施形態のＬＥＤ素子１３，１３ｂ，１３ｄと同様に約１５〜３０Ｖとなる。
【００５３】
図１５によりＬＥＤ素子１３ｅの断面を説明する。図１５は図１４のＥ−Ｅ線に沿ったＬＥＤ素子１３ｅの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２は、第１〜３実施形態のＬＥＤ素子１３，１３ｂ，１３ｄと同じものである。ＬＥＤ素子１３ｅは、第３実施形態と同様にＬＥＤ素子１３ｅの周辺部にもバリスタ２６ｅが存在し、バリスタ２６ｅの底面とｎ側及びｐ側バンプ２３，２４の底面の高さが一致している。またｎ側及びｐ側バンプ２３ｅ，２４ｅはＵＢＭ層と金バンプ部だけからなり、その底面は金が露出している。
【００５４】
図１５と図１１との違いは、図１５においてｎ側電極２３ｅが大型化し、その一部分がｐ型半導体層２２と保護膜２７ｅ（絶縁層）を介して重なっていることである。これにあわせて保護膜２７ｅ、バリスタ２６ｅの形状も異なる。このため回路基板１２（接合部の−及び＋電極の形状が第１〜３実施形態と異なる）の接合部に印刷するｎ側バンプ２３ｅ用の印刷パターンを大きくすることができるようになり印刷及び接合が容易になる。
【００５５】
第１〜４実施形態では保護部材がバリスタ２６，２６ｂ，２６ｄ，２６ｅであった。しかしながら保護部材はバリスタに限られず、最初はペースト状態で充填後固体化できる静電気保護部材であれば良い。カーボンをバインダ中に混練した抵抗ペースト、高誘電率の粒子をバインダ中に混練した容量性のペースト、表面に不導体層を設けた金属粒子をバインダ中に混練した静電気保護用ペーストなどが使える。
【００５６】
第１〜４実施形態ではバリスタ２６，２６ｂ，２６ｄ，２６ｅのバインダは樹脂であった。とくに焼結（１５０℃程度）するとガラス質になるオルガノポリシロキサン等の無機バインダを使うと耐熱性や耐光性が高くなる。他のバインダとしてガラスフリットを使っても良い。ガラスフリットを含有させると焼結温度を上昇させなければならないが、静電気保護部材の強度を増すことができる。
【００５７】
第１〜４実施形態ではｎ側及びｐ側バンプ２３，２３ｄ，２３ｅ，２４，２４ｄ，２４ｅは電解メッキ法で形成した金バンプであった。バンプ形成法としては電解メッキ法以外
に、スパッタ法やＣＶＤ法、蒸着法など他のメッキ法でも良く、スタッドバンプでも良い。なおメッキ法で形成したバンプは平面形状が比較的自由に設定できる。このため第１〜３実施形態ではｐ側バンプ２４，２４ｄをｎ型半導体層２１の露出部まで延出させることができた。これは、静電気がバリスタ２６，２６ｂ，２６ｄを通過したときに発する熱をｎ型半導体層２１の露出部に局在させ、熱による被害を小さくすることに配慮したものである。またバンプのコアとなる部材も金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。なお電解メッキ法は大気中で製造できるので手軽であり、金バンプであれば前述のように金錫共晶による接合が適用できるのでリフロー時の安定性が保証される。
【００５８】
第１，２実施形態では金錫共晶層２３ｃ，２４ｃをｎ側及びｐ側バンプ２３，２４上に形成していた。第３実施形態のように金錫共晶層２８ｄを回路基板１２の−及び＋電極１４，１５上に形成しても良い。しかしながら、ＬＥＤ素子１３，１３ｂが回路基板１２より平面積が小さいのでＬＥＤ素子１３，１３ｂ側に金錫共晶層を形成した方が取り扱いが楽であり、スパッタ法や蒸着法では金錫材料の使用効率が高くなる。
【符号の説明】
【００５９】
１０，１０ｄ…ＬＥＤ装置（半導体発光装置）、
１１…樹脂層、
１２…回路基板、
１３，１３ｂ，１３ｄ，１３ｅ…ＬＥＤ素子（半導体発光素子）、
１４…−電極、
１４ａ，１５ａ…スルーホール、
１４ｂ，１５ｂ…出力電極、
１５…＋電極、
１６…板材、
２１…ｎ型半導体層、
２１ａ…発光層、
２２…ｐ型半導体層、
２２ａ…ｐ型ＧａＮ層、
２２ｂ…金属層、
２３，２３ｄ，２３ｅ…ｎ側バンプ、
２３ｂ，２４ｂ…金バンプ部、
２３ｃ，２４ｃ，２８ｄ…金錫共晶層、
２４，２４ｄ，２４ｅ…ｐ側バンプ、
２４ａ…ＵＢＭ層、
２５…サファイア基板、
２６，２６ｂ，２６ｄ，２６ｅ…バリスタ（保護部材）、
２７，２７ｅ…保護膜（絶縁層）、
７１…ウェハー、
７２，７３…レジスト膜。
【技術分野】
【０００１】
本発明は、静電気による破壊に対する防御手段を備え、回路基板にフリップチップ実装する半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体発光素子（以後とくに断らない限りＬＥＤ素子と呼ぶ）を回路基板に実装しパッケージ化した半導体発光装置（以後とくに断らない限りＬＥＤ装置と呼ぶ）が知られている。ＬＥＤ素子の実装方式としては、ワイヤボンディングでＬＥＤ素子と回路基板の電極間を接続するフェイスアップ実装方式と、バンプなどを介して直接的にそれぞれの電極間を接続するフリップチップ実装方式とがある。これらのＬＥＤ装置はＬＥＤ素子が静電気や高電圧のサージに弱いため、回路基板にＬＥＤ素子とともに保護素子を実装することがある。
【０００３】
例えば、特許文献１の図２には静電気に対する保護素子を兼ねたＳｉダイオード素子７（回路基板）上に発光素子１（ＬＥＤ素子）がフリップチップ実装されている様子が示されている。また、特許文献２の図３には、回路基板上に保護素子を配置すると面積効率が低下するという課題に対応するため、絶縁基板１０（回路基板）の上面にＬＥＤチップ３（ＬＥＤ素子）を実装し、下面にツェナーダイオードチップ５を実装している様子が示されている。
【０００４】
一般にＬＥＤ素子と並列ないし直列になんらかの素子を接続すると静電耐圧が向上することが多い。この素子は抵抗やコンデンサでも効果がある。特許文献１及び２では（保護）素子がツェナーダイオードであった。他には例えば特許文献３の請求項１及び２に、ＬＥＤ素子と並列に接続する保護素子が双方ともＬＥＤ素子の順方向電圧以上の電圧において導通するダイオードであり、このダイオードがトリガーダイオード、ベースをオープンにしたトランジスタ、バリスタ、及び逆方向に直列接続したツェナーダイオードであってもよいことが記載されている。
【０００５】
特許文献１の図２に示されたＬＥＤ装置は、発光素子１を実装したＳｉダイオード素子７をリードフレームに再度実装している。特許文献２の図３に示されたＬＥＤ装置であれば樹脂封止すればパッケージが完成する。しかしリードフレームに再実装したり、回路基板裏面に保護素子を設けたりするのでは、ＬＥＤ装置が大きくなったり、製造工程が煩瑣になったりする。実装面積効率及び生産性に加え放熱性も考えあわせると、回路基板の同一面上にＬＥＤ素子と保護素子をフリップチップ実装することが好ましく思える。ところが保護素子を回路基板上にフリップチップ実装すると、保護素子の反射率が低かったり影ができたりしてＬＥＤ装置の発光効率が落ちてしまう。
【０００６】
保護素子を不要としながら静電気による破壊から自分自身を守るための対策として、例えば特許文献４の図１にはバンプ間に容量性の保護部材を備えたＬＥＤ光源のＬＥＤ部分（ＬＥＤ装置）が示されている。この保護部材は、ＴｉＯ２（酸化チタン）やＢａＴｉＯ３（チタン酸バリウム）など比誘電率が１０を以上の材料を含むシリコーン樹脂であり、コンデンサとして振舞う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１９１６４１号公報 （図２）
【特許文献２】特開２００１−３６１４０号公報 （図３）
【特許文献３】特開２００２−３３５０１２号公報 （請求項１，２）
【特許文献４】特開２００５−２９４７７９号公報 （図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献４の図１のように回路基板とＬＥＤ素子を接続するバンプ間に適切な保護部材を備えれば、ＬＥＤ素子をフリップチップ実装したＬＥＤ装置は静電気に対する保護素子が不要となる。特許文献４には図１のＬＥＤ装置（ＬＥＤ光源のＬＥＤ部分）について製造方法に係わる記載がないが、バンプ１０２の間とともに電極１０４，１０４の間にも樹脂１０６が存在することから、バンプ１０２が基板１０３上に形成されたものであり、この基板１０３に対し所定の位置に樹脂１０６を塗布してからＬＥＤ１０１をフリップチップ実装したものと推定される。この場合、ＬＥＤ１０１は、ＬＥＤのダイ（バンプを形成していないＬＥＤ素子）が密集して配列したウェハーにバンプを形成することによりバンプ形成を効率化したＬＥＤ素子、すなわちバンプを備えるＬＥＤ素子ではない。また回路基板に保護部材を塗布する方法は、回路基板の電極面を清浄に保てないので、バンプを備えるＬＥＤ素子をフリップチップ実装してＬＥＤ装置を製造する方法には適用できない。
【０００９】
そこで本発明は、この課題に鑑みてなされたものであり、フリップチップ用のバンプを備えていても半導体発光装置への保護素子の実装を不要にでき、且つ製造効率の良好な半導体発光素子及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため本発明は、ｎ型半導体層とｐ型半導体層を備え、回路基板上にフリップチップ実装する半導体発光素子において、
前記半導体発光素子がカソードとなるｎ側バンプとアノードとなるｐ側バンプを備え、
該ｎ側バンプと該ｐ側バンプの間に保護部材を備えることを特徴とする。
【００１１】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることが好ましい。
【００１２】
前記保護部材の底面と前記ｎ側及びｐ側バンプの底面の高さが略等しいことが好ましい。
【００１３】
前記ｐ側バンプの一部分が前記ｎ型半導体層と絶縁層を介して積層していても良い。
【００１４】
前記ｎ側バンプの一部分が前記ｐ型半導体層と絶縁層を介して積層していても良い。
【００１５】
前記ｎ側バンプ及び前記ｐ側バンプが電解メッキ法で形成された金バンプであり、前記回路基板の電極と金錫共晶で接合することが好ましい。
【００１６】
上記課題を解決するため本発明は、回路基板上に半導体発光素子をフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるｎ側バンプとアノードとなるｐ側バンプを形成するバンプ形成工程と、
前記ｎ側バンプと前記ｐ側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする。
【００１７】
前記ペースト状の保護部材がバリスタ粉末とバインダを混練したものであっても良い。
【００１８】
前記バンプ形成工程において、前記ｎ側バンプと前記ｐ側バンプを電解メッキ法で形成することが好ましい。
【００１９】
前記保護部材形成工程において、前記保護部材を充填し固体化したら、バンプ表面が露出するまで前記保護部材を研磨することが好ましい。
【００２０】
前記保護部材形成工程において、前記保護部材を充填するときに前記ウェハーの電極面全体に亘って該保護部材を塗布しても良い。
【００２１】
前記保護部材形成工程において、フォトリソグラフィ法で前記ｎ側バンプと前記ｐ側バンプの間に前記保護部材を充填しても良い。
【００２２】
前記ｎ側バンプ及び前記ｐ側バンプ表面に金錫共晶層を形成すことが好ましい。
【発明の効果】
【００２３】
本発明の半導体発光素子及び本発明の製造方法で得られる半導体発光素子は、カソードとなるｎ側バンプとアノードとなるｐ側バンプの間に保護部材を備えているので、静電気によるサージ電流が半導体発光素子の代わりに保護部材を通るため半導体発光素子が破壊されづらくなる。この結果、本発明の半導体発光素子をフリップチップ実装した半導体発光装置は保護素子が不要となる。また本発明の半導体発光素子は保護部材が一体的に形成されているので、ウェハーをダイシングして半導体発光素子に個片化する工程や、半導体発光素子を回路基板に配置し接合する工程など静電気の影響が懸念される環境下でも静電耐圧が向上しているため取り扱い易くなっている。さらに半導体発光素子が密集したウェハーに対し保護部材を形成している、すなわち一回で多数の半導体発光素子に保護部材を形成できるので効率的である。以上のように本発明の半導体発光素子及びその製造方法は製造効率が良い。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態におけるＬＥＤ装置の斜視図。
【図２】図１のＬＥＤ装置の斜視図。
【図３】図２のＬＥＤ素子をバンプ面から見た平面図。
【図４】図２のＬＥＤ素子の断面図。
【図５】図１のＬＥＤ装置の断面図。
【図６】図５のＣで示す領域の拡大図。
【図７】図１のＬＥＤ素子を製造するための説明図。
【図８】本発明の第２実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図９】図８のＬＥＤ素子の断面図。
【図１０】本発明の第３実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図１１】図１０のＬＥＤ素子の断面図。
【図１２】図１０のＬＥＤ素子を備えるＬＥＤ装置の断面図。
【図１３】図１０のＬＥＤ素子を製造するための説明図。
【図１４】本発明の第４実施形態におけるＬＥＤ素子をバンプ面から見た平面図。
【図１５】図１４のＬＥＤ素子の断面図。
【発明を実施するための形態】
【００２５】
以下、添付図１〜１５を参照しながら本発明の好適な実施形態について詳細に説明する。なお図面の説明において、同一または相当要素には同一の符号を付し、重複する説明は
省略する。また説明のため部材の縮尺は適宜変更している。さらに特許請求の範囲に記載した発明特定事項との関係をカッコ内に記載している。
（第１実施形態）
【００２６】
添付図１〜７を参照して本発明の第１実施形態を詳細に説明する。図１は本実施形態のＬＥＤ装置（半導体発光装置）の外観を説明するために描いたＬＥＤ装置１０の斜視図である。ＬＥＤ装置１０において、回路基板１２上に蛍光体を含有した樹脂層１１が積層している。樹脂層１１は蛍光体を含有するシリコーン樹脂からなる。
【００２７】
図２により図１のＬＥＤ装置１０に実装されたＬＥＤ素子１３の実装状況を説明する。図２は図１のＬＥＤ装置１０から樹脂層１１を剥がしとった状態のＬＥＤ装置１０の斜視図である。図２に示すように回路基板１２は、板材１６と、板材１６上に形成された−電極１４と＋電極１５を含んでいる。回路基板１２上にフリップチップ実装されたＬＥＤ素子１３は、ｎ側バンプ（カソード、図示せず）及びｐ側バンプ（アノード、図示せず）がそれぞれ−電極１４と＋電極１５に接続している。
【００２８】
図３によりＬＥＤ素子１３のバンプ面を説明する。図３はＬＥＤ素子１３をバンプ面側から眺めた平面図である。ｎ型半導体層２１は、上層にあるｐ型半導体層２２から一部分が露出している。このｎ型半導体層２１の露出部にｎ側バンプ２３がある。ｐ型半導体層２２上に配置されたｐ側バンプ２４は一部分がｎ型半導体層２１の露出部にはみ出している。ｎ側バンプ２３とｐ側バンプ２４のはみ出した部分の間にはバリスタ２６（保護部材）が存在する。ｎ側バンプ２３とｐ側バンプ２４の間隙は約５０μｍである。なおｎ側バンプ２３はｐ側バンプ２４より平面積が小さく、ｎ側バンプ２３およびｐ側バンプ２４は電解メッキ法で形成した金バンプである。
【００２９】
バリスタ２６は、直径が５〜１０μｍの酸化亜鉛（ＺｎＯ）粒子をＭｎ，Ｃｏ酸化物等の無機質絶縁膜で被覆したバリスタ粒子と、オルガノポリシロキサン或いはシリコーン樹脂等のバインダとを混練したペーストを焼結したものである。一つのバリスタ粒子は約３Ｖのしきい値電圧が得られるので、約５０μｍのｎ側バンプ２３とｐ側バンプ２４の間隙においてバリスタ粒子が５から１０個直列に並ぶことから、バリスタ２６のしきい値は約１５〜３０Ｖとなる。
【００３０】
図４によりＬＥＤ素子１３の断面を説明する。図４は図３のＢ−Ｂ線に沿ったＬＥＤ素子１３の断面図である。サファイア基板２５の下にｎ型半導体層２１があり、さらにｎ型半導体層２１の下面にはｐ型半導体層２２が形成されている。ＬＥＤ素子１３の外周部を除きｎ型半導体層２１及びｐ型半導体層２２の表面に形成されている保護膜２７（絶縁層）は、ｎ型半導体層２１の占める領域とｐ型半導体層２２の占める領域にそれぞれ開口部を備えている。それぞれの開口部では、ｎ型半導体層２１とｎ側バンプ２３、ｐ型半導体層２２とｐ側バンプ２４とが電気的に接続している。ｎ型半導体層２１の露出部に存在するｐ側バンプ２４の一部分は、保護膜２７によりｎ型半導体層２１と絶縁している。ｎ側バンプ２３とｐ側バンプ２４の間に充填されているバリスタ２６の上部にも保護膜２７がある。
【００３１】
サファイア基板２５は厚さが１００〜３００μｍ、ｎ型半導体層２１は厚さが５μｍ程度である。ｐ型半導体層２２は総厚が１μｍ程度であり、厚みが１００〜２００ｎｍのｐ型ＧａＮ層を含んでいる。保護膜は厚さが３００ｎｍ程度でＳｉＯ２からなる。ｎ側バンプ及びｐ側バンプ２３，２４は厚さが１０〜３０μｍである。発光層（図示せず）は、ｎ型半導体層２１とｐ型半導体層２２の境界部にあり、平面的な形状は概ねｐ型半導体層２２に等しい。
【００３２】
図５によりＬＥＤ装置１０の積層構造を説明する。図５は、図２のＡ−Ａ線に沿うようにして描いた図１のＬＥＤ装置１０の断面図である。なおＬＥＤ素子１３のｎ側及びｐ側バンプ２３，２４と回路基板１２のスルーホール１４ａ，１５ａを同時に図示できるように図２においてＡ−Ａ線を屈曲させた。またＬＥＤ素子１３の断面は図５とほぼ同じように描いているが保護膜２７は省略している。
【００３３】
回路基板１２は板材１６と−及び＋電極１４，１５、スルーホール電極１４ａ，１５ａ、出力電極１４ｂ，１５ｂからなっている。板材１６の上面に形成された−電極１４及び＋電極１５は、マザー基板（図示せず）の電極と接続するため板材１６の下面に形成された出力電極１４ｂ，１５ｂとそれぞれスルーホール１４ａ，１５ａで接続している。ＬＥＤ素子１３はフリップチップ実装され、ｎ側バンプ２３及びｐ側バンプ２４がそれぞれ−及び＋電極１４，１５と接続している。蛍光体を含有した樹脂層１１は回路基板１２の上面とＬＥＤ素子１３の周囲を覆っている。回路基板１２の板材１６は厚さが３００μｍでアルミナからなる。−及び＋電極１４，１５と出力電極１４ｂ，１５ｂは厚さが１０〜３０μｍでニッケルと金を積層した銅箔である。スルーホール１４ａ，１５ａは直径が２００μｍで銅ペーストが充填されている。樹脂層１１は厚さが４００μｍ程度でシリコーンからなる。
【００３４】
図６により回路基板１２からｎ型半導体層２１に至る積層構造を詳細に説明する。図６は図５のＣで囲んだ領域の拡大図である。回路基板１２の板材１６上には、＋電極１５、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ（アンダーバンプメタル）層２４ａ、金属層２２ｂ、ｐ型ＧａＮ層２２ａ、発光層２１ａ、ｎ型半導体層２１が積層している。ｐ側バンプ２４は、金錫共晶層２４ｃ、金バンプ部２４ｂ、ＵＢＭ層２４ａの積層物であり、ｐ型半導体層２２は金属層２２ｂとｐ型ＧａＮ層２２ａの積層物である。
【００３５】
＋電極１５は、厚さが１０〜３０μｍの銅箔と、厚さが２μｍ程度のＮｉ層と厚さが０．３μｍ程度のＡｕ層が積層した構造になっている。金錫共晶層２４ｃは厚さが２〜３μｍでｐ側バンプ２４と＋電極１５を接合する。融点を３００℃〜４２０℃に設定できる金錫共晶接合は、比較的低温で接合できるにもかかわらず２５０℃前後のリフロー温度では接合を維持できるので、ＬＥＤ装置１０をマザー基板に実装するときに有利な接合法となる。金バンプ部２４ｂは厚さが１０〜３０μｍである。ＵＢＭ層２４ａは、金バンプ部２４ｂを電解メッキ法で形成する際の共通電極（メッキ電極ともいう）の一部が金バンプ部２４ｂを電気的に孤立させるときに残ったものであり、厚さが０．３μｍで、ＴｉＷとＡｕの２層構造になっている。
【００３６】
金属層２２ｂは、電流分布の改善やオーミックコンタクト、反射機能、原子拡散防止など様々な目的を達成するためＩＴＯ層、Ａｇ層、金層など複数の金属薄膜が積層したものである。金属層２２ｂとｐ型ＧａＮ層２２ａからなるｐ型半導体層２２は厚さが約１μｍである。ＧａＮ障壁層とＩｎＧａＮ井戸層からなる発光層２１ａは厚さが６０ｎｍであり、ｎ型ＧａＮからなるｎ型半導体層２１は厚さが約５μｍである。
【００３７】
図７により本実施形態のＬＥＤ素子１３の製造方法を説明する。図７は本実施形態のＬＥＤ素子１３を製造する工程の説明図である。（ａ）はウェハー準備工程である。ウェハー７１は、サファイア基板２５上にｎ型半導体層２１が積層し、ｎ型半導体層２１上に複数のｐ型半導体層２２が形成されている。なお保護膜２７（図示せず）も形成済みである。（ｂ）はウェハー７１にカソードとなるｎ側バンプ２３とアノードとなるｐ側バンプ２４を形成するバンプ形成工程である。ｎ側及びｐ側バンプ２３，２４はフォトリソグラフィ法を取り込んだ電解メッキ法で形成する。先ずウェハー７１の上面全体にメッキ用共通電極（図示せず）をスパッタ法で形成する。次にメッキ用共通電極上にｎ側及びｐ側バンプ２３，２４の形成領域が開口したレジスト膜を形成する。ウェハー７１を電解液に浸し
、通電してｎ側及びｐ側の金バンプ部２３ｂ，２４ｂを成長させる。最後にレジスト膜を除去し、ｎ側及びｐ側の金バンプ部２３ｂ，２４ｂをマスクとしてメッキ用共通電極の露出した部分を除去する。
【００３８】
（ｃ）は保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜７２を形成する工程である。（ｄ）は保護部材形成工程においてウェハー７１の上面からペースト状のバリスタ２６を塗布し、その後バリスタ２６を焼結する工程を示している。なおバリスタ２６を塗布したら、バリスタ粒子の整列状態を改善するためバリスタ２６をプレスすることが好ましい。（ｅ）は保護部材形成工程においてバリスタ２６及びレジスト膜７２の上面を研磨してｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの表面を露出させる。このときそれぞれの金バンプ部２３ｂ、２４ｂの一部も研磨されている。このようにしてバリスタ２６はｎ側及びｐ側バンプ２３，２４の間の所望に位置に配置される。
【００３９】
（ｆ）はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面に金錫共結晶層を形成するためのレジスト膜７３を配置する工程を示している。このときレジスト膜７３はｎ側及びｐ側の金バンプ部２３ｂ，２４ｂの上面よりも若干狭く開口させておくと良い。これは共晶接合時に金錫共晶層２３ｃ、２４ｃが広がるので、逃げとなる領域を確保するためである。（ｇ）は金錫共晶層２３ｃ、２４ｃをスパッタ法で形成する工程を示している。（ｈ）はレジスト膜７２，７３を除去する工程を示している。（ｉ）はウェハー７１を切断して個別のＬＥＤ素子１３に個片化する個片化工程を示している。
（第２実施形態）
【００４０】
添付図８，９を参照しながら、本発明の第２実施形態について詳細に説明する。ＬＥＤ装置の外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｂが回路基板１２にフリップチップ実装されているものとする。
【００４１】
図８によりＬＥＤ素子１３ｂのバンプ面を説明する。図８はＬＥＤ素子１３ｂをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｂの電極面にはｎ側バンプ２３とｐ側バンプ２４が存在し、ｎ側及びｐ側バンプ２３，２４が占める領域以外をバリスタ２６ｂ（保護部材）が覆っている。ＬＥＤ素子１３ｂと第１実施形態のＬＥＤ素子１３は、バリスタ２６ｂとバリスタ２６以外は等しい。また第１実施形態のＬＥＤ素子１３と同様にバリスタ２６ｂのしきい値は約１５〜３０Ｖとなる。
【００４２】
図９によりＬＥＤ素子１３ｂの断面を説明する。図９は図８のＦ−Ｆ線に沿ったＬＥＤ素子１３ｂの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２、ｎ側及びｐ側バンプ２３，２４、保護膜２７は、第１実施形態のＬＥＤ素子１３と同じものである。ＬＥＤ素子１３ｂは、ＬＥＤ素子１３に対しバリスタ２６ｂが周辺部にも存在することが相違している。
【００４３】
本実施形態は、バリスタ２６ｂがｎ側及びｐ側バンプ２３，２４間に局在していないため、図７で示した第１実施形態のＬＥＤ素子１３の製造工程に対し、（ｃ）の保護部材形成工程において保護部材を充填する領域及びその周囲の領域が開口したレジスト膜７２を形成する工程が省略できる。
（第３実施形態）
【００４４】
添付図１０〜１３を参照しながら、本発明の第３実施形態について詳細に説明する。第３実施形態は、第２実施形態の製造工程をいっそう簡略化して製造したＬＥＤ素子１３ｄ及びその製造方法である。ＬＥＤ装置１３ｄの外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｄが回路基板１２にフリップチッ
プ実装されているものとする。
【００４５】
図１０によりＬＥＤ素子１３ｄのバンプ面を説明する。図１０はＬＥＤ素子１３ｄをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｄの電極面にはｎ側バンプ２３ｄとｐ側バンプ２４ｄが存在し、ｎ側及びｐ側バンプ２３ｄ，２４ｄが占める領域以外をバリスタ２６ｄ（保護部材）が覆っている。平面的には図８と等しいが、高さ方向の構造、並びにｎ側及びｐ側バンプ２３ｄ，２４ｄの部材が異なるためサフィックスを変えた。バリスタ２６ｄのしきい値は第１，２実施形態のＬＥＤ素子１３，１３ｂと同様に約１５〜３０Ｖとなる。
【００４６】
図１１によりＬＥＤ素子１３ｄの断面を説明する。図１１は図１０のＤ−Ｄ線に沿ったＬＥＤ素子１３ｄの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２、保護膜２７は、第１及び第２実施形態のＬＥＤ素子１３，１３ｂと同じものである。ＬＥＤ素子１３ｄは、第２実施形態のＬＥＤ素子１３ｂ（図９等参照）と同様にＬＥＤ素子１３ｄの周辺部にもバリスタ２６ｄが存在するが、バリスタ２６ｄの底面とｎ側及びｐ側バンプ２３ｄ，２４ｄの底面の高さが一致しているところが相違している。ｎ側及びｐ側バンプ２３ｄ，２４ｄはＵＢＭ層と金バンプ部だけからなり、その底面は金が露出している。
【００４７】
図１２によりＬＥＤ素子１３ｄを回路基板１２に実装し樹脂層１１で封止したＬＥＤ装置１０ｄの積層構造を説明する。図１２はＬＥＤ素子１３ｄを備えるＬＥＤ装置１０ｄの断面図である。本実施形態のＬＥＤ素子１３ｄを示す図１２と第１実施形態のＬＥＤ素子１３ｂを示す図５の違いは、図１２と図５でＬＥＤ素子１３ｄとＬＥＤ素子１３ｂが異なっていることに加え、図１２では−及び＋電極１４，１５上に金錫共晶層２８ｄが描かれていることである。図５ではｎ側及びｐ側バンプ２３，２４に金錫共晶層２３ｃ、２４ｃ（図６，７参照）が含まれていたので回路基板１２とＬＥＤ素子１３の接合部に金錫共晶層２３ｃ、２４ｃを描かなかったが、本実施形態では回路基板１２に金錫共晶層２８ｄを追加形成するため図１２において金錫共晶層２８ｄを明示した。金錫共晶層２８ｄは、フラックスをバインダとする金錫合金ペーストを印刷法により回路基板１２とＬＥＤ素子１３ｄとの接続部（−及び＋電極１４，１５上）に配置し、ＬＥＤ素子１３ｄの接合時に溶融してから固体化して形成する。
【００４８】
図１３により本実施形態のＬＥＤ素子１３ｄの製造方法を説明する。図１３はＬＥＤ素子１３ｄを製造する工程の説明図である。（ａ）はウェハー準備工程であり、第１実施形態の図７（ａ）と等しい。（ｂ）はウェハー７１にカソードとなるｎ側バンプ２３ｄとアノードとなるｐ側バンプ２４ｄを形成するバンプ形成工程である。図７（ｂ）と同じ工程であるが、本実施形態における完成時のＬＥＤ素子１３ｄではバリスタ２６ｄの底面並びにｎ側及びｐ側バンプ２３ｄ，２４ｄの底面の高さが略等しいことが要点となるので、製造途中においてｎ側バンプ２３ｄがｐ側バンプ２４ｄよりもｐ型半導体層２２の厚さ（約１μｍ）分だけ低くなっていることを明示している。
【００４９】
（ｃ）は保護部材形成工程においてウェハー７１の上面にｎ側及びｐ側バンプ２３ｄ，２４ｄが隠れるくらいまでペースト状のバリスタ２６ｄを塗布し、その後バリスタ２６ｄを焼結する工程を示している。なおバリスタ２６ｄを塗布したら、バリスタ粒子の整列状態を改善するためバリスタ２６ｄをプレスすることが好ましい。（ｄ）は保護部材形成工程においてバリスタ２６ｄの上面を研磨してｎ側及びｐ側の金バンプ部２３ｄ，２４ｄの表面を露出させる。このときそれぞれのｎ側及びｐ側バンプ２３ｄ、２４ｄも一部研磨することでバリスタ２６ｄの底面（図では上側の面）並びにｎ側及びｐ側バンプ２３ｄ，２４ｄの底面の高さを略等しくする。（ｅ）はウェハー７１を切断して個別のＬＥＤ素子１３ｄに個片化する個片化工程を示している。
【００５０】
以上のように本実施形態の製造方法は、バンプを形成したらバリスタ２６ｄの塗布、硬化及び研磨を行なうだけであり、フォトリソグラフィ工程がないので、図７に示した工程と比べると著しく簡単化している。なお回路基板１２への金錫合金ペースト印刷はスクリーン印刷で良く製造上の困難性はない。
（第４実施形態）
【００５１】
添付図１４，１５を参照し、第３実施形態のＬＥＤ素子１３ｄと比較しながら、本発明の第４実施形態のＬＥＤ素子１３ｅについて詳細に説明する。第４実施形態は、第３実施形態のＬＥＤ素子１３ｄを回路基板１２に接合するときよりも、よりいっそう接合が容易になるようにしたものである。ＬＥＤ装置１３ｅの外観および回路基板１２は第１実施形態の図１，２と等しい。なお本実施形態ではＬＥＤ素子１３ｅが回路基板１２にフリップチップ実装されているものとする。
【００５２】
図１４によりＬＥＤ素子１３ｅのバンプ面を説明する。図１４はＬＥＤ素子１３ｅをバンプ面側から眺めた平面図である。ＬＥＤ素子１３ｅの電極面にはｎ側バンプ２３ｅとｐ側バンプ２４ｅが存在し、ｎ側及びｐ側バンプ２３ｅ，２４ｅが占める領域以外をバリスタ２６ｅ（保護部材）が覆っている。第３実施形態のＬＥＤ素子１３ｄを示す図８に対し、本図ではｎ側電極２３ｅ及びｐ側バンプ２４ｅの切り欠き部分が大きくなっている。なおバリスタ２６ｅのしきい値は第１〜３実施形態のＬＥＤ素子１３，１３ｂ，１３ｄと同様に約１５〜３０Ｖとなる。
【００５３】
図１５によりＬＥＤ素子１３ｅの断面を説明する。図１５は図１４のＥ−Ｅ線に沿ったＬＥＤ素子１３ｅの断面図である。前述のようにサファイア基板２５、ｎ型及びｐ型半導体層２１，２２は、第１〜３実施形態のＬＥＤ素子１３，１３ｂ，１３ｄと同じものである。ＬＥＤ素子１３ｅは、第３実施形態と同様にＬＥＤ素子１３ｅの周辺部にもバリスタ２６ｅが存在し、バリスタ２６ｅの底面とｎ側及びｐ側バンプ２３，２４の底面の高さが一致している。またｎ側及びｐ側バンプ２３ｅ，２４ｅはＵＢＭ層と金バンプ部だけからなり、その底面は金が露出している。
【００５４】
図１５と図１１との違いは、図１５においてｎ側電極２３ｅが大型化し、その一部分がｐ型半導体層２２と保護膜２７ｅ（絶縁層）を介して重なっていることである。これにあわせて保護膜２７ｅ、バリスタ２６ｅの形状も異なる。このため回路基板１２（接合部の−及び＋電極の形状が第１〜３実施形態と異なる）の接合部に印刷するｎ側バンプ２３ｅ用の印刷パターンを大きくすることができるようになり印刷及び接合が容易になる。
【００５５】
第１〜４実施形態では保護部材がバリスタ２６，２６ｂ，２６ｄ，２６ｅであった。しかしながら保護部材はバリスタに限られず、最初はペースト状態で充填後固体化できる静電気保護部材であれば良い。カーボンをバインダ中に混練した抵抗ペースト、高誘電率の粒子をバインダ中に混練した容量性のペースト、表面に不導体層を設けた金属粒子をバインダ中に混練した静電気保護用ペーストなどが使える。
【００５６】
第１〜４実施形態ではバリスタ２６，２６ｂ，２６ｄ，２６ｅのバインダは樹脂であった。とくに焼結（１５０℃程度）するとガラス質になるオルガノポリシロキサン等の無機バインダを使うと耐熱性や耐光性が高くなる。他のバインダとしてガラスフリットを使っても良い。ガラスフリットを含有させると焼結温度を上昇させなければならないが、静電気保護部材の強度を増すことができる。
【００５７】
第１〜４実施形態ではｎ側及びｐ側バンプ２３，２３ｄ，２３ｅ，２４，２４ｄ，２４ｅは電解メッキ法で形成した金バンプであった。バンプ形成法としては電解メッキ法以外
に、スパッタ法やＣＶＤ法、蒸着法など他のメッキ法でも良く、スタッドバンプでも良い。なおメッキ法で形成したバンプは平面形状が比較的自由に設定できる。このため第１〜３実施形態ではｐ側バンプ２４，２４ｄをｎ型半導体層２１の露出部まで延出させることができた。これは、静電気がバリスタ２６，２６ｂ，２６ｄを通過したときに発する熱をｎ型半導体層２１の露出部に局在させ、熱による被害を小さくすることに配慮したものである。またバンプのコアとなる部材も金に限られず、半田や銅、アルミニウムなど他の合金や金属材料であっても良い。なお電解メッキ法は大気中で製造できるので手軽であり、金バンプであれば前述のように金錫共晶による接合が適用できるのでリフロー時の安定性が保証される。
【００５８】
第１，２実施形態では金錫共晶層２３ｃ，２４ｃをｎ側及びｐ側バンプ２３，２４上に形成していた。第３実施形態のように金錫共晶層２８ｄを回路基板１２の−及び＋電極１４，１５上に形成しても良い。しかしながら、ＬＥＤ素子１３，１３ｂが回路基板１２より平面積が小さいのでＬＥＤ素子１３，１３ｂ側に金錫共晶層を形成した方が取り扱いが楽であり、スパッタ法や蒸着法では金錫材料の使用効率が高くなる。
【符号の説明】
【００５９】
１０，１０ｄ…ＬＥＤ装置（半導体発光装置）、
１１…樹脂層、
１２…回路基板、
１３，１３ｂ，１３ｄ，１３ｅ…ＬＥＤ素子（半導体発光素子）、
１４…−電極、
１４ａ，１５ａ…スルーホール、
１４ｂ，１５ｂ…出力電極、
１５…＋電極、
１６…板材、
２１…ｎ型半導体層、
２１ａ…発光層、
２２…ｐ型半導体層、
２２ａ…ｐ型ＧａＮ層、
２２ｂ…金属層、
２３，２３ｄ，２３ｅ…ｎ側バンプ、
２３ｂ，２４ｂ…金バンプ部、
２３ｃ，２４ｃ，２８ｄ…金錫共晶層、
２４，２４ｄ，２４ｅ…ｐ側バンプ、
２４ａ…ＵＢＭ層、
２５…サファイア基板、
２６，２６ｂ，２６ｄ，２６ｅ…バリスタ（保護部材）、
２７，２７ｅ…保護膜（絶縁層）、
７１…ウェハー、
７２，７３…レジスト膜。
【特許請求の範囲】
【請求項１】
ｎ型半導体層とｐ型半導体層を備え、回路基板上にフリップチップ実装する半導体発光素子において、
前記半導体発光素子がカソードとなるｎ側バンプとアノードとなるｐ側バンプを備え、
該ｎ側バンプと該ｐ側バンプの間に保護部材を備えることを特徴とする半導体発光素子。
【請求項２】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることを特徴とする請求項１に記載の半導体発光素子。
【請求項３】
前記保護部材の底面と前記ｎ側及びｐ側バンプの底面の高さが略等しいことを特徴とする請求項１又は２に記載の半導体発光素子。
【請求項４】
前記ｐ側バンプの一部分が前記ｎ型半導体層と絶縁層を介して積層していることを特徴とする請求項１から３のいずれか一項に記載の半導体発光素子。
【請求項５】
前記ｎ側バンプの一部分が前記ｐ型半導体層と絶縁層を介して積層していることを特徴とする請求項１から３のいずれか一項に記載の半導体発光素子。
【請求項６】
前記ｎ側バンプ及び前記ｐ側バンプが電解メッキ法で形成された金バンプであり、前記回路基板の電極と金錫共晶で接合することを特徴とする請求項１から５のいずれか一項に記載の半導体発光素子。
【請求項７】
回路基板上に半導体発光素子をフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるｎ側バンプとアノードとなるｐ側バンプを形成するバンプ形成工程と、
前記ｎ側バンプと前記ｐ側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする半導体発光素子の製造方法。
【請求項８】
前記ペースト状の保護部材がバリスタ粉末とバインダを混練したものであることを特徴とする請求項７に記載の半導体発光素子の製造方法。
【請求項９】
前記バンプ形成工程において、前記ｎ側バンプと前記ｐ側バンプを電解メッキ法で形成することを特徴とする請求項７又は８に記載の半導体発光素子の製造方法。
【請求項１０】
前記保護部材形成工程において、前記保護部材を充填し固体化したら、バンプ表面が露出するまで前記保護部材を研磨することを特徴とする請求項７から９のいずれか一項に記載の半導体発光素子の製造方法。
【請求項１１】
前記保護部材形成工程において、前記保護部材を充填するときに前記ウェハーの電極面全体に亘って該保護部材を塗布することを特徴とする請求項１０に記載の半導体発光素子の製造方法。
【請求項１２】
前記保護部材形成工程において、フォトリソグラフィ法で前記ｎ側バンプと前記ｐ側バ
ンプの間に前記保護部材を充填することを特徴とする請求項７から１０のいずれか一項に記載の半導体発光素子の製造方法。
【請求項１３】
前記ｎ側バンプ及び前記ｐ側バンプ表面に金錫共晶層を形成すことを特徴とする請求項７から１２のいずれか一項に記載の半導体発光素子の製造方法。
【請求項１】
ｎ型半導体層とｐ型半導体層を備え、回路基板上にフリップチップ実装する半導体発光素子において、
前記半導体発光素子がカソードとなるｎ側バンプとアノードとなるｐ側バンプを備え、
該ｎ側バンプと該ｐ側バンプの間に保護部材を備えることを特徴とする半導体発光素子。
【請求項２】
前記保護部材がバリスタ粉末を含むペーストを焼結したバリスタであることを特徴とする請求項１に記載の半導体発光素子。
【請求項３】
前記保護部材の底面と前記ｎ側及びｐ側バンプの底面の高さが略等しいことを特徴とする請求項１又は２に記載の半導体発光素子。
【請求項４】
前記ｐ側バンプの一部分が前記ｎ型半導体層と絶縁層を介して積層していることを特徴とする請求項１から３のいずれか一項に記載の半導体発光素子。
【請求項５】
前記ｎ側バンプの一部分が前記ｐ型半導体層と絶縁層を介して積層していることを特徴とする請求項１から３のいずれか一項に記載の半導体発光素子。
【請求項６】
前記ｎ側バンプ及び前記ｐ側バンプが電解メッキ法で形成された金バンプであり、前記回路基板の電極と金錫共晶で接合することを特徴とする請求項１から５のいずれか一項に記載の半導体発光素子。
【請求項７】
回路基板上に半導体発光素子をフリップチップ実装する半導体発光素子の製造方法において、
前記半導体発光素子の半導体層が多数配列したウェハーを準備するウェハー準備工程と、
前記ウェハーにカソードとなるｎ側バンプとアノードとなるｐ側バンプを形成するバンプ形成工程と、
前記ｎ側バンプと前記ｐ側バンプの間にペースト状の保護部材を充填し、該ペースト状の保護部材を固体化する保護部材形成工程と、
前記ウェハーを個片化し前記半導体発光素子を得る個片化工程と
を備えることを特徴とする半導体発光素子の製造方法。
【請求項８】
前記ペースト状の保護部材がバリスタ粉末とバインダを混練したものであることを特徴とする請求項７に記載の半導体発光素子の製造方法。
【請求項９】
前記バンプ形成工程において、前記ｎ側バンプと前記ｐ側バンプを電解メッキ法で形成することを特徴とする請求項７又は８に記載の半導体発光素子の製造方法。
【請求項１０】
前記保護部材形成工程において、前記保護部材を充填し固体化したら、バンプ表面が露出するまで前記保護部材を研磨することを特徴とする請求項７から９のいずれか一項に記載の半導体発光素子の製造方法。
【請求項１１】
前記保護部材形成工程において、前記保護部材を充填するときに前記ウェハーの電極面全体に亘って該保護部材を塗布することを特徴とする請求項１０に記載の半導体発光素子の製造方法。
【請求項１２】
前記保護部材形成工程において、フォトリソグラフィ法で前記ｎ側バンプと前記ｐ側バ
ンプの間に前記保護部材を充填することを特徴とする請求項７から１０のいずれか一項に記載の半導体発光素子の製造方法。
【請求項１３】
前記ｎ側バンプ及び前記ｐ側バンプ表面に金錫共晶層を形成すことを特徴とする請求項７から１２のいずれか一項に記載の半導体発光素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２３３２８（Ｐ２０１２−２３３２８Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−２５４６６８（Ｐ２０１０−２５４６６８）
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（０００１３１４３０）シチズン電子株式会社 (798)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【出願人】（０００００１９６０）シチズンホールディングス株式会社 (1,939)
【出願人】（０００１３１４３０）シチズン電子株式会社 (798)
【Ｆターム（参考）】
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