半導体装置の製造方法
【課題】工程数の増加を抑えながら、ビア間の耐圧の低下を抑制することができる半導体装置の製造方法を提供する。
【解決手段】配線2上に低誘電率膜5及び6を形成した後、低誘電率膜5及び6上にハードマスク7、8及び9を形成する。ハードマスク7〜9上にレジストマスクを形成する。レジストマスクを用いて低誘電率膜5及び6にビアホール11を形成する。レジストマスクをアッシングする。このとき、レジストマスクから生じる飛散物をビアホール11の少なくとも側面に付着させて保護膜12を形成する。その後、ビアホール11を配線2まで到達させ、ビアホール11内に導電材を埋め込む。
【解決手段】配線2上に低誘電率膜5及び6を形成した後、低誘電率膜5及び6上にハードマスク7、8及び9を形成する。ハードマスク7〜9上にレジストマスクを形成する。レジストマスクを用いて低誘電率膜5及び6にビアホール11を形成する。レジストマスクをアッシングする。このとき、レジストマスクから生じる飛散物をビアホール11の少なくとも側面に付着させて保護膜12を形成する。その後、ビアホール11を配線2まで到達させ、ビアホール11内に導電材を埋め込む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【背景技術】
【0002】
Cu配線を形成する方法として、ダマシン法が知られている。図12A乃至図12Jは従来の半導体装置の製造方法を工程順に示す断面図である。
【0003】
従来の配線の形成方法では、図12Aに示すように、層間絶縁膜等の上に形成された低誘電率膜101及びSiC膜103を形成し、低誘電率膜101及びSiC膜103に配線溝を形成する。そして、配線溝内に配線102を埋め込む。
【0004】
次に、配線102及びSiC膜103上に、ストッパ膜104及び低誘電率膜105を形成する。ストッパ膜104としては、例えばSiCH膜を形成する。低誘電率膜105としては、例えばSiOCH膜を形成する。
【0005】
次いで、低誘電率膜105上に低誘電率膜106を塗布法により形成する。低誘電率膜106としては、例えばポーラスシリカ膜(例えばNSC(Nano Clustering Silica)膜)を形成する。
【0006】
その後、低誘電率膜106上にハードマスク107、ハードマスク108及びハードマスク109を順次形成する。ハードマスク107としては、例えばSiCH膜を形成する。ハードマスク108としては、例えばSiO2膜を形成する。ハードマスク109としては、例えばSiC膜を形成する。
【0007】
続いて、図12Bに示すように、ビアホールのパターンを備えたレジストマスク110をハードマスク109上に形成する。
【0008】
次に、図12Cに示すように、レジストマスク110をマスクとして用いて、ハードマスク109、ハードマスク108、ハードマスク107、低誘電率膜106及び低誘電率膜105に、低誘電率膜105の途中まで達するビアホール111を形成する。
【0009】
次いで、図12Dに示すように、アッシングによりレジストマスク110を除去する。その後、ウェット処理を行うことにより、残留物を除去する。
【0010】
続いて、ビアホール111内に樹脂材を埋め込み、これにO2プラズマを用いたエッチバックを行うことにより、図12Eに示すように、ビアホール111内に樹脂膜113を形成し、その表面を平坦化する。次に、全面に、反射防止膜114及び配線のパターンを備えたレジストマスク115を順次形成する。
【0011】
次いで、図12Fに示すように、レジストマスク115をマスクとして用いて、反射防止膜114及びハードマスク109のパターニングを行う。このとき、樹脂膜113の上面が後退する。
【0012】
その後、図12Gに示すように、アッシングによりレジストマスク115及び反射防止膜114を完全に除去する。
【0013】
次に、図12Hに示すように、ハードマスク109をマスクとして用いて、ハードマスク108及びハードマスク107のパターニングを行うと共に、ビアホール111をストッパ膜104まで到達させる。この結果、ハードマスク109が消滅する。
【0014】
次いで、図12Iに示すように、ハードマスク108及びハードマスク107をマスクとして用いて、低誘電率膜106のパターニングを行うことにより、配線溝117を形成すると共に、ビアホール111を配線102まで到達させる。
【0015】
その後、全面にバリアメタル膜及びCuシード層(図示せず)を形成し、その上に電解めっきによりCu膜を形成する。そして、ハードマスク107が露出するまで、Cu膜、Cuシード層、バリアメタル膜及びハードマスク108のCMPを行う。この結果、図12J及び図13に示すように、ビアホール111内にビア118aが埋め込まれ、配線溝117内に配線118bが埋め込まれた構造が得られる。なお、図13は、図12J中のIII−III線に沿った断面図である。
【0016】
従来、このような方法によってCu配線が形成されているが、隣り合うビア118a間の耐圧が不足してきている。
【0017】
なお、特許文献1及び2に、CVD法によりビアホールの側壁部に無機保護膜を形成することが開示されているが、無機保護膜を形成することに伴って、工程数が増加し、また、処理時間及びコストが増加してしまう。
【0018】
特許文献3には、ビアホールを形成した後に下地膜を逆スパッタリングすることにより、保護膜を形成することが開示されているが、保護膜を形成することに伴って、工程数が増加し、また、処理時間及びコストが増加してしまう。
【0019】
特許文献4には、強誘電体キャパシタの電極に達するコンタクトホールを形成する際に用いたレジストマスクをアッシングするに当たり、雰囲気を調整することが開示されている。しかし、耐圧の問題が生じるような部位に関する技術ではなく、また、このような調整を行っても耐圧の低下を抑制することはできない。
【0020】
【特許文献1】特開2004−119950号公報
【特許文献2】特開平10−284600号公報
【特許文献3】特開2000−183040号公報
【特許文献4】特開2003−7981号公報
【発明の開示】
【発明が解決しようとする課題】
【0021】
本発明は、工程数の増加を抑えながら、ビア間の耐圧の低下を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0022】
本願発明者が耐圧の低下の原因を究明すべく検討を重ねたところ、配線118bの形成までに低誘電率膜106が、以下のように、何度も損傷を受けていることが原因の1つであることを見出した。
(a)ビアホール111の形成の際に、低誘電率膜106はエッチングダメージを受ける(図12C参照)。
(b)レジストマスク110を除去する際に、低誘電率膜106はアッシングダメージを受ける(図12D参照)。
(c)樹脂膜113を形成する際に、低誘電率膜106は埋め込みダメージを受ける(図12E参照)。
(d)レジストマスク115及び反射防止膜114を除去する際に、低誘電率膜106はアッシングダメージを受ける(図12G参照)。
(e)ハードマスク108及び107をパターニングする際に、低誘電率膜106はエッチングダメージを受ける(図12H参照)。
(f)配線溝117を形成する際に、低誘電率膜106はエッチングダメージを受ける(図12I参照)。
【0023】
このように、繰り返して低誘電率膜106がダメージを受けているために耐圧が低下しているのである。
【0024】
そして、本願発明者は、このような見解に基づいて更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【0025】
本願発明に係る第1の半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上にハードマスクを形成する。次に、前記ハードマスク上にレジストマスクを形成する。次いで、前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する。その後、前記レジストマスクをアッシングする。続いて、前記開口部を前記配線まで到達させる。そして、前記開口部内に導電材を埋め込む。但し、前記レジストマスクをアッシングする際に、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する。
【0026】
本願発明に係る第2の半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上にハードマスクを形成する。次に、前記ハードマスク上にレジストマスクを形成する。次いで、前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する。その後、前記レジストマスクをアッシングする。続いて、前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する。次に、前記開口部を前記配線まで到達させる。そして、前記開口部内に導電材を埋め込む。
【0027】
本願発明に係る第3の半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上にハードマスクを形成する。次に、前記ハードマスク上に第1のレジストマスクを形成する。次いで、前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する。その後、前記第1のレジストマスクをアッシングする。続いて、前記ハードマスク上に第2のレジストマスクを形成する。次に、前記第2のレジストマスクを用いて前記ハードマスクをパターニングする。次いで、前記第2のレジストマスクをアッシングする。その後、前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する。続いて、前記第1の開口部を前記配線まで到達させる。そして、前記第1及び第2の開口部内に導電材を埋め込む。但し、前記第2のレジストマスクをアッシングする際に、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する。
【発明の効果】
【0028】
本発明によれば、保護膜により開口部の側面が覆われるため、無機低誘電率膜へのダメージを抑制し、ビア間の耐圧の低下を抑制することができる。また、保護膜の形成は、従来も行われているレジストマスクのアッシング等と並行して行われるため、工程数の増加も抑制される。
【発明を実施するための最良の形態】
【0029】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図1Aは、本発明の実施形態により製造する半導体装置の一部を示す平面図である。図1Bは、図1A中のI−I線に沿った断面図である。図1Cは、図1中のII−II線に沿った断面図である。
【0030】
この半導体装置では、半導体基板(図示せず)上にトランジスタ等の素子(図示せず)が形成され、その上方に層間絶縁膜として低誘電率膜1が形成される。また、低誘電率膜1上にSiC膜3が形成される。そして、低誘電率膜1及びSiC膜3に、配線溝が形成され、この配線溝に素子に接続された配線2が埋め込まれる。なお、配線2は、ダマシン法により形成されるものであり、SiC膜3はその際にハードマスクとして用いられるものである。
【0031】
SiC膜3上には、ストッパ膜4、低誘電率膜5、低誘電率膜6及びハードマスク7が形成される。ストッパ膜4及び低誘電率膜5には、配線2まで達するビアホールが形成され、その内部にビア18aが埋め込まれる。また、低誘電率膜6及びハードマスク7には、ビア18aに接続される配線18bが形成される。
【0032】
次に、図1A乃至図1Cに示す部分を備える半導体装置の製造方法について説明する。図2A乃至図2Kは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図1Bと同じ位置の断面を示す。図3A乃至図3Kは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図1Cと同じ位置の断面を示す。
【0033】
本実施形態では、先ず、半導体基板(図示せず)の表面にトランジスタ等の素子を形成した後、その上に層間絶縁膜(図示せず)を形成し、この層間絶縁膜中にコンタクトプラグを形成する。更に、図2A及び図3Aに示すように、この層間絶縁膜上に低誘電率膜1及びSiC膜3を形成し、低誘電率膜1及びSiC膜3に配線溝を形成する。そして、配線溝内に配線2を埋め込む。
【0034】
次に、配線2及びSiC膜3上に、ストッパ膜4及び低誘電率膜5をプラズマCVD法により形成する。ストッパ膜4としては、例えば厚さが50nm程度のSiCH膜を形成する。低誘電率膜5としては、例えば厚さが160nmのSiOCH膜を形成する。
【0035】
次いで、低誘電率膜5上に低誘電率膜6を塗布法又はCVD法により形成する。低誘電率膜6としては、例えば厚さが140nm程度のポーラスシリカ膜(例えばNSC(Nano Clustering Silica)膜)を形成する。
【0036】
その後、低誘電率膜6上に第1ハードマスク7、第2ハードマスク8及び第3ハードマスク9をプラズマCVD法により順次形成する。第1ハードマスク7としては、例えば厚さが50nm程度のSiCH膜を形成する。第2ハードマスク8としては、例えば厚さが100nm程度のSiO2膜を形成する。第3ハードマスク9としては、例えば厚さが70nm程度のSiC膜を形成する。
【0037】
続いて、図2B及び図3Bに示すように、直径が100nm程度のビアホールのパターンを備えたレジストマスク10を第3ハードマスク9上に形成する。レジストマスク10の厚さは、例えば300nm程度とする。レジストマスク10の形成に当たっては、例えば、ArFレジストを塗布した後、これに露光及び現像を行えばよい。
【0038】
次に、図2C及び図3Cに示すように、レジストマスク10をマスクとして用いて、第3ハードマスク9、第2ハードマスク8、第1ハードマスク7、低誘電率膜6及び低誘電率膜5に、低誘電率膜5の途中まで達するビアホール11を形成する。
【0039】
次いで、図2D及び図3Dに示すように、低圧アッシングによりレジストマスク10を除去する。このときの条件は、例えば、O2流量:100sccm、チャンバ内圧力:2.67Pa(20mTorr)、パワー:200W、時間;60秒間、基板電圧:−400Vとする。また、同じ時間(60秒間)のオーバーアッシングを高圧下で続けて行う。この結果、レジストマスク10の一部がスパッタエッチングされ、ビアホール11の底面及び側面に、レジストマスク10に含まれていた炭素を主成分とする保護膜12が付着する。保護膜12の厚さは、例えば3nm程度となる。なお、低圧アッシング時のプラズマとして、酸素プラズマの他に、アンモニアプラズマ又は水素プラズマを用いてもよい。
【0040】
その後、ウェット処理を行うことにより、残留物を除去する。続いて、ビアホール11内に樹脂材を埋め込み、これにO2プラズマを用いたエッチバックを行うことにより、図2E及び図3Eに示すように、ビアホール11内に樹脂膜13を形成し、その表面を平坦化する。次に、全面に、反射防止膜14及び配線のパターンを備えたレジストマスク15を順次形成する。反射防止膜14としては、例えば厚さが50nmのBARC(Bottom Anti Reflection Coating)を塗布法により形成する。レジストマスク15の厚さは、例えば300nm程度とする。レジストマスク15の形成に当たっては、例えば、ArFレジストを塗布した後、これに露光及び現像を行えばよい。
【0041】
次いで、図2F及び図3Fに示すように、レジストマスク15をマスクとして用いて、反射防止膜14及び第3ハードマスク9のパターニングを行う。このとき、樹脂膜13の上面が後退する。
【0042】
その後、図2G及び図3Gに示すように、低圧アッシングによりレジストマスク15を完全に除去すると共に、反射防止膜14を途中まで除去する。このときの条件は、例えば、O2流量:100sccm、チャンバ内圧力:2.67Pa(20mTorr)、パワー:200W、時間;60秒間、基板電圧:−400Vとする。この結果、レジストマスク15の一部がスパッタエッチングされ、保護膜12の上に、レジストマスク15に含まれていた炭素を主成分とする保護膜16が付着する。保護膜16の厚さは、例えば3nm程度となる。
【0043】
続いて、図2H及び図3Hに示すように、高圧アッシングにより反射防止膜14を完全に除去する。このときの条件は、例えば、O2流量:100sccm、チャンバ内圧力:13.3Pa(100mTorr)、パワー:150W、時間;60秒間、基板電圧:−250Vとする。
【0044】
次に、図2I及び図3Iに示すように、第3ハードマスク9をマスクとして用いて、第2ハードマスク8及び第1ハードマスク7のパターニングを行うと共に、ビアホール11をストッパ膜4まで到達させる。この結果、第3ハードマスク9が消滅する。
【0045】
次いで、図2J及び図3Jに示すように、第2ハードマスク8及び第1ハードマスク7をマスクとして用いて、低誘電率膜6のパターニングを行うことにより、配線溝17を形成すると共に、ビアホール11を配線2まで到達させる。このときの条件は、例えば、CF4流量:100sccm、CHF3流量:50sccm、チャンバ内圧力:26.6Pa(200mTorr)、パワー:500Wとする。
【0046】
その後、全面にバリアメタル膜及びCuシード層(図示せず)を形成し、その上に電解めっきによりCu膜を形成する。そして、第1ハードマスク7が露出するまで、Cu膜、Cuシード層、バリアメタル膜及び第2ハードマスク8のCMPを行う。この結果、図2K及び図3Kに示すように、ビアホール11内にビア18aが埋め込まれ、配線溝17内に配線18bが埋め込まれた構造が得られる。
【0047】
続いて、同様の工程を繰り返すことにより、多層配線構造を得る。そして、パッシベーション膜の形成及びボンディング用開口部の形成等を行って半導体装置を完成させる。
【0048】
このような本実施形態によれば、ビアホール11の形成に必要なレジストマスク10を用いて保護膜12を形成し、配線溝17の形成に必要なレジストマスク15を用いて保護膜16を形成しているため、従来の方法に対して新たに工程を追加するは必要ない。また、保護膜12及び16により、低誘電率膜5及び6が保護されるため、耐圧の低下が抑制される。
【0049】
ここで、保護膜12が形成されるメカニズムについて説明する。上述の実施形態では、レジストマスク10を除去するための低圧アッシングの際に基板電圧(Vdc)を適切に調整しているため、図4Aに示すように、酸素ラジカル52がレジストマスク10に届く前に酸素イオンがレジストマスク10に衝突する。この結果、その衝突エネルギによってレジストマスク10に含まれている炭素原子等が飛び出し、図4Bに示すように、ビアホール11の底面及び側面に付着する。従って、その後に酸素ラジカル52がビアホール11内に入り込んだとしても、低誘電率膜5及び6は保護膜12の初期層12aにより保護される。そして、図4Cに示すように、レジストマスク10が消失するまで、この現象が継続され、保護膜12が形成される。
【0050】
一方、従来の製造方法のように、レジストマスク10を除去するためのアッシングの際に基板電圧(Vdc)を適切に調整していない場合には、図5Aに示すように、酸素ラジカル52がレジストマスク10に届く前に酸素イオンがレジストマスク10に衝突することができない。この結果、図5Bに示すように、保護膜又はその初期層がビアホール11内に形成される前に、酸素ラジカル52がビアホール11内に入り込んでしまい、低誘電率膜5及び6がダメージを受けてしまう。そして、図5Cに示すように、レジストマスク10が消失するまで、この現象が継続され、低誘電率膜5及び6の耐圧が低下してしまう。
【0051】
ここで、アッシングの条件について説明する。上述の実施形態では、保護膜12又は16を形成する際の基板電圧(基板バイアス)を−400Vとしている。この基板電圧は、接地電位を基準としたときの基板の電位と等しい。ある反応性イオンエッチング(RIE)装置では、酸素雰囲気下において、ガス圧力(チャンバ内気圧)とパワーとの間に図6に示す関係が成り立つ。即ち、気圧を上げるほど基板電圧が低下し、パワーを上げるほど基板電圧が上昇するのである。そして、保護膜12又は16を形成するには、ガス圧力(チャンバ内圧力)を2.67Pa(20mTorr)とする場合、基板電圧を−300V以下とすることが好ましい。基板電圧が−300Vを超えていると、従来の製造方法と同様に、保護膜の形成が不十分となることが想定されるからである。また、ガス圧力を2.67Paよりも高くする場合には、それに付随して、図6中の太線及び矢印で示すように、基板電圧を下げる(強くする)ことが好ましい。
【0052】
保護膜の形成に伴って、耐圧の維持だけでなくリーク電流を流れにくくすることも可能である。即ち、図7に示すように、保護膜を形成した場合には、保護膜を形成していない場合と比較して、絶縁破壊が生じる電界が大きくなり、リーク電流が流れにくくなる。実際に、本願発明者が測定を行ったところ、絶縁破壊が生じる電界が3割程度増加するという結果が得られた。
【0053】
上述の実施形態では、夫々レジストマスク10及び15を用いて保護膜12及び16を形成したが、第3ハードマスク9を用いて保護膜を形成することも可能である。この場合には、例えば、図2D、図3D及び図4Cに示すように、レジストマスク10を低圧アッシングにより除去する際に、図8に示すように、オーバーアッシングを行えばよい。つまり、上述の実施形態では、第3ハードマスク9の肩落ちを回避すべくオーバーアッシング時にイオンエネルギが下がるように、高圧アッシングを行っているが、低圧アッシングを継続して行ってもよい。この場合、図8に示すように、酸素イオン51の第3ハードマスク9への衝突に伴って、第3ハードマスク9の一部がスパッタエッチングされ、その一部が保護膜12上に付着して保護膜21が形成される。この結果、より一層確実に低誘電率膜4及び5が酸素ラジカル52から保護される。
【0054】
なお、アッシングの開始時には、図9に示すように、酸素イオン51の衝突が発生しだし(図4A参照)、その後、初期層12aが発生し、レジストマスク10が薄くなるに連れて保護膜12が成長する(図4B参照)。この間、チャンバから発せられるCOプラズマの発光強度は一定である。そして、レジストマスク10が消失すると、発光強度が低下して、そのまま変化しなくなる。この、発光強度が変化しなくなった時点がアッシングの終了点であり、その後のアッシングがオーバーアッシングである。このオーバーアッシング時に第3ハードマスク9をスパッタエッチングすると、図9にも示すように、保護膜21が形成されるのである。
【0055】
このように、第3ハードマスク9を用いて保護膜21を形成することが可能である。また、レジストマスク10を用いて保護膜12を形成せずに保護膜21を形成してもよい。但し、アッシング初期のダメージを回避するためには、保護膜12を形成することが好ましい。
【0056】
また、第3ハードマスク9を用いた保護膜の形成は、レジストマスク15のオーバーアッシング時にも可能であるが、この保護膜の形成はあまり好ましくない。これは、図10に示すように、レジストマスク15のオーバーアッシング時に、レジストマスク15を用いて保護膜22を形成すると、第3のハードマスク9の肩落ちが生じ、その後に形成する配線溝17の幅等が変動するからである。保護膜21の形成の際にも第3ハードマスク9の肩落ちは生じるが、ビアホール11の径の変動はトレンチ幅の変動よりも特性への影響が小さいため、許容される範囲が広い。
【0057】
なお、第1ハードマスク7、第2ハードマスク8及び第3ハードマスク9として、種々のものを用いることが可能である。第3ハードマスク9が保護膜21の形成に用いられる場合には、第3ハードマスク9として、SiN系膜(SiN膜、SiNH膜、SiON膜等)、SiC系膜(SiC膜、SiCH膜等)、SiOC系膜(SiOC膜、SiOCH膜等)、C系膜(C膜、CH膜等)、Ta系膜(Ta膜、TaN膜等)、Ti系膜(Ti膜、TiN膜等)等を形成することが好ましい。
【0058】
また、上述の実施形態では、3層構造のハードマスクを用いているが、図11に示すように、2層構造のハードマスクを用いてもよい。この場合にも、第2ハードマスク8を保護膜の形成に用いることができる。そして、第2ハードマスク8が保護膜の形成に用いられる場合、第2ハードマスク8として、SiN系膜(SiN膜、SiNH膜、SiON膜等)、SiC系膜(SiC膜、SiCH膜等)、SiOC系膜(SiOC膜、SiOCH膜等)、C系膜(C膜、CH膜等)、Ta系膜(Ta膜、TaN膜等)、Ti系膜(Ti膜、TiN膜等)等を形成することが好ましい。
【0059】
低誘電率膜4及び5としても、種々のものを用いることができるが、ポーラスSiOC系膜(SiOCH膜、SiOCN膜等)を用いることが好ましい。また、上述の実施形態では、層間絶縁膜を2層構造としているが、1層のみからなるものとしてもよい。
【0060】
更に、上述の実施形態では、ビアホール11を形成した後に配線溝17を形成しているが、配線溝を形成した後にビアホールを形成してもよい。即ち、上述の実施けち体では先ビア方式のデュアルダマシン法を採用しているが、先溝方式のデュアルダマシン法を採用してもよい。
【0061】
また、保護膜の厚さは特に限定されるものではないが、耐圧の低下を十分に抑制するためには、2nm以上とすることが好ましい。
【0062】
以下、本発明の諸態様を付記としてまとめて記載する。
【0063】
(付記1)
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有し、
前記レジストマスクをアッシングする工程は、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【0064】
(付記2)
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記1に記載の半導体装置の製造方法。
【0065】
(付記3)
前記レジストマスクをアッシングする工程は、前記トレジストマスクをスパッタエッチングする工程を有することを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0066】
(付記4)
前記レジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0067】
(付記5)
前記レジストマスクをアッシングする工程と前記開口部を前記配線まで到達させる工程との間に、前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を前記保護膜上に付着させる工程を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
【0068】
(付記6)
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0069】
(付記7)
前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記6に記載の半導体装置の製造方法。
【0070】
(付記8)
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【0071】
(付記9)
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記8に記載の半導体装置の製造方法。
【0072】
(付記10)
前記ハードマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記8又は9に記載の半導体装置の製造方法。
【0073】
(付記11)
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記8乃至10のいずれか1項に記載の半導体装置の製造方法。
【0074】
(付記12)
前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0075】
(付記13)
前記レジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された1種をアッシングプラズマとして用いることを特徴とする付記1乃至12のいずれか1項に記載の半導体装置の製造方法。
【0076】
(付記14)
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する工程と、
前記第1のレジストマスクをアッシングする工程と、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
前記第1の開口部を前記配線まで到達させる工程と、
前記第1及び第2の開口部内に導電材を埋め込む工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【0077】
(付記15)
前記第1の開口部として、デュアルダマシン法におけるビアホールを形成し、前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記14に記載の半導体装置の製造方法。
【0078】
(付記16)
前記第2のレジストマスクをアッシングする工程は、前記第2のトレジストマスクをスパッタエッチングする工程を有することを特徴とする付記14又は15に記載の半導体装置の製造方法。
【0079】
(付記17)
前記第2のレジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記14乃至16のいずれか1項に記載の半導体装置の製造方法。
【0080】
(付記18)
前記第2のレジストマスクをアッシングする工程と前記第2の開口部を形成する工程との間に、
前記無機低誘電率膜が形成された基板に印加する基板電圧を、前記第2のレジストマスクのアッシング時よりも弱いものに設定した上で前記第2のレジストマスクのオーバーアッシングを行う工程を有することを特徴とする付記14乃至17のいずれか1項に記載の半導体装置の製造方法。
【0081】
(付記19)
前記第2のレジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された1種をアッシングプラズマとして用いることを特徴とする付記14乃至18のいずれか1項に記載の半導体装置の製造方法。
【0082】
(付記20)
前記ハードマスクとして、SiN系膜、SiC系膜、SiOC系膜、C系膜、Ta系膜及びTi系膜からなる群から選択された1種を用いることを特徴とする付記1乃至19のいずれか1項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0083】
【図1A】本発明の実施形態により製造する半導体装置の一部を示す平面図である。
【図1B】図1A中のI−I線に沿った断面図である。
【図1C】図1中のII−II線に沿った断面図である。
【図2A】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2B】図2Aに引き続き、半導体装置の製造方法を示す断面図である。
【図2C】図2Bに引き続き、半導体装置の製造方法を示す断面図である。
【図2D】図2Cに引き続き、半導体装置の製造方法を示す断面図である。
【図2E】図2Dに引き続き、半導体装置の製造方法を示す断面図である。
【図2F】図2Eに引き続き、半導体装置の製造方法を示す断面図である。
【図2G】図2Fに引き続き、半導体装置の製造方法を示す断面図である。
【図2H】図2Gに引き続き、半導体装置の製造方法を示す断面図である。
【図2I】図2Hに引き続き、半導体装置の製造方法を示す断面図である。
【図2J】図2Iに引き続き、半導体装置の製造方法を示す断面図である。
【図2K】図2Jに引き続き、半導体装置の製造方法を示す断面図である。
【図3A】図2Aと同じく、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3B】図3Aに引き続き、半導体装置の製造方法を示す断面図である。
【図3C】図3Bに引き続き、半導体装置の製造方法を示す断面図である。
【図3D】図3Cに引き続き、半導体装置の製造方法を示す断面図である。
【図3E】図3Dに引き続き、半導体装置の製造方法を示す断面図である。
【図3F】図3Eに引き続き、半導体装置の製造方法を示す断面図である。
【図3G】図3Fに引き続き、半導体装置の製造方法を示す断面図である。
【図3H】図3Gに引き続き、半導体装置の製造方法を示す断面図である。
【図3I】図3Hに引き続き、半導体装置の製造方法を示す断面図である。
【図3J】図3Iに引き続き、半導体装置の製造方法を示す断面図である。
【図3K】図3Jに引き続き、半導体装置の製造方法を示す断面図である。
【図4A】保護膜12が形成されるメカニズムを示す断面図である。
【図4B】図4Aに引き続き、保護膜12が形成されるメカニズムを示す断面図である。
【図4C】図4Bに引き続き、保護膜12が形成されるメカニズムを示す断面図である。
【図5A】低誘電率膜にダメージが生じるメカニズムを示す断面図である。
【図5B】図5Aに引き続き、低誘電率膜にダメージが生じるメカニズムを示す断面図である。
【図5C】図5Bに引き続き、低誘電率膜にダメージが生じるメカニズムを示す断面図である。
【図6】ガス圧力(チャンバ内気圧)とパワーとの関係を示すグラフである。
【図7】保護膜の有無とリーク電流との関係を示すグラフである。
【図8】ハードマスクを用いて保護膜を形成する工程を示す図である。
【図9】オーバーアッシングの範囲を示す図である。
【図10】配線溝を形成する際にハードマスクをスパッタエッチングした結果を示す図である。
【図11】2層構造のハードマスクを示す断面図である。
【図12A】従来の半導体装置の製造方法を示す断面図である。
【図12B】図12Aに引き続き、半導体装置の製造方法を示す断面図である。
【図12C】図12Bに引き続き、半導体装置の製造方法を示す断面図である。
【図12D】図12Cに引き続き、半導体装置の製造方法を示す断面図である。
【図12E】図12Dに引き続き、半導体装置の製造方法を示す断面図である。
【図12F】図12Eに引き続き、半導体装置の製造方法を示す断面図である。
【図12G】図12Fに引き続き、半導体装置の製造方法を示す断面図である。
【図12H】図12Gに引き続き、半導体装置の製造方法を示す断面図である。
【図12I】図12Hに引き続き、半導体装置の製造方法を示す断面図である。
【図12J】図12Iに引き続き、半導体装置の製造方法を示す断面図である。
【図13】図12J中のIII−III線に沿った断面図である。
【符号の説明】
【0084】
1:低誘電率膜
2:配線
3:SiC膜
4:ストッパ膜
5、6:低誘電率膜
7、8、9:ハードマスク
10、15:レジストマスク
11:ビアホール
12、16、21、22:保護膜
12a:初期層
13:樹脂膜
14:反射防止膜
17:配線溝
18a:ビアプラグ
18b:配線
51:酸素イオン
52:酸素ラジカル
【技術分野】
【0001】
本発明は、配線層の形成に好適な半導体装置の製造方法に関する。
【背景技術】
【0002】
Cu配線を形成する方法として、ダマシン法が知られている。図12A乃至図12Jは従来の半導体装置の製造方法を工程順に示す断面図である。
【0003】
従来の配線の形成方法では、図12Aに示すように、層間絶縁膜等の上に形成された低誘電率膜101及びSiC膜103を形成し、低誘電率膜101及びSiC膜103に配線溝を形成する。そして、配線溝内に配線102を埋め込む。
【0004】
次に、配線102及びSiC膜103上に、ストッパ膜104及び低誘電率膜105を形成する。ストッパ膜104としては、例えばSiCH膜を形成する。低誘電率膜105としては、例えばSiOCH膜を形成する。
【0005】
次いで、低誘電率膜105上に低誘電率膜106を塗布法により形成する。低誘電率膜106としては、例えばポーラスシリカ膜(例えばNSC(Nano Clustering Silica)膜)を形成する。
【0006】
その後、低誘電率膜106上にハードマスク107、ハードマスク108及びハードマスク109を順次形成する。ハードマスク107としては、例えばSiCH膜を形成する。ハードマスク108としては、例えばSiO2膜を形成する。ハードマスク109としては、例えばSiC膜を形成する。
【0007】
続いて、図12Bに示すように、ビアホールのパターンを備えたレジストマスク110をハードマスク109上に形成する。
【0008】
次に、図12Cに示すように、レジストマスク110をマスクとして用いて、ハードマスク109、ハードマスク108、ハードマスク107、低誘電率膜106及び低誘電率膜105に、低誘電率膜105の途中まで達するビアホール111を形成する。
【0009】
次いで、図12Dに示すように、アッシングによりレジストマスク110を除去する。その後、ウェット処理を行うことにより、残留物を除去する。
【0010】
続いて、ビアホール111内に樹脂材を埋め込み、これにO2プラズマを用いたエッチバックを行うことにより、図12Eに示すように、ビアホール111内に樹脂膜113を形成し、その表面を平坦化する。次に、全面に、反射防止膜114及び配線のパターンを備えたレジストマスク115を順次形成する。
【0011】
次いで、図12Fに示すように、レジストマスク115をマスクとして用いて、反射防止膜114及びハードマスク109のパターニングを行う。このとき、樹脂膜113の上面が後退する。
【0012】
その後、図12Gに示すように、アッシングによりレジストマスク115及び反射防止膜114を完全に除去する。
【0013】
次に、図12Hに示すように、ハードマスク109をマスクとして用いて、ハードマスク108及びハードマスク107のパターニングを行うと共に、ビアホール111をストッパ膜104まで到達させる。この結果、ハードマスク109が消滅する。
【0014】
次いで、図12Iに示すように、ハードマスク108及びハードマスク107をマスクとして用いて、低誘電率膜106のパターニングを行うことにより、配線溝117を形成すると共に、ビアホール111を配線102まで到達させる。
【0015】
その後、全面にバリアメタル膜及びCuシード層(図示せず)を形成し、その上に電解めっきによりCu膜を形成する。そして、ハードマスク107が露出するまで、Cu膜、Cuシード層、バリアメタル膜及びハードマスク108のCMPを行う。この結果、図12J及び図13に示すように、ビアホール111内にビア118aが埋め込まれ、配線溝117内に配線118bが埋め込まれた構造が得られる。なお、図13は、図12J中のIII−III線に沿った断面図である。
【0016】
従来、このような方法によってCu配線が形成されているが、隣り合うビア118a間の耐圧が不足してきている。
【0017】
なお、特許文献1及び2に、CVD法によりビアホールの側壁部に無機保護膜を形成することが開示されているが、無機保護膜を形成することに伴って、工程数が増加し、また、処理時間及びコストが増加してしまう。
【0018】
特許文献3には、ビアホールを形成した後に下地膜を逆スパッタリングすることにより、保護膜を形成することが開示されているが、保護膜を形成することに伴って、工程数が増加し、また、処理時間及びコストが増加してしまう。
【0019】
特許文献4には、強誘電体キャパシタの電極に達するコンタクトホールを形成する際に用いたレジストマスクをアッシングするに当たり、雰囲気を調整することが開示されている。しかし、耐圧の問題が生じるような部位に関する技術ではなく、また、このような調整を行っても耐圧の低下を抑制することはできない。
【0020】
【特許文献1】特開2004−119950号公報
【特許文献2】特開平10−284600号公報
【特許文献3】特開2000−183040号公報
【特許文献4】特開2003−7981号公報
【発明の開示】
【発明が解決しようとする課題】
【0021】
本発明は、工程数の増加を抑えながら、ビア間の耐圧の低下を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0022】
本願発明者が耐圧の低下の原因を究明すべく検討を重ねたところ、配線118bの形成までに低誘電率膜106が、以下のように、何度も損傷を受けていることが原因の1つであることを見出した。
(a)ビアホール111の形成の際に、低誘電率膜106はエッチングダメージを受ける(図12C参照)。
(b)レジストマスク110を除去する際に、低誘電率膜106はアッシングダメージを受ける(図12D参照)。
(c)樹脂膜113を形成する際に、低誘電率膜106は埋め込みダメージを受ける(図12E参照)。
(d)レジストマスク115及び反射防止膜114を除去する際に、低誘電率膜106はアッシングダメージを受ける(図12G参照)。
(e)ハードマスク108及び107をパターニングする際に、低誘電率膜106はエッチングダメージを受ける(図12H参照)。
(f)配線溝117を形成する際に、低誘電率膜106はエッチングダメージを受ける(図12I参照)。
【0023】
このように、繰り返して低誘電率膜106がダメージを受けているために耐圧が低下しているのである。
【0024】
そして、本願発明者は、このような見解に基づいて更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【0025】
本願発明に係る第1の半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上にハードマスクを形成する。次に、前記ハードマスク上にレジストマスクを形成する。次いで、前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する。その後、前記レジストマスクをアッシングする。続いて、前記開口部を前記配線まで到達させる。そして、前記開口部内に導電材を埋め込む。但し、前記レジストマスクをアッシングする際に、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する。
【0026】
本願発明に係る第2の半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上にハードマスクを形成する。次に、前記ハードマスク上にレジストマスクを形成する。次いで、前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する。その後、前記レジストマスクをアッシングする。続いて、前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する。次に、前記開口部を前記配線まで到達させる。そして、前記開口部内に導電材を埋め込む。
【0027】
本願発明に係る第3の半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上にハードマスクを形成する。次に、前記ハードマスク上に第1のレジストマスクを形成する。次いで、前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する。その後、前記第1のレジストマスクをアッシングする。続いて、前記ハードマスク上に第2のレジストマスクを形成する。次に、前記第2のレジストマスクを用いて前記ハードマスクをパターニングする。次いで、前記第2のレジストマスクをアッシングする。その後、前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する。続いて、前記第1の開口部を前記配線まで到達させる。そして、前記第1及び第2の開口部内に導電材を埋め込む。但し、前記第2のレジストマスクをアッシングする際に、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する。
【発明の効果】
【0028】
本発明によれば、保護膜により開口部の側面が覆われるため、無機低誘電率膜へのダメージを抑制し、ビア間の耐圧の低下を抑制することができる。また、保護膜の形成は、従来も行われているレジストマスクのアッシング等と並行して行われるため、工程数の増加も抑制される。
【発明を実施するための最良の形態】
【0029】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図1Aは、本発明の実施形態により製造する半導体装置の一部を示す平面図である。図1Bは、図1A中のI−I線に沿った断面図である。図1Cは、図1中のII−II線に沿った断面図である。
【0030】
この半導体装置では、半導体基板(図示せず)上にトランジスタ等の素子(図示せず)が形成され、その上方に層間絶縁膜として低誘電率膜1が形成される。また、低誘電率膜1上にSiC膜3が形成される。そして、低誘電率膜1及びSiC膜3に、配線溝が形成され、この配線溝に素子に接続された配線2が埋め込まれる。なお、配線2は、ダマシン法により形成されるものであり、SiC膜3はその際にハードマスクとして用いられるものである。
【0031】
SiC膜3上には、ストッパ膜4、低誘電率膜5、低誘電率膜6及びハードマスク7が形成される。ストッパ膜4及び低誘電率膜5には、配線2まで達するビアホールが形成され、その内部にビア18aが埋め込まれる。また、低誘電率膜6及びハードマスク7には、ビア18aに接続される配線18bが形成される。
【0032】
次に、図1A乃至図1Cに示す部分を備える半導体装置の製造方法について説明する。図2A乃至図2Kは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図1Bと同じ位置の断面を示す。図3A乃至図3Kは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図1Cと同じ位置の断面を示す。
【0033】
本実施形態では、先ず、半導体基板(図示せず)の表面にトランジスタ等の素子を形成した後、その上に層間絶縁膜(図示せず)を形成し、この層間絶縁膜中にコンタクトプラグを形成する。更に、図2A及び図3Aに示すように、この層間絶縁膜上に低誘電率膜1及びSiC膜3を形成し、低誘電率膜1及びSiC膜3に配線溝を形成する。そして、配線溝内に配線2を埋め込む。
【0034】
次に、配線2及びSiC膜3上に、ストッパ膜4及び低誘電率膜5をプラズマCVD法により形成する。ストッパ膜4としては、例えば厚さが50nm程度のSiCH膜を形成する。低誘電率膜5としては、例えば厚さが160nmのSiOCH膜を形成する。
【0035】
次いで、低誘電率膜5上に低誘電率膜6を塗布法又はCVD法により形成する。低誘電率膜6としては、例えば厚さが140nm程度のポーラスシリカ膜(例えばNSC(Nano Clustering Silica)膜)を形成する。
【0036】
その後、低誘電率膜6上に第1ハードマスク7、第2ハードマスク8及び第3ハードマスク9をプラズマCVD法により順次形成する。第1ハードマスク7としては、例えば厚さが50nm程度のSiCH膜を形成する。第2ハードマスク8としては、例えば厚さが100nm程度のSiO2膜を形成する。第3ハードマスク9としては、例えば厚さが70nm程度のSiC膜を形成する。
【0037】
続いて、図2B及び図3Bに示すように、直径が100nm程度のビアホールのパターンを備えたレジストマスク10を第3ハードマスク9上に形成する。レジストマスク10の厚さは、例えば300nm程度とする。レジストマスク10の形成に当たっては、例えば、ArFレジストを塗布した後、これに露光及び現像を行えばよい。
【0038】
次に、図2C及び図3Cに示すように、レジストマスク10をマスクとして用いて、第3ハードマスク9、第2ハードマスク8、第1ハードマスク7、低誘電率膜6及び低誘電率膜5に、低誘電率膜5の途中まで達するビアホール11を形成する。
【0039】
次いで、図2D及び図3Dに示すように、低圧アッシングによりレジストマスク10を除去する。このときの条件は、例えば、O2流量:100sccm、チャンバ内圧力:2.67Pa(20mTorr)、パワー:200W、時間;60秒間、基板電圧:−400Vとする。また、同じ時間(60秒間)のオーバーアッシングを高圧下で続けて行う。この結果、レジストマスク10の一部がスパッタエッチングされ、ビアホール11の底面及び側面に、レジストマスク10に含まれていた炭素を主成分とする保護膜12が付着する。保護膜12の厚さは、例えば3nm程度となる。なお、低圧アッシング時のプラズマとして、酸素プラズマの他に、アンモニアプラズマ又は水素プラズマを用いてもよい。
【0040】
その後、ウェット処理を行うことにより、残留物を除去する。続いて、ビアホール11内に樹脂材を埋め込み、これにO2プラズマを用いたエッチバックを行うことにより、図2E及び図3Eに示すように、ビアホール11内に樹脂膜13を形成し、その表面を平坦化する。次に、全面に、反射防止膜14及び配線のパターンを備えたレジストマスク15を順次形成する。反射防止膜14としては、例えば厚さが50nmのBARC(Bottom Anti Reflection Coating)を塗布法により形成する。レジストマスク15の厚さは、例えば300nm程度とする。レジストマスク15の形成に当たっては、例えば、ArFレジストを塗布した後、これに露光及び現像を行えばよい。
【0041】
次いで、図2F及び図3Fに示すように、レジストマスク15をマスクとして用いて、反射防止膜14及び第3ハードマスク9のパターニングを行う。このとき、樹脂膜13の上面が後退する。
【0042】
その後、図2G及び図3Gに示すように、低圧アッシングによりレジストマスク15を完全に除去すると共に、反射防止膜14を途中まで除去する。このときの条件は、例えば、O2流量:100sccm、チャンバ内圧力:2.67Pa(20mTorr)、パワー:200W、時間;60秒間、基板電圧:−400Vとする。この結果、レジストマスク15の一部がスパッタエッチングされ、保護膜12の上に、レジストマスク15に含まれていた炭素を主成分とする保護膜16が付着する。保護膜16の厚さは、例えば3nm程度となる。
【0043】
続いて、図2H及び図3Hに示すように、高圧アッシングにより反射防止膜14を完全に除去する。このときの条件は、例えば、O2流量:100sccm、チャンバ内圧力:13.3Pa(100mTorr)、パワー:150W、時間;60秒間、基板電圧:−250Vとする。
【0044】
次に、図2I及び図3Iに示すように、第3ハードマスク9をマスクとして用いて、第2ハードマスク8及び第1ハードマスク7のパターニングを行うと共に、ビアホール11をストッパ膜4まで到達させる。この結果、第3ハードマスク9が消滅する。
【0045】
次いで、図2J及び図3Jに示すように、第2ハードマスク8及び第1ハードマスク7をマスクとして用いて、低誘電率膜6のパターニングを行うことにより、配線溝17を形成すると共に、ビアホール11を配線2まで到達させる。このときの条件は、例えば、CF4流量:100sccm、CHF3流量:50sccm、チャンバ内圧力:26.6Pa(200mTorr)、パワー:500Wとする。
【0046】
その後、全面にバリアメタル膜及びCuシード層(図示せず)を形成し、その上に電解めっきによりCu膜を形成する。そして、第1ハードマスク7が露出するまで、Cu膜、Cuシード層、バリアメタル膜及び第2ハードマスク8のCMPを行う。この結果、図2K及び図3Kに示すように、ビアホール11内にビア18aが埋め込まれ、配線溝17内に配線18bが埋め込まれた構造が得られる。
【0047】
続いて、同様の工程を繰り返すことにより、多層配線構造を得る。そして、パッシベーション膜の形成及びボンディング用開口部の形成等を行って半導体装置を完成させる。
【0048】
このような本実施形態によれば、ビアホール11の形成に必要なレジストマスク10を用いて保護膜12を形成し、配線溝17の形成に必要なレジストマスク15を用いて保護膜16を形成しているため、従来の方法に対して新たに工程を追加するは必要ない。また、保護膜12及び16により、低誘電率膜5及び6が保護されるため、耐圧の低下が抑制される。
【0049】
ここで、保護膜12が形成されるメカニズムについて説明する。上述の実施形態では、レジストマスク10を除去するための低圧アッシングの際に基板電圧(Vdc)を適切に調整しているため、図4Aに示すように、酸素ラジカル52がレジストマスク10に届く前に酸素イオンがレジストマスク10に衝突する。この結果、その衝突エネルギによってレジストマスク10に含まれている炭素原子等が飛び出し、図4Bに示すように、ビアホール11の底面及び側面に付着する。従って、その後に酸素ラジカル52がビアホール11内に入り込んだとしても、低誘電率膜5及び6は保護膜12の初期層12aにより保護される。そして、図4Cに示すように、レジストマスク10が消失するまで、この現象が継続され、保護膜12が形成される。
【0050】
一方、従来の製造方法のように、レジストマスク10を除去するためのアッシングの際に基板電圧(Vdc)を適切に調整していない場合には、図5Aに示すように、酸素ラジカル52がレジストマスク10に届く前に酸素イオンがレジストマスク10に衝突することができない。この結果、図5Bに示すように、保護膜又はその初期層がビアホール11内に形成される前に、酸素ラジカル52がビアホール11内に入り込んでしまい、低誘電率膜5及び6がダメージを受けてしまう。そして、図5Cに示すように、レジストマスク10が消失するまで、この現象が継続され、低誘電率膜5及び6の耐圧が低下してしまう。
【0051】
ここで、アッシングの条件について説明する。上述の実施形態では、保護膜12又は16を形成する際の基板電圧(基板バイアス)を−400Vとしている。この基板電圧は、接地電位を基準としたときの基板の電位と等しい。ある反応性イオンエッチング(RIE)装置では、酸素雰囲気下において、ガス圧力(チャンバ内気圧)とパワーとの間に図6に示す関係が成り立つ。即ち、気圧を上げるほど基板電圧が低下し、パワーを上げるほど基板電圧が上昇するのである。そして、保護膜12又は16を形成するには、ガス圧力(チャンバ内圧力)を2.67Pa(20mTorr)とする場合、基板電圧を−300V以下とすることが好ましい。基板電圧が−300Vを超えていると、従来の製造方法と同様に、保護膜の形成が不十分となることが想定されるからである。また、ガス圧力を2.67Paよりも高くする場合には、それに付随して、図6中の太線及び矢印で示すように、基板電圧を下げる(強くする)ことが好ましい。
【0052】
保護膜の形成に伴って、耐圧の維持だけでなくリーク電流を流れにくくすることも可能である。即ち、図7に示すように、保護膜を形成した場合には、保護膜を形成していない場合と比較して、絶縁破壊が生じる電界が大きくなり、リーク電流が流れにくくなる。実際に、本願発明者が測定を行ったところ、絶縁破壊が生じる電界が3割程度増加するという結果が得られた。
【0053】
上述の実施形態では、夫々レジストマスク10及び15を用いて保護膜12及び16を形成したが、第3ハードマスク9を用いて保護膜を形成することも可能である。この場合には、例えば、図2D、図3D及び図4Cに示すように、レジストマスク10を低圧アッシングにより除去する際に、図8に示すように、オーバーアッシングを行えばよい。つまり、上述の実施形態では、第3ハードマスク9の肩落ちを回避すべくオーバーアッシング時にイオンエネルギが下がるように、高圧アッシングを行っているが、低圧アッシングを継続して行ってもよい。この場合、図8に示すように、酸素イオン51の第3ハードマスク9への衝突に伴って、第3ハードマスク9の一部がスパッタエッチングされ、その一部が保護膜12上に付着して保護膜21が形成される。この結果、より一層確実に低誘電率膜4及び5が酸素ラジカル52から保護される。
【0054】
なお、アッシングの開始時には、図9に示すように、酸素イオン51の衝突が発生しだし(図4A参照)、その後、初期層12aが発生し、レジストマスク10が薄くなるに連れて保護膜12が成長する(図4B参照)。この間、チャンバから発せられるCOプラズマの発光強度は一定である。そして、レジストマスク10が消失すると、発光強度が低下して、そのまま変化しなくなる。この、発光強度が変化しなくなった時点がアッシングの終了点であり、その後のアッシングがオーバーアッシングである。このオーバーアッシング時に第3ハードマスク9をスパッタエッチングすると、図9にも示すように、保護膜21が形成されるのである。
【0055】
このように、第3ハードマスク9を用いて保護膜21を形成することが可能である。また、レジストマスク10を用いて保護膜12を形成せずに保護膜21を形成してもよい。但し、アッシング初期のダメージを回避するためには、保護膜12を形成することが好ましい。
【0056】
また、第3ハードマスク9を用いた保護膜の形成は、レジストマスク15のオーバーアッシング時にも可能であるが、この保護膜の形成はあまり好ましくない。これは、図10に示すように、レジストマスク15のオーバーアッシング時に、レジストマスク15を用いて保護膜22を形成すると、第3のハードマスク9の肩落ちが生じ、その後に形成する配線溝17の幅等が変動するからである。保護膜21の形成の際にも第3ハードマスク9の肩落ちは生じるが、ビアホール11の径の変動はトレンチ幅の変動よりも特性への影響が小さいため、許容される範囲が広い。
【0057】
なお、第1ハードマスク7、第2ハードマスク8及び第3ハードマスク9として、種々のものを用いることが可能である。第3ハードマスク9が保護膜21の形成に用いられる場合には、第3ハードマスク9として、SiN系膜(SiN膜、SiNH膜、SiON膜等)、SiC系膜(SiC膜、SiCH膜等)、SiOC系膜(SiOC膜、SiOCH膜等)、C系膜(C膜、CH膜等)、Ta系膜(Ta膜、TaN膜等)、Ti系膜(Ti膜、TiN膜等)等を形成することが好ましい。
【0058】
また、上述の実施形態では、3層構造のハードマスクを用いているが、図11に示すように、2層構造のハードマスクを用いてもよい。この場合にも、第2ハードマスク8を保護膜の形成に用いることができる。そして、第2ハードマスク8が保護膜の形成に用いられる場合、第2ハードマスク8として、SiN系膜(SiN膜、SiNH膜、SiON膜等)、SiC系膜(SiC膜、SiCH膜等)、SiOC系膜(SiOC膜、SiOCH膜等)、C系膜(C膜、CH膜等)、Ta系膜(Ta膜、TaN膜等)、Ti系膜(Ti膜、TiN膜等)等を形成することが好ましい。
【0059】
低誘電率膜4及び5としても、種々のものを用いることができるが、ポーラスSiOC系膜(SiOCH膜、SiOCN膜等)を用いることが好ましい。また、上述の実施形態では、層間絶縁膜を2層構造としているが、1層のみからなるものとしてもよい。
【0060】
更に、上述の実施形態では、ビアホール11を形成した後に配線溝17を形成しているが、配線溝を形成した後にビアホールを形成してもよい。即ち、上述の実施けち体では先ビア方式のデュアルダマシン法を採用しているが、先溝方式のデュアルダマシン法を採用してもよい。
【0061】
また、保護膜の厚さは特に限定されるものではないが、耐圧の低下を十分に抑制するためには、2nm以上とすることが好ましい。
【0062】
以下、本発明の諸態様を付記としてまとめて記載する。
【0063】
(付記1)
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有し、
前記レジストマスクをアッシングする工程は、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【0064】
(付記2)
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記1に記載の半導体装置の製造方法。
【0065】
(付記3)
前記レジストマスクをアッシングする工程は、前記トレジストマスクをスパッタエッチングする工程を有することを特徴とする付記1又は2に記載の半導体装置の製造方法。
【0066】
(付記4)
前記レジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置の製造方法。
【0067】
(付記5)
前記レジストマスクをアッシングする工程と前記開口部を前記配線まで到達させる工程との間に、前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を前記保護膜上に付着させる工程を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
【0068】
(付記6)
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置の製造方法。
【0069】
(付記7)
前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記6に記載の半導体装置の製造方法。
【0070】
(付記8)
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【0071】
(付記9)
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記8に記載の半導体装置の製造方法。
【0072】
(付記10)
前記ハードマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記8又は9に記載の半導体装置の製造方法。
【0073】
(付記11)
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記8乃至10のいずれか1項に記載の半導体装置の製造方法。
【0074】
(付記12)
前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記11に記載の半導体装置の製造方法。
【0075】
(付記13)
前記レジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された1種をアッシングプラズマとして用いることを特徴とする付記1乃至12のいずれか1項に記載の半導体装置の製造方法。
【0076】
(付記14)
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する工程と、
前記第1のレジストマスクをアッシングする工程と、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
前記第1の開口部を前記配線まで到達させる工程と、
前記第1及び第2の開口部内に導電材を埋め込む工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【0077】
(付記15)
前記第1の開口部として、デュアルダマシン法におけるビアホールを形成し、前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記14に記載の半導体装置の製造方法。
【0078】
(付記16)
前記第2のレジストマスクをアッシングする工程は、前記第2のトレジストマスクをスパッタエッチングする工程を有することを特徴とする付記14又は15に記載の半導体装置の製造方法。
【0079】
(付記17)
前記第2のレジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする付記14乃至16のいずれか1項に記載の半導体装置の製造方法。
【0080】
(付記18)
前記第2のレジストマスクをアッシングする工程と前記第2の開口部を形成する工程との間に、
前記無機低誘電率膜が形成された基板に印加する基板電圧を、前記第2のレジストマスクのアッシング時よりも弱いものに設定した上で前記第2のレジストマスクのオーバーアッシングを行う工程を有することを特徴とする付記14乃至17のいずれか1項に記載の半導体装置の製造方法。
【0081】
(付記19)
前記第2のレジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された1種をアッシングプラズマとして用いることを特徴とする付記14乃至18のいずれか1項に記載の半導体装置の製造方法。
【0082】
(付記20)
前記ハードマスクとして、SiN系膜、SiC系膜、SiOC系膜、C系膜、Ta系膜及びTi系膜からなる群から選択された1種を用いることを特徴とする付記1乃至19のいずれか1項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【0083】
【図1A】本発明の実施形態により製造する半導体装置の一部を示す平面図である。
【図1B】図1A中のI−I線に沿った断面図である。
【図1C】図1中のII−II線に沿った断面図である。
【図2A】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図2B】図2Aに引き続き、半導体装置の製造方法を示す断面図である。
【図2C】図2Bに引き続き、半導体装置の製造方法を示す断面図である。
【図2D】図2Cに引き続き、半導体装置の製造方法を示す断面図である。
【図2E】図2Dに引き続き、半導体装置の製造方法を示す断面図である。
【図2F】図2Eに引き続き、半導体装置の製造方法を示す断面図である。
【図2G】図2Fに引き続き、半導体装置の製造方法を示す断面図である。
【図2H】図2Gに引き続き、半導体装置の製造方法を示す断面図である。
【図2I】図2Hに引き続き、半導体装置の製造方法を示す断面図である。
【図2J】図2Iに引き続き、半導体装置の製造方法を示す断面図である。
【図2K】図2Jに引き続き、半導体装置の製造方法を示す断面図である。
【図3A】図2Aと同じく、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図3B】図3Aに引き続き、半導体装置の製造方法を示す断面図である。
【図3C】図3Bに引き続き、半導体装置の製造方法を示す断面図である。
【図3D】図3Cに引き続き、半導体装置の製造方法を示す断面図である。
【図3E】図3Dに引き続き、半導体装置の製造方法を示す断面図である。
【図3F】図3Eに引き続き、半導体装置の製造方法を示す断面図である。
【図3G】図3Fに引き続き、半導体装置の製造方法を示す断面図である。
【図3H】図3Gに引き続き、半導体装置の製造方法を示す断面図である。
【図3I】図3Hに引き続き、半導体装置の製造方法を示す断面図である。
【図3J】図3Iに引き続き、半導体装置の製造方法を示す断面図である。
【図3K】図3Jに引き続き、半導体装置の製造方法を示す断面図である。
【図4A】保護膜12が形成されるメカニズムを示す断面図である。
【図4B】図4Aに引き続き、保護膜12が形成されるメカニズムを示す断面図である。
【図4C】図4Bに引き続き、保護膜12が形成されるメカニズムを示す断面図である。
【図5A】低誘電率膜にダメージが生じるメカニズムを示す断面図である。
【図5B】図5Aに引き続き、低誘電率膜にダメージが生じるメカニズムを示す断面図である。
【図5C】図5Bに引き続き、低誘電率膜にダメージが生じるメカニズムを示す断面図である。
【図6】ガス圧力(チャンバ内気圧)とパワーとの関係を示すグラフである。
【図7】保護膜の有無とリーク電流との関係を示すグラフである。
【図8】ハードマスクを用いて保護膜を形成する工程を示す図である。
【図9】オーバーアッシングの範囲を示す図である。
【図10】配線溝を形成する際にハードマスクをスパッタエッチングした結果を示す図である。
【図11】2層構造のハードマスクを示す断面図である。
【図12A】従来の半導体装置の製造方法を示す断面図である。
【図12B】図12Aに引き続き、半導体装置の製造方法を示す断面図である。
【図12C】図12Bに引き続き、半導体装置の製造方法を示す断面図である。
【図12D】図12Cに引き続き、半導体装置の製造方法を示す断面図である。
【図12E】図12Dに引き続き、半導体装置の製造方法を示す断面図である。
【図12F】図12Eに引き続き、半導体装置の製造方法を示す断面図である。
【図12G】図12Fに引き続き、半導体装置の製造方法を示す断面図である。
【図12H】図12Gに引き続き、半導体装置の製造方法を示す断面図である。
【図12I】図12Hに引き続き、半導体装置の製造方法を示す断面図である。
【図12J】図12Iに引き続き、半導体装置の製造方法を示す断面図である。
【図13】図12J中のIII−III線に沿った断面図である。
【符号の説明】
【0084】
1:低誘電率膜
2:配線
3:SiC膜
4:ストッパ膜
5、6:低誘電率膜
7、8、9:ハードマスク
10、15:レジストマスク
11:ビアホール
12、16、21、22:保護膜
12a:初期層
13:樹脂膜
14:反射防止膜
17:配線溝
18a:ビアプラグ
18b:配線
51:酸素イオン
52:酸素ラジカル
【特許請求の範囲】
【請求項1】
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有し、
前記レジストマスクをアッシングする工程は、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記レジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項5】
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記ハードマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
【請求項7】
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する工程と、
前記第1のレジストマスクをアッシングする工程と、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
前記第1の開口部を前記配線まで到達させる工程と、
前記第1及び第2の開口部内に導電材を埋め込む工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項8】
前記第1の開口部として、デュアルダマシン法におけるビアホールを形成し、前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記第2のレジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする請求項7又は8に記載の半導体装置の製造方法。
【請求項10】
前記第2のレジストマスクをアッシングする工程と前記第2の開口部を形成する工程との間に、
前記無機低誘電率膜が形成された基板に印加する基板電圧を、前記第2のレジストマスクのアッシング時よりも弱いものに設定した上で前記第2のレジストマスクのオーバーアッシングを行う工程を有することを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有し、
前記レジストマスクをアッシングする工程は、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記レジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
【請求項4】
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項5】
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記ハードマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする請求項4又は5に記載の半導体装置の製造方法。
【請求項7】
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第1のレジストマスクを形成する工程と、
前記第1のレジストマスクを用いて前記無機低誘電率膜に第1の開口部を形成する工程と、
前記第1のレジストマスクをアッシングする工程と、
前記ハードマスク上に第2のレジストマスクを形成する工程と、
前記第2のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第2のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第2の開口部を形成する工程と、
前記第1の開口部を前記配線まで到達させる工程と、
前記第1及び第2の開口部内に導電材を埋め込む工程と、
を有し、
前記第2のレジストマスクをアッシングする工程は、前記第2のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項8】
前記第1の開口部として、デュアルダマシン法におけるビアホールを形成し、前記第2の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記第2のレジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−300V以下とする工程を有することを特徴とする請求項7又は8に記載の半導体装置の製造方法。
【請求項10】
前記第2のレジストマスクをアッシングする工程と前記第2の開口部を形成する工程との間に、
前記無機低誘電率膜が形成された基板に印加する基板電圧を、前記第2のレジストマスクのアッシング時よりも弱いものに設定した上で前記第2のレジストマスクのオーバーアッシングを行う工程を有することを特徴とする請求項7乃至9のいずれか1項に記載の半導体装置の製造方法。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図12I】
【図12J】
【図13】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図4A】
【図4B】
【図4C】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図12I】
【図12J】
【図13】
【公開番号】特開2007−189054(P2007−189054A)
【公開日】平成19年7月26日(2007.7.26)
【国際特許分類】
【出願番号】特願2006−5851(P2006−5851)
【出願日】平成18年1月13日(2006.1.13)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成19年7月26日(2007.7.26)
【国際特許分類】
【出願日】平成18年1月13日(2006.1.13)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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