半導体装置及びその製造方法
【課題】配線容量を効果的に低減して、配線の信号遅延を効果的に防止できる半導体装置及びその製造方法を提供すること。
【解決手段】第３の絶縁膜１０５に、第２の配線層を形成するためのトレンチ１１６と、接続層を形成するための第１のビアホール１１７とを形成した後に、このトレンチと第１のビアホール１１７の内側面にバリア１０８層を形成する。このバリア層１０８が内側面に形成されたトレンチ１１６及び第１のビアホール１１７を介して、上記第２の絶縁膜１０４に、第１の配線層１０１に達する第２のビアホール１１７を形成する。また、第１の配線層１０１の表面に形成された酸化層１１９を除去する。第２のビアホール１１７を形成する際のエッチングや、酸化層１１９を除去するプラズマによって、第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することが、バリア層１０８で防止される。
【解決手段】第３の絶縁膜１０５に、第２の配線層を形成するためのトレンチ１１６と、接続層を形成するための第１のビアホール１１７とを形成した後に、このトレンチと第１のビアホール１１７の内側面にバリア１０８層を形成する。このバリア層１０８が内側面に形成されたトレンチ１１６及び第１のビアホール１１７を介して、上記第２の絶縁膜１０４に、第１の配線層１０１に達する第２のビアホール１１７を形成する。また、第１の配線層１０１の表面に形成された酸化層１１９を除去する。第２のビアホール１１７を形成する際のエッチングや、酸化層１１９を除去するプラズマによって、第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することが、バリア層１０８で防止される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は、高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められている。微細化された多層配線を有する半導体装置においては、配線の信号遅延が問題になる。信号遅延は配線抵抗と配線容量の積に比例するので、信号遅延の改善には、配線抵抗や配線容量を低減することが必要である。
【０００３】
半導体装置の配線抵抗の低減方法としては、配線材料に、アルミニウムに代えて、このアルミニウムよりも抵抗率が低い銅を用いる方法がある。しかし、配線材料として低抵抗な銅を用いても、多層配線においては、配線の微細化によって抵抗値が高くなり易いという問題がある。この抵抗値の問題は、特に、上層配線と下層配線との間を接続するビアホールの径が、微細化によって小さくなる場合に顕著である。このビアホールにおける抵抗値の上昇は、ビアホール底部に形成されて銅よりも高い抵抗率を有するバリアメタルと、下層配線の表面に形成される酸化層とに起因する。このビアホール抵抗値の問題を解決する方法として、従来、ビアホール底部のバリアメタルをＡｒスパッタリング法により取り除く方法（特開２００１−２８４４４９号公報：特許文献１参照）や、下層配線の表面の酸化層を水素プラズマ処理により還元する方法（特開２００１−１１８８４６号公報：特許文献２参照）がある。
【０００４】
また、半導体装置の配線容量を低減する方法としては、絶縁膜に、比誘電率が４程度のシリコン酸化膜に代えて、このシリコン酸化膜よりも低い比誘電率を有する低誘電率膜を用いる方法がある。
【０００５】
しかしながら、上記従来の半導体装置は、上層配線と下層配線との間の絶縁膜に低誘電率膜を用いたとしても、この絶縁膜に上層配線を形成するためのトレンチやビアホールを形成する際のエッチングや、ビアホールの底のバリアメタルを除去する際のスパッタリングや、下層配線の表面の酸化層を除去する際のプラズマ処理によって、絶縁膜が改質されて、誘電率が上昇する。したがって、絶縁膜の配線容量の低減効果が減殺されて、多層配線に信号遅延が生じてしまうという問題がある。
【特許文献１】特開２００１−２８４４４９号公報
【特許文献２】特開２００１−１１８８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、配線容量を効果的に低減して、配線の信号遅延を効果的に防止できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の半導体装置は、第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層と、
上記第１の配線層上に形成され、上記第１の配線材料の拡散を防止する第２の絶縁膜と、
上記第２の絶縁膜上に形成され、低誘電率材料で形成された第３の絶縁膜と、
上記第３の絶縁膜に形成されたトレンチ内に第２の配線材料が埋め込まれて形成された第２の配線層と、
上記３の絶縁膜の上記トレンチの底面よりも第２の絶縁膜側の部分と、上記第２絶縁膜とを貫通し、上記第２の配線材料が埋め込まれて、上記第１の配線層と第２の配線層とを接続するビアホールと、
上記第３の絶縁膜に形成されたトレンチの側面及び底面と、上記ビアホールの上記第３の絶縁膜に形成された部分の側面とを被覆するバリア層と
を備えることを特徴としている。
【０００８】
上記構成によれば、上記バリア層は、上記第３の絶縁膜に、上記トレンチと上記ビアホールの部分を形成した後、このトレンチの側面及び底面と上記ビアホールの側面とに形成される。このバリア層が内側面に形成されたトレンチ及びビアホールの部分を介して、上記第２の絶縁膜にビアホールの他の部分を形成することができる。したがって、上記ビアホールの他の部分を例えばエッチングで形成する際、エッチャントが第３の絶縁膜に接触することを、上記バリア層によって防止できる。その結果、上記第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することを防止できる。
【０００９】
また、上記第２の絶縁膜にビアホールの部分を形成する際、このビアホールを形成するための例えばエッチング処理によって、このビアホールの底面に露出した上記第１の配線層の表面部分に酸化層が形成される場合がある。この場合においても、上記酸化層を除去するための例えばプラズマ処理を、上記バリア層が内側面に形成されたトレンチとビアホールを介して行うことができる。したがって、プラズマ処理によって第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することを防止できる。また、上記第２の絶縁膜のビアホールの底と、上記第１の配線層の表面との間には、バリア層が存在しないので、バリア層によって配線抵抗が増大することが無い。
【００１０】
このように、本発明の半導体装置は、上記第３の絶縁膜における誘電率の上昇を防止できる上に、上記ビアホールの底における第２の配線材料と第１の配線層との接触部分の配線抵抗の増大を防止できる。その結果、第１の配線層と第２の配線層との間に伝達される信号の遅延を効果的に防止できる。
【００１１】
一実施形態の半導体装置は、上記第３の絶縁膜の上記バリア層に接する近傍の部分に、この第３の絶縁膜の他の領域が有する誘電率に対して１０％以下の割合で増大した誘電率を有する誘電率増加領域が形成されている。
【００１２】
上記実施形態によれば、上記バリア層の存在の下、上記第２の絶縁膜にビアホールの他の部分が形成されることにより、上記第３の絶縁膜に形成される誘電率増加領域の誘電率が、この第３の絶縁膜の他の領域が有する誘電率に対して１０％以下の増大割合に抑えられる。これにより、上記第３の絶縁膜内に形成される第２の配線層とビアホールの一部に関して、上記第３の絶縁膜による配線容量の低減効果を奏することができるので、信号遅延の防止を効果的に行うことができる。
【００１３】
一実施形態の半導体装置は、上記第２の配線材料は、銅または銅合金である。
【００１４】
上記実施形態によれば、上記トレンチ及びビアホール内を銅または銅合金で埋め込むことにより、第１の配線層と第２の配線層との間の配線抵抗を低減できる。
【００１５】
一実施形態の半導体装置は、上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されている。
【００１６】
上記実施形態によれば、上記第３の絶縁膜中に形成される第２の配線層と、上記第３の絶縁膜のビアホール内の第２の配線材料について、配線容量を効果的に低減できる。
【００１７】
一実施形態の半導体装置は、上記バリア層は、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちの少なくとも１つ、又は、その窒素化合物を含む。
【００１８】
上記実施形態によれば、上記第３の絶縁膜のトレンチ及びビアホールの一部に埋め込まれる第２の配線材料が、この第３の絶縁膜中に拡散することを、効果的に防止できる。
【００１９】
本発明の半導体装置の製造方法は、第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層上に、上記第１の配線材料の拡散を防止する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に、低誘電率材料で形成された第３の絶縁膜を形成する工程と、
上記第３の絶縁膜の表面部分に位置するトレンチと、上記トレンチの底面から、このトレンチの底面よりも第２の絶縁膜側に位置する第３の絶縁膜の部分を貫通して、上記第２の絶縁膜の表面に達する第１のビアホールとを形成する工程と、
上記トレンチの側面及び底面と、上記第１のビアホールの側面に、バリア層を形成する工程と、
上記第１のビアホールの底面から、上記第２の絶縁膜を貫通して、上記第１の配線層の表面に達する第２のビアホールを形成する工程と、
上記第２のビアホールの底に露出した第１の配線層の表面部分を除去する工程と、
上記トレンチ、第１のビアホール及び第２のビアホール内に第２の配線材料を埋め込む工程と
を備えることを特徴としている。
【００２０】
上記構成によれば、上記第１の絶縁膜に形成された第１の配線層上に、上記第２の絶縁膜が形成され、この第２の絶縁膜上に、第３の絶縁膜が形成される。この第３の絶縁膜の表面部分に、トレンチが形成される。また、このトレンチの底面から、このトレンチの底面よりも第２の絶縁膜側に位置する第３の絶縁膜の部分を貫通して、上記第２の絶縁膜の表面に達する第１のビアホールが形成される。このトレンチと第１のビアホールとの形成順序は、いずれが先であってもよい。上記トレンチの側面及び底面と、上記第１のビアホールの側面に、バリア層が形成される。上記第１のビアホールの底面から、上記第２の絶縁膜を貫通して、上記第１の配線層の表面に達する第２のビアホールが形成される。この第２のビアホールは、上記トレンチ及び第１のビアホールを介して、例えばエッチングによって形成される。このとき、上記トレンチ及び第１のビアホールの内側面に形成されたバリア層によって、上記第３の絶縁膜がエッチャントに接触することが防止される。これにより、上記第３の絶縁膜が大幅に改質されて、誘電率が大幅に増大することが防止される。
【００２１】
上記第２のビアホールが形成される際、この第２のビアホールの底に露出した第１の配線層の表面に、例えば酸化層が形成される。この酸化層は、上記第１の配線層の表面部分の除去工程によって除去される。これにより、この第１の配線層と、上記第２のビアホール内に埋め込まれる第２の配線材料との間において、配線抵抗が増大することが防止される。
【００２２】
また、上記第１の配線層の表面部分の除去は、上記トレンチ及び第１のビアホールを介して、例えばプラズマ処理によって行うことができる。この場合においても、上記トレンチと第１のビアホールの内側面に形成されたバリア層によって、上記第３の絶縁体がプラズマで大幅に改質されて誘電率が大幅に上昇することが防止される。
【００２３】
また、上記第２のビアホール内に埋め込まれる第２の配線材料と、上記第１の配線層との間には、バリア層が形成されないので、バリア層によって配線抵抗が増大することが無い。
【００２４】
このように、本発明の半導体装置の製造方法によれば、上記接続層と第１の配線層との間における配線抵抗の増大が防止でき、かつ、上記第３の絶縁膜の大幅な改質による誘電率の上昇が防止できる半導体装置が製造される。したがって、第１の配線層と第２の配線層との間に伝達される信号の遅延を効果的に防止できる半導体装置が得られる。
【００２５】
一実施形態の半導体装置の製造方法は、上記第２の配線材料は、銅または銅合金である。
【００２６】
上記実施形態によれば、銅または銅合金によって、トレンチと第１及び第２のビアホール内を埋め込むことにより、第１の配線層と第２の配線層との間の配線抵抗を効果的に低減できる。
【００２７】
一実施形態の半導体装置の製造方法は、上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されている。
【００２８】
上記実施形態によれば、上記第３の絶縁膜中に形成される第２の配線層と、上記第１ビアホール内の第２の配線材料とに対して、配線容量を効果的に低減できる。
【００２９】
一実施形態の半導体装置の製造方法は、上記バリア層は、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）及びＲｕ（ルテニウム）のうちの少なくとも１つ、又は、その窒素化合物を含む。
【００３０】
上記実施形態によれば、上記第３の絶縁膜中のトレンチ及び第１のビアホール内に埋め込まれる第２の配線材料が、この第３の絶縁膜中に拡散することを効果的に防止できる。
【００３１】
一実施形態の半導体装置の製造方法は、上記バリア層を形成する工程は、上記トレンチ及び第１のビアホールの内側面に、スパッタリングによってバリア層の材料を堆積すると共に、上記第１のビアホールの底面に堆積したバリア層の材料をＡｒスパッタ法によって除去する。
【００３２】
上記実施形態によれば、少ない工程により、上記第１のビアホールの底面にはバリア層を形成しないで、上記トレンチの側面及び底面と、上記第１のビアホールの側面とにバリア層を形成することができる。
【００３３】
一実施形態の半導体装置の製造方法は、上記第２のビアホールを形成する工程は、プラズマエッチング法によって、上記第１のビアホールの底面から第２の絶縁膜の部分を除去する。
【００３４】
上記実施形態によれば、プラズマエッチング法は、上記バリア層が内側面に形成されたトレンチ及び第１のビアホールを介して行われるので、上記第３の絶縁膜の大幅な改質を防止して誘電率が大幅に上昇することを防止できる。
【発明の効果】
【００３５】
以上のように、本発明の半導体装置は、第３の絶縁膜に形成されたトレンチの底面及び側面と、上記ビアホールの上記第３の絶縁膜に形成された部分の側面とを被覆するバリア層を備えるので、このバリア層によって第３の絶縁膜を保護した状態で、上記トレンチ及びビアホールの部分を介して、例えばエッチング処理によって第２の絶縁膜にビアホールの他の部分を形成し、また、例えばプラズマ処理によって第１の配線層の表面部分の除去を行うことができる。したがって、上記第３の絶縁膜の大幅な改質を防止できて、誘電率が大幅に増大することを防止できて、半導体装置における信号遅延を効果的に防止できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３７】
図１は、本発明の実施形態の半導体装置を示す図である。この半導体装置は、第１の絶縁膜１００を備え、この第１の絶縁膜１００の表面部分に第１の配線層１０１が埋め込まれている。この第１の配線層１０１は、例えば、上記第１の絶縁膜１００にトレンチを形成し、このトレンチの内側面を第１のバリアメタル１０２で被覆して、このトレンチ内に第１の配線材料を充填して形成されている。
【００３８】
上記第１の絶縁膜１００の表面であって、上記第１の配線層１０１の表面に、上記第１の配線材料の拡散を防止する第２の絶縁膜１０４が積層されている。この第２の絶縁膜１０４は、ＳｉＣで形成されている。なお、ＳｉＣ以外に、例えばＳｉＮや、ＳｉＣにＮを添加してなるＳｉＣＮを用いて第２の絶縁膜を形成してもよい。この第２の絶縁膜１０４上に、低誘電率材料であるＳｉＯＣで形成された第３の絶縁膜１０５が積層されている。なお、ＳｉＯＣ以外に、例えばＳｉＯＦで第３の絶縁膜を形成してもよい。
【００３９】
上記第３の絶縁膜１０５の表面部分には、第２の配線層１０７が埋め込まれている。この第２の配線層１０７は、第３の絶縁膜１０５に形成されたトレンチの側面及び底面に、バリア層としての第２のバリアメタル１０８を被覆し、この第２のバリアメタル１０８が被覆されたトレンチ内に、第２の配線材料が埋め込まれて形成されている。この第２の配線層１０７と第１の配線層１０１との間に、接続層１１２が形成されている。この接続層１１２は、上記第２の配線層１０７が形成されたトレンチの底面から第３の絶縁膜１０５の部分を貫通し、さらに、上記第２の絶縁膜１０４を貫通するビアホール内に形成されている。上記接続層１１２は、上記第２の配線材料によって第２の配線層１０７と一体に形成されている。この接続層１１２の側面には、上記第２の配線層１０７に接する第２のバリアメタル１０８が延在して接している。この第２のバリアメタル１０８は、上記ビアホールが第３の絶縁膜１０５を貫通する部分に設けられているが、上記ビアホールが第２の絶縁膜１０４を貫通する部分には設けられていない。したがって、上記接続層１１２は、上記第２の絶縁膜１０４に接している。上記第３の絶縁膜１０５の第２のバリアメタル１０８に接する部分の近傍に、誘電率増加領域１１４が形成されている。この誘電率増加領域１１４は、上記第３の絶縁膜１０５の他の領域の誘電率よりも最大で約１０％大きい誘電率を有する。
【００４０】
本実施形態の半導体装置は、以下のようにして製造する。
【００４１】
まず、図２に示すように、第１の絶縁膜１００の表面部分にトレンチを形成し、このトレンチの内側面に第１のバリアメタル１０２を被覆し、この第１のバリアメタル１０２が被覆されたトレンチ内に第１の配線材料を埋め込んで、第１の配線層１０１を形成する。この第１の配線層１０１が形成された第１の絶縁膜１００上に、第２の絶縁膜１０４と第３の絶縁膜１０５を堆積する。上記第２の絶縁膜１０４は、例えば、５０ｎｍ程度の厚みを有するＳｉＣ膜で形成する。また、上記第３の絶縁膜１０５は、例えば、６００ｎｍ程度の厚みを有するＳｉＯＣ膜（比誘電率が約２．９）又はＳｉＯＦ膜（比誘電率が約３．７）で形成する。なお、この第３の絶縁膜の膜厚１０５は、３００以上７００ｎｍ以下の範囲で適宜設定できる。
【００４２】
次に、図３に示すように、公知のフォト及びエッチング技術により、第３の絶縁膜１０５の表面部分にトレンチ１１６を形成し、更に、このトレンチ１１６の底から第２の絶縁膜１０４の表面に達する第１のビアホール１１７を形成する。上記トレンチ１１６の深さは、例えば、上記第３の絶縁膜１０５の表面から４００ｎｍ程度に設定できる。また、上記第１のビアホール１１７の深さは、例えば、上記トレンチ１１６の底面から２００ｎｍ程度に設定できる。このとき、上記第３の絶縁膜１０５の表面部分と、上記トレンチ１１６の側面及び底面の近傍部分と、上記第１のビアホール１１７の側面の近傍部分に、誘電率増加領域１１４が形成される。この誘電率増加領域１１４は、上記トレンチ１１６及び第１のビアホール１１７を形成するエッチング工程や、レジスト膜の除去のために行われるプラズマ工程により、第３の絶縁膜１０５が改質されて形成される。しかしながら、この誘電率増加領域１１４における誘電率の上昇の割合は、もとの第３の絶縁膜１０５に対して約１０％以下と、比較的少ない。
【００４３】
次に、図４に示すように、第３の絶縁膜１０５に形成されたトレンチ１１６及び第１のビアホール１１７の内側面を被覆するように、第２のバリアメタル１０８を堆積する。これと共に、第１のビアホール１１７の底部に堆積されるバリアメタル材料を除去して、この第１のビアホール１１７の底に第２の絶縁膜１０４を露出させる。上記第２のバリアメタル１０８は、例えばＴａＮを反応性スパッタリング法によって厚さ３０ｎｍ程度に堆積して形成する。また、上記第１のビアホール１１７の底部に堆積されるバリアメタル材料は、Ａｒスパッタリング法によって除去する。このＡｒスパッタリング法では、高周波バイアスを印加して直進性を高めたＡｒプラズマを用いて、第１のビアホール１１７の底部に堆積したＴａＮをスパッタエッチングする。上記反応性スパッタリング法によって第１のビアホール１１７の底部に堆積されるＴａＮの膜厚は、第３の絶縁膜１０５の表面やトレンチ１１６の底部に堆積されるＴａＮの膜厚よりも薄い。したがって、上記Ａｒスパッタリング法によって第１のビアホール１１７の底部のＴａＮが除去されても、第３の絶縁膜１０５の表面やトレンチ１１６の底面にはＴａＮ膜が残る。なお、上記第２のバリアメタル１０８には、ＴａＮ以外に、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちのいずれか１つの金属、又は、その窒素化合物を用いてもよい。
【００４４】
次に、図５に示すように、第１のビアホール１１７の底に露出した第２の絶縁膜１０４に、上記第１のビアホール１１７に連なる第２のビアホール１１８を形成する。この第２のビアホール１１８は、上記第１のビアホール１１７の底面から、上記第１の配線層１０１の表面に達する深さに形成する。この第２のビアホール１１８は、リアクティブイオンエッチング法によって、第１のビアホール１１７を介して、この第１のビアホール１１７の底面に露出した第２の絶縁膜１０４の部分を除去して形成する。なお、上記第１の配線層１０１の表面を露出させる際に、ケミカルエッチングを併用してもよい。
【００４５】
上記リアクティブイオンエッチング法によって第２のビアホール１１８を形成する際、低誘電率の第３の絶縁膜１０５に形成されたトレンチ１１６及び第１のビアホール１１７の内側面は、第２のバリアメタル１０８で覆われているので、プラズマに曝されることによる誘電率の上昇が効果的に防止される。
【００４６】
続いて、図６に示すように、第２のビアホール１１８の底面に露出した第１の配線層１０１の表面部分に形成された酸化層１１９を除去する。この第１の配線層１０１の酸化層１１９は、例えば、Ｈ２プラズマ処理で還元することによって除去する。このとき、低誘電率の第３の絶縁膜１０５に形成されたトレンチ１１６及び第１のビアホール１１７の内側面は、第２のバリアメタル１０８で覆われているので、Ｈ２プラズマ処理による誘電率の上昇が効果的に防止される。なお、上記第３の絶縁膜１０５が、従来の製造工程におけるように第２のバリアメタル１０８で覆われていない場合、Ｈ２プラズマ処理による誘電率の上昇率は２０〜３０％になって、配線容量が大幅に増大してしまう。
【００４７】
続いて、図７に示すように、トレンチ１１６内と、第１及び第２のビアホール１１７，１１８内に、金属配線材料１２０を充填する。詳しくは、例えば、上記第２のビアホール１１８の底部に、電解メッキ用電極銅シード層をスパッタリング法によって１００ｎｍの厚みに堆積した後、この電極銅シード層上に、銅電解メッキ法で銅を６００ｎｍの厚みに堆積する。この銅の堆積は、第３の絶縁膜１０５の表面に形成された第２のバリアメタル１０８を覆うまで行う。
【００４８】
最後に、図８に示すように、第３の絶縁膜１０５の表面部分の誘電率増加領域１１４と、第３の絶縁膜１０５の表面に形成された余剰の第２のバリアメタル１０８及び配線材料１２０を、ＣＭＰ（化学機械研磨）法によって除去する。これにより、第３の絶縁膜１０５中に第２の配線層１０７が形成されると共に、上記第３及び第２の絶縁膜１０５，１０４中に接続層１１２が形成される。
【００４９】
以上のようにして製造された半導体装置について、第３の絶縁膜１０５の第２のバリアメタル１０８が接する面（トレンチ１１６の側面及び底面と、第１ビアホール１１７の側面）の近傍部分に形成される誘電率増加領域１１４は、第３の絶縁膜１０５の他の領域の誘電率に対して、誘電率の上昇の割合が１０％以下である。したがって、上記第２のバリアメタル１０８を隔てて誘電率増加領域１１４に隣接する第２の配線層１０７及び接続層１１２は、配線容量の増大が効果的に防止される。また、上記接続層１１２の底と第１の配線層１０１の表面との間には、バリアメタルが存在しないので、接続層１１２と第１の配線層１０１との間の配線抵抗の増大を防止できる。その結果、この半導体装置は、上記第１の配線層１０１、接続層１１２、及び、第２の配線層１０７を伝達される信号に対して、信号遅延を効果的に防止することができる。
【００５０】
なお、上記バリア層としての第２のバリアメタル１０８は、ＴａＮで形成したが、金属以外の材料を用いて形成されたバリア層であってもよい。要は、第２の配線材料の第３の絶縁膜１０５への拡散を防止でき、かつ、第２の絶縁膜１０４のエッチング及び酸化層１１９のプラズマ処理の際に第３の絶縁膜１０５の大幅な改質を防止することができれば、どのような材料を用いてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】第１の配線層が形成された第１の絶縁膜上に、第２の絶縁膜と第３の絶縁膜を形成した様子を示す図である。
【図３】第３の絶縁膜に、トレンチ及びビアホールを形成した様子を示す図である。
【図４】トレンチ及びビアホールの内側面にバリアメタルを形成した様子を示す図である。
【図５】第３の絶縁膜に形成された第１のビアホールに連なる第２のビアホールを、第２の絶縁膜に形成した様子を示す図である。
【図６】第１の配線層の表面に形成された酸化層を除去した様子を示す図である。
【図７】トレンチと、第１及び第２のビアホール内に金属配線材料を充填した様子を示す図である。
【図８】第３の絶縁膜の表面部分の誘電率増加領域と、余剰のバリアメタル及び配線材料とを除去した様子を示す図である。
【符号の説明】
【００５２】
１００ 第１の絶縁膜
１０１ 第１の配線層
１０２ バリアメタル
１０４ 第２の絶縁膜
１０５ 第３の絶縁膜
１０７ 第２の配線層
１０８ 第２のバリアメタル
１１２ 接続層
１１５ 第３の絶縁膜
１１６ トレンチ
１１７ 第１のビアホール
１１８ 第２のビアホール
１１９ 酸化層
１２０ 金属配線材料
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は、高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が進められている。微細化された多層配線を有する半導体装置においては、配線の信号遅延が問題になる。信号遅延は配線抵抗と配線容量の積に比例するので、信号遅延の改善には、配線抵抗や配線容量を低減することが必要である。
【０００３】
半導体装置の配線抵抗の低減方法としては、配線材料に、アルミニウムに代えて、このアルミニウムよりも抵抗率が低い銅を用いる方法がある。しかし、配線材料として低抵抗な銅を用いても、多層配線においては、配線の微細化によって抵抗値が高くなり易いという問題がある。この抵抗値の問題は、特に、上層配線と下層配線との間を接続するビアホールの径が、微細化によって小さくなる場合に顕著である。このビアホールにおける抵抗値の上昇は、ビアホール底部に形成されて銅よりも高い抵抗率を有するバリアメタルと、下層配線の表面に形成される酸化層とに起因する。このビアホール抵抗値の問題を解決する方法として、従来、ビアホール底部のバリアメタルをＡｒスパッタリング法により取り除く方法（特開２００１−２８４４４９号公報：特許文献１参照）や、下層配線の表面の酸化層を水素プラズマ処理により還元する方法（特開２００１−１１８８４６号公報：特許文献２参照）がある。
【０００４】
また、半導体装置の配線容量を低減する方法としては、絶縁膜に、比誘電率が４程度のシリコン酸化膜に代えて、このシリコン酸化膜よりも低い比誘電率を有する低誘電率膜を用いる方法がある。
【０００５】
しかしながら、上記従来の半導体装置は、上層配線と下層配線との間の絶縁膜に低誘電率膜を用いたとしても、この絶縁膜に上層配線を形成するためのトレンチやビアホールを形成する際のエッチングや、ビアホールの底のバリアメタルを除去する際のスパッタリングや、下層配線の表面の酸化層を除去する際のプラズマ処理によって、絶縁膜が改質されて、誘電率が上昇する。したがって、絶縁膜の配線容量の低減効果が減殺されて、多層配線に信号遅延が生じてしまうという問題がある。
【特許文献１】特開２００１−２８４４４９号公報
【特許文献２】特開２００１−１１８８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の課題は、配線容量を効果的に低減して、配線の信号遅延を効果的に防止できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の半導体装置は、第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層と、
上記第１の配線層上に形成され、上記第１の配線材料の拡散を防止する第２の絶縁膜と、
上記第２の絶縁膜上に形成され、低誘電率材料で形成された第３の絶縁膜と、
上記第３の絶縁膜に形成されたトレンチ内に第２の配線材料が埋め込まれて形成された第２の配線層と、
上記３の絶縁膜の上記トレンチの底面よりも第２の絶縁膜側の部分と、上記第２絶縁膜とを貫通し、上記第２の配線材料が埋め込まれて、上記第１の配線層と第２の配線層とを接続するビアホールと、
上記第３の絶縁膜に形成されたトレンチの側面及び底面と、上記ビアホールの上記第３の絶縁膜に形成された部分の側面とを被覆するバリア層と
を備えることを特徴としている。
【０００８】
上記構成によれば、上記バリア層は、上記第３の絶縁膜に、上記トレンチと上記ビアホールの部分を形成した後、このトレンチの側面及び底面と上記ビアホールの側面とに形成される。このバリア層が内側面に形成されたトレンチ及びビアホールの部分を介して、上記第２の絶縁膜にビアホールの他の部分を形成することができる。したがって、上記ビアホールの他の部分を例えばエッチングで形成する際、エッチャントが第３の絶縁膜に接触することを、上記バリア層によって防止できる。その結果、上記第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することを防止できる。
【０００９】
また、上記第２の絶縁膜にビアホールの部分を形成する際、このビアホールを形成するための例えばエッチング処理によって、このビアホールの底面に露出した上記第１の配線層の表面部分に酸化層が形成される場合がある。この場合においても、上記酸化層を除去するための例えばプラズマ処理を、上記バリア層が内側面に形成されたトレンチとビアホールを介して行うことができる。したがって、プラズマ処理によって第３の絶縁膜が大幅に改質されて誘電率が大幅に増大することを防止できる。また、上記第２の絶縁膜のビアホールの底と、上記第１の配線層の表面との間には、バリア層が存在しないので、バリア層によって配線抵抗が増大することが無い。
【００１０】
このように、本発明の半導体装置は、上記第３の絶縁膜における誘電率の上昇を防止できる上に、上記ビアホールの底における第２の配線材料と第１の配線層との接触部分の配線抵抗の増大を防止できる。その結果、第１の配線層と第２の配線層との間に伝達される信号の遅延を効果的に防止できる。
【００１１】
一実施形態の半導体装置は、上記第３の絶縁膜の上記バリア層に接する近傍の部分に、この第３の絶縁膜の他の領域が有する誘電率に対して１０％以下の割合で増大した誘電率を有する誘電率増加領域が形成されている。
【００１２】
上記実施形態によれば、上記バリア層の存在の下、上記第２の絶縁膜にビアホールの他の部分が形成されることにより、上記第３の絶縁膜に形成される誘電率増加領域の誘電率が、この第３の絶縁膜の他の領域が有する誘電率に対して１０％以下の増大割合に抑えられる。これにより、上記第３の絶縁膜内に形成される第２の配線層とビアホールの一部に関して、上記第３の絶縁膜による配線容量の低減効果を奏することができるので、信号遅延の防止を効果的に行うことができる。
【００１３】
一実施形態の半導体装置は、上記第２の配線材料は、銅または銅合金である。
【００１４】
上記実施形態によれば、上記トレンチ及びビアホール内を銅または銅合金で埋め込むことにより、第１の配線層と第２の配線層との間の配線抵抗を低減できる。
【００１５】
一実施形態の半導体装置は、上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されている。
【００１６】
上記実施形態によれば、上記第３の絶縁膜中に形成される第２の配線層と、上記第３の絶縁膜のビアホール内の第２の配線材料について、配線容量を効果的に低減できる。
【００１７】
一実施形態の半導体装置は、上記バリア層は、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちの少なくとも１つ、又は、その窒素化合物を含む。
【００１８】
上記実施形態によれば、上記第３の絶縁膜のトレンチ及びビアホールの一部に埋め込まれる第２の配線材料が、この第３の絶縁膜中に拡散することを、効果的に防止できる。
【００１９】
本発明の半導体装置の製造方法は、第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層上に、上記第１の配線材料の拡散を防止する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に、低誘電率材料で形成された第３の絶縁膜を形成する工程と、
上記第３の絶縁膜の表面部分に位置するトレンチと、上記トレンチの底面から、このトレンチの底面よりも第２の絶縁膜側に位置する第３の絶縁膜の部分を貫通して、上記第２の絶縁膜の表面に達する第１のビアホールとを形成する工程と、
上記トレンチの側面及び底面と、上記第１のビアホールの側面に、バリア層を形成する工程と、
上記第１のビアホールの底面から、上記第２の絶縁膜を貫通して、上記第１の配線層の表面に達する第２のビアホールを形成する工程と、
上記第２のビアホールの底に露出した第１の配線層の表面部分を除去する工程と、
上記トレンチ、第１のビアホール及び第２のビアホール内に第２の配線材料を埋め込む工程と
を備えることを特徴としている。
【００２０】
上記構成によれば、上記第１の絶縁膜に形成された第１の配線層上に、上記第２の絶縁膜が形成され、この第２の絶縁膜上に、第３の絶縁膜が形成される。この第３の絶縁膜の表面部分に、トレンチが形成される。また、このトレンチの底面から、このトレンチの底面よりも第２の絶縁膜側に位置する第３の絶縁膜の部分を貫通して、上記第２の絶縁膜の表面に達する第１のビアホールが形成される。このトレンチと第１のビアホールとの形成順序は、いずれが先であってもよい。上記トレンチの側面及び底面と、上記第１のビアホールの側面に、バリア層が形成される。上記第１のビアホールの底面から、上記第２の絶縁膜を貫通して、上記第１の配線層の表面に達する第２のビアホールが形成される。この第２のビアホールは、上記トレンチ及び第１のビアホールを介して、例えばエッチングによって形成される。このとき、上記トレンチ及び第１のビアホールの内側面に形成されたバリア層によって、上記第３の絶縁膜がエッチャントに接触することが防止される。これにより、上記第３の絶縁膜が大幅に改質されて、誘電率が大幅に増大することが防止される。
【００２１】
上記第２のビアホールが形成される際、この第２のビアホールの底に露出した第１の配線層の表面に、例えば酸化層が形成される。この酸化層は、上記第１の配線層の表面部分の除去工程によって除去される。これにより、この第１の配線層と、上記第２のビアホール内に埋め込まれる第２の配線材料との間において、配線抵抗が増大することが防止される。
【００２２】
また、上記第１の配線層の表面部分の除去は、上記トレンチ及び第１のビアホールを介して、例えばプラズマ処理によって行うことができる。この場合においても、上記トレンチと第１のビアホールの内側面に形成されたバリア層によって、上記第３の絶縁体がプラズマで大幅に改質されて誘電率が大幅に上昇することが防止される。
【００２３】
また、上記第２のビアホール内に埋め込まれる第２の配線材料と、上記第１の配線層との間には、バリア層が形成されないので、バリア層によって配線抵抗が増大することが無い。
【００２４】
このように、本発明の半導体装置の製造方法によれば、上記接続層と第１の配線層との間における配線抵抗の増大が防止でき、かつ、上記第３の絶縁膜の大幅な改質による誘電率の上昇が防止できる半導体装置が製造される。したがって、第１の配線層と第２の配線層との間に伝達される信号の遅延を効果的に防止できる半導体装置が得られる。
【００２５】
一実施形態の半導体装置の製造方法は、上記第２の配線材料は、銅または銅合金である。
【００２６】
上記実施形態によれば、銅または銅合金によって、トレンチと第１及び第２のビアホール内を埋め込むことにより、第１の配線層と第２の配線層との間の配線抵抗を効果的に低減できる。
【００２７】
一実施形態の半導体装置の製造方法は、上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されている。
【００２８】
上記実施形態によれば、上記第３の絶縁膜中に形成される第２の配線層と、上記第１ビアホール内の第２の配線材料とに対して、配線容量を効果的に低減できる。
【００２９】
一実施形態の半導体装置の製造方法は、上記バリア層は、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）及びＲｕ（ルテニウム）のうちの少なくとも１つ、又は、その窒素化合物を含む。
【００３０】
上記実施形態によれば、上記第３の絶縁膜中のトレンチ及び第１のビアホール内に埋め込まれる第２の配線材料が、この第３の絶縁膜中に拡散することを効果的に防止できる。
【００３１】
一実施形態の半導体装置の製造方法は、上記バリア層を形成する工程は、上記トレンチ及び第１のビアホールの内側面に、スパッタリングによってバリア層の材料を堆積すると共に、上記第１のビアホールの底面に堆積したバリア層の材料をＡｒスパッタ法によって除去する。
【００３２】
上記実施形態によれば、少ない工程により、上記第１のビアホールの底面にはバリア層を形成しないで、上記トレンチの側面及び底面と、上記第１のビアホールの側面とにバリア層を形成することができる。
【００３３】
一実施形態の半導体装置の製造方法は、上記第２のビアホールを形成する工程は、プラズマエッチング法によって、上記第１のビアホールの底面から第２の絶縁膜の部分を除去する。
【００３４】
上記実施形態によれば、プラズマエッチング法は、上記バリア層が内側面に形成されたトレンチ及び第１のビアホールを介して行われるので、上記第３の絶縁膜の大幅な改質を防止して誘電率が大幅に上昇することを防止できる。
【発明の効果】
【００３５】
以上のように、本発明の半導体装置は、第３の絶縁膜に形成されたトレンチの底面及び側面と、上記ビアホールの上記第３の絶縁膜に形成された部分の側面とを被覆するバリア層を備えるので、このバリア層によって第３の絶縁膜を保護した状態で、上記トレンチ及びビアホールの部分を介して、例えばエッチング処理によって第２の絶縁膜にビアホールの他の部分を形成し、また、例えばプラズマ処理によって第１の配線層の表面部分の除去を行うことができる。したがって、上記第３の絶縁膜の大幅な改質を防止できて、誘電率が大幅に増大することを防止できて、半導体装置における信号遅延を効果的に防止できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３７】
図１は、本発明の実施形態の半導体装置を示す図である。この半導体装置は、第１の絶縁膜１００を備え、この第１の絶縁膜１００の表面部分に第１の配線層１０１が埋め込まれている。この第１の配線層１０１は、例えば、上記第１の絶縁膜１００にトレンチを形成し、このトレンチの内側面を第１のバリアメタル１０２で被覆して、このトレンチ内に第１の配線材料を充填して形成されている。
【００３８】
上記第１の絶縁膜１００の表面であって、上記第１の配線層１０１の表面に、上記第１の配線材料の拡散を防止する第２の絶縁膜１０４が積層されている。この第２の絶縁膜１０４は、ＳｉＣで形成されている。なお、ＳｉＣ以外に、例えばＳｉＮや、ＳｉＣにＮを添加してなるＳｉＣＮを用いて第２の絶縁膜を形成してもよい。この第２の絶縁膜１０４上に、低誘電率材料であるＳｉＯＣで形成された第３の絶縁膜１０５が積層されている。なお、ＳｉＯＣ以外に、例えばＳｉＯＦで第３の絶縁膜を形成してもよい。
【００３９】
上記第３の絶縁膜１０５の表面部分には、第２の配線層１０７が埋め込まれている。この第２の配線層１０７は、第３の絶縁膜１０５に形成されたトレンチの側面及び底面に、バリア層としての第２のバリアメタル１０８を被覆し、この第２のバリアメタル１０８が被覆されたトレンチ内に、第２の配線材料が埋め込まれて形成されている。この第２の配線層１０７と第１の配線層１０１との間に、接続層１１２が形成されている。この接続層１１２は、上記第２の配線層１０７が形成されたトレンチの底面から第３の絶縁膜１０５の部分を貫通し、さらに、上記第２の絶縁膜１０４を貫通するビアホール内に形成されている。上記接続層１１２は、上記第２の配線材料によって第２の配線層１０７と一体に形成されている。この接続層１１２の側面には、上記第２の配線層１０７に接する第２のバリアメタル１０８が延在して接している。この第２のバリアメタル１０８は、上記ビアホールが第３の絶縁膜１０５を貫通する部分に設けられているが、上記ビアホールが第２の絶縁膜１０４を貫通する部分には設けられていない。したがって、上記接続層１１２は、上記第２の絶縁膜１０４に接している。上記第３の絶縁膜１０５の第２のバリアメタル１０８に接する部分の近傍に、誘電率増加領域１１４が形成されている。この誘電率増加領域１１４は、上記第３の絶縁膜１０５の他の領域の誘電率よりも最大で約１０％大きい誘電率を有する。
【００４０】
本実施形態の半導体装置は、以下のようにして製造する。
【００４１】
まず、図２に示すように、第１の絶縁膜１００の表面部分にトレンチを形成し、このトレンチの内側面に第１のバリアメタル１０２を被覆し、この第１のバリアメタル１０２が被覆されたトレンチ内に第１の配線材料を埋め込んで、第１の配線層１０１を形成する。この第１の配線層１０１が形成された第１の絶縁膜１００上に、第２の絶縁膜１０４と第３の絶縁膜１０５を堆積する。上記第２の絶縁膜１０４は、例えば、５０ｎｍ程度の厚みを有するＳｉＣ膜で形成する。また、上記第３の絶縁膜１０５は、例えば、６００ｎｍ程度の厚みを有するＳｉＯＣ膜（比誘電率が約２．９）又はＳｉＯＦ膜（比誘電率が約３．７）で形成する。なお、この第３の絶縁膜の膜厚１０５は、３００以上７００ｎｍ以下の範囲で適宜設定できる。
【００４２】
次に、図３に示すように、公知のフォト及びエッチング技術により、第３の絶縁膜１０５の表面部分にトレンチ１１６を形成し、更に、このトレンチ１１６の底から第２の絶縁膜１０４の表面に達する第１のビアホール１１７を形成する。上記トレンチ１１６の深さは、例えば、上記第３の絶縁膜１０５の表面から４００ｎｍ程度に設定できる。また、上記第１のビアホール１１７の深さは、例えば、上記トレンチ１１６の底面から２００ｎｍ程度に設定できる。このとき、上記第３の絶縁膜１０５の表面部分と、上記トレンチ１１６の側面及び底面の近傍部分と、上記第１のビアホール１１７の側面の近傍部分に、誘電率増加領域１１４が形成される。この誘電率増加領域１１４は、上記トレンチ１１６及び第１のビアホール１１７を形成するエッチング工程や、レジスト膜の除去のために行われるプラズマ工程により、第３の絶縁膜１０５が改質されて形成される。しかしながら、この誘電率増加領域１１４における誘電率の上昇の割合は、もとの第３の絶縁膜１０５に対して約１０％以下と、比較的少ない。
【００４３】
次に、図４に示すように、第３の絶縁膜１０５に形成されたトレンチ１１６及び第１のビアホール１１７の内側面を被覆するように、第２のバリアメタル１０８を堆積する。これと共に、第１のビアホール１１７の底部に堆積されるバリアメタル材料を除去して、この第１のビアホール１１７の底に第２の絶縁膜１０４を露出させる。上記第２のバリアメタル１０８は、例えばＴａＮを反応性スパッタリング法によって厚さ３０ｎｍ程度に堆積して形成する。また、上記第１のビアホール１１７の底部に堆積されるバリアメタル材料は、Ａｒスパッタリング法によって除去する。このＡｒスパッタリング法では、高周波バイアスを印加して直進性を高めたＡｒプラズマを用いて、第１のビアホール１１７の底部に堆積したＴａＮをスパッタエッチングする。上記反応性スパッタリング法によって第１のビアホール１１７の底部に堆積されるＴａＮの膜厚は、第３の絶縁膜１０５の表面やトレンチ１１６の底部に堆積されるＴａＮの膜厚よりも薄い。したがって、上記Ａｒスパッタリング法によって第１のビアホール１１７の底部のＴａＮが除去されても、第３の絶縁膜１０５の表面やトレンチ１１６の底面にはＴａＮ膜が残る。なお、上記第２のバリアメタル１０８には、ＴａＮ以外に、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちのいずれか１つの金属、又は、その窒素化合物を用いてもよい。
【００４４】
次に、図５に示すように、第１のビアホール１１７の底に露出した第２の絶縁膜１０４に、上記第１のビアホール１１７に連なる第２のビアホール１１８を形成する。この第２のビアホール１１８は、上記第１のビアホール１１７の底面から、上記第１の配線層１０１の表面に達する深さに形成する。この第２のビアホール１１８は、リアクティブイオンエッチング法によって、第１のビアホール１１７を介して、この第１のビアホール１１７の底面に露出した第２の絶縁膜１０４の部分を除去して形成する。なお、上記第１の配線層１０１の表面を露出させる際に、ケミカルエッチングを併用してもよい。
【００４５】
上記リアクティブイオンエッチング法によって第２のビアホール１１８を形成する際、低誘電率の第３の絶縁膜１０５に形成されたトレンチ１１６及び第１のビアホール１１７の内側面は、第２のバリアメタル１０８で覆われているので、プラズマに曝されることによる誘電率の上昇が効果的に防止される。
【００４６】
続いて、図６に示すように、第２のビアホール１１８の底面に露出した第１の配線層１０１の表面部分に形成された酸化層１１９を除去する。この第１の配線層１０１の酸化層１１９は、例えば、Ｈ２プラズマ処理で還元することによって除去する。このとき、低誘電率の第３の絶縁膜１０５に形成されたトレンチ１１６及び第１のビアホール１１７の内側面は、第２のバリアメタル１０８で覆われているので、Ｈ２プラズマ処理による誘電率の上昇が効果的に防止される。なお、上記第３の絶縁膜１０５が、従来の製造工程におけるように第２のバリアメタル１０８で覆われていない場合、Ｈ２プラズマ処理による誘電率の上昇率は２０〜３０％になって、配線容量が大幅に増大してしまう。
【００４７】
続いて、図７に示すように、トレンチ１１６内と、第１及び第２のビアホール１１７，１１８内に、金属配線材料１２０を充填する。詳しくは、例えば、上記第２のビアホール１１８の底部に、電解メッキ用電極銅シード層をスパッタリング法によって１００ｎｍの厚みに堆積した後、この電極銅シード層上に、銅電解メッキ法で銅を６００ｎｍの厚みに堆積する。この銅の堆積は、第３の絶縁膜１０５の表面に形成された第２のバリアメタル１０８を覆うまで行う。
【００４８】
最後に、図８に示すように、第３の絶縁膜１０５の表面部分の誘電率増加領域１１４と、第３の絶縁膜１０５の表面に形成された余剰の第２のバリアメタル１０８及び配線材料１２０を、ＣＭＰ（化学機械研磨）法によって除去する。これにより、第３の絶縁膜１０５中に第２の配線層１０７が形成されると共に、上記第３及び第２の絶縁膜１０５，１０４中に接続層１１２が形成される。
【００４９】
以上のようにして製造された半導体装置について、第３の絶縁膜１０５の第２のバリアメタル１０８が接する面（トレンチ１１６の側面及び底面と、第１ビアホール１１７の側面）の近傍部分に形成される誘電率増加領域１１４は、第３の絶縁膜１０５の他の領域の誘電率に対して、誘電率の上昇の割合が１０％以下である。したがって、上記第２のバリアメタル１０８を隔てて誘電率増加領域１１４に隣接する第２の配線層１０７及び接続層１１２は、配線容量の増大が効果的に防止される。また、上記接続層１１２の底と第１の配線層１０１の表面との間には、バリアメタルが存在しないので、接続層１１２と第１の配線層１０１との間の配線抵抗の増大を防止できる。その結果、この半導体装置は、上記第１の配線層１０１、接続層１１２、及び、第２の配線層１０７を伝達される信号に対して、信号遅延を効果的に防止することができる。
【００５０】
なお、上記バリア層としての第２のバリアメタル１０８は、ＴａＮで形成したが、金属以外の材料を用いて形成されたバリア層であってもよい。要は、第２の配線材料の第３の絶縁膜１０５への拡散を防止でき、かつ、第２の絶縁膜１０４のエッチング及び酸化層１１９のプラズマ処理の際に第３の絶縁膜１０５の大幅な改質を防止することができれば、どのような材料を用いてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】第１の配線層が形成された第１の絶縁膜上に、第２の絶縁膜と第３の絶縁膜を形成した様子を示す図である。
【図３】第３の絶縁膜に、トレンチ及びビアホールを形成した様子を示す図である。
【図４】トレンチ及びビアホールの内側面にバリアメタルを形成した様子を示す図である。
【図５】第３の絶縁膜に形成された第１のビアホールに連なる第２のビアホールを、第２の絶縁膜に形成した様子を示す図である。
【図６】第１の配線層の表面に形成された酸化層を除去した様子を示す図である。
【図７】トレンチと、第１及び第２のビアホール内に金属配線材料を充填した様子を示す図である。
【図８】第３の絶縁膜の表面部分の誘電率増加領域と、余剰のバリアメタル及び配線材料とを除去した様子を示す図である。
【符号の説明】
【００５２】
１００ 第１の絶縁膜
１０１ 第１の配線層
１０２ バリアメタル
１０４ 第２の絶縁膜
１０５ 第３の絶縁膜
１０７ 第２の配線層
１０８ 第２のバリアメタル
１１２ 接続層
１１５ 第３の絶縁膜
１１６ トレンチ
１１７ 第１のビアホール
１１８ 第２のビアホール
１１９ 酸化層
１２０ 金属配線材料
【特許請求の範囲】
【請求項１】
第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層と、
上記第１の配線層上に形成され、上記第１の配線材料の拡散を防止する第２の絶縁膜と、
上記第２の絶縁膜上に形成され、低誘電率材料で形成された第３の絶縁膜と、
上記第３の絶縁膜に形成されたトレンチ内に第２の配線材料が埋め込まれて形成された第２の配線層と、
上記３の絶縁膜の上記トレンチの底面よりも第２の絶縁膜側の部分と、上記第２絶縁膜とを貫通し、上記第２の配線材料が埋め込まれて、上記第１の配線層と第２の配線層とを接続するビアホールと、
上記第３の絶縁膜に形成されたトレンチの側面及び底面と、上記ビアホールの上記第３の絶縁膜に形成された部分の側面とを被覆するバリア層と
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第３の絶縁膜の上記バリア層に接する近傍の部分に、この第３の絶縁膜の他の領域が有する誘電率に対して１０％以下の割合で増大した誘電率を有する誘電率増加領域が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第２の配線材料は、銅または銅合金であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記バリア層は、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちの少なくとも１つ、又は、その窒素化合物を含むことを特徴とする半導体装置。
【請求項６】
第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層上に、上記第１の配線材料の拡散を防止する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に、低誘電率材料で形成された第３の絶縁膜を形成する工程と、
上記第３の絶縁膜の表面部分に位置するトレンチと、上記トレンチの底面から、このトレンチの底面よりも第２の絶縁膜側に位置する第３の絶縁膜の部分を貫通して、上記第２の絶縁膜の表面に達する第１のビアホールとを形成する工程と、
上記トレンチの側面及び底面と、上記第１のビアホールの側面に、バリア層を形成する工程と、
上記第１のビアホールの底面から、上記第２の絶縁膜を貫通して、上記第１の配線層の表面に達する第２のビアホールを形成する工程と、
上記第２のビアホールの底に露出した第１の配線層の表面部分を除去する工程と、
上記トレンチ、第１のビアホール及び第２のビアホール内に第２の配線材料を埋め込む工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
上記第２の配線材料は、銅又は銅合金であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法において、
上記バリア層は、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちの少なくとも１つ、又は、その窒素化合物を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、
上記バリア層を形成する工程は、上記トレンチ及び第１のビアホールの内側面に、スパッタリングによってバリア層の材料を堆積すると共に、上記第１のビアホールの底面に堆積したバリア層の材料をＡｒスパッタ法によって除去することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６に記載の半導体装置の製造方法において、
上記第２のビアホールを形成する工程は、プラズマエッチング法によって、上記第１のビアホールの底面から第２の絶縁膜の部分を除去することを特徴とする半導体装置の製造方法。
【請求項１】
第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層と、
上記第１の配線層上に形成され、上記第１の配線材料の拡散を防止する第２の絶縁膜と、
上記第２の絶縁膜上に形成され、低誘電率材料で形成された第３の絶縁膜と、
上記第３の絶縁膜に形成されたトレンチ内に第２の配線材料が埋め込まれて形成された第２の配線層と、
上記３の絶縁膜の上記トレンチの底面よりも第２の絶縁膜側の部分と、上記第２絶縁膜とを貫通し、上記第２の配線材料が埋め込まれて、上記第１の配線層と第２の配線層とを接続するビアホールと、
上記第３の絶縁膜に形成されたトレンチの側面及び底面と、上記ビアホールの上記第３の絶縁膜に形成された部分の側面とを被覆するバリア層と
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第３の絶縁膜の上記バリア層に接する近傍の部分に、この第３の絶縁膜の他の領域が有する誘電率に対して１０％以下の割合で増大した誘電率を有する誘電率増加領域が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第２の配線材料は、銅または銅合金であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記バリア層は、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちの少なくとも１つ、又は、その窒素化合物を含むことを特徴とする半導体装置。
【請求項６】
第１の絶縁膜に第１の配線材料が埋め込まれて形成された第１の配線層上に、上記第１の配線材料の拡散を防止する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に、低誘電率材料で形成された第３の絶縁膜を形成する工程と、
上記第３の絶縁膜の表面部分に位置するトレンチと、上記トレンチの底面から、このトレンチの底面よりも第２の絶縁膜側に位置する第３の絶縁膜の部分を貫通して、上記第２の絶縁膜の表面に達する第１のビアホールとを形成する工程と、
上記トレンチの側面及び底面と、上記第１のビアホールの側面に、バリア層を形成する工程と、
上記第１のビアホールの底面から、上記第２の絶縁膜を貫通して、上記第１の配線層の表面に達する第２のビアホールを形成する工程と、
上記第２のビアホールの底に露出した第１の配線層の表面部分を除去する工程と、
上記トレンチ、第１のビアホール及び第２のビアホール内に第２の配線材料を埋め込む工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
上記第２の配線材料は、銅又は銅合金であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
上記第３の絶縁膜は、比誘電率が１以上４以下の低誘電率材料で形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法において、
上記バリア層は、Ｔｉ、Ｔａ、Ｗ及びＲｕのうちの少なくとも１つ、又は、その窒素化合物を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６に記載の半導体装置の製造方法において、
上記バリア層を形成する工程は、上記トレンチ及び第１のビアホールの内側面に、スパッタリングによってバリア層の材料を堆積すると共に、上記第１のビアホールの底面に堆積したバリア層の材料をＡｒスパッタ法によって除去することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６に記載の半導体装置の製造方法において、
上記第２のビアホールを形成する工程は、プラズマエッチング法によって、上記第１のビアホールの底面から第２の絶縁膜の部分を除去することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００７−１３４５６７（Ｐ２００７−１３４５６７Ａ）
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願番号】特願２００５−３２７４５３（Ｐ２００５−３２７４５３）
【出願日】平成１７年１１月１１日（２００５．１１．１１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成１９年５月３１日（２００７．５．３１）
【国際特許分類】
【出願日】平成１７年１１月１１日（２００５．１１．１１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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