半導体装置及びその製造方法
【課題】ＩＣチップなどの半導体チップをより薄型化することが可能な技術を提供する。
【解決手段】集積回路が形成された半導体基板をＣＭＰ等により研磨し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板を薄膜化して、従来にない薄さのＩＣチップなどの半導体チップを得る。また、このような薄膜化したＩＣチップに設けられた配線と、インターポーザに設けられた配線とを、導電性材料又はめっき処理により形成される導電膜を介して電気的に接続する。
【解決手段】集積回路が形成された半導体基板をＣＭＰ等により研磨し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板を薄膜化して、従来にない薄さのＩＣチップなどの半導体チップを得る。また、このような薄膜化したＩＣチップに設けられた配線と、インターポーザに設けられた配線とを、導電性材料又はめっき処理により形成される導電膜を介して電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜化した半導体基板を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
今日の社会生活では、さまざまな場面で、コンピュータネットワークにより情報処理が行われ、その利便性が享受できるユビキタス社会の実現が近づいている。「ユビキタス」とは、ラテン語に由来し、「あまねく存在する」という意味であり、いつでもどこでもコンピューターの存在を意識せず、コンピューターを利用した情報処理が生活環境の中に自然に溶け込んでいるという意味に用いられている。
【０００３】
実際に、コミュニケーション手段としての電話やテレビジョン放送は、携帯電話機として分類される携帯型の電子機器で利用することができ、バーコードや磁気カードで行われてきた認証も、ＩＣタグやＩＣカードといった半導体チップを搭載した紙片状若しくはカード状の媒体で代替されるようになっている。
【０００４】
ところで、人間の生活空間に存在する様々なものに、集積回路が形成された半導体チップ（以下、「ＩＣチップ」若しくは「ＬＳＩチップ」などともいう。）を違和感なく組み入れるためには、半導体チップの薄型化が必要とされている。例えば、アンテナコイル、コンデンサなどを含むＩＣタグを紙等の被着体の中に埋め込んで使用するために、ＩＣチップの厚さを３〜１５μｍの厚さに薄型化したものが知られている（特許文献１参照）。
【特許文献１】特開２００２−０４９９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体チップを薄型化するために、集積回路が形成されたシリコンウエハの裏面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってウエハを薄層化する技術が用いられている。ＩＣチップの薄型化においては、理想的にはＩＣチップの各素子が動作するのに必要な厚さだけ残せば良いことになる。
【０００６】
しかし、ＣＭＰは研磨剤を流しながらウエハを研磨布に押し付けることで加工する技術であることから、ＣＭＰ処理によってウエハの厚さを３〜１５μｍ程度まで加工することはできても、１２インチウエハのように大口径ウエハを１μｍ未満の厚さまで薄層化するのは困難であった。
【０００７】
そこで本発明は、ＩＣチップなどの半導体チップをより薄型化することが可能な技術を提供することを目的の一とする。
【課題を解決するための手段】
【０００８】
本発明の一は、表面に素子形成層が設けられ且つ素子形成層と電気的に接続された第１の配線が埋め込まれた半導体基板の裏面側からイオンを照射して脆化層を形成し、脆化層に沿って半導体基板の一部を分離することによって、素子形成層及び第１の配線を有する半導体基板を形成するとともに第１の配線の一部を露出させ、素子形成層及び第１の配線を有する半導体基板と第２の配線が設けられた基板を積層し、素子形成層と第２の配線を電気的に接続することを要旨とする。
【０００９】
本発明の一は、表面に素子形成層が設けられた第１の半導体基板と、素子形成層と電気的に接続し第１の半導体基板を貫通する第１の配線と、第２の基板に設けられた第２の配線と、を有し、第１の配線と第２の配線が電気的に接続された半導体装置であることを要旨とする。
【００１０】
また、本発明の一は、表面に素子形成層が設けられた第１の半導体基板と、素子形成層と電気的に接続し第１の半導体基板を貫通する第１の配線と、第２の基板に設けられた第２の配線と、を有し、第１の配線と第２の配線が電気的に接続された半導体装置であることを要旨とする。第１の配線と第２の配線は導電性材料又はめっき処理により形成される導電膜を介して電気的に接続されることが好ましい。
【発明の効果】
【００１１】
集積回路が形成された半導体基板をＣＭＰ等により研磨し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板を薄膜化して、従来にない薄さのＩＣチップなどの半導体チップを得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００１３】
以下に、素子形成層及び貫通配線が設けられた半導体基板を薄膜化した後に、当該半導体基板の一部を分離した構造を有するＩＣチップなどの半導体チップに関して図面を参照して説明する。
【００１４】
まず、半導体基板１００の表面上に、素子形成層１０１、貫通配線１０２及び支持基板１１０を設ける（図１（Ａ）参照）。
【００１５】
半導体基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、半導体基板１００として用いることができる。また、半導体基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により形成することができる。
【００１６】
素子形成層１０１は、トランジスタ、ダイオード、容量等の素子や、当該素子に電気的に接続する配線により構成される。ここでは、素子形成層１０１に、トランジスタ１０３ａとトランジスタ１０３ｂを設けた例を示している。なお、素子形成層１０１に設けられるトランジスタ１０３ａとトランジスタ１０３ｂの構成は、様々な形態をとることができ、特定の構成に限定されない。
【００１７】
貫通配線１０２は、素子形成層１０１の配線と電気的に接続しており、一部が半導体基板１００に埋め込まれている。貫通配線１０２は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で設ける。また、貫通配線１０２は、ＩＣチップにおいて貫通電極としても機能しうる。
【００１８】
支持基板１１０は、素子形成層１０１の上方（素子形成層１０１を挟んで半導体基板１００の反対側）に設けられており、ガラス基板、石英基板、プラスチック基板等を用いることができる。また、アクリル、ポリイミド、エポキシ樹脂等で設けてもよい。なお、支持基板１１０は必ずしも設ける必要はないが、半導体基板１００に薄膜化処理等を行う際に保護層として機能するため、設けることが好ましい。
【００１９】
次に、半導体基板１００の一部を除去し薄膜化する（図１（Ｂ）参照）。図１（Ｂ）では、半導体基板１００を薄膜化（点線部分を除去）して、半導体基板１２０とする場合を示している。例えば、半導体基板１００の裏面側（素子形成層１０１が設けられている面とは反対側）から研削処理、研磨処理又はＣＭＰ処理を行うことにより半導体基板１００を薄膜化することができる。
【００２０】
ここでは、貫通配線１０２を露出させない程度に半導体基板１００の薄膜化を行う。好ましくは、半導体基板１２０の厚さが５０ｎｍよりも厚く１０００ｎｍ未満となるように薄膜化を行う。
【００２１】
次に、半導体基板１２０の裏面側（素子形成層１０１が設けられている面とは反対側）から矢印で示すように、電界で加速されたイオン１０７を照射し、半導体基板１２０の表面（素子形成層１０１が設けられている面）から所定の深さの領域に脆化層１０５を形成する（図１（Ｃ）参照）。脆化層１０５はイオンドーピング法又はイオン注入法を用いて形成することが好ましい。なお、イオン注入法とは、イオンを質量分離して特定の質量のイオンのみを電界で加速して対象物に照射する技術であり、イオンドーピング法とは、質量分離を行わずにイオンを電界で加速して対象物に照射する技術である。脆化層１０５が形成される位置は、イオンを注入する際の加速電圧及びイオンのドーズ量により制御することができ、脆化層１０５はイオンの平均進入深さに近い深さ領域に形成される。なお、本明細書においてイオンを「注入する」とは、加速されたイオンを半導体基板に照射することで、イオンを構成する元素を対象物中に含ませることを指す。脆化層１０５は、後に脆化層１０５に基づいて半導体基板１２０を分離した際に、貫通配線１０２が露出する位置に設ける。好ましくは、半導体基板１２０の表面からの深さをＬとすると、Ｌが５０ｎｍよりも大きく１０００ｎｍ未満であり、より好ましくは１００ｎｍ以上５００ｎｍ以下となる位置に脆化層１０５を設ける。
【００２２】
イオン１０７は、水素イオン、ヘリウム等の希ガスイオン又はフッ素や塩素等のハロゲンイオンを用いることができる。水素、希ガス又はハロゲンから選ばれたソースガスをプラズマ励起して生成された一種類のイオン又は同一の原子からなる質量の異なる複数の種類のイオンを半導体基板１２０に照射することが好ましい。水素イオンを照射する場合には、Ｈ＋イオン、Ｈ２＋イオン、及びＨ３＋イオンを含ませると共に、Ｈ３＋イオンの割合をＨ＋イオン及びＨ２＋イオンよりも高めておくとイオンの注入効率を高めることができ、照射時間を短縮することができる。
【００２３】
次に、脆化層１０５を利用して、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する（図２（Ａ）参照）。ここでは、加熱処理を行い脆化層１０５に沿って半導体基板１２０ａと半導体基板１２０ｂに分離する。例えば、３００℃以上５５０℃以下の温度範囲で熱処理を行うことにより、脆化層１０５に形成された微小な空洞の体積変化が起こり、脆化層１０５に沿って劈開することにより、薄い半導体基板１２０ａを形成することができる。なお、本明細書において「劈開する」とは、素子形成層１０１が設けられた半導体基板１２０ａを形成するために、脆化層１０５に沿って半導体基板１２０ｂを分離することを指す。
【００２４】
なお、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する前に、半導体基板１２０の裏面側に支持基板を設けてもよい。分離する半導体基板１２０ｂが薄い場合にはあらかじめ半導体基板１２０の裏面に接して支持基板を設けておくことにより、半導体基板１２０の分離を容易に行うことができる。
【００２５】
以上の工程により、素子形成層１０１が設けられた半導体基板１２０ａを貫通配線１０２が貫通して露出した構造を有するＩＣチップなどの半導体チップを得ることができる（図２（Ｂ）参照）。
【００２６】
一般的に、研削処理、研磨処理又はＣＭＰ処理による基板の薄膜化は、厳密な制御が困難であり基板の膜厚にムラが生じやすいため、基板の薄膜化には限度がある。しかし、本実施の形態に示すように、基板の薄膜化を行った後に、さらにイオンの照射により形成された脆化層を用いて半導体基板の分離を行うことによって、基板の膜厚を研削処理、研磨処理又はＣＭＰ処理のみを行った場合と比較して薄くすることができる。
【００２７】
次に、貫通配線が設けられたＩＣチップを有する半導体装置に関して図面を参照して説明する。具体的には、配線が設けられた基板にＩＣチップの貫通配線を電気的に接続して設ける場合に関して示す。
【００２８】
図３（Ａ）に示す半導体装置は、配線１５２が設けられたインターポーザ１５０上に図１と図２で示したＩＣチップ１３０が接着されることにより設けられている。ここでは、複数のＩＣチップ１３０ａ〜１３０ｄにそれぞれ設けられた素子形成層１０１と配線１５２が電気的に接続されている。素子形成層１０１と配線１５２との接続は、ＩＣチップ１３０ａ〜１３０ｄにそれぞれ設けられた貫通配線１０２と、配線１５２と接続された接続端子１５１を電気的に接続することによって形成される（図３（Ｂ）参照）。
【００２９】
また、貫通配線１０２と接続端子１５１との電気的な接続を導電性材料を介して行う場合の一例に関して図４（Ａ）、（Ｂ）を参照して説明する。
【００３０】
まず、露出した貫通配線１０２上に導電性材料１２６を設ける（図４（Ａ）参照）。導電性材料１２６は、液滴吐出法、スクリーン印刷法等によって、銀ペースト、銅ペースト又ははんだ等の材料を用いて選択的に形成することにより設けることができる。
【００３１】
次に、貫通配線１０２上に形成された導電性材料１２６に接続端子１５１を接着させることにより、貫通配線１０２と接続端子１５１を電気的に接続する（図４（Ｂ）参照）。導電性材料１２６を設けることによって、貫通配線１０２と接続端子１５１との接続不良を低減することができる。
【００３２】
なお、図４（Ａ）、（Ｂ）では、貫通配線１０２上に導電性材料１２６を設けた例を示したが、接続端子１５１上に導電性材料１２６を設けた後に貫通配線１０２を導電性材料１２６に接着することにより、貫通配線１０２と接続端子１５１を電気的に接続してもよい。
【００３３】
貫通配線と接続端子との電気的な接続の他の例に関して図５（Ａ）、（Ｂ）を参照して説明する。図５（Ａ）、（Ｂ）では、めっき処理を用いて貫通配線１０２と接続端子１５１を電気的に接続する場合について示す。
【００３４】
まず、貫通配線１０２を有するＩＣチップと接続端子１５１を有するインターポーザ１５０を、間隔（ギャップ）を保持して積層させる（図５（Ａ）参照）。ここでは、球状のスペーサ１２５を用いて、ＩＣチップとインターポーザ１５０との間にギャップ１２４を形成している。
【００３５】
ギャップ１２４は、少なくとも後に行うめっき処理において、めっき液が入り込める程度に設ける。また、ギャップ１２４を保持するため、ＩＣチップとインターポーザ１５０をシール材等の接着性を有する樹脂で接着させることが好ましい。なお、ここでは、ギャップを形成するために球状のスペーサを用いた場合を示したが、ＩＣチップとインターポーザ１５０の間にギャップを形成できるものであれば、球状のスペーサに限られない。
【００３６】
インターポーザ１５０としては、有機ポリマーや無機ポリマーなどの材料、セラミック基板、ガラス基板、アルミナ基板、窒化アルミニウム基板、メタル基板などを用いることができる。
【００３７】
また、図５（Ａ）では、重畳して設けられた貫通配線１０２と接続端子１５１との間にも間隔を設ける場合を示しているが、貫通配線１０２と接続端子１５１が接するように設けてもよい。
【００３８】
次に、めっき処理により、露出した貫通配線１０２と接続端子１５１の間に導電膜を堆積して形成することによって、導電膜１２７を形成する。めっき処理は、導電膜１２７を介して貫通配線１０２と接続端子１５１が電気的に接続するまで行う（図５（Ｂ）参照）。めっき処理は、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）等を用いて行うことができる。
【００３９】
本実施の形態で示すように、貫通配線１０２と接続端子１５１とをめっき処理を用いて接続することにより、接続不良を低減することができる。
【００４０】
次に、ＩＣチップをパッケージした一構成例に関して図６を参照して説明する。
【００４１】
図６はＩＣチップ１３０を筐体１５４に装着しヒートシンク１５５により放熱効果を高めた構成を示す。ヒートシンク１５５はＩＣチップ１３０を覆うように設けられ、ＩＣチップ１３０の加熱を防ぐと共に放射される電磁波を遮断している。また、貫通配線１０２の一部を放熱シート１５３と接触させることにより、貫通配線１０２を通してＩＣチップ１３０の中で発生した熱をヒートシンク１５５まで放散させることができる。このように、効率のよい放熱を行うことによってＩＣチップの信頼性を高めることができる。
【００４２】
本発明のＩＣチップは、ＣＰＵ、メモリ、ネットワーク処理回路、ディスク処理回路、画像処理回路、音声処理回路、電源回路、温度センサー、湿度センサー、赤外線センサー等から選択された１つまたは複数の機能を持たせることができる。
【００４３】
以上に説明したように、本実施の形態によれば、集積回路が形成された半導体基板をＣＭＰ等により研磨して薄膜化し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板をさらに薄膜化して、従来にない薄さのＩＣチップなどの半導体チップを得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置を構成するＩＣチップの作製方法の一例を示す図。
【図２】本発明の半導体装置を構成するＩＣチップの作製方法の一例を示す図。
【図３】本発明のＩＣチップを有する半導体装置の一例を示す図。
【図４】貫通配線の電気的な接続の一例を示す図。
【図５】貫通配線の電気的な接続の一例を示す図。
【図６】ＩＣチップをパッケージした一構成例を示す図。
【符号の説明】
【００４５】
１００ 半導体基板
１０１ 素子形成層
１０２ 貫通配線
１０３ａ トランジスタ
１０３ｂ トランジスタ
１０５ 脆化層
１０７ イオン
１１０ 支持基板
１２０ 半導体基板
１２０ａ 半導体基板
１２０ｂ 半導体基板
１２４ ギャップ
１２５ スペーサ
１２６ 導電性材料
１２７ 導電膜
１３０ ＩＣチップ
１３０ａ ＩＣチップ
１３０ｂ ＩＣチップ
１３０ｃ ＩＣチップ
１３０ｄ ＩＣチップ
１５０ インターポーザ
１５１ 接続端子
１５２ 配線
１５３ 放熱シート
１５４ 筐体
１５５ ヒートシンク
【技術分野】
【０００１】
本発明は、薄膜化した半導体基板を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
今日の社会生活では、さまざまな場面で、コンピュータネットワークにより情報処理が行われ、その利便性が享受できるユビキタス社会の実現が近づいている。「ユビキタス」とは、ラテン語に由来し、「あまねく存在する」という意味であり、いつでもどこでもコンピューターの存在を意識せず、コンピューターを利用した情報処理が生活環境の中に自然に溶け込んでいるという意味に用いられている。
【０００３】
実際に、コミュニケーション手段としての電話やテレビジョン放送は、携帯電話機として分類される携帯型の電子機器で利用することができ、バーコードや磁気カードで行われてきた認証も、ＩＣタグやＩＣカードといった半導体チップを搭載した紙片状若しくはカード状の媒体で代替されるようになっている。
【０００４】
ところで、人間の生活空間に存在する様々なものに、集積回路が形成された半導体チップ（以下、「ＩＣチップ」若しくは「ＬＳＩチップ」などともいう。）を違和感なく組み入れるためには、半導体チップの薄型化が必要とされている。例えば、アンテナコイル、コンデンサなどを含むＩＣタグを紙等の被着体の中に埋め込んで使用するために、ＩＣチップの厚さを３〜１５μｍの厚さに薄型化したものが知られている（特許文献１参照）。
【特許文献１】特開２００２−０４９９０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体チップを薄型化するために、集積回路が形成されたシリコンウエハの裏面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってウエハを薄層化する技術が用いられている。ＩＣチップの薄型化においては、理想的にはＩＣチップの各素子が動作するのに必要な厚さだけ残せば良いことになる。
【０００６】
しかし、ＣＭＰは研磨剤を流しながらウエハを研磨布に押し付けることで加工する技術であることから、ＣＭＰ処理によってウエハの厚さを３〜１５μｍ程度まで加工することはできても、１２インチウエハのように大口径ウエハを１μｍ未満の厚さまで薄層化するのは困難であった。
【０００７】
そこで本発明は、ＩＣチップなどの半導体チップをより薄型化することが可能な技術を提供することを目的の一とする。
【課題を解決するための手段】
【０００８】
本発明の一は、表面に素子形成層が設けられ且つ素子形成層と電気的に接続された第１の配線が埋め込まれた半導体基板の裏面側からイオンを照射して脆化層を形成し、脆化層に沿って半導体基板の一部を分離することによって、素子形成層及び第１の配線を有する半導体基板を形成するとともに第１の配線の一部を露出させ、素子形成層及び第１の配線を有する半導体基板と第２の配線が設けられた基板を積層し、素子形成層と第２の配線を電気的に接続することを要旨とする。
【０００９】
本発明の一は、表面に素子形成層が設けられた第１の半導体基板と、素子形成層と電気的に接続し第１の半導体基板を貫通する第１の配線と、第２の基板に設けられた第２の配線と、を有し、第１の配線と第２の配線が電気的に接続された半導体装置であることを要旨とする。
【００１０】
また、本発明の一は、表面に素子形成層が設けられた第１の半導体基板と、素子形成層と電気的に接続し第１の半導体基板を貫通する第１の配線と、第２の基板に設けられた第２の配線と、を有し、第１の配線と第２の配線が電気的に接続された半導体装置であることを要旨とする。第１の配線と第２の配線は導電性材料又はめっき処理により形成される導電膜を介して電気的に接続されることが好ましい。
【発明の効果】
【００１１】
集積回路が形成された半導体基板をＣＭＰ等により研磨し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板を薄膜化して、従来にない薄さのＩＣチップなどの半導体チップを得ることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００１３】
以下に、素子形成層及び貫通配線が設けられた半導体基板を薄膜化した後に、当該半導体基板の一部を分離した構造を有するＩＣチップなどの半導体チップに関して図面を参照して説明する。
【００１４】
まず、半導体基板１００の表面上に、素子形成層１０１、貫通配線１０２及び支持基板１１０を設ける（図１（Ａ）参照）。
【００１５】
半導体基板１００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、半導体基板１００として用いることができる。また、半導体基板１００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により形成することができる。
【００１６】
素子形成層１０１は、トランジスタ、ダイオード、容量等の素子や、当該素子に電気的に接続する配線により構成される。ここでは、素子形成層１０１に、トランジスタ１０３ａとトランジスタ１０３ｂを設けた例を示している。なお、素子形成層１０１に設けられるトランジスタ１０３ａとトランジスタ１０３ｂの構成は、様々な形態をとることができ、特定の構成に限定されない。
【００１７】
貫通配線１０２は、素子形成層１０１の配線と電気的に接続しており、一部が半導体基板１００に埋め込まれている。貫通配線１０２は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で設ける。また、貫通配線１０２は、ＩＣチップにおいて貫通電極としても機能しうる。
【００１８】
支持基板１１０は、素子形成層１０１の上方（素子形成層１０１を挟んで半導体基板１００の反対側）に設けられており、ガラス基板、石英基板、プラスチック基板等を用いることができる。また、アクリル、ポリイミド、エポキシ樹脂等で設けてもよい。なお、支持基板１１０は必ずしも設ける必要はないが、半導体基板１００に薄膜化処理等を行う際に保護層として機能するため、設けることが好ましい。
【００１９】
次に、半導体基板１００の一部を除去し薄膜化する（図１（Ｂ）参照）。図１（Ｂ）では、半導体基板１００を薄膜化（点線部分を除去）して、半導体基板１２０とする場合を示している。例えば、半導体基板１００の裏面側（素子形成層１０１が設けられている面とは反対側）から研削処理、研磨処理又はＣＭＰ処理を行うことにより半導体基板１００を薄膜化することができる。
【００２０】
ここでは、貫通配線１０２を露出させない程度に半導体基板１００の薄膜化を行う。好ましくは、半導体基板１２０の厚さが５０ｎｍよりも厚く１０００ｎｍ未満となるように薄膜化を行う。
【００２１】
次に、半導体基板１２０の裏面側（素子形成層１０１が設けられている面とは反対側）から矢印で示すように、電界で加速されたイオン１０７を照射し、半導体基板１２０の表面（素子形成層１０１が設けられている面）から所定の深さの領域に脆化層１０５を形成する（図１（Ｃ）参照）。脆化層１０５はイオンドーピング法又はイオン注入法を用いて形成することが好ましい。なお、イオン注入法とは、イオンを質量分離して特定の質量のイオンのみを電界で加速して対象物に照射する技術であり、イオンドーピング法とは、質量分離を行わずにイオンを電界で加速して対象物に照射する技術である。脆化層１０５が形成される位置は、イオンを注入する際の加速電圧及びイオンのドーズ量により制御することができ、脆化層１０５はイオンの平均進入深さに近い深さ領域に形成される。なお、本明細書においてイオンを「注入する」とは、加速されたイオンを半導体基板に照射することで、イオンを構成する元素を対象物中に含ませることを指す。脆化層１０５は、後に脆化層１０５に基づいて半導体基板１２０を分離した際に、貫通配線１０２が露出する位置に設ける。好ましくは、半導体基板１２０の表面からの深さをＬとすると、Ｌが５０ｎｍよりも大きく１０００ｎｍ未満であり、より好ましくは１００ｎｍ以上５００ｎｍ以下となる位置に脆化層１０５を設ける。
【００２２】
イオン１０７は、水素イオン、ヘリウム等の希ガスイオン又はフッ素や塩素等のハロゲンイオンを用いることができる。水素、希ガス又はハロゲンから選ばれたソースガスをプラズマ励起して生成された一種類のイオン又は同一の原子からなる質量の異なる複数の種類のイオンを半導体基板１２０に照射することが好ましい。水素イオンを照射する場合には、Ｈ＋イオン、Ｈ２＋イオン、及びＨ３＋イオンを含ませると共に、Ｈ３＋イオンの割合をＨ＋イオン及びＨ２＋イオンよりも高めておくとイオンの注入効率を高めることができ、照射時間を短縮することができる。
【００２３】
次に、脆化層１０５を利用して、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する（図２（Ａ）参照）。ここでは、加熱処理を行い脆化層１０５に沿って半導体基板１２０ａと半導体基板１２０ｂに分離する。例えば、３００℃以上５５０℃以下の温度範囲で熱処理を行うことにより、脆化層１０５に形成された微小な空洞の体積変化が起こり、脆化層１０５に沿って劈開することにより、薄い半導体基板１２０ａを形成することができる。なお、本明細書において「劈開する」とは、素子形成層１０１が設けられた半導体基板１２０ａを形成するために、脆化層１０５に沿って半導体基板１２０ｂを分離することを指す。
【００２４】
なお、半導体基板１２０を半導体基板１２０ａと半導体基板１２０ｂに分離する前に、半導体基板１２０の裏面側に支持基板を設けてもよい。分離する半導体基板１２０ｂが薄い場合にはあらかじめ半導体基板１２０の裏面に接して支持基板を設けておくことにより、半導体基板１２０の分離を容易に行うことができる。
【００２５】
以上の工程により、素子形成層１０１が設けられた半導体基板１２０ａを貫通配線１０２が貫通して露出した構造を有するＩＣチップなどの半導体チップを得ることができる（図２（Ｂ）参照）。
【００２６】
一般的に、研削処理、研磨処理又はＣＭＰ処理による基板の薄膜化は、厳密な制御が困難であり基板の膜厚にムラが生じやすいため、基板の薄膜化には限度がある。しかし、本実施の形態に示すように、基板の薄膜化を行った後に、さらにイオンの照射により形成された脆化層を用いて半導体基板の分離を行うことによって、基板の膜厚を研削処理、研磨処理又はＣＭＰ処理のみを行った場合と比較して薄くすることができる。
【００２７】
次に、貫通配線が設けられたＩＣチップを有する半導体装置に関して図面を参照して説明する。具体的には、配線が設けられた基板にＩＣチップの貫通配線を電気的に接続して設ける場合に関して示す。
【００２８】
図３（Ａ）に示す半導体装置は、配線１５２が設けられたインターポーザ１５０上に図１と図２で示したＩＣチップ１３０が接着されることにより設けられている。ここでは、複数のＩＣチップ１３０ａ〜１３０ｄにそれぞれ設けられた素子形成層１０１と配線１５２が電気的に接続されている。素子形成層１０１と配線１５２との接続は、ＩＣチップ１３０ａ〜１３０ｄにそれぞれ設けられた貫通配線１０２と、配線１５２と接続された接続端子１５１を電気的に接続することによって形成される（図３（Ｂ）参照）。
【００２９】
また、貫通配線１０２と接続端子１５１との電気的な接続を導電性材料を介して行う場合の一例に関して図４（Ａ）、（Ｂ）を参照して説明する。
【００３０】
まず、露出した貫通配線１０２上に導電性材料１２６を設ける（図４（Ａ）参照）。導電性材料１２６は、液滴吐出法、スクリーン印刷法等によって、銀ペースト、銅ペースト又ははんだ等の材料を用いて選択的に形成することにより設けることができる。
【００３１】
次に、貫通配線１０２上に形成された導電性材料１２６に接続端子１５１を接着させることにより、貫通配線１０２と接続端子１５１を電気的に接続する（図４（Ｂ）参照）。導電性材料１２６を設けることによって、貫通配線１０２と接続端子１５１との接続不良を低減することができる。
【００３２】
なお、図４（Ａ）、（Ｂ）では、貫通配線１０２上に導電性材料１２６を設けた例を示したが、接続端子１５１上に導電性材料１２６を設けた後に貫通配線１０２を導電性材料１２６に接着することにより、貫通配線１０２と接続端子１５１を電気的に接続してもよい。
【００３３】
貫通配線と接続端子との電気的な接続の他の例に関して図５（Ａ）、（Ｂ）を参照して説明する。図５（Ａ）、（Ｂ）では、めっき処理を用いて貫通配線１０２と接続端子１５１を電気的に接続する場合について示す。
【００３４】
まず、貫通配線１０２を有するＩＣチップと接続端子１５１を有するインターポーザ１５０を、間隔（ギャップ）を保持して積層させる（図５（Ａ）参照）。ここでは、球状のスペーサ１２５を用いて、ＩＣチップとインターポーザ１５０との間にギャップ１２４を形成している。
【００３５】
ギャップ１２４は、少なくとも後に行うめっき処理において、めっき液が入り込める程度に設ける。また、ギャップ１２４を保持するため、ＩＣチップとインターポーザ１５０をシール材等の接着性を有する樹脂で接着させることが好ましい。なお、ここでは、ギャップを形成するために球状のスペーサを用いた場合を示したが、ＩＣチップとインターポーザ１５０の間にギャップを形成できるものであれば、球状のスペーサに限られない。
【００３６】
インターポーザ１５０としては、有機ポリマーや無機ポリマーなどの材料、セラミック基板、ガラス基板、アルミナ基板、窒化アルミニウム基板、メタル基板などを用いることができる。
【００３７】
また、図５（Ａ）では、重畳して設けられた貫通配線１０２と接続端子１５１との間にも間隔を設ける場合を示しているが、貫通配線１０２と接続端子１５１が接するように設けてもよい。
【００３８】
次に、めっき処理により、露出した貫通配線１０２と接続端子１５１の間に導電膜を堆積して形成することによって、導電膜１２７を形成する。めっき処理は、導電膜１２７を介して貫通配線１０２と接続端子１５１が電気的に接続するまで行う（図５（Ｂ）参照）。めっき処理は、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）等を用いて行うことができる。
【００３９】
本実施の形態で示すように、貫通配線１０２と接続端子１５１とをめっき処理を用いて接続することにより、接続不良を低減することができる。
【００４０】
次に、ＩＣチップをパッケージした一構成例に関して図６を参照して説明する。
【００４１】
図６はＩＣチップ１３０を筐体１５４に装着しヒートシンク１５５により放熱効果を高めた構成を示す。ヒートシンク１５５はＩＣチップ１３０を覆うように設けられ、ＩＣチップ１３０の加熱を防ぐと共に放射される電磁波を遮断している。また、貫通配線１０２の一部を放熱シート１５３と接触させることにより、貫通配線１０２を通してＩＣチップ１３０の中で発生した熱をヒートシンク１５５まで放散させることができる。このように、効率のよい放熱を行うことによってＩＣチップの信頼性を高めることができる。
【００４２】
本発明のＩＣチップは、ＣＰＵ、メモリ、ネットワーク処理回路、ディスク処理回路、画像処理回路、音声処理回路、電源回路、温度センサー、湿度センサー、赤外線センサー等から選択された１つまたは複数の機能を持たせることができる。
【００４３】
以上に説明したように、本実施の形態によれば、集積回路が形成された半導体基板をＣＭＰ等により研磨して薄膜化し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板をさらに薄膜化して、従来にない薄さのＩＣチップなどの半導体チップを得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体装置を構成するＩＣチップの作製方法の一例を示す図。
【図２】本発明の半導体装置を構成するＩＣチップの作製方法の一例を示す図。
【図３】本発明のＩＣチップを有する半導体装置の一例を示す図。
【図４】貫通配線の電気的な接続の一例を示す図。
【図５】貫通配線の電気的な接続の一例を示す図。
【図６】ＩＣチップをパッケージした一構成例を示す図。
【符号の説明】
【００４５】
１００ 半導体基板
１０１ 素子形成層
１０２ 貫通配線
１０３ａ トランジスタ
１０３ｂ トランジスタ
１０５ 脆化層
１０７ イオン
１１０ 支持基板
１２０ 半導体基板
１２０ａ 半導体基板
１２０ｂ 半導体基板
１２４ ギャップ
１２５ スペーサ
１２６ 導電性材料
１２７ 導電膜
１３０ ＩＣチップ
１３０ａ ＩＣチップ
１３０ｂ ＩＣチップ
１３０ｃ ＩＣチップ
１３０ｄ ＩＣチップ
１５０ インターポーザ
１５１ 接続端子
１５２ 配線
１５３ 放熱シート
１５４ 筐体
１５５ ヒートシンク
【特許請求の範囲】
【請求項１】
表面に素子形成層が設けられ、且つ前記素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
前記素子形成層及び前記第１の配線を有する前記第１の半導体基板と、第２の配線が設けられた第２の基板とを、前記第１の配線及び前記第２の配線を挟んで積層し、
前記第１の配線の一部と前記第２の配線とを接着する導電性材料によって、前記素子形成層と前記第２の配線とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記導電性材料を、銀ペースト、銅ペースト又ははんだを用いて形成することを特徴とする半導体装置の製造方法。
【請求項３】
表面に素子形成層が設けられ、且つ前記素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
前記素子形成層及び前記第１の配線を有する前記第１の半導体基板と、第２の配線を有する第２の基板とを、前記第１の配線及び前記第２の配線を挟んで積層し、
めっき処理により前記第１の配線の一部と前記第２の配線との間に導電膜を形成することによって、
前記素子形成層と前記第２の配線とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記めっき処理を、銅、ニッケル、金、又は白金を用いて行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記イオンは、水素イオン、ハロゲンイオン又は希ガスイオンであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記イオンは、Ｈ＋イオン、Ｈ２＋イオン及びＨ３＋イオンを含み、
前記Ｈ３＋イオンの割合は、前記Ｈ＋イオン及び前記Ｈ２＋イオンの割合よりも高いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の半導体基板にイオンを照射する前に、前記第１の半導体基板の裏面側から研削処理、研磨処理又はＣＭＰ処理を行うことを特徴とする半導体装置の製造方法。
【請求項８】
表面に素子形成層が設けられた第１の半導体基板と、
前記素子形成層と電気的に接続し、前記第１の半導体基板を貫通する第１の配線と、
第２の基板に設けられた第２の配線と、
前記第１の配線と前記第２の配線とを接着する導電性材料と、を有することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記導電性材料は、銀ペースト、銅ペースト又ははんだを用いて設けられることを特徴とする半導体装置。
【請求項１０】
表面に素子形成層が設けられた第１の半導体基板と、
前記素子形成層と電気的に接続し、前記第１の半導体基板を貫通する第１の配線と、
第２の基板に設けられた第２の配線と、
めっき処理により前記第１の配線と前記第２の配線との間に設けられた導電膜と、を有することを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記めっき処理は、銅、ニッケル、金、又は白金を用いて行われることを特徴とする半導体装置。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、
前記第１の半導体基板の膜厚が、１００ｎｍ以上５００ｎｍ以下であることを特徴とする半導体装置。
【請求項１】
表面に素子形成層が設けられ、且つ前記素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
前記素子形成層及び前記第１の配線を有する前記第１の半導体基板と、第２の配線が設けられた第２の基板とを、前記第１の配線及び前記第２の配線を挟んで積層し、
前記第１の配線の一部と前記第２の配線とを接着する導電性材料によって、前記素子形成層と前記第２の配線とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記導電性材料を、銀ペースト、銅ペースト又ははんだを用いて形成することを特徴とする半導体装置の製造方法。
【請求項３】
表面に素子形成層が設けられ、且つ前記素子形成層と電気的に接続された第１の配線が埋め込まれた第１の半導体基板の裏面側からイオンを照射して、前記第１の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第１の半導体基板の一部を分離することによって、前記素子形成層及び前記第１の配線を有する第１の半導体基板を形成するとともに、前記第１の配線の一部を露出させ、
前記素子形成層及び前記第１の配線を有する前記第１の半導体基板と、第２の配線を有する第２の基板とを、前記第１の配線及び前記第２の配線を挟んで積層し、
めっき処理により前記第１の配線の一部と前記第２の配線との間に導電膜を形成することによって、
前記素子形成層と前記第２の配線とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記めっき処理を、銅、ニッケル、金、又は白金を用いて行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記イオンは、水素イオン、ハロゲンイオン又は希ガスイオンであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記イオンは、Ｈ＋イオン、Ｈ２＋イオン及びＨ３＋イオンを含み、
前記Ｈ３＋イオンの割合は、前記Ｈ＋イオン及び前記Ｈ２＋イオンの割合よりも高いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記第１の半導体基板にイオンを照射する前に、前記第１の半導体基板の裏面側から研削処理、研磨処理又はＣＭＰ処理を行うことを特徴とする半導体装置の製造方法。
【請求項８】
表面に素子形成層が設けられた第１の半導体基板と、
前記素子形成層と電気的に接続し、前記第１の半導体基板を貫通する第１の配線と、
第２の基板に設けられた第２の配線と、
前記第１の配線と前記第２の配線とを接着する導電性材料と、を有することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記導電性材料は、銀ペースト、銅ペースト又ははんだを用いて設けられることを特徴とする半導体装置。
【請求項１０】
表面に素子形成層が設けられた第１の半導体基板と、
前記素子形成層と電気的に接続し、前記第１の半導体基板を貫通する第１の配線と、
第２の基板に設けられた第２の配線と、
めっき処理により前記第１の配線と前記第２の配線との間に設けられた導電膜と、を有することを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記めっき処理は、銅、ニッケル、金、又は白金を用いて行われることを特徴とする半導体装置。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、
前記第１の半導体基板の膜厚が、１００ｎｍ以上５００ｎｍ以下であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−７６８８３（Ｐ２００９−７６８８３Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００８−２０９４５９（Ｐ２００８−２０９４５９）
【出願日】平成２０年８月１８日（２００８．８．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成２０年８月１８日（２００８．８．１８）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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