半導体装置及びその製造方法
【課題】従来の上層集積回路の下面と下層集積回路の上面とを接着剤によって接着して形成される半導体装置に比べて、放熱性及び接続信頼性を向上する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１Ａは、Ｓｉ基板７Ａの第１の面に設けられたトランジスタ形成層２０と、トランジスタ形成層２０のトランジスタと電気的に接続されてＳｉ基板７Ａを貫通して第２の面から突出して形成された貫通電極２２とを有する上層集積回路２と、半導体基板に形成されたトランジスタ形成層３０と、トランジスタ形成層３０のトランジスタと電気的に接続され第３の面に設けられるパッド３１と、パッド３１と貫通電極２２の先端とを電気的に接続するバンプ３２とを有する下層集積回路３とを備え、上層集積回路２の第２の面と下層集積回路の第３の面は接触せずに構成される。
【解決手段】半導体装置１Ａは、Ｓｉ基板７Ａの第１の面に設けられたトランジスタ形成層２０と、トランジスタ形成層２０のトランジスタと電気的に接続されてＳｉ基板７Ａを貫通して第２の面から突出して形成された貫通電極２２とを有する上層集積回路２と、半導体基板に形成されたトランジスタ形成層３０と、トランジスタ形成層３０のトランジスタと電気的に接続され第３の面に設けられるパッド３１と、パッド３１と貫通電極２２の先端とを電気的に接続するバンプ３２とを有する下層集積回路３とを備え、上層集積回路２の第２の面と下層集積回路の第３の面は接触せずに構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、半導体基板上にトランジスタ等を形成してなる上層集積回路と、別工程にて半導体基板上にトランジスタ等を形成してなる下層集積回路とを、上層集積回路の基板に設けられた貫通配線部によって接続して構成するものが提案されている（例えば、特許文献１参照）。
【０００３】
これに関連する技術として、特許文献１には、トランジスタが形成された半導体積層基板に基板厚み方向に伸びるように金属配線部を形成した後、トランジスタ形成面と逆の面をウェットエッチングすることで露出して得られる貫通電極を有する上層集積回路と、トランジスタが形成された半導体積層基板の最上層に上層集積回路の貫通電極と接続される導体パターンを有する下層集積回路とを備え、上層集積回路の貫通電極と下層集積回路の導体パターンを電気的に接続するとともに、上層基板の下面と下層基板の上面とを接着剤によって接着して形成される半導体装置が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５９７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、従来の上層集積回路の下面と下層集積回路の上面とを接着剤によって接着して形成される半導体装置に比べて、放熱性及び接続信頼性を向上する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上記目的を達成するため、以下の半導体装置及びその製造方法を提供する。
【０００７】
［１］第１の面及び第１の面の反対側の第２の面を有する第１の半導体基板と、前記第１の半導体基板に設けられた第１の素子と、前記第１の素子と電気的に接続されて前記第１の半導体基板を貫通して前記第２の面から突出して形成された貫通電極とを有する第１の集積回路と、
第３の面及び第３の面の反対側に設けられた第４の面を有する第２の半導体基板と、前記第２の半導体基板に設けられた第２の素子と、前記第２の素子と電気的に接続されて前記第２の半導体基板の前記第３の面に形成された導体パターンとを有し、前記第２の面と前記第３の面を接触させずに、前記導体パターンと前記貫通電極の先端とを電気的に接続することで前記第１の集積回路と接続される第２の集積回路とを備える半導体装置。
【０００８】
［２］前記第１の集積回路は、前記第１の半導体基板の前記第２の面側に設けられた支持体を有し、前記貫通電極は、当該支持体を貫通して形成される前記［１］に記載の半導体装置。
【０００９】
［３］第１の面及び前記第１の面の反対側の第２の面を有する第１の半導体基板に第１の素子及び前記第２の面から突出する貫通電極を形成して得られる上層集積回路を準備する工程と、
第２の半導体基板に第２の素子を形成する工程と、
前記第２の半導体基板の第３の面に導体パターンを形成して下層集積回路を生成する工程と、
前記第２の面と前記第３の面とを接触させずに、前記導体パターンと、前記貫通電極の先端とを電気的に接続して前記上層集積回路と前記下層集積回路とを接続する工程とを有する半導体装置の製造方法。
【００１０】
［４］前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に貫通電極を形成する工程と、
前記第１の半導体基板の前記第１の面と反対の面を研削して前記第２の面を形成し、前記第２の面から前記貫通電極を露出させて上層集積回路を生成する工程とを有する前記［３］に記載の半導体装置の製造方法。
【００１１】
［５］前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板の前記第２の面に支持体を設ける工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に前記支持体に至るまで貫通電極を形成する工程と、
前記支持体を研削し、前記貫通電極を前記第２の面側から露出させて上層集積回路を生成する工程とを有する前記［３］に記載の半導体装置の製造方法。
【００１２】
［６］前記支持体を設ける工程において、前記第１の半導体基板の前記第２の面に第１の支持体を設けた後、前記第１の支持体にさらに第２の支持体を設け、
前記上層集積回路を生成する工程において、前記第２の支持体を研削して前記貫通電極を露出させる前記［５］に記載の半導体装置の製造方法。
【発明の効果】
【００１３】
請求項１又は３に係る発明によれば、従来の上層集積回路の下面と下層集積回路の上面とを接着剤によって接着して形成される半導体装置に比べて、放熱性及び接続信頼性を向上することができる。
【００１４】
請求項２、４又は５に係る発明によれば、支持体によって接続信頼性をさらに向上することができる。
【００１５】
請求項６に係る発明によれば、支持体の研削の工程を容易にすることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図２Ａ】図２Ａは、半導体装置１Ａの製造工程を示す断面図である。
【図２Ｂ】図２Ｂは、半導体装置１Ａの製造工程を示す断面図である。
【図３Ａ】図３Ａは、半導体装置１Ａの製造工程を示す断面図である。
【図３Ｂ】図３Ｂは、半導体装置１Ａの製造工程を示す断面図である。
【図４】図４は、第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図５Ａ】図５Ａは、半導体装置１Ｂの製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、半導体装置１Ｂの製造工程を示す断面図である。
【図６】図６は、第４の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図７Ａ】図７Ａは、半導体装置１Ｃの製造工程を示す断面図である。
【図７Ｂ】図７Ｂは、半導体装置１Ｃの製造工程を示す断面図である。
【図７Ｃ】図７Ｃは、半導体装置１Ｃの製造工程を示す断面図である。
【図８】図８は、他の実施の形態に係る半導体装置の構成の一例を示す斜視図である。
【発明を実施するための形態】
【００１７】
［第１の実施の形態］
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００１８】
この半導体装置１Ａは、第１の集積回路としての上層集積回路２と、第２の集積回路としての下層集積回路３とを有し、上層集積回路２に設けられる貫通電極２２と、下層集積回路３に設けられるパッド３１とをバンプ３２を介して電気的に接続することで構成される。
【００１９】
上層集積回路２は、主面である第１の面２ａ及び主面の反対側の下面である第２の面２ｂを有する半導体基板としてのＳｉ基板７Ａと、Ｓｉ基板７Ａの第１の面２ａに第１の素子として複数のＭＯＳ ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子を含む積層構造であるトランジスタ形成層２０と、貫通電極２２の周囲に設けられて貫通電極２２とＳｉ基板７Ａとを絶縁する絶縁部２１と、トランジスタ形成層２０と電気的に接続されＳｉ基板７Ａを貫通して設けられる貫通電極２２とを有する。
【００２０】
なお、Ｓｉ基板７Ａに代えて用途に合わせて他の半導体を用いることができる。また、トランジスタ形成層２０は、Ｓｉ基板７Ａの内層又は第２の面２ｂに設けるものであってもよい。また、トランジスタ形成層２０は、トランジスタ素子に限らずコンデンサや抵抗等を設けるものであってもよい。
【００２１】
貫通電極２２は、上層集積回路２の第２の面２ｂから突出していればよいが、本実施の形態においては、例えば、上層集積回路２の基板部の厚みの２倍以上の２０〜２００μｍの長さを有するものとする。なお、一例として、上層集積回路２のサイズが４ｍｍ角、貫通電極２２のサイズが５μｍ径、長さ１００μｍであり、２０μｍのピッチで４ｍｍ角の領域に約４万本設けられる。
【００２２】
ここで、貫通電極２２が露出する表面積は上記条件において１２５．６ｍｍ２となり、上層集積回路２及び下層集積回路３のそれぞれに８ｍｍ角の金属放熱板を設けた場合の放熱面積と同等である。また、所望する放熱面積を得るために貫通電極２２のサイズ及び本数を決定してもよい。
【００２３】
下層集積回路３は、主面である第３の面３ａ及び主面の反対側の下面である第４の面３ｂを有するＳｉ基板と、内層に設けられて複数のＭＯＳ ＦＥＴ等の素子を含む積層構造であるトランジスタ形成層３０と、第３の面３ａにトランジスタ形成層３０と図示しないビア等で電気的に接続される導体パターンであるパッド３１と、貫通電極２２とパッド３１とを電気的に接続するバンプ３２とを有する。
【００２４】
なお、トランジスタ形成層３０は、第３の面３ａ又は第４の面３ｂに設けられるものであってもよい。また、バンプ３２に代えて導電性接着剤等の方法を用いて貫通電極２２とパッド３１とを接続してもよい。
【００２５】
ここで、貫通電極２２とパッド３１とがバンプ３２で接続されることで半導体装置１Ａを構成し、下層集積回路３の第３の面３ａと、上層集積回路２の第２の面２ｂとは互いに接触しない。また、貫通電極２２は、予め定めた長さを有するため、下層集積回路３の第３の面３ａと、上層集積回路２の第２の面２ｂとを互いに接触させる場合に比べて、上層集積回路２及び下層集積回路３の熱収縮の差により生じる反り等のストレスを吸収する。なお、貫通電極２２の長さ及び硬度を選択することにより、ストレス吸収の度合いを調整してもよい。
【００２６】
（半導体装置の製造方法）
図２Ａ及び２Ｂは、半導体装置１Ａの製造工程を示す断面図である。
【００２７】
まず、図２Ａ（ａ）に示すように、Ｓｉ基板７Ａにトランジスタ形成層２０及び絶縁部２１を形成する。トランジスタ形成層２０は、例えば、ＭＯＳ ＦＥＴであればソース及びドレイン用の半導体領域とゲート絶縁膜とゲート電極とをそれぞれ形成する。
【００２８】
絶縁部２１は、平面視にて後の工程で形成される貫通電極２２を囲むように形成される。まず、レジストパターンを形成し、形成したレジストパターンをエッチングマスクとしてＳｉ基板７Ａをエッチングし、レジストパターンを除去した後、形成された溝に熱酸化処理を施して溝の内面に酸化シリコンを含む絶縁膜を形成し、さらに酸化シリコンを含む絶縁膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積して形成される。
【００２９】
次に、さらに絶縁部２１の形成されたＳｉ基板７Ａ上にレジストパターンを形成し、形成したレジストパターンをエッチングマスクとしてＳｉ基板７Ａをエッチングして、図２Ａ（ｂ）に示すように、貫通電極形成領域２２ａを形成する。
【００３０】
次に、例えば、Ｔａ、Ｗ又はＴｉＮを含むバリア導体膜をスパッタリング法等によって堆積し、さらに、例えばＣｕ又はＷを含む主導体膜をＣＶＤ法等によって堆積することで貫通電極形成領域２２ａを埋め込んで、図２Ａ（ｃ）に示すように、貫通電極２２を形成する。なお、Ｓｉ基板７Ａの表面に堆積された不要な主導体膜及びバリア導体膜は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により研磨して除去され、第１の面２ａが形成される。
【００３１】
次に、図２Ａ（ｃ）に示すＳｉ基板７Ａの裏面を研削して第２の面２ｂを形成する。研削は、機械的な研削の後、薬液等に浸すウェットエッチングにより行われ、図２Ｂ（ｄ）に示すように、貫通電極２２を露出させることで上層集積回路２を形成する。なお、トランジスタ形成層２０に達しないようにＳｉ基板７Ａを研削するが、本実施の形態においては一例として、Ｓｉ基板７Ａの厚みが貫通電極２２の長さの半分程度としている。
【００３２】
次に、図２Ｂ（ｅ）に示すように、上層集積回路２と別工程にて形成された下層集積回路３が用意される。下層集積回路３は、複数のＭＯＳ ＦＥＴ等を形成したトランジスタ形成層３０と、第３の面３ａに設けられてトランジスタ形成層３０と図示しないビア等で電気的に接続されるパッド３１と、貫通電極２２とパッド３１とを電気的に接続するバンプ３２とを有する。
【００３３】
次に、上層集積回路２と下層集積回路３とを位置合わせして、図２Ｂ（ｆ）に示すように、上層集積回路２の各貫通電極２２の先端をそれぞれ下層集積回路３のパッド３１にバンプ３２を介して電気的に接続することで半導体装置１Ａを形成する。なお、下層集積回路３の第３の面３ａと、上層集積回路２の第２の面２ａとは接触しない。
【００３４】
［第２の実施の形態］
第２の実施の形態は、第１の実施の形態の半導体装置１Ａについて他の製造方法を示すものである。
【００３５】
（半導体装置の製造方法）
図３Ａ及び３Ｂは、半導体装置１Ａの他の製造工程を示す断面図である。
【００３６】
まず、図３Ａ（ａ）に示すように、Ｓｉ基板７Ｂにトランジスタ形成層２０を形成する。なお。Ｓｉ基板７Ｂは、第１の実施の形態のＳｉ基板７Ａに比べて薄いもの、第２の実施の形態においては絶縁部２１と同程度又はそれ以上の厚みのものを用いる。
【００３７】
次に、トランジスタ形成層２０が形成されたＳｉ基板７Ｂについて裏面を研削して、図３Ａ（ｂ）に示すように、絶縁部２１の厚みより薄型化する。
【００３８】
次に、図３Ａ（ｃ）に示すように、Ｓｉ基板７Ｂについて裏面に金属、半導体、ガラス、セラミック、もしくはポリマー材で形成した支持体４を貼りつける。
【００３９】
次に、第１の実施の形態と同様に、図３Ａ（ｅ）に示すように、少なくともＳｉ基板７Ａの厚み以上の深さまで絶縁部２１を形成する。
【００４０】
次に、レジストパターンを形成し、形成したレジストパターンをエッチングマスクとしてＳｉ基板７Ｂ及び支持体４をエッチングして貫通電極形成領域２２ｂを形成する。
【００４１】
次に、第１の実施の形態と同様に、貫通電極形成領域２２ｂを埋め込んで、図３Ａ（ｆ）に示すように、貫通電極２２を形成する。
【００４２】
次に、支持体４を研削するが、研削は、機械的な研削の後、薬液等に浸すウェットエッチングにより行われ、図３Ｂ（ｇ）に示すように、支持体４を全て除去して貫通電極２２を露出させることで上層集積回路２を形成する。
【００４３】
以下、図３Ｂ（ｈ）及び（ｉ）に示す工程については、図２Ｂ（ｅ）及び（ｆ）に示した工程と同様である。
【００４４】
［第３の実施の形態］
第３の実施の形態は、第１の実施の形態の半導体装置１Ａに支持体４を新たに加えた半導体装置１Ｂについて説明する。
（半導体装置の構成）
図４は、第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００４５】
この半導体装置１Ｂは、Ｓｉ等の半導体基板上にトランジスタ等を含む積層構造が形成された上層集積回路２と、別工程にて形成された下層集積回路３とを有し、上層集積回路２に設けられる貫通電極２２と、下層集積回路３に設けられるパッド３１とをバンプ３２を介して接続することで構成される。
【００４６】
貫通電極２２は、上層集積回路２のＳｉ基板７Ｂの第２の面２ｂ側に一体に形成された又はＳｉ基板７Ｂの第２の面２ｂに貼りつけられた支持体４Ａによって支持される。支持体４Ａは、柔軟性を有し、例えば、ポリマー等を用いて形成される。
【００４７】
なお、支持体４Ａの下面は、下層集積回路３の第３の面３ａに接触してもよいし、接触しなくてもよい。
【００４８】
（半導体装置の製造方法）
図５Ａ及び５Ｂは、半導体装置１Ｂの製造工程を示す断面図である。
【００４９】
図５Ａ（ｃ）に示すように、Ｓｉ基板７Ｂの第２の面２ｂに支持体４Ａとしてポリマー等を貼りつける点及び、図４Ｂ（ｇ）に示すような支持体４Ａを研削する工程を省略する点が第２の実施の形態と異なる。他の工程は第２の実施の形態と共通するため記載を省略する。
【００５０】
［第４の実施の形態］
第４の実施の形態は、第１の実施の形態の半導体装置１Ａに支持体５Ａを新たに加えた半導体装置１Ｃについて説明する。
（半導体装置の構成）
図６は、第４の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００５１】
この半導体装置１Ｃは、Ｓｉ等の半導体基板上にトランジスタ等を含む積層構造が形成された上層集積回路２と、別工程にて形成された下層集積回路３とを有し、上層集積回路２に設けられる貫通電極２２と、下層集積回路３に設けられるパッド３１とをバンプ３２を介して接続することで構成される。
【００５２】
貫通電極２２は、上層集積回路２のＳｉ基板７Ｂの第２の面２ｂ側に一体に形成された又はＳｉ基板７Ｂの第２の面２ｂに貼りつけられた支持体５Ａによって支持される。支持体５Ａは、硬度が高く、熱伝導率の高い材質、例えば、Ｃを含むＳｉＯ２又はＣＮＴ（Ｃａｒｂｏｎ ｎａｎｏ ｔｕｂｅ）やダイヤモンド等を用いて形成される。また、支持体５Ａは、図６に示すように絶縁部２１を支持体５Ａに到るまで延長できる場合は、熱伝導率の高い金属、例えば、ＡｇやＣｕ等を用いてもよい。
【００５３】
なお、支持体５Ａの下面は、下層集積回路３の第３の面３ａに接触してもよいし、接触しなくてもよい。
【００５４】
（半導体装置の製造方法）
図７Ａ〜７Ｃは、半導体装置１Ｃの製造工程を示す断面図である。
【００５５】
図７Ａ（ｃ）及び（ｄ）に示すように、Ｓｉ基板７Ｂの第２の面２ｂに支持体５Ａ及び５ＢとしてＣＮＴ及びポリマー等を貼りつける点並びに、図７Ｂ（ｇ）に示すように、支持体５Ｂのみ研削する点が第３の実施の形態と異なる。他の工程は第３の実施の形態と共通するため記載を省略する。
【００５６】
［他の実施の形態］
なお、本発明は、上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々な変形が可能である。
【００５７】
例えば、第３の実施の形態又は第４の実施の形態において説明したように、貫通電極２２を支持する支持体４Ａ又は５Ａを設ける代わりに、以下の図８に示すように、上層集積回路２及び下層集積回路３の側面を支持する支持体８を設けてもよい。
【００５８】
図８は、他の実施の形態に係る半導体装置の構成の一例を示す斜視図である。
【００５９】
半導体装置１Ｄは、図８に示すように、例えば、第１の実施の形態の半導体装置１Ａの上層集積回路２及び下層集積回路３の両側面に貼りつけられた支持体８を有する。支持体８は、例えば、金属、半導体、ガラス、セラミックもしくはポリマー材等を用いることができる。
【００６０】
なお、支持体８は、１側面のみ、３側面又は４側面に設けることも可能であるが、図８に示すように半導体装置１Ｄの放熱を促すための流路ｆが確保されるため、対向する両側面に設けることが望ましい。
【００６１】
また、すべての実施の形態において、上層集積回路２に貫通電極２２が設けられた例を示したが、下層集積回路３の第３の面３ａから上方に貫通電極を形成してもよい。その場合は、上層集積回路２の第２の面２ｂに下層集積回路３の貫通電極と接続されるパッドを設けることとする。
【符号の説明】
【００６２】
１Ａ−１Ｄ 半導体装置
２ 上層集積回路
２ａ 第１の面
２ｂ 第２の面
３ 下層集積回路
３ａ 第３の面
３ｂ 第４の面
４、４Ａ、５Ａ、５Ｂ 支持体
５Ａ、５Ｂ 支持体
７Ａ、７Ｂ Ｓｉ基板
８ 支持体
２０ トランジスタ形成層
２１ 絶縁部
２２ 貫通電極
２２ａ、２２ｂ 貫通電極形成領域
３０ トランジスタ形成層
３１ パッド
３２ バンプ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、半導体基板上にトランジスタ等を形成してなる上層集積回路と、別工程にて半導体基板上にトランジスタ等を形成してなる下層集積回路とを、上層集積回路の基板に設けられた貫通配線部によって接続して構成するものが提案されている（例えば、特許文献１参照）。
【０００３】
これに関連する技術として、特許文献１には、トランジスタが形成された半導体積層基板に基板厚み方向に伸びるように金属配線部を形成した後、トランジスタ形成面と逆の面をウェットエッチングすることで露出して得られる貫通電極を有する上層集積回路と、トランジスタが形成された半導体積層基板の最上層に上層集積回路の貫通電極と接続される導体パターンを有する下層集積回路とを備え、上層集積回路の貫通電極と下層集積回路の導体パターンを電気的に接続するとともに、上層基板の下面と下層基板の上面とを接着剤によって接着して形成される半導体装置が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５９７６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、従来の上層集積回路の下面と下層集積回路の上面とを接着剤によって接着して形成される半導体装置に比べて、放熱性及び接続信頼性を向上する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上記目的を達成するため、以下の半導体装置及びその製造方法を提供する。
【０００７】
［１］第１の面及び第１の面の反対側の第２の面を有する第１の半導体基板と、前記第１の半導体基板に設けられた第１の素子と、前記第１の素子と電気的に接続されて前記第１の半導体基板を貫通して前記第２の面から突出して形成された貫通電極とを有する第１の集積回路と、
第３の面及び第３の面の反対側に設けられた第４の面を有する第２の半導体基板と、前記第２の半導体基板に設けられた第２の素子と、前記第２の素子と電気的に接続されて前記第２の半導体基板の前記第３の面に形成された導体パターンとを有し、前記第２の面と前記第３の面を接触させずに、前記導体パターンと前記貫通電極の先端とを電気的に接続することで前記第１の集積回路と接続される第２の集積回路とを備える半導体装置。
【０００８】
［２］前記第１の集積回路は、前記第１の半導体基板の前記第２の面側に設けられた支持体を有し、前記貫通電極は、当該支持体を貫通して形成される前記［１］に記載の半導体装置。
【０００９】
［３］第１の面及び前記第１の面の反対側の第２の面を有する第１の半導体基板に第１の素子及び前記第２の面から突出する貫通電極を形成して得られる上層集積回路を準備する工程と、
第２の半導体基板に第２の素子を形成する工程と、
前記第２の半導体基板の第３の面に導体パターンを形成して下層集積回路を生成する工程と、
前記第２の面と前記第３の面とを接触させずに、前記導体パターンと、前記貫通電極の先端とを電気的に接続して前記上層集積回路と前記下層集積回路とを接続する工程とを有する半導体装置の製造方法。
【００１０】
［４］前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に貫通電極を形成する工程と、
前記第１の半導体基板の前記第１の面と反対の面を研削して前記第２の面を形成し、前記第２の面から前記貫通電極を露出させて上層集積回路を生成する工程とを有する前記［３］に記載の半導体装置の製造方法。
【００１１】
［５］前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板の前記第２の面に支持体を設ける工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に前記支持体に至るまで貫通電極を形成する工程と、
前記支持体を研削し、前記貫通電極を前記第２の面側から露出させて上層集積回路を生成する工程とを有する前記［３］に記載の半導体装置の製造方法。
【００１２】
［６］前記支持体を設ける工程において、前記第１の半導体基板の前記第２の面に第１の支持体を設けた後、前記第１の支持体にさらに第２の支持体を設け、
前記上層集積回路を生成する工程において、前記第２の支持体を研削して前記貫通電極を露出させる前記［５］に記載の半導体装置の製造方法。
【発明の効果】
【００１３】
請求項１又は３に係る発明によれば、従来の上層集積回路の下面と下層集積回路の上面とを接着剤によって接着して形成される半導体装置に比べて、放熱性及び接続信頼性を向上することができる。
【００１４】
請求項２、４又は５に係る発明によれば、支持体によって接続信頼性をさらに向上することができる。
【００１５】
請求項６に係る発明によれば、支持体の研削の工程を容易にすることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図２Ａ】図２Ａは、半導体装置１Ａの製造工程を示す断面図である。
【図２Ｂ】図２Ｂは、半導体装置１Ａの製造工程を示す断面図である。
【図３Ａ】図３Ａは、半導体装置１Ａの製造工程を示す断面図である。
【図３Ｂ】図３Ｂは、半導体装置１Ａの製造工程を示す断面図である。
【図４】図４は、第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図５Ａ】図５Ａは、半導体装置１Ｂの製造工程を示す断面図である。
【図５Ｂ】図５Ｂは、半導体装置１Ｂの製造工程を示す断面図である。
【図６】図６は、第４の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図７Ａ】図７Ａは、半導体装置１Ｃの製造工程を示す断面図である。
【図７Ｂ】図７Ｂは、半導体装置１Ｃの製造工程を示す断面図である。
【図７Ｃ】図７Ｃは、半導体装置１Ｃの製造工程を示す断面図である。
【図８】図８は、他の実施の形態に係る半導体装置の構成の一例を示す斜視図である。
【発明を実施するための形態】
【００１７】
［第１の実施の形態］
（半導体装置の構成）
図１は、第１の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００１８】
この半導体装置１Ａは、第１の集積回路としての上層集積回路２と、第２の集積回路としての下層集積回路３とを有し、上層集積回路２に設けられる貫通電極２２と、下層集積回路３に設けられるパッド３１とをバンプ３２を介して電気的に接続することで構成される。
【００１９】
上層集積回路２は、主面である第１の面２ａ及び主面の反対側の下面である第２の面２ｂを有する半導体基板としてのＳｉ基板７Ａと、Ｓｉ基板７Ａの第１の面２ａに第１の素子として複数のＭＯＳ ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ素子を含む積層構造であるトランジスタ形成層２０と、貫通電極２２の周囲に設けられて貫通電極２２とＳｉ基板７Ａとを絶縁する絶縁部２１と、トランジスタ形成層２０と電気的に接続されＳｉ基板７Ａを貫通して設けられる貫通電極２２とを有する。
【００２０】
なお、Ｓｉ基板７Ａに代えて用途に合わせて他の半導体を用いることができる。また、トランジスタ形成層２０は、Ｓｉ基板７Ａの内層又は第２の面２ｂに設けるものであってもよい。また、トランジスタ形成層２０は、トランジスタ素子に限らずコンデンサや抵抗等を設けるものであってもよい。
【００２１】
貫通電極２２は、上層集積回路２の第２の面２ｂから突出していればよいが、本実施の形態においては、例えば、上層集積回路２の基板部の厚みの２倍以上の２０〜２００μｍの長さを有するものとする。なお、一例として、上層集積回路２のサイズが４ｍｍ角、貫通電極２２のサイズが５μｍ径、長さ１００μｍであり、２０μｍのピッチで４ｍｍ角の領域に約４万本設けられる。
【００２２】
ここで、貫通電極２２が露出する表面積は上記条件において１２５．６ｍｍ２となり、上層集積回路２及び下層集積回路３のそれぞれに８ｍｍ角の金属放熱板を設けた場合の放熱面積と同等である。また、所望する放熱面積を得るために貫通電極２２のサイズ及び本数を決定してもよい。
【００２３】
下層集積回路３は、主面である第３の面３ａ及び主面の反対側の下面である第４の面３ｂを有するＳｉ基板と、内層に設けられて複数のＭＯＳ ＦＥＴ等の素子を含む積層構造であるトランジスタ形成層３０と、第３の面３ａにトランジスタ形成層３０と図示しないビア等で電気的に接続される導体パターンであるパッド３１と、貫通電極２２とパッド３１とを電気的に接続するバンプ３２とを有する。
【００２４】
なお、トランジスタ形成層３０は、第３の面３ａ又は第４の面３ｂに設けられるものであってもよい。また、バンプ３２に代えて導電性接着剤等の方法を用いて貫通電極２２とパッド３１とを接続してもよい。
【００２５】
ここで、貫通電極２２とパッド３１とがバンプ３２で接続されることで半導体装置１Ａを構成し、下層集積回路３の第３の面３ａと、上層集積回路２の第２の面２ｂとは互いに接触しない。また、貫通電極２２は、予め定めた長さを有するため、下層集積回路３の第３の面３ａと、上層集積回路２の第２の面２ｂとを互いに接触させる場合に比べて、上層集積回路２及び下層集積回路３の熱収縮の差により生じる反り等のストレスを吸収する。なお、貫通電極２２の長さ及び硬度を選択することにより、ストレス吸収の度合いを調整してもよい。
【００２６】
（半導体装置の製造方法）
図２Ａ及び２Ｂは、半導体装置１Ａの製造工程を示す断面図である。
【００２７】
まず、図２Ａ（ａ）に示すように、Ｓｉ基板７Ａにトランジスタ形成層２０及び絶縁部２１を形成する。トランジスタ形成層２０は、例えば、ＭＯＳ ＦＥＴであればソース及びドレイン用の半導体領域とゲート絶縁膜とゲート電極とをそれぞれ形成する。
【００２８】
絶縁部２１は、平面視にて後の工程で形成される貫通電極２２を囲むように形成される。まず、レジストパターンを形成し、形成したレジストパターンをエッチングマスクとしてＳｉ基板７Ａをエッチングし、レジストパターンを除去した後、形成された溝に熱酸化処理を施して溝の内面に酸化シリコンを含む絶縁膜を形成し、さらに酸化シリコンを含む絶縁膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積して形成される。
【００２９】
次に、さらに絶縁部２１の形成されたＳｉ基板７Ａ上にレジストパターンを形成し、形成したレジストパターンをエッチングマスクとしてＳｉ基板７Ａをエッチングして、図２Ａ（ｂ）に示すように、貫通電極形成領域２２ａを形成する。
【００３０】
次に、例えば、Ｔａ、Ｗ又はＴｉＮを含むバリア導体膜をスパッタリング法等によって堆積し、さらに、例えばＣｕ又はＷを含む主導体膜をＣＶＤ法等によって堆積することで貫通電極形成領域２２ａを埋め込んで、図２Ａ（ｃ）に示すように、貫通電極２２を形成する。なお、Ｓｉ基板７Ａの表面に堆積された不要な主導体膜及びバリア導体膜は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等により研磨して除去され、第１の面２ａが形成される。
【００３１】
次に、図２Ａ（ｃ）に示すＳｉ基板７Ａの裏面を研削して第２の面２ｂを形成する。研削は、機械的な研削の後、薬液等に浸すウェットエッチングにより行われ、図２Ｂ（ｄ）に示すように、貫通電極２２を露出させることで上層集積回路２を形成する。なお、トランジスタ形成層２０に達しないようにＳｉ基板７Ａを研削するが、本実施の形態においては一例として、Ｓｉ基板７Ａの厚みが貫通電極２２の長さの半分程度としている。
【００３２】
次に、図２Ｂ（ｅ）に示すように、上層集積回路２と別工程にて形成された下層集積回路３が用意される。下層集積回路３は、複数のＭＯＳ ＦＥＴ等を形成したトランジスタ形成層３０と、第３の面３ａに設けられてトランジスタ形成層３０と図示しないビア等で電気的に接続されるパッド３１と、貫通電極２２とパッド３１とを電気的に接続するバンプ３２とを有する。
【００３３】
次に、上層集積回路２と下層集積回路３とを位置合わせして、図２Ｂ（ｆ）に示すように、上層集積回路２の各貫通電極２２の先端をそれぞれ下層集積回路３のパッド３１にバンプ３２を介して電気的に接続することで半導体装置１Ａを形成する。なお、下層集積回路３の第３の面３ａと、上層集積回路２の第２の面２ａとは接触しない。
【００３４】
［第２の実施の形態］
第２の実施の形態は、第１の実施の形態の半導体装置１Ａについて他の製造方法を示すものである。
【００３５】
（半導体装置の製造方法）
図３Ａ及び３Ｂは、半導体装置１Ａの他の製造工程を示す断面図である。
【００３６】
まず、図３Ａ（ａ）に示すように、Ｓｉ基板７Ｂにトランジスタ形成層２０を形成する。なお。Ｓｉ基板７Ｂは、第１の実施の形態のＳｉ基板７Ａに比べて薄いもの、第２の実施の形態においては絶縁部２１と同程度又はそれ以上の厚みのものを用いる。
【００３７】
次に、トランジスタ形成層２０が形成されたＳｉ基板７Ｂについて裏面を研削して、図３Ａ（ｂ）に示すように、絶縁部２１の厚みより薄型化する。
【００３８】
次に、図３Ａ（ｃ）に示すように、Ｓｉ基板７Ｂについて裏面に金属、半導体、ガラス、セラミック、もしくはポリマー材で形成した支持体４を貼りつける。
【００３９】
次に、第１の実施の形態と同様に、図３Ａ（ｅ）に示すように、少なくともＳｉ基板７Ａの厚み以上の深さまで絶縁部２１を形成する。
【００４０】
次に、レジストパターンを形成し、形成したレジストパターンをエッチングマスクとしてＳｉ基板７Ｂ及び支持体４をエッチングして貫通電極形成領域２２ｂを形成する。
【００４１】
次に、第１の実施の形態と同様に、貫通電極形成領域２２ｂを埋め込んで、図３Ａ（ｆ）に示すように、貫通電極２２を形成する。
【００４２】
次に、支持体４を研削するが、研削は、機械的な研削の後、薬液等に浸すウェットエッチングにより行われ、図３Ｂ（ｇ）に示すように、支持体４を全て除去して貫通電極２２を露出させることで上層集積回路２を形成する。
【００４３】
以下、図３Ｂ（ｈ）及び（ｉ）に示す工程については、図２Ｂ（ｅ）及び（ｆ）に示した工程と同様である。
【００４４】
［第３の実施の形態］
第３の実施の形態は、第１の実施の形態の半導体装置１Ａに支持体４を新たに加えた半導体装置１Ｂについて説明する。
（半導体装置の構成）
図４は、第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００４５】
この半導体装置１Ｂは、Ｓｉ等の半導体基板上にトランジスタ等を含む積層構造が形成された上層集積回路２と、別工程にて形成された下層集積回路３とを有し、上層集積回路２に設けられる貫通電極２２と、下層集積回路３に設けられるパッド３１とをバンプ３２を介して接続することで構成される。
【００４６】
貫通電極２２は、上層集積回路２のＳｉ基板７Ｂの第２の面２ｂ側に一体に形成された又はＳｉ基板７Ｂの第２の面２ｂに貼りつけられた支持体４Ａによって支持される。支持体４Ａは、柔軟性を有し、例えば、ポリマー等を用いて形成される。
【００４７】
なお、支持体４Ａの下面は、下層集積回路３の第３の面３ａに接触してもよいし、接触しなくてもよい。
【００４８】
（半導体装置の製造方法）
図５Ａ及び５Ｂは、半導体装置１Ｂの製造工程を示す断面図である。
【００４９】
図５Ａ（ｃ）に示すように、Ｓｉ基板７Ｂの第２の面２ｂに支持体４Ａとしてポリマー等を貼りつける点及び、図４Ｂ（ｇ）に示すような支持体４Ａを研削する工程を省略する点が第２の実施の形態と異なる。他の工程は第２の実施の形態と共通するため記載を省略する。
【００５０】
［第４の実施の形態］
第４の実施の形態は、第１の実施の形態の半導体装置１Ａに支持体５Ａを新たに加えた半導体装置１Ｃについて説明する。
（半導体装置の構成）
図６は、第４の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００５１】
この半導体装置１Ｃは、Ｓｉ等の半導体基板上にトランジスタ等を含む積層構造が形成された上層集積回路２と、別工程にて形成された下層集積回路３とを有し、上層集積回路２に設けられる貫通電極２２と、下層集積回路３に設けられるパッド３１とをバンプ３２を介して接続することで構成される。
【００５２】
貫通電極２２は、上層集積回路２のＳｉ基板７Ｂの第２の面２ｂ側に一体に形成された又はＳｉ基板７Ｂの第２の面２ｂに貼りつけられた支持体５Ａによって支持される。支持体５Ａは、硬度が高く、熱伝導率の高い材質、例えば、Ｃを含むＳｉＯ２又はＣＮＴ（Ｃａｒｂｏｎ ｎａｎｏ ｔｕｂｅ）やダイヤモンド等を用いて形成される。また、支持体５Ａは、図６に示すように絶縁部２１を支持体５Ａに到るまで延長できる場合は、熱伝導率の高い金属、例えば、ＡｇやＣｕ等を用いてもよい。
【００５３】
なお、支持体５Ａの下面は、下層集積回路３の第３の面３ａに接触してもよいし、接触しなくてもよい。
【００５４】
（半導体装置の製造方法）
図７Ａ〜７Ｃは、半導体装置１Ｃの製造工程を示す断面図である。
【００５５】
図７Ａ（ｃ）及び（ｄ）に示すように、Ｓｉ基板７Ｂの第２の面２ｂに支持体５Ａ及び５ＢとしてＣＮＴ及びポリマー等を貼りつける点並びに、図７Ｂ（ｇ）に示すように、支持体５Ｂのみ研削する点が第３の実施の形態と異なる。他の工程は第３の実施の形態と共通するため記載を省略する。
【００５６】
［他の実施の形態］
なお、本発明は、上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々な変形が可能である。
【００５７】
例えば、第３の実施の形態又は第４の実施の形態において説明したように、貫通電極２２を支持する支持体４Ａ又は５Ａを設ける代わりに、以下の図８に示すように、上層集積回路２及び下層集積回路３の側面を支持する支持体８を設けてもよい。
【００５８】
図８は、他の実施の形態に係る半導体装置の構成の一例を示す斜視図である。
【００５９】
半導体装置１Ｄは、図８に示すように、例えば、第１の実施の形態の半導体装置１Ａの上層集積回路２及び下層集積回路３の両側面に貼りつけられた支持体８を有する。支持体８は、例えば、金属、半導体、ガラス、セラミックもしくはポリマー材等を用いることができる。
【００６０】
なお、支持体８は、１側面のみ、３側面又は４側面に設けることも可能であるが、図８に示すように半導体装置１Ｄの放熱を促すための流路ｆが確保されるため、対向する両側面に設けることが望ましい。
【００６１】
また、すべての実施の形態において、上層集積回路２に貫通電極２２が設けられた例を示したが、下層集積回路３の第３の面３ａから上方に貫通電極を形成してもよい。その場合は、上層集積回路２の第２の面２ｂに下層集積回路３の貫通電極と接続されるパッドを設けることとする。
【符号の説明】
【００６２】
１Ａ−１Ｄ 半導体装置
２ 上層集積回路
２ａ 第１の面
２ｂ 第２の面
３ 下層集積回路
３ａ 第３の面
３ｂ 第４の面
４、４Ａ、５Ａ、５Ｂ 支持体
５Ａ、５Ｂ 支持体
７Ａ、７Ｂ Ｓｉ基板
８ 支持体
２０ トランジスタ形成層
２１ 絶縁部
２２ 貫通電極
２２ａ、２２ｂ 貫通電極形成領域
３０ トランジスタ形成層
３１ パッド
３２ バンプ
【特許請求の範囲】
【請求項１】
第１の面及び第１の面の反対側の第２の面を有する第１の半導体基板と、前記第１の半導体基板に設けられた第１の素子と、前記第１の素子と電気的に接続されて前記第１の半導体基板を貫通して前記第２の面から突出して形成された貫通電極とを有する第１の集積回路と、
第３の面及び第３の面の反対側に設けられた第４の面を有する第２の半導体基板と、前記第２の半導体基板に設けられた第２の素子と、前記第２の素子と電気的に接続されて前記第２の半導体基板の前記第３の面に形成された導体パターンとを有し、前記第２の面と前記第３の面を接触させずに、前記導体パターンと前記貫通電極の先端とを電気的に接続することで前記第１の集積回路と接続される第２の集積回路とを備える半導体装置。
【請求項２】
前記第１の集積回路は、前記第１の半導体基板の前記第２の面側に設けられた支持体を有し、前記貫通電極は、当該支持体を貫通して形成される請求項１に記載の半導体装置。
【請求項３】
第１の面及び前記第１の面の反対側の第２の面を有する第１の半導体基板に第１の素子及び前記第２の面から突出する貫通電極を形成して得られる上層集積回路を準備する工程と、
第２の半導体基板に第２の素子を形成する工程と、
前記第２の半導体基板の第３の面に導体パターンを形成して下層集積回路を生成する工程と、
前記第２の面と前記第３の面とを接触させずに、前記導体パターンと、前記貫通電極の先端とを電気的に接続して前記上層集積回路と前記下層集積回路とを接続する工程とを有する半導体装置の製造方法。
【請求項４】
前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に貫通電極を形成する工程と、
前記第１の半導体基板の前記第１の面と反対の面を研削して前記第２の面を形成し、前記第２の面から前記貫通電極を露出させて上層集積回路を生成する工程とを有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板の前記第２の面に支持体を設ける工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に前記支持体に至るまで貫通電極を形成する工程と、
前記支持体を研削し、前記貫通電極を前記第２の面側から露出させて上層集積回路を生成する工程とを有する請求項３に記載の半導体装置の製造方法。
【請求項６】
前記支持体を設ける工程において、前記第１の半導体基板の前記第２の面に第１の支持体を設けた後、前記第１の支持体にさらに第２の支持体を設け、
前記上層集積回路を生成する工程において、前記第２の支持体を研削して前記貫通電極を露出させる請求項５に記載の半導体装置の製造方法。
【請求項１】
第１の面及び第１の面の反対側の第２の面を有する第１の半導体基板と、前記第１の半導体基板に設けられた第１の素子と、前記第１の素子と電気的に接続されて前記第１の半導体基板を貫通して前記第２の面から突出して形成された貫通電極とを有する第１の集積回路と、
第３の面及び第３の面の反対側に設けられた第４の面を有する第２の半導体基板と、前記第２の半導体基板に設けられた第２の素子と、前記第２の素子と電気的に接続されて前記第２の半導体基板の前記第３の面に形成された導体パターンとを有し、前記第２の面と前記第３の面を接触させずに、前記導体パターンと前記貫通電極の先端とを電気的に接続することで前記第１の集積回路と接続される第２の集積回路とを備える半導体装置。
【請求項２】
前記第１の集積回路は、前記第１の半導体基板の前記第２の面側に設けられた支持体を有し、前記貫通電極は、当該支持体を貫通して形成される請求項１に記載の半導体装置。
【請求項３】
第１の面及び前記第１の面の反対側の第２の面を有する第１の半導体基板に第１の素子及び前記第２の面から突出する貫通電極を形成して得られる上層集積回路を準備する工程と、
第２の半導体基板に第２の素子を形成する工程と、
前記第２の半導体基板の第３の面に導体パターンを形成して下層集積回路を生成する工程と、
前記第２の面と前記第３の面とを接触させずに、前記導体パターンと、前記貫通電極の先端とを電気的に接続して前記上層集積回路と前記下層集積回路とを接続する工程とを有する半導体装置の製造方法。
【請求項４】
前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に貫通電極を形成する工程と、
前記第１の半導体基板の前記第１の面と反対の面を研削して前記第２の面を形成し、前記第２の面から前記貫通電極を露出させて上層集積回路を生成する工程とを有する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記上層回路を準備する工程は、
前記第１の半導体基板に第１の素子を形成する工程と、
前記第１の半導体基板の前記第２の面に支持体を設ける工程と、
前記第１の半導体基板を貫通する絶縁部を形成する工程と、
前記第１の半導体基板の平面視において前記絶縁部に囲まれた領域に前記支持体に至るまで貫通電極を形成する工程と、
前記支持体を研削し、前記貫通電極を前記第２の面側から露出させて上層集積回路を生成する工程とを有する請求項３に記載の半導体装置の製造方法。
【請求項６】
前記支持体を設ける工程において、前記第１の半導体基板の前記第２の面に第１の支持体を設けた後、前記第１の支持体にさらに第２の支持体を設け、
前記上層集積回路を生成する工程において、前記第２の支持体を研削して前記貫通電極を露出させる請求項５に記載の半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【公開番号】特開２０１２−１９５４６６（Ｐ２０１２−１９５４６６Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５８６６８（Ｐ２０１１−５８６６８）
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１７日（２０１１．３．１７）
【出願人】（０００００５４９６）富士ゼロックス株式会社 (21,908)
【Ｆターム（参考）】
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