半導体装置及び半導体装置の製造方法
【課題】支持体を用いた半導体装置の製造方法において、製造コストを低減するとともに半導体基板の外周部に生じ易いチッピングを防止し、信頼性及び歩留まりの向上を図る。
【解決手段】半導体基板１の表面上に接着層５を介して半導体基板１と同サイズ（同じ口径）の支持体６を貼り付ける。次に、半導体基板１の裏面を研削（バックグラインド）し、半導体基板１の厚さを薄くする。次に、チッピングが生じ易い半導体基板１の外周部Ｘに対応する位置に開口を有したレジスト層７を選択的に形成し、当該レジスト層７をマスクとして、半導体基板１の外周部Ｘを所定の幅にわたって除去する。
【解決手段】半導体基板１の表面上に接着層５を介して半導体基板１と同サイズ（同じ口径）の支持体６を貼り付ける。次に、半導体基板１の裏面を研削（バックグラインド）し、半導体基板１の厚さを薄くする。次に、チッピングが生じ易い半導体基板１の外周部Ｘに対応する位置に開口を有したレジスト層７を選択的に形成し、当該レジスト層７をマスクとして、半導体基板１の外周部Ｘを所定の幅にわたって除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、支持体を用いた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、実装密度を高めるために半導体チップの薄型化，小型化が要求されており、この要求を満たすためにもシリコン等の半導体基板を薄くする必要がある。しかしながら、半導体基板が薄くなると、製造工程において強度低下による反りや破損が生じるため搬送が不可能になってしまう。そこで、ガラス基板や保護テープ等の支持体を半導体基板の一方の面に貼りつけ、支持体の貼り付けられていない面をグラインダー等で研削することで薄型化することが一般的に行われている。
【０００３】
そして、支持体と半導体基板を貼りつける際のズレを防止する観点，半導体チップの外周部に生じるチッピングを防止する観点，搬送性を向上させるといった観点から半導体基板よりも口径が大きいサイズの支持体を用いることが一般的である（特許文献１参照）。
【０００４】
図１５は、支持体を用いた従来のＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型の半導体装置の製造工程の概略を示す断面図である。なお、図１５（ａ）は斜視図であり、図１５（ｂ）〜（ｅ）は断面図である。
【０００５】
図１５（ａ）に示すように、シリコン等から成る半導体基板１００と当該半導体基板１００よりも口径が１ｍｍ〜４ｍｍ程度大きいサイズの支持体１０１を準備する。次に、図１５（ｂ）に示すように、半導体基板１００と支持体１０１とを接着層１０２を介して貼り付ける。次に、図１５（ｃ）に示すように半導体基板１００の裏面（電子デバイス等の素子が形成されていない面）に対して研削（バックグラインド）を行い、半導体基板１００の厚さを所定の厚さに薄くする。次に、図１５（ｄ）に示すように半導体基板１００の裏面上にレジスト層１０３を選択的に形成し、図１５（ｅ）に示すように当該レジスト層１０３をマスクとして半導体基板１００の加工を行う。図１５（ｅ）では、半導体基板１００の裏面から表面にかけて貫通するビアホール１０４を形成させている。その後、必要に応じて半導体基板１００の裏面に外部回路と接続のための電極を形成し、次に所定のダイシングラインに沿って縦・横にカットし個々の半導体チップに分離している。
【特許文献１】特許公開２００１−９３８６４号公報
【特許文献２】特許公開２００２−２７０６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の半導体装置の製造方法では、支持体と半導体基板とでその口径のサイズが異なっていたため、支持体のサイズに応じて製造設備（エッチング装置や搬送装置）を変更する必要があり、製造設備の専用化や改造が必要となる。特に、搬送系の変更やセンサー調整、ガイドの変更などである。そのため、支持体を用いない機種との混合生産が出来ず、製造コストが増大するという問題があった。
【０００７】
また、従来の半導体装置及びその製造方法では、半導体基板の薄型化に伴ってその外周部の形状が鋭利になる傾向がある。そのため、製造プロセスの様々な状況（例えば、バックグラインド時や搬送時）で半導体基板の外周部にチッピング（割れ・欠け）が生じ易く、生産流動が阻害され、半導体装置の信頼性及び歩留まりが低くなるという問題があった。
【０００８】
そこで、本発明は支持体を用いた半導体装置の製造工程において、支持体を用いない機種との製造設備の共用化を図るとともに、製造コストの低減を目的とする。また、本発明の他の目的はチッピングを防止し、半導体装置の信頼性及び歩留まりの向上を目的とする。さらに、半導体装置の薄型化・小型化に適した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、第１の主面及び第２の主面を有する半導体基板の第１の主面上に接着層を介して前記半導体基板と同サイズの支持体を貼り付ける工程と、前記半導体基板の外周部を除去する工程と、を有することを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、前記半導体基板の第１の主面上には絶縁膜を介してパッド電極が形成され、前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板及び前記絶縁膜を除去して、前記パッド電極を露出させる開口部を形成する工程と、前記半導体基板の第２の主面に、前記露出されたパッド電極と電気的に接続された配線層を形成する工程と、を有することを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板を除去して開口部を形成する工程と、前記開口部内から前記半導体基板の第２の主面に延在する配線層を形成する工程と、を有することを特徴とする。
さらに本発明の半導体装置の製造方法は、前記開口部を形成する工程と前記半導体基板の外周部を除去する工程とが同一工程で行われることを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、前記半導体基板の外周部を除去する工程が、前記半導体基板の第２の主面にレジスト層を形成する工程と、前記レジスト層のうち、前記半導体基板の外周部に対応する箇所だけに前記レジスト層の溶解剤を供給することにより、前記レジスト層の外周部を除去する工程と、前記レジスト層をマスクとして前記半導体基板の外周部をエッチングする工程と、を有することを特徴とする。
【００１３】
また、本発明の半導体装置は、表面に半導体素子が形成され、エッチングにより個片化された半導体チップから成り、前記半導体チップの平面形状が任意の形状で、かつ、その端部が丸みを帯びていることを特徴とする。
【００１４】
また、本発明の半導体装置は、前記任意の形状が、長方形以外の多角形、円、楕円、任意の直線または／及び曲線で囲まれた形状であることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法によれば、支持体を用いる半導体装置を製造する場合であっても、支持体を用いない半導体装置の製造設備を使用することが出来る。従って、製造設備を共用することが可能となるため、製造コストを大幅に低減させることができる。また、半導体基板の外周部のチッピングし易い部分を除去するため、生産流動が安定化し、信頼性及び歩留まりの高い半導体装置を製造することができる。
【００１６】
また、本発明の半導体装置であれば、エッチングにより個片化されているため、切断面の結晶欠陥が少なく、チッピングが生じにくい。従って、信頼性及び歩留まりが向上する。また、半導体チップの形状を任意の形状にすることで、実装される回路基板や配線パターン等の形状に制限を受けることがなくなり、半導体チップの設計自由度が向上する。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態の概略について図面を参照しながら説明する。図１〜図１０はそれぞれ製造工程順に示した断面図である。
【００１８】
まず、図１に示すように、その表面に不図示の電子デバイス（例えば、ＣＣＤや赤外線センサー等の受光素子や発光素子又はその他の半導体素子）が形成された半導体基板１を準備する。半導体基板１は、例えばその口径が８インチ（２００ｍｍ）サイズであって、３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板１の表面に第１の絶縁膜２（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜やＢＰＳＧ膜）を例えば２μｍの膜厚に形成する。
【００１９】
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングし、第１の絶縁膜２上にパッド電極３を例えば１μｍの膜厚に形成する。パッド電極３は半導体基板１上の電子デバイスやその周辺素子と電気的に接続されている。
【００２０】
次に、半導体基板１の表面にパッド電極３の一部上を被覆するパッシベーション膜４（例えば、ＣＶＤ法によって形成されたシリコン窒化膜）を形成する。
【００２１】
次に、パッド電極３を含む半導体基板１の表面上に、エポキシ樹脂，レジスト，アクリル等の接着層５を介して半導体基板１と同サイズ（例えば８インチ）の支持体６を貼り合わせる。
【００２２】
支持体６は、例えばフィルム状の保護テープでもよいが、ガラスや石英，セラミック，プラスチック，金属，樹脂等の剛性のある基板であることが、薄型化される半導体基板１を強固に支え、人手によらない搬送の自動化をする上で好ましい。支持体６は、半導体基板１を支持すると共にその素子表面を保護する機能を有するものである。なお、支持体６の口径と半導体基板１の口径のサイズの差はないことが好ましいが、０．５ｍｍ以下程度の微差であれば実質的に同サイズであるとする。支持体６は半導体基板１と同サイズであるため、以後のプロセスでは、支持体６を用いない半導体装置の製造設備を用いて加工・搬送等が可能である。
【００２３】
次に、半導体基板１の裏面に対して裏面研削装置（グラインダーやエッチング装置）を用いてバッググラインドを行い、半導体基板１の厚さを所定の厚さ（例えば、５０μｍ程度）に研削する。なお、図示はしないが当該バックグラインドによって半導体基板１の外周部は鋭利な形状になる傾向がある。
【００２４】
次に、図２に示すように、半導体基板１の裏面上に選択的にレジスト層７を形成する。レジスト層７は、半導体基板１の裏面のうちパッド電極３及び半導体基板１の外周に沿って所定の幅の開口を有している。次に、このレジスト層７をマスクとして半導体基板１をエッチングする。このエッチングにより、パッド電極３に対応する位置の半導体基板１を当該裏面から表面に至って貫通する開口部（ビアホール８）が形成されると共に、図３（ａ）に示すように半導体基板１の外周部Ｘが所定の幅（例えば０．２５〜０．５ｍｍ）にわたって除去される。通常半導体基板の外周部が深くエッチングされ、内周部が浅くエッチングされる傾向がある。そのため、開口部（ビアホール８）の形成に合わせて当該エッチングを行う。また、半導体基板１の側面側から刃を当て、機械的に外周部Ｘを除去することもできる。その場合には半導体基板１の外周端部は刃の形状に対応し、例えば図３（ｂ）に示すように、裏面側から表面側へその幅が湾曲状に拡がるように形成される。
【００２５】
これにより、半導体基板１の口径は小さくなり、上記バックグラインドの際に半導体の外周部においてチッピングが生じていたとしても当該チッピング箇所は除去される。またこれにより、半導体基板１の外周は機械的ダメージを受け難くなるため、以後の製造プロセスにおけるチッピングが防止される。なお、半導体基板１の外周に沿った約３ｍｍの領域は半導体装置の有効素子としては通常用いない領域である。
【００２６】
そして、ビアホール８の底部では第１の絶縁膜２が露出される。さらに、レジスト層７をマスクとしてエッチングを行い、当該露出された第１の絶縁膜２を除去する。なお、この第１の絶縁膜２のエッチング工程は、この段階では行わずに他のエッチング工程と同時に行われてもよい。
【００２７】
なお、図示はしないが、ビアホール８は半導体基板１を当該裏面から表面に至って貫通していなくてもよく、半導体基板１の途中にその底部があってもよい。
【００２８】
また、半導体基板１の外周部Ｘを除去する工程は上記工程に限られない。半導体基板１の裏面にレジスト層を形成し、半導体基板１の上方に設置された不図示のエッジリンス・ノズルを用いる等して、レジスト層の外周部だけにレジスト溶解剤（例えば、アセトンやジメチルスルホキシド等）を供給し、レジスト層の外周部のみを所定の幅だけ除去する。そして、当該外周部が除去されたレジスト層をマスクとして半導体基板１をエッチング除去することで、半導体基板１の外周部Ｘを除去することもできる。
【００２９】
なお、このようなレジスト層の外周部の除去はいわゆるエッジリンス法であり、通常は基板端部あるいは裏面に回り込んだ不要なレジストによる発塵や搬送系等への汚染を防止するために用いる方法である。
【００３０】
なお、本実施形態では、半導体基板１に開口部（ビアホール８）を形成する工程と、半導体基板１の外周部を除去する工程を同一工程としているため、製造プロセスが合理化されている。
【００３１】
次に、レジスト層７を除去した後、図４に示すようにビアホール８内を含む半導体基板１の裏面の全面に第2の絶縁膜９（例えば、ＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜）を形成する。
【００３２】
次に、図５に示すように第２の絶縁膜９上にレジスト層１０を形成する。次に、図６に示すようにレジスト層１０をマスクとしてビアホール８の底部の第２の絶縁膜９をエッチングして除去する。なお、第２の絶縁膜９が半導体基板１の裏面が一番厚く、ビアホール８内の側壁、底部に向かうにしたがって薄く形成される傾向を利用して、マスクなしで当該エッチングを行うこともできる。マスクなしでエッチングすることで製造プロセスの合理化を図ることができる。
【００３３】
次に、図７に示すように、ビアホール８を含む半導体基板１の裏面の第２の絶縁膜９上にバリア層１５を形成する。さらに、バリア層１５上に不図示のシード層を形成する。ここで、上記バリア層１５は例えばチタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層、タンタルナイトライド（ＴａＮ）層等から成る。また、上記シード層は、後述する配線層１７をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。これらの層は、スパッタ法やＣＶＤ法、その他の成膜方法によって形成される。
【００３４】
次に、ビアホール８内を含むバリア層１５及び不図示のシード層上に、例えば電解メッキ法によって銅（Ｃｕ）から成る貫通電極１６及びこれと連続して接続された配線層１７を形成する。貫通電極１６及び配線層１７は、バリア層１５及び不図示のシード層を介してビアホール８の底部で露出するパッド電極３と電気的に接続される。
【００３５】
なお、貫通電極１６はビアホール８内に完全に充填されていなくてもよく、図１１に示すように不完全に充填されていてもよい。かかる構成によれば、貫通電極１６及び配線層１７の形成に必要な導電材料を節約するとともに、完全に充填された場合に比して貫通電極１６，配線層１７を短時間で形成することができるためスループットが上昇する利点がある。
【００３６】
次に、図８に示すように、半導体基板１の裏面の配線層１７上に配線パターン形成用のレジスト層１８を選択的に形成する。次に、レジスト層１８をマスクとして不要な部分の配線層１７及びシード層をエッチングして除去する。このエッチングにより、配線層１７が所定の配線パターンにパターニングされる。続いて、配線層１７をマスクとして半導体基板１の裏面に形成されたバリア層１５を選択的にエッチングして除去する。
【００３７】
なお、バリア層１５，シード層，貫通電極１６，配線層１７の形成は上記工程に限られない。例えば、半導体基板１の裏面上のうちバリア層１５や配線層１７を形成させない領域にレジスト層等を形成させ、その後このレジスト層等で被覆されていない領域にバリア層１５やシード層，配線層１７を形成させることでそのパターニングをしてもよい。かかる工程ではレジスト層１８は不要である。
【００３８】
次に、図９に示すように、半導体基板１の裏面上に例えばソルダーレジストのような有機材料やシリコン窒化膜などの無機材料から成る保護層２０を形成する。保護層２０のうち、導電端子形成領域を開口させ、当該開口で露出する配線層１７上に例えばニッケル及び金等から成る層（金属層）を形成した後にハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることでボール状の導電端子２２を形成する。なお、導電端子２２の形成方法は、ディスペンサを用いてハンダ等からなるボール状端子等を塗布するいわゆるディスペンス法（塗布法）や電解メッキ法等で形成することもできる。
【００３９】
なお、実装形態に応じてボール状の端子を導電端子として形成させない場合もある。その場合には配線層１７あるいはニッケル及び金等の金属層（不図示）が露出された状態となり、これらの層が実装される際の導電端子となる。また、金属層の材質は、導電端子２２の材質に応じて適宜変更することができる。従って、ニッケル層と金層以外にチタン（Ｔｉ）層，タングステン（Ｗ）層，銅（Ｃｕ）層，スズ（Ｓｎ）層，バナジウム（Ｖ）層，ニッケルバナジウム（ＮｉＶ）層，モリブテン（Ｍｏ）層，タンタル（Ｔａ）層等で構成されていてもよく、それらの単層あるいは積層であってもよい。積層構造の例としては、ニッケル層／金層，チタン層／ニッケル層／銅層，チタン層／ニッケル層／金層，チタン層／ニッケルバナジウム層／銅層等である。
【００４０】
次に、図１０に示すように、半導体基板１から支持体６を分離し、所定のダイシングラインＤＬに沿って、ダイシングブレードやレーザービームあるいはレジスト層等をマスクとしたエッチング等により切断し、個々の半導体チップに個片化（分割）する。なお、エッチングにより分割させた場合は、ダイシングブレードやレーザービームを用いる場合に比して切断面が機械的応力を受けないのでダメージが少なく、切断面を滑らかに形成できるという利点やクラック，チッピングを防止できる利点がある。そのため、機械的欠陥を防止し、信頼性及び歩留まりの高い半導体装置を製造する観点から、エッチングによって半導体チップの個片化（分割）を行うことが好ましい。
【００４１】
また、エッチングによって半導体チップの個片化を行った場合には、図１２（ａ），（ｂ）に示すように半導体チップ５０の端部が全て丸みを帯びた形状になる。図１２（ａ）はエッチングにより個片化された半導体チップ５０の平面形状の概略を示す図であり、図１２（ｂ）は半導体チップ５０の全体像の概略を示す斜視図である。このように端部が丸みを帯びた形状になることで半導体チップ５０のチッピングを効果的に防止できる。
【００４２】
さらに、ダイシングブレードを用いて半導体チップの個片化を行った場合は、半導体チップの平面形状を様々な形状にすることは困難であるが、エッチングによれば、ダイシングブレードを用いた場合に比して、半導体チップの平面形状を任意の形状に変えることが可能である。そのため、例えば図１３（ａ）〜（ｇ）に示すように、半導体チップの平面形状を三角形（半導体チップ５０ａ），円（半導体チップ５０ｂ），楕円（半導体チップ５０ｃ），台形（半導体チップ５０ｄ），正六角形（半導体チップ５０ｅ），正八角形（半導体チップ５０ｆ），直線と曲線で囲まれた形状（半導体チップ５０ｇ）にすることができる。
【００４３】
半導体チップの個片化後、支持体６は剥離除去し、回収して再利用することが可能である。また、支持体６は剥離除去せずに貼り付けたままであってもよい。
【００４４】
以上の工程によって、半導体基板１の表面に形成されたパッド電極３からその裏面に設けられた配線層１７及び導電端子２２に至るまでの配線がなされたチップサイズパッケージ型の半導体装置が完成する。この半導体装置を電子機器に組み込む際には、導電端子２２を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。
【００４５】
このように本実施形態によれば、支持体を用いない半導体装置の製造設備を共用することが可能となるため、製造コストを大幅に低減できる。また、開口部（本実施形態ではビアホール８）を形成するために半導体基板を一部除去する工程と、半導体基板１の外周部を所定の幅除去する工程を同一工程で行う場合にはプロセスの合理化を図ることができる。
【００４６】
また、半導体基板の外周部のチッピングし易い部分あるいはチッピングが発生した部分を除去するため、生産流動が安定化する。また、加工や搬送等に際してのチッピングが防止できるため、信頼性及び歩留まりの高い半導体装置を製造することができる。
【００４７】
また、エッチングにより半導体チップの個片化がなされた場合、切断面の結晶欠陥が少なく、チッピングが生じにくい。従って、半導体チップの信頼性及び歩留まりが向上する。
【００４８】
また、エッチングにより半導体チップの個片化を行うことで、半導体チップの平面形状を長方形（正方形を含む）の形状のみではなく、その他の任意の形状にすることも可能である。そのため、当該半導体チップが実装される場所、つまり、実装される回路基板や配線パターンの形状に応じて実装された装置全体が最小のサイズとなるように機動的に半導体チップの平面形状を変えることができる。
【００４９】
なお、以上の実施形態では、ボール状の導電端子２２を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。
【００５０】
また、以上の実施形態ではいわゆる貫通電極型の半導体装置について説明したが、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。例えば、本実施形態では半導体基板１の表面側（素子面側）に支持体が貼り付けられていたが、図１４に示すように他方の面側（非素子面側）に支持体６を貼り付けることで所望の半導体装置を製造することも可能である。この半導体装置は、半導体基板１の表面側（素子面側）にパッド電極３，配線層１７，導電端子２２等が形成されている。この半導体装置を電子機器に組み込む際には、導電端子２２を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。また、支持体６を剥離除去した後に、半導体基板１の裏面上であって、貫通電極１６に対応する位置の絶縁膜３０（例えば、ＣＶＤ法により形成されたシリコン酸化膜）を開口させ、当該開口に他の半導体装置の導電端子を接続させ、半導体装置の積層を図ることも可能である。図１４では、既に説明した構成と同様の構成については同一記号を付しており、その説明については省略する。このように、支持体を半導体基板のいずれの面に貼り付けても構わない。本発明は、支持体を用いた半導体装置の製造方法に広く適用できるものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置及びその製造方法を説明する断面図である。
【図２】本発明の半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の半導体装置及びその製造方法を説明する断面図である。
【図４】本発明の半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の半導体装置及びその製造方法を説明する断面図である。
【図７】本発明の半導体装置及びその製造方法を説明する断面図である。
【図８】本発明の半導体装置及びその製造方法を説明する断面図である。
【図９】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１０】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１１】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１２】本発明の半導体装置の平面形状及び全体像を説明する平面図及び斜視図である。
【図１３】本発明の半導体装置の平面形状を説明する平面図である。
【図１４】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５２】
１ 半導体基板 ２ 第１の絶縁膜 ３ パッド電極
４ パッシベーション膜 ５ 接着層 ６ 支持体 ７ レジスト層
８ ビアホール ９ 第2の絶縁膜 １０ レジスト層 １５ バリア層
１６ 貫通電極 １７ 配線層 １８ レジスト層 ２０ 保護層
２１ 開口部 ２２ 導電端子 ３０ 絶縁膜
５０、５０ａ〜５０ｇ 半導体チップ １００ 半導体基板
１０１ 支持体 １０２ 接着層 １０３ レジスト層 １０４ ビアホール
ＤＬ ダイシングライン Ｘ 外周部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、支持体を用いた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、実装密度を高めるために半導体チップの薄型化，小型化が要求されており、この要求を満たすためにもシリコン等の半導体基板を薄くする必要がある。しかしながら、半導体基板が薄くなると、製造工程において強度低下による反りや破損が生じるため搬送が不可能になってしまう。そこで、ガラス基板や保護テープ等の支持体を半導体基板の一方の面に貼りつけ、支持体の貼り付けられていない面をグラインダー等で研削することで薄型化することが一般的に行われている。
【０００３】
そして、支持体と半導体基板を貼りつける際のズレを防止する観点，半導体チップの外周部に生じるチッピングを防止する観点，搬送性を向上させるといった観点から半導体基板よりも口径が大きいサイズの支持体を用いることが一般的である（特許文献１参照）。
【０００４】
図１５は、支持体を用いた従来のＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型の半導体装置の製造工程の概略を示す断面図である。なお、図１５（ａ）は斜視図であり、図１５（ｂ）〜（ｅ）は断面図である。
【０００５】
図１５（ａ）に示すように、シリコン等から成る半導体基板１００と当該半導体基板１００よりも口径が１ｍｍ〜４ｍｍ程度大きいサイズの支持体１０１を準備する。次に、図１５（ｂ）に示すように、半導体基板１００と支持体１０１とを接着層１０２を介して貼り付ける。次に、図１５（ｃ）に示すように半導体基板１００の裏面（電子デバイス等の素子が形成されていない面）に対して研削（バックグラインド）を行い、半導体基板１００の厚さを所定の厚さに薄くする。次に、図１５（ｄ）に示すように半導体基板１００の裏面上にレジスト層１０３を選択的に形成し、図１５（ｅ）に示すように当該レジスト層１０３をマスクとして半導体基板１００の加工を行う。図１５（ｅ）では、半導体基板１００の裏面から表面にかけて貫通するビアホール１０４を形成させている。その後、必要に応じて半導体基板１００の裏面に外部回路と接続のための電極を形成し、次に所定のダイシングラインに沿って縦・横にカットし個々の半導体チップに分離している。
【特許文献１】特許公開２００１−９３８６４号公報
【特許文献２】特許公開２００２−２７０６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の半導体装置の製造方法では、支持体と半導体基板とでその口径のサイズが異なっていたため、支持体のサイズに応じて製造設備（エッチング装置や搬送装置）を変更する必要があり、製造設備の専用化や改造が必要となる。特に、搬送系の変更やセンサー調整、ガイドの変更などである。そのため、支持体を用いない機種との混合生産が出来ず、製造コストが増大するという問題があった。
【０００７】
また、従来の半導体装置及びその製造方法では、半導体基板の薄型化に伴ってその外周部の形状が鋭利になる傾向がある。そのため、製造プロセスの様々な状況（例えば、バックグラインド時や搬送時）で半導体基板の外周部にチッピング（割れ・欠け）が生じ易く、生産流動が阻害され、半導体装置の信頼性及び歩留まりが低くなるという問題があった。
【０００８】
そこで、本発明は支持体を用いた半導体装置の製造工程において、支持体を用いない機種との製造設備の共用化を図るとともに、製造コストの低減を目的とする。また、本発明の他の目的はチッピングを防止し、半導体装置の信頼性及び歩留まりの向上を目的とする。さらに、半導体装置の薄型化・小型化に適した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、第１の主面及び第２の主面を有する半導体基板の第１の主面上に接着層を介して前記半導体基板と同サイズの支持体を貼り付ける工程と、前記半導体基板の外周部を除去する工程と、を有することを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、前記半導体基板の第１の主面上には絶縁膜を介してパッド電極が形成され、前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板及び前記絶縁膜を除去して、前記パッド電極を露出させる開口部を形成する工程と、前記半導体基板の第２の主面に、前記露出されたパッド電極と電気的に接続された配線層を形成する工程と、を有することを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板を除去して開口部を形成する工程と、前記開口部内から前記半導体基板の第２の主面に延在する配線層を形成する工程と、を有することを特徴とする。
さらに本発明の半導体装置の製造方法は、前記開口部を形成する工程と前記半導体基板の外周部を除去する工程とが同一工程で行われることを特徴とする。
【００１２】
また、本発明の半導体装置の製造方法は、前記半導体基板の外周部を除去する工程が、前記半導体基板の第２の主面にレジスト層を形成する工程と、前記レジスト層のうち、前記半導体基板の外周部に対応する箇所だけに前記レジスト層の溶解剤を供給することにより、前記レジスト層の外周部を除去する工程と、前記レジスト層をマスクとして前記半導体基板の外周部をエッチングする工程と、を有することを特徴とする。
【００１３】
また、本発明の半導体装置は、表面に半導体素子が形成され、エッチングにより個片化された半導体チップから成り、前記半導体チップの平面形状が任意の形状で、かつ、その端部が丸みを帯びていることを特徴とする。
【００１４】
また、本発明の半導体装置は、前記任意の形状が、長方形以外の多角形、円、楕円、任意の直線または／及び曲線で囲まれた形状であることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置の製造方法によれば、支持体を用いる半導体装置を製造する場合であっても、支持体を用いない半導体装置の製造設備を使用することが出来る。従って、製造設備を共用することが可能となるため、製造コストを大幅に低減させることができる。また、半導体基板の外周部のチッピングし易い部分を除去するため、生産流動が安定化し、信頼性及び歩留まりの高い半導体装置を製造することができる。
【００１６】
また、本発明の半導体装置であれば、エッチングにより個片化されているため、切断面の結晶欠陥が少なく、チッピングが生じにくい。従って、信頼性及び歩留まりが向上する。また、半導体チップの形状を任意の形状にすることで、実装される回路基板や配線パターン等の形状に制限を受けることがなくなり、半導体チップの設計自由度が向上する。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施形態の概略について図面を参照しながら説明する。図１〜図１０はそれぞれ製造工程順に示した断面図である。
【００１８】
まず、図１に示すように、その表面に不図示の電子デバイス（例えば、ＣＣＤや赤外線センサー等の受光素子や発光素子又はその他の半導体素子）が形成された半導体基板１を準備する。半導体基板１は、例えばその口径が８インチ（２００ｍｍ）サイズであって、３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板１の表面に第１の絶縁膜２（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜やＢＰＳＧ膜）を例えば２μｍの膜厚に形成する。
【００１９】
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングし、第１の絶縁膜２上にパッド電極３を例えば１μｍの膜厚に形成する。パッド電極３は半導体基板１上の電子デバイスやその周辺素子と電気的に接続されている。
【００２０】
次に、半導体基板１の表面にパッド電極３の一部上を被覆するパッシベーション膜４（例えば、ＣＶＤ法によって形成されたシリコン窒化膜）を形成する。
【００２１】
次に、パッド電極３を含む半導体基板１の表面上に、エポキシ樹脂，レジスト，アクリル等の接着層５を介して半導体基板１と同サイズ（例えば８インチ）の支持体６を貼り合わせる。
【００２２】
支持体６は、例えばフィルム状の保護テープでもよいが、ガラスや石英，セラミック，プラスチック，金属，樹脂等の剛性のある基板であることが、薄型化される半導体基板１を強固に支え、人手によらない搬送の自動化をする上で好ましい。支持体６は、半導体基板１を支持すると共にその素子表面を保護する機能を有するものである。なお、支持体６の口径と半導体基板１の口径のサイズの差はないことが好ましいが、０．５ｍｍ以下程度の微差であれば実質的に同サイズであるとする。支持体６は半導体基板１と同サイズであるため、以後のプロセスでは、支持体６を用いない半導体装置の製造設備を用いて加工・搬送等が可能である。
【００２３】
次に、半導体基板１の裏面に対して裏面研削装置（グラインダーやエッチング装置）を用いてバッググラインドを行い、半導体基板１の厚さを所定の厚さ（例えば、５０μｍ程度）に研削する。なお、図示はしないが当該バックグラインドによって半導体基板１の外周部は鋭利な形状になる傾向がある。
【００２４】
次に、図２に示すように、半導体基板１の裏面上に選択的にレジスト層７を形成する。レジスト層７は、半導体基板１の裏面のうちパッド電極３及び半導体基板１の外周に沿って所定の幅の開口を有している。次に、このレジスト層７をマスクとして半導体基板１をエッチングする。このエッチングにより、パッド電極３に対応する位置の半導体基板１を当該裏面から表面に至って貫通する開口部（ビアホール８）が形成されると共に、図３（ａ）に示すように半導体基板１の外周部Ｘが所定の幅（例えば０．２５〜０．５ｍｍ）にわたって除去される。通常半導体基板の外周部が深くエッチングされ、内周部が浅くエッチングされる傾向がある。そのため、開口部（ビアホール８）の形成に合わせて当該エッチングを行う。また、半導体基板１の側面側から刃を当て、機械的に外周部Ｘを除去することもできる。その場合には半導体基板１の外周端部は刃の形状に対応し、例えば図３（ｂ）に示すように、裏面側から表面側へその幅が湾曲状に拡がるように形成される。
【００２５】
これにより、半導体基板１の口径は小さくなり、上記バックグラインドの際に半導体の外周部においてチッピングが生じていたとしても当該チッピング箇所は除去される。またこれにより、半導体基板１の外周は機械的ダメージを受け難くなるため、以後の製造プロセスにおけるチッピングが防止される。なお、半導体基板１の外周に沿った約３ｍｍの領域は半導体装置の有効素子としては通常用いない領域である。
【００２６】
そして、ビアホール８の底部では第１の絶縁膜２が露出される。さらに、レジスト層７をマスクとしてエッチングを行い、当該露出された第１の絶縁膜２を除去する。なお、この第１の絶縁膜２のエッチング工程は、この段階では行わずに他のエッチング工程と同時に行われてもよい。
【００２７】
なお、図示はしないが、ビアホール８は半導体基板１を当該裏面から表面に至って貫通していなくてもよく、半導体基板１の途中にその底部があってもよい。
【００２８】
また、半導体基板１の外周部Ｘを除去する工程は上記工程に限られない。半導体基板１の裏面にレジスト層を形成し、半導体基板１の上方に設置された不図示のエッジリンス・ノズルを用いる等して、レジスト層の外周部だけにレジスト溶解剤（例えば、アセトンやジメチルスルホキシド等）を供給し、レジスト層の外周部のみを所定の幅だけ除去する。そして、当該外周部が除去されたレジスト層をマスクとして半導体基板１をエッチング除去することで、半導体基板１の外周部Ｘを除去することもできる。
【００２９】
なお、このようなレジスト層の外周部の除去はいわゆるエッジリンス法であり、通常は基板端部あるいは裏面に回り込んだ不要なレジストによる発塵や搬送系等への汚染を防止するために用いる方法である。
【００３０】
なお、本実施形態では、半導体基板１に開口部（ビアホール８）を形成する工程と、半導体基板１の外周部を除去する工程を同一工程としているため、製造プロセスが合理化されている。
【００３１】
次に、レジスト層７を除去した後、図４に示すようにビアホール８内を含む半導体基板１の裏面の全面に第2の絶縁膜９（例えば、ＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜）を形成する。
【００３２】
次に、図５に示すように第２の絶縁膜９上にレジスト層１０を形成する。次に、図６に示すようにレジスト層１０をマスクとしてビアホール８の底部の第２の絶縁膜９をエッチングして除去する。なお、第２の絶縁膜９が半導体基板１の裏面が一番厚く、ビアホール８内の側壁、底部に向かうにしたがって薄く形成される傾向を利用して、マスクなしで当該エッチングを行うこともできる。マスクなしでエッチングすることで製造プロセスの合理化を図ることができる。
【００３３】
次に、図７に示すように、ビアホール８を含む半導体基板１の裏面の第２の絶縁膜９上にバリア層１５を形成する。さらに、バリア層１５上に不図示のシード層を形成する。ここで、上記バリア層１５は例えばチタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層、タンタルナイトライド（ＴａＮ）層等から成る。また、上記シード層は、後述する配線層１７をメッキ形成するための電極となるものであり、例えば銅（Ｃｕ）等の金属から成る。これらの層は、スパッタ法やＣＶＤ法、その他の成膜方法によって形成される。
【００３４】
次に、ビアホール８内を含むバリア層１５及び不図示のシード層上に、例えば電解メッキ法によって銅（Ｃｕ）から成る貫通電極１６及びこれと連続して接続された配線層１７を形成する。貫通電極１６及び配線層１７は、バリア層１５及び不図示のシード層を介してビアホール８の底部で露出するパッド電極３と電気的に接続される。
【００３５】
なお、貫通電極１６はビアホール８内に完全に充填されていなくてもよく、図１１に示すように不完全に充填されていてもよい。かかる構成によれば、貫通電極１６及び配線層１７の形成に必要な導電材料を節約するとともに、完全に充填された場合に比して貫通電極１６，配線層１７を短時間で形成することができるためスループットが上昇する利点がある。
【００３６】
次に、図８に示すように、半導体基板１の裏面の配線層１７上に配線パターン形成用のレジスト層１８を選択的に形成する。次に、レジスト層１８をマスクとして不要な部分の配線層１７及びシード層をエッチングして除去する。このエッチングにより、配線層１７が所定の配線パターンにパターニングされる。続いて、配線層１７をマスクとして半導体基板１の裏面に形成されたバリア層１５を選択的にエッチングして除去する。
【００３７】
なお、バリア層１５，シード層，貫通電極１６，配線層１７の形成は上記工程に限られない。例えば、半導体基板１の裏面上のうちバリア層１５や配線層１７を形成させない領域にレジスト層等を形成させ、その後このレジスト層等で被覆されていない領域にバリア層１５やシード層，配線層１７を形成させることでそのパターニングをしてもよい。かかる工程ではレジスト層１８は不要である。
【００３８】
次に、図９に示すように、半導体基板１の裏面上に例えばソルダーレジストのような有機材料やシリコン窒化膜などの無機材料から成る保護層２０を形成する。保護層２０のうち、導電端子形成領域を開口させ、当該開口で露出する配線層１７上に例えばニッケル及び金等から成る層（金属層）を形成した後にハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることでボール状の導電端子２２を形成する。なお、導電端子２２の形成方法は、ディスペンサを用いてハンダ等からなるボール状端子等を塗布するいわゆるディスペンス法（塗布法）や電解メッキ法等で形成することもできる。
【００３９】
なお、実装形態に応じてボール状の端子を導電端子として形成させない場合もある。その場合には配線層１７あるいはニッケル及び金等の金属層（不図示）が露出された状態となり、これらの層が実装される際の導電端子となる。また、金属層の材質は、導電端子２２の材質に応じて適宜変更することができる。従って、ニッケル層と金層以外にチタン（Ｔｉ）層，タングステン（Ｗ）層，銅（Ｃｕ）層，スズ（Ｓｎ）層，バナジウム（Ｖ）層，ニッケルバナジウム（ＮｉＶ）層，モリブテン（Ｍｏ）層，タンタル（Ｔａ）層等で構成されていてもよく、それらの単層あるいは積層であってもよい。積層構造の例としては、ニッケル層／金層，チタン層／ニッケル層／銅層，チタン層／ニッケル層／金層，チタン層／ニッケルバナジウム層／銅層等である。
【００４０】
次に、図１０に示すように、半導体基板１から支持体６を分離し、所定のダイシングラインＤＬに沿って、ダイシングブレードやレーザービームあるいはレジスト層等をマスクとしたエッチング等により切断し、個々の半導体チップに個片化（分割）する。なお、エッチングにより分割させた場合は、ダイシングブレードやレーザービームを用いる場合に比して切断面が機械的応力を受けないのでダメージが少なく、切断面を滑らかに形成できるという利点やクラック，チッピングを防止できる利点がある。そのため、機械的欠陥を防止し、信頼性及び歩留まりの高い半導体装置を製造する観点から、エッチングによって半導体チップの個片化（分割）を行うことが好ましい。
【００４１】
また、エッチングによって半導体チップの個片化を行った場合には、図１２（ａ），（ｂ）に示すように半導体チップ５０の端部が全て丸みを帯びた形状になる。図１２（ａ）はエッチングにより個片化された半導体チップ５０の平面形状の概略を示す図であり、図１２（ｂ）は半導体チップ５０の全体像の概略を示す斜視図である。このように端部が丸みを帯びた形状になることで半導体チップ５０のチッピングを効果的に防止できる。
【００４２】
さらに、ダイシングブレードを用いて半導体チップの個片化を行った場合は、半導体チップの平面形状を様々な形状にすることは困難であるが、エッチングによれば、ダイシングブレードを用いた場合に比して、半導体チップの平面形状を任意の形状に変えることが可能である。そのため、例えば図１３（ａ）〜（ｇ）に示すように、半導体チップの平面形状を三角形（半導体チップ５０ａ），円（半導体チップ５０ｂ），楕円（半導体チップ５０ｃ），台形（半導体チップ５０ｄ），正六角形（半導体チップ５０ｅ），正八角形（半導体チップ５０ｆ），直線と曲線で囲まれた形状（半導体チップ５０ｇ）にすることができる。
【００４３】
半導体チップの個片化後、支持体６は剥離除去し、回収して再利用することが可能である。また、支持体６は剥離除去せずに貼り付けたままであってもよい。
【００４４】
以上の工程によって、半導体基板１の表面に形成されたパッド電極３からその裏面に設けられた配線層１７及び導電端子２２に至るまでの配線がなされたチップサイズパッケージ型の半導体装置が完成する。この半導体装置を電子機器に組み込む際には、導電端子２２を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。
【００４５】
このように本実施形態によれば、支持体を用いない半導体装置の製造設備を共用することが可能となるため、製造コストを大幅に低減できる。また、開口部（本実施形態ではビアホール８）を形成するために半導体基板を一部除去する工程と、半導体基板１の外周部を所定の幅除去する工程を同一工程で行う場合にはプロセスの合理化を図ることができる。
【００４６】
また、半導体基板の外周部のチッピングし易い部分あるいはチッピングが発生した部分を除去するため、生産流動が安定化する。また、加工や搬送等に際してのチッピングが防止できるため、信頼性及び歩留まりの高い半導体装置を製造することができる。
【００４７】
また、エッチングにより半導体チップの個片化がなされた場合、切断面の結晶欠陥が少なく、チッピングが生じにくい。従って、半導体チップの信頼性及び歩留まりが向上する。
【００４８】
また、エッチングにより半導体チップの個片化を行うことで、半導体チップの平面形状を長方形（正方形を含む）の形状のみではなく、その他の任意の形状にすることも可能である。そのため、当該半導体チップが実装される場所、つまり、実装される回路基板や配線パターンの形状に応じて実装された装置全体が最小のサイズとなるように機動的に半導体チップの平面形状を変えることができる。
【００４９】
なお、以上の実施形態では、ボール状の導電端子２２を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。
【００５０】
また、以上の実施形態ではいわゆる貫通電極型の半導体装置について説明したが、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。例えば、本実施形態では半導体基板１の表面側（素子面側）に支持体が貼り付けられていたが、図１４に示すように他方の面側（非素子面側）に支持体６を貼り付けることで所望の半導体装置を製造することも可能である。この半導体装置は、半導体基板１の表面側（素子面側）にパッド電極３，配線層１７，導電端子２２等が形成されている。この半導体装置を電子機器に組み込む際には、導電端子２２を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。また、支持体６を剥離除去した後に、半導体基板１の裏面上であって、貫通電極１６に対応する位置の絶縁膜３０（例えば、ＣＶＤ法により形成されたシリコン酸化膜）を開口させ、当該開口に他の半導体装置の導電端子を接続させ、半導体装置の積層を図ることも可能である。図１４では、既に説明した構成と同様の構成については同一記号を付しており、その説明については省略する。このように、支持体を半導体基板のいずれの面に貼り付けても構わない。本発明は、支持体を用いた半導体装置の製造方法に広く適用できるものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の半導体装置及びその製造方法を説明する断面図である。
【図２】本発明の半導体装置及びその製造方法を説明する断面図である。
【図３】本発明の半導体装置及びその製造方法を説明する断面図である。
【図４】本発明の半導体装置及びその製造方法を説明する断面図である。
【図５】本発明の半導体装置及びその製造方法を説明する断面図である。
【図６】本発明の半導体装置及びその製造方法を説明する断面図である。
【図７】本発明の半導体装置及びその製造方法を説明する断面図である。
【図８】本発明の半導体装置及びその製造方法を説明する断面図である。
【図９】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１０】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１１】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１２】本発明の半導体装置の平面形状及び全体像を説明する平面図及び斜視図である。
【図１３】本発明の半導体装置の平面形状を説明する平面図である。
【図１４】本発明の半導体装置及びその製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５２】
１ 半導体基板 ２ 第１の絶縁膜 ３ パッド電極
４ パッシベーション膜 ５ 接着層 ６ 支持体 ７ レジスト層
８ ビアホール ９ 第2の絶縁膜 １０ レジスト層 １５ バリア層
１６ 貫通電極 １７ 配線層 １８ レジスト層 ２０ 保護層
２１ 開口部 ２２ 導電端子 ３０ 絶縁膜
５０、５０ａ〜５０ｇ 半導体チップ １００ 半導体基板
１０１ 支持体 １０２ 接着層 １０３ レジスト層 １０４ ビアホール
ＤＬ ダイシングライン Ｘ 外周部
【特許請求の範囲】
【請求項１】
第１の主面及び第２の主面を有する半導体基板の第１の主面上に接着層を介して前記半導体基板と同サイズの支持体を貼り付ける工程と、
前記半導体基板の外周部を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の第１の主面上には絶縁膜を介してパッド電極が形成され、
前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板及び前記絶縁膜を除去して、前記パッド電極を露出させる開口部を形成する工程と、
前記半導体基板の第２の主面に、前記露出されたパッド電極と電気的に接続された配線層を形成する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板を除去して開口部を形成する工程と、
前記開口部内から前記半導体基板の第２の主面に延在する配線層を形成する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記開口部を形成する工程と前記半導体基板の外周部を除去する工程とが同一工程で行われることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の外周部を除去する工程は、前記半導体基板の第２の主面にレジスト層を形成する工程と、
前記レジスト層のうち、前記半導体基板の外周部に対応する箇所だけに前記レジスト層の溶解剤を供給することにより、前記レジスト層の外周部を除去する工程と、
前記レジスト層をマスクとして前記半導体基板の外周部をエッチングする工程と、
を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の第２の主面を研削する工程を有することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
表面にデバイス素子が形成され、エッチングにより個片化された半導体チップから成り、前記半導体チップの平面形状が任意の形状で、かつ、その端部が丸みを帯びていることを特徴とする半導体装置。
【請求項８】
前記任意の形状は、長方形以外の多角形、円、楕円、任意の直線または／及び曲線で囲まれた形状であることを特徴とする請求項７に記載の半導体装置。
【請求項１】
第１の主面及び第２の主面を有する半導体基板の第１の主面上に接着層を介して前記半導体基板と同サイズの支持体を貼り付ける工程と、
前記半導体基板の外周部を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板の第１の主面上には絶縁膜を介してパッド電極が形成され、
前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板及び前記絶縁膜を除去して、前記パッド電極を露出させる開口部を形成する工程と、
前記半導体基板の第２の主面に、前記露出されたパッド電極と電気的に接続された配線層を形成する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板の第２の主面から第１の主面の方向に前記半導体基板を除去して開口部を形成する工程と、
前記開口部内から前記半導体基板の第２の主面に延在する配線層を形成する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記開口部を形成する工程と前記半導体基板の外周部を除去する工程とが同一工程で行われることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の外周部を除去する工程は、前記半導体基板の第２の主面にレジスト層を形成する工程と、
前記レジスト層のうち、前記半導体基板の外周部に対応する箇所だけに前記レジスト層の溶解剤を供給することにより、前記レジスト層の外周部を除去する工程と、
前記レジスト層をマスクとして前記半導体基板の外周部をエッチングする工程と、
を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の第２の主面を研削する工程を有することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
表面にデバイス素子が形成され、エッチングにより個片化された半導体チップから成り、前記半導体チップの平面形状が任意の形状で、かつ、その端部が丸みを帯びていることを特徴とする半導体装置。
【請求項８】
前記任意の形状は、長方形以外の多角形、円、楕円、任意の直線または／及び曲線で囲まれた形状であることを特徴とする請求項７に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−２４２７１４（Ｐ２００７−２４２７１４Ａ）
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願番号】特願２００６−５９９１４（Ｐ２００６−５９９１４）
【出願日】平成１８年３月６日（２００６．３．６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０１４６４４４０）三洋半導体製造株式会社 (49)
【Ｆターム（参考）】
【公開日】平成１９年９月２０日（２００７．９．２０）
【国際特許分類】
【出願日】平成１８年３月６日（２００６．３．６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０１４６４４４０）三洋半導体製造株式会社 (49)
【Ｆターム（参考）】
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