半導体装置
【課題】ＬＳＩ内部に不揮発性記憶素子が不要で、電源ＩＣを制御するファームウェア、電源ＩＣとＬＳＩ間の通信が不要で、ＬＳＩ側のピンを削減でき、開発、検証コストを抑えつつ、最適な電源電圧供給を実現することが可能な半導体装置を提供する。
【解決手段】遅延情報に応じた電源電圧を発生する電源電圧発生回路（電源ＩＣ）１３と、電源ＩＣ１３から電源電圧が供給される集積回路（ＬＳＩ）１２と、を有し、ＬＳＩ１２は、電源ＩＣ１３から電源電圧が供給されて動作するときの遅延情報をモニタする遅延情報モニタ１２１を含み、電源ＩＣ１３は、遅延情報モニタ１２１による遅延情報に関連する遅延情報を保持可能な遅延情報レジスタ１３１と、遅延情報レジスタ１３１に保持された遅延情報に応じた電源電圧を発生してＬＳＩ１２に供給する電圧制御回路１３３と、を含む。
【解決手段】遅延情報に応じた電源電圧を発生する電源電圧発生回路（電源ＩＣ）１３と、電源ＩＣ１３から電源電圧が供給される集積回路（ＬＳＩ）１２と、を有し、ＬＳＩ１２は、電源ＩＣ１３から電源電圧が供給されて動作するときの遅延情報をモニタする遅延情報モニタ１２１を含み、電源ＩＣ１３は、遅延情報モニタ１２１による遅延情報に関連する遅延情報を保持可能な遅延情報レジスタ１３１と、遅延情報レジスタ１３１に保持された遅延情報に応じた電源電圧を発生してＬＳＩ１２に供給する電圧制御回路１３３と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩ（以下、ＬＳＩ）の消費電力を低減するために、ＬＳＩが動作可能な最低電源電圧を供給するための電源電圧発生回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
たとえばＣＭＯＳにより構成されるＬＳＩにおいて、消費電力を削減するためには、電源電圧を低下させることが、もっとも効果的である。
これまで、最適な電源電圧を決定・供給するための手法が種々提案されている（たとえば特許文献１、２参照）。
【０００３】
提案された技術においては、ＬＳＩ内部のモニタ回路の遅延情報を随時計測して、ＬＳＩの動作の時間制約を満たす電源電圧を決定し、電源電圧発生回路（以下、電源ＩＣ）に電圧値を指示している。
提案された技術においては、出荷試験時に半導体内の遅延モニタ回路の遅延情報を計測し、ＬＳＩ内部のレジスタに遅延情報もしくは電源電圧の情報格納し、ＬＳＩ動作時にその情報を読み取り、電源ＩＣに電圧値を指示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２９５０８４号公報（特許第４１１１４２９１号）
【特許文献２】特開２００３−６００５２号公報（特許第３４７８２８４号）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、これまでは、ＬＳＩ内の遅延モニタ回路の遅延情報を測定し、その結果をＬＳＩ内の不揮発性記憶素子に記録し、ＬＳＩ起動時にその値を読み取り、電源ＩＣに電圧値を指示する手法がとられてきた。
または、随時ＬＳＩ内の遅延モニタ回路の遅延情報を読み取り、その都度で電源ＩＣに電圧値を指示している。
そのため、提案された技術では、ＬＳＩ動作時にＬＳＩと電源ＩＣ間での通信手段と、電源ＩＣを制御するためのファームウェアが必要となっている。
さらに、ＬＳＩ起動時に電源ＩＣを制御して、電圧値を制御する初期化のための期間が必要となっている。
【０００６】
また、電源ＩＣとＬＳＩの間で通信を行う専用のピンが必要になり、チップ・サイズの増大につながりかねない。
また、ＬＳＩの起動時にはファームウェアの介在が必要となり、回路の規模と共に増大するファームウェアの開発、検証の工数も影響を与える。
さらに、現在の先端プロセスでは、ＬＳＩ内部に不揮発性記憶素子を実装することは、ＬＳＩのコストアップにもつながる。
【０００７】
本発明は、ＬＳＩ内部に不揮発性記憶素子が不要で、電源ＩＣを制御するファームウェア、電源ＩＣとＬＳＩ間の通信が不要で、ＬＳＩ側のピンを削減でき、開発、検証コストを抑えつつ、最適な電源電圧供給を実現することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点の半導体装置は、遅延情報に応じた電源電圧を発生する電源電圧発生回路と、上記電源電圧発生回路から電源電圧が供給される集積回路と、を有し、上記集積回路は、上記電源電圧発生回路から電源電圧が供給されて動作するときの遅延情報をモニタする遅延情報モニタと、上記遅延情報モニタで取得された遅延情報を管理する遅延情報マネージャと、を含み、上記電源電圧発生回路は、上記遅延情報マネージャによる遅延情報に関連する遅延情報を保持可能な遅延情報レジスタと、上記遅延情報レジスタに保持された遅延情報に応じた電源電圧を発生して上記集積回路に供給する電圧制御回路と、を含む。
【発明の効果】
【０００９】
本発明によれば、ＬＳＩ内部に不揮発性記憶素子が不要で、電源ＩＣを制御するファームウェア、電源ＩＣとＬＳＩ間の通信が不要で、ＬＳＩ側のピンを削減でき、開発、検証コストを抑えつつ、最適な電源電圧供給を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構成例を示す図である。
【図２】本実施形態に係る遅延情報モニタの第１の構成例を示す図である。
【図３】本実施形態に係る遅延情報モニタの第２の構成例を示す図である。
【図４】本第１の実施形態の遅延情報による電源電圧制御プロセスの一例を説明するためのフローチャートである。
【図５】本発明の第２の実施形態に係る半導体装置の構成例を示す図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成例を示す図である。
【図７】本発明の第４の実施形態に係る半導体装置の構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（半導体装置の第１の構成例）
２．第２の実施形態（半導体装置の第２の構成例）
３．第３の実施形態（半導体装置の第３の構成例）
４．第４の実施形態（半導体装置の第４の構成例）
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の構成例を示す図である。
【００１３】
本半導体装置１０は、パッケージ基板１１、ＬＳＩ（集積回路）１２、電源ＩＣ（電源電圧発生回路）１３、および平滑回路１４を有している。
【００１４】
本実施形態は、使用上で対となる電源ＩＣ１３とＬＳＩ１２において、各ＬＳＩに個別最適化した電圧を供給するための実施形態である。
近年においては、１つのパッケージ内に複数のＬＳＩチップを実装することが多く見られる。この複数のＬＳＩは同一パッケージ内に封止されるために、それぞれの組み合わせは、一意に決定される。
本実施形態は、この特徴を生かすことによって、より容易に個別最適な電源電圧の供給を実現するものである。
広義に見れば、実機基板上に実装される複数のＬＳＩの組み合わせは、一意とみなすことができるため、本実施形態は同一パッケージ内に限定されるものではなく、実機基板全般にも適用されるものである。
【００１５】
以下、本第１の実施形態に係る半導体装置１０の各部の構成および機能について具体的に説明する。
【００１６】
本第１の実施形態においては、同一パッケージ基板１１内で電源ＩＣ１３とＬＳＩ１２が実装されている場合を現している。
【００１７】
ＬＳＩ１２は、電源端子Ｔ１２１、グランド端子Ｔ１２２を有する。
電源端子Ｔ１２１は平滑回路１４で平滑化された電源ＩＣ１３による電源電圧Ｖｓｔｄが供給される。
グランド端子Ｔ１２２は、パッケージ基板１１のグランドＧＮＤに接続されている。
ＬＳＩ１２は、図示しない機能ブロックが実装されている。
そして、ＬＳＩ１２には、複数の遅延情報モニタ１２１−１〜１２１−ｎ、および遅延情報マネージャ１２２が実装されている。
ここでは、複数の遅延情報モニタが実装されているが、１つもしくは、複数の遅延情報モニタを実装するものであり、モニタの数は限定しない。
【００１８】
遅延情報モニタ１２１（−１〜−ｎ）は、たとえばＬＳＩ起動時あるいは出荷テスト時等に、電源端子Ｔ１２１は平滑回路１４で平滑化された電源ＩＣ１３による電源電圧Ｖｓｔｄが供給される場合の遅延情報を取得し、遅延情報マネージャ１２２に出力する。
たとえば、一定の基準電圧で遅延情報を測定した場合、ＬＳＩの製造バラツキ（プロセスバラツキ）で、トランジスタの動作速度が遅いものは、遅延値が大きく、動作速度の速いものは、遅延値が小さい。
【００１９】
遅延情報モニタ１２１（−１〜−ｎ）は、たとえばＬＳＩ１２内の図示しない制御系から供給されるイネーブル信号ＥＮに従って、半導体装置１０の製造された状態（出来上がり具合）を示す遅延モニタ信号を生成して、遅延情報マネージャ１２２に転送する。
遅延情報モニタ１２１は、たとえば半導体装置１０のプロセスばらつき具合を示すデータを取得する。
【００２０】
図２は、本実施形態に係る遅延情報モニタの第１の構成例を示す図である。
【００２１】
図２の遅延情報モニタ２１０は、２入力ＮＡＮＤゲート２１１と、２入力ＮＡＮＤゲートの出力部に対して縦続接続された偶数個のインバータ２１２−１、２１２−２、・・・、２１２−ｎにより構成される。
そして、インバータ２１２−ｎの出力の一部をＮＡＮＤゲート２１１の一方の入力端子に帰還させる、リングオシレータを含む構成となっている。
ＮＡＮＤゲート２１１の他方の入力端子には、図示しない制御系からのイネーブル信号ＥＮが入力されるようになっている。
リングオシレータの出力をそのまま遅延情報マネージャ１２２に出力し、遅延情報マネージャ１２２に周波数を計測させ、その結果を遅延情報として採用するように構成することも可能である。
たとえば、遅延情報マネージャ１２２は、周波数が高い場合には動作速度が速く遅延値が小さいと判断でき、周波数が低い場合には動作速度が遅く遅延値が大きいと判断することが可能である。
【００２２】
また、リングオシレータの出力をそのまま半導体装置１０の外部端子に出力させ、試験装置に周波数を計測させることも可能である。
また、リングオシレータの発振周波数が非常に高い場合には出力された発振クロックを分周した後、半導体装置１０の外部に出力してもよい。
また、周波数カウンタも搭載し、これにより計測した周波数値を出力してもよい。
【００２３】
遅延情報モニタ２１０を構成するリングオシレータから出力され、遅延情報マネージャ１２２に読み込まれる信号は、半導体装置１０の遅延バラツキ具合を知ることができればよく、遅延情報マネージャ１２２が読み込みやすい信号になっていれば都合が良い。
【００２４】
図３は、本実施形態に係る遅延情報モニタの第２の構成例を示す図である。
図３の遅延情報モニタ２１０Ａは、いわゆるパルス遅延測定回路により構成されている。
【００２５】
図３の遅延情報モニタ２１０Ａは、縦続接続されたバッファ２１３−１、２１３−２、・・・、２１３−ｎ、Ｄ型フリップフロップからなるラッチ２１４−１、２１４−２、・・・、２１４−ｎ、およびデコーダ２１５を有している。
【００２６】
バッファ２１３−１、２１３−２、・・・、２１３−ｎの各出力が対応するラッチ２１４−１、２１４−２、・・・、２１４−ｎのＤ入力に接続される。
各ラッチ２１４−１、２１４−２、・・・、２１４−ｎのクロック端子が供給のクロックパルスＣｌｋの供給ラインに接続され、各ラッチ２１４−１、２１４−２、・・・、２１４−ｎのＱ出力がデコーダ２１５に入力される。
【００２７】
このような構成において、縦続接続されたバッファ２１３−１、２１３−２、・・・、２１３−ｎにパルスＤｉｎを入力すると、順にパルスが伝播していく。
続いて、パルスＤｉｎの入力から所定の時間経過後に計測用クロックパルスＣｌｋを入力すると、バッファ列の各バッファに並行して接続されているラッチ２１４−１、２１４−２、・・・、２１４−ｎは一斉に各バッファの出力信号をラッチする。
ラッチされた時点でｍ段目まで信号が伝播していた場合、ラッチの出力は″１″がｍ個並び、（ｎ−ｍ）個が″０″となる。この出力をデコーダ２１５にてデコードすることにより出力信号を生成する。
【００２８】
なお、遅延情報モニタ１２１は、図２および図３の構成のものに限定されず、特許文献１，２等に開示された構成のもの等、種々の構成を適用可能である。
【００２９】
遅延情報マネージャ１２２は、遅延情報モニタ１２１−１〜１２１−ｎの出力値を管理し、その値を選択して、あるいはそのままの形態で電源ＩＣ１３に出力する。
【００３０】
電源ＩＣ１３は、電源端子Ｔ１３１、グランド端子Ｔ１３２、および電圧出力端子Ｔ１３３を有する。
電源端子Ｔ１３１は、外部電源、たとえばバッテリより電圧Ｖ１が供給される。
グランド端子Ｔ１３２は、パッケージ基板１１のグランドＧＮＤに接続されている。
【００３１】
電源ＩＣ１３は、遅延情報レジスタ１３１、ルックアップテーブル（ＬＵＴ）１３２、電圧制御回路１３３、および出力バッファ１３４が実装されている。
【００３２】
遅延情報レジスタ１３１は、ＬＳＩ１２の遅延情報マネージャ１２２から出力される遅延情報値を取り込んで保持する。
遅延情報レジスタ１３１の保持情報は、ＬＵＴ１３２において参照される。
ここで遅延情報レジスタ１３１のビット数は限定されるものではない。図１では、ＬＳＩ１２などの制御、機能ピンは省略されているが、ＬＳＩテスタなどに代表される外部制御装置よって、制御されているものとする。
ＬＳＩ１２内の遅延情報モニタ１２１の出力値は、直接または、遅延情報マネージャ１２２などを介して電源ＩＣ１３内に遅延情報レジスタ１３１に取り込むものであり、直接、間接を限定するものではない。
【００３３】
ＬＵＴ１３２は、遅延情報レジスタ１３１の遅延情報値を参照し、この参照値に応じた電圧値ＶＩを電圧制御回路１３３に指示する。
【００３４】
前述したように、一定の基準電圧で遅延情報を測定した場合、ＬＳＩの製造バラツキで、トランジスタの動作速度が遅いものは、遅延値が大きく、動作速度の速いものは、遅延値が小さい。
よって、ＬＳＩの動作の時間制約を満たすには、遅延値が大きい場合は、電源電圧を高くする必要がある。
また、遅延値が小さいものはより低い電圧で動作が可能となる。
このような、遅延情報と最低動作電源電圧の関係のデータを、ＬＳＩの評価段階で測定し、そのデータをＬＵＴ１３２にあらかじめ格納しておく。
【００３５】
図１のＬＵＴ１３２は、遅延値用ＬＵＴ１３２１および電圧値用ＬＵＴ１３２２を有する。
ＬＵＴ１３２は、遅延値用ＬＵＴ１３２１で遅延情報レジスタ１３１の値を参照して、参照値に応じた遅延値を電圧値用ＬＵＴ１３２２で参照し、遅延情報と最低動作電源電圧の関係に応じた電圧値ＶＩを決定する。
なお、図１に示すように、このＬＵＴ１３２は、ＬＵＴインターフェイス１３５を介して書き換え可能とすることで、固有のＬＳＩだけでなく、多くのＬＳＩに対して、汎用的に利用することができる。
ＬＵＴ１３２は、その配列数が１対または複数対として形成可能である。
【００３６】
また、遅延情報レジスタ１３１、ＬＵＴ１３２が不揮発性記憶素子であれば、製品の出荷前に値を書き込めば、以後の遅延計測、ＬＳＩからの電圧指示のシーケンスが不要になる。
【００３７】
電圧制御回路１３３は、ＬＵＴ１３２により指示された電圧値を出力するように、出力バッファ１３４を制御する。
【００３８】
出力バッファ１３４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１を有する。
ＰＭＯＳトランジスタＰＴ１１のソースが電源端子Ｔ１３１に接続され、ドレインが電圧出力端子Ｔ１３３に接続されている。
ＮＭＯＳトランジスタＮＴ１１のソースがグランド端子Ｔ１３２に接続され、ドレインが電圧出力端子Ｔ１３３に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１およびＮＭＯＳトランジスタＮＴ１１のゲート電圧が電圧制御回路１３３で制御されて出力電圧値が制御される。
出力電圧値ＶＯは、たとえばＧＮＤ＜ＶＯ≦Ｖ１の範囲に制御される。
【００３９】
平滑回路１４は、インダクタＬ１４およびキャパシタＣ１４により構成されている。
平滑回路１４は、電源ＩＣ１３により出力される電圧ＶＯを平滑化して、電圧ＶｓｔｄとしてＬＳＩ１２の電源端子Ｔ１２１に供給する。
【００４０】
ここで、本第１の実施形態の遅延情報による電源電圧制御プロセスの一例を説明する。
図４は、本第１の実施形態の遅延情報による電源電圧制御プロセスの一例を説明するためのフローチャートである。
【００４１】
本実施形態では、同一パッケージ基板１１に実装された製品の、たとえば品質テストを行う時点で、電源ＩＣ１３から基準となる電圧ＶｓｔｄをＬＳＩ１２に供給する（ＳＴ１）。
そして、電源電圧がＶｓｔｄの状態で、ＬＳＩ１２内の遅延情報モニタ１２１でＬＳＩ１２の遅延情報を取得し（ＳＴ２）、その出力値を、遅延情報マネージャ１２２を介して電源ＩＣ１３内の遅延情報レジスタ１３１に取り込む（ＳＴ３）。
ＬＵＴ１３２においては、遅延情報レジスタ１３１の値を参照し、電圧制御回路１３３に電圧値ＶＩを指示する（ＳＴ４）。
電圧制御回路１３３は、ＬＵＴ１３２により指示された電圧値を出力するように、出力バッファ１３４を制御する（ＳＴ５）。
このようにして、個別に最適化した、電源電圧をＬＳＩに供給することが可能となる。
【００４２】
本第１の実施形態によれば、パッケージ内または実機基板上で対となるＬＳＩの遅延情報を電源ＩＣ１３内の遅延情報レジスタ１３１に格納することを特徴としている。
ＬＳＩ１２の出荷試験時または、セットの動作テスト時に、電源ＩＣ１３から規定の電圧を発生し、その状態でＬＳＩ１２内部の遅延情報モニタ１２１の遅延情報を読み取り、電源ＩＣ内の遅延情報レジスタ１３１に格納する。
この遅延情報の読み取りは、ＬＳＩ１２の出荷試験時または、セットの動作テスト時のみに行われるため、実機で使用時にはＬＳＩ１２には専用ピンを確保する必要はない。
電源ＩＣ１３は対となるＬＳＩ１２の情報を直接持っているため、対となるＬＳＩ１２に対して、最適な電圧を即座に供給することが可能となる。
そのため、通常動作時には、ファームウェアの介在が必要ないため、システム開発の工数を削減することができる。
【００４３】
＜２．第２の実施形態＞
図５は、本発明の第２の実施形態に係る半導体装置の構成例を示す図である。
【００４４】
本第２の実施形態に係る半導体装置１０Ａが上述した第１の実施形態に係る半導体装置１０と異なる点は次の通りである。
第１の実施形態では、ＬＳＩ１２と電源ＩＣ１３はパッケージ基板１１内で直接接続されている。
これに対して、本第２の実施形態では、ＬＳＩ１２からの遅延情報を、ＬＳＩテスタなどに代表される外部制御装置１５で読み取り、その値を電源ＩＣ１３の遅延情報レジスタ１３１に書き込む形式となっている。
【００４５】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００４６】
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係る半導体装置の構成例を示す図である。
【００４７】
本第３の実施形態に係る半導体装置１０Ｂが上述した第２の実施形態に係る半導体装置１０Ａと異なる点は次の通りである。
本第３の実施形態では、ＬＳＩ１２からの遅延情報を外部制御装置１５で読み取り、外部制御装置１５上に有する、遅延情報−最低動作電源電圧のデータベースを参照し、それに対応する電圧値を電源ＩＣ１３Ｂの遅延情報レジスタ１３１Ｂに書き込む。
電圧制御回路１３３は、遅延情報レジスタ１３１Ｂの電圧値を参照し、ＬＳＩ１２に個別最適化された電源電圧を供給する。
なお、遅延情報−最低動作電源電圧のデータベースは、たとえば第１の実施形態のＬＵＴ（ルックアップテーブル）の内容に相当する。
したがって、本第３の実施形態においては、電源ＩＣ１３ＢでＬＵＴが削除されており、遅延情報レジスタ１３１Ｂに保持された電圧値が電圧制御回路１３３により直接参照される。
【００４８】
＜４．第４の実施形態＞
図７は、本発明の第４の実施形態に係る半導体装置の構成例を示す図である。
【００４９】
本第４の実施形態に係る半導体装置１０Ｃが第１の実施形態に係る半導体装置１０と異なる点が次の通りである。
本第４の実施形態では、半導体装置１０Ｃ全体が、第１の実施形態のパッケージ基板ではなく、実機基板１６に配置されている。
【００５０】
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５１】
なお、各実施形態では、便宜上スイッチング電源で表記しているが、電源形式、平滑形式を限定するものではない。
【００５２】
以上説明したように、本実施形態によれば、個々のＬＳＩに対して、最適な電源電圧供給を行うことができるため、無駄な電力消費を抑えることができる。
実機動作時に、電源ＩＣ１３とＬＳＩ１２の間での通信が必要ないので、ＬＳＩ１２側のピン数を削減することができる。
実機動作時に、電源ＩＣ１３を制御するファームウェアが必要ないため、ファームウェアの開発、検証コストを抑えることができる。
コストの高いＬＳＩ１２側に不揮発性記憶素子を具備する必要がないため、ＬＳＩの製造コスト増加を抑制することができる。一般的に、電源ＩＣは耐圧、コストの点から、古いテクノロジのプロセスで製造されることが多い。
実機上で、対となる電源ＩＣ１３とＬＳＩ１２の組み合わせで遅延−電圧計測を行い、動作電圧の決定を行っているため、それぞれの特性バラツキを補償することができる。
【符号の説明】
【００５３】
１０，１０Ａ〜１０Ｃ・・・半導体装置、１１・・・パッケージ基板、１２・・・集積回路（ＬＳＩ）、１２１−１〜１２１−ｎ・・・遅延情報モニタ、１２２・・・遅延情報マネージャ、１３・・・電源電圧発生回路（電源ＩＣ）、１３１，１３１Ｂ・・・遅延情報レジスタ、１３２・・・ルックアップテーブル（ＬＵＴ）、１３３・・・電圧制御回路、１３４・・・出力バッファ、１４・・・平滑回路、１５・・・外部制御装置、１６・・・実機基板。
【技術分野】
【０００１】
本発明は、システムＬＳＩ（以下、ＬＳＩ）の消費電力を低減するために、ＬＳＩが動作可能な最低電源電圧を供給するための電源電圧発生回路を有する半導体装置に関するものである。
【背景技術】
【０００２】
たとえばＣＭＯＳにより構成されるＬＳＩにおいて、消費電力を削減するためには、電源電圧を低下させることが、もっとも効果的である。
これまで、最適な電源電圧を決定・供給するための手法が種々提案されている（たとえば特許文献１、２参照）。
【０００３】
提案された技術においては、ＬＳＩ内部のモニタ回路の遅延情報を随時計測して、ＬＳＩの動作の時間制約を満たす電源電圧を決定し、電源電圧発生回路（以下、電源ＩＣ）に電圧値を指示している。
提案された技術においては、出荷試験時に半導体内の遅延モニタ回路の遅延情報を計測し、ＬＳＩ内部のレジスタに遅延情報もしくは電源電圧の情報格納し、ＬＳＩ動作時にその情報を読み取り、電源ＩＣに電圧値を指示する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２９５０８４号公報（特許第４１１１４２９１号）
【特許文献２】特開２００３−６００５２号公報（特許第３４７８２８４号）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、これまでは、ＬＳＩ内の遅延モニタ回路の遅延情報を測定し、その結果をＬＳＩ内の不揮発性記憶素子に記録し、ＬＳＩ起動時にその値を読み取り、電源ＩＣに電圧値を指示する手法がとられてきた。
または、随時ＬＳＩ内の遅延モニタ回路の遅延情報を読み取り、その都度で電源ＩＣに電圧値を指示している。
そのため、提案された技術では、ＬＳＩ動作時にＬＳＩと電源ＩＣ間での通信手段と、電源ＩＣを制御するためのファームウェアが必要となっている。
さらに、ＬＳＩ起動時に電源ＩＣを制御して、電圧値を制御する初期化のための期間が必要となっている。
【０００６】
また、電源ＩＣとＬＳＩの間で通信を行う専用のピンが必要になり、チップ・サイズの増大につながりかねない。
また、ＬＳＩの起動時にはファームウェアの介在が必要となり、回路の規模と共に増大するファームウェアの開発、検証の工数も影響を与える。
さらに、現在の先端プロセスでは、ＬＳＩ内部に不揮発性記憶素子を実装することは、ＬＳＩのコストアップにもつながる。
【０００７】
本発明は、ＬＳＩ内部に不揮発性記憶素子が不要で、電源ＩＣを制御するファームウェア、電源ＩＣとＬＳＩ間の通信が不要で、ＬＳＩ側のピンを削減でき、開発、検証コストを抑えつつ、最適な電源電圧供給を実現することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点の半導体装置は、遅延情報に応じた電源電圧を発生する電源電圧発生回路と、上記電源電圧発生回路から電源電圧が供給される集積回路と、を有し、上記集積回路は、上記電源電圧発生回路から電源電圧が供給されて動作するときの遅延情報をモニタする遅延情報モニタと、上記遅延情報モニタで取得された遅延情報を管理する遅延情報マネージャと、を含み、上記電源電圧発生回路は、上記遅延情報マネージャによる遅延情報に関連する遅延情報を保持可能な遅延情報レジスタと、上記遅延情報レジスタに保持された遅延情報に応じた電源電圧を発生して上記集積回路に供給する電圧制御回路と、を含む。
【発明の効果】
【０００９】
本発明によれば、ＬＳＩ内部に不揮発性記憶素子が不要で、電源ＩＣを制御するファームウェア、電源ＩＣとＬＳＩ間の通信が不要で、ＬＳＩ側のピンを削減でき、開発、検証コストを抑えつつ、最適な電源電圧供給を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構成例を示す図である。
【図２】本実施形態に係る遅延情報モニタの第１の構成例を示す図である。
【図３】本実施形態に係る遅延情報モニタの第２の構成例を示す図である。
【図４】本第１の実施形態の遅延情報による電源電圧制御プロセスの一例を説明するためのフローチャートである。
【図５】本発明の第２の実施形態に係る半導体装置の構成例を示す図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成例を示す図である。
【図７】本発明の第４の実施形態に係る半導体装置の構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（半導体装置の第１の構成例）
２．第２の実施形態（半導体装置の第２の構成例）
３．第３の実施形態（半導体装置の第３の構成例）
４．第４の実施形態（半導体装置の第４の構成例）
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の構成例を示す図である。
【００１３】
本半導体装置１０は、パッケージ基板１１、ＬＳＩ（集積回路）１２、電源ＩＣ（電源電圧発生回路）１３、および平滑回路１４を有している。
【００１４】
本実施形態は、使用上で対となる電源ＩＣ１３とＬＳＩ１２において、各ＬＳＩに個別最適化した電圧を供給するための実施形態である。
近年においては、１つのパッケージ内に複数のＬＳＩチップを実装することが多く見られる。この複数のＬＳＩは同一パッケージ内に封止されるために、それぞれの組み合わせは、一意に決定される。
本実施形態は、この特徴を生かすことによって、より容易に個別最適な電源電圧の供給を実現するものである。
広義に見れば、実機基板上に実装される複数のＬＳＩの組み合わせは、一意とみなすことができるため、本実施形態は同一パッケージ内に限定されるものではなく、実機基板全般にも適用されるものである。
【００１５】
以下、本第１の実施形態に係る半導体装置１０の各部の構成および機能について具体的に説明する。
【００１６】
本第１の実施形態においては、同一パッケージ基板１１内で電源ＩＣ１３とＬＳＩ１２が実装されている場合を現している。
【００１７】
ＬＳＩ１２は、電源端子Ｔ１２１、グランド端子Ｔ１２２を有する。
電源端子Ｔ１２１は平滑回路１４で平滑化された電源ＩＣ１３による電源電圧Ｖｓｔｄが供給される。
グランド端子Ｔ１２２は、パッケージ基板１１のグランドＧＮＤに接続されている。
ＬＳＩ１２は、図示しない機能ブロックが実装されている。
そして、ＬＳＩ１２には、複数の遅延情報モニタ１２１−１〜１２１−ｎ、および遅延情報マネージャ１２２が実装されている。
ここでは、複数の遅延情報モニタが実装されているが、１つもしくは、複数の遅延情報モニタを実装するものであり、モニタの数は限定しない。
【００１８】
遅延情報モニタ１２１（−１〜−ｎ）は、たとえばＬＳＩ起動時あるいは出荷テスト時等に、電源端子Ｔ１２１は平滑回路１４で平滑化された電源ＩＣ１３による電源電圧Ｖｓｔｄが供給される場合の遅延情報を取得し、遅延情報マネージャ１２２に出力する。
たとえば、一定の基準電圧で遅延情報を測定した場合、ＬＳＩの製造バラツキ（プロセスバラツキ）で、トランジスタの動作速度が遅いものは、遅延値が大きく、動作速度の速いものは、遅延値が小さい。
【００１９】
遅延情報モニタ１２１（−１〜−ｎ）は、たとえばＬＳＩ１２内の図示しない制御系から供給されるイネーブル信号ＥＮに従って、半導体装置１０の製造された状態（出来上がり具合）を示す遅延モニタ信号を生成して、遅延情報マネージャ１２２に転送する。
遅延情報モニタ１２１は、たとえば半導体装置１０のプロセスばらつき具合を示すデータを取得する。
【００２０】
図２は、本実施形態に係る遅延情報モニタの第１の構成例を示す図である。
【００２１】
図２の遅延情報モニタ２１０は、２入力ＮＡＮＤゲート２１１と、２入力ＮＡＮＤゲートの出力部に対して縦続接続された偶数個のインバータ２１２−１、２１２−２、・・・、２１２−ｎにより構成される。
そして、インバータ２１２−ｎの出力の一部をＮＡＮＤゲート２１１の一方の入力端子に帰還させる、リングオシレータを含む構成となっている。
ＮＡＮＤゲート２１１の他方の入力端子には、図示しない制御系からのイネーブル信号ＥＮが入力されるようになっている。
リングオシレータの出力をそのまま遅延情報マネージャ１２２に出力し、遅延情報マネージャ１２２に周波数を計測させ、その結果を遅延情報として採用するように構成することも可能である。
たとえば、遅延情報マネージャ１２２は、周波数が高い場合には動作速度が速く遅延値が小さいと判断でき、周波数が低い場合には動作速度が遅く遅延値が大きいと判断することが可能である。
【００２２】
また、リングオシレータの出力をそのまま半導体装置１０の外部端子に出力させ、試験装置に周波数を計測させることも可能である。
また、リングオシレータの発振周波数が非常に高い場合には出力された発振クロックを分周した後、半導体装置１０の外部に出力してもよい。
また、周波数カウンタも搭載し、これにより計測した周波数値を出力してもよい。
【００２３】
遅延情報モニタ２１０を構成するリングオシレータから出力され、遅延情報マネージャ１２２に読み込まれる信号は、半導体装置１０の遅延バラツキ具合を知ることができればよく、遅延情報マネージャ１２２が読み込みやすい信号になっていれば都合が良い。
【００２４】
図３は、本実施形態に係る遅延情報モニタの第２の構成例を示す図である。
図３の遅延情報モニタ２１０Ａは、いわゆるパルス遅延測定回路により構成されている。
【００２５】
図３の遅延情報モニタ２１０Ａは、縦続接続されたバッファ２１３−１、２１３−２、・・・、２１３−ｎ、Ｄ型フリップフロップからなるラッチ２１４−１、２１４−２、・・・、２１４−ｎ、およびデコーダ２１５を有している。
【００２６】
バッファ２１３−１、２１３−２、・・・、２１３−ｎの各出力が対応するラッチ２１４−１、２１４−２、・・・、２１４−ｎのＤ入力に接続される。
各ラッチ２１４−１、２１４−２、・・・、２１４−ｎのクロック端子が供給のクロックパルスＣｌｋの供給ラインに接続され、各ラッチ２１４−１、２１４−２、・・・、２１４−ｎのＱ出力がデコーダ２１５に入力される。
【００２７】
このような構成において、縦続接続されたバッファ２１３−１、２１３−２、・・・、２１３−ｎにパルスＤｉｎを入力すると、順にパルスが伝播していく。
続いて、パルスＤｉｎの入力から所定の時間経過後に計測用クロックパルスＣｌｋを入力すると、バッファ列の各バッファに並行して接続されているラッチ２１４−１、２１４−２、・・・、２１４−ｎは一斉に各バッファの出力信号をラッチする。
ラッチされた時点でｍ段目まで信号が伝播していた場合、ラッチの出力は″１″がｍ個並び、（ｎ−ｍ）個が″０″となる。この出力をデコーダ２１５にてデコードすることにより出力信号を生成する。
【００２８】
なお、遅延情報モニタ１２１は、図２および図３の構成のものに限定されず、特許文献１，２等に開示された構成のもの等、種々の構成を適用可能である。
【００２９】
遅延情報マネージャ１２２は、遅延情報モニタ１２１−１〜１２１−ｎの出力値を管理し、その値を選択して、あるいはそのままの形態で電源ＩＣ１３に出力する。
【００３０】
電源ＩＣ１３は、電源端子Ｔ１３１、グランド端子Ｔ１３２、および電圧出力端子Ｔ１３３を有する。
電源端子Ｔ１３１は、外部電源、たとえばバッテリより電圧Ｖ１が供給される。
グランド端子Ｔ１３２は、パッケージ基板１１のグランドＧＮＤに接続されている。
【００３１】
電源ＩＣ１３は、遅延情報レジスタ１３１、ルックアップテーブル（ＬＵＴ）１３２、電圧制御回路１３３、および出力バッファ１３４が実装されている。
【００３２】
遅延情報レジスタ１３１は、ＬＳＩ１２の遅延情報マネージャ１２２から出力される遅延情報値を取り込んで保持する。
遅延情報レジスタ１３１の保持情報は、ＬＵＴ１３２において参照される。
ここで遅延情報レジスタ１３１のビット数は限定されるものではない。図１では、ＬＳＩ１２などの制御、機能ピンは省略されているが、ＬＳＩテスタなどに代表される外部制御装置よって、制御されているものとする。
ＬＳＩ１２内の遅延情報モニタ１２１の出力値は、直接または、遅延情報マネージャ１２２などを介して電源ＩＣ１３内に遅延情報レジスタ１３１に取り込むものであり、直接、間接を限定するものではない。
【００３３】
ＬＵＴ１３２は、遅延情報レジスタ１３１の遅延情報値を参照し、この参照値に応じた電圧値ＶＩを電圧制御回路１３３に指示する。
【００３４】
前述したように、一定の基準電圧で遅延情報を測定した場合、ＬＳＩの製造バラツキで、トランジスタの動作速度が遅いものは、遅延値が大きく、動作速度の速いものは、遅延値が小さい。
よって、ＬＳＩの動作の時間制約を満たすには、遅延値が大きい場合は、電源電圧を高くする必要がある。
また、遅延値が小さいものはより低い電圧で動作が可能となる。
このような、遅延情報と最低動作電源電圧の関係のデータを、ＬＳＩの評価段階で測定し、そのデータをＬＵＴ１３２にあらかじめ格納しておく。
【００３５】
図１のＬＵＴ１３２は、遅延値用ＬＵＴ１３２１および電圧値用ＬＵＴ１３２２を有する。
ＬＵＴ１３２は、遅延値用ＬＵＴ１３２１で遅延情報レジスタ１３１の値を参照して、参照値に応じた遅延値を電圧値用ＬＵＴ１３２２で参照し、遅延情報と最低動作電源電圧の関係に応じた電圧値ＶＩを決定する。
なお、図１に示すように、このＬＵＴ１３２は、ＬＵＴインターフェイス１３５を介して書き換え可能とすることで、固有のＬＳＩだけでなく、多くのＬＳＩに対して、汎用的に利用することができる。
ＬＵＴ１３２は、その配列数が１対または複数対として形成可能である。
【００３６】
また、遅延情報レジスタ１３１、ＬＵＴ１３２が不揮発性記憶素子であれば、製品の出荷前に値を書き込めば、以後の遅延計測、ＬＳＩからの電圧指示のシーケンスが不要になる。
【００３７】
電圧制御回路１３３は、ＬＵＴ１３２により指示された電圧値を出力するように、出力バッファ１３４を制御する。
【００３８】
出力バッファ１３４は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１１およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１１を有する。
ＰＭＯＳトランジスタＰＴ１１のソースが電源端子Ｔ１３１に接続され、ドレインが電圧出力端子Ｔ１３３に接続されている。
ＮＭＯＳトランジスタＮＴ１１のソースがグランド端子Ｔ１３２に接続され、ドレインが電圧出力端子Ｔ１３３に接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１およびＮＭＯＳトランジスタＮＴ１１のゲート電圧が電圧制御回路１３３で制御されて出力電圧値が制御される。
出力電圧値ＶＯは、たとえばＧＮＤ＜ＶＯ≦Ｖ１の範囲に制御される。
【００３９】
平滑回路１４は、インダクタＬ１４およびキャパシタＣ１４により構成されている。
平滑回路１４は、電源ＩＣ１３により出力される電圧ＶＯを平滑化して、電圧ＶｓｔｄとしてＬＳＩ１２の電源端子Ｔ１２１に供給する。
【００４０】
ここで、本第１の実施形態の遅延情報による電源電圧制御プロセスの一例を説明する。
図４は、本第１の実施形態の遅延情報による電源電圧制御プロセスの一例を説明するためのフローチャートである。
【００４１】
本実施形態では、同一パッケージ基板１１に実装された製品の、たとえば品質テストを行う時点で、電源ＩＣ１３から基準となる電圧ＶｓｔｄをＬＳＩ１２に供給する（ＳＴ１）。
そして、電源電圧がＶｓｔｄの状態で、ＬＳＩ１２内の遅延情報モニタ１２１でＬＳＩ１２の遅延情報を取得し（ＳＴ２）、その出力値を、遅延情報マネージャ１２２を介して電源ＩＣ１３内の遅延情報レジスタ１３１に取り込む（ＳＴ３）。
ＬＵＴ１３２においては、遅延情報レジスタ１３１の値を参照し、電圧制御回路１３３に電圧値ＶＩを指示する（ＳＴ４）。
電圧制御回路１３３は、ＬＵＴ１３２により指示された電圧値を出力するように、出力バッファ１３４を制御する（ＳＴ５）。
このようにして、個別に最適化した、電源電圧をＬＳＩに供給することが可能となる。
【００４２】
本第１の実施形態によれば、パッケージ内または実機基板上で対となるＬＳＩの遅延情報を電源ＩＣ１３内の遅延情報レジスタ１３１に格納することを特徴としている。
ＬＳＩ１２の出荷試験時または、セットの動作テスト時に、電源ＩＣ１３から規定の電圧を発生し、その状態でＬＳＩ１２内部の遅延情報モニタ１２１の遅延情報を読み取り、電源ＩＣ内の遅延情報レジスタ１３１に格納する。
この遅延情報の読み取りは、ＬＳＩ１２の出荷試験時または、セットの動作テスト時のみに行われるため、実機で使用時にはＬＳＩ１２には専用ピンを確保する必要はない。
電源ＩＣ１３は対となるＬＳＩ１２の情報を直接持っているため、対となるＬＳＩ１２に対して、最適な電圧を即座に供給することが可能となる。
そのため、通常動作時には、ファームウェアの介在が必要ないため、システム開発の工数を削減することができる。
【００４３】
＜２．第２の実施形態＞
図５は、本発明の第２の実施形態に係る半導体装置の構成例を示す図である。
【００４４】
本第２の実施形態に係る半導体装置１０Ａが上述した第１の実施形態に係る半導体装置１０と異なる点は次の通りである。
第１の実施形態では、ＬＳＩ１２と電源ＩＣ１３はパッケージ基板１１内で直接接続されている。
これに対して、本第２の実施形態では、ＬＳＩ１２からの遅延情報を、ＬＳＩテスタなどに代表される外部制御装置１５で読み取り、その値を電源ＩＣ１３の遅延情報レジスタ１３１に書き込む形式となっている。
【００４５】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００４６】
＜３．第３の実施形態＞
図６は、本発明の第３の実施形態に係る半導体装置の構成例を示す図である。
【００４７】
本第３の実施形態に係る半導体装置１０Ｂが上述した第２の実施形態に係る半導体装置１０Ａと異なる点は次の通りである。
本第３の実施形態では、ＬＳＩ１２からの遅延情報を外部制御装置１５で読み取り、外部制御装置１５上に有する、遅延情報−最低動作電源電圧のデータベースを参照し、それに対応する電圧値を電源ＩＣ１３Ｂの遅延情報レジスタ１３１Ｂに書き込む。
電圧制御回路１３３は、遅延情報レジスタ１３１Ｂの電圧値を参照し、ＬＳＩ１２に個別最適化された電源電圧を供給する。
なお、遅延情報−最低動作電源電圧のデータベースは、たとえば第１の実施形態のＬＵＴ（ルックアップテーブル）の内容に相当する。
したがって、本第３の実施形態においては、電源ＩＣ１３ＢでＬＵＴが削除されており、遅延情報レジスタ１３１Ｂに保持された電圧値が電圧制御回路１３３により直接参照される。
【００４８】
＜４．第４の実施形態＞
図７は、本発明の第４の実施形態に係る半導体装置の構成例を示す図である。
【００４９】
本第４の実施形態に係る半導体装置１０Ｃが第１の実施形態に係る半導体装置１０と異なる点が次の通りである。
本第４の実施形態では、半導体装置１０Ｃ全体が、第１の実施形態のパッケージ基板ではなく、実機基板１６に配置されている。
【００５０】
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５１】
なお、各実施形態では、便宜上スイッチング電源で表記しているが、電源形式、平滑形式を限定するものではない。
【００５２】
以上説明したように、本実施形態によれば、個々のＬＳＩに対して、最適な電源電圧供給を行うことができるため、無駄な電力消費を抑えることができる。
実機動作時に、電源ＩＣ１３とＬＳＩ１２の間での通信が必要ないので、ＬＳＩ１２側のピン数を削減することができる。
実機動作時に、電源ＩＣ１３を制御するファームウェアが必要ないため、ファームウェアの開発、検証コストを抑えることができる。
コストの高いＬＳＩ１２側に不揮発性記憶素子を具備する必要がないため、ＬＳＩの製造コスト増加を抑制することができる。一般的に、電源ＩＣは耐圧、コストの点から、古いテクノロジのプロセスで製造されることが多い。
実機上で、対となる電源ＩＣ１３とＬＳＩ１２の組み合わせで遅延−電圧計測を行い、動作電圧の決定を行っているため、それぞれの特性バラツキを補償することができる。
【符号の説明】
【００５３】
１０，１０Ａ〜１０Ｃ・・・半導体装置、１１・・・パッケージ基板、１２・・・集積回路（ＬＳＩ）、１２１−１〜１２１−ｎ・・・遅延情報モニタ、１２２・・・遅延情報マネージャ、１３・・・電源電圧発生回路（電源ＩＣ）、１３１，１３１Ｂ・・・遅延情報レジスタ、１３２・・・ルックアップテーブル（ＬＵＴ）、１３３・・・電圧制御回路、１３４・・・出力バッファ、１４・・・平滑回路、１５・・・外部制御装置、１６・・・実機基板。
【特許請求の範囲】
【請求項１】
遅延情報に応じた電源電圧を発生する電源電圧発生回路と、
上記電源電圧発生回路から電源電圧が供給される集積回路と、を有し、
上記集積回路は、
上記電源電圧発生回路から電源電圧が供給されて動作するときの遅延情報をモニタする少なくとも一つの遅延情報モニタを含み、
上記電源電圧発生回路は、
上記遅延情報モニタによる遅延情報に関連する遅延情報を保持可能な遅延情報レジスタと、
上記遅延情報レジスタに保持された遅延情報に応じた電源電圧を発生して上記集積回路に供給する電圧制御回路と、を含む
半導体装置。
【請求項２】
上記遅延情報レジスタは、
対となる上記集積回路の遅延情報が直接的に格納される
請求項１記載の半導体装置。
【請求項３】
上記遅延情報レジスタは、
対となる上記集積回路の遅延情報が外部制御装置を通して格納される
請求項１記載の半導体装置。
【請求項４】
上記電源電圧発生回路は、
上記遅延情報レジスタに格納された遅延情報を対応する電圧値に変換し、当該電圧値を上記電圧制御回路に指示するルックアップテーブルを有し、
上記電圧制御回路は、
上記指示された電圧値に応じた電源電圧を発生して上記集積回路に供給する
請求項１から３のいずれか一に記載の半導体装置。
【請求項５】
上記ルックアップテーブルの配列数は１対または複数対である
請求項４記載の半導体装置。
【請求項６】
遅延情報を電圧値に変換する上記ルックアップテーブルの内容は、外部から書き換え可能である
請求項４または５載の半導体装置。
【請求項７】
遅延情報を電圧値に変換する上記ルックアップテーブルが、不揮発性記憶素子により形成される
請求項４から６のいずれか一に記載の半導体装置。
【請求項８】
上記遅延情報レジスタは、
対となる上記集積回路の遅延情報に応じた電圧値が格納される
請求項１記載の半導体装置。
【請求項９】
上記遅延情報レジスタは、
外部制御装置において対となる上記集積回路の遅延情報を対応する電圧値に変換された当該電圧値が格納される
請求項８記載の半導体装置。
【請求項１０】
上記電圧制御回路は、
上記遅延情報レジスタに格納された電圧値に応じた電源電圧を発生して上記集積回路に供給する
請求項８または９記載の半導体装置。
【請求項１１】
上記遅延情報を格納する遅延情報レジスタが、不揮発性記憶素子により形成される
請求項１から１０のいずれか一に記載の半導体装置。
【請求項１】
遅延情報に応じた電源電圧を発生する電源電圧発生回路と、
上記電源電圧発生回路から電源電圧が供給される集積回路と、を有し、
上記集積回路は、
上記電源電圧発生回路から電源電圧が供給されて動作するときの遅延情報をモニタする少なくとも一つの遅延情報モニタを含み、
上記電源電圧発生回路は、
上記遅延情報モニタによる遅延情報に関連する遅延情報を保持可能な遅延情報レジスタと、
上記遅延情報レジスタに保持された遅延情報に応じた電源電圧を発生して上記集積回路に供給する電圧制御回路と、を含む
半導体装置。
【請求項２】
上記遅延情報レジスタは、
対となる上記集積回路の遅延情報が直接的に格納される
請求項１記載の半導体装置。
【請求項３】
上記遅延情報レジスタは、
対となる上記集積回路の遅延情報が外部制御装置を通して格納される
請求項１記載の半導体装置。
【請求項４】
上記電源電圧発生回路は、
上記遅延情報レジスタに格納された遅延情報を対応する電圧値に変換し、当該電圧値を上記電圧制御回路に指示するルックアップテーブルを有し、
上記電圧制御回路は、
上記指示された電圧値に応じた電源電圧を発生して上記集積回路に供給する
請求項１から３のいずれか一に記載の半導体装置。
【請求項５】
上記ルックアップテーブルの配列数は１対または複数対である
請求項４記載の半導体装置。
【請求項６】
遅延情報を電圧値に変換する上記ルックアップテーブルの内容は、外部から書き換え可能である
請求項４または５載の半導体装置。
【請求項７】
遅延情報を電圧値に変換する上記ルックアップテーブルが、不揮発性記憶素子により形成される
請求項４から６のいずれか一に記載の半導体装置。
【請求項８】
上記遅延情報レジスタは、
対となる上記集積回路の遅延情報に応じた電圧値が格納される
請求項１記載の半導体装置。
【請求項９】
上記遅延情報レジスタは、
外部制御装置において対となる上記集積回路の遅延情報を対応する電圧値に変換された当該電圧値が格納される
請求項８記載の半導体装置。
【請求項１０】
上記電圧制御回路は、
上記遅延情報レジスタに格納された電圧値に応じた電源電圧を発生して上記集積回路に供給する
請求項８または９記載の半導体装置。
【請求項１１】
上記遅延情報を格納する遅延情報レジスタが、不揮発性記憶素子により形成される
請求項１から１０のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−６６３１７（Ｐ２０１１−６６３１７Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１７４７２（Ｐ２００９−２１７４７２）
【出願日】平成２１年９月１８日（２００９．９．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１８日（２００９．９．１８）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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