差動増幅回路
【課題】負荷電流が小さいときに差動回路のゲイン（電圧利得）を下げ、負荷電流に依存しない安定した周波数特性が得られる差動増幅回路及びボルテージレギュレータ回路を提供する。
【解決手段】差動入力信号の電位差を増幅して出力する差動回路と、差動回路の出力信号を受けて負荷を駆動する出力回路と、出力回路の負荷電流に基づいて負荷電流が小さいときにゲインが小さくなるように差動回路のゲインを制御するゲイン制御回路と、を設ける。
【解決手段】差動入力信号の電位差を増幅して出力する差動回路と、差動回路の出力信号を受けて負荷を駆動する出力回路と、出力回路の負荷電流に基づいて負荷電流が小さいときにゲインが小さくなるように差動回路のゲインを制御するゲイン制御回路と、を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。特に、基準となる電圧と出力電圧とを比較し、出力電圧が一定電圧となるように負荷回路に電流を供給するボルテージレギュレータなどに用いられる差動増幅回路に関する。
【背景技術】
【０００２】
従来、差動増幅回路は、オペアンプやボルテージレギュレータなどに広く用いられている。図１（ａ）は従来のボルテージレギュレータに用いられる差動増幅回路のブロック図であり、図１（ｂ）はその特性図である。図１（ａ）の差動増幅回路は、差動回路１０１の非反転入力端子に基準電圧源４から基準電圧信号が与えられる。差動回路１０１の反転入力端子には、差動回路１０１の出力電圧を抵抗８と抵抗９で分圧した電圧が与えられる。また、差動回路１０１の出力には、補償容量１２が接続され、さらに、差動増幅回路１００には、負荷となる負荷回路１３が接続される。負荷回路１３には、基準電圧信号に比例する定電圧が供給されるように動作する。
【０００３】
図１（ｂ）は、この従来のボルテージレギュレータに用いられる差動増幅回路の特性を示す図である。ボルテージレギュレータに用いる場合には、負荷電流（Ｉｏｕｔ）が小さいときから大きいときまで広い範囲で、出力電圧（Ｖｏｕｔ）がＶｏｕｔ規格値以上の一定電圧であることが必要となる。また、同じ負荷電流（Ｉｏｕｔ）の範囲で位相余裕が規格値以上であり、発振を起こさない安定した特性であることが要求される。
【０００４】
特許文献１には、負荷電流が小さい領域と大きい領域で差動回路に流れる電流を変えることにより、消費電流を小さくしながら、応答速度を速くする電圧安定化回路が記載されている。
【０００５】
また、特許文献２には、負荷電流が小さいアイドルモードでは、レギュレータの負荷抵抗を大きくして消費電流を小さくし、負荷電流が大きい通常モードでは、負荷対抗を小さくして駆動能力を向上させるレギュレータ回路が記載されている。
【０００６】
さらに、特許文献３には、レギュレータ回路において、負荷電流が一定以上に大きくならないようにする負帰還回路を設けることにより、位相余裕の拡大を図ることが記載されている。
【特許文献１】特開２００１−３４３５１号公報
【特許文献２】特開２００６−１９００２１号公報
【特許文献３】特開２００７−２３３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明による分析によれば、差動増幅回路のゲイン（電圧利得）特性は、出力電流に依存する。すなわち、出力電流が大きくなるとゲイン特性は低下し、逆に出力電流が小さくなればゲイン特性は上昇する。更に、アナログ回路の安定性を示す位相余裕はゲイン特性の影響を大きく受け、ゲイン特性が上昇すると位相余裕は低下する。位相余裕を確保するためには、補償容量の容量値を大きくする、差動増幅回路を負荷電流の大小に応じて複数設ける等の対策が考えられるが、いずれも実装面積の増大やコストアップとなる。
【０００８】
従って、広い出力電流の範囲で、位相余裕を確保し、所望の特性を満たす差動増幅回路が求められている。
【課題を解決するための手段】
【０００９】
本発明の１つの側面による差動増幅回路は、差動入力信号の電位差を増幅して出力する差動回路と、前記差動回路の出力信号を受けて負荷を駆動する出力回路と、前記出力回路の負荷電流に基づいて前記負荷電流が小さいときにゲイン（電圧利得）が小さくなるように前記差動回路のゲインを制御するゲイン制御回路と、を有する。
【００１０】
また、本発明の他の側面による差動増幅回路は、差動入力信号の電位差を増幅して出力する差動回路と、前記差動回路の出力信号を受けて負荷を駆動する出力回路と、前記出力回路の負荷電流に基づいて前記差動回路のゲインを制御するゲイン制御回路と、を有する。
【００１１】
本発明のさらに他の側面による差動増幅回路の制御方法は、差動入力信号の電位差を増幅して出力する差動回路と、前記差動回路の出力信号を受けて負荷を駆動する出力回路と、を有する差動増幅回路の制御方法であって、前記出力回路の負荷電流が小さいときに前記差動回路のゲインが下がるように前記差動回路のゲインを制御する。
【発明の効果】
【００１２】
本発明によれば、負荷電流の大きさによって、差動回路のゲインを制御することができるので、所望の特性の差動増幅回路が得られる。特に、負荷電流が小さいときに差動回路のゲインを小さくするように制御すれば、差動増幅回路全体として、負荷電流によるゲイン特性をフラットにすることができ、広い負荷電流の範囲で位相余裕を確保することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態について、以下に説明する。なお、実施形態の説明において、引用する図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１４】
本発明の一実施形態によれば、差動入力信号の電位差を増幅して出力する差動回路（１〜３、５、６）と、差動回路の出力信号を受けて負荷を駆動する出力回路（７、８、９）と、出力回路（７、８、９）の負荷電流に基づいて負荷電流が小さいときにゲインが小さくなるように差動回路（１〜３、５、６）のゲインを制御するゲイン制御回路（１４〜１６）を有する差動増幅回路２０が得られる。
【００１５】
また、本発明の一実施形態によれば、差動回路（１〜３、５、６）は、ソースが共通に接続され、ゲートに前記差動入力信号が接続された第一、第二のトランジスタ（１，２）を含み、ゲイン制御回路（１４〜１６）は、第一のトランジスタのドレインに一端が第二のトランジスタのドレインに他端が接続された可変抵抗部１６と、負荷電流に比例する電流を出力する負荷電流モニタ回路１４と、負荷電流モニタ回路１４の出力電流を入力し可変抵抗部１６にバイアス電圧を与え可変抵抗部１６の抵抗値を制御するバイアス電圧生成回路１５と、を有する。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１６】
図２は、実施例１の差動増幅回路のブロック図である。図２において、ＮチャンネルＭＯＳトランジスタ１、２、３と、ＰチャンネルＭＯＳトランジスタ５、６は、差動回路を構成している。Ｎチャンネルトランジスタ１と２は、ソースが共通に接続され、それぞれのゲートに差動入力信号が接続され、それぞれのドレインから差動出力信号を出力する差動対を構成している。Ｎチャンネルトランジスタ３は、ドレインが上記ＮチャンネルＭＯＳトランジスタ１、２のソースに、ゲートがバイアス電圧ＶＢに、ソースがグランドに接続され、上記差動対に、定電流を供給する定電流回路として機能する。また、ＰチャンネルＭＯＳトランジスタ５、６は、ソースが電源ＶＤＤに接続され、ドレインが、それぞれ、ＮチャンネルＭＯＳトランジスタ１、２のドレインに接続され、ゲートが共通にＰチャンネルＭＯＳトランジスタ６のドレインに接続されている。ＰチャンネルＭＯＳトランジスタ５、６のゲートには、上記のように共通のバイアス電圧が与えられており、上記差動対に対する負荷抵抗の役割を果たしている。上記の構成によって、差動回路（１〜３、５、６）は、差動対をなすＮチャンネルＭＯＳトランジスタ１、ＮチャンネルＭＯＳトランジスタ２のゲートに入力される差動入力信号の電位差を増幅した出力信号をＮチャンネルＭＯＳトランジスタ１のドレインから出力する差動回路として機能する。なお、ＮチャンネルＭＯＳトランジスタ１のゲートは、基準電圧源４に接続される。基準電圧源４は、定電圧を出力する回路である。
【００１７】
次に、ＰチャンネルＭＯＳトランジスタ７、抵抗８、９は上記差動回路の出力信号を受けて出力端子１７に接続される負荷を駆動する出力回路を構成する。ＰチャンネルＭＯＳトランジスタ７は、出力ドライバとなるトランジスタであり、ソースは電源ＶＤＤに接続され、ゲートはＮチャンネルＭＯＳトランジスタ１のトレインに接続され、ドレインは出力端子１７に接続される。また、抵抗８と抵抗９は、出力端子１７とグランドの間に直列接続される。さらに、抵抗８と抵抗９との接続点はＮチャンネルＭＯＳトランジスタ２のゲートに接続される。すなわち、抵抗８と抵抗９は、抵抗８と抵抗９で分圧した出力端子１７の電圧を上記差動回路の差動入力信号の一方として帰還させる帰還回路として機能する。なお、ＰチャンネルＭＯＳトランジスタ７のドレインからは、抵抗８、９にも電流は流れるが、大部分は、負荷回路１３に流れる負荷電流になる。
【００１８】
また、抵抗１０と容量１１は、ＮチャンネルＭＯＳトランジスタ１のドレインとＮチャネルＭＯＳトランジスタ２のゲートとの間に直列接続され、差動回路（１〜３、５、６）の入力側と出力側との間に接続された位相補償回路として機能する。
【００１９】
差動増幅回路２０の基本的な構成は以上である。なお、補償容量１２と負荷回路１３は、図１の従来の技術として説明したものと同一である。
【００２０】
図２の差動増幅回路２０では、上記構成に加えて、負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６を備えている。負荷電流モニタ回路１４の入力端子は、ＰチャンネルＭＯＳトランジスタ７のゲートに共通接続され、負荷電流モニタ回路１４の出力信号がバイアス電圧生成回路１５に入力され、バイアス電圧生成回路１５の出力信号が可変抵抗部１６に入力され、可変抵抗部１６は、ＮチャンネルＭＯＳトランジスタ１と２のドレインの間に接続されている。
【００２１】
負荷電流モニタ回路１４は、ＰチャンネルＭＯＳトランジスタ７に流れる負荷電流を検出し、それに比例する電流を出力する。バイアス電圧生成回路１５は、負荷電流モニタ回路１４が出力する出力電流を入力し、可変抵抗部１６に与えるバイアス電圧Ｖｂｉａｓを生成する。可変抵抗部１６は、差動回路の差動対を構成するＮチャンネルＭＯＳトランジスタ１と２のドレイン間の抵抗値を制御する。ＮチャンネルＭＯＳトランジスタ１と２は差動回路の差動対を構成し、それぞれのドレインは差動回路の差動出力となるので、可変抵抗部１６は、差動回路の差動出力間の抵抗値を制御し、差動回路のゲインを制御することとなる。
【００２２】
図３に、差動増幅回路２０における負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６の内部回路の構成を示す。
【００２３】
負荷電流モニタ回路１４は、内部にＰチャンネルＭＯＳトランジスタ２１を含み、ソースが電源ＶＤＤに、ゲートがＮチャンネルＭＯＳトランジスタ１のドレインに接続されている。すなわち、ＰチャンネルＭＯＳトランジスタ２１は、出力ドライバであるＰチャンネルＭＯＳトランジスタ７と、ゲート及びソースが共通接続されている。したがって、ＰチャンネルＭＯＳトランジスタ２１のドレインには、ＰチャンネルＭＯＳトランジスタ７のドレインに流れる負荷電流に比例する電流が流れる。ＰチャンネルＭＯＳトランジスタ７に流れる電流とＰチャンネルＭＯＳトランジスタ２１に流れる電流の比率はＰチャンネルＭＯＳトランジスタ７とＰチャンネルＭＯＳトランジスタ２１とのトランジスタのサイズ比によって決めることができる。
【００２４】
バイアス電圧生成回路１５は、ゲートとドレインがＰチャンネルＭＯＳトランジスタ２１のドレインに接続されたＮチャンネルＭＯＳトランジスタ２２と、ゲートとドレインがＮチャンネルＭＯＳトランジスタ２２のソースに、ソースがグランドに接続されたＮチャンネルＭＯＳトランジスタ２３とを含む。このＰチャンネルＭＯＳトランジスタ２１とグランドとの間にダイオード接続されたＮチャンネルＭＯＳトランジスタ２２と２３を直列に接続することにより、ＮチャンネルＭＯＳトランジスタ２２のドレインに、ＰチャンネルＭＯＳトランジスタ２１に流れる電流の大きさに応じて変動するバイアス電圧Ｖｂｉａｓが得られる。すなわち、このバイアス電圧生成回路１５は負荷電流モニタ回路１４が出力する電流を電圧に変換するＩ−Ｖ変換回路として機能し、バイアス電圧Ｖｂｉａｓを得ている。
【００２５】
可変抵抗部１６は、ソースドレインの一方と他方がそれぞれ、差動対をなすＮチャンネルＭＯＳトランジスタ１と２のドレインに接続され、ゲートがバイアス電圧Ｖｂｉａｓに接続されたＰチャンネルＭＯＳトランジスタ２４を含む。ＰチャンネルＭＯＳトランジスタ２４は、ゲートに印加される電圧によってソースドレイン間のオン抵抗値が変わるので、バイアス電圧Ｖｂｉａｓによって制御される可変抵抗として機能する。
【００２６】
以上、説明したように、負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６は、全体として、負荷電流（Ｉｏｕｔ）に基づいて差動回路（１〜３、５、６）のゲインを制御するゲイン制御回路として機能する。
【００２７】
また、上記負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６は、以下に示すように動作する。
【００２８】
［負荷電流が増加する場合］
ＰチャンネルＭＯＳトランジスタ７のドレインから出力端子１７を流れる負荷電流（Ｉｏｕｔ）が増加すると、負荷電流モニタ回路１４のＰチャンネルＭＯＳトランジスタ２１を流れる電流もそれに比例して増加する。なお、ＰチャンネルＭＯＳトランジスタ７から抵抗８、抵抗９に流れる電流は、負荷電流（Ｉｏｕｔ）に比べて十分小さくここでは、無視する。負荷電流モニタ回路１４に流れるモニタ電流が増加するとバイアス電圧生成回路１５が生成するバイアス電圧Ｖｂｉａｓが上昇する。バイアス電圧Ｖｂｉａｓが上昇すると可変抵抗部１６のＰチャンネルＭＯＳトランジスタ２４のソースドレイン間の抵抗が大きくなり、ＮチャンネルＭＯＳトランジスタ１、２、３と、ＰチャンネルＭＯＳトランジスタ５、６で構成される差動回路のゲインが上昇する。
【００２９】
［負荷電流が減少する場合］
一方、負荷電流が減少する場合は、ＰチャンネルＭＯＳトランジスタ７のドレインから出力端子１７を流れる電流の減少にほぼ比例して負荷電流モニタ回路１４に流れるモニタ電流も減少する。モニタ電流が減少すると、バイアス電圧生成回路１５が生成するバイアス電圧Ｖｂｉａｓが下降する。バイアス電圧が下降すると可変抵抗部１６のＰチャンネルＭＯＳトランジスタ２４のソースドレイン間の抵抗が小さくなり、差動回路のゲインが低下する。
【００３０】
ここで、差動増幅回路２０全体のトータルゲインは、差動回路（１〜３、５、６）のゲインと出力回路（７、８、９）のゲインとの和になり、出力回路（７、８、９）のゲインは負荷電流（Ｉｏｕｔ）と反比例の関係になる。従って、負荷電流が増加するときは、出力回路のゲインの低下を差動回路のゲインの増加が補うことになる。また、負荷電流が減少するときは、出力回路のゲインの上昇を差動回路のゲインの低下が補うことになる。結局、差動回路（１〜３、５、６）と、出力回路（７、８、９）を含めた差動増幅回路２０全体のトータルゲインは、上記ゲイン制御回路（１４、１５、１６）によって負荷電流の増減に対してフラットに改善することができる。
【００３１】
上記ゲイン制御回路（１４、１５、１６）を設けることによる差動増幅回路２０の特性の変化を図４に示す。
【００３２】
ゲイン制御回路（１４、１５、１６）によるゲイン制御を行わない場合は、破線で示すように負荷電流Ｉｏｕｔが減少すると出力回路のゲインが増加する分トータルゲインが上昇する。トータルゲインの上昇により、位相余裕は減少し、回路の安定性が損なわれ、発振する恐れも生じる。
【００３３】
それに対して、図４に実線で示すように、ゲイン制御回路（１４、１５、１６）を設け、負荷電流（Ｉｏｕｔ）が少ないときに差動回路のゲインが低下するように制御することにより、負荷電流（Ｉｏｕｔ）が少ないときの差動増幅回路２０のトータルゲインをよりフラットにすることができる。したがって、負荷電流が少ない場合であっても位相余裕を十分に確保することができ、回路の安定性を確保することができる。
【００３４】
また、ゲイン制御回路（１４、１５、１６）を設け、差動増幅回路２０全体でのゲイン特性をフラットにし、位相余裕を確保することにより、従来、差動増幅回路２０の外部に接続していた補償容量１２の容量値、面積を小さくすることが可能となり、半導体集積回路に差動増幅回路２０とともに補償容量１２を内蔵する場合は、半導体チップのレイアウト面積を縮小でき、半導体チップの原価を低減することができる。
【００３５】
また、負荷電流（Ｉｏｕｔ）の範囲が広いボルテージレギュレータでは、複数のボルテージレギュレータを並列に設け、負荷電流（Ｉｏｕｔ）の大小に応じてボルテージレギュレータを切り替えることが行われているが、上記ゲイン制御回路（１４、１５、１６）を設けることにより、並列に設けるボルテージレギュレータの数を減らすことも可能である。
【００３６】
また、上述した実施例では、主に差動増幅回路２０がボルテージレギュレータに用いられる場合について、説明したが、差動信号を入力し、負荷回路を駆動する差動増幅回路であれば、上記差動増幅回路２０の用途はボルテージレギュレータに限定されるものではない。
【００３７】
さらに、上述した実施例では、負荷電流が減少すると、差動回路（１〜３、５、６）のゲインを低下するように制御する実施例であったが、本発明は上記実施例に限定されるものではない。たとえば、可変抵抗部１６のＰチャンネルＭＯＳトランジスタ２４をＮチャンネルＭＯＳトランジスタに変えれば、負荷電流が増加するとゲインが減少し、負荷電流が減少するとゲインが増加するようにすることもできる。なお、その場合、可変抵抗部１６のバイアス電圧が低すぎる場合は、バイアス電圧生成回路１５の発生するバイアス電圧が調整するか、可変抵抗部１６にデプレッション型のＮチャンネルＭＯＳトランジスタを用いることにより、バイアス電圧値は調整できる。
【００３８】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３９】
【図１】（ａ）は従来の差動増幅回路のブロック図、（ｂ）は従来の差動増幅回路の特性図である。
【図２】本発明の一実施例による差動増幅回路のブロック図である。
【図３】本発明の一実施例による差動増幅回路の回路図である。
【図４】本発明の一実施例による差動増幅回路の特性図である。
【符号の説明】
【００４０】
１、２、３、２２、２３：ＮチャンネルＭＯＳトランジスタ
４：基準電圧源
５、６、７、２１、２４：ＰチャンネルＭＯＳトランジスタ
８、９、１０：抵抗
１１：容量
１２：補償容量
１３：負荷回路
１４：負荷電流モニタ回路
１５：バイアス電圧生成回路
１６：可変抵抗部
１７：出力端子
２０、１００：差動増幅回路
１０１：差動回路
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。特に、基準となる電圧と出力電圧とを比較し、出力電圧が一定電圧となるように負荷回路に電流を供給するボルテージレギュレータなどに用いられる差動増幅回路に関する。
【背景技術】
【０００２】
従来、差動増幅回路は、オペアンプやボルテージレギュレータなどに広く用いられている。図１（ａ）は従来のボルテージレギュレータに用いられる差動増幅回路のブロック図であり、図１（ｂ）はその特性図である。図１（ａ）の差動増幅回路は、差動回路１０１の非反転入力端子に基準電圧源４から基準電圧信号が与えられる。差動回路１０１の反転入力端子には、差動回路１０１の出力電圧を抵抗８と抵抗９で分圧した電圧が与えられる。また、差動回路１０１の出力には、補償容量１２が接続され、さらに、差動増幅回路１００には、負荷となる負荷回路１３が接続される。負荷回路１３には、基準電圧信号に比例する定電圧が供給されるように動作する。
【０００３】
図１（ｂ）は、この従来のボルテージレギュレータに用いられる差動増幅回路の特性を示す図である。ボルテージレギュレータに用いる場合には、負荷電流（Ｉｏｕｔ）が小さいときから大きいときまで広い範囲で、出力電圧（Ｖｏｕｔ）がＶｏｕｔ規格値以上の一定電圧であることが必要となる。また、同じ負荷電流（Ｉｏｕｔ）の範囲で位相余裕が規格値以上であり、発振を起こさない安定した特性であることが要求される。
【０００４】
特許文献１には、負荷電流が小さい領域と大きい領域で差動回路に流れる電流を変えることにより、消費電流を小さくしながら、応答速度を速くする電圧安定化回路が記載されている。
【０００５】
また、特許文献２には、負荷電流が小さいアイドルモードでは、レギュレータの負荷抵抗を大きくして消費電流を小さくし、負荷電流が大きい通常モードでは、負荷対抗を小さくして駆動能力を向上させるレギュレータ回路が記載されている。
【０００６】
さらに、特許文献３には、レギュレータ回路において、負荷電流が一定以上に大きくならないようにする負帰還回路を設けることにより、位相余裕の拡大を図ることが記載されている。
【特許文献１】特開２００１−３４３５１号公報
【特許文献２】特開２００６−１９００２１号公報
【特許文献３】特開２００７−２３３６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明による分析によれば、差動増幅回路のゲイン（電圧利得）特性は、出力電流に依存する。すなわち、出力電流が大きくなるとゲイン特性は低下し、逆に出力電流が小さくなればゲイン特性は上昇する。更に、アナログ回路の安定性を示す位相余裕はゲイン特性の影響を大きく受け、ゲイン特性が上昇すると位相余裕は低下する。位相余裕を確保するためには、補償容量の容量値を大きくする、差動増幅回路を負荷電流の大小に応じて複数設ける等の対策が考えられるが、いずれも実装面積の増大やコストアップとなる。
【０００８】
従って、広い出力電流の範囲で、位相余裕を確保し、所望の特性を満たす差動増幅回路が求められている。
【課題を解決するための手段】
【０００９】
本発明の１つの側面による差動増幅回路は、差動入力信号の電位差を増幅して出力する差動回路と、前記差動回路の出力信号を受けて負荷を駆動する出力回路と、前記出力回路の負荷電流に基づいて前記負荷電流が小さいときにゲイン（電圧利得）が小さくなるように前記差動回路のゲインを制御するゲイン制御回路と、を有する。
【００１０】
また、本発明の他の側面による差動増幅回路は、差動入力信号の電位差を増幅して出力する差動回路と、前記差動回路の出力信号を受けて負荷を駆動する出力回路と、前記出力回路の負荷電流に基づいて前記差動回路のゲインを制御するゲイン制御回路と、を有する。
【００１１】
本発明のさらに他の側面による差動増幅回路の制御方法は、差動入力信号の電位差を増幅して出力する差動回路と、前記差動回路の出力信号を受けて負荷を駆動する出力回路と、を有する差動増幅回路の制御方法であって、前記出力回路の負荷電流が小さいときに前記差動回路のゲインが下がるように前記差動回路のゲインを制御する。
【発明の効果】
【００１２】
本発明によれば、負荷電流の大きさによって、差動回路のゲインを制御することができるので、所望の特性の差動増幅回路が得られる。特に、負荷電流が小さいときに差動回路のゲインを小さくするように制御すれば、差動増幅回路全体として、負荷電流によるゲイン特性をフラットにすることができ、広い負荷電流の範囲で位相余裕を確保することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態について、以下に説明する。なお、実施形態の説明において、引用する図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１４】
本発明の一実施形態によれば、差動入力信号の電位差を増幅して出力する差動回路（１〜３、５、６）と、差動回路の出力信号を受けて負荷を駆動する出力回路（７、８、９）と、出力回路（７、８、９）の負荷電流に基づいて負荷電流が小さいときにゲインが小さくなるように差動回路（１〜３、５、６）のゲインを制御するゲイン制御回路（１４〜１６）を有する差動増幅回路２０が得られる。
【００１５】
また、本発明の一実施形態によれば、差動回路（１〜３、５、６）は、ソースが共通に接続され、ゲートに前記差動入力信号が接続された第一、第二のトランジスタ（１，２）を含み、ゲイン制御回路（１４〜１６）は、第一のトランジスタのドレインに一端が第二のトランジスタのドレインに他端が接続された可変抵抗部１６と、負荷電流に比例する電流を出力する負荷電流モニタ回路１４と、負荷電流モニタ回路１４の出力電流を入力し可変抵抗部１６にバイアス電圧を与え可変抵抗部１６の抵抗値を制御するバイアス電圧生成回路１５と、を有する。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１６】
図２は、実施例１の差動増幅回路のブロック図である。図２において、ＮチャンネルＭＯＳトランジスタ１、２、３と、ＰチャンネルＭＯＳトランジスタ５、６は、差動回路を構成している。Ｎチャンネルトランジスタ１と２は、ソースが共通に接続され、それぞれのゲートに差動入力信号が接続され、それぞれのドレインから差動出力信号を出力する差動対を構成している。Ｎチャンネルトランジスタ３は、ドレインが上記ＮチャンネルＭＯＳトランジスタ１、２のソースに、ゲートがバイアス電圧ＶＢに、ソースがグランドに接続され、上記差動対に、定電流を供給する定電流回路として機能する。また、ＰチャンネルＭＯＳトランジスタ５、６は、ソースが電源ＶＤＤに接続され、ドレインが、それぞれ、ＮチャンネルＭＯＳトランジスタ１、２のドレインに接続され、ゲートが共通にＰチャンネルＭＯＳトランジスタ６のドレインに接続されている。ＰチャンネルＭＯＳトランジスタ５、６のゲートには、上記のように共通のバイアス電圧が与えられており、上記差動対に対する負荷抵抗の役割を果たしている。上記の構成によって、差動回路（１〜３、５、６）は、差動対をなすＮチャンネルＭＯＳトランジスタ１、ＮチャンネルＭＯＳトランジスタ２のゲートに入力される差動入力信号の電位差を増幅した出力信号をＮチャンネルＭＯＳトランジスタ１のドレインから出力する差動回路として機能する。なお、ＮチャンネルＭＯＳトランジスタ１のゲートは、基準電圧源４に接続される。基準電圧源４は、定電圧を出力する回路である。
【００１７】
次に、ＰチャンネルＭＯＳトランジスタ７、抵抗８、９は上記差動回路の出力信号を受けて出力端子１７に接続される負荷を駆動する出力回路を構成する。ＰチャンネルＭＯＳトランジスタ７は、出力ドライバとなるトランジスタであり、ソースは電源ＶＤＤに接続され、ゲートはＮチャンネルＭＯＳトランジスタ１のトレインに接続され、ドレインは出力端子１７に接続される。また、抵抗８と抵抗９は、出力端子１７とグランドの間に直列接続される。さらに、抵抗８と抵抗９との接続点はＮチャンネルＭＯＳトランジスタ２のゲートに接続される。すなわち、抵抗８と抵抗９は、抵抗８と抵抗９で分圧した出力端子１７の電圧を上記差動回路の差動入力信号の一方として帰還させる帰還回路として機能する。なお、ＰチャンネルＭＯＳトランジスタ７のドレインからは、抵抗８、９にも電流は流れるが、大部分は、負荷回路１３に流れる負荷電流になる。
【００１８】
また、抵抗１０と容量１１は、ＮチャンネルＭＯＳトランジスタ１のドレインとＮチャネルＭＯＳトランジスタ２のゲートとの間に直列接続され、差動回路（１〜３、５、６）の入力側と出力側との間に接続された位相補償回路として機能する。
【００１９】
差動増幅回路２０の基本的な構成は以上である。なお、補償容量１２と負荷回路１３は、図１の従来の技術として説明したものと同一である。
【００２０】
図２の差動増幅回路２０では、上記構成に加えて、負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６を備えている。負荷電流モニタ回路１４の入力端子は、ＰチャンネルＭＯＳトランジスタ７のゲートに共通接続され、負荷電流モニタ回路１４の出力信号がバイアス電圧生成回路１５に入力され、バイアス電圧生成回路１５の出力信号が可変抵抗部１６に入力され、可変抵抗部１６は、ＮチャンネルＭＯＳトランジスタ１と２のドレインの間に接続されている。
【００２１】
負荷電流モニタ回路１４は、ＰチャンネルＭＯＳトランジスタ７に流れる負荷電流を検出し、それに比例する電流を出力する。バイアス電圧生成回路１５は、負荷電流モニタ回路１４が出力する出力電流を入力し、可変抵抗部１６に与えるバイアス電圧Ｖｂｉａｓを生成する。可変抵抗部１６は、差動回路の差動対を構成するＮチャンネルＭＯＳトランジスタ１と２のドレイン間の抵抗値を制御する。ＮチャンネルＭＯＳトランジスタ１と２は差動回路の差動対を構成し、それぞれのドレインは差動回路の差動出力となるので、可変抵抗部１６は、差動回路の差動出力間の抵抗値を制御し、差動回路のゲインを制御することとなる。
【００２２】
図３に、差動増幅回路２０における負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６の内部回路の構成を示す。
【００２３】
負荷電流モニタ回路１４は、内部にＰチャンネルＭＯＳトランジスタ２１を含み、ソースが電源ＶＤＤに、ゲートがＮチャンネルＭＯＳトランジスタ１のドレインに接続されている。すなわち、ＰチャンネルＭＯＳトランジスタ２１は、出力ドライバであるＰチャンネルＭＯＳトランジスタ７と、ゲート及びソースが共通接続されている。したがって、ＰチャンネルＭＯＳトランジスタ２１のドレインには、ＰチャンネルＭＯＳトランジスタ７のドレインに流れる負荷電流に比例する電流が流れる。ＰチャンネルＭＯＳトランジスタ７に流れる電流とＰチャンネルＭＯＳトランジスタ２１に流れる電流の比率はＰチャンネルＭＯＳトランジスタ７とＰチャンネルＭＯＳトランジスタ２１とのトランジスタのサイズ比によって決めることができる。
【００２４】
バイアス電圧生成回路１５は、ゲートとドレインがＰチャンネルＭＯＳトランジスタ２１のドレインに接続されたＮチャンネルＭＯＳトランジスタ２２と、ゲートとドレインがＮチャンネルＭＯＳトランジスタ２２のソースに、ソースがグランドに接続されたＮチャンネルＭＯＳトランジスタ２３とを含む。このＰチャンネルＭＯＳトランジスタ２１とグランドとの間にダイオード接続されたＮチャンネルＭＯＳトランジスタ２２と２３を直列に接続することにより、ＮチャンネルＭＯＳトランジスタ２２のドレインに、ＰチャンネルＭＯＳトランジスタ２１に流れる電流の大きさに応じて変動するバイアス電圧Ｖｂｉａｓが得られる。すなわち、このバイアス電圧生成回路１５は負荷電流モニタ回路１４が出力する電流を電圧に変換するＩ−Ｖ変換回路として機能し、バイアス電圧Ｖｂｉａｓを得ている。
【００２５】
可変抵抗部１６は、ソースドレインの一方と他方がそれぞれ、差動対をなすＮチャンネルＭＯＳトランジスタ１と２のドレインに接続され、ゲートがバイアス電圧Ｖｂｉａｓに接続されたＰチャンネルＭＯＳトランジスタ２４を含む。ＰチャンネルＭＯＳトランジスタ２４は、ゲートに印加される電圧によってソースドレイン間のオン抵抗値が変わるので、バイアス電圧Ｖｂｉａｓによって制御される可変抵抗として機能する。
【００２６】
以上、説明したように、負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６は、全体として、負荷電流（Ｉｏｕｔ）に基づいて差動回路（１〜３、５、６）のゲインを制御するゲイン制御回路として機能する。
【００２７】
また、上記負荷電流モニタ回路１４、バイアス電圧生成回路１５、可変抵抗部１６は、以下に示すように動作する。
【００２８】
［負荷電流が増加する場合］
ＰチャンネルＭＯＳトランジスタ７のドレインから出力端子１７を流れる負荷電流（Ｉｏｕｔ）が増加すると、負荷電流モニタ回路１４のＰチャンネルＭＯＳトランジスタ２１を流れる電流もそれに比例して増加する。なお、ＰチャンネルＭＯＳトランジスタ７から抵抗８、抵抗９に流れる電流は、負荷電流（Ｉｏｕｔ）に比べて十分小さくここでは、無視する。負荷電流モニタ回路１４に流れるモニタ電流が増加するとバイアス電圧生成回路１５が生成するバイアス電圧Ｖｂｉａｓが上昇する。バイアス電圧Ｖｂｉａｓが上昇すると可変抵抗部１６のＰチャンネルＭＯＳトランジスタ２４のソースドレイン間の抵抗が大きくなり、ＮチャンネルＭＯＳトランジスタ１、２、３と、ＰチャンネルＭＯＳトランジスタ５、６で構成される差動回路のゲインが上昇する。
【００２９】
［負荷電流が減少する場合］
一方、負荷電流が減少する場合は、ＰチャンネルＭＯＳトランジスタ７のドレインから出力端子１７を流れる電流の減少にほぼ比例して負荷電流モニタ回路１４に流れるモニタ電流も減少する。モニタ電流が減少すると、バイアス電圧生成回路１５が生成するバイアス電圧Ｖｂｉａｓが下降する。バイアス電圧が下降すると可変抵抗部１６のＰチャンネルＭＯＳトランジスタ２４のソースドレイン間の抵抗が小さくなり、差動回路のゲインが低下する。
【００３０】
ここで、差動増幅回路２０全体のトータルゲインは、差動回路（１〜３、５、６）のゲインと出力回路（７、８、９）のゲインとの和になり、出力回路（７、８、９）のゲインは負荷電流（Ｉｏｕｔ）と反比例の関係になる。従って、負荷電流が増加するときは、出力回路のゲインの低下を差動回路のゲインの増加が補うことになる。また、負荷電流が減少するときは、出力回路のゲインの上昇を差動回路のゲインの低下が補うことになる。結局、差動回路（１〜３、５、６）と、出力回路（７、８、９）を含めた差動増幅回路２０全体のトータルゲインは、上記ゲイン制御回路（１４、１５、１６）によって負荷電流の増減に対してフラットに改善することができる。
【００３１】
上記ゲイン制御回路（１４、１５、１６）を設けることによる差動増幅回路２０の特性の変化を図４に示す。
【００３２】
ゲイン制御回路（１４、１５、１６）によるゲイン制御を行わない場合は、破線で示すように負荷電流Ｉｏｕｔが減少すると出力回路のゲインが増加する分トータルゲインが上昇する。トータルゲインの上昇により、位相余裕は減少し、回路の安定性が損なわれ、発振する恐れも生じる。
【００３３】
それに対して、図４に実線で示すように、ゲイン制御回路（１４、１５、１６）を設け、負荷電流（Ｉｏｕｔ）が少ないときに差動回路のゲインが低下するように制御することにより、負荷電流（Ｉｏｕｔ）が少ないときの差動増幅回路２０のトータルゲインをよりフラットにすることができる。したがって、負荷電流が少ない場合であっても位相余裕を十分に確保することができ、回路の安定性を確保することができる。
【００３４】
また、ゲイン制御回路（１４、１５、１６）を設け、差動増幅回路２０全体でのゲイン特性をフラットにし、位相余裕を確保することにより、従来、差動増幅回路２０の外部に接続していた補償容量１２の容量値、面積を小さくすることが可能となり、半導体集積回路に差動増幅回路２０とともに補償容量１２を内蔵する場合は、半導体チップのレイアウト面積を縮小でき、半導体チップの原価を低減することができる。
【００３５】
また、負荷電流（Ｉｏｕｔ）の範囲が広いボルテージレギュレータでは、複数のボルテージレギュレータを並列に設け、負荷電流（Ｉｏｕｔ）の大小に応じてボルテージレギュレータを切り替えることが行われているが、上記ゲイン制御回路（１４、１５、１６）を設けることにより、並列に設けるボルテージレギュレータの数を減らすことも可能である。
【００３６】
また、上述した実施例では、主に差動増幅回路２０がボルテージレギュレータに用いられる場合について、説明したが、差動信号を入力し、負荷回路を駆動する差動増幅回路であれば、上記差動増幅回路２０の用途はボルテージレギュレータに限定されるものではない。
【００３７】
さらに、上述した実施例では、負荷電流が減少すると、差動回路（１〜３、５、６）のゲインを低下するように制御する実施例であったが、本発明は上記実施例に限定されるものではない。たとえば、可変抵抗部１６のＰチャンネルＭＯＳトランジスタ２４をＮチャンネルＭＯＳトランジスタに変えれば、負荷電流が増加するとゲインが減少し、負荷電流が減少するとゲインが増加するようにすることもできる。なお、その場合、可変抵抗部１６のバイアス電圧が低すぎる場合は、バイアス電圧生成回路１５の発生するバイアス電圧が調整するか、可変抵抗部１６にデプレッション型のＮチャンネルＭＯＳトランジスタを用いることにより、バイアス電圧値は調整できる。
【００３８】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３９】
【図１】（ａ）は従来の差動増幅回路のブロック図、（ｂ）は従来の差動増幅回路の特性図である。
【図２】本発明の一実施例による差動増幅回路のブロック図である。
【図３】本発明の一実施例による差動増幅回路の回路図である。
【図４】本発明の一実施例による差動増幅回路の特性図である。
【符号の説明】
【００４０】
１、２、３、２２、２３：ＮチャンネルＭＯＳトランジスタ
４：基準電圧源
５、６、７、２１、２４：ＰチャンネルＭＯＳトランジスタ
８、９、１０：抵抗
１１：容量
１２：補償容量
１３：負荷回路
１４：負荷電流モニタ回路
１５：バイアス電圧生成回路
１６：可変抵抗部
１７：出力端子
２０、１００：差動増幅回路
１０１：差動回路
【特許請求の範囲】
【請求項１】
差動入力信号の電位差を増幅して出力する差動回路と、
前記差動回路の出力信号を受けて負荷を駆動する出力回路と、
前記出力回路の負荷電流に基づいて、前記負荷電流が小さいときにゲインが小さくなるように前記差動回路のゲインを制御するゲイン制御回路と、を有することを特徴とする差動増幅回路。
【請求項２】
前記差動回路は、ソースが共通に接続され、ゲートに前記差動入力信号が接続された第一、第二のトランジスタを含み、
前記ゲイン制御回路は、
前記第一のトランジスタのドレインに一端が、前記第二のトランジスタのドレインに他端が接続された可変抵抗部と、
前記負荷電流に比例する電流を出力する負荷電流モニタ回路と、
前記負荷電流モニタ回路の出力電流を入力し前記可変抵抗部にバイアス電圧を与え、前記可変抵抗部の抵抗値を制御するバイアス電圧生成回路と、
を有することを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記可変抵抗部は、ソースドレインの一方が前記第一のトランジスタのドレインに、他方が前記第二のトランジスタのドレインに、ゲートが前記バイアス電圧生成回路の出力信号に接続されたトランジスタを含むことを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記出力回路は、出力トランジスタを含み、
前記負荷電流モニタ回路が、前記出力トランジスタと、ゲート及びソースが共通接続された負荷電流モニタトランジスタを含み、
前記バイアス電圧生成回路が、前記負荷電流モニタトランジスタのドレインに接続され、前記ドレインに流れる電流に応じた電圧を前記バイアス電圧として出力することを
特徴とする請求項２又は３記載の差動増幅回路。
【請求項５】
前記差動増幅回路は、前記出力回路の出力電圧に比例した電圧信号と、基準電圧信号と、を前記差動入力信号として、前記基準電圧信号に基づいた電圧を前記出力回路から出力するボルテージレギュレータ回路である請求項１乃至４いずれか１項記載の差動増幅回路。
【請求項６】
前記差動増幅回路は、差動信号入力端子の一方に基準電圧信号が接続され、前記差動信号入力端子の他方に前記出力回路の出力電圧を分圧した電圧信号が接続されたボルテージレギュレータ回路である請求項１乃至５いずれか１項記載の差動増幅回路。
【請求項７】
前記差動増幅回路は、前記差動回路の入力側と出力側との間に接続された位相補償回路を備えたことを特徴とする請求項１乃至６いずれか１項記載の差動増幅回路。
【請求項８】
差動入力信号の電位差を増幅して出力する差動回路と、
前記差動回路の出力信号を受けて負荷を駆動する出力回路と、
前記出力回路の負荷電流に基づいて、前記差動回路のゲインを制御するゲイン制御回路と、を有することを特徴とする差動増幅回路。
【請求項９】
差動入力信号の電位差を増幅して出力する差動回路と、
前記差動回路の出力信号を受けて負荷を駆動する出力回路と、
を有する差動増幅回路の制御方法であって、
前記出力回路の負荷電流が小さいときに、前記差動回路のゲインが下がるように前記差動回路のゲインを制御することを特徴とする差動増幅回路の制御方法。
【請求項１】
差動入力信号の電位差を増幅して出力する差動回路と、
前記差動回路の出力信号を受けて負荷を駆動する出力回路と、
前記出力回路の負荷電流に基づいて、前記負荷電流が小さいときにゲインが小さくなるように前記差動回路のゲインを制御するゲイン制御回路と、を有することを特徴とする差動増幅回路。
【請求項２】
前記差動回路は、ソースが共通に接続され、ゲートに前記差動入力信号が接続された第一、第二のトランジスタを含み、
前記ゲイン制御回路は、
前記第一のトランジスタのドレインに一端が、前記第二のトランジスタのドレインに他端が接続された可変抵抗部と、
前記負荷電流に比例する電流を出力する負荷電流モニタ回路と、
前記負荷電流モニタ回路の出力電流を入力し前記可変抵抗部にバイアス電圧を与え、前記可変抵抗部の抵抗値を制御するバイアス電圧生成回路と、
を有することを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記可変抵抗部は、ソースドレインの一方が前記第一のトランジスタのドレインに、他方が前記第二のトランジスタのドレインに、ゲートが前記バイアス電圧生成回路の出力信号に接続されたトランジスタを含むことを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記出力回路は、出力トランジスタを含み、
前記負荷電流モニタ回路が、前記出力トランジスタと、ゲート及びソースが共通接続された負荷電流モニタトランジスタを含み、
前記バイアス電圧生成回路が、前記負荷電流モニタトランジスタのドレインに接続され、前記ドレインに流れる電流に応じた電圧を前記バイアス電圧として出力することを
特徴とする請求項２又は３記載の差動増幅回路。
【請求項５】
前記差動増幅回路は、前記出力回路の出力電圧に比例した電圧信号と、基準電圧信号と、を前記差動入力信号として、前記基準電圧信号に基づいた電圧を前記出力回路から出力するボルテージレギュレータ回路である請求項１乃至４いずれか１項記載の差動増幅回路。
【請求項６】
前記差動増幅回路は、差動信号入力端子の一方に基準電圧信号が接続され、前記差動信号入力端子の他方に前記出力回路の出力電圧を分圧した電圧信号が接続されたボルテージレギュレータ回路である請求項１乃至５いずれか１項記載の差動増幅回路。
【請求項７】
前記差動増幅回路は、前記差動回路の入力側と出力側との間に接続された位相補償回路を備えたことを特徴とする請求項１乃至６いずれか１項記載の差動増幅回路。
【請求項８】
差動入力信号の電位差を増幅して出力する差動回路と、
前記差動回路の出力信号を受けて負荷を駆動する出力回路と、
前記出力回路の負荷電流に基づいて、前記差動回路のゲインを制御するゲイン制御回路と、を有することを特徴とする差動増幅回路。
【請求項９】
差動入力信号の電位差を増幅して出力する差動回路と、
前記差動回路の出力信号を受けて負荷を駆動する出力回路と、
を有する差動増幅回路の制御方法であって、
前記出力回路の負荷電流が小さいときに、前記差動回路のゲインが下がるように前記差動回路のゲインを制御することを特徴とする差動増幅回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−１４１５８９（Ｐ２０１０−１４１５８９Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１５８９７（Ｐ２００８−３１５８９７）
【出願日】平成２０年１２月１１日（２００８．１２．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１１日（２００８．１２．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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