熱スペーサを有する半導体デバイス
【課題】放熱スペースが短縮された、複数のユニットセルを有する高出力高周波半導体デバイスを提供する
【解決手段】ユニットセルは各々、制御電極２４と、第１及び第２の被制御電極２０，２２とを有する。熱スペーサ（すなわち、電気的に不活性な領域）４０が、これらのユニットセルのうち少なくとも１つを第１の活性部分及び第２の活性部分５０に分割し、第２の活性部分は、この熱スペーサにより第１の部分から離隔される。ユニットセルの制御電極ならびに第１及び第２の被制御電極は、第１の熱スペーサを横切っている。
【解決手段】ユニットセルは各々、制御電極２４と、第１及び第２の被制御電極２０，２２とを有する。熱スペーサ（すなわち、電気的に不活性な領域）４０が、これらのユニットセルのうち少なくとも１つを第１の活性部分及び第２の活性部分５０に分割し、第２の活性部分は、この熱スペーサにより第１の部分から離隔される。ユニットセルの制御電極ならびに第１及び第２の被制御電極は、第１の熱スペーサを横切っている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より詳細には、高出力高周波半導体デバイス及び高出力高周波電界効果トランジスタに関する。
【背景技術】
【０００２】
（政府の権益に関する言明）
本発明は、米海軍により授与された契約Ｎ３９９９７−９９−Ｃ−３７６１号に基づく政府助成により開発されたものである。米国政府は、本発明において一定の権利を有する。
【０００３】
無線周波数（５００ＭＨｚ）、Ｓ帯周波数（３ＧＨｚ）及びＸ帯周波数（１０ＧＨｚ）などの高周波数で動作しながら高出力に対応できる能力（＞２０ワット）を必要とする電気回路は近年、より普及してきている。高出力高周波回路が増加してきたので、それに対応して、無線周波数及びそれ以上の周波数で確実に動作する能力を有し、さらにより高い出力負荷に対応する能力を有するトランジスタの需要が増加してきている。
【０００４】
より高い出力対応能力を提供するために、より大きな有効面積を有するトランジスタが開発されている。しかしながら、トランジスタの面積が増大するにつれて、そのトランジスタは通常、高周波動作により適さなくなる。トランジスタの面積を増大させながら、なおかつ高周波動作を提供するための１つの技術は、並列に接続された複数のトランジスタセルを使用することである。このようなトランジスタセルは、複数のゲートフィンガを使用して提供することができ、したがって、より高い出力対応能力を提供しながらもソース−ドレイン距離を比較的小さく保つことができる。従来技術では、複数の並列トランジスタセルを単一のチップ上に並列に接続する場合、隣り合うセル間のゲート−ゲート距離（本明細書では「ピッチ」又は「ゲートピッチ」と称する）が均一となるようにこれらのセルを等間隔に配置する。
【０００５】
このようなマルチセルトランジスタを高周波動作で使用すると、大量の熱が発生することがある。デバイスが熱くなってしまうと、通常そのデバイスの性能は低下する。このような低下は、利得、線形性及び／又は信頼性で見られることがある。したがって、これらのトランジスタの接合部温度をピーク動作温度未満に保つよう努力が払われてきた。典型的には、適切な機能及び信頼性を確実にするために、デバイスを低温に保つようヒートシンク及び／又はファンが使用されている。しかしながら、冷却システムは、このようなトランジスタを採用しているシステムの寸法、電力消費量、コスト及び／又は動作コストを増大させる恐れがある。
【０００６】
均一ピッチのマルチセルトランジスタでは、アレイの中央近くのセルの温度は、通常周辺のセルの温度よりも高くなる。周辺のセルの方が、より大きな面積及び／又はこれらのセルを取り囲んでいる領域に対するより大きな温度勾配を有するため、一般にそうである。したがって、例えば、マルチセルアレイの中央近くの隣り合うセルが各々発熱し、したがって、セルの両側が、中央から遠いセルに比べて高温となる。これにより、中央の接合部温度が最も高く、最も外側の接合部が中央の接合部と比べて実質的に低下した動作温度を有する概略でベル曲線である温度プロファイルがもたらされる。
【０００７】
デバイスの接合部間の不均一な温度分布は、デバイスの線形性を低下させることがある。例えば、マニホルドで接続され、等間隔に配置された複数のゲートフィンガを有するデバイスの場合、温度の関数としてのゲート抵抗が異なる結果、ゲートマニホルドと個々のゲートフィンガの両方に沿ってＲＦ位相誤差（ｐｈａｓｉｎｇ ｅｒｒｏｒｓ）が生じることがある。従来技術では、これらの問題に対処するために、ゲートフィンガ間の間隔を広げ、かつ／又はフィンガの長さを短くし追加のフィンガを加えて同じ正味の有効面積（ａｃｔｉｖｅ ａｒｅａ）を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第４７６２８０６号明細書
【特許文献２】米国特許第４７５７０２８号明細書
【特許文献３】米国特許第５２７０５５４号明細書
【特許文献４】米国特許第５９２５８９５号明細書
【特許文献５】米国特許出願第０９５６７７１７号明細書
【特許文献６】米国特許出願第１０１３６４５６号明細書
【特許文献７】米国特許出願第１０３０４２７２号明細書
【特許文献８】米国特許出願整理番号５３０８−３７６明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このどちらの解決策でも、デバイスの中央に発生する熱負荷がより広い領域に広がる恐れがある。これらの解決策は、また、マルチセルトランジスタの面積をより大きくする恐れがあり、それによりウエハ当たりのダイス（ｄｉｅ）の数を減らす恐れがある。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、熱スペーサを有する半導体デバイスである高出力高周波半導体デバイス及び高出力高周波電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施形態は、並列に接続された複数のユニットセルを有する高周波高出力半導体デバイスを提供する。これらのユニットセルは各々、制御電極と、第１及び第２の被制御電極とを有する。第１の熱スペーサが、これらのユニットセルのうち少なくとも１つを第１の活性部分及び第２の活性部分に分割し、第２の活性部分は、この熱スペーサにより第１の部分から離隔される。ユニットセルの制御電極ならびに第１及び第２の被制御電極は、第１の熱スペーサ上に設けられる。
【００１２】
本発明のさらなる実施形態においては、第２の熱スペーサがユニットセルを分割して第３の活性部分を形成する。第３の活性部分は、第１及び第２の活性部分から離隔される。ユニットセルの制御電極ならびに第１及び第２の被制御電極が、第２の熱スペーサ上にも設けられる。
【００１３】
本発明の追加の実施形態においては、第３の熱スペーサが隣接するユニットセルを第１の活性部分及び第２の活性部分に分割する。隣接するユニットセルの制御電極ならびに第１及び第２の被制御電極は、第３の熱スペーサ上に設けられる。第３の熱スペーサは、第１及び第２の熱スペーサからずれている。
【００１４】
本発明のさらに他の実施形態においては、ユニットセルの第１及び第２の活性部分がメサを含み、第１の熱スペーサがメサ間の領域を含んでいる。さらに、ユニットセルの第１及び／又は第２の被制御電極が、メサ間の領域に架かるエアブリッジを含むことができる。ユニットセルの制御電極は、メサの側壁上に設けることができ、メサ間の領域の底面へと延びることができる。メサは基板上のエピタキシャル層を含むことができ、メサ間の領域は基板の露出領域を含むことができる。
【００１５】
本発明のさらなる実施形態においては、第１の熱スペーサが、ユニットセルの第１及び第２の活性部分の間にある電気的に不活性な埋め込み領域及び／又は絶縁体領域によってもたらされる。さらに、制御電極が第１の熱スペーサと交差するところでの制御電極の断面積が、少なくとも１つのユニットセルの第１及び第２の活性部分上の制御電極の断面積よりも大きくてよい。また、熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供することができる。
【００１６】
本発明の特定の実施形態においては、ユニットセルは、リニアアレイに配置された複数のユニットセルである。また、制御電極はゲートフィンガでよく、第１及び第２の被制御電極はソース電極及びドレイン電極でよい。ユニットセルは、炭化ケイ素ＭＥＳＦＥＴのユニットセルでよい。ユニットセルは、ＧａＮトランジスタのユニットセルでもよい。
【００１７】
本発明の他の実施形態においては、高出力高周波電界効果トランジスタは、電気的に並列接続された複数のユニットセルを含んでいる。これらのユニットセルの複数のゲート電極が、電気的に並列接続されている。これらのユニットセルの複数のソース電極及びこれらのユニットセルの複数のドレイン電極もまた、電気的に並列接続されている。複数の熱スペーサが、複数のユニットセルのうちの対応するユニットセルを、少なくとも第１の活性部分及び第２の活性部分に分割する。これらユニットセルのゲート電極、ソース電極及びドレイン電極は、対応する熱スペーサを横切っている。
【００１８】
本発明のいくつかの実施形態においては、複数のユニットセルは、ユニットセルのリニアアレイを含んでいる。複数の熱スペーサは、市松模様（ｃｈｅｃｋｅｒｂｏａｒｄ ｐａｔｔｅｒｎ）を提供することができる。複数の熱スペーサは、寸法がほぼ均一でもよいし、あるいは不均一でもよい。複数の熱スペーサを、隣り合うユニットセル間で整合させることもできる。
【００１９】
本発明のさらなる実施形態においては、複数のユニットセルは複数の炭化ケイ素ユニットセルである。複数のユニットセルは、窒化ガリウムをベースとする複数のユニットセルでもよい。
【００２０】
本発明のさらに他の実施形態においては、ユニットセルの第１及び第２の活性部分がメサを含み、複数の熱スペーサがメサ間の領域を含んでいる。さらに、ユニットセルの第１及び／又は第２の被制御電極が、メサ間の対応する領域にかかるエアブリッジを含むことができる。ユニットセルの制御電極は、メサの側壁上に設けることができ、メサ間の領域の底面へと延びることができる。メサは基板上のエピタキシャル層を含むことができ、メサ間の領域は基板の露出領域を含むことができる。
【００２１】
本発明のさらなる実施形態においては、熱スペーサが、ユニットセルの第１及び第２の活性部分の間にある電気的に不活性な埋め込み領域及び／又は絶縁体領域によりもたらされる。さらに、制御電極が熱スペーサと交差するところでの制御電極の断面積が、ユニットセルの第１及び第２の活性部分上の制御電極の断面積よりも大きくてよい。また、熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供することができる。
本発明の利点及び特徴、ならびにその利点及び特徴がどのように実現されるかは、本発明についての以下の詳細な説明を例示的な実施形態を示す添付図面と共に考慮することより容易に明らかになるであろう。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態によるマルチセルトランジスタの一部分の断面図である。
【図２】本発明の実施形態によるマルチセルトランジスタの一部分の平面図である。
【図３】本発明の実施形態によるマルチセルトランジスタの一部分の断面図である。
【図４】本発明の実施形態によるマルチセルトランジスタの一部分の断面図である。
【図５Ａ】単一ゲートフィンガデバイスの熱モデルを示す図である。
【図５Ｂ】本発明の実施形態による、図５Ａの単一ゲートフィンガデバイスに対応する分割されたゲートフィンガデバイスの熱モデルを示す図である。
【発明を実施するための形態】
【００２３】
次に、本発明を、本発明の様々な実施形態を示す図を参照して説明する。図に示すように、層又は領域の寸法は説明のために誇張されており、したがって、本発明の大まかな構造を例示するために与えられている。さらに、本発明の様々な態様を、基板又は他の層上に形成される層に関して説明する。当業者には理解されるように、別の層又は基板上に形成される層と言う場合、追加の層が介在しているかもしれないことが企図されている。介在層なしで別の層又は基板上に形成される層を指す場合、本明細書では「直接」層又は基板上にあると記述する。図面を通して、同じ番号は同じ要素を示している。本明細書で使用する「及び／又は」という用語は、記載されている関連用語の１つ又は複数のあらゆる組合せを含んでいる。
【００２４】
様々な素子、構成要素、領域、層及び／又は部分を説明するために、第１の及び第２の、という用語が本明細書で使用されることがあるが、これらの素子、構成要素、領域、層及び／又は部分を、これらの用語によって限定すべきではないことが理解されよう。これらの用語は、ある素子、構成要素、領域、層又は部分を別の領域、層又は部分と区別するために使用するにすぎない。したがって、本発明の教示から逸脱することなく、以下で論じる第１の領域、層又は部分は、第２の領域、層又は部分と称することもでき、第２の領域、層又は部分についても同様である。
【００２５】
次に、本発明の実施形態を、図１から図３を参照して説明する。そのうち、図２は、本発明の実施形態による例示的な半導体デバイスの上面図である。図１は、線１−１’に沿った図２に示す半導体デバイスの一部分の断面図である。図３は、線３−３’に沿った図２に示す半導体デバイスの一部分の断面図である。図４は、線４−４’に沿った図２に示す半導体デバイスの一部分の断面図である。
【００２６】
図１は、本発明の実施形態による例示的なマルチセルトランジスタの一部分の断面図である。ＳｉＣ金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に関して本発明の実施形態を説明するが、本発明はこのような半導体デバイスに限定されるものと解釈すべきではない。したがって、本発明の実施形態は、バイポーラ接合トランジスタなど、複数のユニットセルを有する他のトランジスタデバイスを含むこともできる。したがって、本発明の実施形態をゲートピッチが不均一な場合に関して議論するが、本明細書において「ゲート」と言う場合、半導体デバイスの制御電極を示している。本発明の実施形態は、より／比較的均一な接合部温度が望まれ、デバイスの複数のユニットセルが存在するいかなる半導体デバイスでの使用にも適することがある。したがって、本発明の実施形態は、例えば、ＧａＮ、ＧａＡｓ及び／又はＳｉデバイスなど非炭化ケイ素デバイスでの使用に適することがある。すなわち、本発明の実施形態は、例えば、ＳｉＣ ＭＥＳＦＥＴ、ＳｉＣ ＭＥＳＦＥＴ ＭＭＩＣ、ＳｉＣ ＳＩＴ、ＧａＮ ＨＥＭＴ、ＧａＮ ＨＥＭＴ ＭＭＩＣ、Ｓｉ ＬＤＭＯＳ、ＧａＡｓ ＭＥＳＦＥＴ、ＧａＡｓ ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＡｓ ＨＥＭＴ、ＧａＡｓ ＨＥＭＴ ＭＭＩＣ、ＧａＡｓ ｐＨＥＭＴ及び／又はＧａＡｓ ｐＨＥＭＴ ＭＭＩＣを提供することができる。
【００２７】
図１に示すように、本発明の実施形態を組み込んだＭＥＳＦＥＴの例示的な部分は、ｐ又はｎ導電型、もしくは半絶縁性の単結晶バルク炭化ケイ素基板１０上に成長させたｐ導電型の第１のエピタキシャル層１２を含むことができる。炭化ケイ素の第１のエピタキシャル層１２は、基板１０とｎ型のエピタキシャル層１４との間に配置される。任意選択のメタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）層３２を、基板１０の、第１のエピタキシャル層１２とは反対側に形成することができる。
【００２８】
第１のエピタキシャル層１２は、ｐ導電型炭化ケイ素エピタキシャル層、非ドープの炭化ケイ素エピタキシャル層又はかなり低ドープのｎ導電型炭化ケイ素エピタキシャル層でよい。低ドープの炭化ケイ素エピタキシャル層を使用する場合、いくつかの実施形態では、第１のエピタキシャル層１２のドーピング濃度は、約５×１０１５ｃｍ−３未満である。非ドープ又はｎ導電型の第１のエピタキシャル層１２を使用する場合、いくつかの実施形態では、基板１０は半絶縁性の炭化ケイ素基板である。非ドープ又はｎ導電型の第１のエピタキシャル層１２を使用する場合、トランジスタに重要な電気的効果を与える高品質チャネル層をバッファ層なしで形成することができる。
【００２９】
オーム接点２０及び２２は、第２のエピタキシャル層１４上に形成することができ、ソース接点２０及びドレイン接点２２を提供するように離隔される。ゲートフィンガとも称される一連のショットキーゲート接点２４が、第２のエピタキシャル層１４上の、対応するソース接点２０とドレイン接点２２の間に形成される。図示するように、任意選択の金属上部層（ｍｅｔａｌ ｏｖｅｒｌａｙｅｒ）２６、２８及び３０を、ソース接点２０及びドレイン接点２２、ならびにショットキーゲート接点２４上に形成する。パッシベーション層６０を設けることもできる。図１に示すように、本発明のいくつかの実施形態では、並列に接続されているセルのリニアアレイが提供される。したがって、ゲート接点２４を第３次元に並列に接続することができる。本発明のさらに他の実施形態においては、セルの２次元アレイを提供することができる。
【００３０】
図１では２つのゲートフィンガ２４を示しているが、他の個数のゲートフィンガを使用することもできる。さらに、他のＭＥＳＦＥＴ又は半導体デバイス構成を使用することもできる。例えば、公知のデバイスを本発明の実施形態で使用することができる（例えば、その開示が、完全に記載されているかのように本明細書に組み込まれる、特許文献１、２、３及び４参照）。また、非公開のデバイスを本発明の実施形態で使用することができる（例えば、本願の譲受人に譲渡され、その開示が、完全に記載されているかのように本明細書に組み込まれる、２０００年５月１０日出願の「SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS AND METHODS OF FABRICATING SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS」という名称の特許文献５、２００１年１０月２４日出願の「DELTA DOPED SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS AND METHODS OF FABRICATING DELTA DOPED SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS HAVING A GATE DISPOSED IN A DOUBLE RECESS STRUCTURE」という名称の特許文献６、及び２００２年１１月２６日出願の「TRANSISTORS HAVING BURIED P-TYPE LAYERS BENEATH THE SOURCE REGION AND METHODS OF FABRICATING THE SAME」という名称の特許文献７参照）。しかしながら、本発明の実施形態はＭＥＳＦＥＴに限定されず、制御電極のアレイを有する、またいくつかの実施形態においては制御電極のリニアアレイを有する他のデバイスでも使用することができる。
【００３１】
図２は、本発明のいくつかの実施形態によるマルチセルトランジスタの上面図である。この半導体デバイスは、図１に示すようなＳｉＣ ＭＥＳＦＥＴでよい。図２においては、複数のゲートフィンガ２４が熱スペーサ４０によって第１、第２及び第３の部分２４’、２４’’、及び２４’’’に分割されている。図２に示す２つの熱スペーサ４０によってゲートフィンガ２４の３つの部分が提供されるが、他の個数の熱スペーサ４０を設けることもできる。例えば、単一の熱スペーサによって、ゲートフィンガ２４を第１及び第２の部分に分割することもできる。ゲートフィンガ２４を並列に接続するために電気伝導性マニホルド４２が設けられている。
【００３２】
発熱しないような電気的に不活性な領域を、ゲートフィンガ２４に沿って電気的に活性な領域の間に配置することにより、熱スペーサ４０を設けることができる。このような電気的に不活性領域は、例えば、１つ又は複数のエピタキシャル層１２及び１４の全部又は一部を取り除いて下層及び／又は基板１０を露出させることによって設けることができる。本発明の特定の実施形態においては、熱スペーサ４０が、半絶縁性炭化ケイ素基板のうちエピタキシャル層１２及び１４がない部分を含んでいる。他の実施形態においては、熱スペーサ４０が、半絶縁性炭化ケイ素基板のうち、エピタキシャル層１４がなくエピタキシャル層１２の一部分だけを有する部分を含んでいる。熱スペーサ４０は、カウンタドーピング、局所酸化プロセス又は他のかかる技術を用いて熱スペーサ４０の領域を電気的に不活性にすることによって設けることもできる。熱スペーサ４０による活性領域の分割は、例えば、メサのエッチング、イオン注入領域、誘電体の追加又は電気絶縁性を提供する他の機構によって実現することができる。本明細書で使用する「電気的に不活性な」という用語は、制御電極が存在する場合でも、制御電極に電圧又は電流が印加されるかどうかにかかわらず被制御電極間に実質的な電流が流れない領域を示している。したがって、例えば、発熱しないような熱スペーサ４０においては、ゲートフィンガ２４の電圧にかかわらずソース電極２０からドレイン電極２２へは電流が流れないはずである。
【００３３】
熱スペーサ４０は、炭化ケイ素の場合に各スペーサの長さが、例えば、約５０μｍから約２００μｍである電気的に不活性な領域を提供することができる。熱スペーサの具体的な長さは、ゲート幅（すなわち、ゲートフィンガの長さ）によって変わり得る。ゲートフィンガ当たりの熱スペーサの数は、均一でも不均一でもよい。例えば、５００μｍの活性領域を有するゲートフィンガでは、２つの１００μｍの熱スペーサによって３つの同等のセグメントに分割することができる。あるいは、５００μｍの活性領域を有するゲートフィンガを、単一の２００μｍの熱スペーサによって２つの同等のセグメントに分割することもできる。
【００３４】
ＲＦトランジスタの設計において、各ゲートフィンガに沿った寄生抵抗、寄生インダクタンス及び寄生容量は重要である。各ゲートフィンガの長さは通常、熱的諸条件（ｔｈｅｒｍａｌ ｃｏｎｓｉｄｅｒａｔｉｏｎ）と周波数応答との両方によって限定される。所望の動作周波数が増大するにつれて、通常ゲートフィンガの長さは縮小される。というのは、ゲートフィンガに沿った直列抵抗及び直列インダクタンスが減少すると、トランジスタの最大動作周波数（ｆｍａｘ）が増大するからである。したがって、いくつかの用途では、熱スペーサの追加がトランジスタの周波数性能に悪影響をもたらさないことが望ましいことがある。
【００３５】
図３及び図４は、本発明のいくつかの実施形態によるマルチセルトランジスタの一部分の断面図である。図３を見るとわかるように、エピタキシャル層１２及び１４の一部分を取り除いてデバイスの活性領域に対応するメサ５０を設けることによって、熱スペーサ領域４０が設けられる。ゲート導体２４は、エピタキシャル層１２及び１４のメサ上に設けられ、メサの側壁に沿って基板上まで下り、隣のメサへと続く。ソース導体２０及びドレイン導体２２は、メサ５０間に懸架される。エアブリッジ又は誘電体の交差を利用して熱スペーサ領域４０をまたいでソース及びドレイン電極２０及び２２を掛け渡すことにより、寄生容量を低減しかつ／又は最小限に抑えることができる。ゲート電極２４も懸架させることができるが、レイアウト上のスペースの制約がこれを禁じることがある。
【００３６】
直列抵抗及び直列インダクタンスの増加を最小限に抑えるようにゲートを熱スペーサの上まで張り出させることによって熱スペーサを含める結果、寄生容量を低減しかつ／又は最小限に抑えることもできる。このような張出しゲート構造は、ゲートフィンガ２４の張出し領域２５として図２に示されている。この張出し領域２５におけるゲートフィンガ２４の幅は、約１μｍから約２０μｍでよい。したがって、ゲートフィンガ２４の張出し領域２５の幅を増大させることができ、それによりゲートフィンガ２４のうち活性領域５０にある部分の断面積を増大させることができる。
【００３７】
本発明の実施形態を、ゲート導体の幅が不均一で、ソース及びドレイン導体が懸架されている場合に関して説明してきたが、本発明はこのような実施形態に限定されるものと解釈すべきではない。例えば、本発明のいくつかの実施形態においては、ゲートフィンガの導体の幅がほぼ均一であってもよい。さらに、ソース及びドレイン接点の導体が、基板１０及び／又は熱スペーサの他の電気的に不活性な領域などの下層と接していてもよい。例えば、図３におけるメサ間の領域を、酸化物などの絶縁体で充てんすることができ、その絶縁体上にゲート導体ならびにソース及びドレイン領域を設けることができる。
【００３８】
さらに、図１から図４の熱スペーサは、各ゲートフィンガに同数のスペーサを有するものとして示されているが、異なるフィンガ内に異なる数のスペーサを設けることもできる。例えば、隣り合うフィンガが異なる数のスペーサを有する、スペーサの市松模様を設けることもできる。したがって、第１のゲートフィンガが、フィンガのほぼ中央に単一のスペーサを有し、隣のフィンガが、フィンガの長さの約１／３及び２／３のところに中心を置く２つのスペーサを有していてもよい。隣り合うフィンガの活性部分は、２次元で互いに離隔されるので、このような市松模様は、より均一な温度プロファイルを提供するのに有益なことがある。この市松模様により、エアブリッジ間の相互結合を低減することもできる。
【００３９】
さらに、熱スペーサの組込みに加えて、ゲートフィンガ２４間のピッチが不均一でもよい。例えば、小さいピッチからより大きなピッチへとデバイスの中央に向かってピッチを変化させることもできる。デバイスの中央でピッチを増大させることにより、熱拡散領域が増大してデバイスの中央における温度勾配の低下を補償し、それによりそれぞれのゲートフィンガに関連する接合部温度があまり高くならないようにすることができる。より均一な接合部温度により、ピーク接合部温度を下げることができ、それにより同じ動作条件下で均一に離隔された従来のデバイスに勝る信頼性の向上をもたらすことができる。さらに、このより均一な温度プロファイルにより、フィンガ間のインピーダンスの差を低減し、それによりＲＦデバイスの線形性を向上させることができる。したがって、本発明の実施形態は、不均一なゲートピッチを含むことができる（例えば、その開示が、完全に記載されているかのように本明細書に組み込まれる、「NON-UNIFORM GATE PITCH SEMICONDUCTOR DEVICES」という名称の特許文献８参照）。
【実施例】
【００４０】
以下の実施例は、本発明のいくつかの実施形態を例示するものであり、本発明を限定するものと解釈すべきではない。
【００４１】
連続波（ＣＷ）動作用に設計された活性ゲートの周囲が３０ｍｍのＳｉＣ ＭＥＳＦＥＴ ＭＭＩＣを、単一のゲートフィンガデバイス（図５Ａ）とゲートフィンガが分割されたデバイス（図５Ｂ）の両方の場合について熱的にモデル化した。４ＧＨｚ未満の周波数の場合、各フィンガの長さは５００μｍでよい。この熱モデルは、ＣｕＷパッケージ及びＡｕＳｎはんだ付けの効果を含んでおり、パッケージの裏面を９０℃に維持した場合を示している。フィンガは、８０μｍの間隔で離隔されていた。このモデルは、単一のゲートフィンガデバイスの場合に最大接合部温度が約１８０℃であることを示した（図５Ａ）。また、このモデルは、各ゲートフィンガを２５０μｍのセグメント２個に分割し、それらセグメント間に２００μｍの熱スペーサを組み込むことにより最大接合部温度が約１５８℃にまで低下することも示している（図５Ｂ）。各フィンガに沿った最大温度差も約２８％、約３９℃から約２８℃に低下し、それにより応答の線形性が潜在的に向上する可能性がある。熱スペーサを含めずに最大接合部温度を同じだけ低下させるには、ゲートピッチを８０μｍから１００μｍに増大させる必要がある。
【００４２】
熱スペーサの使用による潜在的利益は、使用する場合としない場合のＭＭＩＣチップの面積を比較することによりわかる。具体例として、ピッチが８０μｍの初期設計でＭＭＩＣチップが５．０ｍｍ×５．０ｍｍであったと仮定する。ゲートピッチを１００μｍに増大させることにより、ＭＭＩＣチップは６．０ｍｍ×５．０ｍｍに拡大され、面積の増加は２０％である。それとは対照的に、最大接合部温度を同じだけ低下させるために２００μｍの熱スペーサを組み込むことにより、チップの寸法は５．０ｍｍ×５．２ｍｍとなり、面積の増加は４％だけである。
【００４３】
図面及び本明細書において、本発明の典型的な実施形態を開示してきたが、特定の用語が使用されているものの、それらは限定の目的ではなく、包括的また記述的な意味で使用したものにすぎない。本発明の技術的範囲は、特許請求の範囲に示されている。
【技術分野】
【０００１】
本発明は、マイクロ電子デバイスに関し、より詳細には、高出力高周波半導体デバイス及び高出力高周波電界効果トランジスタに関する。
【背景技術】
【０００２】
（政府の権益に関する言明）
本発明は、米海軍により授与された契約Ｎ３９９９７−９９−Ｃ−３７６１号に基づく政府助成により開発されたものである。米国政府は、本発明において一定の権利を有する。
【０００３】
無線周波数（５００ＭＨｚ）、Ｓ帯周波数（３ＧＨｚ）及びＸ帯周波数（１０ＧＨｚ）などの高周波数で動作しながら高出力に対応できる能力（＞２０ワット）を必要とする電気回路は近年、より普及してきている。高出力高周波回路が増加してきたので、それに対応して、無線周波数及びそれ以上の周波数で確実に動作する能力を有し、さらにより高い出力負荷に対応する能力を有するトランジスタの需要が増加してきている。
【０００４】
より高い出力対応能力を提供するために、より大きな有効面積を有するトランジスタが開発されている。しかしながら、トランジスタの面積が増大するにつれて、そのトランジスタは通常、高周波動作により適さなくなる。トランジスタの面積を増大させながら、なおかつ高周波動作を提供するための１つの技術は、並列に接続された複数のトランジスタセルを使用することである。このようなトランジスタセルは、複数のゲートフィンガを使用して提供することができ、したがって、より高い出力対応能力を提供しながらもソース−ドレイン距離を比較的小さく保つことができる。従来技術では、複数の並列トランジスタセルを単一のチップ上に並列に接続する場合、隣り合うセル間のゲート−ゲート距離（本明細書では「ピッチ」又は「ゲートピッチ」と称する）が均一となるようにこれらのセルを等間隔に配置する。
【０００５】
このようなマルチセルトランジスタを高周波動作で使用すると、大量の熱が発生することがある。デバイスが熱くなってしまうと、通常そのデバイスの性能は低下する。このような低下は、利得、線形性及び／又は信頼性で見られることがある。したがって、これらのトランジスタの接合部温度をピーク動作温度未満に保つよう努力が払われてきた。典型的には、適切な機能及び信頼性を確実にするために、デバイスを低温に保つようヒートシンク及び／又はファンが使用されている。しかしながら、冷却システムは、このようなトランジスタを採用しているシステムの寸法、電力消費量、コスト及び／又は動作コストを増大させる恐れがある。
【０００６】
均一ピッチのマルチセルトランジスタでは、アレイの中央近くのセルの温度は、通常周辺のセルの温度よりも高くなる。周辺のセルの方が、より大きな面積及び／又はこれらのセルを取り囲んでいる領域に対するより大きな温度勾配を有するため、一般にそうである。したがって、例えば、マルチセルアレイの中央近くの隣り合うセルが各々発熱し、したがって、セルの両側が、中央から遠いセルに比べて高温となる。これにより、中央の接合部温度が最も高く、最も外側の接合部が中央の接合部と比べて実質的に低下した動作温度を有する概略でベル曲線である温度プロファイルがもたらされる。
【０００７】
デバイスの接合部間の不均一な温度分布は、デバイスの線形性を低下させることがある。例えば、マニホルドで接続され、等間隔に配置された複数のゲートフィンガを有するデバイスの場合、温度の関数としてのゲート抵抗が異なる結果、ゲートマニホルドと個々のゲートフィンガの両方に沿ってＲＦ位相誤差（ｐｈａｓｉｎｇ ｅｒｒｏｒｓ）が生じることがある。従来技術では、これらの問題に対処するために、ゲートフィンガ間の間隔を広げ、かつ／又はフィンガの長さを短くし追加のフィンガを加えて同じ正味の有効面積（ａｃｔｉｖｅ ａｒｅａ）を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第４７６２８０６号明細書
【特許文献２】米国特許第４７５７０２８号明細書
【特許文献３】米国特許第５２７０５５４号明細書
【特許文献４】米国特許第５９２５８９５号明細書
【特許文献５】米国特許出願第０９５６７７１７号明細書
【特許文献６】米国特許出願第１０１３６４５６号明細書
【特許文献７】米国特許出願第１０３０４２７２号明細書
【特許文献８】米国特許出願整理番号５３０８−３７６明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このどちらの解決策でも、デバイスの中央に発生する熱負荷がより広い領域に広がる恐れがある。これらの解決策は、また、マルチセルトランジスタの面積をより大きくする恐れがあり、それによりウエハ当たりのダイス（ｄｉｅ）の数を減らす恐れがある。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、熱スペーサを有する半導体デバイスである高出力高周波半導体デバイス及び高出力高周波電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施形態は、並列に接続された複数のユニットセルを有する高周波高出力半導体デバイスを提供する。これらのユニットセルは各々、制御電極と、第１及び第２の被制御電極とを有する。第１の熱スペーサが、これらのユニットセルのうち少なくとも１つを第１の活性部分及び第２の活性部分に分割し、第２の活性部分は、この熱スペーサにより第１の部分から離隔される。ユニットセルの制御電極ならびに第１及び第２の被制御電極は、第１の熱スペーサ上に設けられる。
【００１２】
本発明のさらなる実施形態においては、第２の熱スペーサがユニットセルを分割して第３の活性部分を形成する。第３の活性部分は、第１及び第２の活性部分から離隔される。ユニットセルの制御電極ならびに第１及び第２の被制御電極が、第２の熱スペーサ上にも設けられる。
【００１３】
本発明の追加の実施形態においては、第３の熱スペーサが隣接するユニットセルを第１の活性部分及び第２の活性部分に分割する。隣接するユニットセルの制御電極ならびに第１及び第２の被制御電極は、第３の熱スペーサ上に設けられる。第３の熱スペーサは、第１及び第２の熱スペーサからずれている。
【００１４】
本発明のさらに他の実施形態においては、ユニットセルの第１及び第２の活性部分がメサを含み、第１の熱スペーサがメサ間の領域を含んでいる。さらに、ユニットセルの第１及び／又は第２の被制御電極が、メサ間の領域に架かるエアブリッジを含むことができる。ユニットセルの制御電極は、メサの側壁上に設けることができ、メサ間の領域の底面へと延びることができる。メサは基板上のエピタキシャル層を含むことができ、メサ間の領域は基板の露出領域を含むことができる。
【００１５】
本発明のさらなる実施形態においては、第１の熱スペーサが、ユニットセルの第１及び第２の活性部分の間にある電気的に不活性な埋め込み領域及び／又は絶縁体領域によってもたらされる。さらに、制御電極が第１の熱スペーサと交差するところでの制御電極の断面積が、少なくとも１つのユニットセルの第１及び第２の活性部分上の制御電極の断面積よりも大きくてよい。また、熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供することができる。
【００１６】
本発明の特定の実施形態においては、ユニットセルは、リニアアレイに配置された複数のユニットセルである。また、制御電極はゲートフィンガでよく、第１及び第２の被制御電極はソース電極及びドレイン電極でよい。ユニットセルは、炭化ケイ素ＭＥＳＦＥＴのユニットセルでよい。ユニットセルは、ＧａＮトランジスタのユニットセルでもよい。
【００１７】
本発明の他の実施形態においては、高出力高周波電界効果トランジスタは、電気的に並列接続された複数のユニットセルを含んでいる。これらのユニットセルの複数のゲート電極が、電気的に並列接続されている。これらのユニットセルの複数のソース電極及びこれらのユニットセルの複数のドレイン電極もまた、電気的に並列接続されている。複数の熱スペーサが、複数のユニットセルのうちの対応するユニットセルを、少なくとも第１の活性部分及び第２の活性部分に分割する。これらユニットセルのゲート電極、ソース電極及びドレイン電極は、対応する熱スペーサを横切っている。
【００１８】
本発明のいくつかの実施形態においては、複数のユニットセルは、ユニットセルのリニアアレイを含んでいる。複数の熱スペーサは、市松模様（ｃｈｅｃｋｅｒｂｏａｒｄ ｐａｔｔｅｒｎ）を提供することができる。複数の熱スペーサは、寸法がほぼ均一でもよいし、あるいは不均一でもよい。複数の熱スペーサを、隣り合うユニットセル間で整合させることもできる。
【００１９】
本発明のさらなる実施形態においては、複数のユニットセルは複数の炭化ケイ素ユニットセルである。複数のユニットセルは、窒化ガリウムをベースとする複数のユニットセルでもよい。
【００２０】
本発明のさらに他の実施形態においては、ユニットセルの第１及び第２の活性部分がメサを含み、複数の熱スペーサがメサ間の領域を含んでいる。さらに、ユニットセルの第１及び／又は第２の被制御電極が、メサ間の対応する領域にかかるエアブリッジを含むことができる。ユニットセルの制御電極は、メサの側壁上に設けることができ、メサ間の領域の底面へと延びることができる。メサは基板上のエピタキシャル層を含むことができ、メサ間の領域は基板の露出領域を含むことができる。
【００２１】
本発明のさらなる実施形態においては、熱スペーサが、ユニットセルの第１及び第２の活性部分の間にある電気的に不活性な埋め込み領域及び／又は絶縁体領域によりもたらされる。さらに、制御電極が熱スペーサと交差するところでの制御電極の断面積が、ユニットセルの第１及び第２の活性部分上の制御電極の断面積よりも大きくてよい。また、熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供することができる。
本発明の利点及び特徴、ならびにその利点及び特徴がどのように実現されるかは、本発明についての以下の詳細な説明を例示的な実施形態を示す添付図面と共に考慮することより容易に明らかになるであろう。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態によるマルチセルトランジスタの一部分の断面図である。
【図２】本発明の実施形態によるマルチセルトランジスタの一部分の平面図である。
【図３】本発明の実施形態によるマルチセルトランジスタの一部分の断面図である。
【図４】本発明の実施形態によるマルチセルトランジスタの一部分の断面図である。
【図５Ａ】単一ゲートフィンガデバイスの熱モデルを示す図である。
【図５Ｂ】本発明の実施形態による、図５Ａの単一ゲートフィンガデバイスに対応する分割されたゲートフィンガデバイスの熱モデルを示す図である。
【発明を実施するための形態】
【００２３】
次に、本発明を、本発明の様々な実施形態を示す図を参照して説明する。図に示すように、層又は領域の寸法は説明のために誇張されており、したがって、本発明の大まかな構造を例示するために与えられている。さらに、本発明の様々な態様を、基板又は他の層上に形成される層に関して説明する。当業者には理解されるように、別の層又は基板上に形成される層と言う場合、追加の層が介在しているかもしれないことが企図されている。介在層なしで別の層又は基板上に形成される層を指す場合、本明細書では「直接」層又は基板上にあると記述する。図面を通して、同じ番号は同じ要素を示している。本明細書で使用する「及び／又は」という用語は、記載されている関連用語の１つ又は複数のあらゆる組合せを含んでいる。
【００２４】
様々な素子、構成要素、領域、層及び／又は部分を説明するために、第１の及び第２の、という用語が本明細書で使用されることがあるが、これらの素子、構成要素、領域、層及び／又は部分を、これらの用語によって限定すべきではないことが理解されよう。これらの用語は、ある素子、構成要素、領域、層又は部分を別の領域、層又は部分と区別するために使用するにすぎない。したがって、本発明の教示から逸脱することなく、以下で論じる第１の領域、層又は部分は、第２の領域、層又は部分と称することもでき、第２の領域、層又は部分についても同様である。
【００２５】
次に、本発明の実施形態を、図１から図３を参照して説明する。そのうち、図２は、本発明の実施形態による例示的な半導体デバイスの上面図である。図１は、線１−１’に沿った図２に示す半導体デバイスの一部分の断面図である。図３は、線３−３’に沿った図２に示す半導体デバイスの一部分の断面図である。図４は、線４−４’に沿った図２に示す半導体デバイスの一部分の断面図である。
【００２６】
図１は、本発明の実施形態による例示的なマルチセルトランジスタの一部分の断面図である。ＳｉＣ金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に関して本発明の実施形態を説明するが、本発明はこのような半導体デバイスに限定されるものと解釈すべきではない。したがって、本発明の実施形態は、バイポーラ接合トランジスタなど、複数のユニットセルを有する他のトランジスタデバイスを含むこともできる。したがって、本発明の実施形態をゲートピッチが不均一な場合に関して議論するが、本明細書において「ゲート」と言う場合、半導体デバイスの制御電極を示している。本発明の実施形態は、より／比較的均一な接合部温度が望まれ、デバイスの複数のユニットセルが存在するいかなる半導体デバイスでの使用にも適することがある。したがって、本発明の実施形態は、例えば、ＧａＮ、ＧａＡｓ及び／又はＳｉデバイスなど非炭化ケイ素デバイスでの使用に適することがある。すなわち、本発明の実施形態は、例えば、ＳｉＣ ＭＥＳＦＥＴ、ＳｉＣ ＭＥＳＦＥＴ ＭＭＩＣ、ＳｉＣ ＳＩＴ、ＧａＮ ＨＥＭＴ、ＧａＮ ＨＥＭＴ ＭＭＩＣ、Ｓｉ ＬＤＭＯＳ、ＧａＡｓ ＭＥＳＦＥＴ、ＧａＡｓ ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＡｓ ＨＥＭＴ、ＧａＡｓ ＨＥＭＴ ＭＭＩＣ、ＧａＡｓ ｐＨＥＭＴ及び／又はＧａＡｓ ｐＨＥＭＴ ＭＭＩＣを提供することができる。
【００２７】
図１に示すように、本発明の実施形態を組み込んだＭＥＳＦＥＴの例示的な部分は、ｐ又はｎ導電型、もしくは半絶縁性の単結晶バルク炭化ケイ素基板１０上に成長させたｐ導電型の第１のエピタキシャル層１２を含むことができる。炭化ケイ素の第１のエピタキシャル層１２は、基板１０とｎ型のエピタキシャル層１４との間に配置される。任意選択のメタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）層３２を、基板１０の、第１のエピタキシャル層１２とは反対側に形成することができる。
【００２８】
第１のエピタキシャル層１２は、ｐ導電型炭化ケイ素エピタキシャル層、非ドープの炭化ケイ素エピタキシャル層又はかなり低ドープのｎ導電型炭化ケイ素エピタキシャル層でよい。低ドープの炭化ケイ素エピタキシャル層を使用する場合、いくつかの実施形態では、第１のエピタキシャル層１２のドーピング濃度は、約５×１０１５ｃｍ−３未満である。非ドープ又はｎ導電型の第１のエピタキシャル層１２を使用する場合、いくつかの実施形態では、基板１０は半絶縁性の炭化ケイ素基板である。非ドープ又はｎ導電型の第１のエピタキシャル層１２を使用する場合、トランジスタに重要な電気的効果を与える高品質チャネル層をバッファ層なしで形成することができる。
【００２９】
オーム接点２０及び２２は、第２のエピタキシャル層１４上に形成することができ、ソース接点２０及びドレイン接点２２を提供するように離隔される。ゲートフィンガとも称される一連のショットキーゲート接点２４が、第２のエピタキシャル層１４上の、対応するソース接点２０とドレイン接点２２の間に形成される。図示するように、任意選択の金属上部層（ｍｅｔａｌ ｏｖｅｒｌａｙｅｒ）２６、２８及び３０を、ソース接点２０及びドレイン接点２２、ならびにショットキーゲート接点２４上に形成する。パッシベーション層６０を設けることもできる。図１に示すように、本発明のいくつかの実施形態では、並列に接続されているセルのリニアアレイが提供される。したがって、ゲート接点２４を第３次元に並列に接続することができる。本発明のさらに他の実施形態においては、セルの２次元アレイを提供することができる。
【００３０】
図１では２つのゲートフィンガ２４を示しているが、他の個数のゲートフィンガを使用することもできる。さらに、他のＭＥＳＦＥＴ又は半導体デバイス構成を使用することもできる。例えば、公知のデバイスを本発明の実施形態で使用することができる（例えば、その開示が、完全に記載されているかのように本明細書に組み込まれる、特許文献１、２、３及び４参照）。また、非公開のデバイスを本発明の実施形態で使用することができる（例えば、本願の譲受人に譲渡され、その開示が、完全に記載されているかのように本明細書に組み込まれる、２０００年５月１０日出願の「SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS AND METHODS OF FABRICATING SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS」という名称の特許文献５、２００１年１０月２４日出願の「DELTA DOPED SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS AND METHODS OF FABRICATING DELTA DOPED SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS HAVING A GATE DISPOSED IN A DOUBLE RECESS STRUCTURE」という名称の特許文献６、及び２００２年１１月２６日出願の「TRANSISTORS HAVING BURIED P-TYPE LAYERS BENEATH THE SOURCE REGION AND METHODS OF FABRICATING THE SAME」という名称の特許文献７参照）。しかしながら、本発明の実施形態はＭＥＳＦＥＴに限定されず、制御電極のアレイを有する、またいくつかの実施形態においては制御電極のリニアアレイを有する他のデバイスでも使用することができる。
【００３１】
図２は、本発明のいくつかの実施形態によるマルチセルトランジスタの上面図である。この半導体デバイスは、図１に示すようなＳｉＣ ＭＥＳＦＥＴでよい。図２においては、複数のゲートフィンガ２４が熱スペーサ４０によって第１、第２及び第３の部分２４’、２４’’、及び２４’’’に分割されている。図２に示す２つの熱スペーサ４０によってゲートフィンガ２４の３つの部分が提供されるが、他の個数の熱スペーサ４０を設けることもできる。例えば、単一の熱スペーサによって、ゲートフィンガ２４を第１及び第２の部分に分割することもできる。ゲートフィンガ２４を並列に接続するために電気伝導性マニホルド４２が設けられている。
【００３２】
発熱しないような電気的に不活性な領域を、ゲートフィンガ２４に沿って電気的に活性な領域の間に配置することにより、熱スペーサ４０を設けることができる。このような電気的に不活性領域は、例えば、１つ又は複数のエピタキシャル層１２及び１４の全部又は一部を取り除いて下層及び／又は基板１０を露出させることによって設けることができる。本発明の特定の実施形態においては、熱スペーサ４０が、半絶縁性炭化ケイ素基板のうちエピタキシャル層１２及び１４がない部分を含んでいる。他の実施形態においては、熱スペーサ４０が、半絶縁性炭化ケイ素基板のうち、エピタキシャル層１４がなくエピタキシャル層１２の一部分だけを有する部分を含んでいる。熱スペーサ４０は、カウンタドーピング、局所酸化プロセス又は他のかかる技術を用いて熱スペーサ４０の領域を電気的に不活性にすることによって設けることもできる。熱スペーサ４０による活性領域の分割は、例えば、メサのエッチング、イオン注入領域、誘電体の追加又は電気絶縁性を提供する他の機構によって実現することができる。本明細書で使用する「電気的に不活性な」という用語は、制御電極が存在する場合でも、制御電極に電圧又は電流が印加されるかどうかにかかわらず被制御電極間に実質的な電流が流れない領域を示している。したがって、例えば、発熱しないような熱スペーサ４０においては、ゲートフィンガ２４の電圧にかかわらずソース電極２０からドレイン電極２２へは電流が流れないはずである。
【００３３】
熱スペーサ４０は、炭化ケイ素の場合に各スペーサの長さが、例えば、約５０μｍから約２００μｍである電気的に不活性な領域を提供することができる。熱スペーサの具体的な長さは、ゲート幅（すなわち、ゲートフィンガの長さ）によって変わり得る。ゲートフィンガ当たりの熱スペーサの数は、均一でも不均一でもよい。例えば、５００μｍの活性領域を有するゲートフィンガでは、２つの１００μｍの熱スペーサによって３つの同等のセグメントに分割することができる。あるいは、５００μｍの活性領域を有するゲートフィンガを、単一の２００μｍの熱スペーサによって２つの同等のセグメントに分割することもできる。
【００３４】
ＲＦトランジスタの設計において、各ゲートフィンガに沿った寄生抵抗、寄生インダクタンス及び寄生容量は重要である。各ゲートフィンガの長さは通常、熱的諸条件（ｔｈｅｒｍａｌ ｃｏｎｓｉｄｅｒａｔｉｏｎ）と周波数応答との両方によって限定される。所望の動作周波数が増大するにつれて、通常ゲートフィンガの長さは縮小される。というのは、ゲートフィンガに沿った直列抵抗及び直列インダクタンスが減少すると、トランジスタの最大動作周波数（ｆｍａｘ）が増大するからである。したがって、いくつかの用途では、熱スペーサの追加がトランジスタの周波数性能に悪影響をもたらさないことが望ましいことがある。
【００３５】
図３及び図４は、本発明のいくつかの実施形態によるマルチセルトランジスタの一部分の断面図である。図３を見るとわかるように、エピタキシャル層１２及び１４の一部分を取り除いてデバイスの活性領域に対応するメサ５０を設けることによって、熱スペーサ領域４０が設けられる。ゲート導体２４は、エピタキシャル層１２及び１４のメサ上に設けられ、メサの側壁に沿って基板上まで下り、隣のメサへと続く。ソース導体２０及びドレイン導体２２は、メサ５０間に懸架される。エアブリッジ又は誘電体の交差を利用して熱スペーサ領域４０をまたいでソース及びドレイン電極２０及び２２を掛け渡すことにより、寄生容量を低減しかつ／又は最小限に抑えることができる。ゲート電極２４も懸架させることができるが、レイアウト上のスペースの制約がこれを禁じることがある。
【００３６】
直列抵抗及び直列インダクタンスの増加を最小限に抑えるようにゲートを熱スペーサの上まで張り出させることによって熱スペーサを含める結果、寄生容量を低減しかつ／又は最小限に抑えることもできる。このような張出しゲート構造は、ゲートフィンガ２４の張出し領域２５として図２に示されている。この張出し領域２５におけるゲートフィンガ２４の幅は、約１μｍから約２０μｍでよい。したがって、ゲートフィンガ２４の張出し領域２５の幅を増大させることができ、それによりゲートフィンガ２４のうち活性領域５０にある部分の断面積を増大させることができる。
【００３７】
本発明の実施形態を、ゲート導体の幅が不均一で、ソース及びドレイン導体が懸架されている場合に関して説明してきたが、本発明はこのような実施形態に限定されるものと解釈すべきではない。例えば、本発明のいくつかの実施形態においては、ゲートフィンガの導体の幅がほぼ均一であってもよい。さらに、ソース及びドレイン接点の導体が、基板１０及び／又は熱スペーサの他の電気的に不活性な領域などの下層と接していてもよい。例えば、図３におけるメサ間の領域を、酸化物などの絶縁体で充てんすることができ、その絶縁体上にゲート導体ならびにソース及びドレイン領域を設けることができる。
【００３８】
さらに、図１から図４の熱スペーサは、各ゲートフィンガに同数のスペーサを有するものとして示されているが、異なるフィンガ内に異なる数のスペーサを設けることもできる。例えば、隣り合うフィンガが異なる数のスペーサを有する、スペーサの市松模様を設けることもできる。したがって、第１のゲートフィンガが、フィンガのほぼ中央に単一のスペーサを有し、隣のフィンガが、フィンガの長さの約１／３及び２／３のところに中心を置く２つのスペーサを有していてもよい。隣り合うフィンガの活性部分は、２次元で互いに離隔されるので、このような市松模様は、より均一な温度プロファイルを提供するのに有益なことがある。この市松模様により、エアブリッジ間の相互結合を低減することもできる。
【００３９】
さらに、熱スペーサの組込みに加えて、ゲートフィンガ２４間のピッチが不均一でもよい。例えば、小さいピッチからより大きなピッチへとデバイスの中央に向かってピッチを変化させることもできる。デバイスの中央でピッチを増大させることにより、熱拡散領域が増大してデバイスの中央における温度勾配の低下を補償し、それによりそれぞれのゲートフィンガに関連する接合部温度があまり高くならないようにすることができる。より均一な接合部温度により、ピーク接合部温度を下げることができ、それにより同じ動作条件下で均一に離隔された従来のデバイスに勝る信頼性の向上をもたらすことができる。さらに、このより均一な温度プロファイルにより、フィンガ間のインピーダンスの差を低減し、それによりＲＦデバイスの線形性を向上させることができる。したがって、本発明の実施形態は、不均一なゲートピッチを含むことができる（例えば、その開示が、完全に記載されているかのように本明細書に組み込まれる、「NON-UNIFORM GATE PITCH SEMICONDUCTOR DEVICES」という名称の特許文献８参照）。
【実施例】
【００４０】
以下の実施例は、本発明のいくつかの実施形態を例示するものであり、本発明を限定するものと解釈すべきではない。
【００４１】
連続波（ＣＷ）動作用に設計された活性ゲートの周囲が３０ｍｍのＳｉＣ ＭＥＳＦＥＴ ＭＭＩＣを、単一のゲートフィンガデバイス（図５Ａ）とゲートフィンガが分割されたデバイス（図５Ｂ）の両方の場合について熱的にモデル化した。４ＧＨｚ未満の周波数の場合、各フィンガの長さは５００μｍでよい。この熱モデルは、ＣｕＷパッケージ及びＡｕＳｎはんだ付けの効果を含んでおり、パッケージの裏面を９０℃に維持した場合を示している。フィンガは、８０μｍの間隔で離隔されていた。このモデルは、単一のゲートフィンガデバイスの場合に最大接合部温度が約１８０℃であることを示した（図５Ａ）。また、このモデルは、各ゲートフィンガを２５０μｍのセグメント２個に分割し、それらセグメント間に２００μｍの熱スペーサを組み込むことにより最大接合部温度が約１５８℃にまで低下することも示している（図５Ｂ）。各フィンガに沿った最大温度差も約２８％、約３９℃から約２８℃に低下し、それにより応答の線形性が潜在的に向上する可能性がある。熱スペーサを含めずに最大接合部温度を同じだけ低下させるには、ゲートピッチを８０μｍから１００μｍに増大させる必要がある。
【００４２】
熱スペーサの使用による潜在的利益は、使用する場合としない場合のＭＭＩＣチップの面積を比較することによりわかる。具体例として、ピッチが８０μｍの初期設計でＭＭＩＣチップが５．０ｍｍ×５．０ｍｍであったと仮定する。ゲートピッチを１００μｍに増大させることにより、ＭＭＩＣチップは６．０ｍｍ×５．０ｍｍに拡大され、面積の増加は２０％である。それとは対照的に、最大接合部温度を同じだけ低下させるために２００μｍの熱スペーサを組み込むことにより、チップの寸法は５．０ｍｍ×５．２ｍｍとなり、面積の増加は４％だけである。
【００４３】
図面及び本明細書において、本発明の典型的な実施形態を開示してきたが、特定の用語が使用されているものの、それらは限定の目的ではなく、包括的また記述的な意味で使用したものにすぎない。本発明の技術的範囲は、特許請求の範囲に示されている。
【特許請求の範囲】
【請求項１】
各々が制御電極と第１の被制御電極及び第２の被制御電極とを有し、並列に接続された複数のユニットセルと、
前記ユニットセルの少なくとも１つを第１の活性部分及び第２の活性部分に分割し、前記第２の活性部分を前記第１の活性部分から離隔する熱スペーサとを備え、
前記少なくとも１つのユニットセルの前記制御電極と前記第１の被制御電極及び前記第２の被制御電極は、前記熱スペーサを横切って延びていることを特徴とする高出力高周波半導体デバイス。
【請求項２】
前記熱スペーサは、第１の熱スペーサを備え、
前記半導体デバイスは、前記少なくとも１つのユニットセルを分割して第３の活性部分を形成し、前記第３の活性部分を前記第１の活性部分及び前記第２の活性部分から離隔する第２の熱スペーサをさらに備え、
前記少なくとも１つのユニットセルの前記制御電極と前記第１の被制御電極及び前記第２の被制御電極は、前記第２の熱スペーサを横切って延びていることを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項３】
隣接するユニットセルを第１の活性部分及び第２の活性部分に分割する第３の熱スペーサをさらに備え、
前記隣接するユニットセルの前記制御電極と前記第１の被制御電極及び前記第２の被制御電極は、前記第３の熱スペーサを横切って延びており、
前記第３の熱スペーサは、前記第１の熱スペーサ及び前記第２の熱スペーサからずれていることを特徴とする請求項２に記載の高出力高周波半導体デバイス。
【請求項４】
前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分はメサを含み、前記熱スペーサは前記メサ間の領域を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項５】
前記少なくとも１つのユニットセルの前記第１の被制御電極及び／又は前記第２の被制御電極の少なくとも１つは、前記メサ間の前記領域に架かるエアブリッジを含むことを特徴とする請求項４に記載の高出力高周波半導体デバイス。
【請求項６】
前記少なくとも１つのユニットセルの前記制御電極は前記メサの側壁上に設けられ、前記メサ間の前記領域の底面へと延びていることを特徴とする請求項４に記載の高出力高周波半導体デバイス。
【請求項７】
前記メサは基板上のエピタキシャル層を含み、前記メサ間の前記領域は前記基板の露出領域を含むことを特徴とする請求項４に記載の高出力高周波半導体デバイス。
【請求項８】
前記熱スペーサは、前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分の間に電気的に不活性な埋め込み領域及び／又は絶縁体領域を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項９】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の断面積が、前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の断面積よりも大きいことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１０】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の幅が、前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の幅よりも大きいことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１１】
前記熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供するように構成されていることを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１２】
前記ユニットセルは、リニアアレイに配置された複数のユニットセルを含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１３】
前記制御電極はゲートフィンガを含み、前記第１の被制御電極及び前記第２の被制御電極はソース電極及びドレイン電極を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１４】
前記ユニットセルは、炭化ケイ素ＭＥＳＦＥＴのユニットセルを含むことを特徴とする請求項１３に記載の高出力高周波半導体デバイス。
【請求項１５】
前記ユニットセルは、ＧａＮトランジスタのユニットセルを含むことを特徴とする請求項１３に記載の高出力高周波半導体デバイス。
【請求項１６】
前記熱スペーサは、動作中に発熱しないように構成された電気的に不活性な領域を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１７】
各々がソース領域及びドレイン領域を有し、電気的に並列接続された複数のユニットセルと、
前記ユニットセルの、電気的に並列接続された複数のゲート電極と、
前記ユニットセルの、電気的に並列接続された複数のソース電極と、
前記ユニットセルの、電気的に並列接続された複数のドレイン電極と、
前記複数のユニットセルのうちの対応するユニットセルを、少なくとも第１の活性部分及び第２の活性部分に分割する複数の熱スペーサとを備え、
前記ユニットセルの前記ゲート電極と前記ソース電極と前記ドレイン電極が前記対応する熱スペーサを横切っていることを特徴とする高出力高周波電界効果トランジスタ。
【請求項１８】
前記複数のユニットセルは、ユニットセルのリニアアレイを含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項１９】
前記複数の熱スペーサは、市松模様を提供することを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２０】
前記複数の熱スペーサの寸法は、ほぼ均一であることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２１】
前記複数の熱スペーサは、隣り合うユニットセル間で整合されていることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２２】
前記複数の熱スペーサの寸法は、不均一であることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２３】
前記複数のユニットセルは、複数の炭化ケイ素ユニットセルを含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２４】
前記複数のユニットセルは、窒化ガリウムをベースとする複数のユニットセルを含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２５】
前記ユニットセルの前記第１の活性部分及び前記第２の活性部分はメサを含み、前記熱スペーサは前記メサ間の領域を含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２６】
前記ユニットセルの前記第１の被制御電極及び／又は前記第２の被制御電極の少なくとも１つは、前記メサ間の前記領域に架かるエアブリッジを含むことを特徴とする請求項２５に記載の高出力高周波電界効果トランジスタ。
【請求項２７】
前記ユニットセルの前記制御電極は前記メサの側壁上に設けられ、前記メサ間の前記領域の底面へと延びていることを特徴とする請求項２５に記載の高出力高周波電界効果トランジスタ。
【請求項２８】
前記メサは基板上のエピタキシャル層を含み、前記メサ間の前記領域は前記基板の露出領域を含むことを特徴とする請求項２５に記載の高出力高周波電界効果トランジスタ。
【請求項２９】
前記熱スペーサは、前記ユニットセルの前記第１の活性部分及び前記第２の活性部分の間に電気的に不活性な埋め込み領域及び／又は絶縁体領域を含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３０】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の断面積が、前記ユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の断面積よりも大きいことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３１】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の幅が、前記ユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の幅よりも大きいことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３２】
前記熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供するように構成されていることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３３】
前記熱スペーサは、動作中に発熱しないような電気的に不活性な領域を含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項１】
各々が制御電極と第１の被制御電極及び第２の被制御電極とを有し、並列に接続された複数のユニットセルと、
前記ユニットセルの少なくとも１つを第１の活性部分及び第２の活性部分に分割し、前記第２の活性部分を前記第１の活性部分から離隔する熱スペーサとを備え、
前記少なくとも１つのユニットセルの前記制御電極と前記第１の被制御電極及び前記第２の被制御電極は、前記熱スペーサを横切って延びていることを特徴とする高出力高周波半導体デバイス。
【請求項２】
前記熱スペーサは、第１の熱スペーサを備え、
前記半導体デバイスは、前記少なくとも１つのユニットセルを分割して第３の活性部分を形成し、前記第３の活性部分を前記第１の活性部分及び前記第２の活性部分から離隔する第２の熱スペーサをさらに備え、
前記少なくとも１つのユニットセルの前記制御電極と前記第１の被制御電極及び前記第２の被制御電極は、前記第２の熱スペーサを横切って延びていることを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項３】
隣接するユニットセルを第１の活性部分及び第２の活性部分に分割する第３の熱スペーサをさらに備え、
前記隣接するユニットセルの前記制御電極と前記第１の被制御電極及び前記第２の被制御電極は、前記第３の熱スペーサを横切って延びており、
前記第３の熱スペーサは、前記第１の熱スペーサ及び前記第２の熱スペーサからずれていることを特徴とする請求項２に記載の高出力高周波半導体デバイス。
【請求項４】
前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分はメサを含み、前記熱スペーサは前記メサ間の領域を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項５】
前記少なくとも１つのユニットセルの前記第１の被制御電極及び／又は前記第２の被制御電極の少なくとも１つは、前記メサ間の前記領域に架かるエアブリッジを含むことを特徴とする請求項４に記載の高出力高周波半導体デバイス。
【請求項６】
前記少なくとも１つのユニットセルの前記制御電極は前記メサの側壁上に設けられ、前記メサ間の前記領域の底面へと延びていることを特徴とする請求項４に記載の高出力高周波半導体デバイス。
【請求項７】
前記メサは基板上のエピタキシャル層を含み、前記メサ間の前記領域は前記基板の露出領域を含むことを特徴とする請求項４に記載の高出力高周波半導体デバイス。
【請求項８】
前記熱スペーサは、前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分の間に電気的に不活性な埋め込み領域及び／又は絶縁体領域を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項９】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の断面積が、前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の断面積よりも大きいことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１０】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の幅が、前記少なくとも１つのユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の幅よりも大きいことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１１】
前記熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供するように構成されていることを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１２】
前記ユニットセルは、リニアアレイに配置された複数のユニットセルを含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１３】
前記制御電極はゲートフィンガを含み、前記第１の被制御電極及び前記第２の被制御電極はソース電極及びドレイン電極を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１４】
前記ユニットセルは、炭化ケイ素ＭＥＳＦＥＴのユニットセルを含むことを特徴とする請求項１３に記載の高出力高周波半導体デバイス。
【請求項１５】
前記ユニットセルは、ＧａＮトランジスタのユニットセルを含むことを特徴とする請求項１３に記載の高出力高周波半導体デバイス。
【請求項１６】
前記熱スペーサは、動作中に発熱しないように構成された電気的に不活性な領域を含むことを特徴とする請求項１に記載の高出力高周波半導体デバイス。
【請求項１７】
各々がソース領域及びドレイン領域を有し、電気的に並列接続された複数のユニットセルと、
前記ユニットセルの、電気的に並列接続された複数のゲート電極と、
前記ユニットセルの、電気的に並列接続された複数のソース電極と、
前記ユニットセルの、電気的に並列接続された複数のドレイン電極と、
前記複数のユニットセルのうちの対応するユニットセルを、少なくとも第１の活性部分及び第２の活性部分に分割する複数の熱スペーサとを備え、
前記ユニットセルの前記ゲート電極と前記ソース電極と前記ドレイン電極が前記対応する熱スペーサを横切っていることを特徴とする高出力高周波電界効果トランジスタ。
【請求項１８】
前記複数のユニットセルは、ユニットセルのリニアアレイを含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項１９】
前記複数の熱スペーサは、市松模様を提供することを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２０】
前記複数の熱スペーサの寸法は、ほぼ均一であることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２１】
前記複数の熱スペーサは、隣り合うユニットセル間で整合されていることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２２】
前記複数の熱スペーサの寸法は、不均一であることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２３】
前記複数のユニットセルは、複数の炭化ケイ素ユニットセルを含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２４】
前記複数のユニットセルは、窒化ガリウムをベースとする複数のユニットセルを含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２５】
前記ユニットセルの前記第１の活性部分及び前記第２の活性部分はメサを含み、前記熱スペーサは前記メサ間の領域を含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項２６】
前記ユニットセルの前記第１の被制御電極及び／又は前記第２の被制御電極の少なくとも１つは、前記メサ間の前記領域に架かるエアブリッジを含むことを特徴とする請求項２５に記載の高出力高周波電界効果トランジスタ。
【請求項２７】
前記ユニットセルの前記制御電極は前記メサの側壁上に設けられ、前記メサ間の前記領域の底面へと延びていることを特徴とする請求項２５に記載の高出力高周波電界効果トランジスタ。
【請求項２８】
前記メサは基板上のエピタキシャル層を含み、前記メサ間の前記領域は前記基板の露出領域を含むことを特徴とする請求項２５に記載の高出力高周波電界効果トランジスタ。
【請求項２９】
前記熱スペーサは、前記ユニットセルの前記第１の活性部分及び前記第２の活性部分の間に電気的に不活性な埋め込み領域及び／又は絶縁体領域を含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３０】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の断面積が、前記ユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の断面積よりも大きいことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３１】
前記制御電極が前記熱スペーサと交差するところでの該制御電極の幅が、前記ユニットセルの前記第１の活性部分及び前記第２の活性部分上の前記制御電極の幅よりも大きいことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３２】
前記熱スペーサは、特定の１組の動作条件で、対応する単一ゲートデバイスよりも低いピーク接合部温度を提供するように構成されていることを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【請求項３３】
前記熱スペーサは、動作中に発熱しないような電気的に不活性な領域を含むことを特徴とする請求項１７に記載の高出力高周波電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【公開番号】特開２０１２−６９９６６（Ｐ２０１２−６９９６６Ａ）
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−２３２５０１（Ｐ２０１１−２３２５０１）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【分割の表示】特願２００７−５００７４９（Ｐ２００７−５００７４９）の分割
【原出願日】平成１６年１１月１８日（２００４．１１．１８）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２４年４月５日（２０１２．４．５）
【国際特許分類】
【出願番号】特願２０１１−２３２５０１（Ｐ２０１１−２３２５０１）
【出願日】平成２３年１０月２４日（２０１１．１０．２４）
【分割の表示】特願２００７−５００７４９（Ｐ２００７−５００７４９）の分割
【原出願日】平成１６年１１月１８日（２００４．１１．１８）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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