発光素子およびその製造方法、発光装置の製造方法、照明装置、バックライト並びに表示装置
【課題】低抵抗で十分な発光強度が得られる発光素子を提供する。
【解決手段】この発光素子１００は、ｎ型ＧａＮ半導体基部１１３と、ｎ型ＧａＮ半導体基部１１３上に立設状態で互いに間隔を隔てて形成された複数のｎ型ＧａＮ棒状半導体１２１と、ｎ型ＧａＮ棒状半導体１２１を覆うｐ型ＧａＮ半導体層１２３とを備えた。ｎ型ＧａＮ棒状半導体１２１は棒状半導体１２１にｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、ｎ型ＧａＮ棒状半導体１２１の長さを長くしても、ｎ型ＧａＮ棒状半導体１２１の抵抗の増大が抑えられ、ｎ型ＧａＮ棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。
【解決手段】この発光素子１００は、ｎ型ＧａＮ半導体基部１１３と、ｎ型ＧａＮ半導体基部１１３上に立設状態で互いに間隔を隔てて形成された複数のｎ型ＧａＮ棒状半導体１２１と、ｎ型ＧａＮ棒状半導体１２１を覆うｐ型ＧａＮ半導体層１２３とを備えた。ｎ型ＧａＮ棒状半導体１２１は棒状半導体１２１にｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、ｎ型ＧａＮ棒状半導体１２１の長さを長くしても、ｎ型ＧａＮ棒状半導体１２１の抵抗の増大が抑えられ、ｎ型ＧａＮ棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、棒状または板状などの突起状半導体を有する発光素子およびその製造方法、上記発光素子を備えた発光装置の製造方法、および、上記発光装置を備えた照明装置，バックライト並びに表示装置に関する。
【背景技術】
【０００２】
従来、平面型の発光素子に比べて発光面積を増大させたロッド型発光素子が、特許文献１(特開２００６−３３２６５０号公報)に開示されている。
【０００３】
このロッド型発光素子は、図２４に示すように、基板９００上に第１極性層９１０が形成され、この第１極性層９１０上に光を放出する活性層からなる複数個のロッド９２０が形成されている。このロッド９２０はさらに第２極性層９３０に包まれており、上記活性層からなる複数個のロッド９２０および第２極性層９３０がロッド型発光素子を構成している。
【０００４】
上記従来技術によれば、それぞれのロッド９２０は全体の面に光を放出するため、発光面積が増加し、発光素子による光量が増加する。
【０００５】
しかしながら、上記従来技術では、ロッド９２０は活性層からなるが、活性層は専らキャリアを閉じ込めて発光効率を上げる役割を持つものであり、一般的に高抵抗である。上記従来技術では、発光面積を増やすためにはロッドの長さを長くする必要があるが、ロッドの長さを長くするほど高抵抗な活性層も長くなり、先端まで十分な電流を流すことができずに先端部が暗くなり、十分な発光強度が得られないという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３２６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、低抵抗で十分な発光強度が得られる発光素子を提供することにある。また、この発明のさらなる課題は、そのような発光素子の製造方法、そのような発光素子による発光装置の製造方法、そのような発光装置を備えた照明装置、バックライト並びに表示装置をも提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の発光素子は、第１導電型の半導体基部と、
上記第１導電型の半導体基部上に形成された複数の第１導電型の突起状半導体と、
上記突起状半導体を覆う第２導電型の半導体層と
を備えたことを特徴としている。
【０００９】
この発明の発光素子によれば、上記第１導電型の突起状半導体を覆うように第２導電型の半導体層が形成されているので、上記突起状半導体のほぼ全側面を発光させることが可能となる。それゆえ、この発明の発光素子によれば、平面状の発光層を持つ発光ダイオードチップに比べて、上記第１導電型の半導体基部の単位面積当たりの発光量を増大させることができる。
【００１０】
また、この発明によれば、上記突起状半導体は第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、上記突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。したがって、上記第１導電型の半導体基部の単位面積当たりの発光量をさらに増やすことが可能となる。
【００１１】
また、一実施形態では、上記第１導電型の突起状半導体は第１導電型の棒状半導体である。
【００１２】
この実施形態によれば、上記棒状半導体の根元部から先端部にわたって一様に発光させることができ、上記棒状半導体のほぼ全側面を発光させることが可能となるので、平面状の発光層を持つ発光ダイオードチップに比べて、上記第１導電型の半導体基部の単位面積当たりの発光量を増大させることができる。
【００１３】
また、一実施形態では、上記第１導電型の棒状半導体の長さが上記第１導電型の棒状半導体の太さの１０倍以上である。
【００１４】
この実施形態では、上記半導体基部の単位面積当たりの発光量を著しく増大させることができる。これに対して、従来技術のように棒状半導体が活性層からなる場合は棒状半導体の長さを太さの１０倍以上にすると先端部を発光させることが困難になる。したがって、棒状半導体の長さが太さの１０倍以上にすることによって、低抵抗で発光強度が高いという本発明の利点が特に顕著となる。
【００１５】
また、一実施形態では、上記第１導電型の突起状半導体は第１導電型の板状半導体である。
【００１６】
この実施形態によれば、上記突起状半導体を板状半導体としたことで、その板状半導体の最も広い発光面を無極性面とすることで、全体としての発光効率を高めることができる。
【００１７】
また、一実施形態では、上記第１導電型の突起状半導体と第２導電型の半導体層との間に活性層が形成されている。
【００１８】
この実施形態では、発光効率を上げることができる。また、上記活性層は、あくまで上記第１導電型の突起状半導体と上記第２導電型の半導体層との間に、相対的に薄く形成されるものであるので、発光効率が良い。上記活性層は、両極のキャリア(正孔と電子)を狭い範囲に閉じ込めて再結合確率を上げるためのものであるからである。これに対し、従来技術の様に、第１導電型の棒状半導体の部分まで全て活性層からなる場合、キャリアの閉じ込めが不十分なため発光効率が高くない。
【００１９】
また、一実施形態では、上記第２導電型の半導体層上に透明電極層が形成されている。
【００２０】
この実施形態では、上記透明電極層が上記棒状半導体から放射された光を透過しつつ、上記第２導電型の半導体層で電圧降下を起こすことを防ぐことができる。したがって、上記棒状半導体の全体にわたって一様に発光させることができる。
【００２１】
また、一実施形態では、上記複数の第１導電型の突起状半導体の間で上記透明電極層が対向している対向間隙に上記透明電極層よりも透明性が高い材料で作製された透明部材が充填されている。
【００２２】
この実施形態では、上記複数の第１導電型の突起状半導体の間の隙間を一般的に透明性の低い透明電極層で埋めてしまわずに、上記透明電極層よりも透明性が高い透明部材を上記対向隙間に充填しているので、発光素子の発光効率を向上させることができる。
【００２３】
また、この発明の発光素子の製造方法は、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と
を備えた。
【００２４】
この発明の製造方法によれば、製造した発光素子は、上記第１導電型の突起状半導体を覆うように上記第２導電型の半導体層が形成されるので、上記突起状半導体のほぼ全側面を発光させることが可能になる。それゆえ、上記発光素子によれば、平面状の発光層を持つ発光ダイオードチップに比べて、上記第１の基板の単位面積当たりの発光量を増大することができる。また、この製造方法によれば、上記突起状半導体は第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、上記突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。したがって、上記第１の基板の単位面積当たりの発光量をさらに増やすことが可能となる。さらに、この製造方法によれば、上記突起状半導体をフォトリソグラフィ工程と非等方的なエッチングにより形成できるので、狙い通りの良好な形状の突起状半導体を得ることができて歩留まりを向上させることができる。
【００２５】
また、一実施形態の発光素子の製造方法は、上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程を行う。
【００２６】
この実施形態によれば、上記アニールによる結晶欠陥回復工程によって、上記突起状半導体の結晶欠陥密度を減らして結晶性を向上することができる。したがって、その後に行われる半導体シェル形成工程において、第２導電型の半導体層の結晶性も向上するため、発光素子の発光効率を向上することができる。
【００２７】
また、一実施形態の発光素子の製造方法は、上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程を行う。
【００２８】
この実施形態によれば、上記エッチングによる結晶欠陥除去工程によって、上記突起状半導体の結晶欠陥密度を減らして結晶性を向上することができる。したがって、その後に行われる半導体シェル形成工程において、第２導電型の半導体層の結晶性も向上するため、発光素子の発光効率を向上することができる。
【００２９】
また、一実施形態の発光素子の製造方法は、上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程と、
上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程と
を、上記結晶欠陥除去工程、上記結晶欠陥回復工程の順に行なう。
【００３０】
この実施形態によれば、上記ウェットエッチングによる結晶欠陥除去工程と、上記アニールによる結晶欠陥回復工程の両方を、この順で行なうことにより、より効果的に上記突起状半導体の結晶性を向上させることができる。
【００３１】
また、この発明の発光素子の製造方法は、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離す発光素子切り離し工程と
を備えた。
【００３２】
この発明の製造方法によれば、上記発光素子切り離し工程でもって、上記第１導電型の半導体層を加工して形成された突起状半導体による突起状の発光素子は、最終的にはそれぞれが独立した発光素子となる。したがって、それぞれの発光素子を個別自在に利用可能という点で、上記突起状の発光素子の利用方法を多様化し、利用価値を高めることができる。例えば、切り離した発光素子を所望の密度で所望の個数配置することができる。この場合、例えば、微細な発光素子を大面積の基板上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。また、この製造方法により、上記第１導電型の突起状半導体を覆うように上記第２導電型の半導体層が形成されるので、上記突起状半導体のほぼ全側面を発光させることが可能となる。それゆえ、基板(第１の基板)から総発光量が大きな多数の発光素子を得ることができる。また、この製造方法によれば、上記突起状半導体は第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。さらに、この製造方法によれば、上記突起状半導体をフォトリソグラフィ工程と非等方的なエッチングにより形成できるので、狙い通りの良好な形状の突起状半導体を得ることができ、ひいては所望の良好な形状の発光素子を得ることができるので、発光素子の歩留まりを向上させることができる。
【００３３】
また、一実施形態の発光素子の製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程との間で、上記第１導電型の突起状半導体の表面を覆うように活性層を形成する。
【００３４】
この実施形態によれば、活性層で発光効率を上げることができる。
【００３５】
また、一実施形態の発光素子の製造方法では、上記半導体シェル形成工程の後に、上記第２導電型の半導体層を覆うように透明電極層を形成する。
【００３６】
この実施形態によれば、上記透明電極層は上記突起状半導体から放射された光を透過しつつ、上記第２導電型の半導体層で電圧降下を起こすことを防ぐことができる。したがって、上記突起状半導体の全体にわたって一様に発光させることができる。
【００３７】
また、この発明の発光装置の製造方法では、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上に配置する発光素子配置工程と、
上記第２の基板上に配置された発光素子に通電するための配線を行なう発光素子配線工程とを備えた。
【００３８】
この発明の製造方法によれば、上記発光素子切り離し工程で切り離した発光素子を上記第２の基板上に所望の密度で所望の個数配置することができる。したがって、例えば、微細な発光素子を大面積の基板上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。
【００３９】
また、一実施形態の照明装置は、上記発光装置の製造方法により製造された発光装置を備えた。
【００４０】
この実施形態の照明装置によれば、本発明の発光装置の製造方法により製造された発光装置を備えているので、発光効率が良く信頼性の高い照明装置が得られる。
【００４１】
また、一実施形態の液晶バックライトは、上記発光装置の製造方法により製造された発光装置を備えた。
【００４２】
この実施形態の液晶バックライトによれば、本発明の発光装置の製造方法により製造された発光装置を備えているので、放熱効率の高いバックライトが得られる。
【００４３】
また、この発明の表示装置の製造方法は、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上の画素位置に対応して配置する発光素子配置工程と、
上記第２の基板上の画素位置に対応して配置された発光素子に通電するための配線を行なう発光素子配線工程とを備えた。
【００４４】
この発明の表示装置の製造方法によれば、上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層が形成するので、上記突起状半導体の材料としての上記第１の基板の単位面積当たりの発光面積を非常に大きくすることができる。すなわち、発光素子として機能する上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体の製造コストを大きく低減することができる。そして、上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体は上記第１の基板から切り離され、表示装置のパネルとなる上記第２の基板上に配置され、さらに配線されて表示装置が製造される。この表示装置の画素数は、例えば約６００万となるので、その画素毎に発光素子を使用する場合は、発光素子のコストは極めて重要である。したがって、この製造方法によって表示装置を製造することにより、表示装置の製造コストを低減できる。
【００４５】
また、一実施形態の表示装置は、上記表示装置の製造方法により製造された。
【００４６】
この実施形態の表示装置によれば、低コストの表示装置が提供される。
【発明の効果】
【００４７】
この発明の発光素子によれば、突起状半導体が第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより上記突起状半導体を容易に低抵抗化できる。それゆえ、上記突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。したがって、上記第１導電型の半導体基部の単位面積当たりの発光量をさらに増やすことが可能となる。
【図面の簡単な説明】
【００４８】
【図１Ａ】この発明の発光素子の第１実施形態の断面図である。
【図１Ｂ】上記第１実施形態の模式的な平面図である。
【図２】上記第１実施形態の発光素子の製造方法を説明する図である。
【図３Ａ】上記第１実施形態の発光素子の製造方法を説明する図である。
【図３Ｂ】上記第１実施形態の発光素子の製造方法を説明する平面図である。
【図４】上記第１実施形態の発光素子の製造方法を説明する図である。
【図５】上記第１実施形態の発光素子の製造方法を説明する図である。
【図６】上記第１実施形態の発光素子の製造方法を説明する図である。
【図７Ａ】この発明の発光素子の第２実施形態の断面図である。
【図７Ｂ】上記第２実施形態の発光素子を上から見た概略平面図である。
【図７Ｃ】上記第２実施形態の発光素子の製造方法を説明する概略平面図である。
【図８】この発明の第３実施形態の発光素子,発光装置の製造方法を説明する図である。
【図９】上記第３実施形態の製造方法を説明する図である。
【図１０】上記第３実施形態の製造方法を説明する図である。
【図１１】上記第３実施形態の製造方法を説明する図である。
【図１２】上記第３実施形態の製造方法において電極間に印加する電圧波形を示す波形図である。
【図１３】上記第３実施形態の製造方法を説明する図である。
【図１４】上記第３実施形態の製造方法を説明する図である。
【図１５】上記第３実施形態の製造方法を説明する図である。
【図１６】上記第３実施形態の製造方法を説明する図である。
【図１７】上記第３実施形態の製造方法を説明する図である。
【図１８】この発明の第４実施形態としての照明装置の側面図である。
【図１９】上記照明装置の発光部の側面図である。
【図２０】上記照明装置の発光部の上面図である。
【図２１】上記発光部の発光装置の平面図である。
【図２２】この発明の第５実施形態としてのバックライトを示す平面図である。
【図２３】この発明の第６実施形態としてのＬＥＤディスプレイの１画素の回路を示す回路図である。
【図２４】従来の発光素子を示す図である。
【発明を実施するための形態】
【００４９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５０】
(第１の実施の形態)
この発明の発光素子の第１実施形態を、図１Ａ,図１Ｂおよび図２〜図６を用いて説明する。図１Ａは、この第１実施形態の発光素子の断面図であり、図１Ｂは、この第１実施形態の発光素子を上から見た図であって専ら棒状半導体の位置を示す図であり、図２〜図６は、この第１実施形態の発光素子の製造方法を説明する図である。この第１実施形態の発光素子１００は、第１導電型の半導体基部としてのｎ型の半導体層１１３と、このｎ型の半導体層１１３上に形成された複数のｎ型の棒状半導体１２１とこの棒状(突起状)半導体１２１を覆う第２導電型の半導体層としてのｐ型の半導体層１２３とを備えるものである。尚、上記第１導電型の半導体基部として、上記ｎ型の半導体層１１３に替えてｐ型の半導体層を備えてもよい。この場合、上記第２導電型の半導体層として、上記ｐ型の半導体層１２３に替えて、ｎ型の半導体層を備えることとする。すなわち、上記第１導電型の半導体基部をなす半導体層１１３をｐ型とした場合は、上記第２導電型の半導体層をなす半導体層１２３をｎ型とし、半導体層１１３をｎ型とした場合は、半導体層１２３をｐ型とする。以下では、一例として、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｎ型とし、第２導電型の半導体層１２３をｐ型とした場合を説明する。ただし、以下の説明において、ｎ型とｐ型を入れ替えた説明とすることで、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｐ型とし、第２導電型の半導体層１２３をｎ型とした例の説明とすることができる。
【００５１】
この第１実施形態の発光素子１００は、図１Ａおよび図１Ｂに示すように、基板１１１上に第１導電型の半導体基部となるｎ型の半導体層１１３が形成されおり、このｎ型の半導体層１１３上に第１導電型の棒状半導体としてのｎ型の棒状半導体１２１が立設状態で互いに間隔を隔てて複数形成されている。上記ｎ型の棒状半導体１２１およびｎ型の半導体層１１３の表面全面は、活性層１２２で覆われている。また、上記活性層１２２の表面全面はｐ型の半導体層１２３が形成されている。さらには、上記ｐ型の半導体層１２３の表面全面は透明電極層１２４で覆われている。そして、上記複数のｎ型の棒状半導体１２１の間の間隙において上記棒状半導体１２１を覆う活性層１２２を覆う透明電極層１２４が間隙を隔てて対向している。この透明電極層１２４が対向している間隙を、上記透明電極層１２４よりも透明度が高い透明部材１３１で埋めている。
【００５２】
この透明部材１３１は、上記棒状半導体１２１の上部では上記透明電極層１２４は上記透明部材１３１で覆われていなく、上部電極１４１で覆われている。すなわち、図１Ａに示すように、上部電極１４１は、透明電極層１２４が対向している間隙を埋める透明部材１３１上と、上記棒状半導体１２１の上部を覆う透明電極層１２４上とに形成されている。これにより、透明電極層１２４は、上部電極１４１に電気的に接続されている。
【００５３】
上記基板１１１は、サファイア等の絶縁体、シリコン等の半導体などを用いることができるが、この限りではない。上記ｎ型の半導体層１１３、ｎ型の棒状半導体１２１およびｐ型の半導体層１２３は、ＧａＮ、ＧａＡｓ、ＡlＧａＡｓ、ＧａＡｓＰ、ＩｎＧａＮ、ＡlＧａＮ、ＧａＰ、ＺｎＳｅ、ＡlＧａＩｎＰなどを母材とする半導体を用いてもよい。また、活性層１２２としは、例えば、上記ｎ型の半導体層１１３、ｎ型の棒状半導体１２１およびｐ型の半導体層１２３としてＧａＮを選択したときは、ＩｎＧａＮを用いることができる。また、上記透明電極層１２４としては、例えば、ＩＴＯ、ＺｎＯ、ＳｎＯ等を用いることができる。また、上記透明部材１３１は、例えば、シリコン酸化膜、透明樹脂を用いることができる。また、上部電極１４１としては、金、銀、銅、アルミニウム、タングステン等の金属、またはＩＴＯ、ＺｎＯ、ＳｎＯ等の透明電極を用いることができる。ただし、基板１１１にシリコン基板等の光を透過しないものを用いた場合は、上部電極１４１は光を透過する透明電極等を選択する必要がある。
【００５４】
各部分の膜厚等は、例えば、半導体基部としてのｎ型の半導体層１１３の膜厚が５μｍ、ｎ型の棒状半導体１２１の太さＤが１μｍ、長さＬが２０μｍ、ｎ型の棒状半導体１２１間の間隔Ｐが３μｍ、活性層１２２の厚さが１０ｎｍ、ｐ型の半導体層１２３の厚さが１５０ｎｍ、透明電極層１２４の厚さが１５０ｎｍとすることができるが、この限りではない。
【００５５】
この実施形態では、これ以降、特に断わりのない限り、基板１１１としてシリコン基板、ｎ型の半導体層１１３、ｎ型の棒状半導体１２１およびｐ型の半導体層１２３としてＧａＮ、活性層１２２としてＩｎＧａＮ、透明電極層１２４としてＩＴＯ、透明部材１３１としてシリコン酸化膜、上部電極１４１としてＩＴＯを用いる。また、各部分の膜厚は上記の例を用いる。また、上記説明では、第１導電型はｎ型、第２導電型はｐ型としたが、はじめに述べたように、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００５６】
この実施形態の発光素子は、ｎ型の半導体層１１３が下部電極(カソード)をなしており、この下部電極(カソード)と上部電極(アノード)１４１間に電流を流すことにより、発光素子(発光ダイオード)を発光させることができる。
【００５７】
この実施形態の発光素子は、また、ｎ型の棒状半導体１２１を覆うようにｐ型の半導体層１２３が形成されているので、棒状半導体１２１のほぼ全側面が発光する。それゆえ、平面状の発光層を持つ発光ダイオードチップに比べて、基板１１１の面積当たりの発光量を増大させることができる。
【００５８】
また、基板１１１の単位面積当たりの発光量は、棒状半導体１２１の長さＬを長くするほど増やすことができる。この実施形態の発光素子では、棒状半導体１２１はｎ型の半導体からなり、棒状半導体１２１にｎ型を与える不純物量を増やすことにより棒状半導体１２１を容易に低抵抗化できる。それゆえ、棒状半導体１２１の長さＬを長くしても、棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１の面積当たりの発光量をさらに増やすことが可能となる。
【００５９】
ｎ型の棒状半導体１２１の長さＬと太さＤに関し、上記長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上、つまり、長さＬが太さＤの１０倍以上であることが好ましい。このようにすれば、基板１１１の単位面積当たりの発光量を著しく増大させることができるからである。これに対して、従来技術のように、棒状半導体が活性層からなる場合には、棒状半導体の長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上では、棒状半導体の先端部を発光させることが困難になる。したがって、上記長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上である場合に、本発明の低抵抗で発光強度が高いという利点が特に顕著となる。なお、上記値(Ｌ／Ｄ)は現在の技術では５０以上にするのは難しく、また第１導電型の棒状半導体１２１の抵抗も無視できなくなる。また、発光面積(本実施形態では活性層１２２の総面積)を、半導体基部としてのｎ型半導体層１１３の面積の３倍以上とすることが好ましい。ここで、ｎ型半導体層１１３の面積とは、ｎ型の棒状半導体１２１とそのｎ型の棒状半導体１２１上の構造物(活性層１２２,ｐ型半導体層１２３,透明電極層１２４,透明部材１３１等)を取り去った状態での平坦な半導体層１１３の面積とする。このような場合、基板１１１の単位面積当たりの発光量が多く、コストダウンの効果を十分に得ることができる。
【００６０】
この実施形態では、ｎ型の棒状半導体１２１とｐ型の半導体層１２３との間に、活性層１２２が形成されているが、これは必須ではない。しかしながら、活性層１２２を設けるのが好ましく、これにより発光効率を上げることができる。また、活性層１２２は、あくまでｎ型の棒状半導体１２１とｐ型の半導体層１２３との間に、例えば１０ｎｍの厚さで形成されているので発光効率がよい。活性層は、両極のキャリア(正孔と電子)を狭い範囲に閉じ込めて再結合確率を上げるためにあるからである。従来技術のように、棒状半導体の部分まで全て活性層からなる場合、キャリアの閉じ込めが不十分なため発光効率が高くない。
【００６１】
また、ｐ型の半導体層１２３上には、透明電極層１２４が形成されているが、これは必須ではない。しかしながら、透明電極層１２４を設けるのが好ましく、この透明電極層１２４の存在により、透明電極層１２４が活性層１２２から放射された光を透過しつつ、ｐ型の半導体層１２３で電圧降下を起こすことを防ぐことができる。したがって、棒状半導体１２１の全体にわたって一様に発光させることができる。
【００６２】
さらには、ｐ型の半導体層１２３上に透明電極層１２４を形成する場合であっても、複数のｎ型の棒状半導体１２１の間の隙間の全てを透明電極層１２４で埋めてしまわないことが好ましい。すなわち、ｐ型の半導体層１２３上に透明電極層１２４を薄く形成した上で、複数のｎ型の棒状半導体１２１の間に残った隙間で上記透明電極層１２４が対向している対向間隙を上記透明電極層１２４よりも透明性の高い材料で作製された透明部材１３１で埋めることが好ましい。その理由は、一般的に透明電極層１２４には電流を流すためのキャリアが存在するので、透明性が悪いためである。したがって、複数のｎ型の棒状半導体１２１間の隙間にシリコン酸化膜や透明樹脂などで作製された透明部材１３１を充填することにより、発光素子の発光効率を向上できる。
【００６３】
なお、この実施形態の発光素子１００では、活性層１２２、ｐ型の半導体層１２３および透明電極層１２４は、ｎ型の棒状半導体１２１とｎ型の半導体層１１３表面の全面を覆っているが、必ずしも全面を覆っていなくてもよい。すなわち、活性層１２２,ｐ型の半導体層１２３および透明電極層１２４は、少なくともｎ型の棒状半導体１２１を覆っていればよい。活性層１２２,ｐ型の半導体層１２３,透明電極層１２４がｎ型の棒状半導体１２１を覆うことにより、基板１１１の面積当たりの発光量を増やすことができるからである。
【００６４】
次に、この第１実施形態の発光素子１００の製造方法を、図２,図３Ａ,図３Ｂ,図４〜図６を用いて説明する。
【００６５】
まず、図２に示すように、シリコンからなる基板１１１上に、第１導電型の半導体層としてｎ型のＧａＮからなる半導体層１１２をＭＯＣＶＤ法により２５μｍの厚さで成膜する。この時点で、シリコンからなる基板１１１とｎ型のＧａＮからなる半導体層１１２が一体となって第１の基板１１０を構成する。言い換えれば、ｎ型のＧａＮからなる半導体層１１２は、第１の基板１１０の一部をなしている。また、このような手順を行なう替わりに、ｎ型のＧａＮからなる単層の基板を用意してもよく、この場合は、ｎ型のＧａＮからなる第１導電型の半導体層が第１の基板の全部をなすと言うことができる。
【００６６】
次に、図３Ａおよび図３Ｂ(図３Ａにおいて上から見た図)に示すように、第１導電型の半導体層としてのｎ型のＧａＮからなる半導体層１１２上に、フォトリソグラフィ工程によってフォトレジスト１５１をパターニングする。このとき、第１導電型の半導体層としてのｎ型のＧａＮからなる半導体層１１２上に、例えばシリコン酸化膜を一面に成膜し、フォトリソグラフィ工程とエッチング工程によりシリコン酸化膜をパターニングしてもよい。
【００６７】
次に、図４に示すように、パターニングされたフォトレジスト１５１をマスクとして、第１導電型の半導体層としてのｎ型のＧａＮからなる半導体層１１２を非等方的にドライエッチングしてｎ型のＧａＮからなる棒状(突起状)半導体１２１を形成する(半導体コア形成工程)。このとき、ｎ型のＧａＮからなる半導体層１１２が厚さ５μｍほど残るようにエッチングし、この残った部分がｎ型のＧａＮからなる半導体層１１３となる。ｎ型のＧａＮからなる第１導電型の棒状半導体１２１の長さＬは２０μｍとなる。上記棒状半導体１２１は、上記ｎ型ＧａＮ半導体層１１３上に立設状態で互いに間隔を隔てて複数形成される。
【００６８】
ここで、上記ドライエッチングにより棒状半導体１２１に生じた結晶欠陥を回復または除去するために、以下の工程を行うことが好ましい。
【００６９】
(アニール工程)
上記半導体コア形成工程の後であって、後述の半導体シェル形成工程の前に、棒状半導体１２１に生じた結晶欠陥を回復するために、棒状半導体１２１が形成された基板１１１を窒素雰囲気中でアニールする(結晶欠陥回復工程)。これにより、上記棒状半導体１２１がアニールされる。このアニール温度は、例えば、棒状半導体１２１がｎ型ＧａＮからなる場合は、６００℃〜１２００℃で行うことができる。棒状半導体１２１がｎ型ＧａＮからなる場合のより好ましいアニール温度は、ＧａＮの結晶欠陥回復が顕著で、かつＧａＮが分解しない、７００℃〜９００℃である。
【００７０】
(ウェットエッチング工程)
上記半導体コア形成工程の後であって、後述の半導体シェル形成工程の前に、棒状半導体１２１が形成された基板１１１をウェットエッチングして、棒状半導体１２１に生じた結晶欠陥を高密度に含む層を選択的に除去する(結晶欠陥除去工程)。エッチング液は、例えば、棒状半導体１２１がｎ型のＧａＮの場合は１２０℃〜１５０℃に加熱した熱リン酸を用いればよい。
【００７１】
上記結晶欠陥回復工程(アニール工程)または上記結晶欠陥除去工程(ウェットエッチング工程)を行うことにより、棒状半導体１２１の結晶欠陥密度を減らして結晶性を向上することができる。したがって、その後に行われる半導体シェル形成工程において、活性層(発光層)１２２および第２導電型の半導体層１２３の結晶性も向上するため、発光素子の発光効率を向上することができる。
【００７２】
なお、上記結晶欠陥除去工程(ウェットエッチング工程)と、上記結晶欠陥回復工程(アニール工程)の両方を、上記ウェットエッチング工程,アニール工程の順で行なう(つまり、上記ウェットエッチング工程を行なってから、上記アニール工程を行なう)ことにより、より効果的に棒状半導体１２１の結晶性を向上することができる。
【００７３】
次に、図５に示すように、第１導電型の半導体基部としてのｎ型のＧａＮからなる半導体層１１３および第１導電型の棒状半導体としてのｎ型のＧａＮからなる棒状半導体１２１の表面全面に、厚さ１０ｎｍのＩｎＧａＮからなる活性層１２２を成膜する。続いて、ＩｎＧａＮからなる活性層１２２上に、１５０ｎｍのｐ型ＧａＮからなる第２導電型の半導体層１２３を成膜する(半導体シェル形成工程)。さらに、ｐ型ＧａＮからなる第２導電型の半導体層１２３上に、１５０ｎｍのＩＴＯからなる透明電極層１２４を成膜する。ＩｎＧａＮからなる活性層１２２およびｐ型ＧａＮからなる第２導電型の半導体層１２３はＭＯＣＶＤ法で形成する。また、ＩＴＯからなる透明電極層１２４はスパッタ法、ミストＣＶＤ法またはめっきにより形成する。
【００７４】
次に、図６に示すように、ＩｎＧａＮからなる活性層１２２、ｐ型ＧａＮからなる第２導電型の半導体層１２３およびＩＴＯからなる透明電極層１２４に覆われたｎ型のＧａＮからなる第１導電型の棒状半導体１２１間の隙間を、シリコン酸化膜からなる透明部材１３１で充填する。シリコン酸化膜は、ＳＯＧ(Ｓpiｎ-Ｏｎ Ｇlａｓｓ)を塗布することにより形成することができる。ＳＯＧの塗布後、ウェットエッチングにより透明電極層１２４の上部を露出し、ＩＴＯからなる上部電極１４１をスパッタ法で成膜して発光素子１００が完成する。
【００７５】
上記発光素子１００の製造方法は、第１の基板１１０の一部または全部をなすｎ型のＧａＮ半導体層１１２の表面にフォトレジスト１５１によるマスク層をパターニングする工程と、このマスク層をマスクとして上記ｎ型ＧａＮ半導体層を非等方的にエッチングして複数のｎ型のＧａＮからなる棒状半導体１２１を形成する半導体コア形成工程と、このｎ型のＧａＮからなる棒状半導体１２１の表面を覆うようにｐ型のＧａＮ半導体層１２３を形成する半導体シェル形成工程とを備えている。
【００７６】
この製造方法により、ｎ型のＧａＮからなる棒状半導体１２１を覆うようにｐ型の半導体層１２３が形成されるので、棒状半導体１２１のほぼ全側面が発光する。それゆえ、平面の発光層を持つ発光ダイオードチップに比べて、基板１１１の面積当たりの発光量を増大することができる。また、この製造方法によれば、棒状半導体１２１はｎ型の半導体からなり、ｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、棒状半導体１２１の長さＬを長くしても、棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１の面積当たりの発光量をさらに増やすことが可能となる。さらに、この製造方法によれば、棒状半導体１２１をフォトリソグラフィ工程と非等方的なエッチングにより形成しているので、狙い通りの良好な形状の棒状半導体１２１を得ることができて歩留まりを向上させることができる。
【００７７】
さらに、上記製造方法では、上記ｎ型の棒状半導体１２１の長さＬを太さＤの１０倍以上であるようにするのが好ましい。このようにすれば、基板１１１の面積当たりの発光量を著しく増大させることができるからである。これに対して、従来技術のように棒状半導体が活性層からなる場合は、上記棒状半導体の長さＬを太さＤで除算した値(Ｌ／Ｄ)を１０以上にすると、上記棒状半導体の先端部を発光させることが困難になる。したがって、棒状半導体１２１の長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上である場合に、この実施形態の低抵抗で発光強度が高いという利点が特に顕著となる。なお、上記棒状半導体の長さＬを太さＤで除算した値(Ｌ／Ｄ)は、現在の技術では５０以上にするのは難しく、また第１導電型のｎ型の棒状半導体１２１の抵抗も無視できなくなる。また、発光面積(本実施形態では活性層１２２の総面積)を、半導体基部としてのｎ型の半導体層１１３の面積の３倍以上とすることが好ましい。ここで、上記ｎ型の半導体層(半導体基部)１１３の面積とは、ｎ型のＧａＮ棒状半導体１２１とその上の構造物(活性層１２２,ｐ型ＧａＮ半導体層１２３,透明電極層１２４等)を取り去った状態での平坦な半導体層１１３の面積とする。このような場合、基板１１１当たりの発光量が多く、コストダウンの効果を十分に得ることができる。
【００７８】
さらに、上記製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程の間にｎ型のＧａＮからなる棒状半導体１２１の表面を覆うようにＩｎＧａＮからなる活性層１２２を形成している。これにより発光効率を上げることができる。なお、この活性層１２２は形成しなくてもよい。
【００７９】
さらに、上記製造方法では、上記半導体シェル形成工程の後にｐ型のＧａＮ半導体層１２３を覆うように透明電極層１２４を形成する。この透明電極層１２４により、活性層１２２から放射された光を透過しつつ、ｐ型のＧａＮ半導体層１２３で電圧降下を起こすことを防ぐことができる。したがって、棒状半導体１２１の全体にわたって一様に発光させることができる。
【００８０】
さらに、上記製造方法では、ｐ型のＧａＮ半導体層１２３上に透明電極層１２４を形成するが、複数のｎ型の棒状半導体１２１間の隙間の全てを透明電極層１２４で埋めるのではなく、ｐ型のＧａＮ半導体層１２３上に透明電極層１２４を薄く形成した上で、残った隙間(透明電極層１２４同士が対向する対向隙間)を透明部材１３１で埋めている。これは、一般的に透明電極は電流を流すためのキャリアが存在するために、透明度が悪いためである。したがって、第１導電型の棒状半導体１２１がなす隙間をシリコン酸化膜や透明樹脂などで充填することにより、発光素子の発光効率を向上することができる。
【００８１】
(第２の実施の形態)
次に、この発明の発光素子の第２実施形態を、図７Ａ〜図７Ｃを用いて説明する。図７Ａは、この第２実施形態の発光素子の断面図であり、図７Ｂは、この第２実施形態の発光素子を上から見た平面図であって専ら板状半導体の位置を示す図であり、図７Ｃは、この第２実施形態の発光素子の製造方法を説明する平面図である。
【００８２】
この第２実施形態の発光素子１１００は、前述の第１実施形態の発光素子１００における複数の第１導電型(ｎ型)の棒状(突起状)半導体１２１に替えて、板状の半導体１１２１を備えた点が前述の第１実施形態と異なる。したがって、この第２実施形態では前述の第１実施形態と共通する部分の詳細は説明は省略する。
【００８３】
図７Ａおよび図７Ｂにおいて、１１００は発光素子、１１１１は基板、１１１３はｎ型の半導体層、１１２１は板状(突起状)半導体、１１２２は活性層、１１２３はｐ型の半導体層、１１２４は透明電極層、１１３１は透明部材、１１４１は上部電極である。なお、上記基板１１１１,ｎ型の半導体層１１１３,板状半導体１１２１,活性層１１２２,ｐ型の半導体層１１２３,透明電極層１１２４,透明部材１１３１,上部電極１１４１は、それぞれ、前述の第１実施形態で述べた基板１１１,ｎ型の半導体層１１３,棒状半導体１２１,活性層１２２,ｐ型の半導体層１２３,透明電極層１２４,透明部材１３１,上部電極１４１と同様の材料で作製される。
【００８４】
また、各部分の膜厚等は、例えば、半導体基部としてのｎ型の半導体層１１１３の膜厚が５μｍ、ｎ型の板状半導体１１２１の厚さＤ１が１μｍ、幅Ｄ２が５μｍ、高さＬが２０μｍ、ｎ型の板状半導体１１２１間の距離Ｐ１、距離Ｐ２(図７Ｂ参照)を３μｍ、活性層１１２２の厚さが１０ｎｍ、ｐ型の半導体層１１２３の厚さが１５０ｎｍ、透明電極層１１２４の厚さが１５０ｎｍとすることができるが、この限りではない。
【００８５】
この実施形態の発光素子は、ｎ型の半導体層１１１３が下部電極(カソード)をなしており、この下部電極(カソード)と上部電極(アノード)１１４１間に電流を流すことにより、発光素子(発光ダイオード)を発光させることができる。
【００８６】
この実施形態の発光素子は、また、ｎ型の板状半導体１１２１を覆うようにｐ型の半導体層１１２３が形成されているので、板状半導体１１２１のほぼ全側面が発光する。それゆえ、平面状の発光層を持つ発光ダイオードチップに比べて、基板１１１１の面積当たりの発光量を増大させることができる。
【００８７】
また、基板１１１１の単位面積当たりの発光量は、板状半導体１１２１の高さＬを長くするほど増やすことができる。この実施形態の発光素子では、板状半導体１１２１はｎ型の半導体からなり、板状半導体１１２１にｎ型を与える不純物量を増やすことにより板状半導体１１２１を容易に低抵抗化できる。それゆえ、板状半導体１１２１の高さＬを長くしても、板状半導体１１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１１の面積当たりの発光量をさらに増やすことが可能となる。
【００８８】
本実施の形態では、板状半導体１１２１を用いているが、板状であることの利点は以下のように説明される。一般的に、発光素子の発光効率は発光層の面方位に依存する。例えば、ＧａＮ系の発光素子では、無極性面（ａ面またはｍ面）を発光面としても用いるのが好ましい。板状半導体とすることにより、その主面(図７Ｂにおいて、Ｄ２の幅を持つ面)を無極性面とすれば、全体としての発光効率を高めることができる。
【００８９】
この実施形態では、ｎ型の板状半導体１１２１とｐ型の半導体層１１２３との間に、活性層１１２２が形成されているが、これは必須ではない。しかしながら、活性層１１２２を設けるのが好ましく、これにより発光効率を上げることができる。また、活性層１１２２は、あくまでｎ型の板状半導体１１２１とｐ型の半導体層１１２３との間に、例えば１０ｎｍの厚さで形成されているので発光効率がよい。活性層は、両極のキャリア(正孔と電子)を狭い範囲に閉じ込めて再結合確率を上げるためにあるからである。
【００９０】
また、ｐ型の半導体層１１２３上には、透明電極層１１２４が形成されているが、これは必須ではない。しかしながら、透明電極層１１２４を設けるのが好ましく、この透明電極層１１２４の存在により、透明電極層１１２４が活性層１１２２から放射された光を透過しつつ、ｐ型の半導体層１１２３で電圧降下を起こすことを防ぐことができる。したがって、板状半導体１１２１の全体にわたって一様に発光させることができる。
【００９１】
さらには、ｐ型の半導体層１１２３上に透明電極層１１２４を形成する場合であっても、複数のｎ型の板状半導体１１２１の間の隙間の全てを透明電極層１１２４で埋めてしまわないことが好ましい。すなわち、ｐ型の半導体層１１２３上に透明電極層１１２４を薄く形成した上で、複数のｎ型の板状半導体１１２１の間に残った隙間で上記透明電極層１１２４が対向している対向間隙を上記透明電極層１１２４よりも透明性の高い材料で作製された透明部材１１３１で埋めることが好ましい。その理由は、一般的に透明電極層１１２４には電流を流すためのキャリアが存在するので、透明性が悪いためである。したがって、複数のｎ型の板状半導体１１２１間の隙間にシリコン酸化膜や透明樹脂などで作製された透明部材１１３１を充填することにより、発光素子の発光効率を向上できる。
【００９２】
なお、この実施形態の発光素子１１００では、活性層１１２２、ｐ型の半導体層１１２３および透明電極層１１２４は、ｎ型の板状半導体１１２１とｎ型の半導体層１１１３表面の全面を覆っているが、必ずしも全面を覆っていなくてもよい。すなわち、活性層１１２２,ｐ型の半導体層１１２３および透明電極層１１２４は、少なくともｎ型の板状半導体１１２１を覆っていればよい。活性層１１２２,ｐ型の半導体層１１２３,透明電極層１１２４がｎ型の板状半導体１１２１を覆うことにより、基板１１１１の面積当たりの発光量を増やすことができるからである。
【００９３】
次に、この第２実施形態の発光素子１１００の製造方法を、図７Ｃを用いて説明する。この第２実施形態の発光素子１１００の製造方法は、前述の第１実施形態で図２〜図６を用いて説明した発光素子１００の製造方法とほぼ同じである。この第２実施形態の発光素子１１００の製造方法が発光素子１００の製造方法と異なる唯一の点は、前述の第１実施形態で図３Ａで説明した工程に替えて、図７Ｃに示すように、ｎ型のＧａＮからなる半導体層１１１２上に、フォトリソグラフィ工程によってフォトレジスト１１５１をパターニングする際、フォトレジスト１１５１のパターンを長方形にすることのみである。
【００９４】
この第２実施形態での製造方法により、ｎ型のＧａＮからなる板状半導体１１２１を覆うようにｐ型の半導体層１１２３が形成されるので、板状半導体１１２１のほぼ全側面が発光する。それゆえ、平面の発光層を持つ発光ダイオードチップに比べて、基板１１１１の面積当たりの発光量を増大することができる。また、この製造方法によれば、板状半導体１１２１はｎ型の半導体からなり、ｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、板状半導体１１２１の高さＬを長くしても、板状半導体１１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１１の面積当たりの発光量をさらに増やすことが可能となる。さらに、この製造方法によれば、板状半導体１１２１をフォトリソグラフィ工程と非等方的なエッチングにより形成しているので、狙い通りの良好な形状の板状半導体１１２１を得ることができて歩留まりを向上させることができる。
【００９５】
さらに、上記製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程の間にｎ型のＧａＮからなる板状半導体１１２１の表面を覆うようにＩｎＧａＮからなる活性層１２２を形成している。これにより発光効率を上げることができる。なお、この活性層１１２２は形成しなくてもよい。
【００９６】
さらに、上記製造方法では、上記半導体シェル形成工程の後にｐ型のＧａＮ半導体層１１２３を覆うように透明電極層１１２４を形成する。この透明電極層１１２４により、活性層１１２２から放射された光を透過しつつ、ｐ型のＧａＮ半導体層１１２３で電圧降下を起こすことを防ぐことができる。したがって、板状半導体１１２１の全体にわたって一様に発光させることができる。
【００９７】
さらに、上記製造方法では、ｐ型のＧａＮ半導体層１１２３上に透明電極層１１２４を形成するが、複数のｎ型の板状半導体１１２１間の隙間の全てを透明電極層１１２４で埋めるのではなく、ｐ型のＧａＮ半導体層１１２３上に透明電極層１１２４を薄く形成した上で、残った隙間(透明電極層１１２４同士が対向する対向隙間)を透明部材１１３１で埋めている。これは、一般的に透明電極は電流を流すためのキャリアが存在するために、透明度が悪いためである。したがって、第１導電型の板状半導体１１２１がなす隙間をシリコン酸化膜や透明樹脂などで充填することにより、発光素子の発光効率を向上することができる。
【００９８】
この第２実施形態および前述の第１実施形態では、棒状半導体１２１や板状半導体１１２１を用いたが、これら半導体の形状はこの限りではない。半導体基部となる第１導電型の半導体層上に、第１導電型の突起状半導体が形成されており、この第１導電型の突起状半導体が第２導電型で覆われていることが本質的に重要である。したがって、この第１導電型の突起状半導体は、上記棒状、板状に限らず、曲がった板状でもよく、板状半導体が閉じた円環状(管状)でもよい。さらには、本発明の突起状半導体は、２方向に配列する板状半導体が互いに交差部分でつながって１つの格子状の突起状半導体を形成していてもよく、さらにまた、円柱形状,楕円柱形状,多角柱形状や円錐形状,多角錐形状,半球形状,球形状等でもよい。
【００９９】
(第３の実施の形態)
次に、この発明の第３実施形態としての発光素子および発光装置の製造方法を、図８〜図１７を用いて説明する。図８〜図１７は、この第３実施形態で発光素子および発光装置を形成する工程を示す図である。
【０１００】
この第３実施形態の製造方法は、その前半の工程は、前述した第１実施形態で図２〜図５を順に参照して説明した製造工程と同一である。したがって、ここでは、前述の図２から図５までの製造工程については、再度の説明を行わずに、図２から図５までの工程に引き続いて行なわれる工程を説明する。なお、この第３実施形態の製造方法の前半の工程は、上記第１実施形態の図２〜図５の工程のうちの図３Ａで説明した工程を、前述の第２実施形態で図７Ｃを用いて説明した工程と置き換えて、第１導電型の突起状半導体を板状半導体としてもよい。
【０１０１】
図５を参照して前述した工程でもって、ｎ型ＧａＮ棒状半導体１２１の表面に、順に、ＩｎＧａＮからなる活性層１２２、ｐ型ＧａＮからなる第２導電型の半導体層１２３およびＩＴＯからなる透明電極層１２４の成膜が行なわれる。その後、非等方性なドライエッチングを行う。この非等方性なドライエッチングにより、図８に示すように、ＩＴＯからなる透明電極層１２４、ｐ型ＧａＮからなる第２導電型の半導体層１２３、ＩｎＧａＮからなる活性層１２２、ＧａＮからなる第１導電型の棒状半導体１２１およびｎ型のＧａＮからなる第１導電型の半導体層１１３のそれぞれの一部を除去して、シリコンからなる基板１１１の一部を露出させる。これにより、ｎ型ＧａＮからなる棒状半導体１２１の残された部分の側壁には、ＩｎＧａＮ活性層１２２、ｐ型ＧａＮ半導体層１２３およびＩＴＯ透明電極層１２４が残される。また、ｎ型のＧａＮからなる半導体層１１３は、シリコン基板１１１上で互いに間隙を隔てた複数のｎ型ＧａＮ半導体層１２５となる。そして、各ｎ型ＧａＮ半導体層１２５上に１つのｎ型ＧａＮ棒状半導体１２１が立設された状態となり、このｎ型ＧａＮ半導体層１２５,ｎ型ＧａＮ棒状半導体１２１,ＩｎＧａＮ活性層１２２,ｐ型ＧａＮ半導体層１２３およびＩＴＯ透明電極層１２４からなる部分Ｚが、シリコン基板１１１上に間隔を隔てて複数立設された状態となる。
【０１０２】
次に、図９に示すように、シリコン基板１１１の表面上に突出した複数の部分Ｚを、シリコン基板１１１から切り離す(発光素子切り離し工程)。この時点では、前記した図２において、第１の基板１１０の一部をなしていたｎ型のＧａＮ半導体層１１２は、すべて上部構造(ｎ型ＧａＮ棒状半導体１２１,ｎ型ＧａＮ半導体層１２５)の形成に使われている。したがって、上記シリコン基板１１１は、第１の基板１１０と同義である。
【０１０３】
図９に示すように、切り離された複数の部分Ｚは、それぞれが発光素子２００となる。この発光素子２００のうちのシリコン基板１１１に接していた側ではｎ型ＧａＮ半導体層１２５が露出しており、シリコン基板１１１から離隔していた側では、ｐ型ＧａＮ半導体層１２３と電気的に接しているＩＴＯからなる透明電極層１２４が露出している。上記ｎ型ＧａＮ半導体層１２５がカソード電極Ｋとなり、上記透明電極層１２４がアノード電極Ａとなる。この切り離し工程では、例えば、溶液中で超音波を照射して棒状の部分Ｚを振動させることによって、棒状の部分Ｚをシリコン基板１１１から切断する。なお、第１導電型の突起状半導体を板状半導体とした場合は、このようにして切り離された発光素子も板状となる。しかしながら、板状の発光素子も以下の工程は同様であるため、以下では専ら発光素子は棒状であるとして説明を行う。
【０１０４】
この第３実施形態の製造方法は、前述した図２〜図５で説明した、第１の基板１１０の一部をなすｎ型の半導体層１１２の表面にフォトレジスト１５１でマスク層をパターニングする工程と、このマスク層をマスクとしてこのｎ型半導体層１１２を非等方的にエッチングして複数のｎ型の棒状半導体１２１を形成する半導体コア形成工程と、このｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３を形成する半導体シェル形成工程とを備える。なお、上記第１の基板１１０の全部をｎ型の半導体層１１２で構成してもよい。
【０１０５】
これに加えて、この第３実施形態の製造方法は、図８,図９で説明した、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第１の基板１１０から切り離す発光素子切り離し工程を備える。これらの工程によれば、ｎ型のＧａＮ半導体層１１２を加工して形成された棒状の発光素子２００は、最終的にはそれぞれが独立した発光素子となる。
【０１０６】
したがって、それぞれの発光素子２００を個別自在に利用可能という点で、発光素子の利用方法を多様化し、利用価値を高めることができる。例えば、切り離した発光素子２００を所望の密度で所望の個数だけ配置することが可能となる。この場合、例えば、微細な発光素子２００を大面積の基板上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。また、この製造方法によって、ｎ型の棒状半導体１２１を覆うようにｐ型の半導体層１２３が形成されるので、棒状半導体１２１のほぼ全側面が発光する。それゆえ、小面積の基板１１１(第１の基板１１０)から総発光量が大きな多数の発光素子２００を得ることができる。また、この製造方法によれば、棒状半導体１２１はｎ型の半導体からなり、ｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。
【０１０７】
それゆえ、棒状半導体１２１の長さＬを長くしても、棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。さらに、この製造方法によれば、棒状半導体１２１をフォトリソグラフィ工程と非等方的なエッチングにより形成しているので、狙い通りの所望の良好な形状の棒状半導体１２１を得て、ひいては所望の良好な形状の発光素子２００を得ることができる。よって、発光素子２００の歩留まりを向上できる。
【０１０８】
さらに、上記製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程の間にｎ型の棒状半導体１２１の表面を覆うように活性層１２２を形成したので、発光効率を上げることができる。なお、この活性層１２２は形成しなくてもよい。
【０１０９】
さらに、上記製造方法では、上記半導体シェル形成工程の後にｐ型の半導体層１２３を覆うように透明電極層１２４を形成したので、活性層１２２から放射された光を透過しつつ、ｐ型の半導体層１２３で電圧降下を起こすことを防ぐことができる。したがって、棒状半導体１２１の全体にわたって一様に発光させることができる。
【０１１０】
次に、図１０〜図１７を順に参照して、シリコン基板１１１(第１の基板１１０)から切り離された発光素子２００を、第２の基板２１０上に配置し配線を行なう工程を説明する。
【０１１１】
まず、図１０に示すような、表面に第１の電極２１１と第２の電極２１２が形成された第２の基板２１０を用意する。この第２の基板２１０は絶縁基板とし、第１、第２の電極２１１、２１２は、金属電極とする。一例として、印刷技術を利用して、第２の基板２１０の表面に所望の電極形状の金属電極を、上記第１，第２の電極２１１,２１２として形成することができる。また、第２の基板２１０の表面に金属膜および感光体膜を一様に堆積し、この感光体膜を所望の電極パターンに露光・現像し、パターニングされた感光体膜をマスクとして金属膜をエッチングして第１,第２の電極２１１,２１２を形成することができる。
【０１１２】
なお、上記第１,第２の電極２１１,２１２を作成する金属の材料としては、金、銀、銅、タングステン、アルミニウム、タンタルやそれらの合金などを用いることができる。また、第２の基板２１０は、ガラス、セラミック、アルミナ、樹脂のような絶縁体、またはシリコンのような半導体表面にシリコン酸化膜を形成し、表面が絶縁性を有するような基板である。第２の基板２１０としてガラス基板を用いる場合は、表面にシリコン酸化膜、シリコン窒化膜のような下地絶縁膜を形成するのが好ましい。
【０１１３】
また、上記第１,第２の電極２１１,２１２の表面は、図示しない絶縁膜で覆われていてもよい。この場合、以下の効果を奏する。後の微細物体配置工程では、第２の基板２１０上に液体が導入された状態で第１の電極２１１と第２の電極２１２との間に電圧が印加されるが、このときに電極間に電流が流れるのを防ぐことができる。このような電流は、電極内で電圧降下を引き起こして配列不良の原因となることがあり、または電気化学的効果により電極が溶解する原因となりうる。第１,第２の電極２１１,２１２を覆う絶縁膜は、例えばシリコン酸化膜やシリコン窒化膜を用いることができる。一方、このような絶縁膜で覆わない場合、第１,第２の電極２１１,２１２と発光素子２００とを容易に電気的に接続できるので、第１,第２の電極２１１,２１２を配線として利用するのが容易になる。
【０１１４】
第１の電極２１１の対向部分２１１Ａと第２の電極２１２の対向部分２１２Ａとが対向する場所Ｓにより、発光素子２００が配置される場所が規定される。すなわち、後に説明する発光素子配置工程において、発光素子２００は第１,第２の電極２１１,２１２が対向する場所Ｓに、第１,第２の電極２１１,２１２を架橋するように配置される。このため、第１,第２の電極２１１,２１２の対向部分２１１Ａ,２１２Ａが対向する場所Ｓにおける第１の電極２１１と第２の電極２１２の距離は、発光素子２００の長さよりもやや短いことが望ましい。一例として、発光素子２００が細長い短冊状であり、この発光素子２００の長さが２０μｍのとき、第１の電極２１１の対向部分２１１Ａと第２の電極２１２の対向部分２１２Ａとの間の距離は１２μｍ〜１８μｍとすることが望ましい。すなわち、上記距離は、発光素子２００の長さの６０〜９０％程度、より好ましくは上記発光素子２００の長さの８０〜９０％程度とすることが望ましい。
【０１１５】
次に、図１１に示すように、複数の発光素子２００を含んだ流体２２１を、第２の基板２１０上に導入する。上記複数の発光素子２００は、流体２２１内に分散している。なお、図１１では、図９のＶ−Ｖ線からみた第２の基板２１０の断面を示している。
【０１１６】
上記流体２２１は、ＩＰＡ(イソプロピルアルコール)、エタノール、メタノール、エチレングリコール、プロピレングリコール、アセトン、水などの液体、またはそれらの混合物を用いることができるが、この限りではない。ただし、流体２２１が持つべき好ましい性質として、発光素子の配列を妨げないよう粘性が低いこと、イオン濃度が著しく高くないこと、発光素子の配列後に基板を乾燥できるようにするため揮発性を有することである。なお、イオン濃度が著しく高い液体を用いた場合、第１,第２の電極２１１,２１２に電圧を印加した際に電極上に速やかに電気二重層が形成されて電界が液体中に浸透するのを妨害するため、発光素子の配列を阻害することとなる。
【０１１７】
なお、図示していないが、第２の基板２１０上に第２の基板２１０と対向してカバーを設けるのが好ましい。このカバーは、第２の基板２１０と平行に設置され、第２の基板２１０とカバーの間には一様な隙間(例えば５００μｍ)が設けられる。この隙間に発光素子２００を含んだ流体２２１を満たす。こうすることにより、次に述べる微細物体配置工程で、上記隙間によるチャネル中に一様な速度で流体を流すことが可能となり、第２の基板２１０上に複数の発光素子２００を一様に配置することが可能となる。また、次の微細物体配置工程で、流体２２１が蒸発して対流を引き起こし、発光素子２００の配置を乱すことを防ぐことができる。
【０１１８】
次に、第１の電極２１１と第２の電極２１２の間に、図１２に示すような波形の電圧を印加し、その結果として、図１３の平面図および図１４の断面図に示すように、発光素子２００が第２の基板２１０上の所定の位置に配置される(発光素子配置工程)。なお、図１４は、図１３のＶ−Ｖ線からみた断面図を示している。
【０１１９】
発光素子２００が第２の基板２１０上の所定の位置に配置される原理は、以下のように説明される。第１の電極２１１と第２の電極２１２の間に、図１２で示すような交流電圧を印加する。第２の電極２１２に図１２に示す基準電位ＶＲを印加し、第１の電極２１１には振幅ＶPPL／２の交流電圧を印加する。第１の電極２１１と第２の電極２１２との間に電圧が印加されると、流体２２１内に電界が発生する。この電界により、発光素子２２０に分極が発生し、または電荷が誘起され、発光素子２２０の表面には電荷が誘起される。この誘起された電荷により、第１,第２の電極２１１,２１２と発光素子２００との間に引力が働く。実際は、誘電泳動が起こるためには物体のまわりに電界勾配が存在する必要があり、無限に大きな平行平板中に存在する物体には誘電泳動は働かないが、図１１に示すような電極配置では電極に近いほど電界が強いから、誘電泳動が発生する。
【０１２０】
なお、上記方法により発光素子配置工程を行なった場合には、図１３に示すように、発光素子２００の向き(極性)はランダムになることに注意すべきである。ここで、上記発光素子２００の向き(極性)とは、図１３において、上記発光素子２００のアノードＡがカソードＫの右側である向きと、上記発光素子２００のアノードＡがカソードＫの左側である向きとのいずれの向きであるのかを言う。また、このようにして、複数の発光素子２００の向きがランダムに配置された発光装置の適切な動作方法は後述する。
【０１２１】
上記流体２２１としてＩＰＡを用いた場合、第１の電極２１１に与える交流電圧の周波数は、１０Ｈｚ〜１ＭＨｚとするのが好ましく、５０Ｈｚ〜１ｋＨｚとするのが最も配列が安定し、より好ましい。さらに、第１の電極２１１と第２の電極２１２の間に印加するＡＣ電圧は、正弦波に限らず、矩形波、三角波、ノコギリ波など、周期的に変動するものであればよい。第１の電極２１１に与える交流電圧の振幅の２倍ＶPPLは、０．１〜１０Ｖとすることができるが、０．１Ｖ以下では発光素子２００の配列が悪くなり、１０Ｖ以上では発光素子２００が直ちに基板１１０上に固着して配置の歩留りが悪化する。したがって、上記ＶPPLは、１〜５Ｖが好ましく、さらには１Ｖ程度とするのが好ましかった。
【０１２２】
次に、図１５に示すように、第２の基板２１０上への発光素子２００の配置が完了した後、上記交流電圧を上記第１の電極２１１と第２の電極２１２の間に印加したままで、第２の基板２１０を加熱することにより、上記流体２２１の液体を蒸発させて乾燥させ、発光素子２００を第２の基板２１０上に固着させる。もしくは、上記第２の基板２１０上への発光素子２００の配置が完了した後、第１の電極２１１および第２の電極２１２に十分な高電圧(１０〜１００Ｖ)を印加して発光素子２００を第２の基板２１０上に固着させ、上記高電圧の印加を停止してから上記第２の基板２１０を乾燥させる。
【０１２３】
次に、図１６に示すように、シリコン酸化膜からなる層間絶縁膜２１３を第２の基板全面に堆積する。
【０１２４】
次に、図１７に示すように、一般的なフォトリソグラフィ工程およびドライエッチング工程を適用することにより層間絶縁膜２１３にコンタクト孔２１７を形成し、さらにメタル堆積工程、フォトリソグラフィ工程、エッチング工程によりメタルをパターニングしてメタル配線２１４,２１５を形成する(発光素子配線工程)。これにより、発光素子２００のアノードＡとカソードＫをそれぞれ配線することができる。以上で発光装置２５０が完成した。
【０１２５】
このように、この第３実施形態の製造方法は、前述した図２〜図５で説明した、第１の基板１１０の一部もしくは全部をなすｎ型の半導体層１１２の表面にフォトレジスト１５１でマスク層をパターニングする工程と、このマスク層をマスクとしてこのｎ型半導体層１１２を非等方的にエッチングして複数のｎ型の棒状半導体１２１を形成する半導体コア形成工程と、このｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３を形成する半導体シェル形成工程とを備える。さらに、この第３実施形態の製造方法は、図８,図９を参照して説明した、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第１の基板１１０から切り離す発光素子切り離し工程を備える。これに加えて、上記第１の基板１１０のシリコン基板１１１から切り離されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第２の基板２１０上に配置する発光素子配置工程と、上記第２の基板２１０上に配置されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１に通電するための配線２１４,２１５を行なう発光素子配線工程とを備える。
【０１２６】
このような製造工程によれば、上記切り離した発光素子２００を、第２の基板２１０上に所望の密度で所望の個数配置することができる。したがって、例えば、微細な発光素子２００を大面積の第２の基板２１０上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。
【０１２７】
なお、前述したように、上記発光素子配置工程を行なった場合、図１３に示すように、発光素子２００の向き(つまり図１３においてアノードＡがカソードＫの右側に位置しているか左側に位置しているか)がランダムになっていた。このような場合、無論、２つのメタル配線２１４、２１５間に直流電圧を印加してもよいが、この場合、約半数の発光素子２００には逆方向電圧が印加されて発光しない。そこで、２つのメタル配線２１４,２１５間に交流電圧を印加するのが好ましい。このようにすれば、全ての発光素子２００を発光させることが可能となる。
【０１２８】
(第４の実施の形態)
次に、図１８〜図２１を参照して、この発明の第３実施形態として、本発明の発光装置の製造方法を用いて形成した発光装置を備えた照明装置を説明する。
【０１２９】
図１８は、この第４実施形態の照明装置であるＬＥＤ電球３００の側面図である。このＬＥＤ電球３００は、外部のソケットに嵌めて商用電源に接続するための電源接続部としての口金３０１と、その口金３０１に一端が接続され、他端が徐々に拡径する円錐形状の放熱部３０２と、放熱部３０２の他端側を覆う透光部３０３とを備えている。上記放熱部３０２内に、発光部３０４を配置している。
【０１３０】
発光部３０４は、図１９の側面図および図２０の上面図に示すように、正方形状の放熱板３０５上に、多数の発光素子が配置された発光装置３０６が実装されている。この発光装置３０６は、図２１に示すように、基板３１０と、基板３１０上に形成された第１の電極３１１および第２の電極３１２と、多数の発光素子３２０からなっている。基板３１０上に微細な発光素子(発光ダイオード)３２０を配置する方法および配線をする方法は、前述した第３実施形態に記載した方法を用いればよい。すなわち、発光装置３０６は、前述の第３実施形態に記載した方法で製造される。
【０１３１】
図２１では、２７個の発光素子３２０が描かれているが、より多数の発光素子を配置することができる。例えば、１つの発光素子３２０の大きさが、前述の第２実施形態で例示したように、長さが２０μｍで直径が１μｍとし、１つの発光素子３２０が発する光束を５ミリルーメンとし、５０，０００個の発光素子３２０を基板３１０上に配置して全体で２５０ルーメンの光束を発する発光基板とすることができる。
【０１３２】
このように、多数の発光素子３２０を基板３１０上に配置した発光装置３０６を用いれば、１つまたは数個の発光素子を配置した発光装置を用いる場合に比べて以下の効果を得ることができる。まず、１つ１つの発光素子３２０の発光面積が小さく、かつそれらが基板３１０上に分散しているので、発光に伴う熱の発生密度が小さく、かつ、均等にすることができる。一方、通常の発光素子(発光ダイオード)は発光面積が大きい(１ｍｍ２に達することもある)ので、発光に伴う熱の発生密度が大きく、発光層が高温となって発光効率や信頼性に影響を与えている。この第３実施形態のように、多数の微細な発光素子３２０を発光装置３０６の基板３１０上に配置することにより、発光効率を向上して信頼性を向上させることができる。
【０１３３】
(第５の実施の形態)
図２２は、本発明の第５実施形態としてのバックライトを示す平面図である。この第５実施形態は、前述の第３実施形態で説明したような本発明の発光装置の製造方法で製造される発光装置を備える。
【０１３４】
この第５実施形態のバックライト４００は、図２２に示すように、放熱板の一例としての長方形状の支持基板４０１上に、複数の発光装置４０２が互いに所定の間隔をあけて格子状に実装されている。ここで、発光装置４０２は、前述の第２実施形態の発光装置の製造方法を用いて製造された発光装置である。この発光装置４０２では、基板(図示せず)上に１００個以上の発光素子が配置されている。
【０１３５】
上記構成のバックライトによれば、発光装置４０２を用いることにより、明るさのばらつきが少なくかつ長寿命化と高効率化が図れるバックライトを実現することができる。また、上記発光装置４０２を支持基板４０１上に取り付けることによって、さらに放熱効果が向上する。
【０１３６】
(第６の実施の形態)
次に、図２３を参照して、この発明の第６実施形態としてのＬＥＤディスプレイを説明する。この第６実施形態は、本発明の発光装置の製造方法と同様な方法を用いて製造される表示装置に関する。
【０１３７】
図２３は、この第６実施形態としてのＬＥＤディスプレイの１画素の回路を示している。このＬＥＤディスプレイは、本発明の発光素子または発光装置の製造方法を用いて製造されたものである。このＬＥＤディスプレイが備える発光素子としては、前述の第３実施形態で説明した発光素子２００を用いることができる。
【０１３８】
このＬＥＤディスプレイは、アクティブマトリックスアドレス方式であり、選択電圧パルスが行アドレス線Ｘ１に供給され、データ信号が列アドレス線Ｙ１に送られる。上記選択電圧パルスがトランジスタＴ１のゲートに入力されて、トランジスタＴ１がオンすると、上記データ信号は、トランジスタＴ１のソースからドレインに伝達され、データ信号はキャパシタＣに電圧として記憶される。トランジスタＴ２は画素ＬＥＤ５２０の駆動用であり、この画素ＬＥＤ２０は、前述の第３実施形態で説明した発光素子２００を用いることができる。
【０１３９】
上記画素ＬＥＤ５２０は上記トランジスタＴ２を経て電源Ｖｓに接続されている。よって、トランジスタＴ１からのデータ信号でトランジスタＴ２がオンすることにより、画素ＬＥＤ５２０は上記電源Ｖｓによって駆動される。
【０１４０】
この実施形態のＬＥＤディスプレイは、図２３に示す１画素がマトリックス状に配列されている。このマトリックス状に配列された各画素の画素ＬＥＤ５２０とトランジスタＴ１,Ｔ２が基板上に形成されている。
【０１４１】
この実施形態のＬＥＤディスプレイを作製するためには、例えば、以下のような工程を行なえばよい。
【０１４２】
まず、前述の第３実施形態の製造方法で図２〜図５、図８および図９を参照して説明した半導体コア形成工程、半導体シェル形成工程、発光素子切り離し工程によって、発光素子２００を形成する。次に、トランジスタＴ１、Ｔ２をガラス等の基板上に、通常のＴＦＴ形成方法を用いて形成する。次に、ＴＦＴを形成した基板上に、画素ＬＥＤ５２０となる微小な発光素子を配置するための、第１の電極および第２の電極を形成する。次に、前述の第３実施形態で図１０〜図１６を参照して説明した方法を用いて、上記基板上の所定の位置に微小な発光素子２００を配置する(発光素子配置工程)。その後、上部配線工程を行ない、上記微小な発光素子２００をトランジスタＴ２のドレインとアース線とに接続する(発光素子配線工程)。
【０１４３】
すなわち、上記製造工程は、前述の第３実施形態で図２〜図５を参照して説明したように、第１の基板１１０の一部もしくは全部をなすｎ型の半導体層１１２の表面にフォトレジスト１５１でマスク層をパターニングする工程と、このマスク層をマスクとしてこのｎ型半導体層１１２を非等方的にエッチングして複数のｎ型の棒状半導体１２１を形成する半導体コア形成工程と、このｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３を形成する半導体シェル形成工程とを備える。さらに、上記製造工程は、前述の第３実施形態で図８,図９を参照して説明した、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第１の基板１１０から切り離す発光素子切り離し工程を備える。これに加えて、上記製造工程は、上記第１の基板１１０のシリコン基板１１１から切り離されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第２の基板上の画素位置に対応して配置する発光素子配置工程と、上記第２の基板上の画素位置に対応して配置されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１に通電するための配線を行なう発光素子配線工程とを備える。
【０１４４】
上記製造工程によれば、ｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３が形成されているので、第１の基板１１０の単位面積当たりの発光面積が非常に大きく、例えば、平面的なエピタキシャル成長の場合の１０倍とすることができる。同じ発光量を得るために基板の枚数を、例えば、１０分の１として、製造コストを大幅に低減することができる。すなわち、発光素子として機能するｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１の製造コストを大きく低減することができる。そして、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１は第１の基板１１０のシリコン基板１１１から切り離され、この実施形態の表示装置のパネルとなる第２の基板上に配置され、さらに配線されて表示装置が製造される。この実施形態の表示装置の画素数は、例えば約６００万となるので、その画素毎に発光素子を使用する場合は、発光素子のコストは極めて重要である。したがって、上記工程によって表示装置を製造することにより、表示装置の製造コストを低減できる。
【０１４５】
なお、この実施形態における画素ＬＥＤ５２０としての発光素子２００の第２の基板上への配置方法(図１０〜図１６参照)では、画素ＬＥＤ５２０のアノードとカソードの向きがランダムになるため、この画素ＬＥＤ５２０は交流駆動する。
【０１４６】
また、上記説明では、一例として、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｎ型とし、第２導電型の半導体層１２３をｐ型とした場合を説明したが、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｐ型とし、第２導電型の半導体層１２３をｎ型としてもよい。
【符号の説明】
【０１４７】
１００ 発光素子
１１０ 第１の基板
１１１ シリコン基板
１１２ ｎ型ＧａＮ半導体層
１１３ ｎ型ＧａＮ半導体層
１２１ ｎ型ＧａＮ棒状半導体
１２２ 活性層
１２３ ｐ型ＧａＮ半導体層
１２４ 透明電極層
１２５ ｎ型ＧａＮ半導体層
１３１ 透明部材
１４１ 上部電極
１５１ フォトレジスト
Ａ アノード
Ｋ カソード
２００ 棒状の発光素子
２１０ 第２の基板
２１１ 第１の電極
２１１Ａ 対向部分
２１２ 第２の電極
２１２Ａ 対向部分
２１３ 層間絶縁膜
２１４,２１５ メタル配線
２２１ 流体
３００ ＬＥＤ電球
３０１ 口金
３０２ 放熱部
３０４ 発光部
３０５ 放熱板
３０６ 発光装置
３１０ 基板
３１１ 第１の電極
３１２ 第２の電極
３２０ 発光素子
４００ バックライト
４０１ 支持基板
４０２ 発光装置
５２０ 画素ＬＥＤ
Ｘ１ 行アドレス線
Ｙ１ 列アドレス線
１１００ 発光素子
１１１１ 基板
１１１３ ｎ型の半導体層
１１２１ 板状(突起状)半導体
１１２２ 活性層
１１２３ ｐ型の半導体層
１１２４ 透明電極層
１１３１ 透明部材
１１４１ 上部電極
１１５１ フォトレジスト
【技術分野】
【０００１】
この発明は、棒状または板状などの突起状半導体を有する発光素子およびその製造方法、上記発光素子を備えた発光装置の製造方法、および、上記発光装置を備えた照明装置，バックライト並びに表示装置に関する。
【背景技術】
【０００２】
従来、平面型の発光素子に比べて発光面積を増大させたロッド型発光素子が、特許文献１(特開２００６−３３２６５０号公報)に開示されている。
【０００３】
このロッド型発光素子は、図２４に示すように、基板９００上に第１極性層９１０が形成され、この第１極性層９１０上に光を放出する活性層からなる複数個のロッド９２０が形成されている。このロッド９２０はさらに第２極性層９３０に包まれており、上記活性層からなる複数個のロッド９２０および第２極性層９３０がロッド型発光素子を構成している。
【０００４】
上記従来技術によれば、それぞれのロッド９２０は全体の面に光を放出するため、発光面積が増加し、発光素子による光量が増加する。
【０００５】
しかしながら、上記従来技術では、ロッド９２０は活性層からなるが、活性層は専らキャリアを閉じ込めて発光効率を上げる役割を持つものであり、一般的に高抵抗である。上記従来技術では、発光面積を増やすためにはロッドの長さを長くする必要があるが、ロッドの長さを長くするほど高抵抗な活性層も長くなり、先端まで十分な電流を流すことができずに先端部が暗くなり、十分な発光強度が得られないという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３２６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、低抵抗で十分な発光強度が得られる発光素子を提供することにある。また、この発明のさらなる課題は、そのような発光素子の製造方法、そのような発光素子による発光装置の製造方法、そのような発光装置を備えた照明装置、バックライト並びに表示装置をも提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の発光素子は、第１導電型の半導体基部と、
上記第１導電型の半導体基部上に形成された複数の第１導電型の突起状半導体と、
上記突起状半導体を覆う第２導電型の半導体層と
を備えたことを特徴としている。
【０００９】
この発明の発光素子によれば、上記第１導電型の突起状半導体を覆うように第２導電型の半導体層が形成されているので、上記突起状半導体のほぼ全側面を発光させることが可能となる。それゆえ、この発明の発光素子によれば、平面状の発光層を持つ発光ダイオードチップに比べて、上記第１導電型の半導体基部の単位面積当たりの発光量を増大させることができる。
【００１０】
また、この発明によれば、上記突起状半導体は第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、上記突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。したがって、上記第１導電型の半導体基部の単位面積当たりの発光量をさらに増やすことが可能となる。
【００１１】
また、一実施形態では、上記第１導電型の突起状半導体は第１導電型の棒状半導体である。
【００１２】
この実施形態によれば、上記棒状半導体の根元部から先端部にわたって一様に発光させることができ、上記棒状半導体のほぼ全側面を発光させることが可能となるので、平面状の発光層を持つ発光ダイオードチップに比べて、上記第１導電型の半導体基部の単位面積当たりの発光量を増大させることができる。
【００１３】
また、一実施形態では、上記第１導電型の棒状半導体の長さが上記第１導電型の棒状半導体の太さの１０倍以上である。
【００１４】
この実施形態では、上記半導体基部の単位面積当たりの発光量を著しく増大させることができる。これに対して、従来技術のように棒状半導体が活性層からなる場合は棒状半導体の長さを太さの１０倍以上にすると先端部を発光させることが困難になる。したがって、棒状半導体の長さが太さの１０倍以上にすることによって、低抵抗で発光強度が高いという本発明の利点が特に顕著となる。
【００１５】
また、一実施形態では、上記第１導電型の突起状半導体は第１導電型の板状半導体である。
【００１６】
この実施形態によれば、上記突起状半導体を板状半導体としたことで、その板状半導体の最も広い発光面を無極性面とすることで、全体としての発光効率を高めることができる。
【００１７】
また、一実施形態では、上記第１導電型の突起状半導体と第２導電型の半導体層との間に活性層が形成されている。
【００１８】
この実施形態では、発光効率を上げることができる。また、上記活性層は、あくまで上記第１導電型の突起状半導体と上記第２導電型の半導体層との間に、相対的に薄く形成されるものであるので、発光効率が良い。上記活性層は、両極のキャリア(正孔と電子)を狭い範囲に閉じ込めて再結合確率を上げるためのものであるからである。これに対し、従来技術の様に、第１導電型の棒状半導体の部分まで全て活性層からなる場合、キャリアの閉じ込めが不十分なため発光効率が高くない。
【００１９】
また、一実施形態では、上記第２導電型の半導体層上に透明電極層が形成されている。
【００２０】
この実施形態では、上記透明電極層が上記棒状半導体から放射された光を透過しつつ、上記第２導電型の半導体層で電圧降下を起こすことを防ぐことができる。したがって、上記棒状半導体の全体にわたって一様に発光させることができる。
【００２１】
また、一実施形態では、上記複数の第１導電型の突起状半導体の間で上記透明電極層が対向している対向間隙に上記透明電極層よりも透明性が高い材料で作製された透明部材が充填されている。
【００２２】
この実施形態では、上記複数の第１導電型の突起状半導体の間の隙間を一般的に透明性の低い透明電極層で埋めてしまわずに、上記透明電極層よりも透明性が高い透明部材を上記対向隙間に充填しているので、発光素子の発光効率を向上させることができる。
【００２３】
また、この発明の発光素子の製造方法は、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と
を備えた。
【００２４】
この発明の製造方法によれば、製造した発光素子は、上記第１導電型の突起状半導体を覆うように上記第２導電型の半導体層が形成されるので、上記突起状半導体のほぼ全側面を発光させることが可能になる。それゆえ、上記発光素子によれば、平面状の発光層を持つ発光ダイオードチップに比べて、上記第１の基板の単位面積当たりの発光量を増大することができる。また、この製造方法によれば、上記突起状半導体は第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、上記突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。したがって、上記第１の基板の単位面積当たりの発光量をさらに増やすことが可能となる。さらに、この製造方法によれば、上記突起状半導体をフォトリソグラフィ工程と非等方的なエッチングにより形成できるので、狙い通りの良好な形状の突起状半導体を得ることができて歩留まりを向上させることができる。
【００２５】
また、一実施形態の発光素子の製造方法は、上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程を行う。
【００２６】
この実施形態によれば、上記アニールによる結晶欠陥回復工程によって、上記突起状半導体の結晶欠陥密度を減らして結晶性を向上することができる。したがって、その後に行われる半導体シェル形成工程において、第２導電型の半導体層の結晶性も向上するため、発光素子の発光効率を向上することができる。
【００２７】
また、一実施形態の発光素子の製造方法は、上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程を行う。
【００２８】
この実施形態によれば、上記エッチングによる結晶欠陥除去工程によって、上記突起状半導体の結晶欠陥密度を減らして結晶性を向上することができる。したがって、その後に行われる半導体シェル形成工程において、第２導電型の半導体層の結晶性も向上するため、発光素子の発光効率を向上することができる。
【００２９】
また、一実施形態の発光素子の製造方法は、上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程と、
上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程と
を、上記結晶欠陥除去工程、上記結晶欠陥回復工程の順に行なう。
【００３０】
この実施形態によれば、上記ウェットエッチングによる結晶欠陥除去工程と、上記アニールによる結晶欠陥回復工程の両方を、この順で行なうことにより、より効果的に上記突起状半導体の結晶性を向上させることができる。
【００３１】
また、この発明の発光素子の製造方法は、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離す発光素子切り離し工程と
を備えた。
【００３２】
この発明の製造方法によれば、上記発光素子切り離し工程でもって、上記第１導電型の半導体層を加工して形成された突起状半導体による突起状の発光素子は、最終的にはそれぞれが独立した発光素子となる。したがって、それぞれの発光素子を個別自在に利用可能という点で、上記突起状の発光素子の利用方法を多様化し、利用価値を高めることができる。例えば、切り離した発光素子を所望の密度で所望の個数配置することができる。この場合、例えば、微細な発光素子を大面積の基板上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。また、この製造方法により、上記第１導電型の突起状半導体を覆うように上記第２導電型の半導体層が形成されるので、上記突起状半導体のほぼ全側面を発光させることが可能となる。それゆえ、基板(第１の基板)から総発光量が大きな多数の発光素子を得ることができる。また、この製造方法によれば、上記突起状半導体は第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。さらに、この製造方法によれば、上記突起状半導体をフォトリソグラフィ工程と非等方的なエッチングにより形成できるので、狙い通りの良好な形状の突起状半導体を得ることができ、ひいては所望の良好な形状の発光素子を得ることができるので、発光素子の歩留まりを向上させることができる。
【００３３】
また、一実施形態の発光素子の製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程との間で、上記第１導電型の突起状半導体の表面を覆うように活性層を形成する。
【００３４】
この実施形態によれば、活性層で発光効率を上げることができる。
【００３５】
また、一実施形態の発光素子の製造方法では、上記半導体シェル形成工程の後に、上記第２導電型の半導体層を覆うように透明電極層を形成する。
【００３６】
この実施形態によれば、上記透明電極層は上記突起状半導体から放射された光を透過しつつ、上記第２導電型の半導体層で電圧降下を起こすことを防ぐことができる。したがって、上記突起状半導体の全体にわたって一様に発光させることができる。
【００３７】
また、この発明の発光装置の製造方法では、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上に配置する発光素子配置工程と、
上記第２の基板上に配置された発光素子に通電するための配線を行なう発光素子配線工程とを備えた。
【００３８】
この発明の製造方法によれば、上記発光素子切り離し工程で切り離した発光素子を上記第２の基板上に所望の密度で所望の個数配置することができる。したがって、例えば、微細な発光素子を大面積の基板上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。
【００３９】
また、一実施形態の照明装置は、上記発光装置の製造方法により製造された発光装置を備えた。
【００４０】
この実施形態の照明装置によれば、本発明の発光装置の製造方法により製造された発光装置を備えているので、発光効率が良く信頼性の高い照明装置が得られる。
【００４１】
また、一実施形態の液晶バックライトは、上記発光装置の製造方法により製造された発光装置を備えた。
【００４２】
この実施形態の液晶バックライトによれば、本発明の発光装置の製造方法により製造された発光装置を備えているので、放熱効率の高いバックライトが得られる。
【００４３】
また、この発明の表示装置の製造方法は、第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上の画素位置に対応して配置する発光素子配置工程と、
上記第２の基板上の画素位置に対応して配置された発光素子に通電するための配線を行なう発光素子配線工程とを備えた。
【００４４】
この発明の表示装置の製造方法によれば、上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層が形成するので、上記突起状半導体の材料としての上記第１の基板の単位面積当たりの発光面積を非常に大きくすることができる。すなわち、発光素子として機能する上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体の製造コストを大きく低減することができる。そして、上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体は上記第１の基板から切り離され、表示装置のパネルとなる上記第２の基板上に配置され、さらに配線されて表示装置が製造される。この表示装置の画素数は、例えば約６００万となるので、その画素毎に発光素子を使用する場合は、発光素子のコストは極めて重要である。したがって、この製造方法によって表示装置を製造することにより、表示装置の製造コストを低減できる。
【００４５】
また、一実施形態の表示装置は、上記表示装置の製造方法により製造された。
【００４６】
この実施形態の表示装置によれば、低コストの表示装置が提供される。
【発明の効果】
【００４７】
この発明の発光素子によれば、突起状半導体が第１導電型の半導体からなるから、上記突起状半導体に第１導電型を与える不純物量を増やすことにより上記突起状半導体を容易に低抵抗化できる。それゆえ、上記突起状半導体の長さを長くしても、上記突起状半導体の抵抗の増大が抑えられ、上記突起状半導体の根元部から先端部にわたって一様に発光させることができる。したがって、上記第１導電型の半導体基部の単位面積当たりの発光量をさらに増やすことが可能となる。
【図面の簡単な説明】
【００４８】
【図１Ａ】この発明の発光素子の第１実施形態の断面図である。
【図１Ｂ】上記第１実施形態の模式的な平面図である。
【図２】上記第１実施形態の発光素子の製造方法を説明する図である。
【図３Ａ】上記第１実施形態の発光素子の製造方法を説明する図である。
【図３Ｂ】上記第１実施形態の発光素子の製造方法を説明する平面図である。
【図４】上記第１実施形態の発光素子の製造方法を説明する図である。
【図５】上記第１実施形態の発光素子の製造方法を説明する図である。
【図６】上記第１実施形態の発光素子の製造方法を説明する図である。
【図７Ａ】この発明の発光素子の第２実施形態の断面図である。
【図７Ｂ】上記第２実施形態の発光素子を上から見た概略平面図である。
【図７Ｃ】上記第２実施形態の発光素子の製造方法を説明する概略平面図である。
【図８】この発明の第３実施形態の発光素子,発光装置の製造方法を説明する図である。
【図９】上記第３実施形態の製造方法を説明する図である。
【図１０】上記第３実施形態の製造方法を説明する図である。
【図１１】上記第３実施形態の製造方法を説明する図である。
【図１２】上記第３実施形態の製造方法において電極間に印加する電圧波形を示す波形図である。
【図１３】上記第３実施形態の製造方法を説明する図である。
【図１４】上記第３実施形態の製造方法を説明する図である。
【図１５】上記第３実施形態の製造方法を説明する図である。
【図１６】上記第３実施形態の製造方法を説明する図である。
【図１７】上記第３実施形態の製造方法を説明する図である。
【図１８】この発明の第４実施形態としての照明装置の側面図である。
【図１９】上記照明装置の発光部の側面図である。
【図２０】上記照明装置の発光部の上面図である。
【図２１】上記発光部の発光装置の平面図である。
【図２２】この発明の第５実施形態としてのバックライトを示す平面図である。
【図２３】この発明の第６実施形態としてのＬＥＤディスプレイの１画素の回路を示す回路図である。
【図２４】従来の発光素子を示す図である。
【発明を実施するための形態】
【００４９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００５０】
(第１の実施の形態)
この発明の発光素子の第１実施形態を、図１Ａ,図１Ｂおよび図２〜図６を用いて説明する。図１Ａは、この第１実施形態の発光素子の断面図であり、図１Ｂは、この第１実施形態の発光素子を上から見た図であって専ら棒状半導体の位置を示す図であり、図２〜図６は、この第１実施形態の発光素子の製造方法を説明する図である。この第１実施形態の発光素子１００は、第１導電型の半導体基部としてのｎ型の半導体層１１３と、このｎ型の半導体層１１３上に形成された複数のｎ型の棒状半導体１２１とこの棒状(突起状)半導体１２１を覆う第２導電型の半導体層としてのｐ型の半導体層１２３とを備えるものである。尚、上記第１導電型の半導体基部として、上記ｎ型の半導体層１１３に替えてｐ型の半導体層を備えてもよい。この場合、上記第２導電型の半導体層として、上記ｐ型の半導体層１２３に替えて、ｎ型の半導体層を備えることとする。すなわち、上記第１導電型の半導体基部をなす半導体層１１３をｐ型とした場合は、上記第２導電型の半導体層をなす半導体層１２３をｎ型とし、半導体層１１３をｎ型とした場合は、半導体層１２３をｐ型とする。以下では、一例として、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｎ型とし、第２導電型の半導体層１２３をｐ型とした場合を説明する。ただし、以下の説明において、ｎ型とｐ型を入れ替えた説明とすることで、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｐ型とし、第２導電型の半導体層１２３をｎ型とした例の説明とすることができる。
【００５１】
この第１実施形態の発光素子１００は、図１Ａおよび図１Ｂに示すように、基板１１１上に第１導電型の半導体基部となるｎ型の半導体層１１３が形成されおり、このｎ型の半導体層１１３上に第１導電型の棒状半導体としてのｎ型の棒状半導体１２１が立設状態で互いに間隔を隔てて複数形成されている。上記ｎ型の棒状半導体１２１およびｎ型の半導体層１１３の表面全面は、活性層１２２で覆われている。また、上記活性層１２２の表面全面はｐ型の半導体層１２３が形成されている。さらには、上記ｐ型の半導体層１２３の表面全面は透明電極層１２４で覆われている。そして、上記複数のｎ型の棒状半導体１２１の間の間隙において上記棒状半導体１２１を覆う活性層１２２を覆う透明電極層１２４が間隙を隔てて対向している。この透明電極層１２４が対向している間隙を、上記透明電極層１２４よりも透明度が高い透明部材１３１で埋めている。
【００５２】
この透明部材１３１は、上記棒状半導体１２１の上部では上記透明電極層１２４は上記透明部材１３１で覆われていなく、上部電極１４１で覆われている。すなわち、図１Ａに示すように、上部電極１４１は、透明電極層１２４が対向している間隙を埋める透明部材１３１上と、上記棒状半導体１２１の上部を覆う透明電極層１２４上とに形成されている。これにより、透明電極層１２４は、上部電極１４１に電気的に接続されている。
【００５３】
上記基板１１１は、サファイア等の絶縁体、シリコン等の半導体などを用いることができるが、この限りではない。上記ｎ型の半導体層１１３、ｎ型の棒状半導体１２１およびｐ型の半導体層１２３は、ＧａＮ、ＧａＡｓ、ＡlＧａＡｓ、ＧａＡｓＰ、ＩｎＧａＮ、ＡlＧａＮ、ＧａＰ、ＺｎＳｅ、ＡlＧａＩｎＰなどを母材とする半導体を用いてもよい。また、活性層１２２としは、例えば、上記ｎ型の半導体層１１３、ｎ型の棒状半導体１２１およびｐ型の半導体層１２３としてＧａＮを選択したときは、ＩｎＧａＮを用いることができる。また、上記透明電極層１２４としては、例えば、ＩＴＯ、ＺｎＯ、ＳｎＯ等を用いることができる。また、上記透明部材１３１は、例えば、シリコン酸化膜、透明樹脂を用いることができる。また、上部電極１４１としては、金、銀、銅、アルミニウム、タングステン等の金属、またはＩＴＯ、ＺｎＯ、ＳｎＯ等の透明電極を用いることができる。ただし、基板１１１にシリコン基板等の光を透過しないものを用いた場合は、上部電極１４１は光を透過する透明電極等を選択する必要がある。
【００５４】
各部分の膜厚等は、例えば、半導体基部としてのｎ型の半導体層１１３の膜厚が５μｍ、ｎ型の棒状半導体１２１の太さＤが１μｍ、長さＬが２０μｍ、ｎ型の棒状半導体１２１間の間隔Ｐが３μｍ、活性層１２２の厚さが１０ｎｍ、ｐ型の半導体層１２３の厚さが１５０ｎｍ、透明電極層１２４の厚さが１５０ｎｍとすることができるが、この限りではない。
【００５５】
この実施形態では、これ以降、特に断わりのない限り、基板１１１としてシリコン基板、ｎ型の半導体層１１３、ｎ型の棒状半導体１２１およびｐ型の半導体層１２３としてＧａＮ、活性層１２２としてＩｎＧａＮ、透明電極層１２４としてＩＴＯ、透明部材１３１としてシリコン酸化膜、上部電極１４１としてＩＴＯを用いる。また、各部分の膜厚は上記の例を用いる。また、上記説明では、第１導電型はｎ型、第２導電型はｐ型としたが、はじめに述べたように、第１導電型をｐ型、第２導電型をｎ型としてもよい。
【００５６】
この実施形態の発光素子は、ｎ型の半導体層１１３が下部電極(カソード)をなしており、この下部電極(カソード)と上部電極(アノード)１４１間に電流を流すことにより、発光素子(発光ダイオード)を発光させることができる。
【００５７】
この実施形態の発光素子は、また、ｎ型の棒状半導体１２１を覆うようにｐ型の半導体層１２３が形成されているので、棒状半導体１２１のほぼ全側面が発光する。それゆえ、平面状の発光層を持つ発光ダイオードチップに比べて、基板１１１の面積当たりの発光量を増大させることができる。
【００５８】
また、基板１１１の単位面積当たりの発光量は、棒状半導体１２１の長さＬを長くするほど増やすことができる。この実施形態の発光素子では、棒状半導体１２１はｎ型の半導体からなり、棒状半導体１２１にｎ型を与える不純物量を増やすことにより棒状半導体１２１を容易に低抵抗化できる。それゆえ、棒状半導体１２１の長さＬを長くしても、棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１の面積当たりの発光量をさらに増やすことが可能となる。
【００５９】
ｎ型の棒状半導体１２１の長さＬと太さＤに関し、上記長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上、つまり、長さＬが太さＤの１０倍以上であることが好ましい。このようにすれば、基板１１１の単位面積当たりの発光量を著しく増大させることができるからである。これに対して、従来技術のように、棒状半導体が活性層からなる場合には、棒状半導体の長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上では、棒状半導体の先端部を発光させることが困難になる。したがって、上記長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上である場合に、本発明の低抵抗で発光強度が高いという利点が特に顕著となる。なお、上記値(Ｌ／Ｄ)は現在の技術では５０以上にするのは難しく、また第１導電型の棒状半導体１２１の抵抗も無視できなくなる。また、発光面積(本実施形態では活性層１２２の総面積)を、半導体基部としてのｎ型半導体層１１３の面積の３倍以上とすることが好ましい。ここで、ｎ型半導体層１１３の面積とは、ｎ型の棒状半導体１２１とそのｎ型の棒状半導体１２１上の構造物(活性層１２２,ｐ型半導体層１２３,透明電極層１２４,透明部材１３１等)を取り去った状態での平坦な半導体層１１３の面積とする。このような場合、基板１１１の単位面積当たりの発光量が多く、コストダウンの効果を十分に得ることができる。
【００６０】
この実施形態では、ｎ型の棒状半導体１２１とｐ型の半導体層１２３との間に、活性層１２２が形成されているが、これは必須ではない。しかしながら、活性層１２２を設けるのが好ましく、これにより発光効率を上げることができる。また、活性層１２２は、あくまでｎ型の棒状半導体１２１とｐ型の半導体層１２３との間に、例えば１０ｎｍの厚さで形成されているので発光効率がよい。活性層は、両極のキャリア(正孔と電子)を狭い範囲に閉じ込めて再結合確率を上げるためにあるからである。従来技術のように、棒状半導体の部分まで全て活性層からなる場合、キャリアの閉じ込めが不十分なため発光効率が高くない。
【００６１】
また、ｐ型の半導体層１２３上には、透明電極層１２４が形成されているが、これは必須ではない。しかしながら、透明電極層１２４を設けるのが好ましく、この透明電極層１２４の存在により、透明電極層１２４が活性層１２２から放射された光を透過しつつ、ｐ型の半導体層１２３で電圧降下を起こすことを防ぐことができる。したがって、棒状半導体１２１の全体にわたって一様に発光させることができる。
【００６２】
さらには、ｐ型の半導体層１２３上に透明電極層１２４を形成する場合であっても、複数のｎ型の棒状半導体１２１の間の隙間の全てを透明電極層１２４で埋めてしまわないことが好ましい。すなわち、ｐ型の半導体層１２３上に透明電極層１２４を薄く形成した上で、複数のｎ型の棒状半導体１２１の間に残った隙間で上記透明電極層１２４が対向している対向間隙を上記透明電極層１２４よりも透明性の高い材料で作製された透明部材１３１で埋めることが好ましい。その理由は、一般的に透明電極層１２４には電流を流すためのキャリアが存在するので、透明性が悪いためである。したがって、複数のｎ型の棒状半導体１２１間の隙間にシリコン酸化膜や透明樹脂などで作製された透明部材１３１を充填することにより、発光素子の発光効率を向上できる。
【００６３】
なお、この実施形態の発光素子１００では、活性層１２２、ｐ型の半導体層１２３および透明電極層１２４は、ｎ型の棒状半導体１２１とｎ型の半導体層１１３表面の全面を覆っているが、必ずしも全面を覆っていなくてもよい。すなわち、活性層１２２,ｐ型の半導体層１２３および透明電極層１２４は、少なくともｎ型の棒状半導体１２１を覆っていればよい。活性層１２２,ｐ型の半導体層１２３,透明電極層１２４がｎ型の棒状半導体１２１を覆うことにより、基板１１１の面積当たりの発光量を増やすことができるからである。
【００６４】
次に、この第１実施形態の発光素子１００の製造方法を、図２,図３Ａ,図３Ｂ,図４〜図６を用いて説明する。
【００６５】
まず、図２に示すように、シリコンからなる基板１１１上に、第１導電型の半導体層としてｎ型のＧａＮからなる半導体層１１２をＭＯＣＶＤ法により２５μｍの厚さで成膜する。この時点で、シリコンからなる基板１１１とｎ型のＧａＮからなる半導体層１１２が一体となって第１の基板１１０を構成する。言い換えれば、ｎ型のＧａＮからなる半導体層１１２は、第１の基板１１０の一部をなしている。また、このような手順を行なう替わりに、ｎ型のＧａＮからなる単層の基板を用意してもよく、この場合は、ｎ型のＧａＮからなる第１導電型の半導体層が第１の基板の全部をなすと言うことができる。
【００６６】
次に、図３Ａおよび図３Ｂ(図３Ａにおいて上から見た図)に示すように、第１導電型の半導体層としてのｎ型のＧａＮからなる半導体層１１２上に、フォトリソグラフィ工程によってフォトレジスト１５１をパターニングする。このとき、第１導電型の半導体層としてのｎ型のＧａＮからなる半導体層１１２上に、例えばシリコン酸化膜を一面に成膜し、フォトリソグラフィ工程とエッチング工程によりシリコン酸化膜をパターニングしてもよい。
【００６７】
次に、図４に示すように、パターニングされたフォトレジスト１５１をマスクとして、第１導電型の半導体層としてのｎ型のＧａＮからなる半導体層１１２を非等方的にドライエッチングしてｎ型のＧａＮからなる棒状(突起状)半導体１２１を形成する(半導体コア形成工程)。このとき、ｎ型のＧａＮからなる半導体層１１２が厚さ５μｍほど残るようにエッチングし、この残った部分がｎ型のＧａＮからなる半導体層１１３となる。ｎ型のＧａＮからなる第１導電型の棒状半導体１２１の長さＬは２０μｍとなる。上記棒状半導体１２１は、上記ｎ型ＧａＮ半導体層１１３上に立設状態で互いに間隔を隔てて複数形成される。
【００６８】
ここで、上記ドライエッチングにより棒状半導体１２１に生じた結晶欠陥を回復または除去するために、以下の工程を行うことが好ましい。
【００６９】
(アニール工程)
上記半導体コア形成工程の後であって、後述の半導体シェル形成工程の前に、棒状半導体１２１に生じた結晶欠陥を回復するために、棒状半導体１２１が形成された基板１１１を窒素雰囲気中でアニールする(結晶欠陥回復工程)。これにより、上記棒状半導体１２１がアニールされる。このアニール温度は、例えば、棒状半導体１２１がｎ型ＧａＮからなる場合は、６００℃〜１２００℃で行うことができる。棒状半導体１２１がｎ型ＧａＮからなる場合のより好ましいアニール温度は、ＧａＮの結晶欠陥回復が顕著で、かつＧａＮが分解しない、７００℃〜９００℃である。
【００７０】
(ウェットエッチング工程)
上記半導体コア形成工程の後であって、後述の半導体シェル形成工程の前に、棒状半導体１２１が形成された基板１１１をウェットエッチングして、棒状半導体１２１に生じた結晶欠陥を高密度に含む層を選択的に除去する(結晶欠陥除去工程)。エッチング液は、例えば、棒状半導体１２１がｎ型のＧａＮの場合は１２０℃〜１５０℃に加熱した熱リン酸を用いればよい。
【００７１】
上記結晶欠陥回復工程(アニール工程)または上記結晶欠陥除去工程(ウェットエッチング工程)を行うことにより、棒状半導体１２１の結晶欠陥密度を減らして結晶性を向上することができる。したがって、その後に行われる半導体シェル形成工程において、活性層(発光層)１２２および第２導電型の半導体層１２３の結晶性も向上するため、発光素子の発光効率を向上することができる。
【００７２】
なお、上記結晶欠陥除去工程(ウェットエッチング工程)と、上記結晶欠陥回復工程(アニール工程)の両方を、上記ウェットエッチング工程,アニール工程の順で行なう(つまり、上記ウェットエッチング工程を行なってから、上記アニール工程を行なう)ことにより、より効果的に棒状半導体１２１の結晶性を向上することができる。
【００７３】
次に、図５に示すように、第１導電型の半導体基部としてのｎ型のＧａＮからなる半導体層１１３および第１導電型の棒状半導体としてのｎ型のＧａＮからなる棒状半導体１２１の表面全面に、厚さ１０ｎｍのＩｎＧａＮからなる活性層１２２を成膜する。続いて、ＩｎＧａＮからなる活性層１２２上に、１５０ｎｍのｐ型ＧａＮからなる第２導電型の半導体層１２３を成膜する(半導体シェル形成工程)。さらに、ｐ型ＧａＮからなる第２導電型の半導体層１２３上に、１５０ｎｍのＩＴＯからなる透明電極層１２４を成膜する。ＩｎＧａＮからなる活性層１２２およびｐ型ＧａＮからなる第２導電型の半導体層１２３はＭＯＣＶＤ法で形成する。また、ＩＴＯからなる透明電極層１２４はスパッタ法、ミストＣＶＤ法またはめっきにより形成する。
【００７４】
次に、図６に示すように、ＩｎＧａＮからなる活性層１２２、ｐ型ＧａＮからなる第２導電型の半導体層１２３およびＩＴＯからなる透明電極層１２４に覆われたｎ型のＧａＮからなる第１導電型の棒状半導体１２１間の隙間を、シリコン酸化膜からなる透明部材１３１で充填する。シリコン酸化膜は、ＳＯＧ(Ｓpiｎ-Ｏｎ Ｇlａｓｓ)を塗布することにより形成することができる。ＳＯＧの塗布後、ウェットエッチングにより透明電極層１２４の上部を露出し、ＩＴＯからなる上部電極１４１をスパッタ法で成膜して発光素子１００が完成する。
【００７５】
上記発光素子１００の製造方法は、第１の基板１１０の一部または全部をなすｎ型のＧａＮ半導体層１１２の表面にフォトレジスト１５１によるマスク層をパターニングする工程と、このマスク層をマスクとして上記ｎ型ＧａＮ半導体層を非等方的にエッチングして複数のｎ型のＧａＮからなる棒状半導体１２１を形成する半導体コア形成工程と、このｎ型のＧａＮからなる棒状半導体１２１の表面を覆うようにｐ型のＧａＮ半導体層１２３を形成する半導体シェル形成工程とを備えている。
【００７６】
この製造方法により、ｎ型のＧａＮからなる棒状半導体１２１を覆うようにｐ型の半導体層１２３が形成されるので、棒状半導体１２１のほぼ全側面が発光する。それゆえ、平面の発光層を持つ発光ダイオードチップに比べて、基板１１１の面積当たりの発光量を増大することができる。また、この製造方法によれば、棒状半導体１２１はｎ型の半導体からなり、ｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、棒状半導体１２１の長さＬを長くしても、棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１の面積当たりの発光量をさらに増やすことが可能となる。さらに、この製造方法によれば、棒状半導体１２１をフォトリソグラフィ工程と非等方的なエッチングにより形成しているので、狙い通りの良好な形状の棒状半導体１２１を得ることができて歩留まりを向上させることができる。
【００７７】
さらに、上記製造方法では、上記ｎ型の棒状半導体１２１の長さＬを太さＤの１０倍以上であるようにするのが好ましい。このようにすれば、基板１１１の面積当たりの発光量を著しく増大させることができるからである。これに対して、従来技術のように棒状半導体が活性層からなる場合は、上記棒状半導体の長さＬを太さＤで除算した値(Ｌ／Ｄ)を１０以上にすると、上記棒状半導体の先端部を発光させることが困難になる。したがって、棒状半導体１２１の長さＬを太さＤで除算した値(Ｌ／Ｄ)が１０以上である場合に、この実施形態の低抵抗で発光強度が高いという利点が特に顕著となる。なお、上記棒状半導体の長さＬを太さＤで除算した値(Ｌ／Ｄ)は、現在の技術では５０以上にするのは難しく、また第１導電型のｎ型の棒状半導体１２１の抵抗も無視できなくなる。また、発光面積(本実施形態では活性層１２２の総面積)を、半導体基部としてのｎ型の半導体層１１３の面積の３倍以上とすることが好ましい。ここで、上記ｎ型の半導体層(半導体基部)１１３の面積とは、ｎ型のＧａＮ棒状半導体１２１とその上の構造物(活性層１２２,ｐ型ＧａＮ半導体層１２３,透明電極層１２４等)を取り去った状態での平坦な半導体層１１３の面積とする。このような場合、基板１１１当たりの発光量が多く、コストダウンの効果を十分に得ることができる。
【００７８】
さらに、上記製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程の間にｎ型のＧａＮからなる棒状半導体１２１の表面を覆うようにＩｎＧａＮからなる活性層１２２を形成している。これにより発光効率を上げることができる。なお、この活性層１２２は形成しなくてもよい。
【００７９】
さらに、上記製造方法では、上記半導体シェル形成工程の後にｐ型のＧａＮ半導体層１２３を覆うように透明電極層１２４を形成する。この透明電極層１２４により、活性層１２２から放射された光を透過しつつ、ｐ型のＧａＮ半導体層１２３で電圧降下を起こすことを防ぐことができる。したがって、棒状半導体１２１の全体にわたって一様に発光させることができる。
【００８０】
さらに、上記製造方法では、ｐ型のＧａＮ半導体層１２３上に透明電極層１２４を形成するが、複数のｎ型の棒状半導体１２１間の隙間の全てを透明電極層１２４で埋めるのではなく、ｐ型のＧａＮ半導体層１２３上に透明電極層１２４を薄く形成した上で、残った隙間(透明電極層１２４同士が対向する対向隙間)を透明部材１３１で埋めている。これは、一般的に透明電極は電流を流すためのキャリアが存在するために、透明度が悪いためである。したがって、第１導電型の棒状半導体１２１がなす隙間をシリコン酸化膜や透明樹脂などで充填することにより、発光素子の発光効率を向上することができる。
【００８１】
(第２の実施の形態)
次に、この発明の発光素子の第２実施形態を、図７Ａ〜図７Ｃを用いて説明する。図７Ａは、この第２実施形態の発光素子の断面図であり、図７Ｂは、この第２実施形態の発光素子を上から見た平面図であって専ら板状半導体の位置を示す図であり、図７Ｃは、この第２実施形態の発光素子の製造方法を説明する平面図である。
【００８２】
この第２実施形態の発光素子１１００は、前述の第１実施形態の発光素子１００における複数の第１導電型(ｎ型)の棒状(突起状)半導体１２１に替えて、板状の半導体１１２１を備えた点が前述の第１実施形態と異なる。したがって、この第２実施形態では前述の第１実施形態と共通する部分の詳細は説明は省略する。
【００８３】
図７Ａおよび図７Ｂにおいて、１１００は発光素子、１１１１は基板、１１１３はｎ型の半導体層、１１２１は板状(突起状)半導体、１１２２は活性層、１１２３はｐ型の半導体層、１１２４は透明電極層、１１３１は透明部材、１１４１は上部電極である。なお、上記基板１１１１,ｎ型の半導体層１１１３,板状半導体１１２１,活性層１１２２,ｐ型の半導体層１１２３,透明電極層１１２４,透明部材１１３１,上部電極１１４１は、それぞれ、前述の第１実施形態で述べた基板１１１,ｎ型の半導体層１１３,棒状半導体１２１,活性層１２２,ｐ型の半導体層１２３,透明電極層１２４,透明部材１３１,上部電極１４１と同様の材料で作製される。
【００８４】
また、各部分の膜厚等は、例えば、半導体基部としてのｎ型の半導体層１１１３の膜厚が５μｍ、ｎ型の板状半導体１１２１の厚さＤ１が１μｍ、幅Ｄ２が５μｍ、高さＬが２０μｍ、ｎ型の板状半導体１１２１間の距離Ｐ１、距離Ｐ２(図７Ｂ参照)を３μｍ、活性層１１２２の厚さが１０ｎｍ、ｐ型の半導体層１１２３の厚さが１５０ｎｍ、透明電極層１１２４の厚さが１５０ｎｍとすることができるが、この限りではない。
【００８５】
この実施形態の発光素子は、ｎ型の半導体層１１１３が下部電極(カソード)をなしており、この下部電極(カソード)と上部電極(アノード)１１４１間に電流を流すことにより、発光素子(発光ダイオード)を発光させることができる。
【００８６】
この実施形態の発光素子は、また、ｎ型の板状半導体１１２１を覆うようにｐ型の半導体層１１２３が形成されているので、板状半導体１１２１のほぼ全側面が発光する。それゆえ、平面状の発光層を持つ発光ダイオードチップに比べて、基板１１１１の面積当たりの発光量を増大させることができる。
【００８７】
また、基板１１１１の単位面積当たりの発光量は、板状半導体１１２１の高さＬを長くするほど増やすことができる。この実施形態の発光素子では、板状半導体１１２１はｎ型の半導体からなり、板状半導体１１２１にｎ型を与える不純物量を増やすことにより板状半導体１１２１を容易に低抵抗化できる。それゆえ、板状半導体１１２１の高さＬを長くしても、板状半導体１１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１１の面積当たりの発光量をさらに増やすことが可能となる。
【００８８】
本実施の形態では、板状半導体１１２１を用いているが、板状であることの利点は以下のように説明される。一般的に、発光素子の発光効率は発光層の面方位に依存する。例えば、ＧａＮ系の発光素子では、無極性面（ａ面またはｍ面）を発光面としても用いるのが好ましい。板状半導体とすることにより、その主面(図７Ｂにおいて、Ｄ２の幅を持つ面)を無極性面とすれば、全体としての発光効率を高めることができる。
【００８９】
この実施形態では、ｎ型の板状半導体１１２１とｐ型の半導体層１１２３との間に、活性層１１２２が形成されているが、これは必須ではない。しかしながら、活性層１１２２を設けるのが好ましく、これにより発光効率を上げることができる。また、活性層１１２２は、あくまでｎ型の板状半導体１１２１とｐ型の半導体層１１２３との間に、例えば１０ｎｍの厚さで形成されているので発光効率がよい。活性層は、両極のキャリア(正孔と電子)を狭い範囲に閉じ込めて再結合確率を上げるためにあるからである。
【００９０】
また、ｐ型の半導体層１１２３上には、透明電極層１１２４が形成されているが、これは必須ではない。しかしながら、透明電極層１１２４を設けるのが好ましく、この透明電極層１１２４の存在により、透明電極層１１２４が活性層１１２２から放射された光を透過しつつ、ｐ型の半導体層１１２３で電圧降下を起こすことを防ぐことができる。したがって、板状半導体１１２１の全体にわたって一様に発光させることができる。
【００９１】
さらには、ｐ型の半導体層１１２３上に透明電極層１１２４を形成する場合であっても、複数のｎ型の板状半導体１１２１の間の隙間の全てを透明電極層１１２４で埋めてしまわないことが好ましい。すなわち、ｐ型の半導体層１１２３上に透明電極層１１２４を薄く形成した上で、複数のｎ型の板状半導体１１２１の間に残った隙間で上記透明電極層１１２４が対向している対向間隙を上記透明電極層１１２４よりも透明性の高い材料で作製された透明部材１１３１で埋めることが好ましい。その理由は、一般的に透明電極層１１２４には電流を流すためのキャリアが存在するので、透明性が悪いためである。したがって、複数のｎ型の板状半導体１１２１間の隙間にシリコン酸化膜や透明樹脂などで作製された透明部材１１３１を充填することにより、発光素子の発光効率を向上できる。
【００９２】
なお、この実施形態の発光素子１１００では、活性層１１２２、ｐ型の半導体層１１２３および透明電極層１１２４は、ｎ型の板状半導体１１２１とｎ型の半導体層１１１３表面の全面を覆っているが、必ずしも全面を覆っていなくてもよい。すなわち、活性層１１２２,ｐ型の半導体層１１２３および透明電極層１１２４は、少なくともｎ型の板状半導体１１２１を覆っていればよい。活性層１１２２,ｐ型の半導体層１１２３,透明電極層１１２４がｎ型の板状半導体１１２１を覆うことにより、基板１１１１の面積当たりの発光量を増やすことができるからである。
【００９３】
次に、この第２実施形態の発光素子１１００の製造方法を、図７Ｃを用いて説明する。この第２実施形態の発光素子１１００の製造方法は、前述の第１実施形態で図２〜図６を用いて説明した発光素子１００の製造方法とほぼ同じである。この第２実施形態の発光素子１１００の製造方法が発光素子１００の製造方法と異なる唯一の点は、前述の第１実施形態で図３Ａで説明した工程に替えて、図７Ｃに示すように、ｎ型のＧａＮからなる半導体層１１１２上に、フォトリソグラフィ工程によってフォトレジスト１１５１をパターニングする際、フォトレジスト１１５１のパターンを長方形にすることのみである。
【００９４】
この第２実施形態での製造方法により、ｎ型のＧａＮからなる板状半導体１１２１を覆うようにｐ型の半導体層１１２３が形成されるので、板状半導体１１２１のほぼ全側面が発光する。それゆえ、平面の発光層を持つ発光ダイオードチップに比べて、基板１１１１の面積当たりの発光量を増大することができる。また、この製造方法によれば、板状半導体１１２１はｎ型の半導体からなり、ｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。それゆえ、板状半導体１１２１の高さＬを長くしても、板状半導体１１２１の根元部から先端部にわたって一様に発光させることができる。したがって、基板１１１１の面積当たりの発光量をさらに増やすことが可能となる。さらに、この製造方法によれば、板状半導体１１２１をフォトリソグラフィ工程と非等方的なエッチングにより形成しているので、狙い通りの良好な形状の板状半導体１１２１を得ることができて歩留まりを向上させることができる。
【００９５】
さらに、上記製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程の間にｎ型のＧａＮからなる板状半導体１１２１の表面を覆うようにＩｎＧａＮからなる活性層１２２を形成している。これにより発光効率を上げることができる。なお、この活性層１１２２は形成しなくてもよい。
【００９６】
さらに、上記製造方法では、上記半導体シェル形成工程の後にｐ型のＧａＮ半導体層１１２３を覆うように透明電極層１１２４を形成する。この透明電極層１１２４により、活性層１１２２から放射された光を透過しつつ、ｐ型のＧａＮ半導体層１１２３で電圧降下を起こすことを防ぐことができる。したがって、板状半導体１１２１の全体にわたって一様に発光させることができる。
【００９７】
さらに、上記製造方法では、ｐ型のＧａＮ半導体層１１２３上に透明電極層１１２４を形成するが、複数のｎ型の板状半導体１１２１間の隙間の全てを透明電極層１１２４で埋めるのではなく、ｐ型のＧａＮ半導体層１１２３上に透明電極層１１２４を薄く形成した上で、残った隙間(透明電極層１１２４同士が対向する対向隙間)を透明部材１１３１で埋めている。これは、一般的に透明電極は電流を流すためのキャリアが存在するために、透明度が悪いためである。したがって、第１導電型の板状半導体１１２１がなす隙間をシリコン酸化膜や透明樹脂などで充填することにより、発光素子の発光効率を向上することができる。
【００９８】
この第２実施形態および前述の第１実施形態では、棒状半導体１２１や板状半導体１１２１を用いたが、これら半導体の形状はこの限りではない。半導体基部となる第１導電型の半導体層上に、第１導電型の突起状半導体が形成されており、この第１導電型の突起状半導体が第２導電型で覆われていることが本質的に重要である。したがって、この第１導電型の突起状半導体は、上記棒状、板状に限らず、曲がった板状でもよく、板状半導体が閉じた円環状(管状)でもよい。さらには、本発明の突起状半導体は、２方向に配列する板状半導体が互いに交差部分でつながって１つの格子状の突起状半導体を形成していてもよく、さらにまた、円柱形状,楕円柱形状,多角柱形状や円錐形状,多角錐形状,半球形状,球形状等でもよい。
【００９９】
(第３の実施の形態)
次に、この発明の第３実施形態としての発光素子および発光装置の製造方法を、図８〜図１７を用いて説明する。図８〜図１７は、この第３実施形態で発光素子および発光装置を形成する工程を示す図である。
【０１００】
この第３実施形態の製造方法は、その前半の工程は、前述した第１実施形態で図２〜図５を順に参照して説明した製造工程と同一である。したがって、ここでは、前述の図２から図５までの製造工程については、再度の説明を行わずに、図２から図５までの工程に引き続いて行なわれる工程を説明する。なお、この第３実施形態の製造方法の前半の工程は、上記第１実施形態の図２〜図５の工程のうちの図３Ａで説明した工程を、前述の第２実施形態で図７Ｃを用いて説明した工程と置き換えて、第１導電型の突起状半導体を板状半導体としてもよい。
【０１０１】
図５を参照して前述した工程でもって、ｎ型ＧａＮ棒状半導体１２１の表面に、順に、ＩｎＧａＮからなる活性層１２２、ｐ型ＧａＮからなる第２導電型の半導体層１２３およびＩＴＯからなる透明電極層１２４の成膜が行なわれる。その後、非等方性なドライエッチングを行う。この非等方性なドライエッチングにより、図８に示すように、ＩＴＯからなる透明電極層１２４、ｐ型ＧａＮからなる第２導電型の半導体層１２３、ＩｎＧａＮからなる活性層１２２、ＧａＮからなる第１導電型の棒状半導体１２１およびｎ型のＧａＮからなる第１導電型の半導体層１１３のそれぞれの一部を除去して、シリコンからなる基板１１１の一部を露出させる。これにより、ｎ型ＧａＮからなる棒状半導体１２１の残された部分の側壁には、ＩｎＧａＮ活性層１２２、ｐ型ＧａＮ半導体層１２３およびＩＴＯ透明電極層１２４が残される。また、ｎ型のＧａＮからなる半導体層１１３は、シリコン基板１１１上で互いに間隙を隔てた複数のｎ型ＧａＮ半導体層１２５となる。そして、各ｎ型ＧａＮ半導体層１２５上に１つのｎ型ＧａＮ棒状半導体１２１が立設された状態となり、このｎ型ＧａＮ半導体層１２５,ｎ型ＧａＮ棒状半導体１２１,ＩｎＧａＮ活性層１２２,ｐ型ＧａＮ半導体層１２３およびＩＴＯ透明電極層１２４からなる部分Ｚが、シリコン基板１１１上に間隔を隔てて複数立設された状態となる。
【０１０２】
次に、図９に示すように、シリコン基板１１１の表面上に突出した複数の部分Ｚを、シリコン基板１１１から切り離す(発光素子切り離し工程)。この時点では、前記した図２において、第１の基板１１０の一部をなしていたｎ型のＧａＮ半導体層１１２は、すべて上部構造(ｎ型ＧａＮ棒状半導体１２１,ｎ型ＧａＮ半導体層１２５)の形成に使われている。したがって、上記シリコン基板１１１は、第１の基板１１０と同義である。
【０１０３】
図９に示すように、切り離された複数の部分Ｚは、それぞれが発光素子２００となる。この発光素子２００のうちのシリコン基板１１１に接していた側ではｎ型ＧａＮ半導体層１２５が露出しており、シリコン基板１１１から離隔していた側では、ｐ型ＧａＮ半導体層１２３と電気的に接しているＩＴＯからなる透明電極層１２４が露出している。上記ｎ型ＧａＮ半導体層１２５がカソード電極Ｋとなり、上記透明電極層１２４がアノード電極Ａとなる。この切り離し工程では、例えば、溶液中で超音波を照射して棒状の部分Ｚを振動させることによって、棒状の部分Ｚをシリコン基板１１１から切断する。なお、第１導電型の突起状半導体を板状半導体とした場合は、このようにして切り離された発光素子も板状となる。しかしながら、板状の発光素子も以下の工程は同様であるため、以下では専ら発光素子は棒状であるとして説明を行う。
【０１０４】
この第３実施形態の製造方法は、前述した図２〜図５で説明した、第１の基板１１０の一部をなすｎ型の半導体層１１２の表面にフォトレジスト１５１でマスク層をパターニングする工程と、このマスク層をマスクとしてこのｎ型半導体層１１２を非等方的にエッチングして複数のｎ型の棒状半導体１２１を形成する半導体コア形成工程と、このｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３を形成する半導体シェル形成工程とを備える。なお、上記第１の基板１１０の全部をｎ型の半導体層１１２で構成してもよい。
【０１０５】
これに加えて、この第３実施形態の製造方法は、図８,図９で説明した、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第１の基板１１０から切り離す発光素子切り離し工程を備える。これらの工程によれば、ｎ型のＧａＮ半導体層１１２を加工して形成された棒状の発光素子２００は、最終的にはそれぞれが独立した発光素子となる。
【０１０６】
したがって、それぞれの発光素子２００を個別自在に利用可能という点で、発光素子の利用方法を多様化し、利用価値を高めることができる。例えば、切り離した発光素子２００を所望の密度で所望の個数だけ配置することが可能となる。この場合、例えば、微細な発光素子２００を大面積の基板上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。また、この製造方法によって、ｎ型の棒状半導体１２１を覆うようにｐ型の半導体層１２３が形成されるので、棒状半導体１２１のほぼ全側面が発光する。それゆえ、小面積の基板１１１(第１の基板１１０)から総発光量が大きな多数の発光素子２００を得ることができる。また、この製造方法によれば、棒状半導体１２１はｎ型の半導体からなり、ｎ型を与える不純物量を増やすことにより容易に低抵抗化できる。
【０１０７】
それゆえ、棒状半導体１２１の長さＬを長くしても、棒状半導体１２１の根元部から先端部にわたって一様に発光させることができる。さらに、この製造方法によれば、棒状半導体１２１をフォトリソグラフィ工程と非等方的なエッチングにより形成しているので、狙い通りの所望の良好な形状の棒状半導体１２１を得て、ひいては所望の良好な形状の発光素子２００を得ることができる。よって、発光素子２００の歩留まりを向上できる。
【０１０８】
さらに、上記製造方法では、上記半導体コア形成工程と上記半導体シェル形成工程の間にｎ型の棒状半導体１２１の表面を覆うように活性層１２２を形成したので、発光効率を上げることができる。なお、この活性層１２２は形成しなくてもよい。
【０１０９】
さらに、上記製造方法では、上記半導体シェル形成工程の後にｐ型の半導体層１２３を覆うように透明電極層１２４を形成したので、活性層１２２から放射された光を透過しつつ、ｐ型の半導体層１２３で電圧降下を起こすことを防ぐことができる。したがって、棒状半導体１２１の全体にわたって一様に発光させることができる。
【０１１０】
次に、図１０〜図１７を順に参照して、シリコン基板１１１(第１の基板１１０)から切り離された発光素子２００を、第２の基板２１０上に配置し配線を行なう工程を説明する。
【０１１１】
まず、図１０に示すような、表面に第１の電極２１１と第２の電極２１２が形成された第２の基板２１０を用意する。この第２の基板２１０は絶縁基板とし、第１、第２の電極２１１、２１２は、金属電極とする。一例として、印刷技術を利用して、第２の基板２１０の表面に所望の電極形状の金属電極を、上記第１，第２の電極２１１,２１２として形成することができる。また、第２の基板２１０の表面に金属膜および感光体膜を一様に堆積し、この感光体膜を所望の電極パターンに露光・現像し、パターニングされた感光体膜をマスクとして金属膜をエッチングして第１,第２の電極２１１,２１２を形成することができる。
【０１１２】
なお、上記第１,第２の電極２１１,２１２を作成する金属の材料としては、金、銀、銅、タングステン、アルミニウム、タンタルやそれらの合金などを用いることができる。また、第２の基板２１０は、ガラス、セラミック、アルミナ、樹脂のような絶縁体、またはシリコンのような半導体表面にシリコン酸化膜を形成し、表面が絶縁性を有するような基板である。第２の基板２１０としてガラス基板を用いる場合は、表面にシリコン酸化膜、シリコン窒化膜のような下地絶縁膜を形成するのが好ましい。
【０１１３】
また、上記第１,第２の電極２１１,２１２の表面は、図示しない絶縁膜で覆われていてもよい。この場合、以下の効果を奏する。後の微細物体配置工程では、第２の基板２１０上に液体が導入された状態で第１の電極２１１と第２の電極２１２との間に電圧が印加されるが、このときに電極間に電流が流れるのを防ぐことができる。このような電流は、電極内で電圧降下を引き起こして配列不良の原因となることがあり、または電気化学的効果により電極が溶解する原因となりうる。第１,第２の電極２１１,２１２を覆う絶縁膜は、例えばシリコン酸化膜やシリコン窒化膜を用いることができる。一方、このような絶縁膜で覆わない場合、第１,第２の電極２１１,２１２と発光素子２００とを容易に電気的に接続できるので、第１,第２の電極２１１,２１２を配線として利用するのが容易になる。
【０１１４】
第１の電極２１１の対向部分２１１Ａと第２の電極２１２の対向部分２１２Ａとが対向する場所Ｓにより、発光素子２００が配置される場所が規定される。すなわち、後に説明する発光素子配置工程において、発光素子２００は第１,第２の電極２１１,２１２が対向する場所Ｓに、第１,第２の電極２１１,２１２を架橋するように配置される。このため、第１,第２の電極２１１,２１２の対向部分２１１Ａ,２１２Ａが対向する場所Ｓにおける第１の電極２１１と第２の電極２１２の距離は、発光素子２００の長さよりもやや短いことが望ましい。一例として、発光素子２００が細長い短冊状であり、この発光素子２００の長さが２０μｍのとき、第１の電極２１１の対向部分２１１Ａと第２の電極２１２の対向部分２１２Ａとの間の距離は１２μｍ〜１８μｍとすることが望ましい。すなわち、上記距離は、発光素子２００の長さの６０〜９０％程度、より好ましくは上記発光素子２００の長さの８０〜９０％程度とすることが望ましい。
【０１１５】
次に、図１１に示すように、複数の発光素子２００を含んだ流体２２１を、第２の基板２１０上に導入する。上記複数の発光素子２００は、流体２２１内に分散している。なお、図１１では、図９のＶ−Ｖ線からみた第２の基板２１０の断面を示している。
【０１１６】
上記流体２２１は、ＩＰＡ(イソプロピルアルコール)、エタノール、メタノール、エチレングリコール、プロピレングリコール、アセトン、水などの液体、またはそれらの混合物を用いることができるが、この限りではない。ただし、流体２２１が持つべき好ましい性質として、発光素子の配列を妨げないよう粘性が低いこと、イオン濃度が著しく高くないこと、発光素子の配列後に基板を乾燥できるようにするため揮発性を有することである。なお、イオン濃度が著しく高い液体を用いた場合、第１,第２の電極２１１,２１２に電圧を印加した際に電極上に速やかに電気二重層が形成されて電界が液体中に浸透するのを妨害するため、発光素子の配列を阻害することとなる。
【０１１７】
なお、図示していないが、第２の基板２１０上に第２の基板２１０と対向してカバーを設けるのが好ましい。このカバーは、第２の基板２１０と平行に設置され、第２の基板２１０とカバーの間には一様な隙間(例えば５００μｍ)が設けられる。この隙間に発光素子２００を含んだ流体２２１を満たす。こうすることにより、次に述べる微細物体配置工程で、上記隙間によるチャネル中に一様な速度で流体を流すことが可能となり、第２の基板２１０上に複数の発光素子２００を一様に配置することが可能となる。また、次の微細物体配置工程で、流体２２１が蒸発して対流を引き起こし、発光素子２００の配置を乱すことを防ぐことができる。
【０１１８】
次に、第１の電極２１１と第２の電極２１２の間に、図１２に示すような波形の電圧を印加し、その結果として、図１３の平面図および図１４の断面図に示すように、発光素子２００が第２の基板２１０上の所定の位置に配置される(発光素子配置工程)。なお、図１４は、図１３のＶ−Ｖ線からみた断面図を示している。
【０１１９】
発光素子２００が第２の基板２１０上の所定の位置に配置される原理は、以下のように説明される。第１の電極２１１と第２の電極２１２の間に、図１２で示すような交流電圧を印加する。第２の電極２１２に図１２に示す基準電位ＶＲを印加し、第１の電極２１１には振幅ＶPPL／２の交流電圧を印加する。第１の電極２１１と第２の電極２１２との間に電圧が印加されると、流体２２１内に電界が発生する。この電界により、発光素子２２０に分極が発生し、または電荷が誘起され、発光素子２２０の表面には電荷が誘起される。この誘起された電荷により、第１,第２の電極２１１,２１２と発光素子２００との間に引力が働く。実際は、誘電泳動が起こるためには物体のまわりに電界勾配が存在する必要があり、無限に大きな平行平板中に存在する物体には誘電泳動は働かないが、図１１に示すような電極配置では電極に近いほど電界が強いから、誘電泳動が発生する。
【０１２０】
なお、上記方法により発光素子配置工程を行なった場合には、図１３に示すように、発光素子２００の向き(極性)はランダムになることに注意すべきである。ここで、上記発光素子２００の向き(極性)とは、図１３において、上記発光素子２００のアノードＡがカソードＫの右側である向きと、上記発光素子２００のアノードＡがカソードＫの左側である向きとのいずれの向きであるのかを言う。また、このようにして、複数の発光素子２００の向きがランダムに配置された発光装置の適切な動作方法は後述する。
【０１２１】
上記流体２２１としてＩＰＡを用いた場合、第１の電極２１１に与える交流電圧の周波数は、１０Ｈｚ〜１ＭＨｚとするのが好ましく、５０Ｈｚ〜１ｋＨｚとするのが最も配列が安定し、より好ましい。さらに、第１の電極２１１と第２の電極２１２の間に印加するＡＣ電圧は、正弦波に限らず、矩形波、三角波、ノコギリ波など、周期的に変動するものであればよい。第１の電極２１１に与える交流電圧の振幅の２倍ＶPPLは、０．１〜１０Ｖとすることができるが、０．１Ｖ以下では発光素子２００の配列が悪くなり、１０Ｖ以上では発光素子２００が直ちに基板１１０上に固着して配置の歩留りが悪化する。したがって、上記ＶPPLは、１〜５Ｖが好ましく、さらには１Ｖ程度とするのが好ましかった。
【０１２２】
次に、図１５に示すように、第２の基板２１０上への発光素子２００の配置が完了した後、上記交流電圧を上記第１の電極２１１と第２の電極２１２の間に印加したままで、第２の基板２１０を加熱することにより、上記流体２２１の液体を蒸発させて乾燥させ、発光素子２００を第２の基板２１０上に固着させる。もしくは、上記第２の基板２１０上への発光素子２００の配置が完了した後、第１の電極２１１および第２の電極２１２に十分な高電圧(１０〜１００Ｖ)を印加して発光素子２００を第２の基板２１０上に固着させ、上記高電圧の印加を停止してから上記第２の基板２１０を乾燥させる。
【０１２３】
次に、図１６に示すように、シリコン酸化膜からなる層間絶縁膜２１３を第２の基板全面に堆積する。
【０１２４】
次に、図１７に示すように、一般的なフォトリソグラフィ工程およびドライエッチング工程を適用することにより層間絶縁膜２１３にコンタクト孔２１７を形成し、さらにメタル堆積工程、フォトリソグラフィ工程、エッチング工程によりメタルをパターニングしてメタル配線２１４,２１５を形成する(発光素子配線工程)。これにより、発光素子２００のアノードＡとカソードＫをそれぞれ配線することができる。以上で発光装置２５０が完成した。
【０１２５】
このように、この第３実施形態の製造方法は、前述した図２〜図５で説明した、第１の基板１１０の一部もしくは全部をなすｎ型の半導体層１１２の表面にフォトレジスト１５１でマスク層をパターニングする工程と、このマスク層をマスクとしてこのｎ型半導体層１１２を非等方的にエッチングして複数のｎ型の棒状半導体１２１を形成する半導体コア形成工程と、このｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３を形成する半導体シェル形成工程とを備える。さらに、この第３実施形態の製造方法は、図８,図９を参照して説明した、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第１の基板１１０から切り離す発光素子切り離し工程を備える。これに加えて、上記第１の基板１１０のシリコン基板１１１から切り離されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第２の基板２１０上に配置する発光素子配置工程と、上記第２の基板２１０上に配置されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１に通電するための配線２１４,２１５を行なう発光素子配線工程とを備える。
【０１２６】
このような製造工程によれば、上記切り離した発光素子２００を、第２の基板２１０上に所望の密度で所望の個数配置することができる。したがって、例えば、微細な発光素子２００を大面積の第２の基板２１０上に多数再配列して面発光装置を構成することができる。また、熱の発生密度を低くして高い信頼性や長寿命を実現することもできる。
【０１２７】
なお、前述したように、上記発光素子配置工程を行なった場合、図１３に示すように、発光素子２００の向き(つまり図１３においてアノードＡがカソードＫの右側に位置しているか左側に位置しているか)がランダムになっていた。このような場合、無論、２つのメタル配線２１４、２１５間に直流電圧を印加してもよいが、この場合、約半数の発光素子２００には逆方向電圧が印加されて発光しない。そこで、２つのメタル配線２１４,２１５間に交流電圧を印加するのが好ましい。このようにすれば、全ての発光素子２００を発光させることが可能となる。
【０１２８】
(第４の実施の形態)
次に、図１８〜図２１を参照して、この発明の第３実施形態として、本発明の発光装置の製造方法を用いて形成した発光装置を備えた照明装置を説明する。
【０１２９】
図１８は、この第４実施形態の照明装置であるＬＥＤ電球３００の側面図である。このＬＥＤ電球３００は、外部のソケットに嵌めて商用電源に接続するための電源接続部としての口金３０１と、その口金３０１に一端が接続され、他端が徐々に拡径する円錐形状の放熱部３０２と、放熱部３０２の他端側を覆う透光部３０３とを備えている。上記放熱部３０２内に、発光部３０４を配置している。
【０１３０】
発光部３０４は、図１９の側面図および図２０の上面図に示すように、正方形状の放熱板３０５上に、多数の発光素子が配置された発光装置３０６が実装されている。この発光装置３０６は、図２１に示すように、基板３１０と、基板３１０上に形成された第１の電極３１１および第２の電極３１２と、多数の発光素子３２０からなっている。基板３１０上に微細な発光素子(発光ダイオード)３２０を配置する方法および配線をする方法は、前述した第３実施形態に記載した方法を用いればよい。すなわち、発光装置３０６は、前述の第３実施形態に記載した方法で製造される。
【０１３１】
図２１では、２７個の発光素子３２０が描かれているが、より多数の発光素子を配置することができる。例えば、１つの発光素子３２０の大きさが、前述の第２実施形態で例示したように、長さが２０μｍで直径が１μｍとし、１つの発光素子３２０が発する光束を５ミリルーメンとし、５０，０００個の発光素子３２０を基板３１０上に配置して全体で２５０ルーメンの光束を発する発光基板とすることができる。
【０１３２】
このように、多数の発光素子３２０を基板３１０上に配置した発光装置３０６を用いれば、１つまたは数個の発光素子を配置した発光装置を用いる場合に比べて以下の効果を得ることができる。まず、１つ１つの発光素子３２０の発光面積が小さく、かつそれらが基板３１０上に分散しているので、発光に伴う熱の発生密度が小さく、かつ、均等にすることができる。一方、通常の発光素子(発光ダイオード)は発光面積が大きい(１ｍｍ２に達することもある)ので、発光に伴う熱の発生密度が大きく、発光層が高温となって発光効率や信頼性に影響を与えている。この第３実施形態のように、多数の微細な発光素子３２０を発光装置３０６の基板３１０上に配置することにより、発光効率を向上して信頼性を向上させることができる。
【０１３３】
(第５の実施の形態)
図２２は、本発明の第５実施形態としてのバックライトを示す平面図である。この第５実施形態は、前述の第３実施形態で説明したような本発明の発光装置の製造方法で製造される発光装置を備える。
【０１３４】
この第５実施形態のバックライト４００は、図２２に示すように、放熱板の一例としての長方形状の支持基板４０１上に、複数の発光装置４０２が互いに所定の間隔をあけて格子状に実装されている。ここで、発光装置４０２は、前述の第２実施形態の発光装置の製造方法を用いて製造された発光装置である。この発光装置４０２では、基板(図示せず)上に１００個以上の発光素子が配置されている。
【０１３５】
上記構成のバックライトによれば、発光装置４０２を用いることにより、明るさのばらつきが少なくかつ長寿命化と高効率化が図れるバックライトを実現することができる。また、上記発光装置４０２を支持基板４０１上に取り付けることによって、さらに放熱効果が向上する。
【０１３６】
(第６の実施の形態)
次に、図２３を参照して、この発明の第６実施形態としてのＬＥＤディスプレイを説明する。この第６実施形態は、本発明の発光装置の製造方法と同様な方法を用いて製造される表示装置に関する。
【０１３７】
図２３は、この第６実施形態としてのＬＥＤディスプレイの１画素の回路を示している。このＬＥＤディスプレイは、本発明の発光素子または発光装置の製造方法を用いて製造されたものである。このＬＥＤディスプレイが備える発光素子としては、前述の第３実施形態で説明した発光素子２００を用いることができる。
【０１３８】
このＬＥＤディスプレイは、アクティブマトリックスアドレス方式であり、選択電圧パルスが行アドレス線Ｘ１に供給され、データ信号が列アドレス線Ｙ１に送られる。上記選択電圧パルスがトランジスタＴ１のゲートに入力されて、トランジスタＴ１がオンすると、上記データ信号は、トランジスタＴ１のソースからドレインに伝達され、データ信号はキャパシタＣに電圧として記憶される。トランジスタＴ２は画素ＬＥＤ５２０の駆動用であり、この画素ＬＥＤ２０は、前述の第３実施形態で説明した発光素子２００を用いることができる。
【０１３９】
上記画素ＬＥＤ５２０は上記トランジスタＴ２を経て電源Ｖｓに接続されている。よって、トランジスタＴ１からのデータ信号でトランジスタＴ２がオンすることにより、画素ＬＥＤ５２０は上記電源Ｖｓによって駆動される。
【０１４０】
この実施形態のＬＥＤディスプレイは、図２３に示す１画素がマトリックス状に配列されている。このマトリックス状に配列された各画素の画素ＬＥＤ５２０とトランジスタＴ１,Ｔ２が基板上に形成されている。
【０１４１】
この実施形態のＬＥＤディスプレイを作製するためには、例えば、以下のような工程を行なえばよい。
【０１４２】
まず、前述の第３実施形態の製造方法で図２〜図５、図８および図９を参照して説明した半導体コア形成工程、半導体シェル形成工程、発光素子切り離し工程によって、発光素子２００を形成する。次に、トランジスタＴ１、Ｔ２をガラス等の基板上に、通常のＴＦＴ形成方法を用いて形成する。次に、ＴＦＴを形成した基板上に、画素ＬＥＤ５２０となる微小な発光素子を配置するための、第１の電極および第２の電極を形成する。次に、前述の第３実施形態で図１０〜図１６を参照して説明した方法を用いて、上記基板上の所定の位置に微小な発光素子２００を配置する(発光素子配置工程)。その後、上部配線工程を行ない、上記微小な発光素子２００をトランジスタＴ２のドレインとアース線とに接続する(発光素子配線工程)。
【０１４３】
すなわち、上記製造工程は、前述の第３実施形態で図２〜図５を参照して説明したように、第１の基板１１０の一部もしくは全部をなすｎ型の半導体層１１２の表面にフォトレジスト１５１でマスク層をパターニングする工程と、このマスク層をマスクとしてこのｎ型半導体層１１２を非等方的にエッチングして複数のｎ型の棒状半導体１２１を形成する半導体コア形成工程と、このｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３を形成する半導体シェル形成工程とを備える。さらに、上記製造工程は、前述の第３実施形態で図８,図９を参照して説明した、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第１の基板１１０から切り離す発光素子切り離し工程を備える。これに加えて、上記製造工程は、上記第１の基板１１０のシリコン基板１１１から切り離されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１を第２の基板上の画素位置に対応して配置する発光素子配置工程と、上記第２の基板上の画素位置に対応して配置されたｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１に通電するための配線を行なう発光素子配線工程とを備える。
【０１４４】
上記製造工程によれば、ｎ型の棒状半導体１２１の表面を覆うようにｐ型の半導体層１２３が形成されているので、第１の基板１１０の単位面積当たりの発光面積が非常に大きく、例えば、平面的なエピタキシャル成長の場合の１０倍とすることができる。同じ発光量を得るために基板の枚数を、例えば、１０分の１として、製造コストを大幅に低減することができる。すなわち、発光素子として機能するｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１の製造コストを大きく低減することができる。そして、ｐ型の半導体層１２３で覆われたｎ型の棒状半導体１２１は第１の基板１１０のシリコン基板１１１から切り離され、この実施形態の表示装置のパネルとなる第２の基板上に配置され、さらに配線されて表示装置が製造される。この実施形態の表示装置の画素数は、例えば約６００万となるので、その画素毎に発光素子を使用する場合は、発光素子のコストは極めて重要である。したがって、上記工程によって表示装置を製造することにより、表示装置の製造コストを低減できる。
【０１４５】
なお、この実施形態における画素ＬＥＤ５２０としての発光素子２００の第２の基板上への配置方法(図１０〜図１６参照)では、画素ＬＥＤ５２０のアノードとカソードの向きがランダムになるため、この画素ＬＥＤ５２０は交流駆動する。
【０１４６】
また、上記説明では、一例として、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｎ型とし、第２導電型の半導体層１２３をｐ型とした場合を説明したが、第１導電型の半導体基部としての半導体層１１３と第１導電型の棒状半導体１２１をｐ型とし、第２導電型の半導体層１２３をｎ型としてもよい。
【符号の説明】
【０１４７】
１００ 発光素子
１１０ 第１の基板
１１１ シリコン基板
１１２ ｎ型ＧａＮ半導体層
１１３ ｎ型ＧａＮ半導体層
１２１ ｎ型ＧａＮ棒状半導体
１２２ 活性層
１２３ ｐ型ＧａＮ半導体層
１２４ 透明電極層
１２５ ｎ型ＧａＮ半導体層
１３１ 透明部材
１４１ 上部電極
１５１ フォトレジスト
Ａ アノード
Ｋ カソード
２００ 棒状の発光素子
２１０ 第２の基板
２１１ 第１の電極
２１１Ａ 対向部分
２１２ 第２の電極
２１２Ａ 対向部分
２１３ 層間絶縁膜
２１４,２１５ メタル配線
２２１ 流体
３００ ＬＥＤ電球
３０１ 口金
３０２ 放熱部
３０４ 発光部
３０５ 放熱板
３０６ 発光装置
３１０ 基板
３１１ 第１の電極
３１２ 第２の電極
３２０ 発光素子
４００ バックライト
４０１ 支持基板
４０２ 発光装置
５２０ 画素ＬＥＤ
Ｘ１ 行アドレス線
Ｙ１ 列アドレス線
１１００ 発光素子
１１１１ 基板
１１１３ ｎ型の半導体層
１１２１ 板状(突起状)半導体
１１２２ 活性層
１１２３ ｐ型の半導体層
１１２４ 透明電極層
１１３１ 透明部材
１１４１ 上部電極
１１５１ フォトレジスト
【特許請求の範囲】
【請求項１】
第１導電型の半導体基部と、
上記第１導電型の半導体基部上に形成された複数の第１導電型の突起状半導体と、
上記突起状半導体を覆う第２導電型の半導体層と
を備えたことを特徴とする発光素子。
【請求項２】
請求項１に記載の発光素子において、
上記第１導電型の突起状半導体は第１導電型の棒状半導体であることを特徴とする発光素子。
【請求項３】
請求項２に記載の発光素子において、
上記第１導電型の棒状半導体の長さが上記第１導電型の棒状半導体の太さの１０倍以上であることを特徴とする発光素子。
【請求項４】
請求項１に記載の発光素子において、
上記第１導電型の突起状半導体は第１導電型の板状半導体であることを特徴とする発光素子。
【請求項５】
請求項１に記載の発光素子において、
上記第１導電型の突起状半導体と第２導電型の半導体層との間に活性層が形成されていることを特徴とする発光素子。
【請求項６】
請求項１に記載の発光素子において、
上記第２導電型の半導体層上に透明電極層が形成されていることを特徴とする発光素子。
【請求項７】
請求項６に記載の発光素子において、
上記複数の第１導電型の突起状半導体の間で上記透明電極層が対向している対向間隙に上記透明電極層よりも透明性が高い材料で作製された透明部材が充填されていることを特徴とする発光素子。
【請求項８】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と
を備えたことを特徴とする発光素子の製造方法。
【請求項９】
請求項８に記載の発光素子の製造方法において、
上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程を行うことを特徴とする発光素子の製造方法。
【請求項１０】
請求項８または９に記載の発光素子の製造方法において、
上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程を行うことを特徴とする発光素子の製造方法。
【請求項１１】
請求項８に記載の発光素子の製造方法において、
上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程と、
上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程と
を、上記結晶欠陥除去工程、上記結晶欠陥回復工程の順に行なうことを特徴とする発光素子の製造方法。
【請求項１２】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離す発光素子切り離し工程と
を備えたことを特徴とする発光素子の製造方法。
【請求項１３】
請求項８から１２のいずれか１つに記載の発光素子の製造方法であって、
上記半導体コア形成工程と上記半導体シェル形成工程との間で、上記第１導電型の突起状半導体の表面を覆うように活性層を形成することを特徴とする発光素子の製造方法。
【請求項１４】
請求項８から１３のいずれか１つに記載の発光素子の製造方法であって、
上記半導体シェル形成工程の後に、上記第２導電型の半導体層を覆うように透明電極層を形成することを特徴とする発光素子の製造方法。
【請求項１５】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上に配置する発光素子配置工程と、
上記第２の基板上に配置された発光素子に通電するための配線を行なう発光素子配線工程と
を備えたことを特徴とする発光装置の製造方法。
【請求項１６】
請求項１５に記載の発光装置の製造方法により製造された発光装置を備えたことを特徴とする照明装置。
【請求項１７】
請求項１５に記載の発光装置の製造方法により製造された発光装置を備えたことを特徴とする液晶バックライト。
【請求項１８】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上の画素位置に対応して配置する発光素子配置工程と、
上記第２の基板上の画素位置に対応して配置された発光素子に通電するための配線を行なう発光素子配線工程と
を備えたことを特徴とする表示装置の製造方法。
【請求項１９】
請求項１８に記載の表示装置の製造方法により製造された表示装置。
【請求項１】
第１導電型の半導体基部と、
上記第１導電型の半導体基部上に形成された複数の第１導電型の突起状半導体と、
上記突起状半導体を覆う第２導電型の半導体層と
を備えたことを特徴とする発光素子。
【請求項２】
請求項１に記載の発光素子において、
上記第１導電型の突起状半導体は第１導電型の棒状半導体であることを特徴とする発光素子。
【請求項３】
請求項２に記載の発光素子において、
上記第１導電型の棒状半導体の長さが上記第１導電型の棒状半導体の太さの１０倍以上であることを特徴とする発光素子。
【請求項４】
請求項１に記載の発光素子において、
上記第１導電型の突起状半導体は第１導電型の板状半導体であることを特徴とする発光素子。
【請求項５】
請求項１に記載の発光素子において、
上記第１導電型の突起状半導体と第２導電型の半導体層との間に活性層が形成されていることを特徴とする発光素子。
【請求項６】
請求項１に記載の発光素子において、
上記第２導電型の半導体層上に透明電極層が形成されていることを特徴とする発光素子。
【請求項７】
請求項６に記載の発光素子において、
上記複数の第１導電型の突起状半導体の間で上記透明電極層が対向している対向間隙に上記透明電極層よりも透明性が高い材料で作製された透明部材が充填されていることを特徴とする発光素子。
【請求項８】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と
を備えたことを特徴とする発光素子の製造方法。
【請求項９】
請求項８に記載の発光素子の製造方法において、
上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程を行うことを特徴とする発光素子の製造方法。
【請求項１０】
請求項８または９に記載の発光素子の製造方法において、
上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程を行うことを特徴とする発光素子の製造方法。
【請求項１１】
請求項８に記載の発光素子の製造方法において、
上記半導体コア形成工程の後であって、上記シェル形成工程の前に、ウェットエッチングにより上記第１導電型の突起状半導体の一部をエッチングする結晶欠陥除去工程と、
上記半導体コア形成工程の後であって、上記半導体シェル形成工程の前に、上記第１導電型の突起状半導体をアニールする結晶欠陥回復工程と
を、上記結晶欠陥除去工程、上記結晶欠陥回復工程の順に行なうことを特徴とする発光素子の製造方法。
【請求項１２】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離す発光素子切り離し工程と
を備えたことを特徴とする発光素子の製造方法。
【請求項１３】
請求項８から１２のいずれか１つに記載の発光素子の製造方法であって、
上記半導体コア形成工程と上記半導体シェル形成工程との間で、上記第１導電型の突起状半導体の表面を覆うように活性層を形成することを特徴とする発光素子の製造方法。
【請求項１４】
請求項８から１３のいずれか１つに記載の発光素子の製造方法であって、
上記半導体シェル形成工程の後に、上記第２導電型の半導体層を覆うように透明電極層を形成することを特徴とする発光素子の製造方法。
【請求項１５】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上に配置する発光素子配置工程と、
上記第２の基板上に配置された発光素子に通電するための配線を行なう発光素子配線工程と
を備えたことを特徴とする発光装置の製造方法。
【請求項１６】
請求項１５に記載の発光装置の製造方法により製造された発光装置を備えたことを特徴とする照明装置。
【請求項１７】
請求項１５に記載の発光装置の製造方法により製造された発光装置を備えたことを特徴とする液晶バックライト。
【請求項１８】
第１の基板の一部または全部をなす第１導電型の半導体層の表面にマスク層をパターニングする工程と、
上記マスク層をマスクとして上記半導体層を非等方的にエッチングして複数の第１導電型の突起状半導体を形成する半導体コア形成工程と、
上記第１導電型の突起状半導体の表面を覆うように第２導電型の半導体層を形成する半導体シェル形成工程と、
上記第２導電型の半導体層で覆われた上記第１導電型の突起状半導体を上記第１の基板から切り離して発光素子を得る発光素子切り離し工程と、
上記発光素子を第２の基板上の画素位置に対応して配置する発光素子配置工程と、
上記第２の基板上の画素位置に対応して配置された発光素子に通電するための配線を行なう発光素子配線工程と
を備えたことを特徴とする表示装置の製造方法。
【請求項１９】
請求項１８に記載の表示装置の製造方法により製造された表示装置。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−７４６７３（Ｐ２０１２−７４６７３Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１１−１２２１７６（Ｐ２０１１−１２２１７６）
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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