発振装置
【課題】水晶発振回路の消費電力の低減を図りつつ後段回路を作動させることができる発振装置を提供する。
【解決手段】第１電源Ｖ１が、振幅検出回路３に対して第１電源電圧（３Ｖ）を供給する。第２電源Ｖ２が、水晶振動回路２に対して第１電源電圧（３Ｖ）よりも小さい第２電源電圧（１Ｖ）を供給する。振幅検出回路３は、ＣＭＯＳインバータＩＶ１の出力端子から出力される発振信号と、第２電源電圧（１Ｖ）を分圧して得た基準電圧Ｖｒｅｆと、それぞれのベースに接続される一対のトランジスタが設けられたコンパレータ３１を備えている。
【解決手段】第１電源Ｖ１が、振幅検出回路３に対して第１電源電圧（３Ｖ）を供給する。第２電源Ｖ２が、水晶振動回路２に対して第１電源電圧（３Ｖ）よりも小さい第２電源電圧（１Ｖ）を供給する。振幅検出回路３は、ＣＭＯＳインバータＩＶ１の出力端子から出力される発振信号と、第２電源電圧（１Ｖ）を分圧して得た基準電圧Ｖｒｅｆと、それぞれのベースに接続される一対のトランジスタが設けられたコンパレータ３１を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振装置に係り、特に、発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置に関するものである。
【背景技術】
【０００２】
上述した発振装置１に用いられる水晶発振回路２として、例えば図１３及び図１４に示すものが知られている。同図に示すように、水晶発振回路２は、発振用ＭＯＳインバータとしてのＣＭＯＳインバータＩＶ１と、このＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続された水晶振動子ＱＺと、から構成されている。この水晶発振回路２は、ＣＭＯＳインバータＩＶ１の出力端子から発振信号を出力する。
【０００３】
上記水晶発振回路２から出力される発振信号は、ＣＰＵなどの発振信号の供給により動作する発振動作回路にそのまま出力されることなく、多くの場合、後段回路により波形整形された後に発振動作回路に出力される。その後段回路の一つとして図１３に示す振幅検出回路３が知られている（特許文献１）。
【０００４】
上記発振信号は、発振開始時は微少振幅となり、その後、振幅が徐々に大きくなり通常振幅に安定する。上記振幅検出回路３は、水晶発振回路２から出力される発振信号の振幅が第１所定値以上であり通常振幅に安定したことを検出する回路である。この振幅検出回路３により通常振幅に安定したことが検出されない間、発振信号の発振動作回路への出力を停止することにより、微少振幅の発振信号の入力を防止して発振動作回路の動作を安定させている。
【０００５】
上述した振幅検出回路３は、図１３に示すように、カップリングコンデンサＣ３により直流成分が除去され、基準電圧源３５により２．８Ｖレベルシフトされた発振信号がＭＯＳトランジスタＱ１のゲートに出力される。発振信号の振幅が徐々に大きくなり、２．８Ｖレベルシフトされた発振信号がＭＯＳトランジスタＱ２のしきい値電圧を超えると、ＭＯＳトランジスタＱ２が周期的にオンし、そのオン期間が徐々に長くなる。ＭＯＳトランジスタＱ２がオンする毎に、コンデンサＣ２が充電され、コンデンサＣ２の両端電圧が徐々に上がり、あるレベル以上になるとＣＭＯＳインバータＩＶ２の出力がＨレベルからＬレベルに反転して、振幅が大きくなったことを検出する。
【０００６】
また、上記後段回路の一つとして図１４に示す増幅回路４が知られている。増幅回路４は、コンデンサＣ３により直流成分を除去した後にインバータＩＶ４で増幅している。
【０００７】
ところで、消費電力の低下を図るために、上述した後段回路である振幅検出回路３、増幅回路４の電源電圧に比べて水晶発振回路２に供給する電源電圧を低くすることが考えられる。図１３及び図１４に示す例では、振幅検出回路３、増幅回路４の電源電圧が３Ｖであるのに対して、水晶発振回路２の電源電圧は１Ｖである。
【０００８】
しかしながら、水晶発振回路２の電源電圧を低くすると水晶発振回路２から出力される発振信号も非常に小さくなってしまう。このため、後段回路がうまく動作できない、という問題が生じる。詳しく説明すると、振幅検出回路３の場合、水晶発振回路２の振幅が非常に小さくなってしまうため、振幅検出性能が低下してしまう。また、増幅回路４の場合も非常に小さいため、十分、増幅できない、という問題が生じる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−１８７００４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、水晶発振回路の消費電力の低減を図りつつ後段回路を作動させることができる発振装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決するためになされた請求項１記載の発明は、発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置において、前記後段回路に対して第１電源電圧を供給する第１電源と、前記水晶発振回路に対して前記第１電源電圧よりも低い第２電源電圧を供給する第２電源と、をさらに備え、前記後段回路が、前記ＭＯＳインバータの出力端子から出力される発振信号が一方に入力される一対のトランジスタが設けられた差動回路を有することを特徴とする発振装置に存する。
【００１２】
請求項２記載の発明は、前記一対のトランジスタの他方に前記第２電源電圧を分圧して得た基準電圧が入力され、前記差動回路が、前記一対のトランジスタにそれぞれ入力された前記発振信号と前記基準電圧との比較結果を出力するように設けられ、前記後段回路が、前記差動回路の比較結果に応じて充電又は放電を行う容量素子と、前記容量素子の両端電圧に基づいて前記発振信号の振幅が第１所定値以上になったことを検出する検出回路と、をさらに有することを特徴とする請求項１に記載の発振装置に存する。
【００１３】
請求項３記載の発明は、前記第２電源に互いに直列接続された２つの分圧用ＭＯＳトランジスタから構成される分圧回路をさらに備え、前記２つの分圧用ＭＯＳトランジスタ間の電圧が前記基準電圧として前記差動回路に入力されていることを特徴とする請求項２に記載の発振装置に存する。
【００１４】
請求項４記載の発明は、前記差動回路が、前記ＭＯＳインバータの出力端子から出力される発振信号と前記ＭＯＳインバータの入力端子から出力される前記発振回路と周波数が一致し、位相が異なる発振信号との差分を増幅するように設けられていることを特徴とする請求項１に記載の発振装置に存する。
【００１５】
請求項５記載の発明は、前記第２電源が、前記第１電源電圧から前記第２電源電圧を生成するように設けられ、前記第２電源からの前記第２電源電圧が第２所定値以上であることを検出する電圧検出回路と、前記電圧検出回路により第２所定値以上であると検出されるまで前記発振回路から出力される発振信号の出力を停止する停止回路と、を備えたことを特徴とする請求項１〜４何れか１項に記載の発振装置に存する。
【発明の効果】
【００１６】
以上説明したように請求項１記載の発明によれば、２つの入力電圧の差に応じて動作する一対のトランジスタが設けられた差動回路を後段回路に用いることにより、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても差動回路により第１電源電圧に応じた大きな出力に変換することができ、確実に後段回路を動作させることができる。
【００１７】
請求項２記載の発明によれば、発振信号の振幅（即ち第２電源電圧）に対する比で基準電圧を設定することができるので、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても正確に発振信号の振幅が第１所定値以上になったことを検出することができる。
【００１８】
請求項３記載の発明によれば、ＭＯＳインバータを構成するＭＯＳトランジスタのしきい値電圧が変動すると水晶発振回路からの発振信号も変動するが、分圧用ＭＯＳトランジスタもＭＯＳインバータを構成するＭＯＳトランジスタと同様のしきい値電圧の変動が生じ、基準電圧が変動するので、ＭＯＳインバータを構成するＭＯＳトランジスタのしきい値電圧の誤差による影響を相殺することができる。
【００１９】
請求項４記載の発明によれば、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても確実に増幅することができる。
【００２０】
請求項５記載の発明によれば、第２電源電圧が安定するまで発振信号の出力が停止されるので、より確実に安定した発振信号を供給することができる。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態における本発明の発振装置を示す回路図である。
【図２】図１に示す発振装置を構成するＣＭＯＳインバータの詳細回路図である。
【図３】図２に示すＣＭＯＳインバータの入出力特性を示すグラフである。
【図４】図１に示す発振回路を構成するコンパレータの詳細回路図である。
【図５】（Ａ）〜（Ｄ）はそれぞれ、図１に示す発振装置を構成する水晶発振回路から出力される発振信号、振幅検出回路を構成するコンパレータの出力、振幅検出回路を構成するコンデンサの両端電圧、振幅検出回路を構成するＣＭＯＳインバータの出力を示すタイムチャートである。
【図６】変形例における本発明の発振装置を示す回路図である。
【図７】第２実施形態における本発明の発振装置を示す回路図である。
【図８】図７に示す発振装置を構成する増幅回路の詳細回路図である。
【図９】（Ａ）〜（Ｄ）はそれぞれ、図７に示す発振装置を構成するＣＭＯＳインバータの出力端子及び入力端子からの発振信号、第１差動回路の出力、第２差動回路の出力、増幅回路の出力を示すタイムチャートである。
【図１０】変形例における本発明の発振装置を示す回路図である。
【図１１】図１０に示す発振装置の第１電源電圧、第２電源電圧のタイムチャートである。
【図１２】変形例における本発明の発振装置を示す回路図である。
【図１３】従来の発振装置の一例を示す回路図である。
【図１４】従来の発振装置の一例を示す回路図である。
【発明を実施するための形態】
【００２２】
第１実施形態
次に、第１実施形態における本発明の発振装置について図１〜図５を参照して以下説明する。同図に示すように、第１実施形態における発振装置１は、水晶発振回路２と、後段回路としての振幅検出回路３と、上記振幅検出回路３に対して３Ｖの第１電源電圧を供給する第１電源Ｖ１と、上記水晶発振回路２に対して１Ｖの第２電源電圧を供給する第２電源Ｖ２と、分圧回路４と、を備えている。
【００２３】
上記水晶発振回路２は、発振用ＭＯＳインバータとしてのＣＭＯＳインバータＩＶ１と、水晶振動子ＱＺと、帰還抵抗Ｒｆと、コンデンサＣ１１及びＣ１２と、から構成されている。上記ＣＭＯＳインバータＩＶ１は、図２に示すように互いに直列に接続されたｎチャンネルのＭＯＳトランジスタＱ１１及びｐチャンネルのＭＯＳトランジスタＴ１２から構成されている。このＣＭＯＳインバータＩＶ１は、第２電源Ｖ２から１Ｖの電源供給を受けていて、図３に示すような入出力特性を有しており、その反転電位（論理しきい値）は０．５Ｖである。ここでいう反転電位とは、入出力特性における立ち上がり開始入力電圧と立ち下がり終了入力電圧との中点の入力電圧であり、通常は第２電源電圧（１Ｖ）の半分（０．５Ｖ）である。
【００２４】
上記水晶振動子ＱＺは、図１に示すように、ＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続されている。上記帰還抵抗Ｒｆは、水晶振動子ＱＺに対して並列にＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続されている。コンデンサＣ１１は、ＣＭＯＳインバータＩＶ１の入力端子−グランド間に接続されている。コンデンサＣ１２は、ＣＭＯＳインバータＩＶ１の出力端子−グランド間に接続されている。
【００２５】
上述した構成の水晶発振回路２は、ＣＭＯＳインバータＩＶ１の出力端子から図５（Ａ）に示すような発振信号を出力する。即ち、発振信号は、発振開始時は微少振幅となり、その後、振幅が徐々に大きくなり通常振幅に安定する。図２に示すように、水晶振動回路２は、その消費電力の低下を図るために、後述する振幅検出回路３に供給される第２電源電圧（３Ｖ）よりも低い第１電源電圧（１Ｖ）が第１電源Ｖ１から供給されている。
【００２６】
上記振幅検出回路３は、上記発振信号の振幅が第１所定値以上となり安定したことを検出する回路である。上記振幅検出回路３は、図１に示すように、差動回路としてのコンパレータ３１と、ｐチャンネルのＭＯＳトランジスタＱ２と、抵抗Ｒ１と、容量素子としてのコンデンサＣ２と、検出回路としてのＣＭＯＳインバータＩＶ２と、を備えている。上記コンパレータ３１は、図４に示すように、差動対３２と、定電流源３３と、カレントミラー回路３４と、から構成されている。上記差動対３２は、各々のソースが共通接続されたＮチャンネルのＦＥＴＱ３１及びＱ３２を備えている。
【００２７】
ＦＥＴＱ３１のゲートには、分圧回路４からの基準電圧Ｖｒｅｆが入力されている。分圧回路４は、抵抗Ｒ４１及びＲ４２により第２電源Ｖ２からの１Ｖを分圧して基準電圧Ｖｒｅｆを得る回路である。ＦＥＴＱ３２のゲートには、上述した水晶発振回路２から出力される発振信号が入力されている。上記定電流源３３は、ＦＥＴＱ３１及びＱ３２のソースに定電流を供給する。
【００２８】
上記カレントミラー回路３４は、各々ソースが第１電源Ｖ１に共通接続され、各々のゲートが共通接続されたＰチャンネルのＦＥＴＱ３３及びＱ３４を備えている。上記ＦＥＴＱ３３及びＱ３４の共通接続されたゲートは、ＦＥＴＱ３３のドレインに接続されている。また、ＦＥＴＱ３３のドレインは、ＦＥＴＱ３１のドレインに接続され、ＦＥＴＱ３４のドレインは、ＦＥＴＱ３２のドレインに接続されている。そして、上述したカレントミラー回路３４を構成するＦＥＴＱ３４のコレクタと差動対３２を構成するＦＥＴＱ３２のドレインとの接続点がコンパレータ３１の出力となる。
【００２９】
上述した構成のコンパレータ３１においては、差動回路３２のＦＥＴＱ３１、Ｑ３２はソースが共通接続されているので、各々のゲートソース間電圧はゲート電圧に対応する。まず、ＦＥＴＱ３１のゲートに供給される基準電圧ＶｒｅｆよりもＦＥＴＱ３２のゲートに供給される発振信号の方が小さい場合（発振信号<<Ｖｒｅｆ）、ＦＥＴＱ３１のゲートソース間電圧がＦＥＴＱ３２のゲートソース間電圧よりも大きく、従って、定電流源３３の供給電流の殆んどがＦＥＴＱ３１に流れる。一方、ＦＥＴＱ３２に流れる電流は殆んど０となる。
【００３０】
また、カレントミラー回路３４のＦＥＴＱ３３及びＱ３４は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。このため、ＦＥＴＱ３４のドレインから供給される電流よりＦＥＴＱ３２のドレインに引き込む電流が小さくなり、コンパレータ３１の出力は第１電源Ｖ１の３Ｖとほぼ等しくなる。
【００３１】
一方、ＦＥＴＱ３１のゲートに供給される基準電圧ＶｒｅｆよりもＦＥＴＱ３２のゲートに供給される発振信号の方が大きい場合（発振信>>Ｖｒｅｆ）、ＦＥＴＱ３１のゲートソース間電圧がＦＥＴＱ３２のゲートソース間電圧よりも小さく、従って、定電流源３３の供給電流の殆んどがＦＥＴＱ３２に流れる。一方、ＦＥＴＱ３１に流れる電流はほとんど０となる。
【００３２】
また、同様にカレントミラー回路３４のＦＥＴＱ３３及びＱ３４は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。このため、ＦＥＴＱ３４のドレインから供給される電流よりＦＥＴＱ３２のドレインに引き込む電流が大きくなり、コンパレータ３１の出力は０となる。即ち、コンパレータ３１は、図５（Ｂ）に示すように、発振信号が基準電圧Ｖｒｅｆよりも小さい間、Ｈレベル（３．０Ｖ）を出力し、発振信号が基準電圧Ｖｒｅｆよりも大きくなると、Ｌレベル（０Ｖ）を出力する。
【００３３】
図１に示すｐチャンネルのＭＯＳトランジスタＱ２は、ゲートがコンパレータ３１の出力に接続され、ソースが第１電源Ｖ１に接続され、ドレインが抵抗Ｒ１を介してグランドに接続されている。コンデンサＣ２は、上記抵抗Ｒ１に並列に接続されている。以上の構成により、コンパレータ３１の出力がＨレベルときは、ＭＯＳトランジスタＱ２がオフしてコンデンサＣ２と第１電源Ｖ１との接続が切り離されるため、コンデンサＣ２は抵抗Ｒ１により放電される。一方、コンパレータ３１の出力がＬレベルのときは、ＭＯＳトランジスタＱ２がオンしてコンデンサＣ２と第１電源Ｖ１とが接続されるため、コンデンサＣ２が充電される。
【００３４】
従って、図５（Ｃ）に示すように、コンデンサＣ１は、発振信号の振幅が小さい間、充電されずその両端電圧は０Ｖとなる。その後、発振信号の振幅が徐々に大きくなり基準電圧Ｖｒｅｆを超えると、コンパレータ３１の出力がＬレベル、Ｈレベルを繰り返し、これに応じてコンデンサＣ２も充電、放電を繰り返す。発振信号の振幅が大きくなるに従ってコンパレータ３１が出力するＬレベルの期間が長くなり、コンデンサＣ２の充電期間も長くなるため、コンデンサＣ２の両端電圧は増減を繰り返しながら増加する。
【００３５】
図１に示すＣＭＯＳインバータＩＶ２は、第１電源Ｖ１から３Ｖの電源電圧を受けていて、その反転電位（論理しきい値）は１．５Ｖである。従って、ＣＭＯＳインバータＩＶ２は、図５（Ｄ）に示すように、コンデンサＣ２の両端電圧が増加して１．５Ｖを超えると、Ｈレベル（３Ｖ）からＬレベル（０Ｖ）に反転して、発振信号の振幅が第１所定値以上になったことを検出する。
【００３６】
上述した第１実施形態によれば、振幅検出回路３に対して電源供給を行う第１電源Ｖ１と、水晶発振回路２に対して電源供給を行う第２電源Ｖ２と、を別々に設け、さらに、水晶発振回路２に対して供給する第２電源電圧（１Ｖ）を振幅検出回路３に対して供給する第１電源電圧（３Ｖ）よりも小さくすることにより、水晶発振回路２の消費電力の低減を図っている。
【００３７】
このため、水晶発振回路２から出力される発振信号の振幅も小さくなってしまうが、第１実施形態においては、発振信号と第２電源Ｖ２の第２電源電圧（１Ｖ）を分圧した基準電圧Ｖｒｅｆとの比較結果を出力するコンパレータ３１を振幅検出回路３として用いる。これにより、水晶発振回路２から出力される発振信号が小さくても基準電圧Ｖｒｅｆをその小さい発振信号の振幅（＝第２電源電圧（１Ｖ））に対する比で設定することができるので、正確に発振信号の振幅が第１所定値以上になったことを検出することができる。
【００３８】
また、上記コンパレータ３１は、一対のトランジスタＱ３１及びＱ３２に流れる電流比が２つのベース入力電圧の比となり、トランジスタＱ３２とトランジスタＱ３４とで第１電源電圧（３Ｖ）を分圧した値を出力としているので、振幅の小さい発振信号を入力してもコンパレータ３１により第１電源電圧（３Ｖ）に応じた大きな出力に変換することができ、確実に振幅検出回路３を動作させることができる。
【００３９】
なお、上述した第１実施形態では、第１電源電圧（１Ｖ）を抵抗Ｒ４１及びＲ４２で分圧していたが、本発明はこれに限ったものではない。例えば、図６に示すように、第２電源電圧（３Ｖ）とグランド間に互いに直列接続された２つの分圧用のＭＯＳトランジスタＱ４１及びＱ４２で第１電源電圧（１Ｖ）を分圧して基準電圧Ｖｒｅｆを得るようにしてもよい。上記ＭＯＳトランジスタＱ４１は、ｎチャンネルであり、そのゲートはグランドに接続されている。ＭＯＳトランジスタＱ４２は、ｐチャンネルであり、そのゲートは第１電源電圧（１Ｖ）に接続されている。
【００４０】
ところで、図２に示すように、上述したＣＭＯＳインバータＩＶ１も同様に互いに直列接続されたＭＯＳトランジスタＱ１１及びＱ１２から構成されている。このＣＭＯＳインバータＩＶ１の反転電位は、ＣＭＯＳインバータＩＶ１の入力端子と出力端子との電圧が同じとなり、ＭＯＳトランジスタＱ１１に流れる電流ＩｄｓｐとＭＯＳトランジスタＱ１２に流れる電流Ｉｄｓｎが等しくなるときの出力端子の電圧である。例えば、第２電源電圧が１Ｖの場合、その半分の０．５Ｖが反転電位となる。ＣＭＯＳインバータＩＶ１から出力される発振信号は、図５（Ａ）に示すように、この反転電位０．５Ｖを中心に振幅する。
【００４１】
ところが、この反転電位は、製造工程でゲート電極の長さや幅、ゲート電極の下の絶縁膜の厚さなどが変動すると、ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎが変動し、それに応じて変わってしまう。例えば、ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐが増加方向に、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎが減少方向に変動すると、反転電位は増加方向に変化して、発振信号は０．５Ｖ＋ΔＶを中心に振幅する。このため、図１に示すように単に抵抗Ｒ４１、Ｒ４２で分圧すると、基準電圧Ｖｒｅｆは変わらないので、このＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎの変動分が誤差となってしまう。
【００４２】
一方、図６に示す変形例のようにＭＯＳトランジスタＱ４１及びＱ４２で分圧すると、ＭＯＳトランジスタＱ４１及びＱ４２もＣＭＯＳインバータＩＶ１を構成するＭＯＳトランジスタＱ１１及びＱ１２と同様のＭＯＳトランジスタＱ４１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ４２のしきい値電圧Ｖｔｈｎの変動が発生する。即ち、同様にＭＯＳトランジスタＱ４１のしきい値電圧Ｖｔｈｐが増加方向に、ＭＯＳトランジスタＱ４２のしきい値電圧Ｖｔｈｎが減少方向に変動する。これにより、分圧値である基準電圧Ｖｒｅｆも増加方向に変動するため、誤差を相殺することができる。
【００４３】
なお、図４に示すコンパレータ３１は一実施形態に過ぎず、差動回路を構成するコンパレータであれば他の周知のものであってもよい。また、図４に示すコンパレータ３１はＦＥＴＱ３１、Ｑ３２から構成されていたが、本発明はこれに限ったものではない。コンパレータとしては、一対のバイポーラトランジスタから構成されていてもよい。
【００４４】
第２実施形態
次に、第２実施形態について図７〜図９を参照して説明する。第１実施形態と第２実施形態とで大きく異なる点は、水晶発振回路２の後段に接続された後段回路が増幅回路５である点である。同図に示すように、第２実施形態における発振装置１は、水晶発振回路２と、後段回路としての増幅回路５と、上記増幅回路５に対して３Ｖの第１電源電圧を供給する第１電源Ｖ１と、上記水晶発振回路２に対して１Ｖの第２電源電圧を供給する第２電源Ｖ２と、を備えている。上記水晶発振回路２は、第１実施形態と同様であるためここでは詳細な説明を省略する。
【００４５】
上記増幅回路５は、第１差動回路５１と、第２差動回路５２と、ｐチャンネルのＭＯＳトランジスタＱ５１と、ｎチャンネルのＭＯＳトランジスタＱ５２と、を備えている。第１差動回路５１は、図８に示すように、差動対５１Ａと、カレントミラー回路５１Ｂと、から構成されている。上記差動対５１Ａは、各々のソースがグランドに共通接続されたｎチャンネルのＭＯＳトランジスタＱ５３及びＱ５４を備えている。
【００４６】
今、ＣＭＯＳインバータＩＶ１の入力端子から出力される発振信号を発振信号ＸＴ、出力端子から出力される発振信号を発振信号ＸＴＮとする。上記ＭＯＳトランジスタＱ５３のゲートには、発振信号ＸＴが供給され、ＭＯＳトランジスタＱ５４のゲートには、発振信号ＸＴＮが接続されている。この発振信号ＸＴ、ＸＴＮは、図９（Ａ）に示すように、互いに周期は一致しているが、位相は異なっている。また、発振信号ＸＴよりも発振信号ＸＴＮの振幅の方が大きい。
【００４７】
上記カレントミラー回路５１Ｂは、各々のソースが第１電源Ｖ１に共通接続され、各々のゲートが共通接続されたｐチャンネルのＭＯＳトランジスタＱ５５及びＱ５６を備えている。上記ＭＯＳトランジスタＱ５５及びＱ５６の共通接続されたゲートは、ＭＯＳトランジスタＱ５５のドレインに接続されている。また、ＭＯＳトランジスタＱ５５のドレインは、ＭＯＳトランジスタＱ５３のドレインに接続され、ＭＯＳトランジスタＱ５６のドレインは、ＭＯＳトランジスタＱ５４のドレインに接続されている。そして、上述したカレントミラー回路５１Ｂを構成するＭＯＳトランジスタＱ５６のドレインと差動対５１Ａを構成するＭＯＳトランジスタＱ５４のドレインとの接続点が第１差動回路５１の出力Ｖout1となる。
【００４８】
上述した構成の第１差動回路５１において、発振信号ＸＴ、発振信号ＸＴＮの電圧が等しい場合、ＭＯＳトランジスタＱ５３及びＱ５４のゲートソース電圧が互いに等しくなる。従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流とＭＯＳトランジスタＱ５４のドレインに引き込まれる電流とが等しくなり、ＭＯＳトランジスタＱ５４及びＱ５６間の電位（即ち第１差動回路５１の出力Ｖout1）が第１電源電圧（３Ｖ）の中点（１．５Ｖ）となる。
【００４９】
これに対して、発振信号ＸＴが発振信号ＸＴＮに比べて大きくなると(ＸＴ＞ＸＴＮ)、ＭＯＳトランジスタＱ５３のゲートソース電圧がＭＯＳトランジスタＱ５４のゲートソース電圧よりも高くなり、ＭＯＳトランジスタＱ５４のドレイン電流がＭＯＳトランジスタＱ５３のドレイン電流よりも小さくなる。カレントミラー回路５１ＡのＭＯＳトランジスタＱ５５及びＱ５６は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。
【００５０】
従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流がＭＯＳトランジスタＱ５４のドレインに引き込まれる電流よりも大きくなり、第１差動回路５１の出力Ｖout1が中点から第１電源Ｖ１側にシフトする。このシフト量は、発振信号ＸＴと発振信号ＸＴＮとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５１】
逆に、発振信号ＸＴＮが発振信号ＸＴに比べて大きくなると（ＸＴ＜ＸＴＮ）、ＭＯＳトランジスタＱ５３のゲートソース電圧がＭＯＳトランジスタＱ５４のゲートソース電圧よりも低くなり、ＭＯＳトランジスタＱ５４のドレイン電流がＭＯＳトランジスタＱ５３のドレイン電流よりも大きくなる。従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流がＭＯＳトランジスタＱ５４のドレインに引き込まれる電流よりも小さくなり、第１差動回路５１の出力Ｖout1がグランド側にシフトする。このシフト量は、発振信号ＸＴＮと発振信号ＸＴとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５２】
従って、上述した第１差動回路５１の出力Ｖout1は、図９（Ｂ）に示すように、ＸＴ＞ＸＴＮの場合、その差（ＸＴ−ＸＴＮ）が大きくなるに従って中心（１．５Ｖ）よりも第１電源電圧（３Ｖ）に近づき、ＸＴ＜ＸＴＮの場合、その差分（ＸＴＮ−ＸＴ）が大きくなるに従って中心（１．５Ｖ）よりもグランドに近づく。
【００５３】
上記第２差動回路５２は、図８に示すように、差動対５２Ａと、カレントミラー回路５２Ｂと、から構成されている。上記差動対５２Ａは、各々のソースが第１電源Ｖ１に共通接続されたｐチャンネルのＭＯＳトランジスタＱ５７及びＱ５８を備えている。上記ＭＯＳトランジスタＱ５７のゲートには、発振信号ＸＴが供給され、ＭＯＳトランジスタＱ５８のゲートには、発振信号ＸＴＮが供給されている。
【００５４】
上記カレントミラー回路５２Ｂは、各々のソースがグランドに共通接続され、各々のゲートが共通接続されたｎチャンネルのＭＯＳトランジスタＱ５９及びＱ６０を備えている。上記ＭＯＳトランジスタＱ５９及びＱ６０の共通接続されたゲートは、ＭＯＳトランジスタＱ５９のドレインに接続されている。また、ＭＯＳトランジスタＱ５７のドレインは、ＭＯＳトランジスタＱ５９のドレインに接続され、ＭＯＳトランジスタＱ５８のドレインは、ＭＯＳトランジスタＱ６０のドレインに接続されている。そして、上述したカレントミラー回路５２Ｂを構成するトランジスタＱ６０のドレインと差動対５２Ａを構成するＭＯＳトランジスタＱ５８のドレインとの接続点が第２差動回路５２の出力Ｖout2となる。
【００５５】
上述した構成の第２差動回路５２において、発振信号ＸＴ、発振信号ＸＴＮが等しい場合、ＭＯＳトランジスタＱ５９及びＱ６０のゲートソース電圧が互いに等しくなる。従って、ＭＯＳトランジスタＱ５９のドレインから供給される電流とＭＯＳトランジスタＱ６０のドレインに引き込まれる電流とが等しくなり、ＭＯＳトランジスタＱ５８及びＭＯＳトランジスタＱ６０間の電位（即ち第２差動回路５２の出力Ｖout2）が第１電源電圧（３Ｖ）の中点（１．５Ｖ）となる。
【００５６】
これに対して、発振信号ＸＴが発振信号ＸＴＮに比べて大きくなると(ＸＴ＞ＸＴＮ)、ＭＯＳトランジスタＱ５７のゲートソース電圧がＭＯＳトランジスタＱ５８のゲートソース電圧よりも低くなり、ＭＯＳトランジスタＱ５８のドレイン電流がＭＯＳトランジスタＱ５７のドレイン電流よりも大きくなる。
【００５７】
従って、ＭＯＳトランジスタＱ５８のドレインから供給される電流がＭＯＳトランジスタＱ６０のドレインに引き込まれる電流よりも大きくなり、第２差動回路５２の出力Ｖout2が第１電源Ｖ１側にシフトする。このシフト量は、第１差動回路５１と同様に、発振信号ＸＴと発振信号ＸＴＮとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５８】
逆に、発振信号ＸＴＮが発振信号ＸＴに比べて大きくなると（ＸＴ＜ＸＴＮ）、ＭＯＳトランジスタＱ５７のゲートソース電圧がＭＯＳトランジスタＱ５８のゲートソース電圧よりも高くなり、ＭＯＳトランジスタＱ５８のドレイン電流がＭＯＳトランジスタＱ５７のドレイン電流よりも小さくなる。従って、ＭＯＳトランジスタＱ５８のドレインから供給される電流がＭＯＳトランジスタＱ６０のドレインに引き込まれる電流よりも小さくなり、第２差動回路５２の出力Ｖout2がグランド側にシフトする。このシフト量は、第１差動回路５１と同様に、発振信号ＸＴＮと発振信号ＸＴとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５９】
上述した第２差動回路５２の出力Ｖout2は、図９（Ｂ）に示すように、出力Ｖouto1と同様に、ＸＴ＞ＸＴＮの場合、その差（ＸＴ−ＸＴＮ）が大きくなるに従って中心（１．５Ｖ）よりも第１電源電圧（３Ｖ）に近づき、ＸＴ＜ＸＴＮの場合、その差分（ＸＴＮ−ＸＴ）が大きくなるに従って中心（１．５Ｖ）よりもグランドに近づく。即ち、第１差動回路５１及び第２差動回路５２はそれぞれ、２つの入力である発振信号ＸＴ、ＸＴＮの差分に応じて動作する。
【００６０】
図７に示すＭＯＳトランジスタＱ５１のゲートは、上述した第１差動回路５１の出力Ｖout1が入力されていて、ソースが第１電源Ｖ１に接続され、ドレインが後述するＭＯＳトランジスタＱ５２のドレインに接続されている。また、上記ＭＯＳトランジスタＱ５２のゲートは、上述した第２差動回路５２の出力Ｖout2が入力され、ソースがグランドに接続され、ドレインがＭＯＳトランジスタＱ５１のドレインに接続されている。従って、このＭＯＳトランジスタＱ５１とＭＯＳトランジスタＱ５２との接続点である増幅回路の出力Ｖoutは、図９（Ｃ）に示すように、矩形波に近づく。
【００６１】
上述した第２実施形態によれば、増幅回路５に対して電源供給を行う第１電源Ｖ１と、水晶発振回路２に対して電源供給を行う第２電源Ｖ２と、を別々に設け、さらに、水晶発振回路２に対して供給する第２電源電圧（１Ｖ）を振幅検出回路５に対して供給する第１電源電圧（３Ｖ）よりも小さくすることにより、水晶発振回路２の消費電力の低減を図っている。
【００６２】
このため、水晶発振回路２から出力される発振信号の振幅も小さくなってしまうが、第２実施形態においては、ＣＭＯＳインバータＩＶ１の入力端子からの発振信号ＸＴ、出力端子からの発振信号ＸＴＮが入力される第１、２差動回路５１、５２を増幅回路５に用いている。これにより、水晶発振回路２から出力される発振信号ＸＴ、ＸＴＮが小さくてもその差に応じて動作する第１、第２差動回路５１、５２を用いることにより、第１電源電圧（３Ｖ）に応じた大きな出力に変換することができ、確実に増幅することができる。
【００６３】
なお、上述した第２実施形態では、互いに導電型の異なる一対のトランジスタＱ５３及びＱ５４、Ｑ５７及びＱ５８からなる２つの差動回路５１、５２で増幅回路５を構成して出力Ｖout1、Ｖout2の動作点電位の変動を相殺していたが、本発明はこれに限ったものではない。例えば、１つの差動回路で増幅回路５を構成するようにしてもよい。
【００６４】
また、上述した第１及び第２実施形態では、第２電源Ｖ２としては第１電源Ｖ１と別のものを用意していたが、本発明はこれに限ったものではない。例えば、図１０に示すように、第１電源Ｖ１の第１電源電圧（３Ｖ）から第２電源電圧（１Ｖ）を生成する定電圧回路Ｖ２´を第２電源Ｖ２としてもよい。しかしながら、定電圧回路Ｖ２´は第１電源電圧（３Ｖ）が印加されてから第２電源電圧（１Ｖ）を生成するため、図１１に示すように、第１電源電圧（１Ｖ）の立ち上がりが遅くなる。このように、第２電源電圧（１Ｖ）が１Ｖで安定しない状態では、水晶発振回路２から出力される発振信号が安定しない。
【００６５】
そこで、図１０に示すように、定電圧回路Ｖ２´が生成する第２電源電圧（１ｖ）が第２所定値以上で安定したことを検出する電圧検出回路６と、水晶発振回路２から出力される発振信号及び電圧検出回路６からの検出信号とを入力する停止回路としてのＮＡＮＤ回路７と、をさらに設けることが考えられる。ＮＡＮＤ回路７は、Ｈレベルの検出信号が出力されるまで、発振信号を出力しないので、第２電源電圧（１Ｖ）が安定するまで水晶発振回路２から出力される発振信号を停止することができる。
【００６６】
次に、電圧検出回路６を図６に示す発振装置に適用した例について図１２を参照して説明する。同図に示すように、電圧検出回路６は、ｎチャンネルのＭＯＳトランジスタＱ６と、抵抗Ｒ２と、ＣＭＯＳインバータＩＶ４と、から構成されている。また、コンパレータ３１の電源ライン上にスイッチＳＷが設けられている。ＭＯＳトランジスタＱ６は、ゲートに定電圧回路Ｖ２´からの第２電源電圧が供給され、ソースがグランドに接続され、ドレインが抵抗Ｒ６を介して第１電源電圧Ｖ１に接続されている。上記ＣＭＯＳインバータＩＶ４の入力は、抵抗Ｒ２とＭＯＳトランジスタＱ６との接続点が接続され、出力は、停止回路としてのスイッチＳＷに接続されている。
【００６７】
以上の構成によれば、第２電源電圧が低い間はＭＯＳトランジスタＱ６はオフとなり、ＣＭＯＳインバータＩＶ４の出力がＬとなり、スイッチＳＷがオフ状態となる。これにより、コンパレータ３１よりも後段の回路に水晶振動回路２からの発振信号が供給されることがない。その後、第２電源電圧が上昇するとＭＯＳトランジスタＱ６がオンして、ＣＭＯＳインバータＩＶ４の出力がＬからＨに反転し、スイッチＳＷがオンしてコンパレータ３１に電源電圧が供給されるようになる。そして、このスイッチＳＷのオンによって水晶発振回路２からの発振信号がコンパレータ３１よりも後段の回路に供給される。
【００６８】
なお、上述した第１及び第２実施形態によれば、発振用ＭＯＳインバータとして、互いに直列接続されたｎチャンネルのＭＯＳトランジスタＱ１１及びｐチャンネルのＭＯＳＦＥＴＱ１２から構成されたＣＭＯＳインバータＩＶ１を用いていたが、本発明はこれに限ったものではない。発振用ＭＯＳインバータとしては、例えば、互いに直列接続されたＮチャンネルのＭＯＳトランジスタ及び電流源から構成されたＮＭＯＳインバータを用いてもよいし、互いに直列接続されたＰチャンネルのＭＯＳトランジスタ及び電流源から構成されたＰＭＯＳインバータを用いてもよい。
【００６９】
また、上述した第１及び第２実施形態によれば、水晶発振回路２は、コンデンサＣ１１がＣＭＯＳインバータＩＶ１の入力端子−グランド間に接続され、コンデンサＣ１２がＣＭＯＳインバータＩＶ２の出力端子−グランド間に接続され、グランドが基準となっていたが、本発明はこれに限ったものではない。例えば、コンデンサＣ１１をＣＭＯＳインバータＩＶ１の入力端子−第２電源Ｖ２間に設け、コンデンサＣ１２をＣＭＯＳインバータＩＶ１の出力端子−第２電源Ｖ２間に設けることにより、第２電源Ｖ２側を基準にしてもよい。
【００７０】
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００７１】
１ 発振装置
２ 水晶発振回路
３ 振幅検出回路（後段回路）
４ 分圧回路
５ 増幅回路（後段回路）
６ 電圧検出回路
７ ＮＡＮＤ回路（停止回路）
３１ コンパレータ（差動回路）
５１ 第１差動回路（差動回路）
５２ 第２差動回路（差動回路）
Ｃ２ コンデンサ（容量素子）
ＩＶ１ ＣＭＯＳインバータ（発振用ＣＭＯＳインバータ）
ＩＶ２ ＣＭＯＳインバータ（検出回路）
Ｑ４１ ＭＯＳトランジスタ（分圧用ＭＯＳトランジスタ）
Ｑ４２ ＭＯＳトランジスタ（分圧用ＭＯＳトランジスタ）
ＱＺ 水晶振動子
ＳＷ スイッチ（停止回路）
Ｖ１ 第１電源
Ｖ２ 第２電源
【技術分野】
【０００１】
本発明は、発振装置に係り、特に、発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置に関するものである。
【背景技術】
【０００２】
上述した発振装置１に用いられる水晶発振回路２として、例えば図１３及び図１４に示すものが知られている。同図に示すように、水晶発振回路２は、発振用ＭＯＳインバータとしてのＣＭＯＳインバータＩＶ１と、このＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続された水晶振動子ＱＺと、から構成されている。この水晶発振回路２は、ＣＭＯＳインバータＩＶ１の出力端子から発振信号を出力する。
【０００３】
上記水晶発振回路２から出力される発振信号は、ＣＰＵなどの発振信号の供給により動作する発振動作回路にそのまま出力されることなく、多くの場合、後段回路により波形整形された後に発振動作回路に出力される。その後段回路の一つとして図１３に示す振幅検出回路３が知られている（特許文献１）。
【０００４】
上記発振信号は、発振開始時は微少振幅となり、その後、振幅が徐々に大きくなり通常振幅に安定する。上記振幅検出回路３は、水晶発振回路２から出力される発振信号の振幅が第１所定値以上であり通常振幅に安定したことを検出する回路である。この振幅検出回路３により通常振幅に安定したことが検出されない間、発振信号の発振動作回路への出力を停止することにより、微少振幅の発振信号の入力を防止して発振動作回路の動作を安定させている。
【０００５】
上述した振幅検出回路３は、図１３に示すように、カップリングコンデンサＣ３により直流成分が除去され、基準電圧源３５により２．８Ｖレベルシフトされた発振信号がＭＯＳトランジスタＱ１のゲートに出力される。発振信号の振幅が徐々に大きくなり、２．８Ｖレベルシフトされた発振信号がＭＯＳトランジスタＱ２のしきい値電圧を超えると、ＭＯＳトランジスタＱ２が周期的にオンし、そのオン期間が徐々に長くなる。ＭＯＳトランジスタＱ２がオンする毎に、コンデンサＣ２が充電され、コンデンサＣ２の両端電圧が徐々に上がり、あるレベル以上になるとＣＭＯＳインバータＩＶ２の出力がＨレベルからＬレベルに反転して、振幅が大きくなったことを検出する。
【０００６】
また、上記後段回路の一つとして図１４に示す増幅回路４が知られている。増幅回路４は、コンデンサＣ３により直流成分を除去した後にインバータＩＶ４で増幅している。
【０００７】
ところで、消費電力の低下を図るために、上述した後段回路である振幅検出回路３、増幅回路４の電源電圧に比べて水晶発振回路２に供給する電源電圧を低くすることが考えられる。図１３及び図１４に示す例では、振幅検出回路３、増幅回路４の電源電圧が３Ｖであるのに対して、水晶発振回路２の電源電圧は１Ｖである。
【０００８】
しかしながら、水晶発振回路２の電源電圧を低くすると水晶発振回路２から出力される発振信号も非常に小さくなってしまう。このため、後段回路がうまく動作できない、という問題が生じる。詳しく説明すると、振幅検出回路３の場合、水晶発振回路２の振幅が非常に小さくなってしまうため、振幅検出性能が低下してしまう。また、増幅回路４の場合も非常に小さいため、十分、増幅できない、という問題が生じる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−１８７００４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、水晶発振回路の消費電力の低減を図りつつ後段回路を作動させることができる発振装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決するためになされた請求項１記載の発明は、発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置において、前記後段回路に対して第１電源電圧を供給する第１電源と、前記水晶発振回路に対して前記第１電源電圧よりも低い第２電源電圧を供給する第２電源と、をさらに備え、前記後段回路が、前記ＭＯＳインバータの出力端子から出力される発振信号が一方に入力される一対のトランジスタが設けられた差動回路を有することを特徴とする発振装置に存する。
【００１２】
請求項２記載の発明は、前記一対のトランジスタの他方に前記第２電源電圧を分圧して得た基準電圧が入力され、前記差動回路が、前記一対のトランジスタにそれぞれ入力された前記発振信号と前記基準電圧との比較結果を出力するように設けられ、前記後段回路が、前記差動回路の比較結果に応じて充電又は放電を行う容量素子と、前記容量素子の両端電圧に基づいて前記発振信号の振幅が第１所定値以上になったことを検出する検出回路と、をさらに有することを特徴とする請求項１に記載の発振装置に存する。
【００１３】
請求項３記載の発明は、前記第２電源に互いに直列接続された２つの分圧用ＭＯＳトランジスタから構成される分圧回路をさらに備え、前記２つの分圧用ＭＯＳトランジスタ間の電圧が前記基準電圧として前記差動回路に入力されていることを特徴とする請求項２に記載の発振装置に存する。
【００１４】
請求項４記載の発明は、前記差動回路が、前記ＭＯＳインバータの出力端子から出力される発振信号と前記ＭＯＳインバータの入力端子から出力される前記発振回路と周波数が一致し、位相が異なる発振信号との差分を増幅するように設けられていることを特徴とする請求項１に記載の発振装置に存する。
【００１５】
請求項５記載の発明は、前記第２電源が、前記第１電源電圧から前記第２電源電圧を生成するように設けられ、前記第２電源からの前記第２電源電圧が第２所定値以上であることを検出する電圧検出回路と、前記電圧検出回路により第２所定値以上であると検出されるまで前記発振回路から出力される発振信号の出力を停止する停止回路と、を備えたことを特徴とする請求項１〜４何れか１項に記載の発振装置に存する。
【発明の効果】
【００１６】
以上説明したように請求項１記載の発明によれば、２つの入力電圧の差に応じて動作する一対のトランジスタが設けられた差動回路を後段回路に用いることにより、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても差動回路により第１電源電圧に応じた大きな出力に変換することができ、確実に後段回路を動作させることができる。
【００１７】
請求項２記載の発明によれば、発振信号の振幅（即ち第２電源電圧）に対する比で基準電圧を設定することができるので、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても正確に発振信号の振幅が第１所定値以上になったことを検出することができる。
【００１８】
請求項３記載の発明によれば、ＭＯＳインバータを構成するＭＯＳトランジスタのしきい値電圧が変動すると水晶発振回路からの発振信号も変動するが、分圧用ＭＯＳトランジスタもＭＯＳインバータを構成するＭＯＳトランジスタと同様のしきい値電圧の変動が生じ、基準電圧が変動するので、ＭＯＳインバータを構成するＭＯＳトランジスタのしきい値電圧の誤差による影響を相殺することができる。
【００１９】
請求項４記載の発明によれば、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても確実に増幅することができる。
【００２０】
請求項５記載の発明によれば、第２電源電圧が安定するまで発振信号の出力が停止されるので、より確実に安定した発振信号を供給することができる。
【図面の簡単な説明】
【００２１】
【図１】第１実施形態における本発明の発振装置を示す回路図である。
【図２】図１に示す発振装置を構成するＣＭＯＳインバータの詳細回路図である。
【図３】図２に示すＣＭＯＳインバータの入出力特性を示すグラフである。
【図４】図１に示す発振回路を構成するコンパレータの詳細回路図である。
【図５】（Ａ）〜（Ｄ）はそれぞれ、図１に示す発振装置を構成する水晶発振回路から出力される発振信号、振幅検出回路を構成するコンパレータの出力、振幅検出回路を構成するコンデンサの両端電圧、振幅検出回路を構成するＣＭＯＳインバータの出力を示すタイムチャートである。
【図６】変形例における本発明の発振装置を示す回路図である。
【図７】第２実施形態における本発明の発振装置を示す回路図である。
【図８】図７に示す発振装置を構成する増幅回路の詳細回路図である。
【図９】（Ａ）〜（Ｄ）はそれぞれ、図７に示す発振装置を構成するＣＭＯＳインバータの出力端子及び入力端子からの発振信号、第１差動回路の出力、第２差動回路の出力、増幅回路の出力を示すタイムチャートである。
【図１０】変形例における本発明の発振装置を示す回路図である。
【図１１】図１０に示す発振装置の第１電源電圧、第２電源電圧のタイムチャートである。
【図１２】変形例における本発明の発振装置を示す回路図である。
【図１３】従来の発振装置の一例を示す回路図である。
【図１４】従来の発振装置の一例を示す回路図である。
【発明を実施するための形態】
【００２２】
第１実施形態
次に、第１実施形態における本発明の発振装置について図１〜図５を参照して以下説明する。同図に示すように、第１実施形態における発振装置１は、水晶発振回路２と、後段回路としての振幅検出回路３と、上記振幅検出回路３に対して３Ｖの第１電源電圧を供給する第１電源Ｖ１と、上記水晶発振回路２に対して１Ｖの第２電源電圧を供給する第２電源Ｖ２と、分圧回路４と、を備えている。
【００２３】
上記水晶発振回路２は、発振用ＭＯＳインバータとしてのＣＭＯＳインバータＩＶ１と、水晶振動子ＱＺと、帰還抵抗Ｒｆと、コンデンサＣ１１及びＣ１２と、から構成されている。上記ＣＭＯＳインバータＩＶ１は、図２に示すように互いに直列に接続されたｎチャンネルのＭＯＳトランジスタＱ１１及びｐチャンネルのＭＯＳトランジスタＴ１２から構成されている。このＣＭＯＳインバータＩＶ１は、第２電源Ｖ２から１Ｖの電源供給を受けていて、図３に示すような入出力特性を有しており、その反転電位（論理しきい値）は０．５Ｖである。ここでいう反転電位とは、入出力特性における立ち上がり開始入力電圧と立ち下がり終了入力電圧との中点の入力電圧であり、通常は第２電源電圧（１Ｖ）の半分（０．５Ｖ）である。
【００２４】
上記水晶振動子ＱＺは、図１に示すように、ＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続されている。上記帰還抵抗Ｒｆは、水晶振動子ＱＺに対して並列にＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続されている。コンデンサＣ１１は、ＣＭＯＳインバータＩＶ１の入力端子−グランド間に接続されている。コンデンサＣ１２は、ＣＭＯＳインバータＩＶ１の出力端子−グランド間に接続されている。
【００２５】
上述した構成の水晶発振回路２は、ＣＭＯＳインバータＩＶ１の出力端子から図５（Ａ）に示すような発振信号を出力する。即ち、発振信号は、発振開始時は微少振幅となり、その後、振幅が徐々に大きくなり通常振幅に安定する。図２に示すように、水晶振動回路２は、その消費電力の低下を図るために、後述する振幅検出回路３に供給される第２電源電圧（３Ｖ）よりも低い第１電源電圧（１Ｖ）が第１電源Ｖ１から供給されている。
【００２６】
上記振幅検出回路３は、上記発振信号の振幅が第１所定値以上となり安定したことを検出する回路である。上記振幅検出回路３は、図１に示すように、差動回路としてのコンパレータ３１と、ｐチャンネルのＭＯＳトランジスタＱ２と、抵抗Ｒ１と、容量素子としてのコンデンサＣ２と、検出回路としてのＣＭＯＳインバータＩＶ２と、を備えている。上記コンパレータ３１は、図４に示すように、差動対３２と、定電流源３３と、カレントミラー回路３４と、から構成されている。上記差動対３２は、各々のソースが共通接続されたＮチャンネルのＦＥＴＱ３１及びＱ３２を備えている。
【００２７】
ＦＥＴＱ３１のゲートには、分圧回路４からの基準電圧Ｖｒｅｆが入力されている。分圧回路４は、抵抗Ｒ４１及びＲ４２により第２電源Ｖ２からの１Ｖを分圧して基準電圧Ｖｒｅｆを得る回路である。ＦＥＴＱ３２のゲートには、上述した水晶発振回路２から出力される発振信号が入力されている。上記定電流源３３は、ＦＥＴＱ３１及びＱ３２のソースに定電流を供給する。
【００２８】
上記カレントミラー回路３４は、各々ソースが第１電源Ｖ１に共通接続され、各々のゲートが共通接続されたＰチャンネルのＦＥＴＱ３３及びＱ３４を備えている。上記ＦＥＴＱ３３及びＱ３４の共通接続されたゲートは、ＦＥＴＱ３３のドレインに接続されている。また、ＦＥＴＱ３３のドレインは、ＦＥＴＱ３１のドレインに接続され、ＦＥＴＱ３４のドレインは、ＦＥＴＱ３２のドレインに接続されている。そして、上述したカレントミラー回路３４を構成するＦＥＴＱ３４のコレクタと差動対３２を構成するＦＥＴＱ３２のドレインとの接続点がコンパレータ３１の出力となる。
【００２９】
上述した構成のコンパレータ３１においては、差動回路３２のＦＥＴＱ３１、Ｑ３２はソースが共通接続されているので、各々のゲートソース間電圧はゲート電圧に対応する。まず、ＦＥＴＱ３１のゲートに供給される基準電圧ＶｒｅｆよりもＦＥＴＱ３２のゲートに供給される発振信号の方が小さい場合（発振信号<<Ｖｒｅｆ）、ＦＥＴＱ３１のゲートソース間電圧がＦＥＴＱ３２のゲートソース間電圧よりも大きく、従って、定電流源３３の供給電流の殆んどがＦＥＴＱ３１に流れる。一方、ＦＥＴＱ３２に流れる電流は殆んど０となる。
【００３０】
また、カレントミラー回路３４のＦＥＴＱ３３及びＱ３４は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。このため、ＦＥＴＱ３４のドレインから供給される電流よりＦＥＴＱ３２のドレインに引き込む電流が小さくなり、コンパレータ３１の出力は第１電源Ｖ１の３Ｖとほぼ等しくなる。
【００３１】
一方、ＦＥＴＱ３１のゲートに供給される基準電圧ＶｒｅｆよりもＦＥＴＱ３２のゲートに供給される発振信号の方が大きい場合（発振信>>Ｖｒｅｆ）、ＦＥＴＱ３１のゲートソース間電圧がＦＥＴＱ３２のゲートソース間電圧よりも小さく、従って、定電流源３３の供給電流の殆んどがＦＥＴＱ３２に流れる。一方、ＦＥＴＱ３１に流れる電流はほとんど０となる。
【００３２】
また、同様にカレントミラー回路３４のＦＥＴＱ３３及びＱ３４は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。このため、ＦＥＴＱ３４のドレインから供給される電流よりＦＥＴＱ３２のドレインに引き込む電流が大きくなり、コンパレータ３１の出力は０となる。即ち、コンパレータ３１は、図５（Ｂ）に示すように、発振信号が基準電圧Ｖｒｅｆよりも小さい間、Ｈレベル（３．０Ｖ）を出力し、発振信号が基準電圧Ｖｒｅｆよりも大きくなると、Ｌレベル（０Ｖ）を出力する。
【００３３】
図１に示すｐチャンネルのＭＯＳトランジスタＱ２は、ゲートがコンパレータ３１の出力に接続され、ソースが第１電源Ｖ１に接続され、ドレインが抵抗Ｒ１を介してグランドに接続されている。コンデンサＣ２は、上記抵抗Ｒ１に並列に接続されている。以上の構成により、コンパレータ３１の出力がＨレベルときは、ＭＯＳトランジスタＱ２がオフしてコンデンサＣ２と第１電源Ｖ１との接続が切り離されるため、コンデンサＣ２は抵抗Ｒ１により放電される。一方、コンパレータ３１の出力がＬレベルのときは、ＭＯＳトランジスタＱ２がオンしてコンデンサＣ２と第１電源Ｖ１とが接続されるため、コンデンサＣ２が充電される。
【００３４】
従って、図５（Ｃ）に示すように、コンデンサＣ１は、発振信号の振幅が小さい間、充電されずその両端電圧は０Ｖとなる。その後、発振信号の振幅が徐々に大きくなり基準電圧Ｖｒｅｆを超えると、コンパレータ３１の出力がＬレベル、Ｈレベルを繰り返し、これに応じてコンデンサＣ２も充電、放電を繰り返す。発振信号の振幅が大きくなるに従ってコンパレータ３１が出力するＬレベルの期間が長くなり、コンデンサＣ２の充電期間も長くなるため、コンデンサＣ２の両端電圧は増減を繰り返しながら増加する。
【００３５】
図１に示すＣＭＯＳインバータＩＶ２は、第１電源Ｖ１から３Ｖの電源電圧を受けていて、その反転電位（論理しきい値）は１．５Ｖである。従って、ＣＭＯＳインバータＩＶ２は、図５（Ｄ）に示すように、コンデンサＣ２の両端電圧が増加して１．５Ｖを超えると、Ｈレベル（３Ｖ）からＬレベル（０Ｖ）に反転して、発振信号の振幅が第１所定値以上になったことを検出する。
【００３６】
上述した第１実施形態によれば、振幅検出回路３に対して電源供給を行う第１電源Ｖ１と、水晶発振回路２に対して電源供給を行う第２電源Ｖ２と、を別々に設け、さらに、水晶発振回路２に対して供給する第２電源電圧（１Ｖ）を振幅検出回路３に対して供給する第１電源電圧（３Ｖ）よりも小さくすることにより、水晶発振回路２の消費電力の低減を図っている。
【００３７】
このため、水晶発振回路２から出力される発振信号の振幅も小さくなってしまうが、第１実施形態においては、発振信号と第２電源Ｖ２の第２電源電圧（１Ｖ）を分圧した基準電圧Ｖｒｅｆとの比較結果を出力するコンパレータ３１を振幅検出回路３として用いる。これにより、水晶発振回路２から出力される発振信号が小さくても基準電圧Ｖｒｅｆをその小さい発振信号の振幅（＝第２電源電圧（１Ｖ））に対する比で設定することができるので、正確に発振信号の振幅が第１所定値以上になったことを検出することができる。
【００３８】
また、上記コンパレータ３１は、一対のトランジスタＱ３１及びＱ３２に流れる電流比が２つのベース入力電圧の比となり、トランジスタＱ３２とトランジスタＱ３４とで第１電源電圧（３Ｖ）を分圧した値を出力としているので、振幅の小さい発振信号を入力してもコンパレータ３１により第１電源電圧（３Ｖ）に応じた大きな出力に変換することができ、確実に振幅検出回路３を動作させることができる。
【００３９】
なお、上述した第１実施形態では、第１電源電圧（１Ｖ）を抵抗Ｒ４１及びＲ４２で分圧していたが、本発明はこれに限ったものではない。例えば、図６に示すように、第２電源電圧（３Ｖ）とグランド間に互いに直列接続された２つの分圧用のＭＯＳトランジスタＱ４１及びＱ４２で第１電源電圧（１Ｖ）を分圧して基準電圧Ｖｒｅｆを得るようにしてもよい。上記ＭＯＳトランジスタＱ４１は、ｎチャンネルであり、そのゲートはグランドに接続されている。ＭＯＳトランジスタＱ４２は、ｐチャンネルであり、そのゲートは第１電源電圧（１Ｖ）に接続されている。
【００４０】
ところで、図２に示すように、上述したＣＭＯＳインバータＩＶ１も同様に互いに直列接続されたＭＯＳトランジスタＱ１１及びＱ１２から構成されている。このＣＭＯＳインバータＩＶ１の反転電位は、ＣＭＯＳインバータＩＶ１の入力端子と出力端子との電圧が同じとなり、ＭＯＳトランジスタＱ１１に流れる電流ＩｄｓｐとＭＯＳトランジスタＱ１２に流れる電流Ｉｄｓｎが等しくなるときの出力端子の電圧である。例えば、第２電源電圧が１Ｖの場合、その半分の０．５Ｖが反転電位となる。ＣＭＯＳインバータＩＶ１から出力される発振信号は、図５（Ａ）に示すように、この反転電位０．５Ｖを中心に振幅する。
【００４１】
ところが、この反転電位は、製造工程でゲート電極の長さや幅、ゲート電極の下の絶縁膜の厚さなどが変動すると、ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎが変動し、それに応じて変わってしまう。例えば、ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐが増加方向に、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎが減少方向に変動すると、反転電位は増加方向に変化して、発振信号は０．５Ｖ＋ΔＶを中心に振幅する。このため、図１に示すように単に抵抗Ｒ４１、Ｒ４２で分圧すると、基準電圧Ｖｒｅｆは変わらないので、このＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎの変動分が誤差となってしまう。
【００４２】
一方、図６に示す変形例のようにＭＯＳトランジスタＱ４１及びＱ４２で分圧すると、ＭＯＳトランジスタＱ４１及びＱ４２もＣＭＯＳインバータＩＶ１を構成するＭＯＳトランジスタＱ１１及びＱ１２と同様のＭＯＳトランジスタＱ４１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ４２のしきい値電圧Ｖｔｈｎの変動が発生する。即ち、同様にＭＯＳトランジスタＱ４１のしきい値電圧Ｖｔｈｐが増加方向に、ＭＯＳトランジスタＱ４２のしきい値電圧Ｖｔｈｎが減少方向に変動する。これにより、分圧値である基準電圧Ｖｒｅｆも増加方向に変動するため、誤差を相殺することができる。
【００４３】
なお、図４に示すコンパレータ３１は一実施形態に過ぎず、差動回路を構成するコンパレータであれば他の周知のものであってもよい。また、図４に示すコンパレータ３１はＦＥＴＱ３１、Ｑ３２から構成されていたが、本発明はこれに限ったものではない。コンパレータとしては、一対のバイポーラトランジスタから構成されていてもよい。
【００４４】
第２実施形態
次に、第２実施形態について図７〜図９を参照して説明する。第１実施形態と第２実施形態とで大きく異なる点は、水晶発振回路２の後段に接続された後段回路が増幅回路５である点である。同図に示すように、第２実施形態における発振装置１は、水晶発振回路２と、後段回路としての増幅回路５と、上記増幅回路５に対して３Ｖの第１電源電圧を供給する第１電源Ｖ１と、上記水晶発振回路２に対して１Ｖの第２電源電圧を供給する第２電源Ｖ２と、を備えている。上記水晶発振回路２は、第１実施形態と同様であるためここでは詳細な説明を省略する。
【００４５】
上記増幅回路５は、第１差動回路５１と、第２差動回路５２と、ｐチャンネルのＭＯＳトランジスタＱ５１と、ｎチャンネルのＭＯＳトランジスタＱ５２と、を備えている。第１差動回路５１は、図８に示すように、差動対５１Ａと、カレントミラー回路５１Ｂと、から構成されている。上記差動対５１Ａは、各々のソースがグランドに共通接続されたｎチャンネルのＭＯＳトランジスタＱ５３及びＱ５４を備えている。
【００４６】
今、ＣＭＯＳインバータＩＶ１の入力端子から出力される発振信号を発振信号ＸＴ、出力端子から出力される発振信号を発振信号ＸＴＮとする。上記ＭＯＳトランジスタＱ５３のゲートには、発振信号ＸＴが供給され、ＭＯＳトランジスタＱ５４のゲートには、発振信号ＸＴＮが接続されている。この発振信号ＸＴ、ＸＴＮは、図９（Ａ）に示すように、互いに周期は一致しているが、位相は異なっている。また、発振信号ＸＴよりも発振信号ＸＴＮの振幅の方が大きい。
【００４７】
上記カレントミラー回路５１Ｂは、各々のソースが第１電源Ｖ１に共通接続され、各々のゲートが共通接続されたｐチャンネルのＭＯＳトランジスタＱ５５及びＱ５６を備えている。上記ＭＯＳトランジスタＱ５５及びＱ５６の共通接続されたゲートは、ＭＯＳトランジスタＱ５５のドレインに接続されている。また、ＭＯＳトランジスタＱ５５のドレインは、ＭＯＳトランジスタＱ５３のドレインに接続され、ＭＯＳトランジスタＱ５６のドレインは、ＭＯＳトランジスタＱ５４のドレインに接続されている。そして、上述したカレントミラー回路５１Ｂを構成するＭＯＳトランジスタＱ５６のドレインと差動対５１Ａを構成するＭＯＳトランジスタＱ５４のドレインとの接続点が第１差動回路５１の出力Ｖout1となる。
【００４８】
上述した構成の第１差動回路５１において、発振信号ＸＴ、発振信号ＸＴＮの電圧が等しい場合、ＭＯＳトランジスタＱ５３及びＱ５４のゲートソース電圧が互いに等しくなる。従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流とＭＯＳトランジスタＱ５４のドレインに引き込まれる電流とが等しくなり、ＭＯＳトランジスタＱ５４及びＱ５６間の電位（即ち第１差動回路５１の出力Ｖout1）が第１電源電圧（３Ｖ）の中点（１．５Ｖ）となる。
【００４９】
これに対して、発振信号ＸＴが発振信号ＸＴＮに比べて大きくなると(ＸＴ＞ＸＴＮ)、ＭＯＳトランジスタＱ５３のゲートソース電圧がＭＯＳトランジスタＱ５４のゲートソース電圧よりも高くなり、ＭＯＳトランジスタＱ５４のドレイン電流がＭＯＳトランジスタＱ５３のドレイン電流よりも小さくなる。カレントミラー回路５１ＡのＭＯＳトランジスタＱ５５及びＱ５６は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。
【００５０】
従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流がＭＯＳトランジスタＱ５４のドレインに引き込まれる電流よりも大きくなり、第１差動回路５１の出力Ｖout1が中点から第１電源Ｖ１側にシフトする。このシフト量は、発振信号ＸＴと発振信号ＸＴＮとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５１】
逆に、発振信号ＸＴＮが発振信号ＸＴに比べて大きくなると（ＸＴ＜ＸＴＮ）、ＭＯＳトランジスタＱ５３のゲートソース電圧がＭＯＳトランジスタＱ５４のゲートソース電圧よりも低くなり、ＭＯＳトランジスタＱ５４のドレイン電流がＭＯＳトランジスタＱ５３のドレイン電流よりも大きくなる。従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流がＭＯＳトランジスタＱ５４のドレインに引き込まれる電流よりも小さくなり、第１差動回路５１の出力Ｖout1がグランド側にシフトする。このシフト量は、発振信号ＸＴＮと発振信号ＸＴとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５２】
従って、上述した第１差動回路５１の出力Ｖout1は、図９（Ｂ）に示すように、ＸＴ＞ＸＴＮの場合、その差（ＸＴ−ＸＴＮ）が大きくなるに従って中心（１．５Ｖ）よりも第１電源電圧（３Ｖ）に近づき、ＸＴ＜ＸＴＮの場合、その差分（ＸＴＮ−ＸＴ）が大きくなるに従って中心（１．５Ｖ）よりもグランドに近づく。
【００５３】
上記第２差動回路５２は、図８に示すように、差動対５２Ａと、カレントミラー回路５２Ｂと、から構成されている。上記差動対５２Ａは、各々のソースが第１電源Ｖ１に共通接続されたｐチャンネルのＭＯＳトランジスタＱ５７及びＱ５８を備えている。上記ＭＯＳトランジスタＱ５７のゲートには、発振信号ＸＴが供給され、ＭＯＳトランジスタＱ５８のゲートには、発振信号ＸＴＮが供給されている。
【００５４】
上記カレントミラー回路５２Ｂは、各々のソースがグランドに共通接続され、各々のゲートが共通接続されたｎチャンネルのＭＯＳトランジスタＱ５９及びＱ６０を備えている。上記ＭＯＳトランジスタＱ５９及びＱ６０の共通接続されたゲートは、ＭＯＳトランジスタＱ５９のドレインに接続されている。また、ＭＯＳトランジスタＱ５７のドレインは、ＭＯＳトランジスタＱ５９のドレインに接続され、ＭＯＳトランジスタＱ５８のドレインは、ＭＯＳトランジスタＱ６０のドレインに接続されている。そして、上述したカレントミラー回路５２Ｂを構成するトランジスタＱ６０のドレインと差動対５２Ａを構成するＭＯＳトランジスタＱ５８のドレインとの接続点が第２差動回路５２の出力Ｖout2となる。
【００５５】
上述した構成の第２差動回路５２において、発振信号ＸＴ、発振信号ＸＴＮが等しい場合、ＭＯＳトランジスタＱ５９及びＱ６０のゲートソース電圧が互いに等しくなる。従って、ＭＯＳトランジスタＱ５９のドレインから供給される電流とＭＯＳトランジスタＱ６０のドレインに引き込まれる電流とが等しくなり、ＭＯＳトランジスタＱ５８及びＭＯＳトランジスタＱ６０間の電位（即ち第２差動回路５２の出力Ｖout2）が第１電源電圧（３Ｖ）の中点（１．５Ｖ）となる。
【００５６】
これに対して、発振信号ＸＴが発振信号ＸＴＮに比べて大きくなると(ＸＴ＞ＸＴＮ)、ＭＯＳトランジスタＱ５７のゲートソース電圧がＭＯＳトランジスタＱ５８のゲートソース電圧よりも低くなり、ＭＯＳトランジスタＱ５８のドレイン電流がＭＯＳトランジスタＱ５７のドレイン電流よりも大きくなる。
【００５７】
従って、ＭＯＳトランジスタＱ５８のドレインから供給される電流がＭＯＳトランジスタＱ６０のドレインに引き込まれる電流よりも大きくなり、第２差動回路５２の出力Ｖout2が第１電源Ｖ１側にシフトする。このシフト量は、第１差動回路５１と同様に、発振信号ＸＴと発振信号ＸＴＮとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５８】
逆に、発振信号ＸＴＮが発振信号ＸＴに比べて大きくなると（ＸＴ＜ＸＴＮ）、ＭＯＳトランジスタＱ５７のゲートソース電圧がＭＯＳトランジスタＱ５８のゲートソース電圧よりも高くなり、ＭＯＳトランジスタＱ５８のドレイン電流がＭＯＳトランジスタＱ５７のドレイン電流よりも小さくなる。従って、ＭＯＳトランジスタＱ５８のドレインから供給される電流がＭＯＳトランジスタＱ６０のドレインに引き込まれる電流よりも小さくなり、第２差動回路５２の出力Ｖout2がグランド側にシフトする。このシフト量は、第１差動回路５１と同様に、発振信号ＸＴＮと発振信号ＸＴとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。
【００５９】
上述した第２差動回路５２の出力Ｖout2は、図９（Ｂ）に示すように、出力Ｖouto1と同様に、ＸＴ＞ＸＴＮの場合、その差（ＸＴ−ＸＴＮ）が大きくなるに従って中心（１．５Ｖ）よりも第１電源電圧（３Ｖ）に近づき、ＸＴ＜ＸＴＮの場合、その差分（ＸＴＮ−ＸＴ）が大きくなるに従って中心（１．５Ｖ）よりもグランドに近づく。即ち、第１差動回路５１及び第２差動回路５２はそれぞれ、２つの入力である発振信号ＸＴ、ＸＴＮの差分に応じて動作する。
【００６０】
図７に示すＭＯＳトランジスタＱ５１のゲートは、上述した第１差動回路５１の出力Ｖout1が入力されていて、ソースが第１電源Ｖ１に接続され、ドレインが後述するＭＯＳトランジスタＱ５２のドレインに接続されている。また、上記ＭＯＳトランジスタＱ５２のゲートは、上述した第２差動回路５２の出力Ｖout2が入力され、ソースがグランドに接続され、ドレインがＭＯＳトランジスタＱ５１のドレインに接続されている。従って、このＭＯＳトランジスタＱ５１とＭＯＳトランジスタＱ５２との接続点である増幅回路の出力Ｖoutは、図９（Ｃ）に示すように、矩形波に近づく。
【００６１】
上述した第２実施形態によれば、増幅回路５に対して電源供給を行う第１電源Ｖ１と、水晶発振回路２に対して電源供給を行う第２電源Ｖ２と、を別々に設け、さらに、水晶発振回路２に対して供給する第２電源電圧（１Ｖ）を振幅検出回路５に対して供給する第１電源電圧（３Ｖ）よりも小さくすることにより、水晶発振回路２の消費電力の低減を図っている。
【００６２】
このため、水晶発振回路２から出力される発振信号の振幅も小さくなってしまうが、第２実施形態においては、ＣＭＯＳインバータＩＶ１の入力端子からの発振信号ＸＴ、出力端子からの発振信号ＸＴＮが入力される第１、２差動回路５１、５２を増幅回路５に用いている。これにより、水晶発振回路２から出力される発振信号ＸＴ、ＸＴＮが小さくてもその差に応じて動作する第１、第２差動回路５１、５２を用いることにより、第１電源電圧（３Ｖ）に応じた大きな出力に変換することができ、確実に増幅することができる。
【００６３】
なお、上述した第２実施形態では、互いに導電型の異なる一対のトランジスタＱ５３及びＱ５４、Ｑ５７及びＱ５８からなる２つの差動回路５１、５２で増幅回路５を構成して出力Ｖout1、Ｖout2の動作点電位の変動を相殺していたが、本発明はこれに限ったものではない。例えば、１つの差動回路で増幅回路５を構成するようにしてもよい。
【００６４】
また、上述した第１及び第２実施形態では、第２電源Ｖ２としては第１電源Ｖ１と別のものを用意していたが、本発明はこれに限ったものではない。例えば、図１０に示すように、第１電源Ｖ１の第１電源電圧（３Ｖ）から第２電源電圧（１Ｖ）を生成する定電圧回路Ｖ２´を第２電源Ｖ２としてもよい。しかしながら、定電圧回路Ｖ２´は第１電源電圧（３Ｖ）が印加されてから第２電源電圧（１Ｖ）を生成するため、図１１に示すように、第１電源電圧（１Ｖ）の立ち上がりが遅くなる。このように、第２電源電圧（１Ｖ）が１Ｖで安定しない状態では、水晶発振回路２から出力される発振信号が安定しない。
【００６５】
そこで、図１０に示すように、定電圧回路Ｖ２´が生成する第２電源電圧（１ｖ）が第２所定値以上で安定したことを検出する電圧検出回路６と、水晶発振回路２から出力される発振信号及び電圧検出回路６からの検出信号とを入力する停止回路としてのＮＡＮＤ回路７と、をさらに設けることが考えられる。ＮＡＮＤ回路７は、Ｈレベルの検出信号が出力されるまで、発振信号を出力しないので、第２電源電圧（１Ｖ）が安定するまで水晶発振回路２から出力される発振信号を停止することができる。
【００６６】
次に、電圧検出回路６を図６に示す発振装置に適用した例について図１２を参照して説明する。同図に示すように、電圧検出回路６は、ｎチャンネルのＭＯＳトランジスタＱ６と、抵抗Ｒ２と、ＣＭＯＳインバータＩＶ４と、から構成されている。また、コンパレータ３１の電源ライン上にスイッチＳＷが設けられている。ＭＯＳトランジスタＱ６は、ゲートに定電圧回路Ｖ２´からの第２電源電圧が供給され、ソースがグランドに接続され、ドレインが抵抗Ｒ６を介して第１電源電圧Ｖ１に接続されている。上記ＣＭＯＳインバータＩＶ４の入力は、抵抗Ｒ２とＭＯＳトランジスタＱ６との接続点が接続され、出力は、停止回路としてのスイッチＳＷに接続されている。
【００６７】
以上の構成によれば、第２電源電圧が低い間はＭＯＳトランジスタＱ６はオフとなり、ＣＭＯＳインバータＩＶ４の出力がＬとなり、スイッチＳＷがオフ状態となる。これにより、コンパレータ３１よりも後段の回路に水晶振動回路２からの発振信号が供給されることがない。その後、第２電源電圧が上昇するとＭＯＳトランジスタＱ６がオンして、ＣＭＯＳインバータＩＶ４の出力がＬからＨに反転し、スイッチＳＷがオンしてコンパレータ３１に電源電圧が供給されるようになる。そして、このスイッチＳＷのオンによって水晶発振回路２からの発振信号がコンパレータ３１よりも後段の回路に供給される。
【００６８】
なお、上述した第１及び第２実施形態によれば、発振用ＭＯＳインバータとして、互いに直列接続されたｎチャンネルのＭＯＳトランジスタＱ１１及びｐチャンネルのＭＯＳＦＥＴＱ１２から構成されたＣＭＯＳインバータＩＶ１を用いていたが、本発明はこれに限ったものではない。発振用ＭＯＳインバータとしては、例えば、互いに直列接続されたＮチャンネルのＭＯＳトランジスタ及び電流源から構成されたＮＭＯＳインバータを用いてもよいし、互いに直列接続されたＰチャンネルのＭＯＳトランジスタ及び電流源から構成されたＰＭＯＳインバータを用いてもよい。
【００６９】
また、上述した第１及び第２実施形態によれば、水晶発振回路２は、コンデンサＣ１１がＣＭＯＳインバータＩＶ１の入力端子−グランド間に接続され、コンデンサＣ１２がＣＭＯＳインバータＩＶ２の出力端子−グランド間に接続され、グランドが基準となっていたが、本発明はこれに限ったものではない。例えば、コンデンサＣ１１をＣＭＯＳインバータＩＶ１の入力端子−第２電源Ｖ２間に設け、コンデンサＣ１２をＣＭＯＳインバータＩＶ１の出力端子−第２電源Ｖ２間に設けることにより、第２電源Ｖ２側を基準にしてもよい。
【００７０】
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００７１】
１ 発振装置
２ 水晶発振回路
３ 振幅検出回路（後段回路）
４ 分圧回路
５ 増幅回路（後段回路）
６ 電圧検出回路
７ ＮＡＮＤ回路（停止回路）
３１ コンパレータ（差動回路）
５１ 第１差動回路（差動回路）
５２ 第２差動回路（差動回路）
Ｃ２ コンデンサ（容量素子）
ＩＶ１ ＣＭＯＳインバータ（発振用ＣＭＯＳインバータ）
ＩＶ２ ＣＭＯＳインバータ（検出回路）
Ｑ４１ ＭＯＳトランジスタ（分圧用ＭＯＳトランジスタ）
Ｑ４２ ＭＯＳトランジスタ（分圧用ＭＯＳトランジスタ）
ＱＺ 水晶振動子
ＳＷ スイッチ（停止回路）
Ｖ１ 第１電源
Ｖ２ 第２電源
【特許請求の範囲】
【請求項１】
発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置において、
前記後段回路に対して第１電源電圧を供給する第１電源と、
前記水晶発振回路に対して前記第１電源電圧よりも低い第２電源電圧を供給する第２電源と、をさらに備え、
前記後段回路が、前記ＭＯＳインバータの出力端子から出力される発振信号が一方に入力される一対のトランジスタが設けられた差動回路を有する
ことを特徴とする発振装置。
【請求項２】
前記一対のトランジスタの他方に前記第２電源電圧を分圧して得た基準電圧が入力され、
前記差動回路が、前記一対のトランジスタにそれぞれ入力された前記発振信号と前記基準電圧との比較結果を出力するように設けられ、
前記後段回路が、前記差動回路の比較結果に応じて充電又は放電を行う容量素子と、前記容量素子の両端電圧に基づいて前記発振信号の振幅が第１所定値以上になったことを検出する検出回路と、をさらに有する
ことを特徴とする請求項１に記載の発振装置。
【請求項３】
前記第２電源に互いに直列接続された２つの分圧用ＭＯＳトランジスタから構成される分圧回路をさらに備え、
前記２つの分圧用ＭＯＳトランジスタ間の電圧が前記基準電圧として前記差動回路に入力されている
ことを特徴とする請求項２に記載の発振装置。
【請求項４】
前記差動回路が、前記ＭＯＳインバータの出力端子から出力される発振信号と前記ＭＯＳインバータの入力端子から出力される前記発振回路と周波数が一致し、位相が異なる発振信号との差分を増幅するように設けられている
ことを特徴とする請求項１に記載の発振装置。
【請求項５】
前記第２電源が、前記第１電源電圧から前記第２電源電圧を生成するように設けられ、
前記第２電源からの前記第２電源電圧が第２所定値以上であることを検出する電圧検出回路と、
前記電圧検出回路により第２所定値以上であると検出されるまで前記発振回路から出力される発振信号の出力を停止する停止回路と、
を備えたことを特徴とする請求項１〜４何れか１項に記載の発振装置。
【請求項１】
発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置において、
前記後段回路に対して第１電源電圧を供給する第１電源と、
前記水晶発振回路に対して前記第１電源電圧よりも低い第２電源電圧を供給する第２電源と、をさらに備え、
前記後段回路が、前記ＭＯＳインバータの出力端子から出力される発振信号が一方に入力される一対のトランジスタが設けられた差動回路を有する
ことを特徴とする発振装置。
【請求項２】
前記一対のトランジスタの他方に前記第２電源電圧を分圧して得た基準電圧が入力され、
前記差動回路が、前記一対のトランジスタにそれぞれ入力された前記発振信号と前記基準電圧との比較結果を出力するように設けられ、
前記後段回路が、前記差動回路の比較結果に応じて充電又は放電を行う容量素子と、前記容量素子の両端電圧に基づいて前記発振信号の振幅が第１所定値以上になったことを検出する検出回路と、をさらに有する
ことを特徴とする請求項１に記載の発振装置。
【請求項３】
前記第２電源に互いに直列接続された２つの分圧用ＭＯＳトランジスタから構成される分圧回路をさらに備え、
前記２つの分圧用ＭＯＳトランジスタ間の電圧が前記基準電圧として前記差動回路に入力されている
ことを特徴とする請求項２に記載の発振装置。
【請求項４】
前記差動回路が、前記ＭＯＳインバータの出力端子から出力される発振信号と前記ＭＯＳインバータの入力端子から出力される前記発振回路と周波数が一致し、位相が異なる発振信号との差分を増幅するように設けられている
ことを特徴とする請求項１に記載の発振装置。
【請求項５】
前記第２電源が、前記第１電源電圧から前記第２電源電圧を生成するように設けられ、
前記第２電源からの前記第２電源電圧が第２所定値以上であることを検出する電圧検出回路と、
前記電圧検出回路により第２所定値以上であると検出されるまで前記発振回路から出力される発振信号の出力を停止する停止回路と、
を備えたことを特徴とする請求項１〜４何れか１項に記載の発振装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１２９９３５（Ｐ２０１２−１２９９３５Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２８１９３９（Ｐ２０１０−２８１９３９）
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（５０９０９６９６８）佳帆電子株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１７日（２０１０．１２．１７）
【出願人】（５０９０９６９６８）佳帆電子株式会社 (5)
【Ｆターム（参考）】
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