直接転写による埋込み電極を有する構造体の製造方法およびこのようにして得られる構造体
【課題】マイクロシステムおよび／またはナノシステムタイプの新規作製方法、ならびに新規構造体を提供すること。
【解決手段】下部電極と呼ばれる少なくとも１つの電極（１０２）、および少なくとも１つの誘電体層（１０３）を含む第１の基板（１００）と、
可動部分（２１０）を含めた、デバイスのメイン平面と呼ばれる平面全体に延在する中間基板（２００’）と、
中間基板（２００’）に付着された上部基板（３００）であって、前記可動部分が下部電極と上部基板との間を移動することができる、上部基板と
を含む、マイクロシステムおよび／またはナノシステムタイプのデバイスについて記載されている。
【解決手段】下部電極と呼ばれる少なくとも１つの電極（１０２）、および少なくとも１つの誘電体層（１０３）を含む第１の基板（１００）と、
可動部分（２１０）を含めた、デバイスのメイン平面と呼ばれる平面全体に延在する中間基板（２００’）と、
中間基板（２００’）に付着された上部基板（３００）であって、前記可動部分が下部電極と上部基板との間を移動することができる、上部基板と
を含む、マイクロシステムおよび／またはナノシステムタイプのデバイスについて記載されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロシステムおよびナノシステムの分野、ならびにそれらの製造に関する。
【背景技術】
【０００２】
このタイプのデバイスにおいて、可動機械的構造体は、その可動構造体の下にある材料層または犠牲層を選択的にエッチングすることによって作製される。
【０００３】
本発明は、特に、可動構造化層の上下に、平行な容量性電極を有する検出要素を備えたジャイロスコープが作製されることを可能にする。
【０００４】
本発明は、より詳細には、構造化薄層に作製される可動部分の平面に平行な容量性電極を有する検出要素を備えたマイクロシステム（例えば、マイクロジャイロスコープ）の分野に適用する。
【０００５】
このようなシステムの例として、文献、米国特許出願公開第２００６／０２０８３２６号に記載されているＭＥＭＳが挙げられる。この文献では、ＡｌＧｅの密封金属シールが２つの基板間に作製される。可動ＭＥＭＳ構造体が、第１の基板に配置される。第２の基板（Ｃａｐ）は、アルミニウムの上部電極を有するＣＭＯＳであってもよい。
【０００６】
このようなマイクロ構造体は、様々な既知の方法によって製造可能である。
【０００７】
具体的には、それらのマイクロ構造体は、「バルク」タイプのＳｉ基板から作製可能であり、その上に犠牲層（例えば、ＳｉＯ２）が堆積されるか、または成長するように形成され、その後に構造層（例えば、多結晶シリコン）が続く。そのとき、例えば、電極または接続部を得るために、バルクシリコン基板を構造化してから犠牲層および構造層の堆積が可能である。
【０００８】
しかし、この場合、構造層は、絶縁層または単結晶シリコン以外のいずれかの性質の層上に単結晶シリコンを堆積する、またはそれを成長させることができないので、単結晶シリコンであることは不可能である。さらに、この単結晶でない構造層は、単結晶シリコンと比較して機械的特性が低下している。最後には、厚い構造層は、非常に長期にわたる処理時間、およびそれから生じるコストのかかる性質に起因して堆積不可能である。
【０００９】
さらに、Ｇａｎｃｈａｎｄａｎｉらの文献「Ｉｍｐａｃｔ ｏｆ Ｌｏｎｇ， Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｏｎ Ｒｅｓｉｄｕａｌ Ｓｔｒｅｓｓ ｉｎ Ｐｏｌｙｓｉｌｉｃｏｎ」（１９９７年固体センサおよびアクチュエータに関する国際会議）に説明されるように、厚い層によって生じる応力の問題ももたらされる。
【００１０】
変形形態として、２つのシリコン基板からマイクロシステムを製造することが可能であり、一方の基板は、酸化物層でカバーされる。２つの基板は、直接結合によって付着される。
【００１１】
このようなシステムの例として、Ｙａｍａｍｏｔｏらの論文、表題「Ｃａｐａｃｉｔｉｖｅ Ａｃｃｅｌｅｒｏｍｅｔｅｒ ｗｉｔｈ ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ｓｉｎｇｌｅ ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ Ｕｓｉｎｇ ｔｈｅ ＳＯＩ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｐｏｌｙｓｉｌｉｃｏｎ−ｂａｓｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｔｅｃｈｎｉｑｕｅ」に記載されているものが挙げられ、それには、２つの基板の直接結合からのＭＥＭＳ製造が記載されている。第１の基板には、酸化物層の堆積後、多結晶シリコンの層が堆積され、次いで、下部電極を形成するために構造化される。新規酸化物層の堆積および研磨後、構造体は、直接結合によって別のシリコン基板に結合され、次いで、構造化面だけ薄化される。ＭＥＭＳは、次いで、ＤＲＩＥによって薄化された基板において構造化され、次いで、犠牲層のエッチングによってリリースされる。
【００１２】
この製造法は、２つの欠点を有する。
【００１３】
まず、直接結合および薄化の後、第１のレベルおよび位置合わせマークが埋め込まれ、したがって、不可視である。さらに、第１の埋込みレベル（特に、下部電極）と、次のレベル（特に、ＭＥＭＳレベル）を位置合わせできることが必要である。上述のＹａｍａｍｏｔｏらの論文には、製造方法の開始時に深い位置合わせマークを生成し、それらを酸化物で埋め、最終的に、薄化後、再びそれらを暴露することが提案されている。別の方法は、位置合わせマークを第２の基板の後面上に生成し、位置合わせしながら２つの基板を封着することである。薄化の後、第２の基板の後面におけるマークは、次のレベルの位置合わせのために使用されることになる。
【００１４】
さらには、この製造方法では、下部電極の接点を基板に形成することが不可能である。
【００１５】
最後に、文献、米国特許出願公開第２０１０／０１９３８８４号に記載されている技法は、２つの金属シールを用いて、下部電極および上部電極を有するＭＥＭＳの形成を実施する。
【００１６】
この方法の欠点は、熱量が、第１の金属シールおよび下部電極形成の後に限定されなくてはならないことである。
【００１７】
さらには、この技法では、２つの基板は、別々に構造化される。次いで、基板は、２つの基板を位置合わせしながら（金属封着によって）封着され、それには、特定の、かつ高価な装置が必要である。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許出願公開第２００６／０２０８３２６号
【特許文献２】米国特許出願公開第２０１０／０１９３８８４号
【非特許文献】
【００１９】
【非特許文献１】Ｇａｎｃｈａｎｄａｎｉら、「Ｉｍｐａｃｔ ｏｆ Ｌｏｎｇ， Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｏｎ Ｒｅｓｉｄｕａｌ Ｓｔｒｅｓｓ ｉｎ Ｐｏｌｙｓｉｌｉｃｏｎ」（１９９７年固体センサおよびアクチュエータに関する国際会議）
【非特許文献２】Ｙａｍａｍｏｔｏら、「Ｃａｐａｃｉｔｉｖｅ Ａｃｃｅｌｅｒｏｍｅｔｅｒ ｗｉｔｈ ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ｓｉｎｇｌｅ ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ Ｕｓｉｎｇ ｔｈｅ ＳＯＩ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｐｏｌｙｓｉｌｉｃｏｎ−ｂａｓｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｔｅｃｈｎｉｑｕｅ」
【非特許文献３】Ｑ．Ｙ． Ｔｏｎｇ、「Ｓｉｌｉｃｏｎ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ａｎｄ ＭＥＭＳ ａｐｐｌｉｃａｔｉｏｎｓ」、２００２年、ＩＮＳＰＥＣ、ロンドン、第１章、１〜２０頁ＡＣＣＯＵＮＴ ＯＦ ＴＨＥ ＩＮＶＥＮＴＩＯＮ
【発明の概要】
【発明が解決しようとする課題】
【００２０】
したがって、上述の欠点を持たないマイクロシステムおよび／またはナノシステムタイプの新規作製方法、ならびに新規構造体を見出すという問題がもたらされる。
【課題を解決するための手段】
【００２１】
まず、
少なくとも１つの下部電極、および下部電極と第１の基板との間に位置決めされた誘電体層を有する第１の基板であって、この第１の基板、すなわち下部基板が、例えば、単結晶または多結晶の半導体材料で形成されていてもよく、またはＳＯＩ基板を含んでおり、もしくはいくつかの積層材料を含んでいる、第１の基板と、
可動部分を有し、分子結合または直接結合によって第１の基板と可動部分の外側で付着された中間基板であって、可動部分が下部電極の少なくとも一部分と向かい合っている、中間基板と、
例えば、ＣＭＯＳタイプの中間基板に付着された上部基板であって、該可動部分が下部電極と上部基板との間を移動することができる、上部基板と
を含む、マイクロシステムおよび／またはナノシステムタイプ、例えば、ＭＥＭＳおよび／またはＮＥＭＳのデバイスについて説明する。
【００２２】
１つまたは複数の電極は、可動部分の移動の、デバイスのメイン平面に垂直な構成要素が開始または検出されることを可能にするが、さらに、可動部分のこの移動は、具体的には、このメイン平面に平行な平面に他の構成要素も有することが可能である。
【００２３】
この構造体は、下部電極の形成の後の熱量における応力が回避されることを可能にする。実際、それは、中間基板と第１の基板との間の接続、または第１の基板の上に形成された誘電体層の一部分が形成されることを可能にし、このことにより、下部電極の形成に続くステップに対して温度制限が与えられないことが可能になる。
【００２４】
上部電極は少なくとも１つの電極を含むことが可能であり、可動部分はこの上部電極の少なくとも一部分と向かい合っており、その可動部分が下部電極と上部電極との間を移動することができる。
【００２５】
上部基板は、封着用ビードを用いて中間基板に確実に固定可能である。
【００２６】
下部電極と上部電極との間の電気接点を形成する手段を設けることが可能であり、および／または下部電極と第１の基板との間の電気接点を形成する手段が形成可能である。
【００２７】
中間基板は、好ましくは、単結晶シリコンから形成されている。
【００２８】
また、以下のステップ、すなわち、
下部電極と呼ばれる少なくとも１つの電極、および第１の誘電体層を含む第１の基板を形成するステップと、
これに続き次いで、分子結合によって中間基板を第１の基板とアセンブルするステップと、
アセンブルするステップに続き次いで、中間基板に可動部分を生成するステップと、
可動部分を生成するステップに続き次いで、可動部分が、下部電極の少なくとも一部分と向かい合っているように、可動部分の少なくとも下の第１の誘電体層の中に空洞を形成するステップと、
空洞を形成するステップに続き次いで、該可動部分が少なくともこの下部電極に垂直な方向で、およびメイン平面に、またはこの下部電極に平行である場合もある平面において、下部電極と上部基板との間を移動することができるように、上部基板と呼ばれる基板を中間基板とアセンブルするステップと
を含む、ＭＥＭＳおよび／またはＮＥＭＳタイプのデバイスを作製する方法についても述べる。したがって、１つまたは複数の電極は、可動部分の移動の、デバイスのメイン平面に垂直な構成要素が開始または検出されることを可能にし、これを認識の下、可動部分のこの移動は、具体的には、このメイン平面に平行な平面に他の構成要素を有することが可能である。
【００２９】
上部基板は上部電極を呼ばれる少なくとも１つの電極を含むことが可能であり、アセンブリはしたがって、可動部分が上部電極の少なくとも一部分と向かい合っているようになり、該可動部分が下部電極と上部電極との間を移動することができる。
【００３０】
位置合わせマークは、下部電極の後面に形成可能である。次いで、この構造化された下部基板を中間の、構造化されていない基板に確実に固定することが可能である。この封着は、特別な装置なしに達成可能である。中間層が薄化されたとき、適用可能ならば、異なるレベルが、下部基板の後面に生成されたマークと位置合わせされる。具体的には、これらのマークはまた、上部基板が残りの構造体とアセンブルされるとき、その基板の位置合わせのためにも使用される。
【００３１】
上述した、または後述する方法あるいはデバイスにおいて、
上部基板は、封着用ビードを用いて中間基板に確実に固定可能であり、
および／または下部電極と上部電極との間の電気接点を形成する手段が形成可能であり、および／または下部電極と第１の基板との間の電気接点を形成する手段が形成可能であり、
および／または中間基板は、単結晶シリコンから形成されており、
および／または上部基板は、密封しておよび／または封着用ビードを使用して、および／または封着用ビードを使用した共融封着によって、もしくは熱圧縮によって、中間基板に確実に固定される。
【図面の簡単な説明】
【００３２】
【図１】振動部の上下に、平行な容量性電極を有する２つの検出要素を備えたジャイロスコープを示す図である。
【図２Ａ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｂ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｃ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｄ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｅ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｆ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｇ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｈ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｉ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｊ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｋ】そのようなデバイスの作製における様々なステップを示す図である。
【図３Ａ】別のデバイスの作製の他のステップを示す図である。
【図３Ｂ】別のデバイスの作製の他のステップを示す図である。
【図３Ｃ】別のデバイスの作製の他のステップを示す図である。
【図３Ｄ】別のデバイスの作製の他のステップを示す図である。
【図３Ｅ】別のデバイスの作製の他のステップを示す図である。
【図３Ｆ】別のデバイスの作製の他のステップを示す図である。
【図３Ｇ】別のデバイスの作製の他のステップを示す図である。
【図４】ＳＯＩ基板構造体を示す図である。
【図５】可動構造体を有する中間基板を示す簡略化した上面図である。
【図６】基板を位置合わせすることを可能にするシステムを示す図である。
【発明を実施するための形態】
【００３３】
残りの本明細書では、直接結合とも、または直接封着とも呼ばれる分子結合を参照する。このアセンブリ技法については、特にＱ．Ｙ． Ｔｏｎｇが、Ｓ．Ｓ ＩｙｅｒおよびＡ．Ｊ． Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅによって編集された「Ｓｉｌｉｃｏｎ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ａｎｄ ＭＥＭＳ ａｐｐｌｉｃａｔｉｏｎｓ」、２００２年、ＩＮＳＰＥＣ、ロンドン、第１章、１〜２０頁に述べている。
【００３４】
まず、図１に示す構造体の一例を断面図で説明する。
【００３５】
残りの本明細書において、「基板」１００、２００、３００について言及する場合、用語「層」もまた認識され得る。そのため、これらの３つの要素に関して、これらの用語のうちの１つまたはそれ以外を区別なく使用する。
【００３６】
図１の構造体は、互いに付着されている３つの重畳基板１００、２００、３００において作製可能であり、ただし、基板２００が、基板１００と基板３００との間に位置決めされている。
【００３７】
基板２００は、厚さが、例えば数１０μｍから数１００μｍの間であり、例えば１０μｍから１００μｍまたは５００μｍの間である。
【００３８】
これらの基板はそれぞれ、主に平面ｘｙにおいて延在し、軸ｚは、これらの基板のそれぞれに垂直である。このため、平面ｘｙはまた、デバイスのメイン平面とも呼ばれる。ｚ軸に沿って測定されるそれぞれの基板の厚さは、デバイスの横方向の延びに比較して、すなわち、ｘｙ平面において測定されるデバイスの寸法ｐおよびｌ（（軸ｘに沿って測定される）ｐは、例えば、１０μｍから１００００μｍの間であり、（軸ｙに沿って測定される）ｌは、例えば、１０μｍから１００００μｍの間である）に比較して非常に薄くてもよい。
【００３９】
基板１００は、単結晶か、あるいは多結晶かにかかわらず、例えば、シリコン、またはＳｉＧｅ、もしくはＳｉＣ、もしくはＳｉＧｅＣ、もしくはＧａＡｓ、もしくはＩｎＡｓ、もしくはＩｎＰ、もしくはＧｅで形成されている半導体材料で形成された部分１０を含むことが可能である。変形形態として、この基板１００は、「シリコンオンインシュレータ」（ＳＯＩ）タイプの基板であってもよく、図４に見られるように、半導体材料で形成されている基板１０と、埋め込まれた酸化物層１１と、シリコンの薄層１２とを含む。この場合、誘電体層１０１および下部電極１０２は、埋め込まれた酸化物層１１およびシリコン薄層１２によってそれぞれ形成され、このシリコン薄層１２は、ドープ可能である場合もある。特に、この実施形態の利点は、完全なデバイスが作製された場合、後面だけこの基板を薄化できること、誘電体層１１で止めること、および誘電体層１２に電気接点を形成する手段の相互接続を後面１０’だけ形成することの可能性である。
【００４０】
別の変形形態として、基板１００は、それぞれの層が、例えば、上述の材料のうちの１つまたはそれ以外であってもよいいくつかの積層層を含むことが可能である。特に、積層する複数の層の利点は、積層する複数のセンサ、または１つのセンサ、およびその関連する電極の可能性に存在し、最終的な構成要素のスペースを節約する。
【００４１】
基板２００は、単結晶か、あるいは多結晶かにかかわらず、例えば、シリコン、またはＳｉＧｅ、もしくはＳｉＣ、もしくはＳｉＧｅＣ、もしくはＧａＡｓ、もしくはＩｎＡｓ、もしくはＩｎＰ、もしくはＧｅで形成されている半導体材料であってもよい。
【００４２】
基板３００（Ｃａｐ）は、例えば別のセンサを含むＣＭＯＳ基板であっても、あるいは１つの上部電極しか含まない基板３０であっても、あるいはまた保護性機械キャップであってもよい。
【００４３】
本明細書の残りでは、デバイスの下部分または下側は、基板１００の方に向いた部分を示し、デバイスの上部分または上側は、基板３００の方に反対側へ向いた部分を示す。
【００４４】
密封封着用ビード１０７が２つの基板１００、３００の間に形成され、それは、例えば、ＡｌＧｅ、ＡｕＳｎ、ＡｕＧｅ、もしくはＡｕＳｉなどの材料を使用する共融シールまたは熱圧縮によるシールである。このビード１０７は、空間１０７’が、基板２００の上面と上部電極３０２との間に画定されるような厚さである。この空間１０７’は、デバイスの平面にほぼ垂直なｚの方向の可動部２１０の、ある可動性を可能にする。可動部の例が、図５に関連して、以降見られ、それはまた、デバイスの平面において、すなわち平面ｘｙにおいても移動することが可能である。
【００４５】
好ましくは、基板１００、２００は、酸化物層１０３によって形成される界面において（優れた密封封着のための）分子結合によって接続される。このため、好ましくは、これらの基板はそれぞれ、半導体材料である。層１０３は犠牲層であり、この層１０３の一部分は、可動部２１０に、デバイスの平面にほぼ垂直なｚ方向における移動の自由度を認めることを可能にする空洞１０３’を形成するために取り除かれる。可動部２１０は、空洞１０３’と空洞１０７’との間に位置決めされる。
【００４６】
電極１０２に対する支持体として作用する酸化物層１０１は、第１の基板１００上に形成される。したがって、この酸化物層１０１は、基板１００と電極層１０２との間に位置決めされる。それは、構造化されても、構造化されなくてもよい。ＳＯＩ基板の場合（図４）、これらの層はそれぞれ、半導体材料の酸化物の層１１および層１２によって形成され、層１２はドープ可能である。
【００４７】
基板２００は、可動部２１０を画定するように構造化される。
【００４８】
図５は、可動部構造体２１０の例を用いて基板２００の簡略化した上面図を示し、また層２００の平面における可動部の移動を検出するための方法を含んでいる。
【００４９】
この図５の構造体は、互いに噛み合う静電コームを横方向に備えた可動部２１０を示し、一部の静電コーム５００、５０２は固定され、別の静電コーム５０４、５０６は移動し、可動コーム５０４、５０６は、固定コーム５００、５０２と互いに噛み合っている。固定コームと、それに向かい合った可動コームとの間の距離の変動は、可動コームが移動することに起因し、それはひいては、可動部２１０が移動することに起因し、この目的のために設けられる手段によって検出される容量の変動へとつながる。
【００５０】
さらには、可動部２１０は、例えば、基本的に軸Ｚに沿って自由に移動できる。しかし、可動部分の移動はまた、この軸Ｚにほぼ平行な方向にも、あるいはまたデバイスのメイン平面に平行な平面にも構成要素を含むことが可能である。
【００５１】
それは、下部電極１０２および上部電極３０２によって検出可能なこの変位である。
【００５２】
上部電極と呼ばれる電極３０２は、可動部２１０の方に向いて基板３００の表面において位置決めされる。したがって、可動部２１０は、電極１０２、３０２のそれぞれと向かい合っており、デバイスの平面外側での可動部２１０の移動が、これらの２つの容量性検出電極を使用して検出されることになる。これらの２つの電極は、可動部２１０を含んでいる基板２００に平行に位置決めされる。
【００５３】
具体的には、上部電極３０２および下部電極１０２により、層の平面外側での可動部２１０の移動が検出されることが可能になる。
【００５４】
この検出は、優先的に容量性タイプである。しかしながら、図２Ｋに示す別の実施形態においては、デバイスは、可動部分に向かい合う１つの電極のみを含むことが可能であり、この場合もやはり、可動部分の移動の検出は、可動部分と電極との間の容量変動によって得られる。変形形態として、図２Ｋのこの同じデバイスは、上部電極がない場合のキャップ３００を備えることが可能である。接点１０４、１０６が、下部電極１０２と基板１００と間、および／またはこれらの電極と基板２００の表面との間にそれぞれ含められ得る。具体的には、接点１０６により、下部電極１０２と上部電極３０２と間の電気接触を確立することが可能になる。
【００５５】
参照符号９９、９９’は、基板１００の後面１００’（層１０１、１０２、１０３を支持しない面）に形成される可能な位置合わせマークを示している。
【００５６】
この構造体は、以下に示す他の例示的な実施形態で見られる。
【００５７】
本発明のこれらの態様は、残りの本明細書に説明するすべてのデバイスに適用可能である。
【００５８】
図２Ａ〜図２Ｋは、前述のデバイスを作製する方法の第１の例を示している。
【００５９】
この例示的な方法において、厚い単結晶シリコンで形成されているＭＥＭＳの構造層２００にいかにして、ＭＥＭＳの活性領域外側の検出を行うための下部電極１０２と一緒に、基板のこの下部容量性電極１０２の接点１０４が形成されるかを説明する。
【００６０】
先に上述した材料のうちの１つで構成されていてもよい基板１００により開始される（図２Ａ）。適用可能な場合、位置合わせマーク９９、９９’は、この基板の後面１００’に形成可能であり、ただし、この後面を様々な堆積処理が行われる面の反対側の面と定義する。これらの位置合わせマークの役割については後述する。これらの位置合わせマークを後の段階で生成することもできる。
【００６１】
この基板１００の上に、例えば、二酸化ケイ素ＳｉＯ２で、または低誘電定数（例えば、５未満）の別の材料で形成されている絶縁層１０１（図２Ｂ）が成長するように堆積されるか、または形成される。この絶縁層は、基板１００の後々の下部電極１０２が絶縁されることを可能にする。
【００６２】
図２Ｃに見られるように、この絶縁層は続いて、例えば、下部電極１０２および基板１００を接触させるために（例えば、化学エッチングまたはプラズマエッチングによって）構造化可能である。次いで、１つまたは複数の開口部１０１’が層１０１に形成され、そのうちの１つまたは複数は、層１０１が堆積されている基板１００の表面に現れてもよい。
【００６３】
次いで、例えば、多結晶シリコンで、またはドープされたアモルファスシリコンで、または多結晶もしくはアモルファスゲルマニウムで、またはより概括的には、ドープされる場合もある半導体材料で、またはより概括的には、導電性材料で形成された下部電極層１０２が基板１０１上に堆積される（図２Ｄ）。別の特定の例は、ＮまたはＰのドープされたポリシリコンである。この層１０２の半導体材料の選択により、分子結合を実施することが可能になる。この層１０２は、例えば、１００ｎｍから５μｍまたは１０μｍの間の厚さである。堆積技法は、以下の技法、すなわちＬＰＣＶＤ、ＰＥＣＶＤ、ＭＢＤ、またはその他のうちの１つから選択可能である。層１０１が予め構造化されている場合、この電極層を構成する材料は、開口部１０１’を通って基板１００の表面に達し、したがって、基板１００との接点１０４が形成される。この接点１０４により、デバイスの特定の要素が接地可能になり、基板１００の後面１００’もまた、接地可能である。
【００６４】
層１０２は、図２Ｄに示すように、例えばエッチングによって、空洞１０２’を形成することにより構造化可能である場合もあり、ただしこのエッチングは、絶縁層１０１で止められる。
【００６５】
下部電極のこの構造化により、特定の部分が互いに絶縁することが可能になる。ＳＯＩ基板で開始される場合（図４）には、空洞１０１’は、後面１０’からの誘電体層１１のエッチングによって得られていたことになる。
【００６６】
次のステップは、絶縁層１０３の堆積であり、その厚さにより、基板２００から電極１０２の分離距離（したがって、後々の可動部分２１０からこの電極の分離距離）が明確になることが可能になり、その際、電極１０２は、第１の基板１００に付着されている。この層は、例えば、酸化ケイ素などの酸化物（やはり、例えばＴＥＯＳ酸化物）で形成されている。それはまた、数１００ナノメートル程度の厚さ、例えば５０ｎｍから５００ｎｍまたは１μｍの間であってもよい。
【００６７】
この絶縁層１０３は、図２Ｅに示すように、下部電極１０２においてのみ、または基板２００においてのみ、または下部電極１０２において部分的に、および（層１０３および２０１を含む図２Ｇに見られるように）基板２００において部分的に堆積可能である。いずれの可能性が選択されても、この絶縁層は、後述するように振動部２１０をリリースするようにエッチングされる犠牲層を形成することになる。
【００６８】
層１０２が予め構造化されている場合、絶縁層１０３の材料はまた、層１０２の中で構造化またはエッチングされた部分１０２’を埋め、絶縁層１０１の上面と接触するようになる。下部電極１０２の特定の部分は、この絶縁層１０３によって絶縁可能である。
【００６９】
空洞１０９は、図２Ｆに示すように、絶縁層１０３および電極層１０２の中でエッチング可能である場合もあり、エッチングは、絶縁層１０１で止められる。したがって、層１０３を構造化することが可能であり、層１０２もあり得る。下部電極の種々の部分が、これらの空洞１０９によって、および／または上述するように、この電極層における絶縁材料１０３の領域の存在によって、互いに絶縁可能である。
【００７０】
また、分子タイプの結合を目的として、
例えば、すべての層（特に、この段階により、各層がガス抜きされることが可能になる）は、熱量が結合の熱量と同様であるため、結合温度（例えば１０５０℃）に近い温度での酸化によるこの層１０３の緻密化（この緻密化ステップにより、（可動部分の下のこれらの犠牲層の両方がエッチングされる後段階での）最終リリースにおけるエッチング速度が類似しているために層１０３および２０１の同じ密度が得られることが可能になり、結合効果を向上させる）、
および／または分子封着のために非常に平坦な表面が得られることを可能にする層１０３の研磨
を達成することも可能である。
【００７１】
次いで、このようにして準備されたこの基板１００の、好ましくは厚い単結晶シリコンで形成されている第２の基板２００との直接結合（または分子結合）を適用することを可能にする（図２Ｇ）。そのとき、それは、基板２００と、またはこの基板２００において形成される可能な絶縁層２０１と接触する絶縁層１０３の表面である（図２Ｈ）。
【００７２】
層１０３が構造化されようとも、されずとも（すなわち、空洞１０９が存在しようとも、しなくとも）、基板１００、２００の両方の直接結合を達成することは可能である。このステップは、特に、空洞１０９が全くないか、または真空中で封着が達成される場合には、周囲温度で、雰囲気圧力で達成可能である。
【００７３】
プロセスは、結合界面の（通常、数時間の間、温度１０００℃から１２００℃での）固化アニーリングによって完了され得る。
【００７４】
次いで、基板２００は、例えば、研磨技法によって、基板１００に付着した表面の反対側のその表面から薄化可能である（図２Ｉ）。そのとき、特にＭＥＭＳ用途の場合には、１０μｍから１００μｍの間の厚さを得ることが求められる。
【００７５】
次いで、ＭＥＭＳの可動部分は、層２００’のエッチング（例えば、プラズマエッチング）によって、（基板２００の薄化により生じる）層２００’の中に画定され、このエッチングは、図２Ｊに示すように、絶縁層２０１、１０３で止められる。
【００７６】
このステップにより、垂直チャネル２１０を形成することを可能にし、それは、ＭＥＭＳの可動部分の輪郭を画定することになる。
【００７７】
最後に、層２００’の下の犠牲層２０１、１０３をエッチングするステップにより、画定されたばかりの可動部分をリリースすることが可能になる（図２Ｋ）。この手段によって、空洞１０３’が、可動部分２１０と電極１０２との間に形成される。
【００７８】
この段階で方法を終了することが可能であり、その場合、基板すなわちキャップ３００を有するアセンブリは達成されず、したがって、第２の電極は存在しない。しかし、（接点１０６を含む、または含まない場合の）図３Ｃ〜図３Ｆに関連して後述するように、ビード１０７の形成、およびキャップを有するアセンブリを含む製造プロセスを継続することも可能である。このキャップが電極３０２を含む場合には、２つの電極を含むデバイスが作製可能である。キャップは、いずれの電極も含まない保護性機械キャップであってもよい。
【００７９】
ＳｉＯ２層１０３とＳｉＯ２層２０１との間の満足のいく品質（すなわち、犠牲層のエッチング速度と相違のないエッチング速度）の直接結合界面が得られることを可能にするこの方法の特定の例は、以下の通りである。
例えば、厚さが１００ｎｍから数ミクロンの間のＮまたはＰのドープされたポリシリコンの下部電極層１０２の堆積（図２Ａ〜図２Ｄ）、
例えば、数１００ナノメートル程度厚のＴＥＯＳ酸化物の誘電体層１０３の堆積（図２Ｅ）、
すべての層は、（各層のガス抜きの効果により）熱量が結合の熱量と同様であるため、例えば、結合温度（例えば、１０５０℃）に近い温度での酸化によるこの酸化物層１０３の完全な緻密化。
分子封着のために完全に平坦な表面が得られることを可能にする分子結合前の酸化物１０３の研磨、
層１０２および１０３の構造化、または非構造化、
封着が、空洞がないか、または真空中で達成される場合の周囲温度で、雰囲気圧力での直接結合。
通常、数時間の間、１０００℃から１２００℃の温度での基板１００、２００両方の間の結合界面の固化アニーリング、
可動部分に求められる厚さ、すなわちＭＥＭＳ用途の場合１０μｍから１００μｍの間に到達するまでの基板２００の薄化、ただし、基板２００のこの薄化は、「研削」および／または研磨によって達成可能であり、
絶縁層２０１、１０３で止められる、例えばプラズマ技法による基板２００のエッチングによる層２００’の中の可動部分の画定、
可動部分の下の犠牲層２０１、１０３のエッチングによる可動部分のリリース。
【００８０】
先に前述したように、位置合わせマーク９９、９９’は、例えばエッチングによって、基板１００の後面に予め形成されていてもよい。
【００８１】
実際、基板２００の直接結合および薄化の後、新規レベルが層２００’において形成可能であり、それらは直接結合の前に得られた前のレベルと位置合わせされる。また、これらの前のレベルは、光学調査（ｏｐｔｉｃａｌ ｒｅｃｏｎｎａｉｓｓａｎｃｅ）によって、従来のリソグラフィ装置を用いても、もはや見ることはできない。
【００８２】
この難題を克服するために、基板１００の前面において作製された互いに異なるレベルが、光学調査システムを用いて、後面のこれらのマーク９９、９９’と位置合わせされる。
【００８３】
このような装置の一例を、図６に概略的に示す。マーク９９、９９’が作成されている基板の後面１００’が、光ガイド４０１を形成する手段が設けられている表面の「チャック」（またはプレート）４００上に位置決めされる。これらの手段は、基本的にレンズ４０３、４０３’、およびミラー４０２、４０２’などの光学的手段を含み、それらにより、マーク９９の位置を読み取るために、ビーム４０５が基板の下面１００’の方に向かって誘導されることが可能になる。この装置は、後面に作成されたマーク位置を正確に決め、したがって、前面の他のレベルをこれらのマークに対して位置合わせすることを可能にする。
【００８４】
同様に、基板２００の結合および薄化の後、層２００’の前面に作成されたすべてのレベルが、これらのマーク９９、９９’と位置合わせされる。
【００８５】
任意の数の基板が、基板２００のように結合および薄化可能であり、これらの基板の前面に作成されるすべてのレベルは、基板１００の後面のマーク９９、９９’と位置合わせされても、または上述したように、これらのマークの位置を考慮しながら作成されてもよい。
【００８６】
次に図３Ａ〜図３Ｆに関連して、いかにして下部容量性電極１０２と上部容量性電極３０２との間の接点を確立することが可能であるかについて以下に述べる。
【００８７】
この目的のためには、例えば図２Ｉと関連して上述したステップの結論において得られたような基板で開始される。したがって、この基板は、少なくとも１つの下部電極１０２、１つの犠牲層１０３、および１つの構造層２００’を含む。それはまた、電極１０２と基板１００との間に１つまたは複数の接点領域１０１’を含んでもよい。
【００８８】
下部電極１０２は、１つまたは複数の領域１０２’、１０９を含んでもよく、ただし、電極の一部分は互いに絶縁されている。
【００８９】
１つまたは複数のビア１０６’の位置は予め決められている。これらのビアは、次いで、構造層２００’および絶縁層１０３の中でエッチングされ、そのとき、下部電極１０２は、境界層として作用する。このエッチングは、優先的にプラズマタイプである（図３Ａ）。
【００９０】
この後、導電性材料の層１０６が、その表面に堆積され、この表面は、例えばドープされたポリシリコン、金属、またはポリＧｅなどで形成されている（図３Ｂ）。この材料はまた、空洞またはビア１０６’を埋める。
【００９１】
この層はまた、いずれの樹脂マスクなしに研磨および／またはトータルエッチングによって、直接構造化されても（したがって、ビア１０６’には堆積できても、基板２００’の表面には堆積できない）、または基板２００’の表面から除去されてもよく、その場合、ビア１０６’の中に存在する材料は、残留している材料のみである。
【００９２】
この後、（図３Ｃ）層１０６の材料とは異なる性質であってもよい導電性材料１０７の新規層が、層２００’上に堆積され、次いで、例えば、エッチングによって構造化される。このステップにより、後々の溶接ビードの場所をデバイスのキャップを用いて明確にすることが可能になる。これらのビードのうちの少なくとも１つは、ビア１０６’の少なくとも１つを埋めるために使用される材料１０６と接触して配置される。これらのビード１０７の厚さは、可動部分２１０の上面と上部電極３０２との間の距離を規定することになる。変形形態として、上部電極３０２の上には予め形成されても、基板２００’の上には形成されないすべての、またはある比率のビード１０７を有することが可能である。
【００９３】
次いで、可動構造体２１０を画定するステップが実施され、先に上述したように、犠牲層１０３をエッチングするステップが後に続く（図３Ｄおよび図３Ｅ）。
【００９４】
さらに、キャップと呼ばれる別の基板３００が準備され、その表面には、導電性材料の層３０２が堆積され、構造化されている。この層３０２は、金属材料で、または例えば、ＡｌＣｕ、ＡｕＳｎ、ＡｌＳＩ、またはＡｕＧｅなどの金属合金で形成されている（図３Ｆ）。ビード１０７が、この導電性層３０２上に形成可能である場合もある。
【００９５】
次いで、両方の基板が、例えば、共融封着によって、または熱圧縮によって、真空中で、または調整された雰囲気の中で密封して封着される。そのとき、層３０２は、封着用ビード１０７と接触して、そのとき、２つの電極１０２、３０２の間に位置決めされている可動部分２１０に向かい合って位置決め可能である。あるいはまた、電極が層３０２上にある場合、ビードは層２００’の上に置かれ、それらのうちの１つは、ビア１０６’を埋めるための材料と接触して位置決めされる。そのとき、図１の構造体が得られる。
【００９６】
層３０２は、そのとき、密封封着機能を有し、満足のいく真空レベルが封着された空洞の中に得られることを可能にする。接点１０６およびビード１０７を用いて、上部電極３０２と下部電極１０２との間に接点がまた形成される。２つの基板１００、３００は、封着が達成される筐体の中と同じ真空レベルを空洞の中に維持するために、真空で、または調整された雰囲気の中で封着されることが好ましい。共振周波数（したがって、システムのは応答）は、空洞の中の真空レベルによって左右され、空洞の中の雰囲気を（すなわち圧力を）調整することにより、この周波数を設定することができる。決定された周波数を得るために、決定された圧力が設定される。
【００９７】
密封封着はまた、デバイスの可動部分２１０が周囲の雰囲気に対して保護されることを可能にする。
【００９８】
デバイスは、そのとき、可動部分２１０の移動を検出する準備ができており、この移動は、デバイスの平面の外側、すなわち、基本的に、方向ｚで行われる。
【００９９】
しかし、可動部分の移動はまた、デバイスのメイン平面に平行な、したがってｚに垂直な平面に構成要素を有することが可能である。
【０１００】
検出はまた、容量性電極１０２、３０２によって達成される。得られた信号は、データ処理手段およびデータ記憶手段に送信可能であり、それらを図には示していない。
【０１０１】
上述の実施形態のいずれかにおいて、
電極において検出された電圧を測定することを目的とする接点は、基板１００を通じて、および／またはキャップ基板３００を通じて形成可能であり、
および／または上部電極および／または下部電極は、エッチング可能であり、したがって、それらは封着領域内には存在しない。
【０１０２】
キャップ基板３００は、例えば、ＣＭＯＳ基板であってもよい。この場合、（例えば、ＡｌＣｕ、またはＡｌＳｉなどで形成されている）この基板の最終的な構造化金属レベルは、上部電極３０２として、および密封封着層として使用可能である。
【０１０３】
本発明は、容量性電極を有するＭＥＭＳ構成要素の作製に限定するものではなく、それは、単に１つの埋め込まれた下部電極を含む任意の構造体に適用できる可能性がある。２つの電極１０２、３０２の形成を含む上述の方法は、単一の電極を有するデバイスを得るために修正および簡略化可能である。この場合、材料３０２が、単に基板３００の上に堆積されないことだけが必要ではない。（例えば、デバイスの機械的保護、または周囲空気に対する保護に対する）密封シールを形成することが望まれる場合、材料３０２は、図３Ｇのように、特定の封着用ビード１０７ａ、１０７ｂの上にのみ堆積される。単に１つの下部電極を含むデバイスもまた、軸ｚにおいて可動部分の移動を検出することが可能であるが、感受性が低いやり方である。
【０１０４】
上記開示した方法またはデバイスでは、分子結合がデバイスを密封して封着ことを可能にし、それにより、調整された真空または調整された雰囲気の中で機能する可動構造体が可能になり、それは具体的には、ジャイロスコープの場合である。分子結合には、高熱量または高温度（例えば、９００℃から１２００℃の間、すなわち、通常、ＳｉＯ２−ＳｉＯ２結合の場合、１１００℃）が伴われる。したがって、好ましくは、アセンブリされる材料は、このような高い熱量または温度に適合する半導体材料であり、具体的には、下部電極は、ドープされたポリＳｉであると有利である。
【産業上の利用可能性】
【０１０５】
本発明は、慣性マイクロシステムまたはナノシステムの構成要素の作製に適用できる可能性がある。これは、具体的には、自動車分野の場合であり、エアバッグにおける加速度計、または軌道修正のためのジャイロスコープの形成用である。
【０１０６】
それは、医療診断用の超音波センサ（超音波走査のプローブ）の作製にも適用できる可能性がある。特に、それは、ＣＭＵＴ（Ｃａｐａｃｉｔｉｖｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｕｌｔｒａｓｏｎｉｃ）タイプのデイバス作製を可能にする。
【０１０７】
それは、自動車、航空、または航空宇宙分野におけるマイクロフォン、あるいはまたＲＦスイッチ、または圧力センサの作製も可能にする。
【符号の説明】
【０１０８】
１０ 基板
１０’ 後面
１１ 層
１２ 層
９９ 位置合わせマーク
９９’ 位置合わせマーク
１００ 基板
１００’ 後面
１０１ 層
１０１’ 開口部
１０２ 電極
１０２’ 領域
１０３ 層
１０３’ 空洞
１０４ 接点
１０６ 接点
１０６’ ビア
１０７ ビード
１０７’ 空洞
１０９ 空洞
２００ 基板
２００’ 層
２０１ 絶縁層
２１０ 可動部、可動部分
３００ 基板
３０２ 電極
４０１ 光ガイド
４０２、４０２’ ミラー
４０３、４０３’ レンズ
４０５ ビーム
５００ 静電コーム、
５０２ 静電コーム
５０４ 静電コーム
５０６ 静電コーム
【技術分野】
【０００１】
本発明は、マイクロシステムおよびナノシステムの分野、ならびにそれらの製造に関する。
【背景技術】
【０００２】
このタイプのデバイスにおいて、可動機械的構造体は、その可動構造体の下にある材料層または犠牲層を選択的にエッチングすることによって作製される。
【０００３】
本発明は、特に、可動構造化層の上下に、平行な容量性電極を有する検出要素を備えたジャイロスコープが作製されることを可能にする。
【０００４】
本発明は、より詳細には、構造化薄層に作製される可動部分の平面に平行な容量性電極を有する検出要素を備えたマイクロシステム（例えば、マイクロジャイロスコープ）の分野に適用する。
【０００５】
このようなシステムの例として、文献、米国特許出願公開第２００６／０２０８３２６号に記載されているＭＥＭＳが挙げられる。この文献では、ＡｌＧｅの密封金属シールが２つの基板間に作製される。可動ＭＥＭＳ構造体が、第１の基板に配置される。第２の基板（Ｃａｐ）は、アルミニウムの上部電極を有するＣＭＯＳであってもよい。
【０００６】
このようなマイクロ構造体は、様々な既知の方法によって製造可能である。
【０００７】
具体的には、それらのマイクロ構造体は、「バルク」タイプのＳｉ基板から作製可能であり、その上に犠牲層（例えば、ＳｉＯ２）が堆積されるか、または成長するように形成され、その後に構造層（例えば、多結晶シリコン）が続く。そのとき、例えば、電極または接続部を得るために、バルクシリコン基板を構造化してから犠牲層および構造層の堆積が可能である。
【０００８】
しかし、この場合、構造層は、絶縁層または単結晶シリコン以外のいずれかの性質の層上に単結晶シリコンを堆積する、またはそれを成長させることができないので、単結晶シリコンであることは不可能である。さらに、この単結晶でない構造層は、単結晶シリコンと比較して機械的特性が低下している。最後には、厚い構造層は、非常に長期にわたる処理時間、およびそれから生じるコストのかかる性質に起因して堆積不可能である。
【０００９】
さらに、Ｇａｎｃｈａｎｄａｎｉらの文献「Ｉｍｐａｃｔ ｏｆ Ｌｏｎｇ， Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｏｎ Ｒｅｓｉｄｕａｌ Ｓｔｒｅｓｓ ｉｎ Ｐｏｌｙｓｉｌｉｃｏｎ」（１９９７年固体センサおよびアクチュエータに関する国際会議）に説明されるように、厚い層によって生じる応力の問題ももたらされる。
【００１０】
変形形態として、２つのシリコン基板からマイクロシステムを製造することが可能であり、一方の基板は、酸化物層でカバーされる。２つの基板は、直接結合によって付着される。
【００１１】
このようなシステムの例として、Ｙａｍａｍｏｔｏらの論文、表題「Ｃａｐａｃｉｔｉｖｅ Ａｃｃｅｌｅｒｏｍｅｔｅｒ ｗｉｔｈ ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ｓｉｎｇｌｅ ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ Ｕｓｉｎｇ ｔｈｅ ＳＯＩ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｐｏｌｙｓｉｌｉｃｏｎ−ｂａｓｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｔｅｃｈｎｉｑｕｅ」に記載されているものが挙げられ、それには、２つの基板の直接結合からのＭＥＭＳ製造が記載されている。第１の基板には、酸化物層の堆積後、多結晶シリコンの層が堆積され、次いで、下部電極を形成するために構造化される。新規酸化物層の堆積および研磨後、構造体は、直接結合によって別のシリコン基板に結合され、次いで、構造化面だけ薄化される。ＭＥＭＳは、次いで、ＤＲＩＥによって薄化された基板において構造化され、次いで、犠牲層のエッチングによってリリースされる。
【００１２】
この製造法は、２つの欠点を有する。
【００１３】
まず、直接結合および薄化の後、第１のレベルおよび位置合わせマークが埋め込まれ、したがって、不可視である。さらに、第１の埋込みレベル（特に、下部電極）と、次のレベル（特に、ＭＥＭＳレベル）を位置合わせできることが必要である。上述のＹａｍａｍｏｔｏらの論文には、製造方法の開始時に深い位置合わせマークを生成し、それらを酸化物で埋め、最終的に、薄化後、再びそれらを暴露することが提案されている。別の方法は、位置合わせマークを第２の基板の後面上に生成し、位置合わせしながら２つの基板を封着することである。薄化の後、第２の基板の後面におけるマークは、次のレベルの位置合わせのために使用されることになる。
【００１４】
さらには、この製造方法では、下部電極の接点を基板に形成することが不可能である。
【００１５】
最後に、文献、米国特許出願公開第２０１０／０１９３８８４号に記載されている技法は、２つの金属シールを用いて、下部電極および上部電極を有するＭＥＭＳの形成を実施する。
【００１６】
この方法の欠点は、熱量が、第１の金属シールおよび下部電極形成の後に限定されなくてはならないことである。
【００１７】
さらには、この技法では、２つの基板は、別々に構造化される。次いで、基板は、２つの基板を位置合わせしながら（金属封着によって）封着され、それには、特定の、かつ高価な装置が必要である。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許出願公開第２００６／０２０８３２６号
【特許文献２】米国特許出願公開第２０１０／０１９３８８４号
【非特許文献】
【００１９】
【非特許文献１】Ｇａｎｃｈａｎｄａｎｉら、「Ｉｍｐａｃｔ ｏｆ Ｌｏｎｇ， Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｏｎ Ｒｅｓｉｄｕａｌ Ｓｔｒｅｓｓ ｉｎ Ｐｏｌｙｓｉｌｉｃｏｎ」（１９９７年固体センサおよびアクチュエータに関する国際会議）
【非特許文献２】Ｙａｍａｍｏｔｏら、「Ｃａｐａｃｉｔｉｖｅ Ａｃｃｅｌｅｒｏｍｅｔｅｒ ｗｉｔｈ ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ｓｉｎｇｌｅ ｍｉｃｒｏｓｔｒｕｃｔｕｒｅ Ｕｓｉｎｇ ｔｈｅ ＳＯＩ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｐｏｌｙｓｉｌｉｃｏｎ−ｂａｓｅｄ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｔｅｃｈｎｉｑｕｅ」
【非特許文献３】Ｑ．Ｙ． Ｔｏｎｇ、「Ｓｉｌｉｃｏｎ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ａｎｄ ＭＥＭＳ ａｐｐｌｉｃａｔｉｏｎｓ」、２００２年、ＩＮＳＰＥＣ、ロンドン、第１章、１〜２０頁ＡＣＣＯＵＮＴ ＯＦ ＴＨＥ ＩＮＶＥＮＴＩＯＮ
【発明の概要】
【発明が解決しようとする課題】
【００２０】
したがって、上述の欠点を持たないマイクロシステムおよび／またはナノシステムタイプの新規作製方法、ならびに新規構造体を見出すという問題がもたらされる。
【課題を解決するための手段】
【００２１】
まず、
少なくとも１つの下部電極、および下部電極と第１の基板との間に位置決めされた誘電体層を有する第１の基板であって、この第１の基板、すなわち下部基板が、例えば、単結晶または多結晶の半導体材料で形成されていてもよく、またはＳＯＩ基板を含んでおり、もしくはいくつかの積層材料を含んでいる、第１の基板と、
可動部分を有し、分子結合または直接結合によって第１の基板と可動部分の外側で付着された中間基板であって、可動部分が下部電極の少なくとも一部分と向かい合っている、中間基板と、
例えば、ＣＭＯＳタイプの中間基板に付着された上部基板であって、該可動部分が下部電極と上部基板との間を移動することができる、上部基板と
を含む、マイクロシステムおよび／またはナノシステムタイプ、例えば、ＭＥＭＳおよび／またはＮＥＭＳのデバイスについて説明する。
【００２２】
１つまたは複数の電極は、可動部分の移動の、デバイスのメイン平面に垂直な構成要素が開始または検出されることを可能にするが、さらに、可動部分のこの移動は、具体的には、このメイン平面に平行な平面に他の構成要素も有することが可能である。
【００２３】
この構造体は、下部電極の形成の後の熱量における応力が回避されることを可能にする。実際、それは、中間基板と第１の基板との間の接続、または第１の基板の上に形成された誘電体層の一部分が形成されることを可能にし、このことにより、下部電極の形成に続くステップに対して温度制限が与えられないことが可能になる。
【００２４】
上部電極は少なくとも１つの電極を含むことが可能であり、可動部分はこの上部電極の少なくとも一部分と向かい合っており、その可動部分が下部電極と上部電極との間を移動することができる。
【００２５】
上部基板は、封着用ビードを用いて中間基板に確実に固定可能である。
【００２６】
下部電極と上部電極との間の電気接点を形成する手段を設けることが可能であり、および／または下部電極と第１の基板との間の電気接点を形成する手段が形成可能である。
【００２７】
中間基板は、好ましくは、単結晶シリコンから形成されている。
【００２８】
また、以下のステップ、すなわち、
下部電極と呼ばれる少なくとも１つの電極、および第１の誘電体層を含む第１の基板を形成するステップと、
これに続き次いで、分子結合によって中間基板を第１の基板とアセンブルするステップと、
アセンブルするステップに続き次いで、中間基板に可動部分を生成するステップと、
可動部分を生成するステップに続き次いで、可動部分が、下部電極の少なくとも一部分と向かい合っているように、可動部分の少なくとも下の第１の誘電体層の中に空洞を形成するステップと、
空洞を形成するステップに続き次いで、該可動部分が少なくともこの下部電極に垂直な方向で、およびメイン平面に、またはこの下部電極に平行である場合もある平面において、下部電極と上部基板との間を移動することができるように、上部基板と呼ばれる基板を中間基板とアセンブルするステップと
を含む、ＭＥＭＳおよび／またはＮＥＭＳタイプのデバイスを作製する方法についても述べる。したがって、１つまたは複数の電極は、可動部分の移動の、デバイスのメイン平面に垂直な構成要素が開始または検出されることを可能にし、これを認識の下、可動部分のこの移動は、具体的には、このメイン平面に平行な平面に他の構成要素を有することが可能である。
【００２９】
上部基板は上部電極を呼ばれる少なくとも１つの電極を含むことが可能であり、アセンブリはしたがって、可動部分が上部電極の少なくとも一部分と向かい合っているようになり、該可動部分が下部電極と上部電極との間を移動することができる。
【００３０】
位置合わせマークは、下部電極の後面に形成可能である。次いで、この構造化された下部基板を中間の、構造化されていない基板に確実に固定することが可能である。この封着は、特別な装置なしに達成可能である。中間層が薄化されたとき、適用可能ならば、異なるレベルが、下部基板の後面に生成されたマークと位置合わせされる。具体的には、これらのマークはまた、上部基板が残りの構造体とアセンブルされるとき、その基板の位置合わせのためにも使用される。
【００３１】
上述した、または後述する方法あるいはデバイスにおいて、
上部基板は、封着用ビードを用いて中間基板に確実に固定可能であり、
および／または下部電極と上部電極との間の電気接点を形成する手段が形成可能であり、および／または下部電極と第１の基板との間の電気接点を形成する手段が形成可能であり、
および／または中間基板は、単結晶シリコンから形成されており、
および／または上部基板は、密封しておよび／または封着用ビードを使用して、および／または封着用ビードを使用した共融封着によって、もしくは熱圧縮によって、中間基板に確実に固定される。
【図面の簡単な説明】
【００３２】
【図１】振動部の上下に、平行な容量性電極を有する２つの検出要素を備えたジャイロスコープを示す図である。
【図２Ａ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｂ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｃ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｄ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｅ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｆ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｇ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｈ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｉ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｊ】そのようなデバイスの作製における様々なステップを示す図である。
【図２Ｋ】そのようなデバイスの作製における様々なステップを示す図である。
【図３Ａ】別のデバイスの作製の他のステップを示す図である。
【図３Ｂ】別のデバイスの作製の他のステップを示す図である。
【図３Ｃ】別のデバイスの作製の他のステップを示す図である。
【図３Ｄ】別のデバイスの作製の他のステップを示す図である。
【図３Ｅ】別のデバイスの作製の他のステップを示す図である。
【図３Ｆ】別のデバイスの作製の他のステップを示す図である。
【図３Ｇ】別のデバイスの作製の他のステップを示す図である。
【図４】ＳＯＩ基板構造体を示す図である。
【図５】可動構造体を有する中間基板を示す簡略化した上面図である。
【図６】基板を位置合わせすることを可能にするシステムを示す図である。
【発明を実施するための形態】
【００３３】
残りの本明細書では、直接結合とも、または直接封着とも呼ばれる分子結合を参照する。このアセンブリ技法については、特にＱ．Ｙ． Ｔｏｎｇが、Ｓ．Ｓ ＩｙｅｒおよびＡ．Ｊ． Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅによって編集された「Ｓｉｌｉｃｏｎ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ａｎｄ ＭＥＭＳ ａｐｐｌｉｃａｔｉｏｎｓ」、２００２年、ＩＮＳＰＥＣ、ロンドン、第１章、１〜２０頁に述べている。
【００３４】
まず、図１に示す構造体の一例を断面図で説明する。
【００３５】
残りの本明細書において、「基板」１００、２００、３００について言及する場合、用語「層」もまた認識され得る。そのため、これらの３つの要素に関して、これらの用語のうちの１つまたはそれ以外を区別なく使用する。
【００３６】
図１の構造体は、互いに付着されている３つの重畳基板１００、２００、３００において作製可能であり、ただし、基板２００が、基板１００と基板３００との間に位置決めされている。
【００３７】
基板２００は、厚さが、例えば数１０μｍから数１００μｍの間であり、例えば１０μｍから１００μｍまたは５００μｍの間である。
【００３８】
これらの基板はそれぞれ、主に平面ｘｙにおいて延在し、軸ｚは、これらの基板のそれぞれに垂直である。このため、平面ｘｙはまた、デバイスのメイン平面とも呼ばれる。ｚ軸に沿って測定されるそれぞれの基板の厚さは、デバイスの横方向の延びに比較して、すなわち、ｘｙ平面において測定されるデバイスの寸法ｐおよびｌ（（軸ｘに沿って測定される）ｐは、例えば、１０μｍから１００００μｍの間であり、（軸ｙに沿って測定される）ｌは、例えば、１０μｍから１００００μｍの間である）に比較して非常に薄くてもよい。
【００３９】
基板１００は、単結晶か、あるいは多結晶かにかかわらず、例えば、シリコン、またはＳｉＧｅ、もしくはＳｉＣ、もしくはＳｉＧｅＣ、もしくはＧａＡｓ、もしくはＩｎＡｓ、もしくはＩｎＰ、もしくはＧｅで形成されている半導体材料で形成された部分１０を含むことが可能である。変形形態として、この基板１００は、「シリコンオンインシュレータ」（ＳＯＩ）タイプの基板であってもよく、図４に見られるように、半導体材料で形成されている基板１０と、埋め込まれた酸化物層１１と、シリコンの薄層１２とを含む。この場合、誘電体層１０１および下部電極１０２は、埋め込まれた酸化物層１１およびシリコン薄層１２によってそれぞれ形成され、このシリコン薄層１２は、ドープ可能である場合もある。特に、この実施形態の利点は、完全なデバイスが作製された場合、後面だけこの基板を薄化できること、誘電体層１１で止めること、および誘電体層１２に電気接点を形成する手段の相互接続を後面１０’だけ形成することの可能性である。
【００４０】
別の変形形態として、基板１００は、それぞれの層が、例えば、上述の材料のうちの１つまたはそれ以外であってもよいいくつかの積層層を含むことが可能である。特に、積層する複数の層の利点は、積層する複数のセンサ、または１つのセンサ、およびその関連する電極の可能性に存在し、最終的な構成要素のスペースを節約する。
【００４１】
基板２００は、単結晶か、あるいは多結晶かにかかわらず、例えば、シリコン、またはＳｉＧｅ、もしくはＳｉＣ、もしくはＳｉＧｅＣ、もしくはＧａＡｓ、もしくはＩｎＡｓ、もしくはＩｎＰ、もしくはＧｅで形成されている半導体材料であってもよい。
【００４２】
基板３００（Ｃａｐ）は、例えば別のセンサを含むＣＭＯＳ基板であっても、あるいは１つの上部電極しか含まない基板３０であっても、あるいはまた保護性機械キャップであってもよい。
【００４３】
本明細書の残りでは、デバイスの下部分または下側は、基板１００の方に向いた部分を示し、デバイスの上部分または上側は、基板３００の方に反対側へ向いた部分を示す。
【００４４】
密封封着用ビード１０７が２つの基板１００、３００の間に形成され、それは、例えば、ＡｌＧｅ、ＡｕＳｎ、ＡｕＧｅ、もしくはＡｕＳｉなどの材料を使用する共融シールまたは熱圧縮によるシールである。このビード１０７は、空間１０７’が、基板２００の上面と上部電極３０２との間に画定されるような厚さである。この空間１０７’は、デバイスの平面にほぼ垂直なｚの方向の可動部２１０の、ある可動性を可能にする。可動部の例が、図５に関連して、以降見られ、それはまた、デバイスの平面において、すなわち平面ｘｙにおいても移動することが可能である。
【００４５】
好ましくは、基板１００、２００は、酸化物層１０３によって形成される界面において（優れた密封封着のための）分子結合によって接続される。このため、好ましくは、これらの基板はそれぞれ、半導体材料である。層１０３は犠牲層であり、この層１０３の一部分は、可動部２１０に、デバイスの平面にほぼ垂直なｚ方向における移動の自由度を認めることを可能にする空洞１０３’を形成するために取り除かれる。可動部２１０は、空洞１０３’と空洞１０７’との間に位置決めされる。
【００４６】
電極１０２に対する支持体として作用する酸化物層１０１は、第１の基板１００上に形成される。したがって、この酸化物層１０１は、基板１００と電極層１０２との間に位置決めされる。それは、構造化されても、構造化されなくてもよい。ＳＯＩ基板の場合（図４）、これらの層はそれぞれ、半導体材料の酸化物の層１１および層１２によって形成され、層１２はドープ可能である。
【００４７】
基板２００は、可動部２１０を画定するように構造化される。
【００４８】
図５は、可動部構造体２１０の例を用いて基板２００の簡略化した上面図を示し、また層２００の平面における可動部の移動を検出するための方法を含んでいる。
【００４９】
この図５の構造体は、互いに噛み合う静電コームを横方向に備えた可動部２１０を示し、一部の静電コーム５００、５０２は固定され、別の静電コーム５０４、５０６は移動し、可動コーム５０４、５０６は、固定コーム５００、５０２と互いに噛み合っている。固定コームと、それに向かい合った可動コームとの間の距離の変動は、可動コームが移動することに起因し、それはひいては、可動部２１０が移動することに起因し、この目的のために設けられる手段によって検出される容量の変動へとつながる。
【００５０】
さらには、可動部２１０は、例えば、基本的に軸Ｚに沿って自由に移動できる。しかし、可動部分の移動はまた、この軸Ｚにほぼ平行な方向にも、あるいはまたデバイスのメイン平面に平行な平面にも構成要素を含むことが可能である。
【００５１】
それは、下部電極１０２および上部電極３０２によって検出可能なこの変位である。
【００５２】
上部電極と呼ばれる電極３０２は、可動部２１０の方に向いて基板３００の表面において位置決めされる。したがって、可動部２１０は、電極１０２、３０２のそれぞれと向かい合っており、デバイスの平面外側での可動部２１０の移動が、これらの２つの容量性検出電極を使用して検出されることになる。これらの２つの電極は、可動部２１０を含んでいる基板２００に平行に位置決めされる。
【００５３】
具体的には、上部電極３０２および下部電極１０２により、層の平面外側での可動部２１０の移動が検出されることが可能になる。
【００５４】
この検出は、優先的に容量性タイプである。しかしながら、図２Ｋに示す別の実施形態においては、デバイスは、可動部分に向かい合う１つの電極のみを含むことが可能であり、この場合もやはり、可動部分の移動の検出は、可動部分と電極との間の容量変動によって得られる。変形形態として、図２Ｋのこの同じデバイスは、上部電極がない場合のキャップ３００を備えることが可能である。接点１０４、１０６が、下部電極１０２と基板１００と間、および／またはこれらの電極と基板２００の表面との間にそれぞれ含められ得る。具体的には、接点１０６により、下部電極１０２と上部電極３０２と間の電気接触を確立することが可能になる。
【００５５】
参照符号９９、９９’は、基板１００の後面１００’（層１０１、１０２、１０３を支持しない面）に形成される可能な位置合わせマークを示している。
【００５６】
この構造体は、以下に示す他の例示的な実施形態で見られる。
【００５７】
本発明のこれらの態様は、残りの本明細書に説明するすべてのデバイスに適用可能である。
【００５８】
図２Ａ〜図２Ｋは、前述のデバイスを作製する方法の第１の例を示している。
【００５９】
この例示的な方法において、厚い単結晶シリコンで形成されているＭＥＭＳの構造層２００にいかにして、ＭＥＭＳの活性領域外側の検出を行うための下部電極１０２と一緒に、基板のこの下部容量性電極１０２の接点１０４が形成されるかを説明する。
【００６０】
先に上述した材料のうちの１つで構成されていてもよい基板１００により開始される（図２Ａ）。適用可能な場合、位置合わせマーク９９、９９’は、この基板の後面１００’に形成可能であり、ただし、この後面を様々な堆積処理が行われる面の反対側の面と定義する。これらの位置合わせマークの役割については後述する。これらの位置合わせマークを後の段階で生成することもできる。
【００６１】
この基板１００の上に、例えば、二酸化ケイ素ＳｉＯ２で、または低誘電定数（例えば、５未満）の別の材料で形成されている絶縁層１０１（図２Ｂ）が成長するように堆積されるか、または形成される。この絶縁層は、基板１００の後々の下部電極１０２が絶縁されることを可能にする。
【００６２】
図２Ｃに見られるように、この絶縁層は続いて、例えば、下部電極１０２および基板１００を接触させるために（例えば、化学エッチングまたはプラズマエッチングによって）構造化可能である。次いで、１つまたは複数の開口部１０１’が層１０１に形成され、そのうちの１つまたは複数は、層１０１が堆積されている基板１００の表面に現れてもよい。
【００６３】
次いで、例えば、多結晶シリコンで、またはドープされたアモルファスシリコンで、または多結晶もしくはアモルファスゲルマニウムで、またはより概括的には、ドープされる場合もある半導体材料で、またはより概括的には、導電性材料で形成された下部電極層１０２が基板１０１上に堆積される（図２Ｄ）。別の特定の例は、ＮまたはＰのドープされたポリシリコンである。この層１０２の半導体材料の選択により、分子結合を実施することが可能になる。この層１０２は、例えば、１００ｎｍから５μｍまたは１０μｍの間の厚さである。堆積技法は、以下の技法、すなわちＬＰＣＶＤ、ＰＥＣＶＤ、ＭＢＤ、またはその他のうちの１つから選択可能である。層１０１が予め構造化されている場合、この電極層を構成する材料は、開口部１０１’を通って基板１００の表面に達し、したがって、基板１００との接点１０４が形成される。この接点１０４により、デバイスの特定の要素が接地可能になり、基板１００の後面１００’もまた、接地可能である。
【００６４】
層１０２は、図２Ｄに示すように、例えばエッチングによって、空洞１０２’を形成することにより構造化可能である場合もあり、ただしこのエッチングは、絶縁層１０１で止められる。
【００６５】
下部電極のこの構造化により、特定の部分が互いに絶縁することが可能になる。ＳＯＩ基板で開始される場合（図４）には、空洞１０１’は、後面１０’からの誘電体層１１のエッチングによって得られていたことになる。
【００６６】
次のステップは、絶縁層１０３の堆積であり、その厚さにより、基板２００から電極１０２の分離距離（したがって、後々の可動部分２１０からこの電極の分離距離）が明確になることが可能になり、その際、電極１０２は、第１の基板１００に付着されている。この層は、例えば、酸化ケイ素などの酸化物（やはり、例えばＴＥＯＳ酸化物）で形成されている。それはまた、数１００ナノメートル程度の厚さ、例えば５０ｎｍから５００ｎｍまたは１μｍの間であってもよい。
【００６７】
この絶縁層１０３は、図２Ｅに示すように、下部電極１０２においてのみ、または基板２００においてのみ、または下部電極１０２において部分的に、および（層１０３および２０１を含む図２Ｇに見られるように）基板２００において部分的に堆積可能である。いずれの可能性が選択されても、この絶縁層は、後述するように振動部２１０をリリースするようにエッチングされる犠牲層を形成することになる。
【００６８】
層１０２が予め構造化されている場合、絶縁層１０３の材料はまた、層１０２の中で構造化またはエッチングされた部分１０２’を埋め、絶縁層１０１の上面と接触するようになる。下部電極１０２の特定の部分は、この絶縁層１０３によって絶縁可能である。
【００６９】
空洞１０９は、図２Ｆに示すように、絶縁層１０３および電極層１０２の中でエッチング可能である場合もあり、エッチングは、絶縁層１０１で止められる。したがって、層１０３を構造化することが可能であり、層１０２もあり得る。下部電極の種々の部分が、これらの空洞１０９によって、および／または上述するように、この電極層における絶縁材料１０３の領域の存在によって、互いに絶縁可能である。
【００７０】
また、分子タイプの結合を目的として、
例えば、すべての層（特に、この段階により、各層がガス抜きされることが可能になる）は、熱量が結合の熱量と同様であるため、結合温度（例えば１０５０℃）に近い温度での酸化によるこの層１０３の緻密化（この緻密化ステップにより、（可動部分の下のこれらの犠牲層の両方がエッチングされる後段階での）最終リリースにおけるエッチング速度が類似しているために層１０３および２０１の同じ密度が得られることが可能になり、結合効果を向上させる）、
および／または分子封着のために非常に平坦な表面が得られることを可能にする層１０３の研磨
を達成することも可能である。
【００７１】
次いで、このようにして準備されたこの基板１００の、好ましくは厚い単結晶シリコンで形成されている第２の基板２００との直接結合（または分子結合）を適用することを可能にする（図２Ｇ）。そのとき、それは、基板２００と、またはこの基板２００において形成される可能な絶縁層２０１と接触する絶縁層１０３の表面である（図２Ｈ）。
【００７２】
層１０３が構造化されようとも、されずとも（すなわち、空洞１０９が存在しようとも、しなくとも）、基板１００、２００の両方の直接結合を達成することは可能である。このステップは、特に、空洞１０９が全くないか、または真空中で封着が達成される場合には、周囲温度で、雰囲気圧力で達成可能である。
【００７３】
プロセスは、結合界面の（通常、数時間の間、温度１０００℃から１２００℃での）固化アニーリングによって完了され得る。
【００７４】
次いで、基板２００は、例えば、研磨技法によって、基板１００に付着した表面の反対側のその表面から薄化可能である（図２Ｉ）。そのとき、特にＭＥＭＳ用途の場合には、１０μｍから１００μｍの間の厚さを得ることが求められる。
【００７５】
次いで、ＭＥＭＳの可動部分は、層２００’のエッチング（例えば、プラズマエッチング）によって、（基板２００の薄化により生じる）層２００’の中に画定され、このエッチングは、図２Ｊに示すように、絶縁層２０１、１０３で止められる。
【００７６】
このステップにより、垂直チャネル２１０を形成することを可能にし、それは、ＭＥＭＳの可動部分の輪郭を画定することになる。
【００７７】
最後に、層２００’の下の犠牲層２０１、１０３をエッチングするステップにより、画定されたばかりの可動部分をリリースすることが可能になる（図２Ｋ）。この手段によって、空洞１０３’が、可動部分２１０と電極１０２との間に形成される。
【００７８】
この段階で方法を終了することが可能であり、その場合、基板すなわちキャップ３００を有するアセンブリは達成されず、したがって、第２の電極は存在しない。しかし、（接点１０６を含む、または含まない場合の）図３Ｃ〜図３Ｆに関連して後述するように、ビード１０７の形成、およびキャップを有するアセンブリを含む製造プロセスを継続することも可能である。このキャップが電極３０２を含む場合には、２つの電極を含むデバイスが作製可能である。キャップは、いずれの電極も含まない保護性機械キャップであってもよい。
【００７９】
ＳｉＯ２層１０３とＳｉＯ２層２０１との間の満足のいく品質（すなわち、犠牲層のエッチング速度と相違のないエッチング速度）の直接結合界面が得られることを可能にするこの方法の特定の例は、以下の通りである。
例えば、厚さが１００ｎｍから数ミクロンの間のＮまたはＰのドープされたポリシリコンの下部電極層１０２の堆積（図２Ａ〜図２Ｄ）、
例えば、数１００ナノメートル程度厚のＴＥＯＳ酸化物の誘電体層１０３の堆積（図２Ｅ）、
すべての層は、（各層のガス抜きの効果により）熱量が結合の熱量と同様であるため、例えば、結合温度（例えば、１０５０℃）に近い温度での酸化によるこの酸化物層１０３の完全な緻密化。
分子封着のために完全に平坦な表面が得られることを可能にする分子結合前の酸化物１０３の研磨、
層１０２および１０３の構造化、または非構造化、
封着が、空洞がないか、または真空中で達成される場合の周囲温度で、雰囲気圧力での直接結合。
通常、数時間の間、１０００℃から１２００℃の温度での基板１００、２００両方の間の結合界面の固化アニーリング、
可動部分に求められる厚さ、すなわちＭＥＭＳ用途の場合１０μｍから１００μｍの間に到達するまでの基板２００の薄化、ただし、基板２００のこの薄化は、「研削」および／または研磨によって達成可能であり、
絶縁層２０１、１０３で止められる、例えばプラズマ技法による基板２００のエッチングによる層２００’の中の可動部分の画定、
可動部分の下の犠牲層２０１、１０３のエッチングによる可動部分のリリース。
【００８０】
先に前述したように、位置合わせマーク９９、９９’は、例えばエッチングによって、基板１００の後面に予め形成されていてもよい。
【００８１】
実際、基板２００の直接結合および薄化の後、新規レベルが層２００’において形成可能であり、それらは直接結合の前に得られた前のレベルと位置合わせされる。また、これらの前のレベルは、光学調査（ｏｐｔｉｃａｌ ｒｅｃｏｎｎａｉｓｓａｎｃｅ）によって、従来のリソグラフィ装置を用いても、もはや見ることはできない。
【００８２】
この難題を克服するために、基板１００の前面において作製された互いに異なるレベルが、光学調査システムを用いて、後面のこれらのマーク９９、９９’と位置合わせされる。
【００８３】
このような装置の一例を、図６に概略的に示す。マーク９９、９９’が作成されている基板の後面１００’が、光ガイド４０１を形成する手段が設けられている表面の「チャック」（またはプレート）４００上に位置決めされる。これらの手段は、基本的にレンズ４０３、４０３’、およびミラー４０２、４０２’などの光学的手段を含み、それらにより、マーク９９の位置を読み取るために、ビーム４０５が基板の下面１００’の方に向かって誘導されることが可能になる。この装置は、後面に作成されたマーク位置を正確に決め、したがって、前面の他のレベルをこれらのマークに対して位置合わせすることを可能にする。
【００８４】
同様に、基板２００の結合および薄化の後、層２００’の前面に作成されたすべてのレベルが、これらのマーク９９、９９’と位置合わせされる。
【００８５】
任意の数の基板が、基板２００のように結合および薄化可能であり、これらの基板の前面に作成されるすべてのレベルは、基板１００の後面のマーク９９、９９’と位置合わせされても、または上述したように、これらのマークの位置を考慮しながら作成されてもよい。
【００８６】
次に図３Ａ〜図３Ｆに関連して、いかにして下部容量性電極１０２と上部容量性電極３０２との間の接点を確立することが可能であるかについて以下に述べる。
【００８７】
この目的のためには、例えば図２Ｉと関連して上述したステップの結論において得られたような基板で開始される。したがって、この基板は、少なくとも１つの下部電極１０２、１つの犠牲層１０３、および１つの構造層２００’を含む。それはまた、電極１０２と基板１００との間に１つまたは複数の接点領域１０１’を含んでもよい。
【００８８】
下部電極１０２は、１つまたは複数の領域１０２’、１０９を含んでもよく、ただし、電極の一部分は互いに絶縁されている。
【００８９】
１つまたは複数のビア１０６’の位置は予め決められている。これらのビアは、次いで、構造層２００’および絶縁層１０３の中でエッチングされ、そのとき、下部電極１０２は、境界層として作用する。このエッチングは、優先的にプラズマタイプである（図３Ａ）。
【００９０】
この後、導電性材料の層１０６が、その表面に堆積され、この表面は、例えばドープされたポリシリコン、金属、またはポリＧｅなどで形成されている（図３Ｂ）。この材料はまた、空洞またはビア１０６’を埋める。
【００９１】
この層はまた、いずれの樹脂マスクなしに研磨および／またはトータルエッチングによって、直接構造化されても（したがって、ビア１０６’には堆積できても、基板２００’の表面には堆積できない）、または基板２００’の表面から除去されてもよく、その場合、ビア１０６’の中に存在する材料は、残留している材料のみである。
【００９２】
この後、（図３Ｃ）層１０６の材料とは異なる性質であってもよい導電性材料１０７の新規層が、層２００’上に堆積され、次いで、例えば、エッチングによって構造化される。このステップにより、後々の溶接ビードの場所をデバイスのキャップを用いて明確にすることが可能になる。これらのビードのうちの少なくとも１つは、ビア１０６’の少なくとも１つを埋めるために使用される材料１０６と接触して配置される。これらのビード１０７の厚さは、可動部分２１０の上面と上部電極３０２との間の距離を規定することになる。変形形態として、上部電極３０２の上には予め形成されても、基板２００’の上には形成されないすべての、またはある比率のビード１０７を有することが可能である。
【００９３】
次いで、可動構造体２１０を画定するステップが実施され、先に上述したように、犠牲層１０３をエッチングするステップが後に続く（図３Ｄおよび図３Ｅ）。
【００９４】
さらに、キャップと呼ばれる別の基板３００が準備され、その表面には、導電性材料の層３０２が堆積され、構造化されている。この層３０２は、金属材料で、または例えば、ＡｌＣｕ、ＡｕＳｎ、ＡｌＳＩ、またはＡｕＧｅなどの金属合金で形成されている（図３Ｆ）。ビード１０７が、この導電性層３０２上に形成可能である場合もある。
【００９５】
次いで、両方の基板が、例えば、共融封着によって、または熱圧縮によって、真空中で、または調整された雰囲気の中で密封して封着される。そのとき、層３０２は、封着用ビード１０７と接触して、そのとき、２つの電極１０２、３０２の間に位置決めされている可動部分２１０に向かい合って位置決め可能である。あるいはまた、電極が層３０２上にある場合、ビードは層２００’の上に置かれ、それらのうちの１つは、ビア１０６’を埋めるための材料と接触して位置決めされる。そのとき、図１の構造体が得られる。
【００９６】
層３０２は、そのとき、密封封着機能を有し、満足のいく真空レベルが封着された空洞の中に得られることを可能にする。接点１０６およびビード１０７を用いて、上部電極３０２と下部電極１０２との間に接点がまた形成される。２つの基板１００、３００は、封着が達成される筐体の中と同じ真空レベルを空洞の中に維持するために、真空で、または調整された雰囲気の中で封着されることが好ましい。共振周波数（したがって、システムのは応答）は、空洞の中の真空レベルによって左右され、空洞の中の雰囲気を（すなわち圧力を）調整することにより、この周波数を設定することができる。決定された周波数を得るために、決定された圧力が設定される。
【００９７】
密封封着はまた、デバイスの可動部分２１０が周囲の雰囲気に対して保護されることを可能にする。
【００９８】
デバイスは、そのとき、可動部分２１０の移動を検出する準備ができており、この移動は、デバイスの平面の外側、すなわち、基本的に、方向ｚで行われる。
【００９９】
しかし、可動部分の移動はまた、デバイスのメイン平面に平行な、したがってｚに垂直な平面に構成要素を有することが可能である。
【０１００】
検出はまた、容量性電極１０２、３０２によって達成される。得られた信号は、データ処理手段およびデータ記憶手段に送信可能であり、それらを図には示していない。
【０１０１】
上述の実施形態のいずれかにおいて、
電極において検出された電圧を測定することを目的とする接点は、基板１００を通じて、および／またはキャップ基板３００を通じて形成可能であり、
および／または上部電極および／または下部電極は、エッチング可能であり、したがって、それらは封着領域内には存在しない。
【０１０２】
キャップ基板３００は、例えば、ＣＭＯＳ基板であってもよい。この場合、（例えば、ＡｌＣｕ、またはＡｌＳｉなどで形成されている）この基板の最終的な構造化金属レベルは、上部電極３０２として、および密封封着層として使用可能である。
【０１０３】
本発明は、容量性電極を有するＭＥＭＳ構成要素の作製に限定するものではなく、それは、単に１つの埋め込まれた下部電極を含む任意の構造体に適用できる可能性がある。２つの電極１０２、３０２の形成を含む上述の方法は、単一の電極を有するデバイスを得るために修正および簡略化可能である。この場合、材料３０２が、単に基板３００の上に堆積されないことだけが必要ではない。（例えば、デバイスの機械的保護、または周囲空気に対する保護に対する）密封シールを形成することが望まれる場合、材料３０２は、図３Ｇのように、特定の封着用ビード１０７ａ、１０７ｂの上にのみ堆積される。単に１つの下部電極を含むデバイスもまた、軸ｚにおいて可動部分の移動を検出することが可能であるが、感受性が低いやり方である。
【０１０４】
上記開示した方法またはデバイスでは、分子結合がデバイスを密封して封着ことを可能にし、それにより、調整された真空または調整された雰囲気の中で機能する可動構造体が可能になり、それは具体的には、ジャイロスコープの場合である。分子結合には、高熱量または高温度（例えば、９００℃から１２００℃の間、すなわち、通常、ＳｉＯ２−ＳｉＯ２結合の場合、１１００℃）が伴われる。したがって、好ましくは、アセンブリされる材料は、このような高い熱量または温度に適合する半導体材料であり、具体的には、下部電極は、ドープされたポリＳｉであると有利である。
【産業上の利用可能性】
【０１０５】
本発明は、慣性マイクロシステムまたはナノシステムの構成要素の作製に適用できる可能性がある。これは、具体的には、自動車分野の場合であり、エアバッグにおける加速度計、または軌道修正のためのジャイロスコープの形成用である。
【０１０６】
それは、医療診断用の超音波センサ（超音波走査のプローブ）の作製にも適用できる可能性がある。特に、それは、ＣＭＵＴ（Ｃａｐａｃｉｔｉｖｅ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ｕｌｔｒａｓｏｎｉｃ）タイプのデイバス作製を可能にする。
【０１０７】
それは、自動車、航空、または航空宇宙分野におけるマイクロフォン、あるいはまたＲＦスイッチ、または圧力センサの作製も可能にする。
【符号の説明】
【０１０８】
１０ 基板
１０’ 後面
１１ 層
１２ 層
９９ 位置合わせマーク
９９’ 位置合わせマーク
１００ 基板
１００’ 後面
１０１ 層
１０１’ 開口部
１０２ 電極
１０２’ 領域
１０３ 層
１０３’ 空洞
１０４ 接点
１０６ 接点
１０６’ ビア
１０７ ビード
１０７’ 空洞
１０９ 空洞
２００ 基板
２００’ 層
２０１ 絶縁層
２１０ 可動部、可動部分
３００ 基板
３０２ 電極
４０１ 光ガイド
４０２、４０２’ ミラー
４０３、４０３’ レンズ
４０５ ビーム
５００ 静電コーム、
５０２ 静電コーム
５０４ 静電コーム
５０６ 静電コーム
【特許請求の範囲】
【請求項１】
下部電極と呼ばれる少なくとも１つ電極（１２、１０２）、および少なくとも１つの誘電体層（１１、１０３）を有する第１の基板（１０、１００）と、
可動部分（２１０）を有する、前記デバイスのメイン平面と呼ばれる平面全体にわたって延在し、前記第１の基板（１００）に分子結合によって前記可動部分の外側で付着された中間基板（２００’）であって、前記可動部分が、前記下部電極（１０２）の少なくとも一部分と向かい合っている、中間基板と、
前記中間基板（２００’）に付着された上部基板（３００）であって、前記可動部分が前記下部電極と前記上部基板との間で動くように作られることができる、上部基板と
を含む、マイクロシステムおよび／またはナノシステムタイプのデバイス。
【請求項２】
前記上部基板（３００）が少なくとも１つの上部電極（３０２）を含み、前記可動部分（２１０）が前記上部電極の少なくとも一部分と向かい合い、前記可動部分（２１０）が前記下部電極（１０２）と前記上部電極（３０２）との間で動くように作られることができる、請求項１に記載のデバイス。
【請求項３】
前記下部電極（１０２）と前記上部電極（３０２）との間で電気接点を形成する手段（１０６）も含む、請求項２に記載のデバイス。
【請求項４】
前記下部電極（１０２）と前記第１の基板（１０、１００）との間に電気接点を形成する手段（１０４）も含む、請求項１から３のいずれか一項に記載のデバイス。
【請求項５】
前記上部基板（３００）が、封着用ビード（１０７）を用いて、前記中間基板（２００’）に確実に固定される、請求項１から４のいずれか一項に記載のデバイス。
【請求項６】
前記中間基板（２００’）が、単結晶シリコンから形成されている、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
前記上部基板（３００）が前記中間基板（２００’）に密封して取り付けられている、請求項１から６のいずれか一項に記載のデバイス。
【請求項８】
前記上部基板（３００）が、ＣＭＯＳタイプである、請求項１から７のいずれか一項に記載のデバイス。
【請求項９】
前記下部基板（１００）が、少なくとも１つの位置合わせマーク（９９、９９’）を含む、請求項１から８のいずれか一項に記載のデバイス。
【請求項１０】
前記下部基板（１００）が、単結晶または多結晶半導体材料から形成され、またはＳＯＩ基板（１０、１２、１４）を形成し、またはいくつかの積層材料から構成されている少なくとも１つの部分（１０）を含む、請求項１から９のいずれか一項に記載のデバイス。
【請求項１１】
前記下部電極が、誘電体材料の少なくとも一部分（１０２’）および／または少なくとも１つのエッチング領域（１０９）によって、互いに絶縁されている下部電極（１０２）領域を含む、請求項１から１０のいずれか一項に記載のデバイス。
【請求項１２】
前記可動部分の動きが、前記デバイスの前記メイン平面にほぼ垂直であり、及び場合によっては前記メイン平面に平行な平面にある成分を有することができる、請求項１から１１のいずれか一項に記載のデバイス。
【請求項１３】
前記下部電極が半導体材料である、請求項１から１２のいずれか一項に記載のデバイス。
【請求項１４】
少なくとも１つの下部電極（１０２）、および第１の誘電体層（１０３）を含む第１の基板（１００）を形成するステップと、
続いて、分子結合によって、中間基板（２００’）を前記第１の基板に取り付けるステップと、
続いて、前記中間基板（２００’）に可動部分（２１０）を作製するステップと、
続いて、前記可動部分が前記下部電極の少なくとも一部分と向かい合うように、少なくとも前記可動部分（２１０）の下の前記第１の誘電体層（１０３）において空洞（１０３’）を形成するステップと、
続いて、前記可動部分が前記下部電極と前記上部基板との間で動くように作られることができるよう、前記中間基板（２００’）に上部基板（３００）を付着させるステップと
を含む、マイクロシステムおよびナノシステムタイプのデバイスを作製する方法。
【請求項１５】
前記上部基板が少なくとも１つの上部電極（３０２）を含み、前記アセンブリは、前記可動部分が前記上部電極の少なくとも一部分と向かい合うようになり、前記可動部分は前記下部電極と前記上部電極との間で動くように作られることができる、請求項１４に記載の方法。
【請求項１６】
前記下部電極（１０２）と前記上部電極（３０２）との間に電気接点を形成する形成手段（１０６）も含む、請求項１５に記載の方法。
【請求項１７】
前記下部電極（１０２）と前記第１の基板との間に電気接点を形成する形成手段（１０４）も含む、請求項１４から１６のいずれか一項に記載の方法。
【請求項１８】
前記上部基板（３００）が、封着用ビード（１０７）を用いて、前記中間基板（２００’）に確実に固定される、請求項１４から１７のいずれか一項に記載の方法。
【請求項１９】
前記上部基板（３００）が、前記封着用ビード（１０７）を用いて、共融封着によって、または熱圧縮によって前記中間基板（２００’）に確実に固定される、請求項１８に記載の方法。
【請求項２０】
前記上部基板（３００）が、前記中間基板（２００’）に密封して確実に固定される、請求項１４から１９のいずれか一項に記載の方法。
【請求項１】
下部電極と呼ばれる少なくとも１つ電極（１２、１０２）、および少なくとも１つの誘電体層（１１、１０３）を有する第１の基板（１０、１００）と、
可動部分（２１０）を有する、前記デバイスのメイン平面と呼ばれる平面全体にわたって延在し、前記第１の基板（１００）に分子結合によって前記可動部分の外側で付着された中間基板（２００’）であって、前記可動部分が、前記下部電極（１０２）の少なくとも一部分と向かい合っている、中間基板と、
前記中間基板（２００’）に付着された上部基板（３００）であって、前記可動部分が前記下部電極と前記上部基板との間で動くように作られることができる、上部基板と
を含む、マイクロシステムおよび／またはナノシステムタイプのデバイス。
【請求項２】
前記上部基板（３００）が少なくとも１つの上部電極（３０２）を含み、前記可動部分（２１０）が前記上部電極の少なくとも一部分と向かい合い、前記可動部分（２１０）が前記下部電極（１０２）と前記上部電極（３０２）との間で動くように作られることができる、請求項１に記載のデバイス。
【請求項３】
前記下部電極（１０２）と前記上部電極（３０２）との間で電気接点を形成する手段（１０６）も含む、請求項２に記載のデバイス。
【請求項４】
前記下部電極（１０２）と前記第１の基板（１０、１００）との間に電気接点を形成する手段（１０４）も含む、請求項１から３のいずれか一項に記載のデバイス。
【請求項５】
前記上部基板（３００）が、封着用ビード（１０７）を用いて、前記中間基板（２００’）に確実に固定される、請求項１から４のいずれか一項に記載のデバイス。
【請求項６】
前記中間基板（２００’）が、単結晶シリコンから形成されている、請求項１から５のいずれか一項に記載のデバイス。
【請求項７】
前記上部基板（３００）が前記中間基板（２００’）に密封して取り付けられている、請求項１から６のいずれか一項に記載のデバイス。
【請求項８】
前記上部基板（３００）が、ＣＭＯＳタイプである、請求項１から７のいずれか一項に記載のデバイス。
【請求項９】
前記下部基板（１００）が、少なくとも１つの位置合わせマーク（９９、９９’）を含む、請求項１から８のいずれか一項に記載のデバイス。
【請求項１０】
前記下部基板（１００）が、単結晶または多結晶半導体材料から形成され、またはＳＯＩ基板（１０、１２、１４）を形成し、またはいくつかの積層材料から構成されている少なくとも１つの部分（１０）を含む、請求項１から９のいずれか一項に記載のデバイス。
【請求項１１】
前記下部電極が、誘電体材料の少なくとも一部分（１０２’）および／または少なくとも１つのエッチング領域（１０９）によって、互いに絶縁されている下部電極（１０２）領域を含む、請求項１から１０のいずれか一項に記載のデバイス。
【請求項１２】
前記可動部分の動きが、前記デバイスの前記メイン平面にほぼ垂直であり、及び場合によっては前記メイン平面に平行な平面にある成分を有することができる、請求項１から１１のいずれか一項に記載のデバイス。
【請求項１３】
前記下部電極が半導体材料である、請求項１から１２のいずれか一項に記載のデバイス。
【請求項１４】
少なくとも１つの下部電極（１０２）、および第１の誘電体層（１０３）を含む第１の基板（１００）を形成するステップと、
続いて、分子結合によって、中間基板（２００’）を前記第１の基板に取り付けるステップと、
続いて、前記中間基板（２００’）に可動部分（２１０）を作製するステップと、
続いて、前記可動部分が前記下部電極の少なくとも一部分と向かい合うように、少なくとも前記可動部分（２１０）の下の前記第１の誘電体層（１０３）において空洞（１０３’）を形成するステップと、
続いて、前記可動部分が前記下部電極と前記上部基板との間で動くように作られることができるよう、前記中間基板（２００’）に上部基板（３００）を付着させるステップと
を含む、マイクロシステムおよびナノシステムタイプのデバイスを作製する方法。
【請求項１５】
前記上部基板が少なくとも１つの上部電極（３０２）を含み、前記アセンブリは、前記可動部分が前記上部電極の少なくとも一部分と向かい合うようになり、前記可動部分は前記下部電極と前記上部電極との間で動くように作られることができる、請求項１４に記載の方法。
【請求項１６】
前記下部電極（１０２）と前記上部電極（３０２）との間に電気接点を形成する形成手段（１０６）も含む、請求項１５に記載の方法。
【請求項１７】
前記下部電極（１０２）と前記第１の基板との間に電気接点を形成する形成手段（１０４）も含む、請求項１４から１６のいずれか一項に記載の方法。
【請求項１８】
前記上部基板（３００）が、封着用ビード（１０７）を用いて、前記中間基板（２００’）に確実に固定される、請求項１４から１７のいずれか一項に記載の方法。
【請求項１９】
前記上部基板（３００）が、前記封着用ビード（１０７）を用いて、共融封着によって、または熱圧縮によって前記中間基板（２００’）に確実に固定される、請求項１８に記載の方法。
【請求項２０】
前記上部基板（３００）が、前記中間基板（２００’）に密封して確実に固定される、請求項１４から１９のいずれか一項に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５】
【図６】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１８１１４（Ｐ２０１３−１８１１４Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−１５５３２１（Ｐ２０１２−１５５３２１）
【出願日】平成２４年７月１１日（２０１２．７．１１）
【出願人】（５０２１２４４４４）コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ (383)
【出願人】（５０４２３１１３９）フリースケール セミコンダクター インコーポレーテッド (2)
【氏名又は名称原語表記】Ｆｒｅｅｓｃａｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ， Ｉｎｃ．
【住所又は居所原語表記】６５０１ Ｗｉｌｌｉａｍ Ｃａｎｎｏｎ Ｄｒｉｖｅ Ｗｅｓｔ， Ａｕｓｔｉｎ， Ｔｅｘａｓ ７８７３５， Ｕ．Ｓ．Ａ．
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−１５５３２１（Ｐ２０１２−１５５３２１）
【出願日】平成２４年７月１１日（２０１２．７．１１）
【出願人】（５０２１２４４４４）コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ (383)
【出願人】（５０４２３１１３９）フリースケール セミコンダクター インコーポレーテッド (2)
【氏名又は名称原語表記】Ｆｒｅｅｓｃａｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ， Ｉｎｃ．
【住所又は居所原語表記】６５０１ Ｗｉｌｌｉａｍ Ｃａｎｎｏｎ Ｄｒｉｖｅ Ｗｅｓｔ， Ａｕｓｔｉｎ， Ｔｅｘａｓ ７８７３５， Ｕ．Ｓ．Ａ．
【Ｆターム（参考）】
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