積層ＬＳＩチップのシステム検査のための方法および装置
【課題】半導体LSIチップを複数積層した積層LSIチップに対して、積層状態のまま各チップのテスト、例えばチップ内部不良やチップ間接続不良の有無などのシステム検査を行うことのできる方法および装置を提供する。
【解決手段】貫通電極１１をシステムバスとする積層LSIチップ１の最上層チップ表面の貫通電極端子にプローブピン３１を接続させて、積層LSIチップ１のシステム検査を行う。
【解決手段】貫通電極１１をシステムバスとする積層LSIチップ１の最上層チップ表面の貫通電極端子にプローブピン３１を接続させて、積層LSIチップ１のシステム検査を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極をチップ間システムバスとして使用した積層LSIチップのシステム検査に関し、さらに具体的には、それぞれ検査済みの半導体LSIチップを複数積層して作製された積層LSIチップに対して、積層後に積層状態で各LSIチップ及びシステム全体のテスト、例えばチップ内部不良やチップ間接続不良の有無、バスアクセスなどのシステム検査を行うテスターに関するものである。
【背景技術】
【０００２】
コンピュータに代表される情報機器の性能はこれまで、主に、１）クロック周波数の増加、２）システムバス幅の増大で向上してきた。しかしながら、クロック周波数は信号の伝搬速度（光速）の上限から伝達距離が制限され、回路の大きさが決まる。たとえば、10GHｚでは1クロックあたりの時間は0.1ｎ秒で、この時間に信号は光では3cm進むことが出来る。これより配線長は1cm以下となる。プリント基板などでは、電気信号の伝搬速度は光の1/2となるため、回路の寸法条件は更に厳しくなる。そのため、今日のPCでは数ギガヘルツのクロック周波数が限界となりつつある。集積回路システムの性能向上を図る方法にシステムバスの拡大による方法も進められてきた。これまで、リアルタイム処理が重要なゲームなどのシステムで、並列処理による性能向上が期待される応用分野に適用され、たとえば高性能ゲーム機では128ビット Emotion Engine（エモーションエンジン）が用いられている。また、PCにおいても、AMD64ビットプロセッサチップが高性能CPUとして開発されており、これを複数個並列に動作させることで、さらに実質的なバス拡張を行って、性能向上を果たしている。しかしながら、これまでの2次元的なLSIチップの配置では、システムバス幅を拡張すると、図１のようにチップ間を結ぶ配線部分が大きくなり、結果として、配線容量と信号遅延の増大を招き、性能向上に限界がきていた。これを解決する手段として、図２のようにLSIチップに貫通ビアつまり貫通電極を形成して、これを3次元的に積層する方法が期待される。
【０００３】
3次元積層実装技術では、LSIチップ内に表面から裏面に貫通して、電気接続を行うための貫通ビアを形成し、各チップを金属バンプ接合により直接的に積層接続する。この3次元積層実装技術により、すでに1560個の貫通ビアが形成された8個の512Mb-DRAMチップを積層実装した4Gbメモリシステムの試作開発例が報告されており、その実用化に向けての量産開発が急速に進展している。このような3次元積層LSIチップ技術においては、LSIチップ間の配線が従来の2次元実装技術に比べて格段に短くなるため、信号遅延の大幅な低減が期待でき、また、チップ間を多くの配線で密に結合できるなどの特徴をもつ。特に、マイクロプロセッサ・チップとメモリ・チップとの速度のギャップ、所謂メモリ・ウォールは大きくなる一方であり、システム性能を向上する上で、大きな課題となっている。このメモリ・ウォールによる性能低下を抑えるためマイクロプロセッサ・チップに大容量のキャッシュ・メモリを搭載しているが、3次元積層LSIチップ技術において数多くの短いチップ間接続が可能になると、メモリ・ウォールの課題を解決できるため、マイクロプロセッサ・チップ上のキャッシュ・メモリを削減する効果がある。
【０００４】
これまでに、すべての積層されたLSIチップを貫いて接続する貫通ビアをチップの中心に多数並列に形成して、従来の2次元LSIチップシステムで用いられていたチップ外バス配線に代えて、この貫通ビアを超並列システムバス配線として用いることで、チップ内バス配線と同等の配線長と通信速度を有し、出力バッファを不要とする低消費電力システム構成法が検討されてきている。この方法を適用した3次元積層LSIチップシステムでは、LSIチップの中心部に多数のアレイ状の超並列システムバスとなる低容量貫通ビアを配置する構成を提案している。システムバスをチップの中心に配置することで、各チップにおける回路設計が容易になるとともに、バスと動作回路との接続距離も短縮できる。また、チップ外周部の貫通ビアを電源などノイズ発生の可能性がある端子と別にすることも可能になる。
【０００５】
ところで、このような３次元積層LSIチップ技術を適用した電子システムにおいては、複数のLSIチップが高密度に実装されているので、チップ間の内部信号が埋め込まれてしまい、信号の観測やシステムデバッグの実施が困難な状況となる。上述のチップ中心部にシステムバスを配置した積層LSIチップでは、最上部のLSIチップの表面にシステムバス端子が露出するため、このバス端子を介して信号を入出力させることで、積層体内部の各LSIチップおよび全体のシステム信号の観測やシステムデバッグが可能になる。
【０００６】
しかしながら、たとえば、前述の4Gbメモリシステムで用いられているような貫通ビア（50μピッチ）を1000個以上（たとえば35個×35個＝1225個）、チップ中央部に配置したときには、従来のカンチレバー型または垂直型のプローブカードでは全端子にコンタクトを取ることは不可能である。そのため、ミクロンレベルの微細配線と微細バンプ技術を用いた、平面型プローブカードを用いた検査技術が必要になる。3次元積層LSIチップの良品率は、積層する半導体LSIチップの良品率の積に比例するため、品質・信頼性が保証されたKGD(Known Good Die)を使用することが必須であり、積層した状態でのシステムとしての機能をプロービング・テストする技術の確立が重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の事情に鑑みてなされたものであり、それぞれ検査済みの半導体LSIチップを複数積層して作製された積層LSIチップに対して、積層後に積層状態で各LSIチップのテスト、例えばチップ内部不良やチップ間接続不良の有無、及びメモリ読み書きやＩＯ操作などシステムとしての動作チェックなどのシステム検査を行うことのできる方法および装置を提供することを課題としている。
【課題を解決するための手段】
【０００８】
本発明は、上記の課題を解決するものとして、貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子にプローブピンを接続させて、積層LSIチップのシステム検査を行う方法を提供する。
【０００９】
また本発明は、貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子に接続されるプローブピンを備えた、積層LSIチップのシステム検査を行う装置を提供する。
【発明を実施するための最良の形態】
【００１０】
［第一実施形態］
図３に上記のとおりの特徴を有する本発明の一実施形態の概略図を示す。ここでは、積層LSIチップ１は、貫通電極が中心部に配置されたシステムバス用の中心部パッドと周辺部に配置される電源や外部インターフェース用の周辺部パッドとに分かれた構成となっている。検査対象の積層体１は、周辺部パッドに対応するコンタクトを内部に有するソケット２に挿入して接続される。システムバス用の中心部パッドは、微細バンプを持つ平面プローブカード３に接続される。中心部プローブと周辺部パッドを分離する理由は、１）システムバスで用いられる信号は従来のチップ間インターフェース信号と異なり、内部回路配線の信号レベルと同等であり、信号レベルが小さい、そのため、２）ノイズ対策を考慮する必要が生じるためである。そのため、前述した低容量貫通ビアはシステムバスラインに接続される論理ゲートの負荷を軽減するのに重要となる。また、外部インターフェースのためのバッファ回路を不用とするため、積層システムの消費電力を低減することが出来る。特に本発明のように多数のバス幅を持つシステムの構成では大きな特徴となる。
【００１１】
システムバスの信号レベルと積層体１と外部とのインターフェース信号レベルが異なることから、本発明のシステムテスト方法で対象とする積層体は、チップ中心部にシステムバスなどの内部信号レベルの信号線による貫通ビア１１を配置し、チップ外周部に電源と外部インターフェースの貫通電極１２を配置したものとする。これにより、積層体１の外周部で電源およびインターフェース信号の入出力を行い、中心部でシステムバスなどの内部信号入出力を行うことで、内部信号と外部信号の分離が可能となる。この場合、チップ周辺部の貫通ビアパッドの大きさを比較的大きなものとすることで、大きな電流の通過を必要とする電源への対応をすると同時に、大きなパッドピッチにより、精度をそれほど必要としないソケット方式による接続が可能になる。これとは逆に、チップ中心部に形成するシステムバス用貫通ビア１１は回路面積の有効利用の観点からも高密度に配置され、信号レベルは外部信号に比べて微弱となるので、低ノイズ性が要求される。そのため、システムバス用のプローブカード３における配線長を短くすることが求められる。
【００１２】
図４および図５にシステムバス用プローブカード３を用いたテスターの一例の平面図および断面図を示す。ソケット２に挿入された積層LSIチップ１の下部のチップ周辺部に設けられた貫通電極パッドは、ソケット２内部のコンタクトと接触して電気的導通が得られる。他方の側に接触するコンタクトプローブにおいては、石英などの透明基板上に微細バンプ３１でなるプローブピンによるコンタクトを有する平面型プローブカード３を、中心に穴の開いたプリント基板ボード４にボールグリッドアレイ（BGA）などのチップ接続技術により固定する。このボード４上には、システムバスからの微弱な信号の入出力のための入出力信号用増幅回路IC５が搭載される。このIC５とバンプ３１までの配線はその配線長と配線容量を極力低減することで、高速性能と信頼性の確保が出来る。また、プローブカード３を透明にすることで、チップ１とカード３のアライメントを正確かつ高速に行うことが出来る。
【００１３】
具体的な寸法例は以下の通りである。
貫通ビアピッチ：50μm（システムバスビア１１およびチップ周辺部ビア１２）
パッド寸法：直径10μｍ〜直径20μｍ
アライメント精度：3μｍ〜5μｍ
システムバス：1600個／2mm□
LSIチップ寸法：〜20mm□程度
【００１４】
図６〜図８に透明プローブカード３の一例の構成図を示す。透明石英基板上３３にポリイミドなどの低誘電率かつ高耐圧な透明緩衝基材３２を形成し、その上に微細バンプ３１を形成する。コンタクトとなる微細バンプ３１は、たとえば無電解めっき法による高さ〜30μmの柱状構造バンプ（図６参照）、またはガスデポジション法による高さ〜30μmの錐形状バンプ（図７参照）を用い、積層LSIチップ１の最上層チップ表面の中心部から露出している貫通ビア１１の群に対応した数および位置のバンプ群として、積層体１側を向くカード面に設けられている。緩衝基材３２は、バンプ３１の高さの不均一性に基づくコンタクト不良を防ぐために、バンプ３１で想定されるたとえば５％程度の高さばらつきを吸収して確実な接続を可能ならしめるものであり、たとえばポリイミドでなる厚さ〜10μmの緩衝層である（図８参照）。各図中の３４は配線電極である。
【００１５】
プローブカード３の配線を多層にする場合には、ノイズ低減のためのマイクロストリップライン、ストリップライン構造を採ることができ、また、更なる微細化が達成できる。
【００１６】
被測定チップの表面のマーカを確認できる光透過部（図示なし）をプローブカード３上に設けることで、微細バンプ３１と貫通ビア１１とのアライメントを行う。
【００１７】
図９はこのアライメントを行う装置６の一例を示したものである。透明プローブカード３の上方に位置合わせカメラ６１を配置し、カメラ６１からの信号、たとえば積層体１の最上層チップ表面に設けられたマーカの撮影像に基づいて、検査信号制御部６２によりＸ−Ｙ位置合わせ機構６３、Ｚ−コンタクト駆動機構６４を制御して、プローブカード３の微細バンプ３１と最上層チップの貫通ビア１１とを位置合わせする。
【００１８】
検査対象となる積層LSIチップ１については、たとえば図１０および図１１に示したように、中央領域に貫通ビア１１の群を超並列システムバス用貫通ビアとして集約配置させたLSIチップ１複数を、フリップチップ積層等により積層させている。各チップ１間の貫通ビア１１は、たとえば、その周囲が電着型ポリイミドの絶縁層によって絶縁されており、電気容量がLSIチップ内部の１ｍｍ以下の配線に起因する電気容量以下の値（たとえば0.1pF）をもつ低容量貫通電極であり、絶縁層積層体１内を上下に真っ直ぐ貫通したチップ間共通のシステムバスとなっている。
【００１９】
実行するシステムテストについては、たとえば図１２に示したように、積層LSIチップ１の貫通ビア１１と接触したプローブカード３のコンタクトバンプ３１から得られる信号を解析プログラム等を用いて解析し、メモリ、論理回路等の機能不具合に起因するチップ内部不良や、チップ間接続不良及び貫通ビアを通したシステム動作をテストする。したがって、積層LSIチップ１のシステムバスとして予め設けられている貫通ビア１１はシステムテスト用バスとしても使われることになり、言い換えると積層LSIチップ１が予めシステムテスト用バスをも持ち合わせていることになる。これによれば、テスターの小型化、低コスト化を図ることができる。
【００２０】
尚、積層される各チップ１には、通常のSCAN設計、バウンダリーSCAN、メモリBIST(Built-In Self-Test)、ロジックBIST等の基本的なDFT(Designe for Test)技術が適用される必要がある。通常、３次元積層チップシステムにおいては、チップ間の信号が内部信号として埋め込まれてしまい、信号の観測やシステムデバッグが困難となる欠点があるが、上記システムでは共有バスを貫通ビアで実現しているため、本発明によるテスターを用いて内部バス信号の観測を行うことができる。
【００２１】
表１から表3（これらの表は一つの表として理解されたい）に積層LSIチップシステム検査装置で試験を行う超並列システムバスの構成の一例を示す。このような構成のバスを通じて表４のような項目のテストを行うことで、積層LSIチップの良否を判定する手法を半導体ＩＰコアとする。
【００２２】
【表１】
【００２３】
【表２】
【００２４】
【表３】
【００２５】
【表４】
【００２６】
［第二実施形態］
以下に、本発明によるプローブカードおよびテスターの更なる実施形態について説明する。
【００２７】
図１３および図１４はプローブカードを用いたテスターの一例の平面図および断面図を示し、前述の図４および図５に示したものとの違いは、配線基板（プリント基板）４上に検査信号用のバッファＩＣ７を装着させた点である。プローブカード３により得られた信号は検査信号用バッファＩＣ７を通して検査用ＩＣ（図示なし）等の外部機器へ送られる。検査対象の積層LSIチップ１については図５と同じ構成である。
【００２８】
図１５はさらに別の一例を示し、プローブカード３上に検査信号用バッファＩＣ７を装着させて、検査用ＩＣ８を配線基板４に搭載させている。この場合では、たとえば図１６に例示したように、プローブカード３に検査信号用バッファＩＣ７への信号接続のための貫通電極３５が設けられており、その直上のバッファＩＣ７への配線長が短く、高速伝送が可能である。図１７に例示したようにバッファＩＣ７の上に検査用（試験用）ＩＣ８を積層させることもできる。この場合各ＩＣはそれぞれの貫通電極７１、８１で接続されることができる。なお、この実施形態においては、積層体１とプローブカード３とのアライメントは検査信号用バッファＩＣ７が搭載されていない場所にて行うことができる。
【００２９】
図１８はまたさらに別の一例を示し、検査信号用バッファＩＣ７そのものをプローブカードとして使用させている。具体的には、たとえば図１９に例示したように、バッファＩＣ７のＩＣ回路７２側に緩衝層７３を形成し、緩衝層ビア７４および微細バンプコンタクト７５（３１）を設けて、積層体１の貫通電極１１と接触するバンプ７５から得られる信号をビア７４を介してＩＣ回路７２に送る。また、たとえば図２０に例示したように、バンプを微細樹脂コアバンプコンタクト７６とすることもできる。
【００３０】
図２１はさらなる別の一例を示し、検査信号用バッファＩＣ７を検査対象の積層LSIチップ１に装着させている。この例は、積層体１毎にバッファＩＣチップが必要となるが、特性は最も良くなると考えられる。バッファＩＣ７と積層体１との接続は、たとえば図２２に例示したようにＩ／Ｆバッファゲート７７を介してプローブ側から供給することが可能である。これについてさらに後述する。
［第三実施形態］
以上のプローブカードおよびテスターに対し、検査対象となる積層LSIチップ１の実施形態としては以下のようなものがある。
【００３１】
図２３の実施形態では、積層体１と基板９と接続のための配線チップ（インターフェースチップ）１０を積層体１の最下層に一体化させており、この配線チップ１０の端部をソケット２のツメで押えて積層体１を基板９に固定させ、配線チップ１０下面に配設されたボールグリッドからなるチップ側コンタクト１０１とソケット２の内側表面に配設されたソケット側コンタクト２１との接触により信号接続されている。配線チップ１０については、積層体１の外周部から延びる外部（他システム間）信号Ｉ／Ｏ及び電源用の貫通電極１２がそのまま貫通しており、一方、中央のシステムバス用貫通ビア（超並列バス貫通電極）１１は配線チップ１０とは繋がっていないが、もちろん繋ぐことも可能である。
【００３２】
この積層体１は、積層順や種類を変えても貫通電極１１，１２の位置を変えないため、共通化されているが、基板９への接続では、ボールグリッドアレイなどのコンタクト１０１を用いるためにピッチ変換を行う必要がある。配線チップ１０は積層体１の貫通電極１１，１２の位置に依存しない配置として基板９に接続される。
【００３３】
またさらに、配線チップ９を積層体１より大きな寸法にすることで、この配線チップ９を一体化させた積層体１だけでソケット２への固定が可能になり、積層体１への荷重なしで接続できる。また、実際の基板９への実装についてもソケット使用が可能である。
【００３４】
以上の積層体１を用いた場合、その検査を行った結果、不良チップが見つかると、交換チップ１３を追加積層できる。また、各積層体１のLSIチップに電源入切回路を装備させておくことで、不良チップや不要機能チップの電源のみをオフにすることもできる。各LSIチップの回路面は上向き、下向きでもどちらでも良いことは言うまでもない。
【００３５】
図２４は積層LSIチップ１のさらに別の一例を示す。この例は、前述の図２１に示した実施形態に対応するものであり、検査信号用バッファＩＣ７を積層体１の最上層に装着させている。バッファＩＣ７は、超並列バス信号の入出力ゲートを搭載するチップで、積層体１の上部に一体積層する。配線ルールも１μｍ程度でよいため、従来公知のLSI技術（ローテクともいわれる）により低コスト作製可能である。
【００３６】
この場合、バッファチップ７でインピーダンス変換（高インピーダンス→低インピーダンス（信号伝送５０Ω以上）が可能で、よってプローブ内の長距離配線が可能となる。
【００３７】
また、バッファチップ７に設けられる貫通電極７８の配置は、積層体１の貫通電極１１，１２とは独立させることができるため、プローブピッチの制限緩和を実現できる。
［第四実施形態］
以上のとおりの各実施形態を持つプローブカード／テスターならびに積層LSIチップにおいて、積層体１とプローブカード３とのアライメントは、透明なプローブカード基板を用いることで図９にも例示したようにカード上方から容易に短時間で行うことができるが、プローブカード３上に検査信号用バッファＩＣ７を搭載させた実施形態や検査信号用バッファＩＣ７そのものをプローブカードとさせた実施形態では、それが困難になる場合が考えられる。
【００３８】
そこで、たとえば図２５に例示したように、検査信号用バッファＩＣ７に貫通孔７９を設け、レーザ光などのアライメント光を貫通孔７９を通して積層体１へ照射するといった光アライメント機構を用いることで、上記実施形態の場合にもアライメントを実行することができる。この機構では、レーザ光を受けるフォトダイオード１４を最上面に設け、検出及び位置合わせを行っている。アライメント光についてはたとえば面発光レーザ２０１を備えた面発光レーザチップ２０から照射することができる。
［第五実施形態］
以上の各実施形態における本発明によるプローブカードおよびそれを用いたテスターによる積層LSIチップのシステムテストについては、たとえば次のようなチップエミュレーションによる試験も可能である。
【００３９】
試験用ＩＣ（図１７の８）に、積層LSIチップの少なくとも一つのLSI（Ｌ１）と同等の機能を持たせ、Ｌ１の共有バスとの接続を見かけ上、断とする機構を持たせ、Ｌ１をシステムバス用貫通電極１１から切り離した状態にして、システムデバッグを行い、たとえばＩＣＥ(In Circuit Emulator、Intel社の登録商標)と同様の働きをさせる。但し、ＩＣＥのようにＣＰＵチップそのものでなくてもよい。実際の使用環境に極めて近い形でのデバッグが可能である。特定の条件でのブレークもできる。
【００４０】
ＩＣＥでは、ＣＰＵチップのソケットから実装されているＣＰＵを取り出して、代わりに、ＣＰＵエミュレータのソケットを差込み、特定のデバッグプログラム（例えば、メモリの読み書きやＩＯの操作など）を実行して、システムのハードウェアとソフトウェアのデバッグを行うことができる。ＩＣＥのデバッガとしての機能には、ソフトウェア開発に使うデバッガと同じように、任意のアドレスで実行を停止させるブレークポイント機能や、プログラムの特定の命令を実行する度に特定のメモリやレジスタの内容を出力するシングルステップ機能などがある。
【００４１】
また、実行時間を実時間で確認できるリアルタイムトレース機能。アプリケーションプログラムをエミュレータのメモリ上に置いて動作確認ができる。
【００４２】
貫通バスへの入出力がプローブカードにより行えるという本発明の利点を生かし、このＩＣＥと同様の機能をもたせ、ソフトのみ、又は、ハードのみでは不可能であった実時間デバッグを実現したのが、図２６である。
【００４３】
図２６の例では、ＣＰＵを含むＬ１をバスから切り離し、代わりに、Ｌ１をエミュレートするチップを試験用ＬＳＩとして採用し、ＲＡＭに実時間データを記憶したり、この上に外部から検査用プログラムをロードことができる。これにより、ＩＣＥと同様の実時間デバッグを可能としている。なお、図２６では、これらの検査用ＬＳＩ群の独自のバスを別に設けて、ＲＡＭへのデータロードなどを行うことができるシステムとしている。
【図面の簡単な説明】
【００４４】
【図１】２次元LSIチップ実装の一例について説明する図。
【図２】３次元LSIチップ実装の一例について説明する図。
【図３】本発明によるプローブカードを用いた積層LSIチップのシステムテストの一例について説明する図。
【図４】本発明によるプローブカードおよびテスターの一実施形態を示す平面図。
【図５】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図６】本発明によるプローブカードの一実施形態を示す断面図。
【図７】本発明によるプローブカードの一実施形態を示す断面図。
【図８】本発明によるプローブカードの一実施形態を示す断面図。
【図９】本発明の一実施形態を示す図。
【図１０】３次元LSIチップの一例について説明する図。
【図１１】３次元LSIチップの一例を示す断面図。
【図１２】本発明の一実施形態を示す図。
【図１３】本発明によるプローブカードおよびテスターの一実施形態を示す平面図。
【図１４】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１５】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１６】図１５のプローブカードのより具体的な例を示す断面図。
【図１７】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１８】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１９】図１８のプローブカードのより具体的な例を示す断面図。
【図２０】図１８のプローブカードのより具体的な例を示す断面図。
【図２１】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図２２】図２２の実施形態における積層LSIチップのより具体的な例を示す断面図。
【図２３】本発明による積層LSIチップの一実施形態を示す断面図。
【図２４】本発明による積層LSIチップの一実施形態を示す断面図。
【図２５】本発明による光アライメント機構の一実施形態を示す断面図。
【図２６】本発明によるシステムデバッグについて説明する図。
【符号の説明】
【００４５】
１ 積層LSIチップ（LSIチップ積層体）
１１ 貫通電極（貫通ビア）
１２ 貫通電極（貫通ビア）
１３ 交換チップ
１４ フォトダイオード
２ ソケット（ソケット押さえ金具）
２１ コンタクト
３ プローブカード
３１ コンタクトプローブ（プローブピン）
３２ プローブ基板
３３ 緩衝基材（緩衝層）
３４ 配線電極
４ 基板ボード（プリント基板／配線基板）
５ 入出力信号用増幅回路ＩＣ
６ アライメント装置
６１ カメラ
６２ 検査信号制御部
６３ Ｘ−Ｙ位置合わせ機構
６４ Ｚ−コンタクト駆動機構
７ 検査信号用バッファＩＣ
７１ 貫通電極
７２ ＩＣ回路
７３ 緩衝層
７４ 緩衝層ビア
７５ バンプコンタクト（プローブピン）
７６ 樹脂コアバンプコンタクト（プローブピン）
７７ Ｉ／Ｆバッファゲート
７８ 貫通電極
７９ 貫通孔
８ 検査用ＩＣ
８１ 貫通電極
９ 基板
１０ 配線チップ（インターフェースチップ）
１０１ コンタクト
１０２ 貫通電極
２０ 面発光レーザチップ
２０１ 面発光レーザ
【技術分野】
【０００１】
本発明は、貫通電極をチップ間システムバスとして使用した積層LSIチップのシステム検査に関し、さらに具体的には、それぞれ検査済みの半導体LSIチップを複数積層して作製された積層LSIチップに対して、積層後に積層状態で各LSIチップ及びシステム全体のテスト、例えばチップ内部不良やチップ間接続不良の有無、バスアクセスなどのシステム検査を行うテスターに関するものである。
【背景技術】
【０００２】
コンピュータに代表される情報機器の性能はこれまで、主に、１）クロック周波数の増加、２）システムバス幅の増大で向上してきた。しかしながら、クロック周波数は信号の伝搬速度（光速）の上限から伝達距離が制限され、回路の大きさが決まる。たとえば、10GHｚでは1クロックあたりの時間は0.1ｎ秒で、この時間に信号は光では3cm進むことが出来る。これより配線長は1cm以下となる。プリント基板などでは、電気信号の伝搬速度は光の1/2となるため、回路の寸法条件は更に厳しくなる。そのため、今日のPCでは数ギガヘルツのクロック周波数が限界となりつつある。集積回路システムの性能向上を図る方法にシステムバスの拡大による方法も進められてきた。これまで、リアルタイム処理が重要なゲームなどのシステムで、並列処理による性能向上が期待される応用分野に適用され、たとえば高性能ゲーム機では128ビット Emotion Engine（エモーションエンジン）が用いられている。また、PCにおいても、AMD64ビットプロセッサチップが高性能CPUとして開発されており、これを複数個並列に動作させることで、さらに実質的なバス拡張を行って、性能向上を果たしている。しかしながら、これまでの2次元的なLSIチップの配置では、システムバス幅を拡張すると、図１のようにチップ間を結ぶ配線部分が大きくなり、結果として、配線容量と信号遅延の増大を招き、性能向上に限界がきていた。これを解決する手段として、図２のようにLSIチップに貫通ビアつまり貫通電極を形成して、これを3次元的に積層する方法が期待される。
【０００３】
3次元積層実装技術では、LSIチップ内に表面から裏面に貫通して、電気接続を行うための貫通ビアを形成し、各チップを金属バンプ接合により直接的に積層接続する。この3次元積層実装技術により、すでに1560個の貫通ビアが形成された8個の512Mb-DRAMチップを積層実装した4Gbメモリシステムの試作開発例が報告されており、その実用化に向けての量産開発が急速に進展している。このような3次元積層LSIチップ技術においては、LSIチップ間の配線が従来の2次元実装技術に比べて格段に短くなるため、信号遅延の大幅な低減が期待でき、また、チップ間を多くの配線で密に結合できるなどの特徴をもつ。特に、マイクロプロセッサ・チップとメモリ・チップとの速度のギャップ、所謂メモリ・ウォールは大きくなる一方であり、システム性能を向上する上で、大きな課題となっている。このメモリ・ウォールによる性能低下を抑えるためマイクロプロセッサ・チップに大容量のキャッシュ・メモリを搭載しているが、3次元積層LSIチップ技術において数多くの短いチップ間接続が可能になると、メモリ・ウォールの課題を解決できるため、マイクロプロセッサ・チップ上のキャッシュ・メモリを削減する効果がある。
【０００４】
これまでに、すべての積層されたLSIチップを貫いて接続する貫通ビアをチップの中心に多数並列に形成して、従来の2次元LSIチップシステムで用いられていたチップ外バス配線に代えて、この貫通ビアを超並列システムバス配線として用いることで、チップ内バス配線と同等の配線長と通信速度を有し、出力バッファを不要とする低消費電力システム構成法が検討されてきている。この方法を適用した3次元積層LSIチップシステムでは、LSIチップの中心部に多数のアレイ状の超並列システムバスとなる低容量貫通ビアを配置する構成を提案している。システムバスをチップの中心に配置することで、各チップにおける回路設計が容易になるとともに、バスと動作回路との接続距離も短縮できる。また、チップ外周部の貫通ビアを電源などノイズ発生の可能性がある端子と別にすることも可能になる。
【０００５】
ところで、このような３次元積層LSIチップ技術を適用した電子システムにおいては、複数のLSIチップが高密度に実装されているので、チップ間の内部信号が埋め込まれてしまい、信号の観測やシステムデバッグの実施が困難な状況となる。上述のチップ中心部にシステムバスを配置した積層LSIチップでは、最上部のLSIチップの表面にシステムバス端子が露出するため、このバス端子を介して信号を入出力させることで、積層体内部の各LSIチップおよび全体のシステム信号の観測やシステムデバッグが可能になる。
【０００６】
しかしながら、たとえば、前述の4Gbメモリシステムで用いられているような貫通ビア（50μピッチ）を1000個以上（たとえば35個×35個＝1225個）、チップ中央部に配置したときには、従来のカンチレバー型または垂直型のプローブカードでは全端子にコンタクトを取ることは不可能である。そのため、ミクロンレベルの微細配線と微細バンプ技術を用いた、平面型プローブカードを用いた検査技術が必要になる。3次元積層LSIチップの良品率は、積層する半導体LSIチップの良品率の積に比例するため、品質・信頼性が保証されたKGD(Known Good Die)を使用することが必須であり、積層した状態でのシステムとしての機能をプロービング・テストする技術の確立が重要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の事情に鑑みてなされたものであり、それぞれ検査済みの半導体LSIチップを複数積層して作製された積層LSIチップに対して、積層後に積層状態で各LSIチップのテスト、例えばチップ内部不良やチップ間接続不良の有無、及びメモリ読み書きやＩＯ操作などシステムとしての動作チェックなどのシステム検査を行うことのできる方法および装置を提供することを課題としている。
【課題を解決するための手段】
【０００８】
本発明は、上記の課題を解決するものとして、貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子にプローブピンを接続させて、積層LSIチップのシステム検査を行う方法を提供する。
【０００９】
また本発明は、貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子に接続されるプローブピンを備えた、積層LSIチップのシステム検査を行う装置を提供する。
【発明を実施するための最良の形態】
【００１０】
［第一実施形態］
図３に上記のとおりの特徴を有する本発明の一実施形態の概略図を示す。ここでは、積層LSIチップ１は、貫通電極が中心部に配置されたシステムバス用の中心部パッドと周辺部に配置される電源や外部インターフェース用の周辺部パッドとに分かれた構成となっている。検査対象の積層体１は、周辺部パッドに対応するコンタクトを内部に有するソケット２に挿入して接続される。システムバス用の中心部パッドは、微細バンプを持つ平面プローブカード３に接続される。中心部プローブと周辺部パッドを分離する理由は、１）システムバスで用いられる信号は従来のチップ間インターフェース信号と異なり、内部回路配線の信号レベルと同等であり、信号レベルが小さい、そのため、２）ノイズ対策を考慮する必要が生じるためである。そのため、前述した低容量貫通ビアはシステムバスラインに接続される論理ゲートの負荷を軽減するのに重要となる。また、外部インターフェースのためのバッファ回路を不用とするため、積層システムの消費電力を低減することが出来る。特に本発明のように多数のバス幅を持つシステムの構成では大きな特徴となる。
【００１１】
システムバスの信号レベルと積層体１と外部とのインターフェース信号レベルが異なることから、本発明のシステムテスト方法で対象とする積層体は、チップ中心部にシステムバスなどの内部信号レベルの信号線による貫通ビア１１を配置し、チップ外周部に電源と外部インターフェースの貫通電極１２を配置したものとする。これにより、積層体１の外周部で電源およびインターフェース信号の入出力を行い、中心部でシステムバスなどの内部信号入出力を行うことで、内部信号と外部信号の分離が可能となる。この場合、チップ周辺部の貫通ビアパッドの大きさを比較的大きなものとすることで、大きな電流の通過を必要とする電源への対応をすると同時に、大きなパッドピッチにより、精度をそれほど必要としないソケット方式による接続が可能になる。これとは逆に、チップ中心部に形成するシステムバス用貫通ビア１１は回路面積の有効利用の観点からも高密度に配置され、信号レベルは外部信号に比べて微弱となるので、低ノイズ性が要求される。そのため、システムバス用のプローブカード３における配線長を短くすることが求められる。
【００１２】
図４および図５にシステムバス用プローブカード３を用いたテスターの一例の平面図および断面図を示す。ソケット２に挿入された積層LSIチップ１の下部のチップ周辺部に設けられた貫通電極パッドは、ソケット２内部のコンタクトと接触して電気的導通が得られる。他方の側に接触するコンタクトプローブにおいては、石英などの透明基板上に微細バンプ３１でなるプローブピンによるコンタクトを有する平面型プローブカード３を、中心に穴の開いたプリント基板ボード４にボールグリッドアレイ（BGA）などのチップ接続技術により固定する。このボード４上には、システムバスからの微弱な信号の入出力のための入出力信号用増幅回路IC５が搭載される。このIC５とバンプ３１までの配線はその配線長と配線容量を極力低減することで、高速性能と信頼性の確保が出来る。また、プローブカード３を透明にすることで、チップ１とカード３のアライメントを正確かつ高速に行うことが出来る。
【００１３】
具体的な寸法例は以下の通りである。
貫通ビアピッチ：50μm（システムバスビア１１およびチップ周辺部ビア１２）
パッド寸法：直径10μｍ〜直径20μｍ
アライメント精度：3μｍ〜5μｍ
システムバス：1600個／2mm□
LSIチップ寸法：〜20mm□程度
【００１４】
図６〜図８に透明プローブカード３の一例の構成図を示す。透明石英基板上３３にポリイミドなどの低誘電率かつ高耐圧な透明緩衝基材３２を形成し、その上に微細バンプ３１を形成する。コンタクトとなる微細バンプ３１は、たとえば無電解めっき法による高さ〜30μmの柱状構造バンプ（図６参照）、またはガスデポジション法による高さ〜30μmの錐形状バンプ（図７参照）を用い、積層LSIチップ１の最上層チップ表面の中心部から露出している貫通ビア１１の群に対応した数および位置のバンプ群として、積層体１側を向くカード面に設けられている。緩衝基材３２は、バンプ３１の高さの不均一性に基づくコンタクト不良を防ぐために、バンプ３１で想定されるたとえば５％程度の高さばらつきを吸収して確実な接続を可能ならしめるものであり、たとえばポリイミドでなる厚さ〜10μmの緩衝層である（図８参照）。各図中の３４は配線電極である。
【００１５】
プローブカード３の配線を多層にする場合には、ノイズ低減のためのマイクロストリップライン、ストリップライン構造を採ることができ、また、更なる微細化が達成できる。
【００１６】
被測定チップの表面のマーカを確認できる光透過部（図示なし）をプローブカード３上に設けることで、微細バンプ３１と貫通ビア１１とのアライメントを行う。
【００１７】
図９はこのアライメントを行う装置６の一例を示したものである。透明プローブカード３の上方に位置合わせカメラ６１を配置し、カメラ６１からの信号、たとえば積層体１の最上層チップ表面に設けられたマーカの撮影像に基づいて、検査信号制御部６２によりＸ−Ｙ位置合わせ機構６３、Ｚ−コンタクト駆動機構６４を制御して、プローブカード３の微細バンプ３１と最上層チップの貫通ビア１１とを位置合わせする。
【００１８】
検査対象となる積層LSIチップ１については、たとえば図１０および図１１に示したように、中央領域に貫通ビア１１の群を超並列システムバス用貫通ビアとして集約配置させたLSIチップ１複数を、フリップチップ積層等により積層させている。各チップ１間の貫通ビア１１は、たとえば、その周囲が電着型ポリイミドの絶縁層によって絶縁されており、電気容量がLSIチップ内部の１ｍｍ以下の配線に起因する電気容量以下の値（たとえば0.1pF）をもつ低容量貫通電極であり、絶縁層積層体１内を上下に真っ直ぐ貫通したチップ間共通のシステムバスとなっている。
【００１９】
実行するシステムテストについては、たとえば図１２に示したように、積層LSIチップ１の貫通ビア１１と接触したプローブカード３のコンタクトバンプ３１から得られる信号を解析プログラム等を用いて解析し、メモリ、論理回路等の機能不具合に起因するチップ内部不良や、チップ間接続不良及び貫通ビアを通したシステム動作をテストする。したがって、積層LSIチップ１のシステムバスとして予め設けられている貫通ビア１１はシステムテスト用バスとしても使われることになり、言い換えると積層LSIチップ１が予めシステムテスト用バスをも持ち合わせていることになる。これによれば、テスターの小型化、低コスト化を図ることができる。
【００２０】
尚、積層される各チップ１には、通常のSCAN設計、バウンダリーSCAN、メモリBIST(Built-In Self-Test)、ロジックBIST等の基本的なDFT(Designe for Test)技術が適用される必要がある。通常、３次元積層チップシステムにおいては、チップ間の信号が内部信号として埋め込まれてしまい、信号の観測やシステムデバッグが困難となる欠点があるが、上記システムでは共有バスを貫通ビアで実現しているため、本発明によるテスターを用いて内部バス信号の観測を行うことができる。
【００２１】
表１から表3（これらの表は一つの表として理解されたい）に積層LSIチップシステム検査装置で試験を行う超並列システムバスの構成の一例を示す。このような構成のバスを通じて表４のような項目のテストを行うことで、積層LSIチップの良否を判定する手法を半導体ＩＰコアとする。
【００２２】
【表１】
【００２３】
【表２】
【００２４】
【表３】
【００２５】
【表４】
【００２６】
［第二実施形態］
以下に、本発明によるプローブカードおよびテスターの更なる実施形態について説明する。
【００２７】
図１３および図１４はプローブカードを用いたテスターの一例の平面図および断面図を示し、前述の図４および図５に示したものとの違いは、配線基板（プリント基板）４上に検査信号用のバッファＩＣ７を装着させた点である。プローブカード３により得られた信号は検査信号用バッファＩＣ７を通して検査用ＩＣ（図示なし）等の外部機器へ送られる。検査対象の積層LSIチップ１については図５と同じ構成である。
【００２８】
図１５はさらに別の一例を示し、プローブカード３上に検査信号用バッファＩＣ７を装着させて、検査用ＩＣ８を配線基板４に搭載させている。この場合では、たとえば図１６に例示したように、プローブカード３に検査信号用バッファＩＣ７への信号接続のための貫通電極３５が設けられており、その直上のバッファＩＣ７への配線長が短く、高速伝送が可能である。図１７に例示したようにバッファＩＣ７の上に検査用（試験用）ＩＣ８を積層させることもできる。この場合各ＩＣはそれぞれの貫通電極７１、８１で接続されることができる。なお、この実施形態においては、積層体１とプローブカード３とのアライメントは検査信号用バッファＩＣ７が搭載されていない場所にて行うことができる。
【００２９】
図１８はまたさらに別の一例を示し、検査信号用バッファＩＣ７そのものをプローブカードとして使用させている。具体的には、たとえば図１９に例示したように、バッファＩＣ７のＩＣ回路７２側に緩衝層７３を形成し、緩衝層ビア７４および微細バンプコンタクト７５（３１）を設けて、積層体１の貫通電極１１と接触するバンプ７５から得られる信号をビア７４を介してＩＣ回路７２に送る。また、たとえば図２０に例示したように、バンプを微細樹脂コアバンプコンタクト７６とすることもできる。
【００３０】
図２１はさらなる別の一例を示し、検査信号用バッファＩＣ７を検査対象の積層LSIチップ１に装着させている。この例は、積層体１毎にバッファＩＣチップが必要となるが、特性は最も良くなると考えられる。バッファＩＣ７と積層体１との接続は、たとえば図２２に例示したようにＩ／Ｆバッファゲート７７を介してプローブ側から供給することが可能である。これについてさらに後述する。
［第三実施形態］
以上のプローブカードおよびテスターに対し、検査対象となる積層LSIチップ１の実施形態としては以下のようなものがある。
【００３１】
図２３の実施形態では、積層体１と基板９と接続のための配線チップ（インターフェースチップ）１０を積層体１の最下層に一体化させており、この配線チップ１０の端部をソケット２のツメで押えて積層体１を基板９に固定させ、配線チップ１０下面に配設されたボールグリッドからなるチップ側コンタクト１０１とソケット２の内側表面に配設されたソケット側コンタクト２１との接触により信号接続されている。配線チップ１０については、積層体１の外周部から延びる外部（他システム間）信号Ｉ／Ｏ及び電源用の貫通電極１２がそのまま貫通しており、一方、中央のシステムバス用貫通ビア（超並列バス貫通電極）１１は配線チップ１０とは繋がっていないが、もちろん繋ぐことも可能である。
【００３２】
この積層体１は、積層順や種類を変えても貫通電極１１，１２の位置を変えないため、共通化されているが、基板９への接続では、ボールグリッドアレイなどのコンタクト１０１を用いるためにピッチ変換を行う必要がある。配線チップ１０は積層体１の貫通電極１１，１２の位置に依存しない配置として基板９に接続される。
【００３３】
またさらに、配線チップ９を積層体１より大きな寸法にすることで、この配線チップ９を一体化させた積層体１だけでソケット２への固定が可能になり、積層体１への荷重なしで接続できる。また、実際の基板９への実装についてもソケット使用が可能である。
【００３４】
以上の積層体１を用いた場合、その検査を行った結果、不良チップが見つかると、交換チップ１３を追加積層できる。また、各積層体１のLSIチップに電源入切回路を装備させておくことで、不良チップや不要機能チップの電源のみをオフにすることもできる。各LSIチップの回路面は上向き、下向きでもどちらでも良いことは言うまでもない。
【００３５】
図２４は積層LSIチップ１のさらに別の一例を示す。この例は、前述の図２１に示した実施形態に対応するものであり、検査信号用バッファＩＣ７を積層体１の最上層に装着させている。バッファＩＣ７は、超並列バス信号の入出力ゲートを搭載するチップで、積層体１の上部に一体積層する。配線ルールも１μｍ程度でよいため、従来公知のLSI技術（ローテクともいわれる）により低コスト作製可能である。
【００３６】
この場合、バッファチップ７でインピーダンス変換（高インピーダンス→低インピーダンス（信号伝送５０Ω以上）が可能で、よってプローブ内の長距離配線が可能となる。
【００３７】
また、バッファチップ７に設けられる貫通電極７８の配置は、積層体１の貫通電極１１，１２とは独立させることができるため、プローブピッチの制限緩和を実現できる。
［第四実施形態］
以上のとおりの各実施形態を持つプローブカード／テスターならびに積層LSIチップにおいて、積層体１とプローブカード３とのアライメントは、透明なプローブカード基板を用いることで図９にも例示したようにカード上方から容易に短時間で行うことができるが、プローブカード３上に検査信号用バッファＩＣ７を搭載させた実施形態や検査信号用バッファＩＣ７そのものをプローブカードとさせた実施形態では、それが困難になる場合が考えられる。
【００３８】
そこで、たとえば図２５に例示したように、検査信号用バッファＩＣ７に貫通孔７９を設け、レーザ光などのアライメント光を貫通孔７９を通して積層体１へ照射するといった光アライメント機構を用いることで、上記実施形態の場合にもアライメントを実行することができる。この機構では、レーザ光を受けるフォトダイオード１４を最上面に設け、検出及び位置合わせを行っている。アライメント光についてはたとえば面発光レーザ２０１を備えた面発光レーザチップ２０から照射することができる。
［第五実施形態］
以上の各実施形態における本発明によるプローブカードおよびそれを用いたテスターによる積層LSIチップのシステムテストについては、たとえば次のようなチップエミュレーションによる試験も可能である。
【００３９】
試験用ＩＣ（図１７の８）に、積層LSIチップの少なくとも一つのLSI（Ｌ１）と同等の機能を持たせ、Ｌ１の共有バスとの接続を見かけ上、断とする機構を持たせ、Ｌ１をシステムバス用貫通電極１１から切り離した状態にして、システムデバッグを行い、たとえばＩＣＥ(In Circuit Emulator、Intel社の登録商標)と同様の働きをさせる。但し、ＩＣＥのようにＣＰＵチップそのものでなくてもよい。実際の使用環境に極めて近い形でのデバッグが可能である。特定の条件でのブレークもできる。
【００４０】
ＩＣＥでは、ＣＰＵチップのソケットから実装されているＣＰＵを取り出して、代わりに、ＣＰＵエミュレータのソケットを差込み、特定のデバッグプログラム（例えば、メモリの読み書きやＩＯの操作など）を実行して、システムのハードウェアとソフトウェアのデバッグを行うことができる。ＩＣＥのデバッガとしての機能には、ソフトウェア開発に使うデバッガと同じように、任意のアドレスで実行を停止させるブレークポイント機能や、プログラムの特定の命令を実行する度に特定のメモリやレジスタの内容を出力するシングルステップ機能などがある。
【００４１】
また、実行時間を実時間で確認できるリアルタイムトレース機能。アプリケーションプログラムをエミュレータのメモリ上に置いて動作確認ができる。
【００４２】
貫通バスへの入出力がプローブカードにより行えるという本発明の利点を生かし、このＩＣＥと同様の機能をもたせ、ソフトのみ、又は、ハードのみでは不可能であった実時間デバッグを実現したのが、図２６である。
【００４３】
図２６の例では、ＣＰＵを含むＬ１をバスから切り離し、代わりに、Ｌ１をエミュレートするチップを試験用ＬＳＩとして採用し、ＲＡＭに実時間データを記憶したり、この上に外部から検査用プログラムをロードことができる。これにより、ＩＣＥと同様の実時間デバッグを可能としている。なお、図２６では、これらの検査用ＬＳＩ群の独自のバスを別に設けて、ＲＡＭへのデータロードなどを行うことができるシステムとしている。
【図面の簡単な説明】
【００４４】
【図１】２次元LSIチップ実装の一例について説明する図。
【図２】３次元LSIチップ実装の一例について説明する図。
【図３】本発明によるプローブカードを用いた積層LSIチップのシステムテストの一例について説明する図。
【図４】本発明によるプローブカードおよびテスターの一実施形態を示す平面図。
【図５】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図６】本発明によるプローブカードの一実施形態を示す断面図。
【図７】本発明によるプローブカードの一実施形態を示す断面図。
【図８】本発明によるプローブカードの一実施形態を示す断面図。
【図９】本発明の一実施形態を示す図。
【図１０】３次元LSIチップの一例について説明する図。
【図１１】３次元LSIチップの一例を示す断面図。
【図１２】本発明の一実施形態を示す図。
【図１３】本発明によるプローブカードおよびテスターの一実施形態を示す平面図。
【図１４】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１５】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１６】図１５のプローブカードのより具体的な例を示す断面図。
【図１７】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１８】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図１９】図１８のプローブカードのより具体的な例を示す断面図。
【図２０】図１８のプローブカードのより具体的な例を示す断面図。
【図２１】本発明によるプローブカードおよびテスターの一実施形態を示す断面図。
【図２２】図２２の実施形態における積層LSIチップのより具体的な例を示す断面図。
【図２３】本発明による積層LSIチップの一実施形態を示す断面図。
【図２４】本発明による積層LSIチップの一実施形態を示す断面図。
【図２５】本発明による光アライメント機構の一実施形態を示す断面図。
【図２６】本発明によるシステムデバッグについて説明する図。
【符号の説明】
【００４５】
１ 積層LSIチップ（LSIチップ積層体）
１１ 貫通電極（貫通ビア）
１２ 貫通電極（貫通ビア）
１３ 交換チップ
１４ フォトダイオード
２ ソケット（ソケット押さえ金具）
２１ コンタクト
３ プローブカード
３１ コンタクトプローブ（プローブピン）
３２ プローブ基板
３３ 緩衝基材（緩衝層）
３４ 配線電極
４ 基板ボード（プリント基板／配線基板）
５ 入出力信号用増幅回路ＩＣ
６ アライメント装置
６１ カメラ
６２ 検査信号制御部
６３ Ｘ−Ｙ位置合わせ機構
６４ Ｚ−コンタクト駆動機構
７ 検査信号用バッファＩＣ
７１ 貫通電極
７２ ＩＣ回路
７３ 緩衝層
７４ 緩衝層ビア
７５ バンプコンタクト（プローブピン）
７６ 樹脂コアバンプコンタクト（プローブピン）
７７ Ｉ／Ｆバッファゲート
７８ 貫通電極
７９ 貫通孔
８ 検査用ＩＣ
８１ 貫通電極
９ 基板
１０ 配線チップ（インターフェースチップ）
１０１ コンタクト
１０２ 貫通電極
２０ 面発光レーザチップ
２０１ 面発光レーザ
【特許請求の範囲】
【請求項１】
貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子にプローブピンを接続させて、積層LSIチップのシステム検査を行う方法。
【請求項２】
貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子に接続されるプローブピンを備えた、積層LSIチップのシステム検査を行う装置。
【請求項３】
積層LSIチップの中心部に設けられている貫通電極群の各貫通電極に対してプローブピンが接続されるようになっている、請求項２記載の装置。
【請求項４】
プローブカードにプローブピンが設けられている、請求項２または３記載の装置。
【請求項５】
プローブカードがプローブ基板、緩衝基材、およびプローブピンを備えている、請求項４記載の装置。
【請求項６】
プローブカードが透明である、請求項４または５記載の装置。
【請求項７】
プローブ基板および緩衝基板が透明である、請求項５記載の装置。
【請求項８】
プローブカードが接続される配線基板上に配線信号用バッファＩＣが搭載されている、請求項４ないし７のいずれかに記載の装置。
【請求項９】
プローブカード上に配線信号用バッファＩＣが搭載されている、請求項４ないし７のいずれかに記載の装置。
【請求項１０】
配線信号用バッファＩＣがプローブカード機構を持つ、請求項４ないし７のいずれかに記載の装置。
【請求項１１】
配線信号用バッファＩＣのプローブカード機構が、ＩＣ回路面側に設けられた緩衝層、緩衝層ビア、およびプローブピンを含む、請求項１０記載の装置。
【請求項１２】
配線信号用バッファＩＣのプローブカード機構が、ＩＣ回路面側に設けられた樹脂コアプローブピンを含む、請求項１０記載の装置。
【請求項１３】
積層LSIチップ上に配線信号用バッファＩＣが搭載されている、請求項４ないし７のいずれかに記載の装置。
【請求項１４】
積層LSIチップのシステムバス貫通電極とプローブピンとの位置合わせを行うアライメント機構を含む、請求項２ないし１３のいずれかに記載の装置。
【請求項１５】
アライメント機構が位置合わせカメラを有する、請求項１４に記載の装置。
【請求項１６】
アライメント機構が位置合わせレーザを発光するレーザ光源を有する、請求項１４に記載の装置。
【請求項１】
貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子にプローブピンを接続させて、積層LSIチップのシステム検査を行う方法。
【請求項２】
貫通電極をシステムバスとする積層LSIチップの最上層チップ表面の貫通電極端子に接続されるプローブピンを備えた、積層LSIチップのシステム検査を行う装置。
【請求項３】
積層LSIチップの中心部に設けられている貫通電極群の各貫通電極に対してプローブピンが接続されるようになっている、請求項２記載の装置。
【請求項４】
プローブカードにプローブピンが設けられている、請求項２または３記載の装置。
【請求項５】
プローブカードがプローブ基板、緩衝基材、およびプローブピンを備えている、請求項４記載の装置。
【請求項６】
プローブカードが透明である、請求項４または５記載の装置。
【請求項７】
プローブ基板および緩衝基板が透明である、請求項５記載の装置。
【請求項８】
プローブカードが接続される配線基板上に配線信号用バッファＩＣが搭載されている、請求項４ないし７のいずれかに記載の装置。
【請求項９】
プローブカード上に配線信号用バッファＩＣが搭載されている、請求項４ないし７のいずれかに記載の装置。
【請求項１０】
配線信号用バッファＩＣがプローブカード機構を持つ、請求項４ないし７のいずれかに記載の装置。
【請求項１１】
配線信号用バッファＩＣのプローブカード機構が、ＩＣ回路面側に設けられた緩衝層、緩衝層ビア、およびプローブピンを含む、請求項１０記載の装置。
【請求項１２】
配線信号用バッファＩＣのプローブカード機構が、ＩＣ回路面側に設けられた樹脂コアプローブピンを含む、請求項１０記載の装置。
【請求項１３】
積層LSIチップ上に配線信号用バッファＩＣが搭載されている、請求項４ないし７のいずれかに記載の装置。
【請求項１４】
積層LSIチップのシステムバス貫通電極とプローブピンとの位置合わせを行うアライメント機構を含む、請求項２ないし１３のいずれかに記載の装置。
【請求項１５】
アライメント機構が位置合わせカメラを有する、請求項１４に記載の装置。
【請求項１６】
アライメント機構が位置合わせレーザを発光するレーザ光源を有する、請求項１４に記載の装置。
【図４】
【図１６】
【図１７】
【図１９】
【図２０】
【図２２】
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１８】
【図２１】
【図２３】
【図２４】
【図２５】
【図２６】
【図１６】
【図１７】
【図１９】
【図２０】
【図２２】
【図１】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１８】
【図２１】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１０−１５６５６９（Ｐ２０１０−１５６５６９Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００８−３３３８１６（Ｐ２００８−３３３８１６）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度経済産業省「中小・ベンチャー企業の検査・計測機器等の調達に向けた実証研究事業／産業技術研究開発事業（中小企業支援型）／積層ＬＳＩチップ検査装置」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【出願人】（５０３０３２０４９）株式会社トプスシステムズ (14)
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度経済産業省「中小・ベンチャー企業の検査・計測機器等の調達に向けた実証研究事業／産業技術研究開発事業（中小企業支援型）／積層ＬＳＩチップ検査装置」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【出願人】（５０３０３２０４９）株式会社トプスシステムズ (14)
【Ｆターム（参考）】
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