電圧制御発振回路
【課題】電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型を使用した際に発生する発振周波数（バイアス電流）オフセットの製造プロセスばらつきが補正された電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路１は、制御力電圧がゲートに入力される第１のデプレッション型ＭＯＳトランジスタ１３と、その第１のデプレッション型ＭＯＳトランジスタ１３のゲート・ソース間電圧が０Ｖのときのオフセットを補償する第２のデプレッション型ＭＯＳトランジスタ１５を有し、制御電圧に応じたバイアス電流を発生する電圧電流変換回路３を備える。
【解決手段】電圧制御発振回路１は、制御力電圧がゲートに入力される第１のデプレッション型ＭＯＳトランジスタ１３と、その第１のデプレッション型ＭＯＳトランジスタ１３のゲート・ソース間電圧が０Ｖのときのオフセットを補償する第２のデプレッション型ＭＯＳトランジスタ１５を有し、制御電圧に応じたバイアス電流を発生する電圧電流変換回路３を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振回路に関し、特に、電圧電流変換部にデプレッション型ＭＯＳトランジスタを使用した際に発生する発振周波数オフセット（電流オフセット）の製造プロセスばらつきが補正された電圧制御発振回路に関する。
【背景技術】
【０００２】
電圧制御発振回路は、入力（制御）電圧に応じて発振周波数を変化させる発振回路であり、ＰＬＬ（フェーズ・ロックド・ループ）回路やＣＤＲ（クロック・データリカバリー）回路等に用いられる。
【０００３】
図６は、従来の電圧制御発振回路の一例を示す図である。
【０００４】
図に示すように、電圧制御発振回路２０は、電圧電流変換部４０とリングオシレータ３０で構成される。電圧電流変換部４０は、ゲートとドレインが共通に接続されソースが電源電圧（以下、電源）ＶＤＤに接続されたＰＭＯＳトランジスタ（以下、ＰＭＯＳ）２１およびゲートがＰＭＯＳ２１のゲートと共通に接続されソースが電源ＶＤＤに接続されたＰＭＯＳ２２とで構成される第１のカレントミラー回路４１と、定電流源４２と、ドレインがＰＭＯＳ２１のドレインにソースがグラウンドＧＮＤにゲートが制御電圧ＶＣＯＮＴに接続されたＮＭＯＳトランジスタ（以下、ＮＭＯＳ）２３と、ドレインおよびゲートがＰＭＯＳ２２のドレインに、ソースがグラウンドＧＮＤに接続されたＮＭＯＳ２４で構成される。電圧電流変換部４０では、制御電圧ＶＣＯＮＴが電流に変換され、変換された電流がカレントミラー回路４１によりミラーされてバイアス電流を生成される。ＮＭＯＳ２４は、後述するリングオシレータ３０のディレイセルを構成するＮＭＯＳ２５とで第２のカレントミラー回路４２を構成し、上述したバイアス電流がさらにミラーされる。
【０００５】
図７は、電圧制御発振回路を構成するリングオシレータの一例を示す図である。リングオシレータ３０は、図に示すように複数のディレイセルがリング状に接続され、それらディレイセルを流れる電流が変化することによってその発振周波数が制御される発振器である。
【０００６】
図７に示すように、１つのディレイセルは、一端が電源に接続された抵抗Ｒ１、Ｒ２と、これら抵抗のそれぞれの他端にドレインが接続されたＮＭＯＳ２６、２７と、ドレインがＮＭＯＳ２６、２７のソースに共通に接続され、ソースがグラウンドに接続されたＮＭＯＳ２５とで構成される。リングオシレータ３０を構成する初段のディレイセルを除くディレイセルのＮＭＯＳ２６、２７のゲートは前段のディレイセルの相補出力が接続され、初段のディレイセルのＮＭＯＳ２６、２７のゲートは最終段のディレイセルであって、かつ、リングオシレータ３０の相補出力ＯＵＴＰ、ＯＵＴＮが接続される。各ディレイセルのＮＭＯＳ２５のゲートには電圧電流変換部４０の出力であるＶＢＩＡＳが入力され、上述したバイアス電流がミラーされる。したがって、制御電圧ＶＣＯＮＴが変化すると、バイアス電流が変化し、かつ、バイアス電流がミラーされたディレイセルを流れる電流（テール電流という）も変化することにより、リングオシレータ３０の発振周波数が制御される。
【０００７】
ところで、制御電圧ＶＣＯＮＴがＮＭＯＳ２３の閾値電圧Ｖｔｈｎを下回る領域では、リングオシレータ３０のディレイセルを流れる電流を変化させることができず、発振周波数を制御することができない。したがって、この電圧制御発振回路２０が制御電圧ＶＣＯＮＴに対して感度をもつ範囲は、制御電圧ＶＣＯＮＴの振幅電圧０Ｖ〜ＶＤＤに対して、およそＶｔｈｎ＜ＶＣＯＮＴ＜ＶＤＤである。
【０００８】
近年、電源電圧は下がる一方であるのに対し、ＭＯＳトランジスタの閾値電圧はあまり下がっていない。このため、制御電圧ＶＣＯＮＴの制御範囲は従来に比べて狭くなってきている。例えば、電源ＶＤＤが１．２Ｖであり、ＭＯＳトランジスタの閾値Ｖｔｈｎは０．３Ｖ〜０．４Ｖである場合、制御電圧ＶＣＯＮＴによるＮＭＯＳ２３の動作範囲は０．８Ｖ〜０．９Ｖ程度しか確保できない。ディレイセルを流れる電流は、ＮＭＯＳ２３に入力される制御電圧ＶＣＯＮＴの範囲で決まるため、このような状況は好ましくない。
【０００９】
この問題を解決する方法として、ゲートに制御電圧を入力するＭＯＳトランジスタに、例えば、閾値電圧の低い低閾値ＭＯＳトランジスタや、閾値電圧が負でありゲート・ソース間電圧が０Ｖでもオン状態であるデプレッション型ＭＯＳ（ネイティブＭＯＳとも言う）トランジスタを使用することにより、制御電圧ＶＣＯＮＴの制御範囲を広くする技術が知られている（特許文献１）。
【特許文献１】特開平１１−４１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示されている技術によれば、電圧制御発振回路の電圧電流変換部にデプレッション型ＭＯＳトランジスタを使用することにより、制御電圧ＶＣＯＮＴが０Ｖ付近であってもディレイセルを流れる電流を制御することができるようになるとされている。前述の例では、制御電圧ＶＣＯＮＴの動作範囲は、０．８Ｖ〜０．９Ｖから電源電圧の１．２Ｖまで確保することができる。しかしながら、デプレッション型ＭＯＳトランジスタは、ゲート・ソース間電圧が０Ｖのときに流れるドレイン電流の製造プロセスばらつきが大きく、一定したバイアス電流が生成できないという問題を抱えている。
【００１１】
本発明の目的は、前記従来技術に基づく問題点を解消し、電圧制御発振回路の電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型ＭＯＳトランジスタを使用した場合であっても、発振周波数オフセット（バイアス電流）の製造プロセスばらつきが補正された電圧制御発振回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の電圧制御発振回路は、制御電圧を電流に変換しバイアス電流を生成する電圧電流変換部と、上記バイアス電流がミラーされた電流により遅延が変化するディレイセルとを有し、上記制御電圧に応じて発振周波数が制御される電圧制御発振回路において、
上記電圧電流変換部は、上記制御電圧がそのゲートに入力され上記変換された電流を制御する第１のデプレッション型ＭＯＳトランジスタと、上記変換された電流から上記第１のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧が０Ｖのときのオフセット電流をキャンセルする第２のデプレッション型ＭＯＳトランジスタを備えるものである。
【００１３】
ここで、 上記第２のデプレッション型ＭＯＳトランジスタは、上記変換された電流がミラーされた電流の少なくとも１部がソースまたはドレインに入力されることが好ましい。
【００１４】
また、上記電圧電流変換部は、ゲートとドレインが共通に接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、ゲートが上記第１のＰＭＯＳトランジスタのゲートと共通に接続され、ソースが電源に接続された第２のＰＭＯＳトランジスタとで構成されるカレントミラー回路と、ドレインが上記第１のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに、ゲートが上記制御電圧に接続された第１のＮＭＯＳトランジスタと、ドレインおよびゲートが上記第２のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタと、ドレインが上記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともにグラウンドに接続された第３のＮＭＯＳトランジスタとを備え、上記第１のＮＭＯＳトランジスタは上記第１のデプレッション型ＭＯＳトランジスタであること、および上記第３のＮＭＯＳトランジスタは上記第２のデプレッション型ＭＯＳトランジスタであることが好ましい。
【００１５】
また、上記電圧電流変換部は、ゲートとドレインが共通に接続され、ソースがグラウンドに接続された第１のＮＭＯＳトランジスタと、ゲートが上記第１のＮＭＯＳトランジスタのゲートと共通に接続され、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタとで構成されるカレントミラー回路と、ドレインが上記第１のＮＭＯＳトランジスタのドレインに、ソースが電源に、ゲートが上記制御電圧に接続された第１のＰＭＯＳトランジスタと、ドレインおよびゲートが上記第２のＮＭＯＳトランジスタのドレインに、ソースが電源に接続された第２のＰＭＯＳトランジスタと、ドレインが上記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともに電源に接続された第３のＰＭＯＳトランジスタとを備え、上記第１のＰＭＯＳトランジスタは上記第１のデプレッション型ＭＯＳトランジスタであること、および上記第３のＰＭＯＳトランジスタは上記第２のデプレッション型ＭＯＳトランジスタであることが好ましい。
【００１６】
さらに、上記ディレイセルには、上記電圧電流変換部で生成された上記バイアス電流がミラーされ、上記制御電圧に応じて発振周波数が制御されることが好ましい。
【発明の効果】
【００１７】
本発明の電圧制御発振回路は、電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型ＭＯＳトランジスタを使用した場合であっても、発振周波数オフセットの製造プロセスばらつきを補正する機能を付加することにより、ゲート・ソース間電圧が０Ｖでのオフセットをキャンセルし、制御電圧ＶＣＯＮＴの制御範囲を広げることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電圧制御発振回路について詳細に説明する。
【００１９】
図１は、本発明の電圧制御発振回路の内部構成を表す第１の実施形態の概略図である。
【００２０】
図１に示す電圧制御発振回路１は、前述の図６に示す電圧制御発振回路２０と比較して、定電流源４２を削除し、かつ、電圧電流変換部３に点線で囲んだ部分を新たに付加したものである。すなわち、電圧制御発振回路１の電圧電流変換部３は、ゲートとドレインが接続されソースが電源ＶＤＤに接続されたＰＭＯＳトランジスタ（以下、ＰＭＯＳ）Ｍ１１と、ゲートがそのＰＭＯＳ１１のゲートと共通に接続されソースが電源ＶＤＤに接続されたＰＭＯＳ１２とで構成されるカレントミラー回路４と、ドレインがＰＭＯＳ１１のドレインに、かつソースがグラウンドＧＮＤに、さらにゲートが制御電圧ＶＣＯＮＴに接続されたＮＭＯＳトランジスタ（以下、ＮＭＯＳ）１３と、ドレインおよびゲートがＰＭＯＳ１２のドレインに、かつソースがグラウンドＧＮＤに接続されたＮＭＯＳ１４と、ドレインがＰＭＯＳ１２のドレインに、かつゲートとソースがグラウンドＧＮＤに接続されたＮＭＯＳ１５で構成される。電圧電流変換部３では、制御電圧ＶＣＯＮＴが電流Ｉａに変換され、その変換された電流Ｉａがカレントミラー回路４によりミラーされたミラー電流Ｉｂが生成される。
【００２１】
ここで、ＮＭＯＳ１３はそのゲート・ソース間電圧が０Ｖであっても電流が流れるデプレッション型のトランジスタを使用するため、定電流源は不要となる。また、ＮＭＯＳ１５もＮＭＯＳ１３と同一の特性を有するデプレッション型ＭＯＳトランジスタで構成されている。したがって、ＮＭＯＳ１４には、ＮＭＯＳ１３のゲート・ソース間電圧０Ｖで流れるドレイン電流（オフセット電流）ＩｃをＮＭＯＳ１５で差し引いたバイアス電流Ｉｄが流れる。
【００２２】
ＮＭＯＳ１４は、リングオシレータ２内のディレイセルを構成するＮＭＯＳ１６とでカレントミラー回路５を構成し、ＮＭＯＳ１４を流れるバイアス電流Ｉｄがミラーされる。したがって、ディレイセル２を流れる電流は制御電圧ＶＣＯＮＴにより制御され、電圧制御発振回路１の発振周波数が制御されることになる。
【００２３】
図１において、ＮＭＯＳ１３と１５、ＮＭＯＳ１４と１６、ＰＭＯＳ１１と１２はそれぞれ同じサイズ（ゲート長、ゲート幅）のものを使用するものとする。図１のＮＭＯＳ１５はデプレッション型ＭＯＳトランジスタで形成されており、そのゲート・ソース間電圧は常にグラウンドに固定されているため、ゲート・ソース間電圧０Ｖ時の電流（オフセット電流）Ｉｃが流れている。したがって、以下の式（１）で表わされるように、ＮＭＯＳ１４を流れるバイアス電流Ｉｄとカレントミラー回路５を構成するＮＭＯＳ１６を流れるミラー電流Ｉｅは、制御電圧ＶＣＯＮＴで変化する元の電流Ｉａから、デプレッション型であるＮＭＯＳ１３のゲート・ソース間電圧０Ｖのオフセット電流分のみを取り除いた電流となり、デプレッション型ＭＯＳトランジスタで問題となる製造プロセスのばらつきをキャンセル（吸収）することが可能となる。
Ｉｅ＝Ｉｄ＝（Ｉｂ−Ｉｃ） ……（１）
図２は、制御電圧ＶＣＯＮＴで与える電圧を所定時間（２００ｎｓ）ごと、階段状に増加させていったときのＮＭＯＳ１６を流れる電流Ｉｅの時間変化を示すシミュレーション波形であり、図３は、そのシミュレーション波形の一部分を拡大したものである。図中、上段は何も対策を施さないもの、下段は本発明が適用されたものである。また、図中の符号(1)〜(4)を付したものは、ＭＯＳトランジスタのプロセスばらつき、電源電圧、周囲温度の条件を変えてシミュレーションした波形である。以下にその条件を示す。
符号 プロセス条件 電源電圧 周囲温度
(1) ＴＹＰ ＴＹＰ ＴＹＰ
(2) Ｆ ＭＡＸ ＭＩＮ
(3) Ｓ ＭＩＮ ＭＩＮ
(4) Ｓ ＭＩＮ ＭＡＸ
ここで、ＴＹＰは標準（テイピカル）、Ｆは高速、Ｓは低速、ＭＡＸは最大、ＭＩＮは最小を表わす。
【００２４】
図２に示した結果から、デプレッション型ＭＯＳトランジスタ１３のゲート・ソース間電圧が０Ｖ時にＮＭＯＳ１６を流れるオフセット電流Ｉｅは０Ａであり、プロセス条件、電源電圧、周囲温度がどのような状態であってもオフセット電流がキャンセルされていることが分かる。したがって、電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型ＭＯＳトランジスタを使用した場合であっても、ゲート・ソース間電圧が０Ｖでのオフセットがキャンセルされ、かつ、制御電圧ＶＣＯＮＴの制御範囲を広げることが可能となる。
【００２５】
図４は、本発明の電圧制御発振回路の内部構成を表す第２の実施形態の概略図である。
【００２６】
図４に示す電圧制御発振回路１’は、図１に示す電圧制御発振回路１と比較して、電圧電流変換部の制御電圧ＶＣＯＮＴが入力される部分のみが異なり、したがって、図１と同一の構成要素には同一の符号を付して、重複する説明は省略する。
【００２７】
図４に示す電圧制御発振回路１’の電圧電流変換部３’では、制御電圧ＶＣＯＮＴがそのゲートに入力されるデプレッション型ＮＭＯＳ１３と並列に、同じく制御電圧ＶＣＯＮＴをそのゲート入力とするエンハンスメント型のＮＭＯＳ１７が新たに加わっている。一般的に、デプレッション型ＭＯＳトランジスタはゲート・ソース間電圧が上昇するとドレイン電流が頭打ち（飽和ぎみ）の状態となる。したがって、図１に示すような電圧制御発振回路では、制御電圧ＶＣＯＮＴが上昇しても意図したバイアス電流が得られない可能性がある。そこで、本実施形態では、デプレッション型ＮＭＯＳ１３に加えて、エンハンスメント型ＮＭＯＳ１７を付加し、意図したバイアス電流特性を得ようというものである。
【００２８】
図５は、図４に示す電圧制御発振回路１’の電圧電流変換部３’で変換される電流特性である。図に示すように、変換された電流は、ＮＭＯＳ１３とＮＭＯＳ１７の合成電流となり、これらＮＭＯＳトランジスタによりその値を調整することが可能となる。
【００２９】
尚、第１および第２の実施形態では、ＭＯＳトランジスタ１１、１２をＰＭＯＳトランジスタとし、ＭＯＳトランジスタ１３〜１７をＮＭＯＳトランジスタとして説明したが、それぞれが逆の導電型のＭＯＳトランジスタで構成し、電源、グラウンドをそれぞれ入れ替える構成であっても構わない。
【００３０】
本発明は、基本的に以上のようなものである。
【００３１】
以上、本発明の電圧電流制御回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の電圧制御発振回路の内部構成を表す第１の実施形態の概略図である。
【図２】制御電圧ＶＣＯＮＴで与える電圧を階段状に増加させていったときのＮＭＯＳ１６を流れる電流Ｉｅの時間変化を示すシミュレーション波形である
【図３】図２のシミュレーション波形の一部分を拡大したものである
【図４】本発明の電圧制御発振回路の内部構成を表す第２の実施形態の概略図である。
【図５】図４に示す電圧制御発振回路１’の電圧電流変換部で生成されるバイアス電流特性である。
【図６】従来の電圧制御発振回路の一例を示す図である。
【図７】電圧制御発振回路を構成するリングオシレータの一例を示す図である。
【符号の説明】
【００３３】
１、１’、２０ 電圧制御発振回路
２、３０ リングオシレータ
３、３’４０ 電圧電流変換部
４、５、４１、４２ カレントミラー回路
１１、１２、２１、２２ ＰＭＯＳトランジスタ
１３、１４、１５、１６、１７、２３、２４、２５ ＮＭＯＳトランジスタ
ＶＣＯＮＴ 制御電圧
【技術分野】
【０００１】
本発明は、電圧制御発振回路に関し、特に、電圧電流変換部にデプレッション型ＭＯＳトランジスタを使用した際に発生する発振周波数オフセット（電流オフセット）の製造プロセスばらつきが補正された電圧制御発振回路に関する。
【背景技術】
【０００２】
電圧制御発振回路は、入力（制御）電圧に応じて発振周波数を変化させる発振回路であり、ＰＬＬ（フェーズ・ロックド・ループ）回路やＣＤＲ（クロック・データリカバリー）回路等に用いられる。
【０００３】
図６は、従来の電圧制御発振回路の一例を示す図である。
【０００４】
図に示すように、電圧制御発振回路２０は、電圧電流変換部４０とリングオシレータ３０で構成される。電圧電流変換部４０は、ゲートとドレインが共通に接続されソースが電源電圧（以下、電源）ＶＤＤに接続されたＰＭＯＳトランジスタ（以下、ＰＭＯＳ）２１およびゲートがＰＭＯＳ２１のゲートと共通に接続されソースが電源ＶＤＤに接続されたＰＭＯＳ２２とで構成される第１のカレントミラー回路４１と、定電流源４２と、ドレインがＰＭＯＳ２１のドレインにソースがグラウンドＧＮＤにゲートが制御電圧ＶＣＯＮＴに接続されたＮＭＯＳトランジスタ（以下、ＮＭＯＳ）２３と、ドレインおよびゲートがＰＭＯＳ２２のドレインに、ソースがグラウンドＧＮＤに接続されたＮＭＯＳ２４で構成される。電圧電流変換部４０では、制御電圧ＶＣＯＮＴが電流に変換され、変換された電流がカレントミラー回路４１によりミラーされてバイアス電流を生成される。ＮＭＯＳ２４は、後述するリングオシレータ３０のディレイセルを構成するＮＭＯＳ２５とで第２のカレントミラー回路４２を構成し、上述したバイアス電流がさらにミラーされる。
【０００５】
図７は、電圧制御発振回路を構成するリングオシレータの一例を示す図である。リングオシレータ３０は、図に示すように複数のディレイセルがリング状に接続され、それらディレイセルを流れる電流が変化することによってその発振周波数が制御される発振器である。
【０００６】
図７に示すように、１つのディレイセルは、一端が電源に接続された抵抗Ｒ１、Ｒ２と、これら抵抗のそれぞれの他端にドレインが接続されたＮＭＯＳ２６、２７と、ドレインがＮＭＯＳ２６、２７のソースに共通に接続され、ソースがグラウンドに接続されたＮＭＯＳ２５とで構成される。リングオシレータ３０を構成する初段のディレイセルを除くディレイセルのＮＭＯＳ２６、２７のゲートは前段のディレイセルの相補出力が接続され、初段のディレイセルのＮＭＯＳ２６、２７のゲートは最終段のディレイセルであって、かつ、リングオシレータ３０の相補出力ＯＵＴＰ、ＯＵＴＮが接続される。各ディレイセルのＮＭＯＳ２５のゲートには電圧電流変換部４０の出力であるＶＢＩＡＳが入力され、上述したバイアス電流がミラーされる。したがって、制御電圧ＶＣＯＮＴが変化すると、バイアス電流が変化し、かつ、バイアス電流がミラーされたディレイセルを流れる電流（テール電流という）も変化することにより、リングオシレータ３０の発振周波数が制御される。
【０００７】
ところで、制御電圧ＶＣＯＮＴがＮＭＯＳ２３の閾値電圧Ｖｔｈｎを下回る領域では、リングオシレータ３０のディレイセルを流れる電流を変化させることができず、発振周波数を制御することができない。したがって、この電圧制御発振回路２０が制御電圧ＶＣＯＮＴに対して感度をもつ範囲は、制御電圧ＶＣＯＮＴの振幅電圧０Ｖ〜ＶＤＤに対して、およそＶｔｈｎ＜ＶＣＯＮＴ＜ＶＤＤである。
【０００８】
近年、電源電圧は下がる一方であるのに対し、ＭＯＳトランジスタの閾値電圧はあまり下がっていない。このため、制御電圧ＶＣＯＮＴの制御範囲は従来に比べて狭くなってきている。例えば、電源ＶＤＤが１．２Ｖであり、ＭＯＳトランジスタの閾値Ｖｔｈｎは０．３Ｖ〜０．４Ｖである場合、制御電圧ＶＣＯＮＴによるＮＭＯＳ２３の動作範囲は０．８Ｖ〜０．９Ｖ程度しか確保できない。ディレイセルを流れる電流は、ＮＭＯＳ２３に入力される制御電圧ＶＣＯＮＴの範囲で決まるため、このような状況は好ましくない。
【０００９】
この問題を解決する方法として、ゲートに制御電圧を入力するＭＯＳトランジスタに、例えば、閾値電圧の低い低閾値ＭＯＳトランジスタや、閾値電圧が負でありゲート・ソース間電圧が０Ｖでもオン状態であるデプレッション型ＭＯＳ（ネイティブＭＯＳとも言う）トランジスタを使用することにより、制御電圧ＶＣＯＮＴの制御範囲を広くする技術が知られている（特許文献１）。
【特許文献１】特開平１１−４１２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に開示されている技術によれば、電圧制御発振回路の電圧電流変換部にデプレッション型ＭＯＳトランジスタを使用することにより、制御電圧ＶＣＯＮＴが０Ｖ付近であってもディレイセルを流れる電流を制御することができるようになるとされている。前述の例では、制御電圧ＶＣＯＮＴの動作範囲は、０．８Ｖ〜０．９Ｖから電源電圧の１．２Ｖまで確保することができる。しかしながら、デプレッション型ＭＯＳトランジスタは、ゲート・ソース間電圧が０Ｖのときに流れるドレイン電流の製造プロセスばらつきが大きく、一定したバイアス電流が生成できないという問題を抱えている。
【００１１】
本発明の目的は、前記従来技術に基づく問題点を解消し、電圧制御発振回路の電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型ＭＯＳトランジスタを使用した場合であっても、発振周波数オフセット（バイアス電流）の製造プロセスばらつきが補正された電圧制御発振回路を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の電圧制御発振回路は、制御電圧を電流に変換しバイアス電流を生成する電圧電流変換部と、上記バイアス電流がミラーされた電流により遅延が変化するディレイセルとを有し、上記制御電圧に応じて発振周波数が制御される電圧制御発振回路において、
上記電圧電流変換部は、上記制御電圧がそのゲートに入力され上記変換された電流を制御する第１のデプレッション型ＭＯＳトランジスタと、上記変換された電流から上記第１のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧が０Ｖのときのオフセット電流をキャンセルする第２のデプレッション型ＭＯＳトランジスタを備えるものである。
【００１３】
ここで、 上記第２のデプレッション型ＭＯＳトランジスタは、上記変換された電流がミラーされた電流の少なくとも１部がソースまたはドレインに入力されることが好ましい。
【００１４】
また、上記電圧電流変換部は、ゲートとドレインが共通に接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、ゲートが上記第１のＰＭＯＳトランジスタのゲートと共通に接続され、ソースが電源に接続された第２のＰＭＯＳトランジスタとで構成されるカレントミラー回路と、ドレインが上記第１のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに、ゲートが上記制御電圧に接続された第１のＮＭＯＳトランジスタと、ドレインおよびゲートが上記第２のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタと、ドレインが上記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともにグラウンドに接続された第３のＮＭＯＳトランジスタとを備え、上記第１のＮＭＯＳトランジスタは上記第１のデプレッション型ＭＯＳトランジスタであること、および上記第３のＮＭＯＳトランジスタは上記第２のデプレッション型ＭＯＳトランジスタであることが好ましい。
【００１５】
また、上記電圧電流変換部は、ゲートとドレインが共通に接続され、ソースがグラウンドに接続された第１のＮＭＯＳトランジスタと、ゲートが上記第１のＮＭＯＳトランジスタのゲートと共通に接続され、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタとで構成されるカレントミラー回路と、ドレインが上記第１のＮＭＯＳトランジスタのドレインに、ソースが電源に、ゲートが上記制御電圧に接続された第１のＰＭＯＳトランジスタと、ドレインおよびゲートが上記第２のＮＭＯＳトランジスタのドレインに、ソースが電源に接続された第２のＰＭＯＳトランジスタと、ドレインが上記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともに電源に接続された第３のＰＭＯＳトランジスタとを備え、上記第１のＰＭＯＳトランジスタは上記第１のデプレッション型ＭＯＳトランジスタであること、および上記第３のＰＭＯＳトランジスタは上記第２のデプレッション型ＭＯＳトランジスタであることが好ましい。
【００１６】
さらに、上記ディレイセルには、上記電圧電流変換部で生成された上記バイアス電流がミラーされ、上記制御電圧に応じて発振周波数が制御されることが好ましい。
【発明の効果】
【００１７】
本発明の電圧制御発振回路は、電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型ＭＯＳトランジスタを使用した場合であっても、発振周波数オフセットの製造プロセスばらつきを補正する機能を付加することにより、ゲート・ソース間電圧が０Ｖでのオフセットをキャンセルし、制御電圧ＶＣＯＮＴの制御範囲を広げることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電圧制御発振回路について詳細に説明する。
【００１９】
図１は、本発明の電圧制御発振回路の内部構成を表す第１の実施形態の概略図である。
【００２０】
図１に示す電圧制御発振回路１は、前述の図６に示す電圧制御発振回路２０と比較して、定電流源４２を削除し、かつ、電圧電流変換部３に点線で囲んだ部分を新たに付加したものである。すなわち、電圧制御発振回路１の電圧電流変換部３は、ゲートとドレインが接続されソースが電源ＶＤＤに接続されたＰＭＯＳトランジスタ（以下、ＰＭＯＳ）Ｍ１１と、ゲートがそのＰＭＯＳ１１のゲートと共通に接続されソースが電源ＶＤＤに接続されたＰＭＯＳ１２とで構成されるカレントミラー回路４と、ドレインがＰＭＯＳ１１のドレインに、かつソースがグラウンドＧＮＤに、さらにゲートが制御電圧ＶＣＯＮＴに接続されたＮＭＯＳトランジスタ（以下、ＮＭＯＳ）１３と、ドレインおよびゲートがＰＭＯＳ１２のドレインに、かつソースがグラウンドＧＮＤに接続されたＮＭＯＳ１４と、ドレインがＰＭＯＳ１２のドレインに、かつゲートとソースがグラウンドＧＮＤに接続されたＮＭＯＳ１５で構成される。電圧電流変換部３では、制御電圧ＶＣＯＮＴが電流Ｉａに変換され、その変換された電流Ｉａがカレントミラー回路４によりミラーされたミラー電流Ｉｂが生成される。
【００２１】
ここで、ＮＭＯＳ１３はそのゲート・ソース間電圧が０Ｖであっても電流が流れるデプレッション型のトランジスタを使用するため、定電流源は不要となる。また、ＮＭＯＳ１５もＮＭＯＳ１３と同一の特性を有するデプレッション型ＭＯＳトランジスタで構成されている。したがって、ＮＭＯＳ１４には、ＮＭＯＳ１３のゲート・ソース間電圧０Ｖで流れるドレイン電流（オフセット電流）ＩｃをＮＭＯＳ１５で差し引いたバイアス電流Ｉｄが流れる。
【００２２】
ＮＭＯＳ１４は、リングオシレータ２内のディレイセルを構成するＮＭＯＳ１６とでカレントミラー回路５を構成し、ＮＭＯＳ１４を流れるバイアス電流Ｉｄがミラーされる。したがって、ディレイセル２を流れる電流は制御電圧ＶＣＯＮＴにより制御され、電圧制御発振回路１の発振周波数が制御されることになる。
【００２３】
図１において、ＮＭＯＳ１３と１５、ＮＭＯＳ１４と１６、ＰＭＯＳ１１と１２はそれぞれ同じサイズ（ゲート長、ゲート幅）のものを使用するものとする。図１のＮＭＯＳ１５はデプレッション型ＭＯＳトランジスタで形成されており、そのゲート・ソース間電圧は常にグラウンドに固定されているため、ゲート・ソース間電圧０Ｖ時の電流（オフセット電流）Ｉｃが流れている。したがって、以下の式（１）で表わされるように、ＮＭＯＳ１４を流れるバイアス電流Ｉｄとカレントミラー回路５を構成するＮＭＯＳ１６を流れるミラー電流Ｉｅは、制御電圧ＶＣＯＮＴで変化する元の電流Ｉａから、デプレッション型であるＮＭＯＳ１３のゲート・ソース間電圧０Ｖのオフセット電流分のみを取り除いた電流となり、デプレッション型ＭＯＳトランジスタで問題となる製造プロセスのばらつきをキャンセル（吸収）することが可能となる。
Ｉｅ＝Ｉｄ＝（Ｉｂ−Ｉｃ） ……（１）
図２は、制御電圧ＶＣＯＮＴで与える電圧を所定時間（２００ｎｓ）ごと、階段状に増加させていったときのＮＭＯＳ１６を流れる電流Ｉｅの時間変化を示すシミュレーション波形であり、図３は、そのシミュレーション波形の一部分を拡大したものである。図中、上段は何も対策を施さないもの、下段は本発明が適用されたものである。また、図中の符号(1)〜(4)を付したものは、ＭＯＳトランジスタのプロセスばらつき、電源電圧、周囲温度の条件を変えてシミュレーションした波形である。以下にその条件を示す。
符号 プロセス条件 電源電圧 周囲温度
(1) ＴＹＰ ＴＹＰ ＴＹＰ
(2) Ｆ ＭＡＸ ＭＩＮ
(3) Ｓ ＭＩＮ ＭＩＮ
(4) Ｓ ＭＩＮ ＭＡＸ
ここで、ＴＹＰは標準（テイピカル）、Ｆは高速、Ｓは低速、ＭＡＸは最大、ＭＩＮは最小を表わす。
【００２４】
図２に示した結果から、デプレッション型ＭＯＳトランジスタ１３のゲート・ソース間電圧が０Ｖ時にＮＭＯＳ１６を流れるオフセット電流Ｉｅは０Ａであり、プロセス条件、電源電圧、周囲温度がどのような状態であってもオフセット電流がキャンセルされていることが分かる。したがって、電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型ＭＯＳトランジスタを使用した場合であっても、ゲート・ソース間電圧が０Ｖでのオフセットがキャンセルされ、かつ、制御電圧ＶＣＯＮＴの制御範囲を広げることが可能となる。
【００２５】
図４は、本発明の電圧制御発振回路の内部構成を表す第２の実施形態の概略図である。
【００２６】
図４に示す電圧制御発振回路１’は、図１に示す電圧制御発振回路１と比較して、電圧電流変換部の制御電圧ＶＣＯＮＴが入力される部分のみが異なり、したがって、図１と同一の構成要素には同一の符号を付して、重複する説明は省略する。
【００２７】
図４に示す電圧制御発振回路１’の電圧電流変換部３’では、制御電圧ＶＣＯＮＴがそのゲートに入力されるデプレッション型ＮＭＯＳ１３と並列に、同じく制御電圧ＶＣＯＮＴをそのゲート入力とするエンハンスメント型のＮＭＯＳ１７が新たに加わっている。一般的に、デプレッション型ＭＯＳトランジスタはゲート・ソース間電圧が上昇するとドレイン電流が頭打ち（飽和ぎみ）の状態となる。したがって、図１に示すような電圧制御発振回路では、制御電圧ＶＣＯＮＴが上昇しても意図したバイアス電流が得られない可能性がある。そこで、本実施形態では、デプレッション型ＮＭＯＳ１３に加えて、エンハンスメント型ＮＭＯＳ１７を付加し、意図したバイアス電流特性を得ようというものである。
【００２８】
図５は、図４に示す電圧制御発振回路１’の電圧電流変換部３’で変換される電流特性である。図に示すように、変換された電流は、ＮＭＯＳ１３とＮＭＯＳ１７の合成電流となり、これらＮＭＯＳトランジスタによりその値を調整することが可能となる。
【００２９】
尚、第１および第２の実施形態では、ＭＯＳトランジスタ１１、１２をＰＭＯＳトランジスタとし、ＭＯＳトランジスタ１３〜１７をＮＭＯＳトランジスタとして説明したが、それぞれが逆の導電型のＭＯＳトランジスタで構成し、電源、グラウンドをそれぞれ入れ替える構成であっても構わない。
【００３０】
本発明は、基本的に以上のようなものである。
【００３１】
以上、本発明の電圧電流制御回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の電圧制御発振回路の内部構成を表す第１の実施形態の概略図である。
【図２】制御電圧ＶＣＯＮＴで与える電圧を階段状に増加させていったときのＮＭＯＳ１６を流れる電流Ｉｅの時間変化を示すシミュレーション波形である
【図３】図２のシミュレーション波形の一部分を拡大したものである
【図４】本発明の電圧制御発振回路の内部構成を表す第２の実施形態の概略図である。
【図５】図４に示す電圧制御発振回路１’の電圧電流変換部で生成されるバイアス電流特性である。
【図６】従来の電圧制御発振回路の一例を示す図である。
【図７】電圧制御発振回路を構成するリングオシレータの一例を示す図である。
【符号の説明】
【００３３】
１、１’、２０ 電圧制御発振回路
２、３０ リングオシレータ
３、３’４０ 電圧電流変換部
４、５、４１、４２ カレントミラー回路
１１、１２、２１、２２ ＰＭＯＳトランジスタ
１３、１４、１５、１６、１７、２３、２４、２５ ＮＭＯＳトランジスタ
ＶＣＯＮＴ 制御電圧
【特許請求の範囲】
【請求項１】
制御電圧を電流に変換しバイアス電流を生成する電圧電流変換部と、前記バイアス電流がミラーされた電流により遅延が変化するディレイセルとを有し、前記制御電圧に応じて発振周波数が制御される電圧制御発振回路において、
前記電圧電流変換部は、前記制御電圧がそのゲートに入力され前記変換された電流を制御する第１のデプレッション型ＭＯＳトランジスタと、前記変換された電流から前記第１のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧が０Ｖのときのオフセット電流をキャンセルする第２のデプレッション型ＭＯＳトランジスタを備えることを特徴とする電圧制御発振回路。
【請求項２】
前記第２のデプレッション型ＭＯＳトランジスタは、前記変換された電流がミラーされた電流の少なくとも１部がソースまたはドレインに入力されることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記電圧電流変換部は、
ゲートとドレインが共通に接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第１のＰＭＯＳトランジスタのゲートと共通に接続され、ソースが電源に接続された第２のＰＭＯＳトランジスタとで構成されるカレントミラー回路と、
ドレインが前記第１のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに、ゲートが前記制御電圧に接続された第１のＮＭＯＳトランジスタと、
ドレインおよびゲートが前記第２のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともにグラウンドに接続された第３のＮＭＯＳトランジスタとを備え、
前記第１のＮＭＯＳトランジスタは前記第１のデプレッション型ＭＯＳトランジスタであること、および前記第３のＮＭＯＳトランジスタは前記第２のデプレッション型ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
前記電圧電流変換部は、
ゲートとドレインが共通に接続され、ソースがグラウンドに接続された第１のＮＭＯＳトランジスタと、ゲートが前記第１のＮＭＯＳトランジスタのゲートと共通に接続され、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタとで構成されるカレントミラー回路と、
ドレインが前記第１のＮＭＯＳトランジスタのドレインに、ソースが電源に、ゲートが前記制御電圧に接続された第１のＰＭＯＳトランジスタと、
ドレインおよびゲートが前記第２のＮＭＯＳトランジスタのドレインに、ソースが電源に接続された第２のＰＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともに電源に接続された第３のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタは前記第１のデプレッション型ＭＯＳトランジスタであること、および前記第３のＰＭＯＳトランジスタは前記第２のデプレッション型ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項５】
前記ディレイセルには、前記電圧電流変換部で生成された前記バイアス電流がミラーされ、前記制御電圧に応じて発振周波数が制御されることを特徴とする請求項１乃至４に記載の電圧制御発振回路。
【請求項１】
制御電圧を電流に変換しバイアス電流を生成する電圧電流変換部と、前記バイアス電流がミラーされた電流により遅延が変化するディレイセルとを有し、前記制御電圧に応じて発振周波数が制御される電圧制御発振回路において、
前記電圧電流変換部は、前記制御電圧がそのゲートに入力され前記変換された電流を制御する第１のデプレッション型ＭＯＳトランジスタと、前記変換された電流から前記第１のデプレッション型ＭＯＳトランジスタのゲート・ソース間電圧が０Ｖのときのオフセット電流をキャンセルする第２のデプレッション型ＭＯＳトランジスタを備えることを特徴とする電圧制御発振回路。
【請求項２】
前記第２のデプレッション型ＭＯＳトランジスタは、前記変換された電流がミラーされた電流の少なくとも１部がソースまたはドレインに入力されることを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記電圧電流変換部は、
ゲートとドレインが共通に接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第１のＰＭＯＳトランジスタのゲートと共通に接続され、ソースが電源に接続された第２のＰＭＯＳトランジスタとで構成されるカレントミラー回路と、
ドレインが前記第１のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに、ゲートが前記制御電圧に接続された第１のＮＭＯＳトランジスタと、
ドレインおよびゲートが前記第２のＰＭＯＳトランジスタのドレインに、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともにグラウンドに接続された第３のＮＭＯＳトランジスタとを備え、
前記第１のＮＭＯＳトランジスタは前記第１のデプレッション型ＭＯＳトランジスタであること、および前記第３のＮＭＯＳトランジスタは前記第２のデプレッション型ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項４】
前記電圧電流変換部は、
ゲートとドレインが共通に接続され、ソースがグラウンドに接続された第１のＮＭＯＳトランジスタと、ゲートが前記第１のＮＭＯＳトランジスタのゲートと共通に接続され、ソースがグラウンドに接続された第２のＮＭＯＳトランジスタとで構成されるカレントミラー回路と、
ドレインが前記第１のＮＭＯＳトランジスタのドレインに、ソースが電源に、ゲートが前記制御電圧に接続された第１のＰＭＯＳトランジスタと、
ドレインおよびゲートが前記第２のＮＭＯＳトランジスタのドレインに、ソースが電源に接続された第２のＰＭＯＳトランジスタと、
ドレインが前記第２のＮＭＯＳトランジスタのドレインに、ゲートとソースがともに電源に接続された第３のＰＭＯＳトランジスタとを備え、
前記第１のＰＭＯＳトランジスタは前記第１のデプレッション型ＭＯＳトランジスタであること、および前記第３のＰＭＯＳトランジスタは前記第２のデプレッション型ＭＯＳトランジスタであることを特徴とする請求項１または２に記載の電圧制御発振回路。
【請求項５】
前記ディレイセルには、前記電圧電流変換部で生成された前記バイアス電流がミラーされ、前記制御電圧に応じて発振周波数が制御されることを特徴とする請求項１乃至４に記載の電圧制御発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００８−１５４０２０（Ｐ２００８−１５４０２０Ａ）
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願番号】特願２００６−３４０７８４（Ｐ２００６−３４０７８４）
【出願日】平成１８年１２月１９日（２００６．１２．１９）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２０年７月３日（２００８．７．３）
【国際特許分類】
【出願日】平成１８年１２月１９日（２００６．１２．１９）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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