電気的多層構成素子
【課題】一方では著しく低減された寄生キャパシタンスとインダクタンスを有し、他方では例えばプリント基板への容易で省スペース的な取り付けが可能である、より高い集積密度を備えた電気的多層構成素子を提供すること。
【解決手段】上下に積層された誘電層から形成された基体を有し、前記基体内で間隔を置いて誘電層間に配置された複数の導電的電極面を有し、該電極面に複数の電極が形成されており、構成素子の電気的なコンタクトのための少なくとも2つの隆起状はんだを有しており、該隆起状はんだは、基体の表面に配設されており、前記隆起状はんだは、基体内に配設されている貫通コンタクトを介して少なくとも1つの電極と導電的に接続されており、それにより第1の電極積層部と第2の電極積層部が形成され、これらの電極積層部がそれぞれ唯1つの隆起状はんだとコンタクトするようにする。
【解決手段】上下に積層された誘電層から形成された基体を有し、前記基体内で間隔を置いて誘電層間に配置された複数の導電的電極面を有し、該電極面に複数の電極が形成されており、構成素子の電気的なコンタクトのための少なくとも2つの隆起状はんだを有しており、該隆起状はんだは、基体の表面に配設されており、前記隆起状はんだは、基体内に配設されている貫通コンタクトを介して少なくとも1つの電極と導電的に接続されており、それにより第1の電極積層部と第2の電極積層部が形成され、これらの電極積層部がそれぞれ唯1つの隆起状はんだとコンタクトするようにする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基体が上下に積層された誘電層で構成され、それらの間に電極面が配置されている、電気的多層構成素子に関している。
【背景技術】
【0002】
この種の多層構成素子は、誘電層と電極層の特性に応じて、コンデンサ、バリスタ、温度依存性の抵抗(サーミスタ)として用いられている。バリスタの基体の多くは様々な金属酸化物の混合物、例えば酸化亜鉛をベースに製造されている。バリスタは非線形的な電圧依存性の抵抗変化を有しており、これは電気的な回路を過電圧から保護するために用いられている。この場合バリスタの抵抗値は、印加される電圧と共に低下する。コンデンサとして構成されている多層素子は、高電圧のもとでも低電圧の場合のようにノイズを吸収し得る。
【0003】
刊行物独国特許出願公開第19931056号明細書からは、抵抗の低下のために非重畳的な内部電極が機体内部に設けられている多層バリスタが公知である。この内部電極は、構成素子の両方の端面側で大面積のコンタクト層によってコンタクトしており、これは構成素子のSMD実装を可能にしている。この従来技法の構成素子の欠点は、大面積のコンタクト層に基づいて寄生キャパシタンスとインダクタンスが形成されてしまうことである。これは構成素子の電気的な特性の正確な設定調整を困難にする。さらに混種の構成素子はその大面積のコンタクト層に基づいて例えば基板への組付けの際に相応に広いスペースを必要とする。その上さらにこれらの複数の構成素子が集積される形式のモジュールも益々大きくなり、それに伴って特に低い集積密度を有してしまう。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】独国特許出願公開第19931056号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の課題は、一方では著しく低減された寄生キャパシタンスとインダクタンスを有し、他方では例えばプリント基板への容易で省スペース的な取り付けが可能である、より高い集積密度を備えた電気的多層構成素子を提供することである。
【課題を解決するための手段】
【0006】
前記課題は、請求項1の特徴部分に記載された本発明による電気的多層構成素子によって解決される。この多層構成素子の有利な構成例は従属請求項に記載されている。
【図面の簡単な説明】
【0007】
【図1】セラミック構成素子の断面図
【図2A】本発明による構成素子の実施形態を表した平面図
【図2B】本発明による構成素子の実施形態を表した断面図
【図2C】本発明による構成素子の実施形態を表した平面図
【図3A】本発明による構成素子の実施形態を表した平面図
【図3B】本発明による構成素子の実施形態を表した断面図
【図4A】本発明による構成素子の実施形態を表した平面図
【図4B】本発明による構成素子の実施形態を表した断面図
【図5A】本発明による構成素子の実施形態を表した平面図
【図5B】本発明による構成素子の実施形態を表した断面図
【図6A】本発明による構成素子の実施形態を表した平面図
【図6B】本発明による構成素子の実施形態を表した断面図
【図7A】本発明による構成素子の実施形態を表した平面図
【図7B】本発明による構成素子の実施形態を表した断面図
【図8】本発明による構成素子の実施形態を表した平面図
【図9】本発明による構成素子の実施形態を表した断面図
【図10】支持基板上に取り付けられた本発明による構成素子を表した図
【発明を実施するための形態】
【0008】
本発明は、その機能が、コンデンサ、温度依存性の抵抗及びバリスタから選択されている電気的多層構成素子に関している。この多層構成素子は、上下に積層された誘電層から形成された基体を有し、この基体内では誘電層間で間隔をおいて配置された複数の導電的電極面が配設されており、それらの間に電極が形成されている。さらに基体表面上での構成素子の電気的なコンタクトのための少なくとも2つの球状若しくは隆起状はんだが設けられており、この場合1つの隆起状はんだが、それぞれ基体内に配設されている貫通コンタクトを介して少なくとも1つの電極と導電接続されており、そのため第1の電極積層部と第2の電極積層部が形成されている。この電極積層部は、本発明の趣旨では単に複数の電極を含むだけでなく、極端ケースでは唯1つの電極しか含まないこともあり得る。隆起状はんだと共に電極を接続している導電性の貫通コンタクトは、"バイア"とも称される。電極の特殊なコンタクトに基づいて特に簡単にできるだけ多くの能動素子、例えばバリスタ、サーミスタ又はコンデンサなどが本発明による電気的多層構成素子内に集積できる。
【0009】
従来の構成素子、例えばSMD実装方式で構成された構成素子に比べて本発明による電気的多層構成素子は次のようなさらなる利点を有している。すなわち、基体内に設けられた電極との電気的なコンタクトに用いられる隆起状はんだに基づいて、従来技法による構成素子と比較して著しく簡単な構成素子のコンタクトが可能となることである。この隆起状はんだは通常は基体表面上で、従来のSMDコンタクト方式のもとで使用されていた大面積のコンタクト層に比べて遙かに少ないスペースしか必要としない。その上さらに本発明による構成素子においては、この隆起状はんだ部分の小さなサイズに基づいて寄生キャパシタンスとインダクタンスが著しく低減される。隆起状はんだ部分と貫通コンタクトの小さなサイズに基づいて、多数の個別素子を高い集積密度で電気的多層構成素子内に集積させることが可能となり、それによって多数の能動素子を有する多層構成素子が非常に簡単に形成できる。
【0010】
本発明による多層構成素子においては、異なる電極面に配置された複数の電極を含むことができ、その場合にこれらの電極が基体内に配置された貫通コンタクトを用いて相互に導電的に接続される(例えば図2B参照)。
【0011】
本発明による多層構成素子の有利な構成例によれば、少なくとも2つの電極積層部が基体内で相互に対向配置され、この場合2つの電極積層部間に基体の1つの領域が存在しており、該領域は電極層を有していない。このことは、第1及び第2の電極積層部の電極が相互に重ならないことを意味している。この種の基体内の電極構造は、特に有利には次のことに適している。すなわち、構成素子の抵抗を電極の正確な実施形態に応じて変化させるのに適している。
【0012】
別の有利な実施形態によれば、電極は基体内で重畳的に配設される。異なる第1及び第2の電極積層部の電極を重なるように配設すると、異なった電極積層部の電極の重畳領域において、異なる電位を与えた場合にコンデンサ効果が特に容易に得られる。
【0013】
さらに有利には、隆起状はんだ並びに電極積層部のいずれにもコンタクトしていない、付加的な導電的電極が基体内に設けられる。このようにすれば、2つの分離した重畳的な電極構造が内部において連続的に相互接続可能となる。このように構成された電極は、特にそれが第1若しくは第2の電極積層部の電極と重畳する場合には、本発明による多層構成素子の電気的な特性の多大な画一性が考慮される。このような電極を用いれば、特に均質な電気特性を示す本発明による多層構成素子が製造できる。
【0014】
さらに有利には、少なくとも1つの付加的に存在する導電的電極を含んだ少なくとも1つの第3の電極積層部が基体内に設けられてもよく、これが貫通コンタクトを介して基体表面の第3の隆起状はんだと導電的に接続されていてもよい。この第3の電極積層部の少なくとも1つの電極は第1の電極積層部と第2の電極積層部の電極と重畳し得る。この種の実施形態によれば、複数の能動素子の内部的な相互接続が可能となる。それにより、当該の多層構成素子を一枚のプリント基板に取り付ける場合に、相互接続コスト並びに配線コストが著しく軽減できる。その場合には基板上のスペースも同時に節約できる。この第3の電極積層部は、例えば共通のアースコンタクトとして使用できる。
【0015】
本発明の有利な実施例によれば、第1及び第2の電極積層部の電極が重畳していない構成も可能である。この場合はこれらの電極は、有利には当該多層構成素子の抵抗の変更のために用いられる。この実施形態はさらに有利には、非常に小さなキャパシタンスを有する素子構造のためのものであってもよい。
【0016】
有利には、前記第1の電極積層部、第2の電極積層部及び第3の電極積層部は、それぞれ1つの電極を含んでいる。この場合には、第3の電極積層部の電極のみが第1及び第2の電極積層部の電極に重畳している。その場合第1及び第2の電極積層部の電極は重畳しない。この実施形態は、本発明による構成素子において多層コンデンサの集積化を特に容易にさせる。この場合の相互接続のケースでは、第3の電極積層部の電極がそれぞれ同じ電位を有し、第2及び第1の電極積層部の電極はそれとは異なる電位を有し得る。その場合にはそれぞれ1つの電極を備えた第2及び第1の電極積層部からみて、第3の電極積層部の電極と重畳する電極を備えたさらなる電極積層部が設けられてもよい(例えば図9参照)。
【0017】
本発明の別の有利な変化実施例によれば、異なる電極積層部の電極間の重畳面が種々異なる大きさで構成される。既に前述したように、異なる電極積層部の電極の重畳に基づいて、異なる電位の相互接続のケースにおいては、コンデンサ効果状態を有する。重畳面積の異なった大きさに基づいて異なるキャパシタンスが生じる(例えば図3A及び図3B参照)。これによって有利には本発明による電気的構成素子の個々の能動素子における電気特性のさらなる変化が達成され得る。その場合には、第3の電極積層部の電極と、第2及び第1の電極積層部の電極の間の重畳面を同じでない大きさにしてもよい(図3A及び図3B参照)。
【0018】
本発明の多層構成素子によればさらに、導電的電極を備えた第4の電極積層部及び第5の電極積層部が設けられており、前記電極は、貫通コンタクトを介して基体表面上の第4の隆起状はんだと第5の隆起状はんだに接続されており、この場合第4の電極積層部の電極は、第2の電極積層部の電極および第5の電極積層部の電極と重畳している(図4A及び図4B参照)。この実施形態によれば、さらに特に簡単な内的相互接続が実現される。
【0019】
さらに、隆起状はんだに接続されたさらなる電極積層部が基体内に設けられてもよい。それによりさらなる能動素子、例えば前述したようなコンデンサ、バリスタあるいはサーミスタが本発明による構成素子に設けられ、それによって多数の構成素子が高い集積密度のもとで特に小さな容積空間に存在し得る。
【0020】
本発明による構成素子においてさらに有利には、異なる電極積層部の電極(のうちの少なくともいくつかが相互に導電的に接続される(例えば図8参照)。このような電気的な接続を用いることによって、さらに簡単で有利な、それぞれの使用目的にマッチした内的相互接続が本発明による構成素子において実現される。
【0021】
さらに有利には、全ての隆起状はんだが基体の同じ基準面に配設される。これにより、例えばフリップチップ配置を用いて、構成素子を隆起状はんだを介してターゲット基板に接続させることが非常に容易に可能となる。このフリップチップ構成方式は、この場合特にスペースの節約と本発明による構成素子のターゲット基板への容易な取り付けを可能にさせる。
【0022】
さらに前記誘電層は、有利にはセラミック材料を含む。なぜならエレクトロセラミックは特に適しているからである。前記セラミック材料は、ZnO−Bi若しくはZnO−Prをベースにしたバリスタセラミックを含んでいる。また前記セラミック材料は、さらにいわゆるNP0セラミック、例えば(Sm,Pa)NiCdO3から選択されたコンデンサセラミックを含み得る。これらのセラミックは、温度依存性のεγ値を有しており、強誘電セラミックではない。さらに高い誘電率を備えた強誘電セラミック、並びにドーピングされたBaTiO3及びいわゆる遮断層セラミックも適用可能である。当該誘電セラミックは、例えば公知文献"Keramik, H.Schaumburg(Hrsg.),B.G. Teubner-Verlag Stuttgart 1994(P351-352,P363)"に記載されており、これらの記載頁から全内容が把握され得る。その上さらに前記セラミック材料は、サーミスタセラミックやNTCセラミック、例えばニッケル、マンガン、スピネル、ペロフスカイト等のNTCセラミックから選択されてもよい。しかしながらまた誘電性の非セラミック材料、例えばガラスなどが用いられてもよい。
【0023】
本発明の別の有利な実施例によれば、少なくとも5つの電極積層部が基体内に設けられ、前記基体は、2.5mm2よりも小さい基準面を有し、この場合5つの隆起状はんだが電極積層部のコンタクトのために同じ主表面上に設けられる。複数の集積された能動素子を備えた本発明による構成素子のもとでは、少なくとも9つの電極積層部が基体内に設けられ、この場合当該基体は5mm2よりも小さい基準面を有している。これらの9つの電極積層部の電気的なコンタクトのために9つの隆起状はんだが基体の同じ主表面上に特に簡単なフリップチップコンタクトのために設けられている。11の電極積層部が基体内に設けられている場合には、当該基体は通常は、8mm2よりも小さい基準面を有する。その場合11の隆起状はんだが当該電極積層部のコンタクトのために同じ主表面上でフリップチップコンタクトのために設けられている。
【0024】
さらに本発明による構成素子においては有利には全ての誘電層が、バリスタ、サーミスタ若しくはコンデンサセラミックであり、そのためこれらの電気的な特性を有していない誘電層は基体内には存在しない。
【実施例】
【0025】
以下では本発明による構成素子を概略的な図面と実施例に基づいて詳細に説明する。
【0026】
図1には従来方式のセラミック多層構成素子、例えばバリスタ4が断面図で示されている。この構成素子の相対向する端面には、大面積のコンタクト層2A,2Bが配設されており、基体の内部に存在する電極3とコンタクトしている。この場合2つの電極積層部が形成されており、これらはそれぞれ1つのコンタクト層のみにコンタクトしている。特に大面積のコンタクト面2A,2Bに基づいてこの従来の構成素子の周りでは著しい寄生キャパシタンスとインダクタンスが存在している。さらにこの構成素子を支持体に取り付けるためにはその大面積が故に多くのスペースを必要とする。
【0027】
図2Aには、本発明による電気的多層構成素子の2つの異なる実施形態が平面図で表されている。この平面図内では、隆起状はんだ10,15及び20とさらなる隆起状はんだが識別される。さらに複数の貫通コンタクト6は波線で表されており、これらは当該隆起状はんだ10,15,20下方のセラミック性基体内に存在している。さらにこの平面図において識別できる電極を最上位電極とも称する。この場合第1の隆起状はんだ10が設けられており、これは第1の電極10Aとコンタクトしている。これらは当該構成素子の第2の隆起状はんだ15に相対向しており、この第2の隆起状はんだは第2の電極15Aにコンタクトしている。さらに第3の隆起状はんだ20が設けられており、該第3の隆起状はんだは第3の電極20Aと導電的にコンタクトしている。その上さらに2つのさらなる電極12及び13が2つのさらなる隆起状はんだ12A及び13Aと共に識別され、これらは第3の電極20Aに対して、第1及び第2の電極と同じような位置を占めている。異なる隆起状はんだにコンタクトしている電極層の間の重畳領域は、コンデンサを表し、そのため左方の平面図内には4つのコンデンサが構成素子内に存在しており、それに対して右方の平面図内にはそれに相応して8つのコンデンサが構成素子内に存在している。
【0028】
図2Bには、図2Aの平面図に示されている構成素子が符号Aで示された線に沿った断面図で示されている。この場合第1の電極10Aからなる第1の電極積層部10Bが識別され、これは貫通コンタクト(バイア)6A,6Bを介して第1の隆起状はんだ10と導電的に接続されている。これらの隆起状はんだと貫通コンタクトの間には、隆起状下層部金属化層(UBM)7が設けられている。しかしながらこの金属化層7は、必ずしも存在しなければならないわけではない。例えば隆起状半田を貫通コンタクト上に設けてもよい。さらに第2の隆起状はんだ15と導電的に接続された第2の電極15Aからならなる第2の電極積層部15Bが存在し得る。第1の電極積層部10Bと第2の電極積層部15Bは、第3の隆起状はんだ20を介してコンタクトしている第3の電極積層部20Bの電極20Aとそれぞれ重畳している。異なる隆起状はんだに異なる電位が印加されると、電極間の重畳領域にコンデンサ効果のための異なる電位が生じる。その上さらに基体5に対する材料としてバリスタセラミック、例えば酸化亜鉛をベースにしたものが利用されると、当該の構成素子を用いてコンデンサを備えたバリスタの内部構成が実現できる。有利には隆起状はんだ10,15,20が基体の主表面に配設される。その場合貫通コンタクト6A(これらは隆起状はんだ10,15,20の近傍にある)は、貫通コンタクト6B(これらはさらに隆起状はんだ10,15,20よりも離れている)よりも隣接する端面500,600からさらに離されている。このことはとりわけ次のような利点となる。すなわちこのようにすれば、全ての貫通コンタクト6A,6Bが上下に面一に配設される場合よりも、端面に隣接する隆起状はんだ10,15がさらに当該端面から離されることになる。これにより、とりわけ隆起状はんだと誘電層の上下の積層部の形成が確実にかつ容易となる。
【0029】
図2Cは、当該構成素子の図2Bの円形領域の回路図を示したものである。ここでは、この領域内でバリスタ50とコンデンサ40の間に並列回路が実現されていることが認められる。
【0030】
図3Aは、本発明による構成素子の別の有利な実施形態を平面図で表している。この場合図2Aに類似して第1の電極10Aと第2の電極15Aと第3の電極20Aからなる装置が示されており、それらはそれぞれ異なる隆起状はんだ10,15,20とコンタクトし重畳されている。図2Aの場合と異なるのは、いずれにせよ異なる大きさの重畳面が一方の側では第1の電極10Aと第3の電極20Aの間に実現され、もう一方の側では第2の電極15Aと第3の電極20Aの間に実現されている。この異なる大きさの重畳面は、この図では符号21と22で表されている。これらの異なる大きさの重畳面に基づいて、異なる大きさのキャパシタンスが特に容易に実現できる。この平面図では全部で12の多層コンデンサが構成素子基体内に設けられており、その場合それぞれ4つの多層コンデンサが共通の第3の電極を介して内部的に相互接続されている。
【0031】
図3Bは、図3Aの符号Bで示されたラインに沿った断面図である。この場合異なる大きさの重畳面21,22bが第1の電極10Aと第3の電極20Aの間および第2の電極15Aと第4の電極20Aの間に認められる。
【0032】
図4Aは、本発明による多層構成素子のさらなる実施形態を平面図で表した図である。これまでに表した実施形態とは異なってここでは、第2の電極15Aが第3の電極20Aからみてさらに第4の隆起状はんだ25と接続された第4の電極25Aにコンタクトしている。さらに第5の隆起状はんだ30が設けられており、このはんだは第5の電極30Aと導電的に接続され、これはただ第4の電極25Aと重畳しているだけである。第4の付加的な電極は、第2の電極にも第5の電極にも重畳している。このような配置構成を用いることによって特に簡単に本発明による多層構成素子のさらなる内的な相互接続が実現可能となる。この構成素子の平面図では、全部で16の多層コンデンサが認められ、それらはそれぞれ電極間の重畳領域において異なる電極積層部を形成し、この場合それぞれ8つの多層コンデンサが内的に相互接続されている。
【0033】
図4Bは、図4Aの変面図に示した構成素子のラインCに沿った断面図である。第3の電極20Aは、第3の隆起状はんだ20を介して、及び第4の電極25Aは第4の隆起状はんだ25を介してアースにコンタクトされている。
【0034】
図5Aは、本発明による多層構成素子のさらに別の実施形態の平面図を示したものであり、ここでは内的に相互接続されていない2つの多層コンデンサが実現されている。
【0035】
図5Bは、図5AのラインDに沿った断面図である。ここでは第1の電極10Aが第2の電極15Aと重畳されそれぞれ隆起状はんだ10および15と導電的に接続されている様子がわかる。
【0036】
図6Aは、それ自体重畳されてない全部で8つの電極が相対向している多層構成素子の実施形態が平面図で表されている。そのため電極間の領域11は、電極を何も持っていない基体内に存在している。この種の配置構成は、例えば素子抵抗、バリスタ電圧またはキャパシタンスを任意に変更したい時に用いられる。
【0037】
この場合図6Bは図6AのラインEに沿った断面図である。2つの電極積層部10Bと15Bは、基体5内で相対向しており、この場合これらの2つの電極積層部の間には電極なしの領域11が存在している。
【0038】
図7Aは、隆起状はんだ10及び15に接続された電極10A及び15A並びに隆起状はんだとは何もコンタクトしていないいわゆる浮遊電極60からなる配置構成の平面図である。この付加的な電極積層部は、特に構成素子の電気的特性のより高い均一性に対して有利である。
【0039】
図7Bには、図7AのラインFに沿った断面図が示されている。この場合、付加的な浮遊電極60が第1の電極10Aと第2の電極15Aに重畳しているのが識別される。
【0040】
図8には、異なる隆起状はんだ20及び80にコンタクトしている電極20A、80Aが接続部70を介して相互に導電的に接続されている、本発明による多層構成素子のさらに別の有利な変化実施例が示されている。これによって本発明による構成素子の特に有利なさらなる内的相互接続が実現される。
【0041】
図9には、相互に重畳していない電極10A及び15Aが、隆起状はんだとコンタクトし例えばアースにコンタクトされていてもよい唯1つの大型電極20Aに重畳された本発明による多層構成素子のさらなる変化例の断面図が示されている。
【0042】
図10には、隆起状はんだ10,15,20並びに端子面90を介して僅かな間隔をおいてフリップチップ構造形式で支持基板100に取付けられている、本発明による構成素子1の配置構成が断面図で示されている。このフリップチップ構造形式は、特に簡単で迅速かつ低コストな本発明による構成素子の取り付けを可能にしている。この場合この構成素子は基板100上で広い間隔をあけることなく直接隣接させて取付けることが可能である。
【0043】
貫通コンタクトは、全ての図示の実施形態のもとで例えば打ち抜き工具を用いて基体内に貫通孔部を設けることで形成してもよい。この場合導電性の材料は、例えばAg,AgPd,AgPt,AgPdPt,Pd,Pt,Cuから選択され貫通孔部に配設される。この場合貫通孔部の形態の貫通コンタクトは、有利には角を丸めた断面、例えば図2Aに示されているような断面を有し得る。しかしながら矩形の断面も有し得る。貫通孔部は有利には誘電層内に形成できる。その場合には導電性材料がそれらの貫通孔部に充填される。貫通孔部は基体内で例えば図2A及び図2Bに示されているチャネル状に形成されてよい。このチャネルは有利にはセラミック製基体に対して横方向に、有利には直角方向に延在する。主表面上ないし主表面上のみには隆起状はんだが設けられる。さらに有利には、上下に積層された誘電層、例えばセラミック未焼結フィルムが貫通孔部内に配設された導電性材料と共に1つの方法ステップにおいて焼結処理される。この場合最終的に焼結された基体は貫通コンタクトを伴って形成される。この場合の焼結温度は、誘電層の特性に依存して選択され、例えばバリスタセラミックの場合には摂氏1000℃から1300℃、他のセラミック、例えばコンデンサセラミックの場合には約850℃〜1100℃である。続いて隆起状下層部金属化層と隆起状はんだが形成される。例えばはんだペーストが印刷技法、例えばスクリーン印刷技法を用いて被着され、その後で溶融される。本発明の他の実施形態の場合には、隆起状はんだが座着されて溶融されるか若しくは例えば高温のはんだ内への浸せきを用いて形成される(immersion solder bumping)。また針金状のはんだを溶融した後で切断して隆起状はんだを形成することも考えられる(stud bumping)。
【0044】
本発明はここに示した実施例のみに限定されるものではない。さらなる別の変化例、とりわけ基体内に設けられる能動素子の数とその内的相互接続に関する別の変化例ももちろん可能である。
【符号の説明】
【0045】
1 多層構成素子
6 貫通コンタクト
10 隆起状はんだ
10A 電極
10B 第1の電極積層部
15 隆起状はんだ
15A 電極
15B 第2の電極積層部
21 重畳面
22 重畳面
【技術分野】
【0001】
本発明は、基体が上下に積層された誘電層で構成され、それらの間に電極面が配置されている、電気的多層構成素子に関している。
【背景技術】
【0002】
この種の多層構成素子は、誘電層と電極層の特性に応じて、コンデンサ、バリスタ、温度依存性の抵抗(サーミスタ)として用いられている。バリスタの基体の多くは様々な金属酸化物の混合物、例えば酸化亜鉛をベースに製造されている。バリスタは非線形的な電圧依存性の抵抗変化を有しており、これは電気的な回路を過電圧から保護するために用いられている。この場合バリスタの抵抗値は、印加される電圧と共に低下する。コンデンサとして構成されている多層素子は、高電圧のもとでも低電圧の場合のようにノイズを吸収し得る。
【0003】
刊行物独国特許出願公開第19931056号明細書からは、抵抗の低下のために非重畳的な内部電極が機体内部に設けられている多層バリスタが公知である。この内部電極は、構成素子の両方の端面側で大面積のコンタクト層によってコンタクトしており、これは構成素子のSMD実装を可能にしている。この従来技法の構成素子の欠点は、大面積のコンタクト層に基づいて寄生キャパシタンスとインダクタンスが形成されてしまうことである。これは構成素子の電気的な特性の正確な設定調整を困難にする。さらに混種の構成素子はその大面積のコンタクト層に基づいて例えば基板への組付けの際に相応に広いスペースを必要とする。その上さらにこれらの複数の構成素子が集積される形式のモジュールも益々大きくなり、それに伴って特に低い集積密度を有してしまう。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】独国特許出願公開第19931056号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の課題は、一方では著しく低減された寄生キャパシタンスとインダクタンスを有し、他方では例えばプリント基板への容易で省スペース的な取り付けが可能である、より高い集積密度を備えた電気的多層構成素子を提供することである。
【課題を解決するための手段】
【0006】
前記課題は、請求項1の特徴部分に記載された本発明による電気的多層構成素子によって解決される。この多層構成素子の有利な構成例は従属請求項に記載されている。
【図面の簡単な説明】
【0007】
【図1】セラミック構成素子の断面図
【図2A】本発明による構成素子の実施形態を表した平面図
【図2B】本発明による構成素子の実施形態を表した断面図
【図2C】本発明による構成素子の実施形態を表した平面図
【図3A】本発明による構成素子の実施形態を表した平面図
【図3B】本発明による構成素子の実施形態を表した断面図
【図4A】本発明による構成素子の実施形態を表した平面図
【図4B】本発明による構成素子の実施形態を表した断面図
【図5A】本発明による構成素子の実施形態を表した平面図
【図5B】本発明による構成素子の実施形態を表した断面図
【図6A】本発明による構成素子の実施形態を表した平面図
【図6B】本発明による構成素子の実施形態を表した断面図
【図7A】本発明による構成素子の実施形態を表した平面図
【図7B】本発明による構成素子の実施形態を表した断面図
【図8】本発明による構成素子の実施形態を表した平面図
【図9】本発明による構成素子の実施形態を表した断面図
【図10】支持基板上に取り付けられた本発明による構成素子を表した図
【発明を実施するための形態】
【0008】
本発明は、その機能が、コンデンサ、温度依存性の抵抗及びバリスタから選択されている電気的多層構成素子に関している。この多層構成素子は、上下に積層された誘電層から形成された基体を有し、この基体内では誘電層間で間隔をおいて配置された複数の導電的電極面が配設されており、それらの間に電極が形成されている。さらに基体表面上での構成素子の電気的なコンタクトのための少なくとも2つの球状若しくは隆起状はんだが設けられており、この場合1つの隆起状はんだが、それぞれ基体内に配設されている貫通コンタクトを介して少なくとも1つの電極と導電接続されており、そのため第1の電極積層部と第2の電極積層部が形成されている。この電極積層部は、本発明の趣旨では単に複数の電極を含むだけでなく、極端ケースでは唯1つの電極しか含まないこともあり得る。隆起状はんだと共に電極を接続している導電性の貫通コンタクトは、"バイア"とも称される。電極の特殊なコンタクトに基づいて特に簡単にできるだけ多くの能動素子、例えばバリスタ、サーミスタ又はコンデンサなどが本発明による電気的多層構成素子内に集積できる。
【0009】
従来の構成素子、例えばSMD実装方式で構成された構成素子に比べて本発明による電気的多層構成素子は次のようなさらなる利点を有している。すなわち、基体内に設けられた電極との電気的なコンタクトに用いられる隆起状はんだに基づいて、従来技法による構成素子と比較して著しく簡単な構成素子のコンタクトが可能となることである。この隆起状はんだは通常は基体表面上で、従来のSMDコンタクト方式のもとで使用されていた大面積のコンタクト層に比べて遙かに少ないスペースしか必要としない。その上さらに本発明による構成素子においては、この隆起状はんだ部分の小さなサイズに基づいて寄生キャパシタンスとインダクタンスが著しく低減される。隆起状はんだ部分と貫通コンタクトの小さなサイズに基づいて、多数の個別素子を高い集積密度で電気的多層構成素子内に集積させることが可能となり、それによって多数の能動素子を有する多層構成素子が非常に簡単に形成できる。
【0010】
本発明による多層構成素子においては、異なる電極面に配置された複数の電極を含むことができ、その場合にこれらの電極が基体内に配置された貫通コンタクトを用いて相互に導電的に接続される(例えば図2B参照)。
【0011】
本発明による多層構成素子の有利な構成例によれば、少なくとも2つの電極積層部が基体内で相互に対向配置され、この場合2つの電極積層部間に基体の1つの領域が存在しており、該領域は電極層を有していない。このことは、第1及び第2の電極積層部の電極が相互に重ならないことを意味している。この種の基体内の電極構造は、特に有利には次のことに適している。すなわち、構成素子の抵抗を電極の正確な実施形態に応じて変化させるのに適している。
【0012】
別の有利な実施形態によれば、電極は基体内で重畳的に配設される。異なる第1及び第2の電極積層部の電極を重なるように配設すると、異なった電極積層部の電極の重畳領域において、異なる電位を与えた場合にコンデンサ効果が特に容易に得られる。
【0013】
さらに有利には、隆起状はんだ並びに電極積層部のいずれにもコンタクトしていない、付加的な導電的電極が基体内に設けられる。このようにすれば、2つの分離した重畳的な電極構造が内部において連続的に相互接続可能となる。このように構成された電極は、特にそれが第1若しくは第2の電極積層部の電極と重畳する場合には、本発明による多層構成素子の電気的な特性の多大な画一性が考慮される。このような電極を用いれば、特に均質な電気特性を示す本発明による多層構成素子が製造できる。
【0014】
さらに有利には、少なくとも1つの付加的に存在する導電的電極を含んだ少なくとも1つの第3の電極積層部が基体内に設けられてもよく、これが貫通コンタクトを介して基体表面の第3の隆起状はんだと導電的に接続されていてもよい。この第3の電極積層部の少なくとも1つの電極は第1の電極積層部と第2の電極積層部の電極と重畳し得る。この種の実施形態によれば、複数の能動素子の内部的な相互接続が可能となる。それにより、当該の多層構成素子を一枚のプリント基板に取り付ける場合に、相互接続コスト並びに配線コストが著しく軽減できる。その場合には基板上のスペースも同時に節約できる。この第3の電極積層部は、例えば共通のアースコンタクトとして使用できる。
【0015】
本発明の有利な実施例によれば、第1及び第2の電極積層部の電極が重畳していない構成も可能である。この場合はこれらの電極は、有利には当該多層構成素子の抵抗の変更のために用いられる。この実施形態はさらに有利には、非常に小さなキャパシタンスを有する素子構造のためのものであってもよい。
【0016】
有利には、前記第1の電極積層部、第2の電極積層部及び第3の電極積層部は、それぞれ1つの電極を含んでいる。この場合には、第3の電極積層部の電極のみが第1及び第2の電極積層部の電極に重畳している。その場合第1及び第2の電極積層部の電極は重畳しない。この実施形態は、本発明による構成素子において多層コンデンサの集積化を特に容易にさせる。この場合の相互接続のケースでは、第3の電極積層部の電極がそれぞれ同じ電位を有し、第2及び第1の電極積層部の電極はそれとは異なる電位を有し得る。その場合にはそれぞれ1つの電極を備えた第2及び第1の電極積層部からみて、第3の電極積層部の電極と重畳する電極を備えたさらなる電極積層部が設けられてもよい(例えば図9参照)。
【0017】
本発明の別の有利な変化実施例によれば、異なる電極積層部の電極間の重畳面が種々異なる大きさで構成される。既に前述したように、異なる電極積層部の電極の重畳に基づいて、異なる電位の相互接続のケースにおいては、コンデンサ効果状態を有する。重畳面積の異なった大きさに基づいて異なるキャパシタンスが生じる(例えば図3A及び図3B参照)。これによって有利には本発明による電気的構成素子の個々の能動素子における電気特性のさらなる変化が達成され得る。その場合には、第3の電極積層部の電極と、第2及び第1の電極積層部の電極の間の重畳面を同じでない大きさにしてもよい(図3A及び図3B参照)。
【0018】
本発明の多層構成素子によればさらに、導電的電極を備えた第4の電極積層部及び第5の電極積層部が設けられており、前記電極は、貫通コンタクトを介して基体表面上の第4の隆起状はんだと第5の隆起状はんだに接続されており、この場合第4の電極積層部の電極は、第2の電極積層部の電極および第5の電極積層部の電極と重畳している(図4A及び図4B参照)。この実施形態によれば、さらに特に簡単な内的相互接続が実現される。
【0019】
さらに、隆起状はんだに接続されたさらなる電極積層部が基体内に設けられてもよい。それによりさらなる能動素子、例えば前述したようなコンデンサ、バリスタあるいはサーミスタが本発明による構成素子に設けられ、それによって多数の構成素子が高い集積密度のもとで特に小さな容積空間に存在し得る。
【0020】
本発明による構成素子においてさらに有利には、異なる電極積層部の電極(のうちの少なくともいくつかが相互に導電的に接続される(例えば図8参照)。このような電気的な接続を用いることによって、さらに簡単で有利な、それぞれの使用目的にマッチした内的相互接続が本発明による構成素子において実現される。
【0021】
さらに有利には、全ての隆起状はんだが基体の同じ基準面に配設される。これにより、例えばフリップチップ配置を用いて、構成素子を隆起状はんだを介してターゲット基板に接続させることが非常に容易に可能となる。このフリップチップ構成方式は、この場合特にスペースの節約と本発明による構成素子のターゲット基板への容易な取り付けを可能にさせる。
【0022】
さらに前記誘電層は、有利にはセラミック材料を含む。なぜならエレクトロセラミックは特に適しているからである。前記セラミック材料は、ZnO−Bi若しくはZnO−Prをベースにしたバリスタセラミックを含んでいる。また前記セラミック材料は、さらにいわゆるNP0セラミック、例えば(Sm,Pa)NiCdO3から選択されたコンデンサセラミックを含み得る。これらのセラミックは、温度依存性のεγ値を有しており、強誘電セラミックではない。さらに高い誘電率を備えた強誘電セラミック、並びにドーピングされたBaTiO3及びいわゆる遮断層セラミックも適用可能である。当該誘電セラミックは、例えば公知文献"Keramik, H.Schaumburg(Hrsg.),B.G. Teubner-Verlag Stuttgart 1994(P351-352,P363)"に記載されており、これらの記載頁から全内容が把握され得る。その上さらに前記セラミック材料は、サーミスタセラミックやNTCセラミック、例えばニッケル、マンガン、スピネル、ペロフスカイト等のNTCセラミックから選択されてもよい。しかしながらまた誘電性の非セラミック材料、例えばガラスなどが用いられてもよい。
【0023】
本発明の別の有利な実施例によれば、少なくとも5つの電極積層部が基体内に設けられ、前記基体は、2.5mm2よりも小さい基準面を有し、この場合5つの隆起状はんだが電極積層部のコンタクトのために同じ主表面上に設けられる。複数の集積された能動素子を備えた本発明による構成素子のもとでは、少なくとも9つの電極積層部が基体内に設けられ、この場合当該基体は5mm2よりも小さい基準面を有している。これらの9つの電極積層部の電気的なコンタクトのために9つの隆起状はんだが基体の同じ主表面上に特に簡単なフリップチップコンタクトのために設けられている。11の電極積層部が基体内に設けられている場合には、当該基体は通常は、8mm2よりも小さい基準面を有する。その場合11の隆起状はんだが当該電極積層部のコンタクトのために同じ主表面上でフリップチップコンタクトのために設けられている。
【0024】
さらに本発明による構成素子においては有利には全ての誘電層が、バリスタ、サーミスタ若しくはコンデンサセラミックであり、そのためこれらの電気的な特性を有していない誘電層は基体内には存在しない。
【実施例】
【0025】
以下では本発明による構成素子を概略的な図面と実施例に基づいて詳細に説明する。
【0026】
図1には従来方式のセラミック多層構成素子、例えばバリスタ4が断面図で示されている。この構成素子の相対向する端面には、大面積のコンタクト層2A,2Bが配設されており、基体の内部に存在する電極3とコンタクトしている。この場合2つの電極積層部が形成されており、これらはそれぞれ1つのコンタクト層のみにコンタクトしている。特に大面積のコンタクト面2A,2Bに基づいてこの従来の構成素子の周りでは著しい寄生キャパシタンスとインダクタンスが存在している。さらにこの構成素子を支持体に取り付けるためにはその大面積が故に多くのスペースを必要とする。
【0027】
図2Aには、本発明による電気的多層構成素子の2つの異なる実施形態が平面図で表されている。この平面図内では、隆起状はんだ10,15及び20とさらなる隆起状はんだが識別される。さらに複数の貫通コンタクト6は波線で表されており、これらは当該隆起状はんだ10,15,20下方のセラミック性基体内に存在している。さらにこの平面図において識別できる電極を最上位電極とも称する。この場合第1の隆起状はんだ10が設けられており、これは第1の電極10Aとコンタクトしている。これらは当該構成素子の第2の隆起状はんだ15に相対向しており、この第2の隆起状はんだは第2の電極15Aにコンタクトしている。さらに第3の隆起状はんだ20が設けられており、該第3の隆起状はんだは第3の電極20Aと導電的にコンタクトしている。その上さらに2つのさらなる電極12及び13が2つのさらなる隆起状はんだ12A及び13Aと共に識別され、これらは第3の電極20Aに対して、第1及び第2の電極と同じような位置を占めている。異なる隆起状はんだにコンタクトしている電極層の間の重畳領域は、コンデンサを表し、そのため左方の平面図内には4つのコンデンサが構成素子内に存在しており、それに対して右方の平面図内にはそれに相応して8つのコンデンサが構成素子内に存在している。
【0028】
図2Bには、図2Aの平面図に示されている構成素子が符号Aで示された線に沿った断面図で示されている。この場合第1の電極10Aからなる第1の電極積層部10Bが識別され、これは貫通コンタクト(バイア)6A,6Bを介して第1の隆起状はんだ10と導電的に接続されている。これらの隆起状はんだと貫通コンタクトの間には、隆起状下層部金属化層(UBM)7が設けられている。しかしながらこの金属化層7は、必ずしも存在しなければならないわけではない。例えば隆起状半田を貫通コンタクト上に設けてもよい。さらに第2の隆起状はんだ15と導電的に接続された第2の電極15Aからならなる第2の電極積層部15Bが存在し得る。第1の電極積層部10Bと第2の電極積層部15Bは、第3の隆起状はんだ20を介してコンタクトしている第3の電極積層部20Bの電極20Aとそれぞれ重畳している。異なる隆起状はんだに異なる電位が印加されると、電極間の重畳領域にコンデンサ効果のための異なる電位が生じる。その上さらに基体5に対する材料としてバリスタセラミック、例えば酸化亜鉛をベースにしたものが利用されると、当該の構成素子を用いてコンデンサを備えたバリスタの内部構成が実現できる。有利には隆起状はんだ10,15,20が基体の主表面に配設される。その場合貫通コンタクト6A(これらは隆起状はんだ10,15,20の近傍にある)は、貫通コンタクト6B(これらはさらに隆起状はんだ10,15,20よりも離れている)よりも隣接する端面500,600からさらに離されている。このことはとりわけ次のような利点となる。すなわちこのようにすれば、全ての貫通コンタクト6A,6Bが上下に面一に配設される場合よりも、端面に隣接する隆起状はんだ10,15がさらに当該端面から離されることになる。これにより、とりわけ隆起状はんだと誘電層の上下の積層部の形成が確実にかつ容易となる。
【0029】
図2Cは、当該構成素子の図2Bの円形領域の回路図を示したものである。ここでは、この領域内でバリスタ50とコンデンサ40の間に並列回路が実現されていることが認められる。
【0030】
図3Aは、本発明による構成素子の別の有利な実施形態を平面図で表している。この場合図2Aに類似して第1の電極10Aと第2の電極15Aと第3の電極20Aからなる装置が示されており、それらはそれぞれ異なる隆起状はんだ10,15,20とコンタクトし重畳されている。図2Aの場合と異なるのは、いずれにせよ異なる大きさの重畳面が一方の側では第1の電極10Aと第3の電極20Aの間に実現され、もう一方の側では第2の電極15Aと第3の電極20Aの間に実現されている。この異なる大きさの重畳面は、この図では符号21と22で表されている。これらの異なる大きさの重畳面に基づいて、異なる大きさのキャパシタンスが特に容易に実現できる。この平面図では全部で12の多層コンデンサが構成素子基体内に設けられており、その場合それぞれ4つの多層コンデンサが共通の第3の電極を介して内部的に相互接続されている。
【0031】
図3Bは、図3Aの符号Bで示されたラインに沿った断面図である。この場合異なる大きさの重畳面21,22bが第1の電極10Aと第3の電極20Aの間および第2の電極15Aと第4の電極20Aの間に認められる。
【0032】
図4Aは、本発明による多層構成素子のさらなる実施形態を平面図で表した図である。これまでに表した実施形態とは異なってここでは、第2の電極15Aが第3の電極20Aからみてさらに第4の隆起状はんだ25と接続された第4の電極25Aにコンタクトしている。さらに第5の隆起状はんだ30が設けられており、このはんだは第5の電極30Aと導電的に接続され、これはただ第4の電極25Aと重畳しているだけである。第4の付加的な電極は、第2の電極にも第5の電極にも重畳している。このような配置構成を用いることによって特に簡単に本発明による多層構成素子のさらなる内的な相互接続が実現可能となる。この構成素子の平面図では、全部で16の多層コンデンサが認められ、それらはそれぞれ電極間の重畳領域において異なる電極積層部を形成し、この場合それぞれ8つの多層コンデンサが内的に相互接続されている。
【0033】
図4Bは、図4Aの変面図に示した構成素子のラインCに沿った断面図である。第3の電極20Aは、第3の隆起状はんだ20を介して、及び第4の電極25Aは第4の隆起状はんだ25を介してアースにコンタクトされている。
【0034】
図5Aは、本発明による多層構成素子のさらに別の実施形態の平面図を示したものであり、ここでは内的に相互接続されていない2つの多層コンデンサが実現されている。
【0035】
図5Bは、図5AのラインDに沿った断面図である。ここでは第1の電極10Aが第2の電極15Aと重畳されそれぞれ隆起状はんだ10および15と導電的に接続されている様子がわかる。
【0036】
図6Aは、それ自体重畳されてない全部で8つの電極が相対向している多層構成素子の実施形態が平面図で表されている。そのため電極間の領域11は、電極を何も持っていない基体内に存在している。この種の配置構成は、例えば素子抵抗、バリスタ電圧またはキャパシタンスを任意に変更したい時に用いられる。
【0037】
この場合図6Bは図6AのラインEに沿った断面図である。2つの電極積層部10Bと15Bは、基体5内で相対向しており、この場合これらの2つの電極積層部の間には電極なしの領域11が存在している。
【0038】
図7Aは、隆起状はんだ10及び15に接続された電極10A及び15A並びに隆起状はんだとは何もコンタクトしていないいわゆる浮遊電極60からなる配置構成の平面図である。この付加的な電極積層部は、特に構成素子の電気的特性のより高い均一性に対して有利である。
【0039】
図7Bには、図7AのラインFに沿った断面図が示されている。この場合、付加的な浮遊電極60が第1の電極10Aと第2の電極15Aに重畳しているのが識別される。
【0040】
図8には、異なる隆起状はんだ20及び80にコンタクトしている電極20A、80Aが接続部70を介して相互に導電的に接続されている、本発明による多層構成素子のさらに別の有利な変化実施例が示されている。これによって本発明による構成素子の特に有利なさらなる内的相互接続が実現される。
【0041】
図9には、相互に重畳していない電極10A及び15Aが、隆起状はんだとコンタクトし例えばアースにコンタクトされていてもよい唯1つの大型電極20Aに重畳された本発明による多層構成素子のさらなる変化例の断面図が示されている。
【0042】
図10には、隆起状はんだ10,15,20並びに端子面90を介して僅かな間隔をおいてフリップチップ構造形式で支持基板100に取付けられている、本発明による構成素子1の配置構成が断面図で示されている。このフリップチップ構造形式は、特に簡単で迅速かつ低コストな本発明による構成素子の取り付けを可能にしている。この場合この構成素子は基板100上で広い間隔をあけることなく直接隣接させて取付けることが可能である。
【0043】
貫通コンタクトは、全ての図示の実施形態のもとで例えば打ち抜き工具を用いて基体内に貫通孔部を設けることで形成してもよい。この場合導電性の材料は、例えばAg,AgPd,AgPt,AgPdPt,Pd,Pt,Cuから選択され貫通孔部に配設される。この場合貫通孔部の形態の貫通コンタクトは、有利には角を丸めた断面、例えば図2Aに示されているような断面を有し得る。しかしながら矩形の断面も有し得る。貫通孔部は有利には誘電層内に形成できる。その場合には導電性材料がそれらの貫通孔部に充填される。貫通孔部は基体内で例えば図2A及び図2Bに示されているチャネル状に形成されてよい。このチャネルは有利にはセラミック製基体に対して横方向に、有利には直角方向に延在する。主表面上ないし主表面上のみには隆起状はんだが設けられる。さらに有利には、上下に積層された誘電層、例えばセラミック未焼結フィルムが貫通孔部内に配設された導電性材料と共に1つの方法ステップにおいて焼結処理される。この場合最終的に焼結された基体は貫通コンタクトを伴って形成される。この場合の焼結温度は、誘電層の特性に依存して選択され、例えばバリスタセラミックの場合には摂氏1000℃から1300℃、他のセラミック、例えばコンデンサセラミックの場合には約850℃〜1100℃である。続いて隆起状下層部金属化層と隆起状はんだが形成される。例えばはんだペーストが印刷技法、例えばスクリーン印刷技法を用いて被着され、その後で溶融される。本発明の他の実施形態の場合には、隆起状はんだが座着されて溶融されるか若しくは例えば高温のはんだ内への浸せきを用いて形成される(immersion solder bumping)。また針金状のはんだを溶融した後で切断して隆起状はんだを形成することも考えられる(stud bumping)。
【0044】
本発明はここに示した実施例のみに限定されるものではない。さらなる別の変化例、とりわけ基体内に設けられる能動素子の数とその内的相互接続に関する別の変化例ももちろん可能である。
【符号の説明】
【0045】
1 多層構成素子
6 貫通コンタクト
10 隆起状はんだ
10A 電極
10B 第1の電極積層部
15 隆起状はんだ
15A 電極
15B 第2の電極積層部
21 重畳面
22 重畳面
【特許請求の範囲】
【請求項1】
その機能がコンデンサ、温度依存性の抵抗及びバリスタから選択されている電気的多層構成素子(1)において、
上下に積層された誘電層から形成された基体(5)を有し、
前記基体内で間隔を置いて誘電層間に配置された複数の導電的電極面を有し、該電極面に複数の電極(10A,15A)が形成されており、
構成素子の電気的なコンタクトのための少なくとも2つの隆起状はんだ(10,15)を有しており、該隆起状はんだは、基体(5)の表面に配設されており、
前記隆起状はんだ(10,15)は、基体内に配設されている貫通コンタクト(6)を介して少なくとも1つの電極(10A,15A)と導電的に接続されており、それにより第1の電極積層部(10B)と第2の電極積層部(15B)が形成され、これらの電極積層部がそれぞれ唯1つの隆起状はんだ(10,15)とコンタクトするように構成されていることを特徴とする電気的多層構成素子。
【請求項2】
異なる電極面に配置された複数の電極(10A)が電極積層部(10B)に存在しており、当該電極は基体内に配設された貫通コンタクト(6)を用いて相互に導電的に接続されている、請求項1記載の電気的多層構成素子。
【請求項3】
少なくとも2つの電極積層部(10B,15B)が基体(5)内で相互に対向配置され、この場合2つの電極積層部の間に、電極を有していない基体(5)領域が存在している、請求項1または2記載の電気的多層構成素子。
【請求項4】
前記電極(10A,15A)は、重畳的に配設されている、請求項1または2記載の電気的多層構成素子。
【請求項5】
隆起状はんだ(10,15)のいずれにもコンタクトしていない付加的な導電的電極(60)が基体(5)内に設けられている、請求項1から4いずれか1項記載の電気的多層構成素子。
【請求項6】
付加的な電極(60)は、第1の電極積層部(10B)と第2の電極積層部(10B)の電極(10A,15A)と重畳している、請求項1から5いずれか1項記載の電気的多層構成素子。
【請求項7】
少なくとも1つの付加的に存在する導電的電極(20A)を含んだ少なくとも1つの第3の電極積層部(20B)が基体(5)内に設けられ、貫通コンタクト(6)を介して基体表面の第3の隆起状はんだ(20)と導電的に接続されており、前記第3の電極積層部(20B)の少なくとも1つの電極(20A)が第1の電極積層部(10B)と第2の電極積層部(15B)の電極(10A,15A)と重畳している、請求項1から6いずれか1項記載の電気的多層構成素子。
【請求項8】
前記第1及び第2の電極積層部の電極は重畳しないように構成されている、請求項1から7いずれか1項記載の電気的多層構成素子。
【請求項9】
前記第1の電極積層部(10B)、第2の電極積層部(15B)及び第3の電極積層部(20B)は、それぞれ1つの電極(10A,15A,20A)を含んでいる、請求項7又は8記載の電気的多層構成素子。
【請求項10】
複数の電極積層部(10B,15B,20B)の異なるペアの電極間の重畳面(21,22)が様々な大きさで構成される、請求項7から9いずれか1項記載の電気的多層構成素子。
【請求項11】
第3の電極積層部の電極と、第2及び第1の電極積層部の電極の間の重畳面は同じでない大きさで構成される、請求項1から10いずれか1項記載の電気的多層構成素子。
【請求項12】
導電的電極(25A,30A)を備えた第4の電極積層部(25B)及び第5の電極積層部(30B)が設けられており、前記電極は、貫通コンタクト(6)を介して基体(5)表面上の第4の隆起状はんだ(25)と第5の隆起状はんだ(30)に接続されており、この場合第4の電極積層部の電極(25A)は、第2の電極積層部(15B)の電極(15A)および第5の電極積層部(30B)の電極(30A)と重畳している、請求項7から11いずれか1項記載の電気的多層構成素子。
【請求項13】
隆起状はんだに接続されたさらなる電極積層部が基体内に設けられている、請求項1から12いずれか1項記載の電気的多層構成素子。
【請求項14】
異なる電極積層部(20B,80B)の電極(20A,80A)のうちの少なくともいくつかが相互に導電的に接続されている、請求項1から13いずれか1項記載の電気的多層構成素子。
【請求項15】
全ての隆起状はんだが基体の同じ基準面に配設されている、請求項1から14いずれか1項記載の電気的多層構成素子。
【請求項16】
前記誘電層は、セラミック材料を含んでいる、請求項1から15いずれか1項記載の電気的多層構成素子。
【請求項17】
前記セラミック材料は、ZnO−Bi若しくはZnO−Prをベースにしたバリスタセラミックを含んでいる、請求項1から16いずれか1項記載の電気的多層構成素子。
【請求項18】
前記セラミック材料は、前記セラミック材料は、NP0セラミックやドーピングされたBaTiO3から選択されたコンデンサセラミックを含んでいる、請求項16記載の電気的多層構成素子。
【請求項19】
前記セラミック材料は、ニッケル、マンガン、スピネル、ペロフスカイト等のNTCセラミックから選択される、請求項16記載の電気的多層構成素子。
【請求項20】
前記誘電層は、ガラス等の非セラミック材料を含んでいる、請求項1から19いずれか1項記載の電気的多層構成素子。
【請求項21】
少なくとも5つの電極積層部が基体内に設けられており、前記基体は、2.5mm2よりも小さい基準面を有しており、この場合5つの隆起状はんだが電極積層部のコンタクトのために同じ主表面上に設けられている、請求項1から20いずれか1項記載の電気的多層構成素子。
【請求項22】
少なくとも9つの電極積層部が基体内に設けられており、前記基体は5.12mm2よりも小さい基準面を有し、この場合前記電極積層部のコンタクトのために9つの隆起状はんだが同じ主表面上に設けられている、請求項1から20いずれか1項記載の電気的多層構成素子。
【請求項23】
少なくとも11の電極積層部が基体内に設けられており、前記基体は、8mm2よりも小さい基準面を有し、この場合前記電極積層部のコンタクトのために11の隆起状はんだが同じ主表面上に設けられている、請求項1から20いずれか1項記載の電気的多層構成素子。
【請求項24】
貫通コンタクト(6A,6B)は、チャネルの形態で基体内に設けられ、前記コンタクト内には導電性材料が配設される、請求項1から23いずれか1項記載の電気的多層構成素子。
【請求項25】
前記貫通コンタクトは、丸形若しくは矩形状の断面を有している、請求項1から24いずれか1項記載の電気的多層構成素子。
【請求項26】
1つの電極積層部の複数の電極が異なる誘電層内に設けられ相互にずらされた複数の貫通コンタクトによって導電的に接続されている、請求項24または25記載の電気的多層構成素子。
【請求項27】
前記基体は、2つの相対向する主表面(300,400)と2つの端面(500,600)を有しており、さらに隆起状はんだ(10,15)が前記主表面上に設けられており、
この場合当該隆起状はんだ(10,15)の最も近くに位置する貫通コンタクト(6A)の方が、当該構成素子の隣接する端面(500,600)に対して、前記隆起状はんだ(10,15)からさらに離れて位置する貫通コンタクト(6B)の場合よりも広い間隔を有している、請求項1から26いずれか1項記載の電気的多層構成素子。
【請求項28】
前記導電性の材料は、次の構成要素、すなわち、Ag,AgPd,AgPt,AgPdPt,Pd,Pt,Cuから選択されている、請求項24記載の電気的多層構成素子。
【請求項29】
請求項1から28いずれか1項記載の多層構成素子を含んでいる装置において、
支持基板(100)を有しており、該支持基板はその表面に構成素子のコンタクトのための接続端子面(90)を有しており、
前記多層構成素子は、隆起状はんだ(10,15,20)を用いて前記接続端子面(90)を介して当該支持基板(100)に対してまばらな間隔でフリップチップ配置構成において導電的に当該支持基板上に取り付けられていることを特徴とする装置。
【請求項30】
多層構成素子を製造するための方法において、
A)貫通孔部と介在的に配置された電極(10A,15A)を有する誘電層から積層部を形成し、さらに前記貫通孔部内に導電性材料を配設することによって、内部に配設された電極(10A,15A)と貫通コンタクト(6A,6B)を備えた基体(5)を形成する方法ステップと、
B)前記貫通コンタクト上に隆起状はんだ(10,15)を形成する方法ステップとを有していることを特徴とする方法。
【請求項31】
前記方法ステップA)において、2つの主表面(300,400)と少なくとも2つの端面(500,600)と共に基体を形成し、その場合貫通コンタクト(6A,6B)が当該主表面を横切るように延在するチャネルの形態で当該基体(5)の内部に形成され、
さらに前記方法ステップB)において、複数の隆起状はんだが当該主表面上に形成される、請求項30記載の方法。
【請求項32】
前記方法ステップA)において、貫通コンタクト(6A,6B)が異なる誘電層内に形成され、この場合当該貫通コンタクト(6A,6B)は、隣接する誘電層内に相互にずらされて形成される、請求項30または31記載の方法。
【請求項33】
前記方法ステップA)において、隆起状はんだ(10,15)に最も近くに位置する貫通コンタクト(6A)の方が隣接する端面(500,600)に対して当該隆起状はんだ(10,15)からさらに離れて位置する貫通コンタクト(6B)よりも広い間隔を有するようにした、請求項30から32いずれか1項記載の方法。
【請求項1】
その機能がコンデンサ、温度依存性の抵抗及びバリスタから選択されている電気的多層構成素子(1)において、
上下に積層された誘電層から形成された基体(5)を有し、
前記基体内で間隔を置いて誘電層間に配置された複数の導電的電極面を有し、該電極面に複数の電極(10A,15A)が形成されており、
構成素子の電気的なコンタクトのための少なくとも2つの隆起状はんだ(10,15)を有しており、該隆起状はんだは、基体(5)の表面に配設されており、
前記隆起状はんだ(10,15)は、基体内に配設されている貫通コンタクト(6)を介して少なくとも1つの電極(10A,15A)と導電的に接続されており、それにより第1の電極積層部(10B)と第2の電極積層部(15B)が形成され、これらの電極積層部がそれぞれ唯1つの隆起状はんだ(10,15)とコンタクトするように構成されていることを特徴とする電気的多層構成素子。
【請求項2】
異なる電極面に配置された複数の電極(10A)が電極積層部(10B)に存在しており、当該電極は基体内に配設された貫通コンタクト(6)を用いて相互に導電的に接続されている、請求項1記載の電気的多層構成素子。
【請求項3】
少なくとも2つの電極積層部(10B,15B)が基体(5)内で相互に対向配置され、この場合2つの電極積層部の間に、電極を有していない基体(5)領域が存在している、請求項1または2記載の電気的多層構成素子。
【請求項4】
前記電極(10A,15A)は、重畳的に配設されている、請求項1または2記載の電気的多層構成素子。
【請求項5】
隆起状はんだ(10,15)のいずれにもコンタクトしていない付加的な導電的電極(60)が基体(5)内に設けられている、請求項1から4いずれか1項記載の電気的多層構成素子。
【請求項6】
付加的な電極(60)は、第1の電極積層部(10B)と第2の電極積層部(10B)の電極(10A,15A)と重畳している、請求項1から5いずれか1項記載の電気的多層構成素子。
【請求項7】
少なくとも1つの付加的に存在する導電的電極(20A)を含んだ少なくとも1つの第3の電極積層部(20B)が基体(5)内に設けられ、貫通コンタクト(6)を介して基体表面の第3の隆起状はんだ(20)と導電的に接続されており、前記第3の電極積層部(20B)の少なくとも1つの電極(20A)が第1の電極積層部(10B)と第2の電極積層部(15B)の電極(10A,15A)と重畳している、請求項1から6いずれか1項記載の電気的多層構成素子。
【請求項8】
前記第1及び第2の電極積層部の電極は重畳しないように構成されている、請求項1から7いずれか1項記載の電気的多層構成素子。
【請求項9】
前記第1の電極積層部(10B)、第2の電極積層部(15B)及び第3の電極積層部(20B)は、それぞれ1つの電極(10A,15A,20A)を含んでいる、請求項7又は8記載の電気的多層構成素子。
【請求項10】
複数の電極積層部(10B,15B,20B)の異なるペアの電極間の重畳面(21,22)が様々な大きさで構成される、請求項7から9いずれか1項記載の電気的多層構成素子。
【請求項11】
第3の電極積層部の電極と、第2及び第1の電極積層部の電極の間の重畳面は同じでない大きさで構成される、請求項1から10いずれか1項記載の電気的多層構成素子。
【請求項12】
導電的電極(25A,30A)を備えた第4の電極積層部(25B)及び第5の電極積層部(30B)が設けられており、前記電極は、貫通コンタクト(6)を介して基体(5)表面上の第4の隆起状はんだ(25)と第5の隆起状はんだ(30)に接続されており、この場合第4の電極積層部の電極(25A)は、第2の電極積層部(15B)の電極(15A)および第5の電極積層部(30B)の電極(30A)と重畳している、請求項7から11いずれか1項記載の電気的多層構成素子。
【請求項13】
隆起状はんだに接続されたさらなる電極積層部が基体内に設けられている、請求項1から12いずれか1項記載の電気的多層構成素子。
【請求項14】
異なる電極積層部(20B,80B)の電極(20A,80A)のうちの少なくともいくつかが相互に導電的に接続されている、請求項1から13いずれか1項記載の電気的多層構成素子。
【請求項15】
全ての隆起状はんだが基体の同じ基準面に配設されている、請求項1から14いずれか1項記載の電気的多層構成素子。
【請求項16】
前記誘電層は、セラミック材料を含んでいる、請求項1から15いずれか1項記載の電気的多層構成素子。
【請求項17】
前記セラミック材料は、ZnO−Bi若しくはZnO−Prをベースにしたバリスタセラミックを含んでいる、請求項1から16いずれか1項記載の電気的多層構成素子。
【請求項18】
前記セラミック材料は、前記セラミック材料は、NP0セラミックやドーピングされたBaTiO3から選択されたコンデンサセラミックを含んでいる、請求項16記載の電気的多層構成素子。
【請求項19】
前記セラミック材料は、ニッケル、マンガン、スピネル、ペロフスカイト等のNTCセラミックから選択される、請求項16記載の電気的多層構成素子。
【請求項20】
前記誘電層は、ガラス等の非セラミック材料を含んでいる、請求項1から19いずれか1項記載の電気的多層構成素子。
【請求項21】
少なくとも5つの電極積層部が基体内に設けられており、前記基体は、2.5mm2よりも小さい基準面を有しており、この場合5つの隆起状はんだが電極積層部のコンタクトのために同じ主表面上に設けられている、請求項1から20いずれか1項記載の電気的多層構成素子。
【請求項22】
少なくとも9つの電極積層部が基体内に設けられており、前記基体は5.12mm2よりも小さい基準面を有し、この場合前記電極積層部のコンタクトのために9つの隆起状はんだが同じ主表面上に設けられている、請求項1から20いずれか1項記載の電気的多層構成素子。
【請求項23】
少なくとも11の電極積層部が基体内に設けられており、前記基体は、8mm2よりも小さい基準面を有し、この場合前記電極積層部のコンタクトのために11の隆起状はんだが同じ主表面上に設けられている、請求項1から20いずれか1項記載の電気的多層構成素子。
【請求項24】
貫通コンタクト(6A,6B)は、チャネルの形態で基体内に設けられ、前記コンタクト内には導電性材料が配設される、請求項1から23いずれか1項記載の電気的多層構成素子。
【請求項25】
前記貫通コンタクトは、丸形若しくは矩形状の断面を有している、請求項1から24いずれか1項記載の電気的多層構成素子。
【請求項26】
1つの電極積層部の複数の電極が異なる誘電層内に設けられ相互にずらされた複数の貫通コンタクトによって導電的に接続されている、請求項24または25記載の電気的多層構成素子。
【請求項27】
前記基体は、2つの相対向する主表面(300,400)と2つの端面(500,600)を有しており、さらに隆起状はんだ(10,15)が前記主表面上に設けられており、
この場合当該隆起状はんだ(10,15)の最も近くに位置する貫通コンタクト(6A)の方が、当該構成素子の隣接する端面(500,600)に対して、前記隆起状はんだ(10,15)からさらに離れて位置する貫通コンタクト(6B)の場合よりも広い間隔を有している、請求項1から26いずれか1項記載の電気的多層構成素子。
【請求項28】
前記導電性の材料は、次の構成要素、すなわち、Ag,AgPd,AgPt,AgPdPt,Pd,Pt,Cuから選択されている、請求項24記載の電気的多層構成素子。
【請求項29】
請求項1から28いずれか1項記載の多層構成素子を含んでいる装置において、
支持基板(100)を有しており、該支持基板はその表面に構成素子のコンタクトのための接続端子面(90)を有しており、
前記多層構成素子は、隆起状はんだ(10,15,20)を用いて前記接続端子面(90)を介して当該支持基板(100)に対してまばらな間隔でフリップチップ配置構成において導電的に当該支持基板上に取り付けられていることを特徴とする装置。
【請求項30】
多層構成素子を製造するための方法において、
A)貫通孔部と介在的に配置された電極(10A,15A)を有する誘電層から積層部を形成し、さらに前記貫通孔部内に導電性材料を配設することによって、内部に配設された電極(10A,15A)と貫通コンタクト(6A,6B)を備えた基体(5)を形成する方法ステップと、
B)前記貫通コンタクト上に隆起状はんだ(10,15)を形成する方法ステップとを有していることを特徴とする方法。
【請求項31】
前記方法ステップA)において、2つの主表面(300,400)と少なくとも2つの端面(500,600)と共に基体を形成し、その場合貫通コンタクト(6A,6B)が当該主表面を横切るように延在するチャネルの形態で当該基体(5)の内部に形成され、
さらに前記方法ステップB)において、複数の隆起状はんだが当該主表面上に形成される、請求項30記載の方法。
【請求項32】
前記方法ステップA)において、貫通コンタクト(6A,6B)が異なる誘電層内に形成され、この場合当該貫通コンタクト(6A,6B)は、隣接する誘電層内に相互にずらされて形成される、請求項30または31記載の方法。
【請求項33】
前記方法ステップA)において、隆起状はんだ(10,15)に最も近くに位置する貫通コンタクト(6A)の方が隣接する端面(500,600)に対して当該隆起状はんだ(10,15)からさらに離れて位置する貫通コンタクト(6B)よりも広い間隔を有するようにした、請求項30から32いずれか1項記載の方法。
【図1】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【公開番号】特開2011−66439(P2011−66439A)
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願番号】特願2010−250256(P2010−250256)
【出願日】平成22年11月8日(2010.11.8)
【分割の表示】特願2006−504250(P2006−504250)の分割
【原出願日】平成16年3月4日(2004.3.4)
【出願人】(300002160)エプコス アクチエンゲゼルシャフト (318)
【氏名又は名称原語表記】EPCOS AG
【住所又は居所原語表記】St.−Martin−Strasse 53, D−81669 Muenchen, Germany
【Fターム(参考)】
【公開日】平成23年3月31日(2011.3.31)
【国際特許分類】
【出願日】平成22年11月8日(2010.11.8)
【分割の表示】特願2006−504250(P2006−504250)の分割
【原出願日】平成16年3月4日(2004.3.4)
【出願人】(300002160)エプコス アクチエンゲゼルシャフト (318)
【氏名又は名称原語表記】EPCOS AG
【住所又は居所原語表記】St.−Martin−Strasse 53, D−81669 Muenchen, Germany
【Fターム(参考)】
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