高周波スイッチ回路
【課題】2次高調波歪みの発生を抑制することができる高周波スイッチ回路を提供することである。
【解決手段】本発明にかかる高周波スイッチ回路は、共通端子と第1の端子との間に配置された第1のスイッチ(T11〜T14)と、共通端子と第2の端子との間に配置された第2のスイッチ(T21〜T24)と、を少なくとも備える。第1のスイッチが備える電界効果トランジスタには、第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量(Cdb11〜Cdb14)がドレインとボディとの間、またはソースとボディとの間に形成されている。また、第2のスイッチが備える電界効果トランジスタには、第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量(Cdb21〜Cdb24)が、ドレインとボディとの間、またはソースとボディとの間に形成されている。
【解決手段】本発明にかかる高周波スイッチ回路は、共通端子と第1の端子との間に配置された第1のスイッチ(T11〜T14)と、共通端子と第2の端子との間に配置された第2のスイッチ(T21〜T24)と、を少なくとも備える。第1のスイッチが備える電界効果トランジスタには、第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量(Cdb11〜Cdb14)がドレインとボディとの間、またはソースとボディとの間に形成されている。また、第2のスイッチが備える電界効果トランジスタには、第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量(Cdb21〜Cdb24)が、ドレインとボディとの間、またはソースとボディとの間に形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は高周波スイッチ回路に関し、特に電界効果トランジスタを用いた高周波スイッチ回路に関する。
【背景技術】
【0002】
GSM(Global System for Mobile Communications)、UNTS(Universal Mobile Telecommunications System)等のマルチモード・マルチバンド無線通信機器のアンテナ端子とマルチポート端子との間の接続を切り替えるマルチポート高周波スイッチがある。このような高周波スイッチ回路には、挿入損失が低いこと、大きな信号が入力された場合であっても出力信号の線形性を維持することが要求される。このような性能を満足する高周波スイッチ回路として、一般にGaAsを材料とした電界効果トランジスタ(Field Effect Transistor:以下FETとする)を用いた高周波スイッチが用いられてきた。
【0003】
一方、近年、SOI(Silicon On Insulator)技術の導入により、デバイスの寄生容量を大きく低減し、スイッチの挿入損失特性を改善したSiを材料とするMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor:以下MOSFETとする)スイッチが提案されている(特許文献1参照)。この方法では、複数のMOSFETを直列に多段接続することで、大きな信号が入力された際に誤動作することを防止し、また耐圧を改善している。しかし、MOSFETを直列に多段接続する構成では、2次高調波、3次高調波が発生する。
【0004】
図9はSPDT(Single Pole Double Throw)スイッチの回路図である。なお、実際のマルチポート高周波スイッチは、SP4T(Single Pole 4 Throw)や、SP10Tなどのように、多ポート切り替え用に設計されるが、ここでは簡単のためにSPDTスイッチを用いて説明する。図9に示すSPDTスイッチでは、アンテナ端子(ANT端子)とポート1端子との間に複数のFET(T111〜T114)が直列に接続されている。また、ANT端子とポート2端子との間に複数のFET(T121〜T124)が直列に接続されている。ANT端子とポート1端子との間に接続された各FET(T111〜T114)のゲートは抵抗素子を介して互いに接続され、共通の制御信号131が供給される。同様に、ANT端子とポート2端子との間に接続された各FET(T121〜T124)のゲートは抵抗素子を介して互いに接続され、共通の制御信号132が供給される。
【0005】
一般に、切り替えスイッチは複数のポートのうちのいずれか1つの導通を選択する。このため、例えばANT端子とポート1端子との間に接続されたFET(T111〜T114)をオン状態とした場合、ANT端子とポート2端子との間に接続されたFET(T121〜T124)はオフ状態となる。逆に、ANT端子とポート2端子との間に接続されたFET(T121〜T124)をオン状態とした場合、ANT端子とポート1端子との間に接続されたFET(T111〜T114)はオフ状態となる。
【0006】
図10は、このようなスイッチに用いられるFETの構造を示す断面図である(特許文献1参照)。図10に示すFETはSOI技術を用いて形成されている。図10に示すFETは、Si基板112と、Si基板112上に形成された埋め込み酸化膜層113と、埋め込み酸化膜層113の上部に形成されたボディ領域(SOI層)116と、ソース領域121と、ドレイン領域122とを有する。更に、ボディ領域116上に形成されたゲート酸化膜115と、ゲート酸化膜115の上に形成されたゲート電極123とを有する。それぞれのFETは素子分離層114により分離されている。高周波スイッチ回路は一般に、入力および出力に対して対称に設計されるため、図10に示すようにソース領域121とドレイン領域122はゲート電極123およびボディ領域116を中心として対称な構造を持つ。
【0007】
また、図10に示すように、高周波スイッチでは導通ポートのオン抵抗を小さく抑えるために、一般にFETのゲート幅を大きく設定している。このため、ゲート電極123、ドレイン領域122、およびソース領域121が図11に示すように配置されたマルチフィンガー型のFETが広く用いられている。図11に示すマルチフィンガー型のFETは、複数の単位素子がそれぞれ並列接続されることで1つのFETを形成している。
【0008】
また、特許文献2には歪特性を改善した半導体装置に関する技術が開示されている。特許文献2に開示されている半導体装置は、マルチゲートFETのソース電極とドレイン電極の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。特許文献2に開示されている半導体装置では、ソース電極に一番近い第1のゲート電極のソース側ひさし部分の長さとドレイン電極に一番近い第3のゲート電極のドレイン側ひさし部分の長さがゲート電極の他のひさし部分の長さより長いため、これらが付加容量を構成している。
【0009】
また、特許文献3には高周波スイッチ回路を介して伝達される高周波信号の二次高調波歪みを低減する技術が開示されている。特許文献3に開示されている高周波スイッチ回路は、受信側トランスファー回路を構成するFETを奇数段の直列構成としている。各FET段は、ソース電極とドレイン電極の位置が交換されたMOSFETの並列体で構成するとともに、各MOSFETのゲート幅を、一列のMOSFETで受信側トランスファー回路を構成する場合に比べて半減している。
【0010】
また、特許文献4にはオン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制する半導体装置に関する技術が開示されている。特許文献4に開示されている半導体装置は、複数の端子と、複数の端子の間に接続された複数のFETを備えるスイッチを具備し、複数のFETのうち複数の端子の少なくとも1つに接続された第1のFETのゲート幅は、複数のFETのうち第1のFETの後段に接続された第2のFETのゲート幅より広く、かつ、第1のFETのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計は、第2のFETのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計より短い半導体装置である。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2009−194891号公報
【特許文献2】特開2007−073815号公報
【特許文献3】特開2008−263523号公報
【特許文献4】特開2008−181911号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
図9に示したSPDTスイッチでは、例えば、ANT端子とポート1端子との間に接続されたFET(T111〜T114)をオン状態とした場合、ANT端子とポート2端子との間に接続されたFET(T121〜T124)はオフ状態となる。この場合、ANT端子とポート2端子との間に、オフ状態であるFET(T121〜T124)に起因する寄生容量が発生する。このため、高周波スイッチ回路に2次高調波歪みが発生するという問題がある。この問題は、ANT端子とポート1端子との間に接続されたFET(T111〜T114)をオフ状態とし、ANT端子とポート2端子との間に接続されたFET(T121〜T124)をオン状態とした場合にも同様に発生する。
【0013】
本発明の課題について詳細に説明する。図12は、オフ状態であるFET(T121〜T124)がANT端子とポート2端子との間に接続されている場合の等価回路である。このとき、ポート2はパワーアンプの入出力回路を介して接地(GND)接続される。ここで、パワーアンプの入出力回路は、ANT端子とポート2端子との間にあるオフ状態のFET(T121〜T124)の寄生容量に比べて低インピーダンスであるため、ポート2は直接接地されているものとして扱う。また、図12では、図9に示したFET(T121)の等価回路を示しているが、多段接続されているFET(T122〜T124)についても同様である。
【0014】
一般に、スイッチ用のFETはゲート電極およびボディ領域を中心として、ドレイン領域とソース領域が対称に配置されている。よって、図12に示すように、ドレインD121とゲートG121との間の重なり容量Cgd121とソースS121とゲートG121との間の重なり容量Cgs121は等しい。また、ドレインD121とボディB121との間の接合容量Cdb121とソースS121とボディB121との間の接合容量Csb121は等しい。
【0015】
このため、これら4つの寄生容量のみを考える限りでは、ゲート抵抗Rg121、ボディ抵抗Rb121が十分に大きいとき、図13に示すように、ドレイン−ソース間の容量Cdsは、ドレイン−ソース間電圧Vdsに対して偶関数で表される。このドレイン−ソース間の容量Cdsをドレイン−ソース間電Vdsの関数で表すと、次のようになる。
【数1】
【0016】
この時、オフ状態のFETのドレイン−ソース間電圧Vdsとオフ状態のFETのドレイン−ソース間電流Iの関係は次のようになる。
【数2】
【0017】
ここで、オフ状態のFETのドレイン−ソース間電圧Vdsは、入力信号の電圧振幅をV0、周波数をfとすると次のようになる。
【数3】
【0018】
これを式(2)に代入して計算すると、オフ状態のFETのドレイン−ソース間の電流Iは次のようになる。
【数4】
【0019】
この式(4)に示すように、オフ状態のFETは入力信号の周波数の偶数倍の周波数成分を持つ電流を流さないため2次高調波電力はゼロとなる。すなわち、ドレイン−ソース間容量Cdsがドレイン−ソース間電圧Vdsの偶関数で表される場合には、2次高調波歪みは発生しない。
【0020】
一方、実際のFETデバイスでは、図10、図12に示すように、ボディ領域116(B121)と接地との間に埋め込み酸化膜113に起因する寄生容量Cbg121が存在する。このため、上記の4つの寄生容量(Cgd121、Cgs121、Cdb121、Csb121)以外にも、ボディ領域116(B121)と接地との間の寄生容量Cbg121も考慮する必要がある。よって、この場合は図14に示すようにドレイン−ソース間の容量Cdsは、ドレイン−ソース間電圧Vdsに対して偶関数のみではなく奇関数成分も持つ式で表される。このため、高周波スイッチ回路に2次高調波歪みが発生する。
【課題を解決するための手段】
【0021】
本発明にかかる高周波スイッチ回路は、共通端子と第1の端子との間に配置された第1のスイッチと、前記共通端子と第2の端子との間に配置された第2のスイッチと、を少なくとも備え、前記第1のスイッチおよび第2のスイッチはそれぞれ、ボディ、ソース、ドレイン、およびゲートを備えた、直列に接続された複数の電界効果トランジスタを有し、前記第1のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されており、前記第2のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されている。
【0022】
本発明にかかる高周波スイッチ回路では、第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量をドレインとボディとの間、またはソースとボディとの間に形成し、また第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量をドレインとボディとの間、またはソースとボディとの間に形成している。これにより、ドレイン−ソース間容量を、ドレイン−ソース間電圧の符号反転に対してほぼ対称の関係となるようにすることができるため、ドレイン−ソース間容量の奇関数成分を極小化することができ2次高調波歪みの発生を抑制することができる。
【発明の効果】
【0023】
本発明により、2次高調波歪みの発生を抑制することができる高周波スイッチ回路を提供することが可能となる。
【図面の簡単な説明】
【0024】
【図1】実施の形態1にかかる高周波スイッチ回路の回路図である。
【図2】実施の形態1にかかる高周波スイッチ回路を構成するFETの等価回路図である。
【図3】実施の形態1にかかる高周波スイッチ回路を構成するFETを示す図である。(a)はFETの上面図であり、(b)はFETの等価回路図である。
【図4】実施の形態1にかかる高周波スイッチ回路を構成するFETの断面図である。
【図5】実施の形態1にかかる高周波スイッチ回路における入力電力と2次高調波歪みとの関係のシミュレーション結果を示す図である。
【図6】実施の形態1にかかる高周波スイッチ回路の他の態様を示す回路図である。
【図7】実施の形態2にかかる高周波スイッチ回路を構成するFETを示す図である。(a)はFETの上面図であり、(b)はFETの等価回路図である。
【図8】実施の形態2にかかる高周波スイッチ回路を構成するFETの断面図である。
【図9】背景技術にかかる高周波スイッチ回路の回路図である。
【図10】背景技術にかかる高周波スイッチ回路を構成するFETの断面図である。
【図11】背景技術にかかる高周波スイッチ回路を構成するFET(マルチフィンガー型)の上面図である。
【図12】本発明の課題を説明するための図である。
【図13】本発明の課題を説明するための図である。
【図14】本発明の課題を説明するための図である。
【発明を実施するための形態】
【0025】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。
図1は実施の形態1にかかる高周波スイッチ回路の回路図である。本実施の形態にかかる高周波スイッチ回路は、共通端子(ANT端子)と第1の端子(ポート1端子)との間に配置された第1のスイッチと、共通端子と第2の端子(ポート2端子)との間に配置された第2のスイッチとを少なくとも備える。なお、本実施の形態では例としてSPDT(Single Pole Double Throw)スイッチについて説明するが、SP4T(Single Pole 4 Throw)やSP10T等のその他の高周波スイッチ回路においても同様に適用することができる。すなわち、本実施の形態にかかる高周波スイッチ回路は、n個(nは整数)の入力端子、m個(mは整数)の出力端子間の間に配置されたスイッチの中から、任意のスイッチの導通、非導通を選択する高周波スイッチ回路に適用することができる。
【0026】
第1のスイッチは直列に接続された複数の電界効果トランジスタ(T11〜T14)を有し、第2のスイッチは直列に接続された複数の電界効果トランジスタ(T21〜T24)を有する。ANT端子とポート1端子との間に接続された各FET(T11〜T14)のゲートは抵抗素子を介して互いに接続され、共通の制御信号31が供給される。同様に、ANT端子とポート2端子との間に接続された各FET(T21〜T24)のゲートは抵抗素子を介して互いに接続され、共通の制御信号32が供給される。
【0027】
図1に示す高周波スイッチ回路は、複数のポート(ポート1、ポート2)のうちのいずれか1つの導通を選択する。このため、例えばANT端子とポート1端子との間に接続されるFET(T11〜T14)をオン状態とした場合、ANT端子とポート2端子との間に接続されたFET(T21〜T24)はオフ状態となる。逆に、ANT端子とポート2端子との間に接続されるFET(T21〜T24)をオン状態とした場合、ANT端子とポート1端子との間に接続されたFET(T11〜T14)はオフ状態となる。
【0028】
また、本実施の形態にかかる高周波スイッチ回路において、第1のスイッチが備える各FET(T11〜T14)は、第1のスイッチがオフ状態の時にボディと接地との間に生成される寄生容量を相殺する補償容量(Cdb11〜Cdb14)が、ドレインとボディとの間、またはソースとボディとの間に形成されている。また、第2のスイッチが備える各FET(T21〜T24)は、第2のスイッチがオフ状態の時にボディと接地との間に生成される寄生容量を相殺する補償容量(Cdb21〜Cdb24)が、ドレインとボディとの間、またはソースとボディとの間に形成されている。
【0029】
本実施の形態では、例としてドレインとボディとの間に補償容量が形成されている場合について説明するが、ソースとボディとの間に補償容量が形成されている場合についても同様である。また、本実施の形態にかかる高周波スイッチ回路において、補償容量は第1のスイッチを構成する各FET(T11〜T14)のうちの少なくとも1つに、また第2のスイッチを構成する各FET(T21〜T24)のうちの少なくとも1つに、それぞれ形成されていればよい。つまり、図6に示すように、例えば第1のスイッチを構成するFET(T11)と第2のスイッチを構成するFET(T21)に補償容量を設ける構成としてもよい。図6に示す構成では、図1に示すように各FETに形成していた補償容量に相当する補償容量を、1つのFETにまとめることができるので回路構成を簡略化することができる。
【0030】
図2は、本実施の形態にかかる高周波スイッチ回路を構成するFETの等価回路図である。図2は、オフ状態であるFET(T11〜T14)がANT端子とポート1端子との間に多段接続されている場合の等価回路である。このとき、ポート1は、例えばパワーアンプの入出力回路を介して接地(GND)接続されている。ここで、パワーアンプの入出力回路は、ANT端子とポート1端子との間のオフ状態であるFET(T11〜T14)の寄生容量に比べて低インピーダンスであるため、ポート1は直接接地されているものとして扱う。
【0031】
また、図2では、FET(T11)の等価回路を代表して示しているが、多段接続されている他のFET(T12〜T14)についても同様である。また、図2では例として第1のスイッチを構成するFET(T11〜T14)がオフ状態で、第2のスイッチを構成するFET(T21〜T24)がオン状態の場合を示すが、逆の場合、つまり第1のスイッチを構成するFET(T11〜T14)がオン状態で、第2のスイッチを構成するFET(T21〜T24)がオフ状態の場合も同様である。
【0032】
図2に示すように、FET(T11)のボディB11と接地との間には、埋め込み酸化膜に起因する寄生容量Cbg11が存在する。また、Rg11はゲート抵抗を示し、Rb11はボディ抵抗を示している。一方、上述の通りスイッチの実際の使用条件では、オフ状態にある多段接続されたFET(T11〜T14)のポート1端子は、直接接地されているものとして扱うことが出来る。このとき、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、埋め込み酸化膜に起因する対地寄生容量Cbg11の分だけ崩れるため、多段接続されたオフ状態にあるFET(T11〜T14)のANT端子−接地間容量は、ANT端子−接地間に掛かる電圧に対して偶関数成分のみではなく、奇関数成分を持つことになる。本実施の形態にかかる高周波スイッチ回路では、この対地寄生容量Cbg11によってもたらされる、FET(T11〜T14)のオフ時容量のANT端子−接地間電圧に対する対称性の崩れを平均的に相殺するための補償容量Cdb11をドレインD11とボディB11との間に設けている。
【0033】
つまり、FET(T11)のドレインD11とボディB11との間に補償容量Cdb11を設けることで、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Cbg11の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ANT端子−接地間に多段接続されたオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間電圧に対する奇関数成分を極小化することが出来、2次高調波歪みの発生を最小化することができる。
【0034】
図5は、本実施の形態にかかる高周波スイッチ回路における入力電力と2次高調波歪みとの関係のシミュレーション結果を示す図である。図5に示すシミュレーション結果は、各FET(T11〜T14、T21〜T24)に補償容量を設けた高周波スイッチ回路のシミュレーション結果である。図5において、縦軸は2次高調波歪み[dBc](2次高調波電力[dBm]−入力電力[dBm])である。また、横軸は入力電力[dBm]である。図5では本実施の形態にかかる高周波スイッチ回路のシミュレーション結果を実線で示し、背景技術にかかる高周波スイッチ回路のシミュレーション結果を破線で示している。
【0035】
背景技術にかかる高周波スイッチ回路のシミュレーション結果では、入力電力35dBmの時におよそ83dBcの2次高調波歪みが発生する。これに対して本実施の形態にかかる高周波スイッチ回路のシミュレーション結果では、入力電力35dBmの時におよそ105dBcの2次高調波歪みが発生する。したがって、補償容量を各FETのドレイン−ボディ間に付加することで、ボディと接地との間の寄生容量に起因する奇関数成分を極小化することができ、2次高調波歪みの発生を最小化することができる。
【0036】
次に、本実施の形態にかかる高周波スイッチ回路に補償容量を設ける手法について説明する。図3は、本実施の形態にかかる高周波スイッチ回路を構成するFET(代表してT11について説明する)を示す図である。図3(a)はFET(T11)の上面図であり、図3(b)はFET(T11)の等価回路図である。また、図4は、図3(a)のA−Aにおける断面図である。図4に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFETは、例えばSOI技術を用いて形成することができる。
【0037】
図3、図4に示すFETは、Si基板12と、Si基板12上に形成された埋め込み酸化膜層13と、埋め込み酸化膜層13上に形成されたボディ領域(SOI層)16a、16bとを有する。ボディ領域16aの両側には、それぞれソース電極21およびドレイン電極22が形成されている。また、ボディ領域16bの両側にはドレイン電極22が形成されている。更に、図4に示すFETは、ボディ領域16a、16b上に形成されたゲート酸化膜15と、ゲート酸化膜15の上に形成されたゲート電極23a、23bとを有する。ここで、ゲート酸化膜15およびゲート電極23a、23bの端部はそれぞれ、ソース電極21の一部およびドレイン電極22の一部を覆うように形成されている。また、それぞれのFET(つまり、T11〜T14のそれぞれ)は素子分離層14により分離されている。
【0038】
図3(a)に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFET(T11等の単位素子)は、複数の電界効果トランジスタが並列に接続された、ボディ領域16a、16b、ソース電極21、ドレイン電極22、ゲート電極23a、23bをそれぞれ複数備えるマルチフィンガー型の電界効果トランジスタである。つまり、図3(a)に示すように、ソース電極21、ドレイン電極22、ゲート電極23a、23bのそれぞれが櫛形に配置されている。
【0039】
そして、本実施の形態にかかる高周波スイッチ回路を構成するFETでは、図3(a)に示すようにゲート電極23bの両側にドレイン電極22を設けることで、補償容量Cdb11を形成している。つまり、図4に示すようにボディ領域16bの両側にドレイン電極22を形成することで、図3(b)の等価回路に示すようにドレインD11とボディB11との間に補償容量Cdb11を形成することができる。すなわち、ドレイン電極22とボディ領域16bとの接触面積を増加させることでボディ領域16bに空乏層が生成され、補償容量Cdb1を形成することができる。
【0040】
以上で説明したように、本実施の形態にかかる高周波スイッチ回路では、この埋め込み酸化膜に起因する寄生容量Cbg11を相殺するための補償容量Cdb11をドレインD11とボディB11との間に設けている。これにより、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Cbg11の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ANT端子−接地間に多段接続されたオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間電圧に対する奇関数成分を極小化することが出来、2次高調波歪みの発生を最小化することができる。
【0041】
実施の形態2
次に、本発明の実施の形態2について説明する。本実施の形態にかかる高周波スイッチ回路は、補償容量の形成の方法が実施の形態1の場合と異なること以外は、実施の形態1と同様であるので重複した説明は省略する。
【0042】
図7は、本実施の形態にかかる高周波スイッチ回路を構成するFET(代表してT11について説明する)を示す図である。図7(a)はFET(T11)の上面図であり、図7(b)はFET(T11)の等価回路図である。また、図8は、図7(a)のB−Bにおける断面図である。図8に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFETもSOI技術を用いて形成することができる。
【0043】
図7、図8に示すFETは、Si基板12と、Si基板12上に形成された埋め込み酸化膜層13と、埋め込み酸化膜層13上に形成されたボディ領域(SOI層)16とを有する。ボディ領域16の上部かつボディ領域16両側には、それぞれソース電極21およびドレイン電極22が形成されている。すなわち、本実施の形態ではFETのボディ領域16はソース電極21が形成されている領域およびドレイン電極22が形成されている領域に渡って形成されている。更に、図8に示すFETは、ボディ領域16上に形成されたゲート酸化膜15と、ゲート酸化膜15上に形成されたゲート電極23とを有する。ここで、ゲート酸化膜15およびゲート電極23の端部はそれぞれソース電極21の一部およびドレイン電極22の一部を覆うように形成されている。また、それぞれのFET(つまり、T11〜T14のそれぞれ)は素子分離層14により分離されている。
【0044】
図7(a)に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFET(T11等の単位素子)は、複数の電界効果トランジスタが並列に接続された、ボディ領域16、ソース電極21、ドレイン電極22、およびゲート電極23をそれぞれ複数備えるマルチフィンガー型の電界効果トランジスタである。つまり、図7(a)に示すように、ソース電極21、ドレイン電極22、ゲート電極23のそれぞれが櫛形に配置されている。
【0045】
そして、本実施の形態にかかる高周波スイッチ回路を構成するFETでは、図7(a)に示すようにドレイン電極22の幅をソース電極21の幅よりも広くすることで、補償容量Cdb11を形成している。つまり、図7(a)、図8に示すようにドレイン電極22の幅(x)をソース電極21の幅よりも広くすることで、ドレイン電極22とボディ領域21との接触面積を増やすことができる。これにより、ドレイン電極22とボディ領域16とが接触することでボディ領域16に生成される空乏層を増加させるができ、図7(b)の等価回路に示すように補償容量Cdb1を形成することができる。
【0046】
本実施の形態にかかる高周波スイッチ回路においても、ボディと接地との間の埋め込み酸化膜に起因する寄生容量Cbg11を相殺するための補償容量Cdb11を、ドレインD11とボディB11との間に設けることができる。これにより、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Cbg11の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ANT端子−接地間に多段接続されたオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間電圧に対する奇関数成分を極小化することが出来、2次高調波歪みの発生を最小化することができる。
【0047】
なお、本実施の形態にかかる高周波スイッチ回路では、図8に示す構造を有するFETのドレイン電極22の幅をソース電極21の幅よりも広くしつつ、実施の形態1のようにFETのボディ領域16bの両側にドレイン電極22を形成してもよい。これにより、ドレイン電極とボディ領域との接触面積を更に増加させることができ、補償容量Cdb11の値を更に増加させることができる。
【0048】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【0049】
12 Si基板
13 埋め込み酸化膜層
14 素子分離層
15 ゲート酸化膜
16、16a、16b ボディ領域(SOI層)
21 ソース電極
22 ドレイン電極
23 ゲート電極
Cdb11〜Cdb14、Cdb21〜Cdb24 補償容量
【技術分野】
【0001】
本発明は高周波スイッチ回路に関し、特に電界効果トランジスタを用いた高周波スイッチ回路に関する。
【背景技術】
【0002】
GSM(Global System for Mobile Communications)、UNTS(Universal Mobile Telecommunications System)等のマルチモード・マルチバンド無線通信機器のアンテナ端子とマルチポート端子との間の接続を切り替えるマルチポート高周波スイッチがある。このような高周波スイッチ回路には、挿入損失が低いこと、大きな信号が入力された場合であっても出力信号の線形性を維持することが要求される。このような性能を満足する高周波スイッチ回路として、一般にGaAsを材料とした電界効果トランジスタ(Field Effect Transistor:以下FETとする)を用いた高周波スイッチが用いられてきた。
【0003】
一方、近年、SOI(Silicon On Insulator)技術の導入により、デバイスの寄生容量を大きく低減し、スイッチの挿入損失特性を改善したSiを材料とするMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor:以下MOSFETとする)スイッチが提案されている(特許文献1参照)。この方法では、複数のMOSFETを直列に多段接続することで、大きな信号が入力された際に誤動作することを防止し、また耐圧を改善している。しかし、MOSFETを直列に多段接続する構成では、2次高調波、3次高調波が発生する。
【0004】
図9はSPDT(Single Pole Double Throw)スイッチの回路図である。なお、実際のマルチポート高周波スイッチは、SP4T(Single Pole 4 Throw)や、SP10Tなどのように、多ポート切り替え用に設計されるが、ここでは簡単のためにSPDTスイッチを用いて説明する。図9に示すSPDTスイッチでは、アンテナ端子(ANT端子)とポート1端子との間に複数のFET(T111〜T114)が直列に接続されている。また、ANT端子とポート2端子との間に複数のFET(T121〜T124)が直列に接続されている。ANT端子とポート1端子との間に接続された各FET(T111〜T114)のゲートは抵抗素子を介して互いに接続され、共通の制御信号131が供給される。同様に、ANT端子とポート2端子との間に接続された各FET(T121〜T124)のゲートは抵抗素子を介して互いに接続され、共通の制御信号132が供給される。
【0005】
一般に、切り替えスイッチは複数のポートのうちのいずれか1つの導通を選択する。このため、例えばANT端子とポート1端子との間に接続されたFET(T111〜T114)をオン状態とした場合、ANT端子とポート2端子との間に接続されたFET(T121〜T124)はオフ状態となる。逆に、ANT端子とポート2端子との間に接続されたFET(T121〜T124)をオン状態とした場合、ANT端子とポート1端子との間に接続されたFET(T111〜T114)はオフ状態となる。
【0006】
図10は、このようなスイッチに用いられるFETの構造を示す断面図である(特許文献1参照)。図10に示すFETはSOI技術を用いて形成されている。図10に示すFETは、Si基板112と、Si基板112上に形成された埋め込み酸化膜層113と、埋め込み酸化膜層113の上部に形成されたボディ領域(SOI層)116と、ソース領域121と、ドレイン領域122とを有する。更に、ボディ領域116上に形成されたゲート酸化膜115と、ゲート酸化膜115の上に形成されたゲート電極123とを有する。それぞれのFETは素子分離層114により分離されている。高周波スイッチ回路は一般に、入力および出力に対して対称に設計されるため、図10に示すようにソース領域121とドレイン領域122はゲート電極123およびボディ領域116を中心として対称な構造を持つ。
【0007】
また、図10に示すように、高周波スイッチでは導通ポートのオン抵抗を小さく抑えるために、一般にFETのゲート幅を大きく設定している。このため、ゲート電極123、ドレイン領域122、およびソース領域121が図11に示すように配置されたマルチフィンガー型のFETが広く用いられている。図11に示すマルチフィンガー型のFETは、複数の単位素子がそれぞれ並列接続されることで1つのFETを形成している。
【0008】
また、特許文献2には歪特性を改善した半導体装置に関する技術が開示されている。特許文献2に開示されている半導体装置は、マルチゲートFETのソース電極とドレイン電極の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。特許文献2に開示されている半導体装置では、ソース電極に一番近い第1のゲート電極のソース側ひさし部分の長さとドレイン電極に一番近い第3のゲート電極のドレイン側ひさし部分の長さがゲート電極の他のひさし部分の長さより長いため、これらが付加容量を構成している。
【0009】
また、特許文献3には高周波スイッチ回路を介して伝達される高周波信号の二次高調波歪みを低減する技術が開示されている。特許文献3に開示されている高周波スイッチ回路は、受信側トランスファー回路を構成するFETを奇数段の直列構成としている。各FET段は、ソース電極とドレイン電極の位置が交換されたMOSFETの並列体で構成するとともに、各MOSFETのゲート幅を、一列のMOSFETで受信側トランスファー回路を構成する場合に比べて半減している。
【0010】
また、特許文献4にはオン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制する半導体装置に関する技術が開示されている。特許文献4に開示されている半導体装置は、複数の端子と、複数の端子の間に接続された複数のFETを備えるスイッチを具備し、複数のFETのうち複数の端子の少なくとも1つに接続された第1のFETのゲート幅は、複数のFETのうち第1のFETの後段に接続された第2のFETのゲート幅より広く、かつ、第1のFETのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計は、第2のFETのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計より短い半導体装置である。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2009−194891号公報
【特許文献2】特開2007−073815号公報
【特許文献3】特開2008−263523号公報
【特許文献4】特開2008−181911号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
図9に示したSPDTスイッチでは、例えば、ANT端子とポート1端子との間に接続されたFET(T111〜T114)をオン状態とした場合、ANT端子とポート2端子との間に接続されたFET(T121〜T124)はオフ状態となる。この場合、ANT端子とポート2端子との間に、オフ状態であるFET(T121〜T124)に起因する寄生容量が発生する。このため、高周波スイッチ回路に2次高調波歪みが発生するという問題がある。この問題は、ANT端子とポート1端子との間に接続されたFET(T111〜T114)をオフ状態とし、ANT端子とポート2端子との間に接続されたFET(T121〜T124)をオン状態とした場合にも同様に発生する。
【0013】
本発明の課題について詳細に説明する。図12は、オフ状態であるFET(T121〜T124)がANT端子とポート2端子との間に接続されている場合の等価回路である。このとき、ポート2はパワーアンプの入出力回路を介して接地(GND)接続される。ここで、パワーアンプの入出力回路は、ANT端子とポート2端子との間にあるオフ状態のFET(T121〜T124)の寄生容量に比べて低インピーダンスであるため、ポート2は直接接地されているものとして扱う。また、図12では、図9に示したFET(T121)の等価回路を示しているが、多段接続されているFET(T122〜T124)についても同様である。
【0014】
一般に、スイッチ用のFETはゲート電極およびボディ領域を中心として、ドレイン領域とソース領域が対称に配置されている。よって、図12に示すように、ドレインD121とゲートG121との間の重なり容量Cgd121とソースS121とゲートG121との間の重なり容量Cgs121は等しい。また、ドレインD121とボディB121との間の接合容量Cdb121とソースS121とボディB121との間の接合容量Csb121は等しい。
【0015】
このため、これら4つの寄生容量のみを考える限りでは、ゲート抵抗Rg121、ボディ抵抗Rb121が十分に大きいとき、図13に示すように、ドレイン−ソース間の容量Cdsは、ドレイン−ソース間電圧Vdsに対して偶関数で表される。このドレイン−ソース間の容量Cdsをドレイン−ソース間電Vdsの関数で表すと、次のようになる。
【数1】
【0016】
この時、オフ状態のFETのドレイン−ソース間電圧Vdsとオフ状態のFETのドレイン−ソース間電流Iの関係は次のようになる。
【数2】
【0017】
ここで、オフ状態のFETのドレイン−ソース間電圧Vdsは、入力信号の電圧振幅をV0、周波数をfとすると次のようになる。
【数3】
【0018】
これを式(2)に代入して計算すると、オフ状態のFETのドレイン−ソース間の電流Iは次のようになる。
【数4】
【0019】
この式(4)に示すように、オフ状態のFETは入力信号の周波数の偶数倍の周波数成分を持つ電流を流さないため2次高調波電力はゼロとなる。すなわち、ドレイン−ソース間容量Cdsがドレイン−ソース間電圧Vdsの偶関数で表される場合には、2次高調波歪みは発生しない。
【0020】
一方、実際のFETデバイスでは、図10、図12に示すように、ボディ領域116(B121)と接地との間に埋め込み酸化膜113に起因する寄生容量Cbg121が存在する。このため、上記の4つの寄生容量(Cgd121、Cgs121、Cdb121、Csb121)以外にも、ボディ領域116(B121)と接地との間の寄生容量Cbg121も考慮する必要がある。よって、この場合は図14に示すようにドレイン−ソース間の容量Cdsは、ドレイン−ソース間電圧Vdsに対して偶関数のみではなく奇関数成分も持つ式で表される。このため、高周波スイッチ回路に2次高調波歪みが発生する。
【課題を解決するための手段】
【0021】
本発明にかかる高周波スイッチ回路は、共通端子と第1の端子との間に配置された第1のスイッチと、前記共通端子と第2の端子との間に配置された第2のスイッチと、を少なくとも備え、前記第1のスイッチおよび第2のスイッチはそれぞれ、ボディ、ソース、ドレイン、およびゲートを備えた、直列に接続された複数の電界効果トランジスタを有し、前記第1のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されており、前記第2のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されている。
【0022】
本発明にかかる高周波スイッチ回路では、第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量をドレインとボディとの間、またはソースとボディとの間に形成し、また第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量をドレインとボディとの間、またはソースとボディとの間に形成している。これにより、ドレイン−ソース間容量を、ドレイン−ソース間電圧の符号反転に対してほぼ対称の関係となるようにすることができるため、ドレイン−ソース間容量の奇関数成分を極小化することができ2次高調波歪みの発生を抑制することができる。
【発明の効果】
【0023】
本発明により、2次高調波歪みの発生を抑制することができる高周波スイッチ回路を提供することが可能となる。
【図面の簡単な説明】
【0024】
【図1】実施の形態1にかかる高周波スイッチ回路の回路図である。
【図2】実施の形態1にかかる高周波スイッチ回路を構成するFETの等価回路図である。
【図3】実施の形態1にかかる高周波スイッチ回路を構成するFETを示す図である。(a)はFETの上面図であり、(b)はFETの等価回路図である。
【図4】実施の形態1にかかる高周波スイッチ回路を構成するFETの断面図である。
【図5】実施の形態1にかかる高周波スイッチ回路における入力電力と2次高調波歪みとの関係のシミュレーション結果を示す図である。
【図6】実施の形態1にかかる高周波スイッチ回路の他の態様を示す回路図である。
【図7】実施の形態2にかかる高周波スイッチ回路を構成するFETを示す図である。(a)はFETの上面図であり、(b)はFETの等価回路図である。
【図8】実施の形態2にかかる高周波スイッチ回路を構成するFETの断面図である。
【図9】背景技術にかかる高周波スイッチ回路の回路図である。
【図10】背景技術にかかる高周波スイッチ回路を構成するFETの断面図である。
【図11】背景技術にかかる高周波スイッチ回路を構成するFET(マルチフィンガー型)の上面図である。
【図12】本発明の課題を説明するための図である。
【図13】本発明の課題を説明するための図である。
【図14】本発明の課題を説明するための図である。
【発明を実施するための形態】
【0025】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。
図1は実施の形態1にかかる高周波スイッチ回路の回路図である。本実施の形態にかかる高周波スイッチ回路は、共通端子(ANT端子)と第1の端子(ポート1端子)との間に配置された第1のスイッチと、共通端子と第2の端子(ポート2端子)との間に配置された第2のスイッチとを少なくとも備える。なお、本実施の形態では例としてSPDT(Single Pole Double Throw)スイッチについて説明するが、SP4T(Single Pole 4 Throw)やSP10T等のその他の高周波スイッチ回路においても同様に適用することができる。すなわち、本実施の形態にかかる高周波スイッチ回路は、n個(nは整数)の入力端子、m個(mは整数)の出力端子間の間に配置されたスイッチの中から、任意のスイッチの導通、非導通を選択する高周波スイッチ回路に適用することができる。
【0026】
第1のスイッチは直列に接続された複数の電界効果トランジスタ(T11〜T14)を有し、第2のスイッチは直列に接続された複数の電界効果トランジスタ(T21〜T24)を有する。ANT端子とポート1端子との間に接続された各FET(T11〜T14)のゲートは抵抗素子を介して互いに接続され、共通の制御信号31が供給される。同様に、ANT端子とポート2端子との間に接続された各FET(T21〜T24)のゲートは抵抗素子を介して互いに接続され、共通の制御信号32が供給される。
【0027】
図1に示す高周波スイッチ回路は、複数のポート(ポート1、ポート2)のうちのいずれか1つの導通を選択する。このため、例えばANT端子とポート1端子との間に接続されるFET(T11〜T14)をオン状態とした場合、ANT端子とポート2端子との間に接続されたFET(T21〜T24)はオフ状態となる。逆に、ANT端子とポート2端子との間に接続されるFET(T21〜T24)をオン状態とした場合、ANT端子とポート1端子との間に接続されたFET(T11〜T14)はオフ状態となる。
【0028】
また、本実施の形態にかかる高周波スイッチ回路において、第1のスイッチが備える各FET(T11〜T14)は、第1のスイッチがオフ状態の時にボディと接地との間に生成される寄生容量を相殺する補償容量(Cdb11〜Cdb14)が、ドレインとボディとの間、またはソースとボディとの間に形成されている。また、第2のスイッチが備える各FET(T21〜T24)は、第2のスイッチがオフ状態の時にボディと接地との間に生成される寄生容量を相殺する補償容量(Cdb21〜Cdb24)が、ドレインとボディとの間、またはソースとボディとの間に形成されている。
【0029】
本実施の形態では、例としてドレインとボディとの間に補償容量が形成されている場合について説明するが、ソースとボディとの間に補償容量が形成されている場合についても同様である。また、本実施の形態にかかる高周波スイッチ回路において、補償容量は第1のスイッチを構成する各FET(T11〜T14)のうちの少なくとも1つに、また第2のスイッチを構成する各FET(T21〜T24)のうちの少なくとも1つに、それぞれ形成されていればよい。つまり、図6に示すように、例えば第1のスイッチを構成するFET(T11)と第2のスイッチを構成するFET(T21)に補償容量を設ける構成としてもよい。図6に示す構成では、図1に示すように各FETに形成していた補償容量に相当する補償容量を、1つのFETにまとめることができるので回路構成を簡略化することができる。
【0030】
図2は、本実施の形態にかかる高周波スイッチ回路を構成するFETの等価回路図である。図2は、オフ状態であるFET(T11〜T14)がANT端子とポート1端子との間に多段接続されている場合の等価回路である。このとき、ポート1は、例えばパワーアンプの入出力回路を介して接地(GND)接続されている。ここで、パワーアンプの入出力回路は、ANT端子とポート1端子との間のオフ状態であるFET(T11〜T14)の寄生容量に比べて低インピーダンスであるため、ポート1は直接接地されているものとして扱う。
【0031】
また、図2では、FET(T11)の等価回路を代表して示しているが、多段接続されている他のFET(T12〜T14)についても同様である。また、図2では例として第1のスイッチを構成するFET(T11〜T14)がオフ状態で、第2のスイッチを構成するFET(T21〜T24)がオン状態の場合を示すが、逆の場合、つまり第1のスイッチを構成するFET(T11〜T14)がオン状態で、第2のスイッチを構成するFET(T21〜T24)がオフ状態の場合も同様である。
【0032】
図2に示すように、FET(T11)のボディB11と接地との間には、埋め込み酸化膜に起因する寄生容量Cbg11が存在する。また、Rg11はゲート抵抗を示し、Rb11はボディ抵抗を示している。一方、上述の通りスイッチの実際の使用条件では、オフ状態にある多段接続されたFET(T11〜T14)のポート1端子は、直接接地されているものとして扱うことが出来る。このとき、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、埋め込み酸化膜に起因する対地寄生容量Cbg11の分だけ崩れるため、多段接続されたオフ状態にあるFET(T11〜T14)のANT端子−接地間容量は、ANT端子−接地間に掛かる電圧に対して偶関数成分のみではなく、奇関数成分を持つことになる。本実施の形態にかかる高周波スイッチ回路では、この対地寄生容量Cbg11によってもたらされる、FET(T11〜T14)のオフ時容量のANT端子−接地間電圧に対する対称性の崩れを平均的に相殺するための補償容量Cdb11をドレインD11とボディB11との間に設けている。
【0033】
つまり、FET(T11)のドレインD11とボディB11との間に補償容量Cdb11を設けることで、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Cbg11の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ANT端子−接地間に多段接続されたオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間電圧に対する奇関数成分を極小化することが出来、2次高調波歪みの発生を最小化することができる。
【0034】
図5は、本実施の形態にかかる高周波スイッチ回路における入力電力と2次高調波歪みとの関係のシミュレーション結果を示す図である。図5に示すシミュレーション結果は、各FET(T11〜T14、T21〜T24)に補償容量を設けた高周波スイッチ回路のシミュレーション結果である。図5において、縦軸は2次高調波歪み[dBc](2次高調波電力[dBm]−入力電力[dBm])である。また、横軸は入力電力[dBm]である。図5では本実施の形態にかかる高周波スイッチ回路のシミュレーション結果を実線で示し、背景技術にかかる高周波スイッチ回路のシミュレーション結果を破線で示している。
【0035】
背景技術にかかる高周波スイッチ回路のシミュレーション結果では、入力電力35dBmの時におよそ83dBcの2次高調波歪みが発生する。これに対して本実施の形態にかかる高周波スイッチ回路のシミュレーション結果では、入力電力35dBmの時におよそ105dBcの2次高調波歪みが発生する。したがって、補償容量を各FETのドレイン−ボディ間に付加することで、ボディと接地との間の寄生容量に起因する奇関数成分を極小化することができ、2次高調波歪みの発生を最小化することができる。
【0036】
次に、本実施の形態にかかる高周波スイッチ回路に補償容量を設ける手法について説明する。図3は、本実施の形態にかかる高周波スイッチ回路を構成するFET(代表してT11について説明する)を示す図である。図3(a)はFET(T11)の上面図であり、図3(b)はFET(T11)の等価回路図である。また、図4は、図3(a)のA−Aにおける断面図である。図4に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFETは、例えばSOI技術を用いて形成することができる。
【0037】
図3、図4に示すFETは、Si基板12と、Si基板12上に形成された埋め込み酸化膜層13と、埋め込み酸化膜層13上に形成されたボディ領域(SOI層)16a、16bとを有する。ボディ領域16aの両側には、それぞれソース電極21およびドレイン電極22が形成されている。また、ボディ領域16bの両側にはドレイン電極22が形成されている。更に、図4に示すFETは、ボディ領域16a、16b上に形成されたゲート酸化膜15と、ゲート酸化膜15の上に形成されたゲート電極23a、23bとを有する。ここで、ゲート酸化膜15およびゲート電極23a、23bの端部はそれぞれ、ソース電極21の一部およびドレイン電極22の一部を覆うように形成されている。また、それぞれのFET(つまり、T11〜T14のそれぞれ)は素子分離層14により分離されている。
【0038】
図3(a)に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFET(T11等の単位素子)は、複数の電界効果トランジスタが並列に接続された、ボディ領域16a、16b、ソース電極21、ドレイン電極22、ゲート電極23a、23bをそれぞれ複数備えるマルチフィンガー型の電界効果トランジスタである。つまり、図3(a)に示すように、ソース電極21、ドレイン電極22、ゲート電極23a、23bのそれぞれが櫛形に配置されている。
【0039】
そして、本実施の形態にかかる高周波スイッチ回路を構成するFETでは、図3(a)に示すようにゲート電極23bの両側にドレイン電極22を設けることで、補償容量Cdb11を形成している。つまり、図4に示すようにボディ領域16bの両側にドレイン電極22を形成することで、図3(b)の等価回路に示すようにドレインD11とボディB11との間に補償容量Cdb11を形成することができる。すなわち、ドレイン電極22とボディ領域16bとの接触面積を増加させることでボディ領域16bに空乏層が生成され、補償容量Cdb1を形成することができる。
【0040】
以上で説明したように、本実施の形態にかかる高周波スイッチ回路では、この埋め込み酸化膜に起因する寄生容量Cbg11を相殺するための補償容量Cdb11をドレインD11とボディB11との間に設けている。これにより、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Cbg11の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ANT端子−接地間に多段接続されたオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間電圧に対する奇関数成分を極小化することが出来、2次高調波歪みの発生を最小化することができる。
【0041】
実施の形態2
次に、本発明の実施の形態2について説明する。本実施の形態にかかる高周波スイッチ回路は、補償容量の形成の方法が実施の形態1の場合と異なること以外は、実施の形態1と同様であるので重複した説明は省略する。
【0042】
図7は、本実施の形態にかかる高周波スイッチ回路を構成するFET(代表してT11について説明する)を示す図である。図7(a)はFET(T11)の上面図であり、図7(b)はFET(T11)の等価回路図である。また、図8は、図7(a)のB−Bにおける断面図である。図8に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFETもSOI技術を用いて形成することができる。
【0043】
図7、図8に示すFETは、Si基板12と、Si基板12上に形成された埋め込み酸化膜層13と、埋め込み酸化膜層13上に形成されたボディ領域(SOI層)16とを有する。ボディ領域16の上部かつボディ領域16両側には、それぞれソース電極21およびドレイン電極22が形成されている。すなわち、本実施の形態ではFETのボディ領域16はソース電極21が形成されている領域およびドレイン電極22が形成されている領域に渡って形成されている。更に、図8に示すFETは、ボディ領域16上に形成されたゲート酸化膜15と、ゲート酸化膜15上に形成されたゲート電極23とを有する。ここで、ゲート酸化膜15およびゲート電極23の端部はそれぞれソース電極21の一部およびドレイン電極22の一部を覆うように形成されている。また、それぞれのFET(つまり、T11〜T14のそれぞれ)は素子分離層14により分離されている。
【0044】
図7(a)に示すように、本実施の形態にかかる高周波スイッチ回路を構成するFET(T11等の単位素子)は、複数の電界効果トランジスタが並列に接続された、ボディ領域16、ソース電極21、ドレイン電極22、およびゲート電極23をそれぞれ複数備えるマルチフィンガー型の電界効果トランジスタである。つまり、図7(a)に示すように、ソース電極21、ドレイン電極22、ゲート電極23のそれぞれが櫛形に配置されている。
【0045】
そして、本実施の形態にかかる高周波スイッチ回路を構成するFETでは、図7(a)に示すようにドレイン電極22の幅をソース電極21の幅よりも広くすることで、補償容量Cdb11を形成している。つまり、図7(a)、図8に示すようにドレイン電極22の幅(x)をソース電極21の幅よりも広くすることで、ドレイン電極22とボディ領域21との接触面積を増やすことができる。これにより、ドレイン電極22とボディ領域16とが接触することでボディ領域16に生成される空乏層を増加させるができ、図7(b)の等価回路に示すように補償容量Cdb1を形成することができる。
【0046】
本実施の形態にかかる高周波スイッチ回路においても、ボディと接地との間の埋め込み酸化膜に起因する寄生容量Cbg11を相殺するための補償容量Cdb11を、ドレインD11とボディB11との間に設けることができる。これにより、ANT端子−接地間のオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Cbg11の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ANT端子−接地間に多段接続されたオフ状態にあるFET(T11〜T14)の容量の、ANT端子−接地間電圧に対する奇関数成分を極小化することが出来、2次高調波歪みの発生を最小化することができる。
【0047】
なお、本実施の形態にかかる高周波スイッチ回路では、図8に示す構造を有するFETのドレイン電極22の幅をソース電極21の幅よりも広くしつつ、実施の形態1のようにFETのボディ領域16bの両側にドレイン電極22を形成してもよい。これにより、ドレイン電極とボディ領域との接触面積を更に増加させることができ、補償容量Cdb11の値を更に増加させることができる。
【0048】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【0049】
12 Si基板
13 埋め込み酸化膜層
14 素子分離層
15 ゲート酸化膜
16、16a、16b ボディ領域(SOI層)
21 ソース電極
22 ドレイン電極
23 ゲート電極
Cdb11〜Cdb14、Cdb21〜Cdb24 補償容量
【特許請求の範囲】
【請求項1】
共通端子と第1の端子との間に配置された第1のスイッチと、
前記共通端子と第2の端子との間に配置された第2のスイッチと、を少なくとも備え、
前記第1のスイッチおよび第2のスイッチはそれぞれ、ボディ、ソース、ドレイン、およびゲートを備えた、直列に接続された複数の電界効果トランジスタを有し、
前記第1のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されており、
前記第2のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されている、
高周波スイッチ回路。
【請求項2】
前記電界効果トランジスタの単位素子は、ボディ領域と、当該ボディ領域の両側にそれぞれ配置されたソース電極およびドレイン電極と、前記ボディ領域上に配置されたゲート絶縁膜と、当該ゲート絶縁膜上に配置されたゲート電極とをそれぞれ複数備えたマルチフィンガー型の電界効果トランジスタである、請求項1に記載の高周波スイッチ回路。
【請求項3】
前記補償容量は、前記ボディ領域と前記ドレイン電極との接触面積を増加させることで、または前記ボディ領域と前記ソース電極との接触面積を増加させることで形成される、請求項2に記載の高周波スイッチ回路。
【請求項4】
前記補償容量は、前記マルチフィンガー型の電界効果トランジスタの少なくとも1つに、両側にドレイン電極が配置されたボディ領域を形成することで、または両側にソース電極が配置されたボディ領域を形成することで形成される、請求項2または3に記載の高周波スイッチ回路。
【請求項5】
前記電界効果トランジスタは埋め込み酸化膜上に形成されている、請求項1乃至4のいずれか一項に記載の高周波スイッチ回路。
【請求項6】
前記電界効果トランジスタは埋め込み酸化膜上に配置されており、当該埋め込み酸化膜と前記ドレイン電極との間および前記埋め込み酸化膜と前記ソース電極との間には前記ボディ領域が配置されており、
前記補償容量は、前記マルチフィンガー型の電界効果トランジスタの前記ドレイン電極の幅を前記ソース電極よりも広くすることで、または前記ソース電極の幅を前記ドレイン電極の幅よりも広くすることで形成される、請求項2乃至5のいずれか一項に記載の高周波スイッチ回路。
【請求項7】
前記補償容量は、前記電界効果トランジスタがオフ状態の時に前記ボディと接地との間に生成される寄生容量を相殺することで、ドレイン−ソース間容量をドレイン−ソース間電圧の関数で表現した際に生成される奇関数成分を低減する、請求項1乃至6のいずれか一項に記載の高周波スイッチ回路。
【請求項8】
前記補償容量は、前記第1のスイッチが備える各々の電界効果トランジスタ、および前記第2のスイッチが備える各々の電界効果トランジスタに形成されている、請求項1乃至7のいずれか一項に記載の高周波スイッチ回路。
【請求項9】
高周波スイッチ回路は、n個(nは整数)の入力端子、m個(mは整数)の出力端子間の間に配置されたスイッチの中から、任意のスイッチの導通、非導通を選択する、請求項1乃至8のいずれか一項に記載の高周波スイッチ回路。
【請求項1】
共通端子と第1の端子との間に配置された第1のスイッチと、
前記共通端子と第2の端子との間に配置された第2のスイッチと、を少なくとも備え、
前記第1のスイッチおよび第2のスイッチはそれぞれ、ボディ、ソース、ドレイン、およびゲートを備えた、直列に接続された複数の電界効果トランジスタを有し、
前記第1のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第1のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されており、
前記第2のスイッチが備える前記電界効果トランジスタの少なくとも1つには、前記第2のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されている、
高周波スイッチ回路。
【請求項2】
前記電界効果トランジスタの単位素子は、ボディ領域と、当該ボディ領域の両側にそれぞれ配置されたソース電極およびドレイン電極と、前記ボディ領域上に配置されたゲート絶縁膜と、当該ゲート絶縁膜上に配置されたゲート電極とをそれぞれ複数備えたマルチフィンガー型の電界効果トランジスタである、請求項1に記載の高周波スイッチ回路。
【請求項3】
前記補償容量は、前記ボディ領域と前記ドレイン電極との接触面積を増加させることで、または前記ボディ領域と前記ソース電極との接触面積を増加させることで形成される、請求項2に記載の高周波スイッチ回路。
【請求項4】
前記補償容量は、前記マルチフィンガー型の電界効果トランジスタの少なくとも1つに、両側にドレイン電極が配置されたボディ領域を形成することで、または両側にソース電極が配置されたボディ領域を形成することで形成される、請求項2または3に記載の高周波スイッチ回路。
【請求項5】
前記電界効果トランジスタは埋め込み酸化膜上に形成されている、請求項1乃至4のいずれか一項に記載の高周波スイッチ回路。
【請求項6】
前記電界効果トランジスタは埋め込み酸化膜上に配置されており、当該埋め込み酸化膜と前記ドレイン電極との間および前記埋め込み酸化膜と前記ソース電極との間には前記ボディ領域が配置されており、
前記補償容量は、前記マルチフィンガー型の電界効果トランジスタの前記ドレイン電極の幅を前記ソース電極よりも広くすることで、または前記ソース電極の幅を前記ドレイン電極の幅よりも広くすることで形成される、請求項2乃至5のいずれか一項に記載の高周波スイッチ回路。
【請求項7】
前記補償容量は、前記電界効果トランジスタがオフ状態の時に前記ボディと接地との間に生成される寄生容量を相殺することで、ドレイン−ソース間容量をドレイン−ソース間電圧の関数で表現した際に生成される奇関数成分を低減する、請求項1乃至6のいずれか一項に記載の高周波スイッチ回路。
【請求項8】
前記補償容量は、前記第1のスイッチが備える各々の電界効果トランジスタ、および前記第2のスイッチが備える各々の電界効果トランジスタに形成されている、請求項1乃至7のいずれか一項に記載の高周波スイッチ回路。
【請求項9】
高周波スイッチ回路は、n個(nは整数)の入力端子、m個(mは整数)の出力端子間の間に配置されたスイッチの中から、任意のスイッチの導通、非導通を選択する、請求項1乃至8のいずれか一項に記載の高周波スイッチ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2011−228894(P2011−228894A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−96015(P2010−96015)
【出願日】平成22年4月19日(2010.4.19)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願日】平成22年4月19日(2010.4.19)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.GSM
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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