【課題】貫通電極を有する半導体装置において、貫通電極によって被覆された貫通孔の内部を充填する保護層にクラック等が発生する不具合を防止する。
【解決手段】
貫通電極９を被覆するとともに、貫通孔６内を充填する保護層１０を備える半導体装置１において、保護層１０が複数層１１、１２からなり、複数層の保護層のうち最も半導体基板２の一面２ａに近い層が、少なくとも貫通電極の底面９ａと側面９ｂの交差部を被覆し、かつ、ポジ型感光性樹脂を用いて形成されることを特徴とする半導体装置を提供する。 （もっと読む）

【課題】信頼性の高い回路基板を低コストで供給する。
【解決手段】例えば、開口部１０１を介してチップ取り出し電極２を含む基板１の一部表面が露出するようメタルマスク１００を基板１に被せ、イオン化された被着金属に、０．０１ｅＶから２５０ｅＶの被着エネルギを与えるイオンプレーティング法により金属導体を形成した後、メタルマスク１００を剥離することによって、基板１の一部表面に形成された金属導体からなる配線層２１を形成する。これにより、フォトリソグラフィー法を用いることなく、基板上に配線層２１を直接形成することができるため、生産性が高く低コストな回路基板を提供することが可能となる。更に、その回路基板とその他のチップとを積層して、それらをボンディングワイヤで絶縁基板に支持されないリードへ接続する。 （もっと読む）

【課題】 半導体装置及びその製造方法に関し、バリアメタルの絶縁膜及びＣｕに対する密着性と、Ｃｕ拡散防止とを両立する。
【解決手段】 第１絶縁膜に設けた凹部の側壁に第２絶縁膜を形成し、第２絶縁膜の内側に順に第２絶縁膜との密着性が優れている第１の導電性バリア層、炭素を含有する第２の導電性バリア層、及び、Ｃｕ系埋込電極との密着性が優れている第３の導電性バリア層の３層構造のバリア層を介してＣｕ系埋込電極を設けるとともに、前記第１の導電性バリア層と前記第２の導電性バリア層との界面と、前記第２の導電性バリア層と前記第３の導電性バリア層との界面に炭素混合領域を設ける。 （もっと読む）

【課題】 シリコン基板上にポリイミドなどからなる保護膜が形成された半導体装置の製造中に、保護膜の上面層が変質しても、この変質による悪影響が生じないようにする。
【解決手段】 ポリイミドなどからなる保護膜５に開口部６を形成したとき、保護膜５の開口部６を介して露出された接続パッド２の上面にポリイミドなどからなる残渣が残存する場合がある。そこで、次に、この残渣を酸素プラズマアッシングにより除去する。この場合、保護膜５の上面側に凸凹構造の変質層Ａが形成される。次に、開口部４、６を介して露出された接続パッド２の上面に形成された自然酸化膜をアルゴンプラズマエッチングにより除去する。この場合、変質層Ａがさらに変質して網目構造の変質層Ｃが形成される。次に、チタンなどからなる第１の下地金属層７を成膜する。この場合、第１の下地金属層７は網目構造の変質層Ｃの上面に成膜されるため、その界面の密着力は高い。 （もっと読む）

【課題】リーク電流が低く、電界効果移動度が高いなどの優れた特性を有するＴＦＴを備え、駆動回路を内蔵して部材点数を減らすことが可能な半導体装置において、駆動回路内部における腐食などの発生を防止する。
【解決手段】本発明の半導体装置においては、駆動回路を内蔵したＴＦＴアレイ基板１００に、ゲート電極２と、ゲート絶縁膜３と、結晶性半導体部分を含んでチャネル領域４ｃが形成される半導体層４と、チャネル領域４ｃを保護するチャネル保護膜５と、半導体層４に接続されたソース電極６及びドレイン電極７を備えたＴＦＴ、並びに、ゲート電極２と同層に形成された配線層２ａとソース電極６と同層に形成された配線層６ａを駆動回路内部においてコンタクトホール１３を介し直接接触させて接続させる配線変換部１２を備えるものである。 （もっと読む）

【課題】ソース・ドレイン電極と半導体膜とのコンタクト不良を抑制することが可能な半導体装置等を提供する。
【解決手段】両端部３０ｓ、３０ｄの膜厚が平坦部３０ｃの膜厚よりも厚い半導体膜３０を形成する。ゲート絶縁膜４０は、両端部３０ｓ、３０ｄが露出されるように形成される。両端部３０ｓ、３０ｄには、ソース・ドレイン電極５０ｓ、５０ｄとソース・ドレイン領域とを接続する中間電極５０ｓ、５０ｄが形成され、この中間電極５０ｓ、５０ｄまで開口するコンタクトホールが形成される。 （もっと読む）

【課題】スパッタリングによる成膜レートを低くし、被処理体の表面に形成されたアスペクト比が３以上の孔または溝の内壁面および内底面に被覆性が良好な金属薄膜を形成し、少ない電力でも、ターゲットにおける自己保持放電を発生させる成膜方法を提供する。
【解決手段】ターゲット３に電圧Ｖおよび電流Ｉを印加しチャンバ２内でターゲットから放電が発生した後、スパッタガスの導入を止めてターゲットのイオンにより自己保持放電を発生させ、被処理体Ｗの表面の孔または溝内を含む被処理体の表面全面に金属薄膜を形成する工程において、ターゲットに印加する電流Ｉを一定とし、放電が不安定になった時に電圧Ｖを増大させるとともに、関係式（１）および（２）を満たすことを特徴とする。Ｉ＞Ｉ_０・・・（１）、Ｐ＞Ｐ_０・・・（２）（Ｉ_０：自己保持放電を開始する電流の最小値、Ｐ：ターゲットの電力、Ｐ_０：自己保持放電を開始する電力の最小値） （もっと読む）

【課題】ＴＦＴと接続するソース電極あるいはドレイン電極のスルーホールにおけるコンタクト抵抗を減少させ、表示装置の動作効率を向上させる。
【解決手段】スルーホールにおいて、ＴＦＴのソース部とソース電極８が接続している。ソース電極８は、バリヤメタル、Ａｌ合金８２、キャップメタル８３の３層から形成されている。バリヤメタルは半導体層と接触する下層８１ａとＡｌ合金と接触する上層８１ｂとに分かれている。バリヤメタルの下層８１ａをスパッタリングして形成した後、熱処理し、その後、ベースメタルの上層８１ｂ、Ａｌ合金８２、キャップメタル８３を連続してスパッタリングによって形成する。Ａｌ合金８２と接触するバリヤメタルの上層８１ｂは酸化されていないので、スルーホールにおけるコンタクト抵抗の上昇を防止することが出来る。 （もっと読む）

【課題】ロジック回路のコンタクト抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることが実現される半導体装置の構造およびその製造方法を提供する。
【解決手段】半導体装置においては、ロジック回路を構成する配線を有する配線層の層数をＭとし、メモリ回路を構成する配線を有する配線層の層数をＮとしたとき（ＭおよびＮは自然数であって、Ｍ＞Ｎ）、（Ｍ−Ｎ）層あるいは（Ｍ−Ｎ＋１）層の配線層にわたって、容量素子１５０が設けられている。 （もっと読む）

【課題】接合熱処理温度が低くて済み、凝固後は高い融点を確保し得る高耐熱性の電子デバイス及びその製造方法を提供すること。
【解決手段】複数枚の基板ＷＦ１〜ＷＦｒのそれぞれは、縦導体３１と、接続導体４とを有している。複数枚の基板ＷＦ１〜ＷＦｒのうち、隣接する基板ＷＦ１、ＷＦ２は、一方の基板ＷＦ２の接続導体（縦導体）３１が、他方の基板ＷＦ１の接続導体４と、接合膜５によって接合されている。接合膜５は、第１金属または合金成分と、それよりも融点の高い第２金属または合金成分とを含み、凝固後の溶融温度が第１金属または合金成分の融点よりも高くなっている。 （もっと読む）

【課題】工程時間を短縮し、平坦度(又は、ボンディングの均一性)を高め、絶縁層(絶縁基板)とチップとの間の接着力が向上したパッケージおよびその製造方法を提供することを目的とする。
【解決手段】本発明のパッケージは、パターニング層上に形成された第１導電層と、前記パターニング層上に前記第１導電層を埋め込むように形成された絶縁層と、前記絶縁層の外面に形成された第２導電層と、前記第１導電層と第２導電層とを電気的に接続するように前記絶縁層の内部に形成された第３導電層とを含むことを特徴とする。 （もっと読む）

【課題】 半導体装置の銅配線の信頼性をＴＤＤＢ寿命とＥＭ寿命との双方に関して向上させる。
【解決手段】 半導体装置の配線層３０は、配線溝が形成された絶縁膜３２、３５と、配線溝の内面に形成されたバリアメタル層４１と、バリアメタル層４１を介して配線溝内に形成された銅配線膜４３とを有する。バリアメタル層４１は、配線溝の内壁面側から順に形成された第１乃至第３のバリアメタル膜４１−１、２、３を有する。第２のバリアメタル膜４１−２は、第３のバリアメタル膜４１−３側の表面部分において、クラスタイオン照射によって形成された、その他の部分より高い密度の緻密層４１−２ａを有する。第３のバリアメタル膜４１−３は、例えばルテニウム等、銅配線膜４３との密着性に優れた材料を有する。 （もっと読む）

【課題】溝や穴の開口部と深さとの比（開口部／深さ）が１／５〜１／７のような条件を要求されても、又、厚さが１０ｎｍ以下であっても成膜が可能で、かつ、銅の拡散防止（バリア性）に優れ、更には電気抵抗が小さく、銅膜との密着性にも優れた導電性バリア膜形成材料を提供する。
【解決手段】ケミカルベーパーデポジションにより銅膜の下地膜として導電性Ｔａ−Ｚｒ系バリア膜を形成する為の材料であって、Ｔａを持つ金属有機化合物と、Ｚｒを持つ金属有機化合物とを含むことを特徴とする導電性バリア膜形成材料、および、前記Ｔａ有機化合物、前記Ｚｒ有機化合物の一方または双方を溶解する溶媒とを含むことを特徴とする導電性バリア膜形成材料。 （もっと読む）

【課題】放熱性が向上した半導体装置およびその製造方法の提供。
【解決手段】第１の辺を有する第１の面を有する半導体基板１０と、前記半導体基板上に設けられた電極１４と、前記電極の上に位置する第１の開口部２４を有する第１の絶縁層１６と、前記第１の絶縁層の上であって、前記電極の少なくとも一部を避けて設けられた樹脂層２０と、前記樹脂層の上に設けられた第１の部分３１と、前記第１の部分と前記電極とを電気的に接続する第２の部分３２と、前記第１の部分または前記第２の部分と電気的に接続する第３の部分３３と、を有する導電層と、前記導電層の前記第２の部分を覆うように設けられ、前記導電層の前記第１の部分の少なくとも一部の上に位置する第２の開口部４１を有し、かつ、前記導電層の前記第３の部分を避けて設けられた第２の絶縁層４０と、前記導電層の前記第３の部分は、前記第１の面の前記第１の辺と、前記第２の絶縁層との間に位置する。 （もっと読む）

【課題】基板の表裏を導通する導通部における電気特性を向上した貫通電極基板及びそれを用いた半導体装置を提供すること。
【解決手段】本発明の貫通電極基板は、表裏を貫通する貫通孔を有する基板と、前記貫通孔内に充填され、金属材料を含む導通部と、を備え、前記導通部は、結晶粒径が２９μｍ以上の金属材料を少なくとも含み、前記導通部の一端は、前記導通部の他端より面積重み付けした平均結晶粒径が大きい金属材料を少なくとも含む。また、導通部は、面積重み付けした平均結晶粒径が１３μｍ以上の金属材料を含む。 （もっと読む）

【課題】配線からのＣｕの拡散を防止する。
【解決手段】例えば、ＵＤＣ拡散バリア膜２２、ポーラスシリカ膜２３、ＵＤＣミドルストッパ膜２４、ポーラスシリカ膜２５およびＵＤＣ拡散バリア膜２６の積層構造にビア溝２７ａと配線溝２７ｂを形成したときに、内部に露出するＵＤＣ拡散バリア膜２２、ＵＤＣミドルストッパ膜２４、ＵＤＣ拡散バリア膜２６の表面に対し、水素プラズマを照射する。これにより、各ＳｉＣ膜の露出表面をＳｉリッチにする。そして、プラズマ照射後のビア溝２７ａと配線溝２７ｂにＴａ膜２８を形成し、Ｃｕで埋め込む。Ｔａ膜２８と接触することとなるＳｉＣ膜の表面をあらかじめＳｉリッチな状態にしておくことにより、Ｔａ膜２８をＣｕの突き抜けが抑えられるような結晶構造に制御することが可能になる。これにより、配線からのＣｕの拡散を防止することが可能になる。 （もっと読む）

【課題】表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供することを課題の一つとする。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させることができる。 （もっと読む）

【課題】酸化物半導体層を用いた、表示装置に代表される半導体装置において、画面サイズの大型化や高精細化に対応し、表示品質が良く、安定して動作する信頼性のよい半導体装置を提供することを課題の一つとする。
【解決手段】引き回し距離の長い配線にＣｕを含む導電層を用いることで、配線抵抗の増大を抑える。また、Ｃｕを含む導電層を、ＴＦＴのチャネル領域が形成される酸化物半導体層と重ならないようにし、窒化珪素を含む絶縁層で包むことで、Ｃｕの拡散を防ぐことができ、信頼性の良い半導体装置を作製することができる。特に、半導体装置の一態様である表示装置を大型化または高精細化しても、表示品質が良く、安定して動作させることができる。 （もっと読む）

【解決手段】
半導体ダイのためのルーティング層が開示される。ルーティング層は、半田バンプを取り付けるためのパッドと、集積回路を有するダイのバンプパッドにボンディングされるボンドパッドと、ボンドパッドをパッドと相互接続するトレースと、を含む。ルーティング層は誘電体材質の層上に形成される。ルーティング層は、パッドに取り付けられる半田バンプからの応力を吸収するように、幾つかのパッドを少なくとも部分的に包囲する伝導性トレースを含む。パッドを包囲するトレースの一部は、半田バンプに隣接する下層の誘電体材質の一部を応力から保護する。 （もっと読む）

【課題】オフ電流および漏れ電流が抑制された薄膜トランジスタ、および前記薄膜トランジスタを歩留り良く製造することのできる薄膜トランジスタの製造方法を提供する。
【解決手段】ゲート電極１２上にゲート絶縁膜１２を介して順次形成されるＳｉ（ｉ）膜１３およびＳｉ（ｎ）膜１４上に金属膜を形成し、フォトレジストパターン２２をマスクとしてエッチングし、ソース電極１５およびドレイン電極１６を形成する。酸素を含むプラズマで処理して、フォトレジストパターン２２の側面を後退させるとともに、ソース電極１５およびドレイン電極１６の側面および露出した上面にＡｌ酸化皮膜１７を形成する。残存するフォトレジストパターン２２およびＡｌ酸化皮膜１７をマスクとして、チャネル部１８のＳｉ（ｎ）膜１４およびＳｉ（ｉ）膜１３の表面の一部をエッチングする。 （もっと読む）