シリコンエピタキシャルウェーハ及びその製造方法
【課題】 半導体デバイス製造の熱応力に極めて強く、ウェーハの塑性変形あるいはウェーハ割れを抑制するシリコンエピタキシャルウェーハを提供する。
【解決手段】 シリコンエピタキシャルウェーハ１０は、下地シリコンウェーハ１１とその表面に形成されたエピタキシャル層１２を有する。ここで、下地シリコンウェーハ１１は、高濃度のドーパントを含有する単結晶シリコンバルク部１１ａと、該単結晶シリコンバルク部１１ａより抵抗率の高い単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１ｃから構成される。このようにして、例えば、フラッシュランプアニール、レーザスパイクアニール等の低サーマルバジェットの熱処理において、その熱応力起因のスリップ転位発生あるいはウェーハ割れ等は安定して大幅に抑制される。
【解決手段】 シリコンエピタキシャルウェーハ１０は、下地シリコンウェーハ１１とその表面に形成されたエピタキシャル層１２を有する。ここで、下地シリコンウェーハ１１は、高濃度のドーパントを含有する単結晶シリコンバルク部１１ａと、該単結晶シリコンバルク部１１ａより抵抗率の高い単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１ｃから構成される。このようにして、例えば、フラッシュランプアニール、レーザスパイクアニール等の低サーマルバジェットの熱処理において、その熱応力起因のスリップ転位発生あるいはウェーハ割れ等は安定して大幅に抑制される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンエピタキシャルウェーハ及びその製造方法に係り、詳しくは半導体デバイス製造の熱プロセスにおいて熱応力耐性に優れるシリコンエピタキシャルウェーハ及びその製造方法に関する。
【背景技術】
【０００２】
これまで、ＭＩＳＦＥＴ（絶縁ゲート電界効果トランジスタ）を基本素子とし高集積化した半導体デバイスは、主に、単結晶シリコンからなるシリコンウェーハを基板にして製造されている。しかし、上記半導体素子の微細化が進みその設計基準の寸法が６５ｎｍ、４５ｎｍになってくると、ＭＩＳＦＥＴの基本性能（高いオン電流、低いオフ電流）をよく知られたスケーリング則のトレンド通りに維持するためには、そのソース／ドレイン拡散層の極浅接合が要求される。
【０００３】
そこで、これまで半導体デバイス製造の熱プロセスで多用されてきたＲＴＡ（急速加熱アニール）に代わって、極浅接合の実現を目指した、フラッシュランプアニール、レーザスパイクアニール等の様々な極短時間の熱処理すなわち低サーマルバジェットの熱処理が必要になる（例えば、特許文献１参照）。ここで、ＲＴＡはハロゲンランプの光照射によるアニールであり、その処理時間は数ｓｅｃ（秒）であったが、上記低サーマルバジェットの処理時間は数ｍｓｅｃと極短時間になる。
【０００４】
しかし、シリコンウェーハの上記短時間の熱処理では、ウェーハ表面にフラッシュランプあるいはレーザ光の照射がなされ熱が与えられて急速な昇降温がなされるために、熱応力起因の結晶欠陥とくにスリップ転位あるいはウェーハ割れが生じ易くなってくる。これは、上記照射において、ウェーハの厚さ方向において温度差が生じ、この温度差による熱応力が発生し易くなるからである。また、ウェーハ面内での温度差による熱応力の発生も起こる。特に、ウェーハが例えば３００ｍｍ（１２インチ）φと大口径化すると後者による熱応力発生も増大する。そして、これ等の熱応力によるシリコンウェーハのスリップ転位あるいはウェーハ割れは、半導体デバイスの製造歩留まりを低下させる。
【０００５】
上記熱応力起因のシリコンウェーハの塑性変形であるスリップ転位を低減させる方法としては、ウェーハ中に酸素を高濃度に固溶させ、この固溶酸素（主に格子間酸素）の転位伝搬抑制力により塑性変形耐性を向上させる方法がある。また、下地シリコンウェーハに高濃度の不純物、例えばボロン、リンなどの有効不純物（以下、ドーパントという）を添加し、この高濃度のドーパントを添加した下地シリコンウェーハ表面にエピタキシャル層を形成したシリコンエピタキシャルウェーハをシリコンバルクウェーハの替りに使用する方法がある。
【特許文献１】特開２００４−０６３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したシリコンウェーハの固溶酸素濃度を高めて、例えば１６×１０１７原子／ｃｍ３以上の格子間酸素の濃度にすると、上記フラッシュランプアニール、レーザスパイクアニール等を用いた低サーマルバジェットの処理において、スリップ転位等の結晶欠陥は低減する。しかしながら、逆に、酸素析出がシリコンウェーハ内で生じ易くなり、半導体デバイスの活性領域に発生し半導体素子の不良原因になってくる。そして、半導体デバイスの製造歩留まりが低下するという問題があった。
【０００７】
一方、シリコンエピタキシャルウェーハの下地シリコンウェーハに高濃度のドーパントを添加すると、半導体デバイスの搭載されるエピタキシャル層のドーパント量の制御が難しくなるという問題があった。このエピタキシャル層は、通常、例えば１０００〜１２００℃の温度でのＣＶＤ（化学気相成長）法により、下地シリコンウェーハ上に単結晶シリコン層あるいはＳｉＧｅ層を含んだ歪みシリコン層が、いわゆるホモエピタキシャル成長あるいはヘテロエピタキシャル成長されるものである。しかし、上記ＣＶＤ法によりエピタキシャル成長する際に、ドーパントのいわゆるオートドープあるいは固相拡散によりエピタキシャル層に高濃度のドーパントがドーピングされる。このために、エピタキシャル層の抵抗率を所要の値に制御することが困難になってくる。
【０００８】
そこで、下地シリコンウェーハの裏面に例えばシリコン酸化膜のような絶縁膜、あるいは多結晶シリコン膜を形成し、上記エピタキシャル成長において高濃度のドーパントが下地シリコンウェーハから外方拡散するのを防止し、オートドープを抑制する方法がとられる。しかしながら、この方法では、上記膜の成膜およびそれに伴う種々の洗浄、エッチング等の処理が必要になり、シリコンエピタキシャルウェーハの製造工程が増加しウェーハのコストが増大するという問題があった。
【０００９】
本発明は、上述の事情に鑑みてなされたもので、半導体デバイス製造の熱プロセスにおいて熱応力に強く、ウェーハの塑性変形あるいはウェーハ割れ等が簡便に抑制されるシリコンエピタキシャルウェーハ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明にかかるシリコンエピタキシャルウェーハは、下地シリコンウェーハの内部からその表面および裏面に向かって高くなる抵抗率の分布をもつ下地シリコンウェーハと、前記下地シリコンウェーハの表面に形成されたエピタキシャル層と、を有する構成になっている。ここで、好ましくは前記下地シリコンウェーハの最裏面の抵抗率は、前記エピタキシャル層の抵抗率以上である。
【００１１】
上記発明において、前記下地シリコンウェーハは、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理が施されている。
【００１２】
そして、好適な一態様では、前記下地シリコンウェーハ内部の抵抗率が０．００１〜０．０２Ω・ｃｍの範囲にある。ここで、前記下地シリコンウェーハは、ボロン、リン、アンチモンあるいはヒ素の不純物を含有している。
【００１３】
上記発明により、半導体デバイス製造のフラッシュランプアニール、レーザスパイクアニール等の低サーマルバジェットの熱処理において、その熱応力に起因するスリップ転位の発生あるいはウェーハ割れが大幅に抑制される。また、エピタキシャル層のオートドープが抑制され、その抵抗率の制御が容易になる。このようにして、半導体素子が微細化し高速あるいは低消費電力化した半導体デバイスの製造歩留まりが向上することから、本発明のシリコンエピタキシャルウェーハは、高性能な半導体デバイスにとって極めて有効な基板になる。
【００１４】
そして、本発明にかかるシリコンエピタキシャルウェーハの製造方法は、下地シリコンウェーハ上にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法であって、下地シリコンウェーハに対して、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理を施す工程と、前記熱処理後に、前記下地シリコンウェーハ上にエピタキシャル層を成長させる工程と、を有する構成になっている。
【発明の効果】
【００１５】
本発明の構成により、半導体デバイス製造の熱プロセスにおいて熱応力に強く、ウェーハの塑性変形あるいはウェーハ割れ等が簡便に抑制されるシリコンエピタキシャルウェーハ及びその製造方法を提供することができるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施形態について図面を参照して説明する。図１は、本実施形態のシリコンエピタキシャルウェーハの一部断面図である。図２は、シリコンエピタキシャルウェーハにおける抵抗率の分布図ある。図３は、本実施形態のシリコンエピタキシャルウェーハの製造方法を示す概略フロー図である。
【００１７】
図１に示すように、シリコンエピタキシャルウェーハ１０は、下地シリコンウェーハ１１とその表面に形成されたエピタキシャル層１２を有している。そして、下地シリコンウェーハ１１は、単結晶シリコンバルク部１１ａと、該単結晶シリコンバルク部１１ａより抵抗率の高い単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１ｃから構成されている。
【００１８】
以下に、上記シリコンエピタキシャルウェーハ１０における下地シリコンウェーハ１１、エピタキシャル層１２について詳細に説明する。
【００１９】
（下地シリコンウェーハ）
下地シリコンウェーハは、単結晶シリコンから成るシリコンバルクウェーハであり、少なくともその表面は鏡面研磨され、単結晶シリコンバルク部１１ａ、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１ｃで構成されている。そして、そのドーパントはボロン、リン、アンチモン、ヒ素である。ここで、これ等のドーパントから選択された複数種のドーパントが下地シリコンウェーハに含有されていてもよい。
【００２０】
そして、単結晶シリコンバルク部１１ａの抵抗率は０．００１〜０．１Ω・ｃｍの範囲が好ましく、更に０．００１〜０．０２Ω・ｃｍの範囲がより好適になる。ここで、抵抗率が０．１Ω・ｃｍを超えてくると、シリコンエピタキシャルウェーハ１０の熱応力に対する塑性変形耐性が充分でなく、後述するように、上記フラッシュランプアニール、レーザスパイクアニール等の熱処理において多量のスリップ転位あるいはウェーハ割れが生じ易くなる。また、抵抗率が０．００１Ω・ｃｍより低下すると、エピタキシャル成長においてミスフィット転位がエピタキシャル層１２に生じ易く、膜厚の厚い結晶欠陥のないエピタキシャル層１２が形成できなくなる。また、エピタキシャル成長におけるオートドープの抑制が難しくなり、エピタキシャル層１２の抵抗率が変動し易く、その制御が困難になる。
【００２１】
一方、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの抵抗率は、その最表面がエピタキシャル層１２の抵抗率と同程度あるいはそれ以上になっている。例えば、最表面の抵抗率は１〜１０Ω・ｃｍ程度になる。そして、上記単結晶シリコンバルク部１１ａから上記表面あるいは裏面に向かって徐々に抵抗率が増加する抵抗率分布になる。
【００２２】
図２に、上記下地シリコンウェーハ１１およびエピタキシャル層１２における抵抗率の分布の一例について示している。ここでは、エピタキシャル層１２の抵抗率は０．５Ω・ｃｍで単結晶シリコンバルク部１１ａの抵抗率は０．００２Ω・ｃｍとなっている。そして、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの抵抗率は、いわゆる相補誤差関数に近い分布になっている。
【００２３】
また、この下地シリコンウェーハには、上記ドーパントの他に酸素、窒素あるいは炭素の不純物が含有されていてもよい。ここで、酸素濃度は、例えば１６×１０１７原子／ｃｍ３以上になっても構わない。この場合、従来の技術で説明した酸素析出等の不純物の析出は下地シリコンウェーハ内で生じ、半導体デバイスが搭載されるエピタキシャル層１２で生じないことから、従来の技術で説明したような問題は起こらない。
【００２４】
そして、下地シリコンウェーハ１１の口径は、４インチφ〜１２インチφ程度になる。あるいは、それ以上に例えば１６インチφ程度になっても構わない。また、その厚さは上記ウェーハ径およびＳＯＩ層の厚さにより異なり４００μｍ〜２ｍｍ程度になる。
【００２５】
（エピタキシャル層）
エピタキシャル層１２は、半導体デバイスを構成する半導体素子の活性層である。そこで、半導体デバイスの種類によりその膜厚は異なってくる。例えばＳＲＡＭを含む高速動作のロジック回路が搭載される半導体デバイスから、例えばパワートランジスタを含む高耐圧デバイスが形成される。そして、それ等の半導体デバイスに合わせて、エピタキシャル層１２の膜厚は、例えば２μｍ〜１００μｍに設定される。
【００２６】
そして、エピタキシャル層１２は、単結晶シリコン、あるいはシリコン・ゲルマニウム合金を含む歪みシリコンから成る。
【００２７】
次に、上記シリコンエピタキシャルウェーハ１０の製造方法について図３を参照して説明する。図３に示すように、例えばＣＺ法（Czochralski Method）により高濃度ドーパントを含有したシリコン単結晶を育成しＳｉ単結晶インゴットにする。そして、ステップＳ１１において、周知の上記インゴットのスライス、研磨等の加工を通して高濃度の下地Ｓｉウェーハにする。ここで、高濃度の下地Ｓｉウェーハの表面および裏面は鏡面研磨がなされる。あるいは、ウェーハの外周端部が面取り加工される。
【００２８】
次に、ステップＳ１２において、高濃度の下地Ｓｉウェーハを例えばバッチ式の熱処理炉に搬入して水素ガス中の熱処理を施す。すなわち、炉内の雰囲気ガスは水素ガスあるいは例えばヘリウム、アルゴン等の希ガスと水素ガスの混合ガスにし、処理温度を１１００℃〜１３００℃の範囲にして、例えば１分間〜３時間程度の処理時間で高濃度の下地Ｓｉウェーハの熱処理を行う。この熱処理により、高濃度の下地Ｓｉウェーハの表面部および裏面部のドーパントは外方拡散してその領域のドーパント量が減少し、図２に示したような抵抗率の分布を有する単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃが形成される。
【００２９】
ここで、熱処理の雰囲気ガスを水素ガスあるいは水素ガスと希ガスの混合ガスにすることにより、熱処理中において、高濃度の下地Ｓｉウェーハの表面および裏面に形成されている自然酸化膜が除去される。そして、効率よくドーパントの外方拡散が生じる。
【００３０】
上述したように、熱処理の温度は１１００〜１３００℃範囲が好適である。ここで、処理温度が１１００℃未満であるとドーパントの拡散速度が不充分であり、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの抵抗率を高くするのが難しくなる。一方、処理温度が１３００℃を超えてくると熱処理炉部材の温度劣化が激しくなり実用的でなくなる。なお、処理時間は、エピタキシャル層のドーパント濃度および単結晶シリコン基板のドーパント濃度に併せて適宜に設定すればよい。エピタキシャル層と単結晶シリコン基板のドーパント濃度差が小さいほど、処理時間が短くなる。
【００３１】
次に、ステップＳ１３において、ＣＶＤ装置により、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの形成された下地シリコンウェーハ１１表面に、単結晶シリコンをホモエピタキシャル成長させる。このようにして、半導体デバイスに合わせた所要膜厚のエピタキシャル層１２を形成する。そして、本実施形態のシリコンエピタキシャルウェーハ１０が形成される。ここで、エピタキシャル層１２はシリコン・ゲルマニウム合金を含む歪みシリコン単結晶層であっても構わない。
【００３２】
以下、本発明を２つの実施例についてその効果を含めて具体的に説明するが、本発明は下記の実施例により限定されるものではない。
【実施例１】
【００３３】
以下のようにして、下地シリコンウェーハの異なる６種類のシリコンエピタキシャルウェーハを試作しスリップ転位の発生について調べた。図４は、その結果をまとめたグラフである。ここで、ＣＺ法により、ボロンをドーパントにし抵抗率が０．００１Ω・ｃｍ、０．００５Ω・ｃｍ、０．０２Ω・ｃｍ、０．１Ω・ｃｍ、１Ω・ｃｍ、１０Ω・ｃｍの６種類の下地シリコンウェーハを各水準５０枚ずつ用意した。ここで、下地シリコンウェーハの面方位は（１００）であり、口径および肉厚はそれぞれ８インチφ、８００μｍである。
【００３４】
そして、上記各水準毎にバッチ式の熱処理炉において水素ガス雰囲気での熱処理を施した。ここで、熱処理温度は１２００℃であり処理時間は１時間である。次に、これ等の下地シリコンウェーハの表面に、通常のエピタキシャル成長用のＣＶＤ装置により膜厚が４μｍの単結晶シリコンをエピタキシャル成長させた。ここで、成長温度は１１２０℃とし、原料ガスにはＳｉＨＣｌ３ガスを水素ガスで希釈したものを用いた。そして、エピタキシャル層へのドーピングガスにはＢ２Ｈ６ガスを水素ガスで希釈したものを用い、エピタキシャル層の抵抗率が略０．５Ω・ｃｍになるようにした。
【００３５】
そして、このようにして形成したシリコンエピタキシャルウェーハに対して、半導体デバイス製造の熱プロセスの模擬工程を施し、そのスリップ転位の発生状況について調べ評価を行った。ここで、上記模擬工程として、いわゆる枚葉のＲＴＡ装置を用い、酸素ガス雰囲気中で昇温レートを２００℃／ｓｅｃにして１１５０℃まで昇温させた後に、即座に５０℃／ｓｅｃの降温レートで室温まで冷却させた。この模擬工程は、半導体デバイス製造の熱プロセスにおいて、上述したフラッシュランプアニール、レーザスパイクアニール等の低サーマルバジェットの熱処理に略相当する。
【００３６】
（スリップ転位の評価）
図４は、縦軸にスリップ転位量をとり、上記模擬工程を経た後のエピタキシャル層に発生したスリップ転位の本数を各水準５枚の平均値で示した。そして、横軸に上記下地シリコンウェーハの抵抗率をとっている。図４から明らかなように、抵抗率が０．０１Ω・ｃｍ以下になるとスリップ転位は略ゼロである。また、この範囲では当然にウェーハ割れは皆無になる。そして、抵抗率が０．０２Ω・ｃｍまでは徐々にスリップ転位量が増加し、０．１Ω・ｃｍではスリップ転位量は急増する。そして、抵抗率が０．１Ω・ｃｍを超えてくるとウェーハ割れがある頻度で起こってくる。それと共にスリップ転位量の増加率は緩やかになる。
【００３７】
図４の結果から、シリコンエピタキシャルウェーハにおいて、下地シリコンウェーハの抵抗率は、例えばウェーハ割れの生じない０．００１〜０．１Ω・ｃｍの範囲が好ましく、スリップ転位量が略ゼロになる０．００１〜０．０２Ω・ｃｍの範囲がより好適になることが判る。この結果は、ドーパントがボロンの場合であったが、リン、アンチモン、ヒ素でも略同様な結果となる。
【実施例２】
【００３８】
次に、エピタキシャル成長におけるドーパントのエピ層へのオートドープについて調べるために、本実施形態の一例のシリコンエピタキシャルウェーハを試作した。また、比較のために従来例のシリコンエピタキシャルウェーハも試作した。図５は、その結果をまとめたグラフである。ここで、ＣＺ法により、ボロンをドーパントにし抵抗率が０．０１Ω・ｃｍの下地シリコンウェーハを複数枚用意した。ここで、下地シリコンウェーハの面方位は（１００）であり、口径および肉厚はそれぞれ６インチφ、６００μｍである。
【００３９】
そして、上記下地シリコンウェーハの一部は、実施例１の場合と全く同様にバッチ式の熱処理炉において水素ガス雰囲気での熱処理を施した。更に、上記下地シリコンウェーハの一部は、従来例１として、その裏面に膜厚が５００ｎｍのシリコン酸化膜をＣＶＤ法により成膜した。更に、従来例２として、上記熱処理およびシリコン酸化膜の成膜処理を全く施さない、オートドープ抑制処理なしの下地シリコンウェーハを用意した。
【００４０】
次に、これ等の下地シリコンウェーハの表面に、実施例１の場合と同様な成長温度、原料ガス、ドーピングガスの下に、膜厚が３μｍ、抵抗率が１．７Ω・ｃｍになる一定条件下に単結晶シリコンをエピタキシャル成長させた。そして、成長したエピタキシャル層の抵抗率をいわゆるＣ−Ｖ法により測定しその面内分布として図５に示している。
【００４１】
（オートドープ抑制の評価）
図５は、縦軸に上記測定したエピタキシャル層の抵抗率をとり、横軸にシリコンエピタキシャルウェーハの中心からの径方向の距離をとっている。図５から明らかなように、本実施例のシリコンエピタキシャルウェーハの場合には、エピタキシャル層の全域において抵抗率は１．７Ω・ｃｍに略一定である。また、下地シリコンウェーハの裏面に膜厚が５００ｎｍのシリコン酸化膜を形成してエピタキシャル成長した従来例１の場合にも、同様に抵抗率は１．７Ω・ｃｍに略一定になる。これに対して、上記オートドープ抑制処理のないシリコンエピタキシャルウェーハの従来例２の場合には、ウェーハの周辺部において抵抗率が顕著に低下し、その最外周では１．４Ω・ｃｍ弱まで低下している。これは、エピタキシャル成長において、下地シリコンウェーハの裏面から外方拡散したドーパントがエピタキシャル層の周辺で取込まれ易いからである。
【００４２】
図５の結果から、本実施例のシリコンエピタキシャルウェーハは、オートドープが充分に抑制され、エピタキシャル層の抵抗率の制御が容易になされることが判る。この結果は、ドーパントがボロンの場合であったが、リン、アンチモン、ヒ素でも略同様な結果になる。
【００４３】
本実施形態のシリコンエピタキシャルウェーハでは、半導体デバイス製造の熱プロセスであるフラッシュランプアニール、レーザスパイクアニール等を用いた低サーマルバジェットの熱処理において、その熱応力に起因して生じるスリップ転位あるいはウェーハ割れ等は安定して大幅に低減する。しかも、エピタキシャル層のオートドープは抑制され、その抵抗率の制御が極めて容易になる。このために、半導体素子が微細化し高速あるいは低消費電力化した半導体デバイスの製造歩留まりが向上する。そして、本実施形態のシリコンエピタキシャルウェーハは、微細化し高性能になる半導体デバイスにとって極めて有効なシリコン基板になる。
【００４４】
しかも、このシリコンエピタキシャルウェーハは、従来の下地シリコンウェーハの裏面にシリコン酸化膜を形成しエピタキシャル層を成長させる場合と比較すると、上述した洗浄、エッチング等の処理工程が不要であって、その製造工程がはるかに簡便になる。このために、その製造コストが容易に低減される。
【００４５】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００４６】
例えば、上記エピタキシャル成長では、成膜の原料ガスがＳｉＨＣｌ３の他に、ＳｉＨ４ガス、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４等であってもよいし、上記原料ガスに合わせて成長温度が１０００〜１２００℃の所要温度になるように設定してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態にかかるシリコンエピタキシャルウェーハを示す一部断面図である。
【図２】本発明の実施形態にかかるシリコンエピタキシャルウェーハの抵抗率の一例を示す分布図である。
【図３】本発明の実施形態にかかるシリコンエピタキシャルウェーハの製造方法を示す概略フロー図である。
【図４】本発明の実施例のシリコンエピタキシャルウェーハにおけるスリップ転位量と下地シリコンウェーハの抵抗率の関係を示すグラフである。
【図５】本発明の実施例のシリコンエピタキシャルウェーハにおけるエピタキシャル層の抵抗率の一例を示す面内分布のグラフである。
【符号の説明】
【００４８】
１０ シリコンエピタキシャルウェーハ
１１ 下地シリコンウェーハ
１１ａ 単結晶シリコンバルク部
１１ｂ 単結晶シリコン表面部
１１ｃ 単結晶シリコン裏面部
１２ エピタキシャル層
【技術分野】
【０００１】
本発明は、シリコンエピタキシャルウェーハ及びその製造方法に係り、詳しくは半導体デバイス製造の熱プロセスにおいて熱応力耐性に優れるシリコンエピタキシャルウェーハ及びその製造方法に関する。
【背景技術】
【０００２】
これまで、ＭＩＳＦＥＴ（絶縁ゲート電界効果トランジスタ）を基本素子とし高集積化した半導体デバイスは、主に、単結晶シリコンからなるシリコンウェーハを基板にして製造されている。しかし、上記半導体素子の微細化が進みその設計基準の寸法が６５ｎｍ、４５ｎｍになってくると、ＭＩＳＦＥＴの基本性能（高いオン電流、低いオフ電流）をよく知られたスケーリング則のトレンド通りに維持するためには、そのソース／ドレイン拡散層の極浅接合が要求される。
【０００３】
そこで、これまで半導体デバイス製造の熱プロセスで多用されてきたＲＴＡ（急速加熱アニール）に代わって、極浅接合の実現を目指した、フラッシュランプアニール、レーザスパイクアニール等の様々な極短時間の熱処理すなわち低サーマルバジェットの熱処理が必要になる（例えば、特許文献１参照）。ここで、ＲＴＡはハロゲンランプの光照射によるアニールであり、その処理時間は数ｓｅｃ（秒）であったが、上記低サーマルバジェットの処理時間は数ｍｓｅｃと極短時間になる。
【０００４】
しかし、シリコンウェーハの上記短時間の熱処理では、ウェーハ表面にフラッシュランプあるいはレーザ光の照射がなされ熱が与えられて急速な昇降温がなされるために、熱応力起因の結晶欠陥とくにスリップ転位あるいはウェーハ割れが生じ易くなってくる。これは、上記照射において、ウェーハの厚さ方向において温度差が生じ、この温度差による熱応力が発生し易くなるからである。また、ウェーハ面内での温度差による熱応力の発生も起こる。特に、ウェーハが例えば３００ｍｍ（１２インチ）φと大口径化すると後者による熱応力発生も増大する。そして、これ等の熱応力によるシリコンウェーハのスリップ転位あるいはウェーハ割れは、半導体デバイスの製造歩留まりを低下させる。
【０００５】
上記熱応力起因のシリコンウェーハの塑性変形であるスリップ転位を低減させる方法としては、ウェーハ中に酸素を高濃度に固溶させ、この固溶酸素（主に格子間酸素）の転位伝搬抑制力により塑性変形耐性を向上させる方法がある。また、下地シリコンウェーハに高濃度の不純物、例えばボロン、リンなどの有効不純物（以下、ドーパントという）を添加し、この高濃度のドーパントを添加した下地シリコンウェーハ表面にエピタキシャル層を形成したシリコンエピタキシャルウェーハをシリコンバルクウェーハの替りに使用する方法がある。
【特許文献１】特開２００４−０６３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したシリコンウェーハの固溶酸素濃度を高めて、例えば１６×１０１７原子／ｃｍ３以上の格子間酸素の濃度にすると、上記フラッシュランプアニール、レーザスパイクアニール等を用いた低サーマルバジェットの処理において、スリップ転位等の結晶欠陥は低減する。しかしながら、逆に、酸素析出がシリコンウェーハ内で生じ易くなり、半導体デバイスの活性領域に発生し半導体素子の不良原因になってくる。そして、半導体デバイスの製造歩留まりが低下するという問題があった。
【０００７】
一方、シリコンエピタキシャルウェーハの下地シリコンウェーハに高濃度のドーパントを添加すると、半導体デバイスの搭載されるエピタキシャル層のドーパント量の制御が難しくなるという問題があった。このエピタキシャル層は、通常、例えば１０００〜１２００℃の温度でのＣＶＤ（化学気相成長）法により、下地シリコンウェーハ上に単結晶シリコン層あるいはＳｉＧｅ層を含んだ歪みシリコン層が、いわゆるホモエピタキシャル成長あるいはヘテロエピタキシャル成長されるものである。しかし、上記ＣＶＤ法によりエピタキシャル成長する際に、ドーパントのいわゆるオートドープあるいは固相拡散によりエピタキシャル層に高濃度のドーパントがドーピングされる。このために、エピタキシャル層の抵抗率を所要の値に制御することが困難になってくる。
【０００８】
そこで、下地シリコンウェーハの裏面に例えばシリコン酸化膜のような絶縁膜、あるいは多結晶シリコン膜を形成し、上記エピタキシャル成長において高濃度のドーパントが下地シリコンウェーハから外方拡散するのを防止し、オートドープを抑制する方法がとられる。しかしながら、この方法では、上記膜の成膜およびそれに伴う種々の洗浄、エッチング等の処理が必要になり、シリコンエピタキシャルウェーハの製造工程が増加しウェーハのコストが増大するという問題があった。
【０００９】
本発明は、上述の事情に鑑みてなされたもので、半導体デバイス製造の熱プロセスにおいて熱応力に強く、ウェーハの塑性変形あるいはウェーハ割れ等が簡便に抑制されるシリコンエピタキシャルウェーハ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明にかかるシリコンエピタキシャルウェーハは、下地シリコンウェーハの内部からその表面および裏面に向かって高くなる抵抗率の分布をもつ下地シリコンウェーハと、前記下地シリコンウェーハの表面に形成されたエピタキシャル層と、を有する構成になっている。ここで、好ましくは前記下地シリコンウェーハの最裏面の抵抗率は、前記エピタキシャル層の抵抗率以上である。
【００１１】
上記発明において、前記下地シリコンウェーハは、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理が施されている。
【００１２】
そして、好適な一態様では、前記下地シリコンウェーハ内部の抵抗率が０．００１〜０．０２Ω・ｃｍの範囲にある。ここで、前記下地シリコンウェーハは、ボロン、リン、アンチモンあるいはヒ素の不純物を含有している。
【００１３】
上記発明により、半導体デバイス製造のフラッシュランプアニール、レーザスパイクアニール等の低サーマルバジェットの熱処理において、その熱応力に起因するスリップ転位の発生あるいはウェーハ割れが大幅に抑制される。また、エピタキシャル層のオートドープが抑制され、その抵抗率の制御が容易になる。このようにして、半導体素子が微細化し高速あるいは低消費電力化した半導体デバイスの製造歩留まりが向上することから、本発明のシリコンエピタキシャルウェーハは、高性能な半導体デバイスにとって極めて有効な基板になる。
【００１４】
そして、本発明にかかるシリコンエピタキシャルウェーハの製造方法は、下地シリコンウェーハ上にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法であって、下地シリコンウェーハに対して、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理を施す工程と、前記熱処理後に、前記下地シリコンウェーハ上にエピタキシャル層を成長させる工程と、を有する構成になっている。
【発明の効果】
【００１５】
本発明の構成により、半導体デバイス製造の熱プロセスにおいて熱応力に強く、ウェーハの塑性変形あるいはウェーハ割れ等が簡便に抑制されるシリコンエピタキシャルウェーハ及びその製造方法を提供することができるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施形態について図面を参照して説明する。図１は、本実施形態のシリコンエピタキシャルウェーハの一部断面図である。図２は、シリコンエピタキシャルウェーハにおける抵抗率の分布図ある。図３は、本実施形態のシリコンエピタキシャルウェーハの製造方法を示す概略フロー図である。
【００１７】
図１に示すように、シリコンエピタキシャルウェーハ１０は、下地シリコンウェーハ１１とその表面に形成されたエピタキシャル層１２を有している。そして、下地シリコンウェーハ１１は、単結晶シリコンバルク部１１ａと、該単結晶シリコンバルク部１１ａより抵抗率の高い単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１ｃから構成されている。
【００１８】
以下に、上記シリコンエピタキシャルウェーハ１０における下地シリコンウェーハ１１、エピタキシャル層１２について詳細に説明する。
【００１９】
（下地シリコンウェーハ）
下地シリコンウェーハは、単結晶シリコンから成るシリコンバルクウェーハであり、少なくともその表面は鏡面研磨され、単結晶シリコンバルク部１１ａ、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１ｃで構成されている。そして、そのドーパントはボロン、リン、アンチモン、ヒ素である。ここで、これ等のドーパントから選択された複数種のドーパントが下地シリコンウェーハに含有されていてもよい。
【００２０】
そして、単結晶シリコンバルク部１１ａの抵抗率は０．００１〜０．１Ω・ｃｍの範囲が好ましく、更に０．００１〜０．０２Ω・ｃｍの範囲がより好適になる。ここで、抵抗率が０．１Ω・ｃｍを超えてくると、シリコンエピタキシャルウェーハ１０の熱応力に対する塑性変形耐性が充分でなく、後述するように、上記フラッシュランプアニール、レーザスパイクアニール等の熱処理において多量のスリップ転位あるいはウェーハ割れが生じ易くなる。また、抵抗率が０．００１Ω・ｃｍより低下すると、エピタキシャル成長においてミスフィット転位がエピタキシャル層１２に生じ易く、膜厚の厚い結晶欠陥のないエピタキシャル層１２が形成できなくなる。また、エピタキシャル成長におけるオートドープの抑制が難しくなり、エピタキシャル層１２の抵抗率が変動し易く、その制御が困難になる。
【００２１】
一方、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの抵抗率は、その最表面がエピタキシャル層１２の抵抗率と同程度あるいはそれ以上になっている。例えば、最表面の抵抗率は１〜１０Ω・ｃｍ程度になる。そして、上記単結晶シリコンバルク部１１ａから上記表面あるいは裏面に向かって徐々に抵抗率が増加する抵抗率分布になる。
【００２２】
図２に、上記下地シリコンウェーハ１１およびエピタキシャル層１２における抵抗率の分布の一例について示している。ここでは、エピタキシャル層１２の抵抗率は０．５Ω・ｃｍで単結晶シリコンバルク部１１ａの抵抗率は０．００２Ω・ｃｍとなっている。そして、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの抵抗率は、いわゆる相補誤差関数に近い分布になっている。
【００２３】
また、この下地シリコンウェーハには、上記ドーパントの他に酸素、窒素あるいは炭素の不純物が含有されていてもよい。ここで、酸素濃度は、例えば１６×１０１７原子／ｃｍ３以上になっても構わない。この場合、従来の技術で説明した酸素析出等の不純物の析出は下地シリコンウェーハ内で生じ、半導体デバイスが搭載されるエピタキシャル層１２で生じないことから、従来の技術で説明したような問題は起こらない。
【００２４】
そして、下地シリコンウェーハ１１の口径は、４インチφ〜１２インチφ程度になる。あるいは、それ以上に例えば１６インチφ程度になっても構わない。また、その厚さは上記ウェーハ径およびＳＯＩ層の厚さにより異なり４００μｍ〜２ｍｍ程度になる。
【００２５】
（エピタキシャル層）
エピタキシャル層１２は、半導体デバイスを構成する半導体素子の活性層である。そこで、半導体デバイスの種類によりその膜厚は異なってくる。例えばＳＲＡＭを含む高速動作のロジック回路が搭載される半導体デバイスから、例えばパワートランジスタを含む高耐圧デバイスが形成される。そして、それ等の半導体デバイスに合わせて、エピタキシャル層１２の膜厚は、例えば２μｍ〜１００μｍに設定される。
【００２６】
そして、エピタキシャル層１２は、単結晶シリコン、あるいはシリコン・ゲルマニウム合金を含む歪みシリコンから成る。
【００２７】
次に、上記シリコンエピタキシャルウェーハ１０の製造方法について図３を参照して説明する。図３に示すように、例えばＣＺ法（Czochralski Method）により高濃度ドーパントを含有したシリコン単結晶を育成しＳｉ単結晶インゴットにする。そして、ステップＳ１１において、周知の上記インゴットのスライス、研磨等の加工を通して高濃度の下地Ｓｉウェーハにする。ここで、高濃度の下地Ｓｉウェーハの表面および裏面は鏡面研磨がなされる。あるいは、ウェーハの外周端部が面取り加工される。
【００２８】
次に、ステップＳ１２において、高濃度の下地Ｓｉウェーハを例えばバッチ式の熱処理炉に搬入して水素ガス中の熱処理を施す。すなわち、炉内の雰囲気ガスは水素ガスあるいは例えばヘリウム、アルゴン等の希ガスと水素ガスの混合ガスにし、処理温度を１１００℃〜１３００℃の範囲にして、例えば１分間〜３時間程度の処理時間で高濃度の下地Ｓｉウェーハの熱処理を行う。この熱処理により、高濃度の下地Ｓｉウェーハの表面部および裏面部のドーパントは外方拡散してその領域のドーパント量が減少し、図２に示したような抵抗率の分布を有する単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃが形成される。
【００２９】
ここで、熱処理の雰囲気ガスを水素ガスあるいは水素ガスと希ガスの混合ガスにすることにより、熱処理中において、高濃度の下地Ｓｉウェーハの表面および裏面に形成されている自然酸化膜が除去される。そして、効率よくドーパントの外方拡散が生じる。
【００３０】
上述したように、熱処理の温度は１１００〜１３００℃範囲が好適である。ここで、処理温度が１１００℃未満であるとドーパントの拡散速度が不充分であり、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの抵抗率を高くするのが難しくなる。一方、処理温度が１３００℃を超えてくると熱処理炉部材の温度劣化が激しくなり実用的でなくなる。なお、処理時間は、エピタキシャル層のドーパント濃度および単結晶シリコン基板のドーパント濃度に併せて適宜に設定すればよい。エピタキシャル層と単結晶シリコン基板のドーパント濃度差が小さいほど、処理時間が短くなる。
【００３１】
次に、ステップＳ１３において、ＣＶＤ装置により、単結晶シリコン表面部１１ｂおよび単結晶シリコン裏面部１１Ｃの形成された下地シリコンウェーハ１１表面に、単結晶シリコンをホモエピタキシャル成長させる。このようにして、半導体デバイスに合わせた所要膜厚のエピタキシャル層１２を形成する。そして、本実施形態のシリコンエピタキシャルウェーハ１０が形成される。ここで、エピタキシャル層１２はシリコン・ゲルマニウム合金を含む歪みシリコン単結晶層であっても構わない。
【００３２】
以下、本発明を２つの実施例についてその効果を含めて具体的に説明するが、本発明は下記の実施例により限定されるものではない。
【実施例１】
【００３３】
以下のようにして、下地シリコンウェーハの異なる６種類のシリコンエピタキシャルウェーハを試作しスリップ転位の発生について調べた。図４は、その結果をまとめたグラフである。ここで、ＣＺ法により、ボロンをドーパントにし抵抗率が０．００１Ω・ｃｍ、０．００５Ω・ｃｍ、０．０２Ω・ｃｍ、０．１Ω・ｃｍ、１Ω・ｃｍ、１０Ω・ｃｍの６種類の下地シリコンウェーハを各水準５０枚ずつ用意した。ここで、下地シリコンウェーハの面方位は（１００）であり、口径および肉厚はそれぞれ８インチφ、８００μｍである。
【００３４】
そして、上記各水準毎にバッチ式の熱処理炉において水素ガス雰囲気での熱処理を施した。ここで、熱処理温度は１２００℃であり処理時間は１時間である。次に、これ等の下地シリコンウェーハの表面に、通常のエピタキシャル成長用のＣＶＤ装置により膜厚が４μｍの単結晶シリコンをエピタキシャル成長させた。ここで、成長温度は１１２０℃とし、原料ガスにはＳｉＨＣｌ３ガスを水素ガスで希釈したものを用いた。そして、エピタキシャル層へのドーピングガスにはＢ２Ｈ６ガスを水素ガスで希釈したものを用い、エピタキシャル層の抵抗率が略０．５Ω・ｃｍになるようにした。
【００３５】
そして、このようにして形成したシリコンエピタキシャルウェーハに対して、半導体デバイス製造の熱プロセスの模擬工程を施し、そのスリップ転位の発生状況について調べ評価を行った。ここで、上記模擬工程として、いわゆる枚葉のＲＴＡ装置を用い、酸素ガス雰囲気中で昇温レートを２００℃／ｓｅｃにして１１５０℃まで昇温させた後に、即座に５０℃／ｓｅｃの降温レートで室温まで冷却させた。この模擬工程は、半導体デバイス製造の熱プロセスにおいて、上述したフラッシュランプアニール、レーザスパイクアニール等の低サーマルバジェットの熱処理に略相当する。
【００３６】
（スリップ転位の評価）
図４は、縦軸にスリップ転位量をとり、上記模擬工程を経た後のエピタキシャル層に発生したスリップ転位の本数を各水準５枚の平均値で示した。そして、横軸に上記下地シリコンウェーハの抵抗率をとっている。図４から明らかなように、抵抗率が０．０１Ω・ｃｍ以下になるとスリップ転位は略ゼロである。また、この範囲では当然にウェーハ割れは皆無になる。そして、抵抗率が０．０２Ω・ｃｍまでは徐々にスリップ転位量が増加し、０．１Ω・ｃｍではスリップ転位量は急増する。そして、抵抗率が０．１Ω・ｃｍを超えてくるとウェーハ割れがある頻度で起こってくる。それと共にスリップ転位量の増加率は緩やかになる。
【００３７】
図４の結果から、シリコンエピタキシャルウェーハにおいて、下地シリコンウェーハの抵抗率は、例えばウェーハ割れの生じない０．００１〜０．１Ω・ｃｍの範囲が好ましく、スリップ転位量が略ゼロになる０．００１〜０．０２Ω・ｃｍの範囲がより好適になることが判る。この結果は、ドーパントがボロンの場合であったが、リン、アンチモン、ヒ素でも略同様な結果となる。
【実施例２】
【００３８】
次に、エピタキシャル成長におけるドーパントのエピ層へのオートドープについて調べるために、本実施形態の一例のシリコンエピタキシャルウェーハを試作した。また、比較のために従来例のシリコンエピタキシャルウェーハも試作した。図５は、その結果をまとめたグラフである。ここで、ＣＺ法により、ボロンをドーパントにし抵抗率が０．０１Ω・ｃｍの下地シリコンウェーハを複数枚用意した。ここで、下地シリコンウェーハの面方位は（１００）であり、口径および肉厚はそれぞれ６インチφ、６００μｍである。
【００３９】
そして、上記下地シリコンウェーハの一部は、実施例１の場合と全く同様にバッチ式の熱処理炉において水素ガス雰囲気での熱処理を施した。更に、上記下地シリコンウェーハの一部は、従来例１として、その裏面に膜厚が５００ｎｍのシリコン酸化膜をＣＶＤ法により成膜した。更に、従来例２として、上記熱処理およびシリコン酸化膜の成膜処理を全く施さない、オートドープ抑制処理なしの下地シリコンウェーハを用意した。
【００４０】
次に、これ等の下地シリコンウェーハの表面に、実施例１の場合と同様な成長温度、原料ガス、ドーピングガスの下に、膜厚が３μｍ、抵抗率が１．７Ω・ｃｍになる一定条件下に単結晶シリコンをエピタキシャル成長させた。そして、成長したエピタキシャル層の抵抗率をいわゆるＣ−Ｖ法により測定しその面内分布として図５に示している。
【００４１】
（オートドープ抑制の評価）
図５は、縦軸に上記測定したエピタキシャル層の抵抗率をとり、横軸にシリコンエピタキシャルウェーハの中心からの径方向の距離をとっている。図５から明らかなように、本実施例のシリコンエピタキシャルウェーハの場合には、エピタキシャル層の全域において抵抗率は１．７Ω・ｃｍに略一定である。また、下地シリコンウェーハの裏面に膜厚が５００ｎｍのシリコン酸化膜を形成してエピタキシャル成長した従来例１の場合にも、同様に抵抗率は１．７Ω・ｃｍに略一定になる。これに対して、上記オートドープ抑制処理のないシリコンエピタキシャルウェーハの従来例２の場合には、ウェーハの周辺部において抵抗率が顕著に低下し、その最外周では１．４Ω・ｃｍ弱まで低下している。これは、エピタキシャル成長において、下地シリコンウェーハの裏面から外方拡散したドーパントがエピタキシャル層の周辺で取込まれ易いからである。
【００４２】
図５の結果から、本実施例のシリコンエピタキシャルウェーハは、オートドープが充分に抑制され、エピタキシャル層の抵抗率の制御が容易になされることが判る。この結果は、ドーパントがボロンの場合であったが、リン、アンチモン、ヒ素でも略同様な結果になる。
【００４３】
本実施形態のシリコンエピタキシャルウェーハでは、半導体デバイス製造の熱プロセスであるフラッシュランプアニール、レーザスパイクアニール等を用いた低サーマルバジェットの熱処理において、その熱応力に起因して生じるスリップ転位あるいはウェーハ割れ等は安定して大幅に低減する。しかも、エピタキシャル層のオートドープは抑制され、その抵抗率の制御が極めて容易になる。このために、半導体素子が微細化し高速あるいは低消費電力化した半導体デバイスの製造歩留まりが向上する。そして、本実施形態のシリコンエピタキシャルウェーハは、微細化し高性能になる半導体デバイスにとって極めて有効なシリコン基板になる。
【００４４】
しかも、このシリコンエピタキシャルウェーハは、従来の下地シリコンウェーハの裏面にシリコン酸化膜を形成しエピタキシャル層を成長させる場合と比較すると、上述した洗浄、エッチング等の処理工程が不要であって、その製造工程がはるかに簡便になる。このために、その製造コストが容易に低減される。
【００４５】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００４６】
例えば、上記エピタキシャル成長では、成膜の原料ガスがＳｉＨＣｌ３の他に、ＳｉＨ４ガス、ＳｉＨ２Ｃｌ２、ＳｉＣｌ４等であってもよいし、上記原料ガスに合わせて成長温度が１０００〜１２００℃の所要温度になるように設定してもよい。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施形態にかかるシリコンエピタキシャルウェーハを示す一部断面図である。
【図２】本発明の実施形態にかかるシリコンエピタキシャルウェーハの抵抗率の一例を示す分布図である。
【図３】本発明の実施形態にかかるシリコンエピタキシャルウェーハの製造方法を示す概略フロー図である。
【図４】本発明の実施例のシリコンエピタキシャルウェーハにおけるスリップ転位量と下地シリコンウェーハの抵抗率の関係を示すグラフである。
【図５】本発明の実施例のシリコンエピタキシャルウェーハにおけるエピタキシャル層の抵抗率の一例を示す面内分布のグラフである。
【符号の説明】
【００４８】
１０ シリコンエピタキシャルウェーハ
１１ 下地シリコンウェーハ
１１ａ 単結晶シリコンバルク部
１１ｂ 単結晶シリコン表面部
１１ｃ 単結晶シリコン裏面部
１２ エピタキシャル層
【特許請求の範囲】
【請求項１】
下地シリコンウェーハの内部からその表面および裏面に向かって高くなる抵抗率の分布をもつ下地シリコンウェーハと、
前記下地シリコンウェーハの表面に形成されたエピタキシャル層と、
を有することを特徴とするシリコンエピタキシャルウェーハ。
【請求項２】
前記下地シリコンウェーハの最裏面の抵抗率は、前記エピタキシャル層の抵抗率以上であることを特徴とする請求項１に記載のシリコンエピタキシャルウェーハ。
【請求項３】
前記下地シリコンウェーハは、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理が施されていることを特徴とする請求項１又は２に記載のシリコンエピタキシャルウェーハ。
【請求項４】
前記下地シリコンウェーハ内部の抵抗率が０．００１〜０．０２Ω・ｃｍの範囲にあることを特徴とする請求項１，２又は３に記載のシリコンエピタキシャルウェーハ。
【請求項５】
前記下地シリコンウェーハは、ボロン、リン、アンチモンあるいはヒ素の不純物を含むことを特徴とする請求項１ないし４のいずれか一項に記載のシリコンエピタキシャルウェーハ。
【請求項６】
下地シリコンウェーハ上にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法であって、
下地シリコンウェーハに対して、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理を施す工程と、
前記熱処理後に、前記下地シリコンウェーハ上にエピタキシャル層を成長させる工程と、
を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
【請求項１】
下地シリコンウェーハの内部からその表面および裏面に向かって高くなる抵抗率の分布をもつ下地シリコンウェーハと、
前記下地シリコンウェーハの表面に形成されたエピタキシャル層と、
を有することを特徴とするシリコンエピタキシャルウェーハ。
【請求項２】
前記下地シリコンウェーハの最裏面の抵抗率は、前記エピタキシャル層の抵抗率以上であることを特徴とする請求項１に記載のシリコンエピタキシャルウェーハ。
【請求項３】
前記下地シリコンウェーハは、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理が施されていることを特徴とする請求項１又は２に記載のシリコンエピタキシャルウェーハ。
【請求項４】
前記下地シリコンウェーハ内部の抵抗率が０．００１〜０．０２Ω・ｃｍの範囲にあることを特徴とする請求項１，２又は３に記載のシリコンエピタキシャルウェーハ。
【請求項５】
前記下地シリコンウェーハは、ボロン、リン、アンチモンあるいはヒ素の不純物を含むことを特徴とする請求項１ないし４のいずれか一項に記載のシリコンエピタキシャルウェーハ。
【請求項６】
下地シリコンウェーハ上にエピタキシャル層を形成するシリコンエピタキシャルウェーハの製造方法であって、
下地シリコンウェーハに対して、水素ガス雰囲気、あるいは水素ガスと希ガスとの混合ガス雰囲気において１１００〜１３００℃の温度範囲の熱処理を施す工程と、
前記熱処理後に、前記下地シリコンウェーハ上にエピタキシャル層を成長させる工程と、
を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−２６６１２５（Ｐ２００７−２６６１２５Ａ）
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願番号】特願２００６−８６４８０（Ｐ２００６−８６４８０）
【出願日】平成１８年３月２７日（２００６．３．２７）
【出願人】（５０７１８２８０７）コバレントマテリアル株式会社 (506)
【Ｆターム（参考）】
【公開日】平成１９年１０月１１日（２００７．１０．１１）
【国際特許分類】
【出願日】平成１８年３月２７日（２００６．３．２７）
【出願人】（５０７１８２８０７）コバレントマテリアル株式会社 (506)
【Ｆターム（参考）】
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