セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置
【課題】ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置の提供
【解決手段】セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置が開示される。本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。前記電圧制御回路それぞれは、対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は、電圧線金属層で形成される。そして、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。本発明の不揮発性半導体メモリ装置によれば、入力または出力されるデータの間におけるスキューは著しく緩和できる。さらに、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。
【解決手段】セルアレイの一方向に延在するビットラインを有する不揮発性半導体メモリ装置が開示される。本発明の不揮発性半導体メモリ装置は、セルアレイ、および多数の電圧制御回路を含む電圧制御ブロックを備える。前記電圧制御回路それぞれは、対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は、電圧線金属層で形成される。そして、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。本発明の不揮発性半導体メモリ装置によれば、入力または出力されるデータの間におけるスキューは著しく緩和できる。さらに、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に係り、特に、セルアレイに含まれるビットラインが一方向に延在する構造を有する不揮発性半導体メモリ装置に関する。
【背景技術】
【0002】
一般に、不揮発性半導体メモリ装置は、多数のメモリセルが配列されるセルアレイと、前記セルアレイに対して入出力されるデータを制御するための周辺回路とから構成される。セルアレイには、多数のメモリセルとビットラインが含まれる。前記メモリセルは、対応するビットラインを介してデータを入出力するように構成される。このようなビットラインは、電圧制御ブロックによって、電源電圧にプリチャージされたり接地電圧にディスチャージされたりする。
【0003】
従来の不揮発性半導体メモリ装置では、図1および図2に示すように、セルアレイ10のビットラインは、半分ずつに分けられて下方と上方に延在するように構成される。すなわち、図1および図2に代表的に示された8本のビットラインBL1〜BL8のうち、4本のビットラインBL1、BL2、BL5、BL6は、下方の電圧制御ブロック20に連結され、残り4本のビットラインBL3、BL4、BL7、BL8は、上方の電圧制御ブロック30に連結される。このようにビットラインBL1〜BL8が両方に分けられて延在するように構成される理由は、半導体装置の製造工程の際に、前記電圧制御ブロック20、30において前記ビットラインBL1〜BL8を形成するビット層BMTを使用するためである。図1および図2の不揮発性半導体メモリ装置では、隣接する2本のビットラインは、一組のヒットライン対を成して同一のラッチブロック41〜44に接続される。
【0004】
次に、前記電圧制御ブロック20、30のレイアウトをより詳細に説明する。まず、図3および図4に示すように、電源電圧VDDを供給する電源電圧線21、25、31、35と、接地電圧VSSを供給する接地電圧線23、27、33、37は、メタル層METで形成される。この際、前記メタル層METは、前記ビット層BMTより後工程で形成される。よって、前記電源電圧線21、25、31、35および前記接地電圧線23、27、33、37は、プリチャージトランジスタTR1およびディスチャージトランジスタTR2のソース/ドレイン接合に接続されるために前記ビット層BMT26、28を経る(図5参照)。これにより、従来の不揮発性半導体メモリ装置において、前記ビットラインBL1〜BL8が前記セルアレイ10の一側領域に延在する場合、前記ビットラインBL1〜BL8の半分は、電源電圧VDDおよび接地電圧VSSを提供するための前記ビット層(BMT)26、28と交差するという問題点が発生する。かかる問題点を解決するために、従来の不揮発性半導体メモリ装置において、前記ビットラインBL1〜BL8は、半分ずつに分けられ、前記セルアレイ10の下方および上方に配置される電圧制御ブロック20、30に接続される。
【0005】
ところが、ビットラインBL1〜BL8が前記セルアレイ10の下方および上方に分けられて延在する従来の不揮発性半導体メモリ装置は、入力または出力されるデータの間にスキュー(skew)が発生する可能性があるという欠点を持つ。すなわち、不揮発性半導体メモリ装置において、データを入出力するためのデータ入出力パッドは、下方または上方の縁部に配置できる。この場合、上方に延在するビットラインと下方に延在するビットラインとの間には、データ入出力パッドに達するデータバスにおいて、長さに顕著な差が発生する可能性がある。この際、入力または出力されるデータの間に著しいスキューが発生する。また、このようなデータスキューにより、入出力されるデータを制御するための制御回路の構成が非常に複雑になる。
【0006】
そして、従来の不揮発性半導体メモリ装置では、セルアレイを基準として入出力パッドの反対方向に延在するビットラインの場合には、データを伝送するためのデータバスが不要に増加し、かつ、電圧制御ブロック、および入出力データをラッチするラッチブロックを制御するための制御信号が無駄に増加し、これにより消耗されるレイアウト面積が増加するという欠点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【0007】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明のある観点によれば、不揮発性半導体メモリ装置が提供される。本発明の不揮発性半導体メモリ装置は、一方向に配列される多数のビットライン、および前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備える。
【0009】
好ましくは、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。
また、好ましくは、前記電圧線金属層は、前記ビット層より先立った工程で形成される。
【発明の効果】
【0010】
上述した本発明の不揮発性半導体メモリ装置によれば、一つのセルアレイから延在するビットラインは、同じ方向の領域に配置する電圧制御回路およびラッチブロックに連結される。したがって、入力または出力されるデータの間におけるスキューは著しく緩和できる。そして、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。
【発明を実施するための最良の形態】
【0011】
本発明、本発明の動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能および構成についての詳細な記述は省略する。
【0012】
以下に添付図面を参照しながら、本発明の好適な実施形態について説明することにより、本発明を詳細に説明する。
図6は本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロック間の連結関係を回路的に示す図、図7は本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロック間の連結関係を示すレイアウト図である。図6および図7にはセルアレイ100および電圧制御ブロック200が示される。前記セルアレイ100は、所定のピッチで一方向に配列される多数のビットラインBL1〜BL8を内包する。この際、前記ビットラインBL1〜BL8は、所定のビット層BMTで形成される。参考までに、図6および図7には8本のビットラインBL1〜BL8のみが代表的に示されているが、これに限定されない。
【0013】
前記ビットラインBL1〜BL8には、図8に示すように、多数のメモリセルMCが連結される。前記ビットラインBL1〜BL8を介して、自分に連結されるメモリセルMCにデータを入力(プログラム)しあるいは前記メモリセルMCに格納されたデータを出力する。セルアレイ100は、共通ソースラインCSLを内包する。前記共通ソースラインCSLは、対応する前記ビットラインBLに連結されるメモリセルMCに所定のソース電圧(一般に、接地電圧VSS)を提供する。
【0014】
参考のため、図8にはNAND型の不揮発性半導体メモリ装置のセルアレイ100の一部が示されている。すなわち、各者のワードラインWL1〜WLnによってゲーティングされる多数のメモリセルMCがストリング構造を成して対応ビットラインBLに連結される。ここで、信号SSLは、特定のストリングを選択するストリング選択信号を示し、信号GSLは、前記メモリセルMCに前記共通ソースラインCSLのソース電圧を提供するように制御するグラウンド選択信号を示す。この際、図8の前記ビットラインBLは、図6および図7におけるビットラインBL1〜BL8のいずれか一つになれる。
【0015】
一方、前記共通ソースラインCSLは、共通ソース層CMTで形成される。この際、前記共通ソース層CMTは、前記ビット層BMTより先立った工程で形成される。したがって、前記共通ソース層CMTと前記ビット層BMTが平面上で重なり合う場合、前記共通ソース層CMTは、前記ビット層BMTの下に位置する。
【0016】
前記電圧制御ブロック200は、各者のビットラインBL1〜BL8に対応する多数の電圧制御回路TDS1〜TDS8を含む。そして、前記電圧制御回路TDS1〜TDS8それぞれは、プリチャージトランジスタTD1〜TD8およびディスチャージトランジスタTS1〜TS8を有する。前記プリチャージトランジスタTD1〜TD8は、対応する前記ビットラインBL1〜BL8を電源電圧VDDにプリチャージする。前記ディスチャージトランジスタTS1〜TS8は、前記ビットラインBL1〜BL8を接地電圧VSSにディスチャージする。
【0017】
図6および図7において、信号SHLDHeは、プリチャージトランジスタTD1、TD3、TD5、TD7を制御して、対応するビットラインBL1、BL3、BL5、BL7を電源電圧VDDにプリチャージさせる。信号SHLDLeは、ディスチャージトランジスタTS1、TS3、TS5、TS7を制御して、対応するビットラインBL1、BL3、BL5、BL7を接地電圧VSSにディスチャージさせる。
【0018】
そして、図6および図7において、信号SHLDHoは、プリチャージトランジスタTD2、TD4、TD6、TD8を制御して、対応するビットラインBL2、BL4、BL6、BL8を電源電圧VDDにプリチャージさせる。信号SHLDLoは、ディスチャージトランジスタTS2、TS4、TS6、TS8を制御して、対応するビットラインBL2、BL4、BL6、BL8を接地電圧VSSにディスチャージさせる。
【0019】
本実施形態において、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7に連結されるメモリセルが選択される場合、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8は、隣接するビットラインを電気的にシールドする役割を行う。同様に、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8に連結されるメモリセルが選択される場合、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7は、隣接するビットラインを電気的にシールドする役割を行う。
【0020】
したがって、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7と、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8は、それぞれビットライン対を形成して駆動される。
【0021】
図9aおよび図9bそれぞれは図7の電圧制御ブロック200のレイアウトの一部ずつを具体的に示す図である。図9aおよび図9bを参照すると、前記プリチャージトランジスタTD1〜TD8に電源電圧VDDを提供する電源電圧線210、250、310、350、および前記ディスチャージトランジスタTS1〜TS8に接地電圧VSSを提供する接地電圧線230、270、330、370は、所定の「電圧線金属層」で実現される。本明細書において、前記電源電圧線210、250、310、350と前記接地電圧線230、270、330、370は、「電源供給線」とも呼ばれる。
【0022】
好ましくは、前記「電圧線金属層」は、前記共通ソース層CMTと同一である。
一方、前記電源電圧線210、250、310、350および前記接地電圧線230、270、330、370を形成する共通ソース層CMTは、前記ビットラインBL1〜BL8を形成するビット層BMTと互いに接続されない。すなわち、前記電源電圧線210、250、310、350および前記接地電圧線230、270、330、370は、図10に示すように、前記プリチャージトランジスタTD1〜TD8およびディスチャージトランジスタTS1〜TS8のソース/ドレイン接合に直接接続される。したがって、ビットラインBL1〜BL8はいずれも前記セルアレイ100の一側領域に延在できる。
【0023】
したがって、図6および図7に示すように、前記電圧制御ブロック200に内包される前記多数の電圧制御回路TDS1〜TDS8は、前記セルアレイ100の一側領域に配置される。
【0024】
一方、前記プリチャージトランジスタTD1〜TD8および前記ディスチャージトランジスタTS1〜TS8のゲート端子、および信号SHLDHe、SHLDLe、SHLDHoおよびSHLDLoを案内する信号線は、ポリシリコンPOLYで形成される。
【0025】
本実施形態において、隣接する2本のビットラインは、一組のビットライン対を成して駆動され、同一のラッチブロック410、420、430、440に連結される。本明細書では、一組のビットライン対を成す隣接する2本のビットラインに連結される2つの電圧制御回路は「電圧制御回路対」とも呼ばれる。
【0026】
前記ビットライン対BL1/BL2、BL3/BL4、BL5/BL6、BL7/BL8に対応する前記電圧制御回路対TDS1/TDS2、TDS3/TDS4、TDS5/TDS6、TDS7/TDS8は、前記ソース共通ラインCSLが延長される方向であるが、お互い異なる第1行および第2行に交互的に配置される。すなわち、前記電圧制御回路対TDS1/TDS2、TDS5/TDS6は第1行に配置され、前記電圧制御回路対TDS3/TDS4、TDS7/TDS8は第2行に配置される。このように電圧制御回路対が第1行および第2行に交互的に配置される場合、アクティブ領域のレイアウトが容易であるという利点がある。
【0027】
図11は本発明の他の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。図12は図11の電圧制御ブロック200’のレイアウトを示す図である。
【0028】
図11の実施形態は、ビットラインBL1〜BL8が、前記セルアレイ100’の一側領域に配置される電圧制御ブロック200’に延在し、前記電圧制御ブロック200’に内包される各者の電圧制御回路TDS1〜TDS8に連結されるという点においては、図6の実施形態と同様である。
【0029】
一方、図6の実施形態では、前記電圧制御回路対TDS1/TDS2、TDS3/TDS4、TDS5/TDS6、TDS7/TDS8が、お互い異なる第1行および第2行に交互的に配置されることは前述したとおりである。これに対し、図11の実施形態では、前記電圧制御回路TDS1/TDS2、TDS3/TDS4、TDS5/TDS6、TDS7/TDS8は、一つの行に一列に配列される。
【0030】
この場合、電圧制御ブロック200’のためのレイアウト面積は、図12に示すように、著しく減少できる。
【0031】
図11および図12に示される本発明の他の一実施形態に係る不揮発性半導体メモリ装置において、隣接する2本のビットラインが、一組のビットライン対を成して駆動され且つ同一のラッチブロック410’、420’、430’、440’に連結されるという点は、図6〜図10に示される本発明の一実施形態の場合と同様である。
【0032】
本実施形態において、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7に連結されるメモリセルが選択される場合、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8は、隣接するビットラインを電気的にシールドする役割を行う。同様に、信号SHLDHoおよびSHLDLoに対応するビットラインBL2、BL4、BL6、BL8に連結されるメモリセルが選択される場合、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7は、隣接するビットラインを電気的にシールドする役割を行う。
【0033】
そして、本発明の他の一実施形態における信号SHLDHe、信号SHLDLe、信号SHLDHoおよび信号SHLDLoの作用も、本発明の一実施形態の場合と同様である。また、本発明の他の一実施形態におけるプリチャージトランジスタTD1〜TD8およびディスチャージトランジスタTS1〜TS8の作用も、本発明の一実施形態の場合と同様である。
【0034】
本発明は、図示された一実施形態を参考として説明されたが、これらの実施形態は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または均等な他の実施形態に想到し得ることを理解できるであろう。
【0035】
例えば、本発明では、電圧供給線を形成する電圧線金属層が共通ソース層と同一である実施形態が示されて述べられた。ところが、本発明の技術的思想は、前記電圧線金属層が前記共通ソース層ではない実施形態によっても具現できる。但し、この場合、前記電圧線金属層は前記ビット層より先立った工程で形成されることが要求される。
よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【0036】
本発明は、一つのセルアレイから延在するビットラインが、同じ方向の領域に配置される電圧制御回路およびラッチブロックに連結されるようにして、入力または出力されるデータの間におけるスキューを緩和するものであって、不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【0037】
【図1】従来の不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図2】従来の不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を示すレイアウト図である。
【図3】図2のセルアレイの下方に配置される電圧制御ブロックを具体的に示すレイアウト図である。
【図4】図2のセルアレイの上方に配置される電圧制御ブロックを具体的に示すレイアウト図である。
【図5】図3のレイアウトにおいてA−A’に沿った断面図である。
【図6】本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図7】本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を示すレイアウト図である。
【図8】図6のセルアレイにおけるビットラインおよび共通ソースラインを説明するための図である。
【図9a】図7の電圧制御ブロックのレイアウトの一部ずつを具体的に示す図である。
【図9b】図7の電圧制御ブロックのレイアウトの一部ずつを具体的に示す図である。
【図10】図9aのレイアウトにおけるB−B’に沿った断面図である。
【図11】本発明の他の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図12】図11の電圧制御ブロックのレイアウトを示す図である。
【符号の説明】
【0038】
BL1〜BL8 ビットライン
BMT ビット層
CSL 共通ソースライン
CMT 共通ソース層
VDD 電源電圧
VSS 接地電圧
100、100’ セルアレイ
200、200’ 電圧制御ブロック
TDS1〜TDS8 電圧制御回路
TD1〜TD8 プリチャージトランジスタ
TS1〜TS8 ディスチャージトランジスタ
【技術分野】
【0001】
本発明は、不揮発性半導体メモリ装置に係り、特に、セルアレイに含まれるビットラインが一方向に延在する構造を有する不揮発性半導体メモリ装置に関する。
【背景技術】
【0002】
一般に、不揮発性半導体メモリ装置は、多数のメモリセルが配列されるセルアレイと、前記セルアレイに対して入出力されるデータを制御するための周辺回路とから構成される。セルアレイには、多数のメモリセルとビットラインが含まれる。前記メモリセルは、対応するビットラインを介してデータを入出力するように構成される。このようなビットラインは、電圧制御ブロックによって、電源電圧にプリチャージされたり接地電圧にディスチャージされたりする。
【0003】
従来の不揮発性半導体メモリ装置では、図1および図2に示すように、セルアレイ10のビットラインは、半分ずつに分けられて下方と上方に延在するように構成される。すなわち、図1および図2に代表的に示された8本のビットラインBL1〜BL8のうち、4本のビットラインBL1、BL2、BL5、BL6は、下方の電圧制御ブロック20に連結され、残り4本のビットラインBL3、BL4、BL7、BL8は、上方の電圧制御ブロック30に連結される。このようにビットラインBL1〜BL8が両方に分けられて延在するように構成される理由は、半導体装置の製造工程の際に、前記電圧制御ブロック20、30において前記ビットラインBL1〜BL8を形成するビット層BMTを使用するためである。図1および図2の不揮発性半導体メモリ装置では、隣接する2本のビットラインは、一組のヒットライン対を成して同一のラッチブロック41〜44に接続される。
【0004】
次に、前記電圧制御ブロック20、30のレイアウトをより詳細に説明する。まず、図3および図4に示すように、電源電圧VDDを供給する電源電圧線21、25、31、35と、接地電圧VSSを供給する接地電圧線23、27、33、37は、メタル層METで形成される。この際、前記メタル層METは、前記ビット層BMTより後工程で形成される。よって、前記電源電圧線21、25、31、35および前記接地電圧線23、27、33、37は、プリチャージトランジスタTR1およびディスチャージトランジスタTR2のソース/ドレイン接合に接続されるために前記ビット層BMT26、28を経る(図5参照)。これにより、従来の不揮発性半導体メモリ装置において、前記ビットラインBL1〜BL8が前記セルアレイ10の一側領域に延在する場合、前記ビットラインBL1〜BL8の半分は、電源電圧VDDおよび接地電圧VSSを提供するための前記ビット層(BMT)26、28と交差するという問題点が発生する。かかる問題点を解決するために、従来の不揮発性半導体メモリ装置において、前記ビットラインBL1〜BL8は、半分ずつに分けられ、前記セルアレイ10の下方および上方に配置される電圧制御ブロック20、30に接続される。
【0005】
ところが、ビットラインBL1〜BL8が前記セルアレイ10の下方および上方に分けられて延在する従来の不揮発性半導体メモリ装置は、入力または出力されるデータの間にスキュー(skew)が発生する可能性があるという欠点を持つ。すなわち、不揮発性半導体メモリ装置において、データを入出力するためのデータ入出力パッドは、下方または上方の縁部に配置できる。この場合、上方に延在するビットラインと下方に延在するビットラインとの間には、データ入出力パッドに達するデータバスにおいて、長さに顕著な差が発生する可能性がある。この際、入力または出力されるデータの間に著しいスキューが発生する。また、このようなデータスキューにより、入出力されるデータを制御するための制御回路の構成が非常に複雑になる。
【0006】
そして、従来の不揮発性半導体メモリ装置では、セルアレイを基準として入出力パッドの反対方向に延在するビットラインの場合には、データを伝送するためのデータバスが不要に増加し、かつ、電圧制御ブロック、および入出力データをラッチするラッチブロックを制御するための制御信号が無駄に増加し、これにより消耗されるレイアウト面積が増加するという欠点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【0007】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、ビットラインがセルアレイの一側領域に延在する不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【0008】
上記課題を解決するために、本発明のある観点によれば、不揮発性半導体メモリ装置が提供される。本発明の不揮発性半導体メモリ装置は、一方向に配列される多数のビットライン、および前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備える。
【0009】
好ましくは、前記多数の電圧制御回路は、前記セルアレイの一側領域に配置される。
また、好ましくは、前記電圧線金属層は、前記ビット層より先立った工程で形成される。
【発明の効果】
【0010】
上述した本発明の不揮発性半導体メモリ装置によれば、一つのセルアレイから延在するビットラインは、同じ方向の領域に配置する電圧制御回路およびラッチブロックに連結される。したがって、入力または出力されるデータの間におけるスキューは著しく緩和できる。そして、スキューが緩和されることにより、データの入出力を制御する制御回路の構成が著しく簡単になる。また、データバスが著しく減少するので、レイアウト面積も著しく減少する。
【発明を実施するための最良の形態】
【0011】
本発明、本発明の動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知の機能および構成についての詳細な記述は省略する。
【0012】
以下に添付図面を参照しながら、本発明の好適な実施形態について説明することにより、本発明を詳細に説明する。
図6は本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロック間の連結関係を回路的に示す図、図7は本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロック間の連結関係を示すレイアウト図である。図6および図7にはセルアレイ100および電圧制御ブロック200が示される。前記セルアレイ100は、所定のピッチで一方向に配列される多数のビットラインBL1〜BL8を内包する。この際、前記ビットラインBL1〜BL8は、所定のビット層BMTで形成される。参考までに、図6および図7には8本のビットラインBL1〜BL8のみが代表的に示されているが、これに限定されない。
【0013】
前記ビットラインBL1〜BL8には、図8に示すように、多数のメモリセルMCが連結される。前記ビットラインBL1〜BL8を介して、自分に連結されるメモリセルMCにデータを入力(プログラム)しあるいは前記メモリセルMCに格納されたデータを出力する。セルアレイ100は、共通ソースラインCSLを内包する。前記共通ソースラインCSLは、対応する前記ビットラインBLに連結されるメモリセルMCに所定のソース電圧(一般に、接地電圧VSS)を提供する。
【0014】
参考のため、図8にはNAND型の不揮発性半導体メモリ装置のセルアレイ100の一部が示されている。すなわち、各者のワードラインWL1〜WLnによってゲーティングされる多数のメモリセルMCがストリング構造を成して対応ビットラインBLに連結される。ここで、信号SSLは、特定のストリングを選択するストリング選択信号を示し、信号GSLは、前記メモリセルMCに前記共通ソースラインCSLのソース電圧を提供するように制御するグラウンド選択信号を示す。この際、図8の前記ビットラインBLは、図6および図7におけるビットラインBL1〜BL8のいずれか一つになれる。
【0015】
一方、前記共通ソースラインCSLは、共通ソース層CMTで形成される。この際、前記共通ソース層CMTは、前記ビット層BMTより先立った工程で形成される。したがって、前記共通ソース層CMTと前記ビット層BMTが平面上で重なり合う場合、前記共通ソース層CMTは、前記ビット層BMTの下に位置する。
【0016】
前記電圧制御ブロック200は、各者のビットラインBL1〜BL8に対応する多数の電圧制御回路TDS1〜TDS8を含む。そして、前記電圧制御回路TDS1〜TDS8それぞれは、プリチャージトランジスタTD1〜TD8およびディスチャージトランジスタTS1〜TS8を有する。前記プリチャージトランジスタTD1〜TD8は、対応する前記ビットラインBL1〜BL8を電源電圧VDDにプリチャージする。前記ディスチャージトランジスタTS1〜TS8は、前記ビットラインBL1〜BL8を接地電圧VSSにディスチャージする。
【0017】
図6および図7において、信号SHLDHeは、プリチャージトランジスタTD1、TD3、TD5、TD7を制御して、対応するビットラインBL1、BL3、BL5、BL7を電源電圧VDDにプリチャージさせる。信号SHLDLeは、ディスチャージトランジスタTS1、TS3、TS5、TS7を制御して、対応するビットラインBL1、BL3、BL5、BL7を接地電圧VSSにディスチャージさせる。
【0018】
そして、図6および図7において、信号SHLDHoは、プリチャージトランジスタTD2、TD4、TD6、TD8を制御して、対応するビットラインBL2、BL4、BL6、BL8を電源電圧VDDにプリチャージさせる。信号SHLDLoは、ディスチャージトランジスタTS2、TS4、TS6、TS8を制御して、対応するビットラインBL2、BL4、BL6、BL8を接地電圧VSSにディスチャージさせる。
【0019】
本実施形態において、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7に連結されるメモリセルが選択される場合、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8は、隣接するビットラインを電気的にシールドする役割を行う。同様に、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8に連結されるメモリセルが選択される場合、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7は、隣接するビットラインを電気的にシールドする役割を行う。
【0020】
したがって、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7と、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8は、それぞれビットライン対を形成して駆動される。
【0021】
図9aおよび図9bそれぞれは図7の電圧制御ブロック200のレイアウトの一部ずつを具体的に示す図である。図9aおよび図9bを参照すると、前記プリチャージトランジスタTD1〜TD8に電源電圧VDDを提供する電源電圧線210、250、310、350、および前記ディスチャージトランジスタTS1〜TS8に接地電圧VSSを提供する接地電圧線230、270、330、370は、所定の「電圧線金属層」で実現される。本明細書において、前記電源電圧線210、250、310、350と前記接地電圧線230、270、330、370は、「電源供給線」とも呼ばれる。
【0022】
好ましくは、前記「電圧線金属層」は、前記共通ソース層CMTと同一である。
一方、前記電源電圧線210、250、310、350および前記接地電圧線230、270、330、370を形成する共通ソース層CMTは、前記ビットラインBL1〜BL8を形成するビット層BMTと互いに接続されない。すなわち、前記電源電圧線210、250、310、350および前記接地電圧線230、270、330、370は、図10に示すように、前記プリチャージトランジスタTD1〜TD8およびディスチャージトランジスタTS1〜TS8のソース/ドレイン接合に直接接続される。したがって、ビットラインBL1〜BL8はいずれも前記セルアレイ100の一側領域に延在できる。
【0023】
したがって、図6および図7に示すように、前記電圧制御ブロック200に内包される前記多数の電圧制御回路TDS1〜TDS8は、前記セルアレイ100の一側領域に配置される。
【0024】
一方、前記プリチャージトランジスタTD1〜TD8および前記ディスチャージトランジスタTS1〜TS8のゲート端子、および信号SHLDHe、SHLDLe、SHLDHoおよびSHLDLoを案内する信号線は、ポリシリコンPOLYで形成される。
【0025】
本実施形態において、隣接する2本のビットラインは、一組のビットライン対を成して駆動され、同一のラッチブロック410、420、430、440に連結される。本明細書では、一組のビットライン対を成す隣接する2本のビットラインに連結される2つの電圧制御回路は「電圧制御回路対」とも呼ばれる。
【0026】
前記ビットライン対BL1/BL2、BL3/BL4、BL5/BL6、BL7/BL8に対応する前記電圧制御回路対TDS1/TDS2、TDS3/TDS4、TDS5/TDS6、TDS7/TDS8は、前記ソース共通ラインCSLが延長される方向であるが、お互い異なる第1行および第2行に交互的に配置される。すなわち、前記電圧制御回路対TDS1/TDS2、TDS5/TDS6は第1行に配置され、前記電圧制御回路対TDS3/TDS4、TDS7/TDS8は第2行に配置される。このように電圧制御回路対が第1行および第2行に交互的に配置される場合、アクティブ領域のレイアウトが容易であるという利点がある。
【0027】
図11は本発明の他の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。図12は図11の電圧制御ブロック200’のレイアウトを示す図である。
【0028】
図11の実施形態は、ビットラインBL1〜BL8が、前記セルアレイ100’の一側領域に配置される電圧制御ブロック200’に延在し、前記電圧制御ブロック200’に内包される各者の電圧制御回路TDS1〜TDS8に連結されるという点においては、図6の実施形態と同様である。
【0029】
一方、図6の実施形態では、前記電圧制御回路対TDS1/TDS2、TDS3/TDS4、TDS5/TDS6、TDS7/TDS8が、お互い異なる第1行および第2行に交互的に配置されることは前述したとおりである。これに対し、図11の実施形態では、前記電圧制御回路TDS1/TDS2、TDS3/TDS4、TDS5/TDS6、TDS7/TDS8は、一つの行に一列に配列される。
【0030】
この場合、電圧制御ブロック200’のためのレイアウト面積は、図12に示すように、著しく減少できる。
【0031】
図11および図12に示される本発明の他の一実施形態に係る不揮発性半導体メモリ装置において、隣接する2本のビットラインが、一組のビットライン対を成して駆動され且つ同一のラッチブロック410’、420’、430’、440’に連結されるという点は、図6〜図10に示される本発明の一実施形態の場合と同様である。
【0032】
本実施形態において、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7に連結されるメモリセルが選択される場合、信号SHLDHoおよび信号SHLDLoに対応するビットラインBL2、BL4、BL6、BL8は、隣接するビットラインを電気的にシールドする役割を行う。同様に、信号SHLDHoおよびSHLDLoに対応するビットラインBL2、BL4、BL6、BL8に連結されるメモリセルが選択される場合、信号SHLDHeおよび信号SHLDLeに対応するビットラインBL1、BL3、BL5、BL7は、隣接するビットラインを電気的にシールドする役割を行う。
【0033】
そして、本発明の他の一実施形態における信号SHLDHe、信号SHLDLe、信号SHLDHoおよび信号SHLDLoの作用も、本発明の一実施形態の場合と同様である。また、本発明の他の一実施形態におけるプリチャージトランジスタTD1〜TD8およびディスチャージトランジスタTS1〜TS8の作用も、本発明の一実施形態の場合と同様である。
【0034】
本発明は、図示された一実施形態を参考として説明されたが、これらの実施形態は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または均等な他の実施形態に想到し得ることを理解できるであろう。
【0035】
例えば、本発明では、電圧供給線を形成する電圧線金属層が共通ソース層と同一である実施形態が示されて述べられた。ところが、本発明の技術的思想は、前記電圧線金属層が前記共通ソース層ではない実施形態によっても具現できる。但し、この場合、前記電圧線金属層は前記ビット層より先立った工程で形成されることが要求される。
よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【0036】
本発明は、一つのセルアレイから延在するビットラインが、同じ方向の領域に配置される電圧制御回路およびラッチブロックに連結されるようにして、入力または出力されるデータの間におけるスキューを緩和するものであって、不揮発性半導体メモリ装置に利用可能である。
【図面の簡単な説明】
【0037】
【図1】従来の不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図2】従来の不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を示すレイアウト図である。
【図3】図2のセルアレイの下方に配置される電圧制御ブロックを具体的に示すレイアウト図である。
【図4】図2のセルアレイの上方に配置される電圧制御ブロックを具体的に示すレイアウト図である。
【図5】図3のレイアウトにおいてA−A’に沿った断面図である。
【図6】本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図7】本発明の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を示すレイアウト図である。
【図8】図6のセルアレイにおけるビットラインおよび共通ソースラインを説明するための図である。
【図9a】図7の電圧制御ブロックのレイアウトの一部ずつを具体的に示す図である。
【図9b】図7の電圧制御ブロックのレイアウトの一部ずつを具体的に示す図である。
【図10】図9aのレイアウトにおけるB−B’に沿った断面図である。
【図11】本発明の他の一実施形態に係る不揮発性半導体メモリ装置におけるビットラインと電圧制御ブロックとの連結関係を回路的に示す図である。
【図12】図11の電圧制御ブロックのレイアウトを示す図である。
【符号の説明】
【0038】
BL1〜BL8 ビットライン
BMT ビット層
CSL 共通ソースライン
CMT 共通ソース層
VDD 電源電圧
VSS 接地電圧
100、100’ セルアレイ
200、200’ 電圧制御ブロック
TDS1〜TDS8 電圧制御回路
TD1〜TD8 プリチャージトランジスタ
TS1〜TS8 ディスチャージトランジスタ
【特許請求の範囲】
【請求項1】
一方向に配列される多数のビットライン、および前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、
多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備え、
前記多数の電圧制御回路は、
前記セルアレイの一側領域に配置されることを特徴とする、不揮発性半導体メモリ装置。
【請求項2】
前記電圧線金属層は、前記ビット層より先立った工程で形成されることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
【請求項3】
前記電源線金属層は、前記共通ソース層と同一であることを特徴とする、請求項2に記載の不揮発性半導体メモリ装置。
【請求項4】
前記互いに隣接する2本の前記ビットラインからなるビットライン対に対応する前記電圧制御回路対は、
前記ソース共通ラインが延長される方向の第1行および第2行に交互的に配置されることを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。
【請求項5】
前記互いに隣接する2本の前記ビットラインからなるビットライン対に対応する前記電圧制御回路対は、
前記ソース共通ラインが延長される方向の一列に配置されることを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。
【請求項6】
前記不揮発性半導体メモリ装置は、
前記メモリセルがセルストリングを形成して対応のビットラインに連結されるNAND型であることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
【請求項7】
前記電圧供給線は、
前記ビットラインをプリチャージするための電源電圧を案内する電源電圧線と、前記ビットラインをディスチャージするための接地電圧を案内する接地電圧線とを含むことを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
【請求項8】
一方向に配列される多数のビットラインおよび前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、
多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備え、
前記電圧線金属層は、
前記ビット層より先立った工程で形成されることを特徴とする、不揮発性半導体メモリ装置。
【請求項9】
前記電源線金属層は、前記共通ソース層と同一であることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項10】
互いに隣接する2本のビットラインは、同一のラッチブロックに接続されることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項11】
前記不揮発性半導体メモリ装置は、
前記メモリセルがセルストリングを形成して対応のビットラインに連結されるNAND型であることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項12】
前記電圧供給線は、
前記ビットラインをプリチャージするための電源電圧を案内する電源電圧線と、前記ビットラインをディスチャージするための接地電圧を案内する接地電圧線とを含むことを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項1】
一方向に配列される多数のビットライン、および前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、
多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは対応する前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備え、
前記多数の電圧制御回路は、
前記セルアレイの一側領域に配置されることを特徴とする、不揮発性半導体メモリ装置。
【請求項2】
前記電圧線金属層は、前記ビット層より先立った工程で形成されることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
【請求項3】
前記電源線金属層は、前記共通ソース層と同一であることを特徴とする、請求項2に記載の不揮発性半導体メモリ装置。
【請求項4】
前記互いに隣接する2本の前記ビットラインからなるビットライン対に対応する前記電圧制御回路対は、
前記ソース共通ラインが延長される方向の第1行および第2行に交互的に配置されることを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。
【請求項5】
前記互いに隣接する2本の前記ビットラインからなるビットライン対に対応する前記電圧制御回路対は、
前記ソース共通ラインが延長される方向の一列に配置されることを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。
【請求項6】
前記不揮発性半導体メモリ装置は、
前記メモリセルがセルストリングを形成して対応のビットラインに連結されるNAND型であることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
【請求項7】
前記電圧供給線は、
前記ビットラインをプリチャージするための電源電圧を案内する電源電圧線と、前記ビットラインをディスチャージするための接地電圧を案内する接地電圧線とを含むことを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
【請求項8】
一方向に配列される多数のビットラインおよび前記ビットラインに連結されるメモリセルに所定のソース電圧を提供するための共通ソースラインを有するセルアレイであって、前記ビットラインは所定のビット層で形成され、前記共通ソースラインは共通ソース層で形成される前記セルアレイと、
多数の電圧制御回路を含む電圧制御ブロックであって、前記電圧制御回路それぞれは前記ビットラインを所定の電圧に制御するための電圧供給線を有し、前記電圧供給線は電圧線金属層で形成される前記電圧制御ブロックとを備え、
前記電圧線金属層は、
前記ビット層より先立った工程で形成されることを特徴とする、不揮発性半導体メモリ装置。
【請求項9】
前記電源線金属層は、前記共通ソース層と同一であることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項10】
互いに隣接する2本のビットラインは、同一のラッチブロックに接続されることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項11】
前記不揮発性半導体メモリ装置は、
前記メモリセルがセルストリングを形成して対応のビットラインに連結されるNAND型であることを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【請求項12】
前記電圧供給線は、
前記ビットラインをプリチャージするための電源電圧を案内する電源電圧線と、前記ビットラインをディスチャージするための接地電圧を案内する接地電圧線とを含むことを特徴とする、請求項8に記載の不揮発性半導体メモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】
【図10】
【図11】
【図12】
【公開番号】特開2007−73962(P2007−73962A)
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願番号】特願2006−238324(P2006−238324)
【出願日】平成18年9月1日(2006.9.1)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願日】平成18年9月1日(2006.9.1)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
[ Back to top ]