バイアス電圧生成回路及びドライバ集積回路
【課題】補正された可変のバイアス電圧を比較的簡単な回路構成で容易に生成する。
【解決手段】バイアス電圧生成回路５０は、外部から設定される可変のｎビットのレジスタ値ＲＶを保持するレジスタ５１と、そのデータ値ＲＶを補正するためのｎビットの補正値ＣＶ０〜ＣＶ７を格納する不揮発性メモリ５２と、ｎビットのレジスタ値ＲＶとｎビットの補正値ＣＶ０〜ＣＶ７とを演算してｎビットの演算結果Ｓ０〜Ｓ７を出力する演算回路６０と、基準電圧ＶＲＳを２ｎ個に分圧して２ｎレベルの分圧電圧を出力する抵抗分圧回路７０と、ｎビットの演算結果Ｓ０〜Ｓ７に基づき、２ｎレベルの分圧電圧ＤＶ０〜ＤＶ２５５から１レベルの分圧電圧ＤＶをそれぞれ選択し、２ｎレベルに変化するバイアス電圧ＢＶを出力する選択回路８０とを有している。
【解決手段】バイアス電圧生成回路５０は、外部から設定される可変のｎビットのレジスタ値ＲＶを保持するレジスタ５１と、そのデータ値ＲＶを補正するためのｎビットの補正値ＣＶ０〜ＣＶ７を格納する不揮発性メモリ５２と、ｎビットのレジスタ値ＲＶとｎビットの補正値ＣＶ０〜ＣＶ７とを演算してｎビットの演算結果Ｓ０〜Ｓ７を出力する演算回路６０と、基準電圧ＶＲＳを２ｎ個に分圧して２ｎレベルの分圧電圧を出力する抵抗分圧回路７０と、ｎビットの演算結果Ｓ０〜Ｓ７に基づき、２ｎレベルの分圧電圧ＤＶ０〜ＤＶ２５５から１レベルの分圧電圧ＤＶをそれぞれ選択し、２ｎレベルに変化するバイアス電圧ＢＶを出力する選択回路８０とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から設定されるデータ値に基づき複数レベルの基準電圧（即ち、バイアス電圧）を生成するためのバイアス電圧生成回路と、これを備えたドライバ集積回路（例えば、液晶表示装置等の表示装置を駆動するためのドライバ集積回路（以下「ドライバＩＣ」という。））とに関するものである。
【背景技術】
【０００２】
従来、半導体集積回路等において、内部回路等で使用する基準電圧（即ち、バイアス電圧）を生成するためのバイアス電圧生成回路に関する技術は、例えば、次のような文献等に記載されている。
【０００３】
【特許文献１】特開平３−１７２９０６号公報
【特許文献２】特開２００１−２１６０３４号公報
【０００４】
特許文献１には、複数のヒューズにおけるプログラム設定によって、抵抗分割された複数の電圧のうちの選択された１つの電圧に基づいて出力電圧が出力されるトリミング回路の技術が記載されている。又、特許文献２には、随時可変可能な制御信号、あるいは、読み出し専用メモリ（以下「ＲＯＭ」という。）等の固定的な制御信号によって選択回路が制御され、その制御結果による分圧電圧に基づいて、第２の基準電圧が生成される内部電源電圧生成回路の技術が記載されている。
【０００５】
これらの技術では、１つのレベルのバイアス電圧又は数種類のレベルのバイアス電圧を生成するためには適しているかもしれない。しかし、例えば、液晶表示装置（以下「ＬＣＤ」という。）等の表示パネルを駆動するためのドライバＩＣ内に設ける場合には、多くのレベルのバイアス電圧を生成することが必要となることから、回路規模の小型化や低消費電力化等を図ることが困難であった。そこで、例えば、ＬＣＤドライバ内に設けるのに適した図１０のようなバイアス電圧生成回路が提案されている。
【０００６】
図１０は、従来のバイアス電圧生成回路を示す概略の構成図である。
このバイアス電圧生成回路は、ドライバＩＣを制御するための例えば制御ＩＣ（この制御ＩＣにはマイクロプロセッサ（以下「ＭＰＵ」という。）が搭載されている。）の制御により設定される可変のｎビット（例えば、８ビット）のレジスタ値を保持するレジスタ１と、基準電圧ＶＲＳを分圧して２８（＝２５６）レベルの分圧電圧を出力する抵抗分圧回路２とを有し、これらの出力側に選択回路３が接続されている。選択回路３は、８ビットのレジスタ値に基づき、２５６レベルの分圧電圧から１レベルの分圧電圧をそれぞれ選択し、２５６レベルに変化する分圧電圧ＤＶを出力する回路であり、この出力側に、増幅回路４が接続されている。増幅回路４は、分圧電圧ＤＶを増幅してバイアス電圧ＢＶを出力する回路である。
【０００７】
このようなバイアス電圧生成回路では、基準電圧ＶＲＳを基に抵抗分圧回路２で分圧されたレベルの電圧が、レジスタ設定により、選択回路３で１つのレベルの分圧電圧ＤＶがそれぞれ選択され、増幅回路４で増幅されて２５６レベルに変化するバイアス電圧ＢＶが出力される。そのため、レジスタ値を変えることにより、多数のレベルに変化するバイアス電圧ＢＶを比較的簡単な回路構成で容易に生成できるため、回路規模の小型化や低消費電力化等を図ることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１１は、従来におけるドライバＩＣ量産出荷後の流れを示す図である。
例えば、図１０のバイアス電圧生成回路を搭載したドライバＩＣをドライバＩＣ製造会社Ａにおいて製造し、量産したドライバＩＣをパネルモジュール組立会社Ｂへ出荷し、このパネルモジュール組立会社Ｂでパネルモジュールを組み立て、パネルモジュール購入会社Ｃへ販売し、その後、機器製造会社等のユーザＤへ納入する場合を例に取り、課題を説明する。
【０００９】
ここで、パネルモジュール購入会社Ｃは、購入したパネルモジュールに対し、ドライバＩＣを制御する制御ＩＣ等を組み合わせてＬＣＤ等の表示パネルを完成させ、ユーザＤへ納入するものとする。
【００１０】
先ず、ドライバＩＣ製造会社Ａでは、ドライバＩＣと組み合わされる表示パネルの種類を考慮して、図１０のレジスタ１に対する様々なレジスタ値を準備し、ドライバＩＣを量産してパネルモジュール組立会社Ｂへ出荷する。パネルモジュール組立会社Ｂでは、ドライバＩＣを制御するための制御ＩＣを準備することができないため、図１０のレジスタ１に対するレジスタ値を変更（補正）することができない。このパネルモジュール組立会社Ｂは、購入したドライバＩＣをそのまま表示パネルと組み合わせることによってパネルモジュールを組み立て、パネルモジュール購入会社Ｃへ販売する。
【００１１】
パネルモジュール購入会社Ｃでは、購入したパネルモジュールに対して、ドライバＩＣを制御する制御ＩＣ等を組み合わせることによって、図１０のレジスタ１に対するレジスタ値を設定するが、各表示パネルの特性差を考慮しながらレジスタ値を補正するという手間がかかる作業が必要になる。つまり、表示パネルの種類に応じてレジスタ値がドライバＩＣ製造会社Ａにて準備されてはいるが、個々の表示パネル毎に若干の補正（調整）は依然として必要になる。
【００１２】
表示パネルを表示させるのに必要なバイアス電圧は、表示パネル毎に若干の調整が必要となる。従来、このバイアス電圧の調整に関しては、パネルモジュール購入会社Ｃにおいて、表示パネル毎に対応させてレジスタ値を変更（補正）することによって実現している。完成された表示パネルは、その後、ユーザＤへ納入される。
【００１３】
このように、従来の図１０のようなバイアス電圧生成回路において、パネル表示に必要なバイアス電圧は表示パネル毎に調整が必要であり、表示パネル毎にレジスタ値の設定を変えるという煩雑な作業が必要になるという課題があった。
【課題を解決するための手段】
【００１４】
本発明のバイアス電圧生成回路は、外部から設定される可変のｎビット（但し、ｎ；任意の正の整数）のデータ値を保持するデータ保持手段（例えば、レジスタ）と、前記ｎビットのデータ値を補正するためのｎビットの補正値を格納する補正値格納手段（例えば、メモリ）と、前記ｎビットのデータ値と前記ｎビットの補正値とを演算してｎビットの演算結果を出力する演算回路と、基準電圧を２ｎ個に分圧して２ｎレベルの分圧電圧を出力する分圧回路と、前記ｎビットの演算結果に基づき、前記２ｎレベルの分圧電圧から１レベルの分圧電圧をそれぞれ選択し、２ｎレベルに変化するバイアス電圧を出力する選択回路とを有している。
【００１５】
本発明のＬＣＤ等のドライバＩＣは、前記発明のバイアス電圧生成回路を備えている。
【発明の効果】
【００１６】
本発明によれば、データ保持手段に設定されたデータ値を、補正値格納手段に格納される補正値により、簡単且つ的確に補正することができる。従って、補正された可変のバイアス電圧を比較的簡単な回路構成で容易に生成できる。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１８】
（実施例１のドライバＩＣの構成）
図２は、本発明の実施例１におけるバイアス電圧生成回路が搭載されたドライバＩＣを示す概略の構成図である。
【００１９】
このドライバＩＣ１０は、例えば、ＭＰＵ等を有する制御ＩＣ３０により制御されて、ＬＣＤ等の表示パネル４０を駆動する回路である。このドライバＩＣ１０では、制御ＩＣ３０との間で表示データ、制御信号等を授受するＭＰＵインタフェース１１を有し、このＭＰＵインタフェース１１にバス１２が接続されている。バス１２とＭＰＵインタフェース１１との間には、命令解読用のコマンドデコーダ１３が接続されている。
【００２０】
バス１２には、カラムアドレス選択用のカラムアドレス回路１４、ラインアドレス選択用のラインアドレス回路１５、ページアドレス選択用のページアドレス回路１６、及び入／出力（以下「Ｉ／Ｏ」という。）バッファ１７が接続され、これらの回路には、表示データを格納するための随時読み書き可能なメモリ（以下「ＲＡＭ」という。）である表示データＲＡＭ（例えば、１３６×１３２×２ビット構成）１８が接続されている。ドライバＩＣ１０には、発振回路２０が設けられ、この発振回路２０により生成された同期用のクロック信号が、表示タイミング発生回路２１へ与えられる。表示タイミング発生回路２１から発生された表示タイミング信号は、ラインアドレス回路１５、表示データラッチ回路１９、コモン出力状態選択回路２４、及びバス１２へ供給される。バス１２へ供給された表示タイミング信号は、電源回路２２等へ送られる。
【００２１】
電源回路２２は、表示パネル４０等を駆動するための多数のレベルの電圧を発生する回路であり、この回路内に本実施例１の特徴であるバイアス電圧生成回路等が設けられている。電源回路２２から発生された多数のレベルの電圧は、セグメントドライバ２３及びコモンドライバ２５へ供給される。コモンドライバ２５の出力状態は、コモン出力状態選択回路２４により選択される。セグメントドライバ２３により、表示パネル４０中の多数のセグメント線（ＳＥＧ）４１−０〜４１−ｎが駆動されると共に、コモンドライバ２５により、表示パネル３０中の多数のコモン線（ＣＯＭ）４２−０〜４２−ｎが駆動される。
【００２２】
（実施例１のバイアス電圧生成回路の構成）
図１は、本発明の実施例１におけるバイアス電圧生成回路を示す概略の構成図である。
【００２３】
このバイアス電圧生成回路５０は、図２中の電源回路２２内に設けられる回路であり、外部（例えば、制御ＩＣ３０）から設定される可変のｎビット（ｎは任意の正の整数、例えば、８ビット）のデータ値（例えば、レジスタ値）ＲＶを保持するデータ保持手段（例えば、レジスタ）５１と、８ビットのレジスタ値ＲＶを補正するための８ビットの補正値ＣＶ０〜ＣＶ７を格納する補正値格納手段（例えば、メモリの１つであるエラサブル・プログラマブルＲＯＭ（ＥＰＲＯＭ）等の不揮発性メモリ）５２とを有している。レジスタ５１及び不揮発性メモリ５２の出力側には、演算回路６０が接続されている。演算回路６０は、８ビットのレジスタ値ＲＶと８ビットの補正値ＣＶ０〜ＣＶ７とを演算（例えば、２の補数演算による加減算）して８ビットの演算結果Ｓ０〜Ｓ７を出力する回路である。
【００２４】
バイアス電圧生成回路５０には、分圧回路（例えば、抵抗分圧回路）７０が設けられている。抵抗分圧回路７０は、基準電圧ＶＲＳ（例えば、３Ｖ等）を、直列接続された多数の分圧抵抗７１−０〜７１−ｐにより、２８（＝２５６）個に分圧して２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５を出力する回路である。抵抗分圧回路７０及び演算回路６０の出力側には、選択回路８０が接続されている。選択回路８０は、８ビットの演算結果Ｓ０〜Ｓ７に基づき、２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５から１レベルの分圧電圧ＤＶをそれぞれ選択する回路である。
【００２５】
選択回路８０の出力側には、必要に応じて、増幅回路（例えば、正相増幅回路）９０が接続されている。この増幅回路９０は、分圧電圧ＤＶを増幅して２５６レベルに変化する可変のバイアス電圧ＢＶを出力する回路であり、例えば、演算増幅器（以下「オペアンプ」という。）９１、入力抵抗９２、及び帰還抵抗９３により構成されている。
【００２６】
図３は、図１中の演算回路６０の一例を示す構成図である。
この演算回路６０は、８ビットのレジスタ値ＲＶと８ビットの補正値ＣＶ０〜ＣＶ７とに対して２の補数演算による加減算を行い、８ビットの演算結果Ｓ０〜Ｓ７を出力する回路であり、１段目の半加算器６１と２段目〜８段目の全加算器６２〜６８とが縦続接続された構成になっている。
【００２７】
図４は、図１中の選択回路８０の一例を示す構成図である。
この選択回路８０は、８ビットの演算結果Ｓ０〜Ｓ７をデコードする複数の否定論積ゲート（以下「ＮＡＮＤゲート」という。）８１−０〜８１−２５５と、このＮＡＮＤゲート８１−０〜８１−２５５の出力信号から相補的な信号を生成する複数の信号反転用インバータ８２−０〜８２−２５５とを有し、このインバータ８２−０〜８２−２５５の出力側に、複数のアナログスイッチ８３−０〜８３−２５５が接続されている。各アナログスイッチ８３−０〜８３−２５５は、インバータ８２−０〜８２−２５５から出力される相補的な信号により、オン／オフ動作するＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）及びＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）が並列接続されて構成されている。
【００２８】
アナログスイッチ８３−０〜８３−２５５は、インバータ８２−０〜８２−２５５から出力される相補的な信号によりオン／オフ動作し、抵抗分圧回路７０の出力である２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５から、１レベルの分圧電圧ＤＶをそれぞれ選択するようになっている。
【００２９】
（実施例１のドライバＩＣの動作）
図２に示すドライバＩＣ１０の概略の動作は、制御ＩＣ３０から画像表示用の表示データ、及び制御信号等が与えられると、制御信号等が、ＭＰＵインタフェース１１を介して、コマンドデコーダ１３によりデコードされ、バス１２を介して表示タイミング発生回路２１、カラムアドレス回路１４、ラインアドレス回路１５、ページアドレス回路１６、及び電源回路２２へ与えられる。制御ＩＣ３０から与えられた表示データは、ＭＰＵインタフェース１１、バス１２、及びＩ／０バッファ１７へ送られ、カラムアドレス回路１４及びラインアドレス回路１５により選択されたアドレスにより指定される表示データＲＡＭ１８上に格納される。
【００３０】
表示データＲＡＭ１８上の表示データは、表示データラッチ回路１９でラッチされてセグメントドライバ２３へ送られる。電源回路２２内において、図１のバイアス電圧生成回路５０から多数のレベルのバイアス電圧ＢＶが出力され、これから更に、図示しない抵抗分圧回路、増幅回路等により他種類の電圧に変換され、表示タイミング発生回路２１から与えられる表示タイミング信号により所定のタイミングで、セグメントドライバ２３及びコモンドライバ２５へ送られる。セグメントドライバ２３及びコモンドライバ２５により、表示パネル４０中のセグメント線４１−０〜４１−ｎ及びコモン線４２−０〜４２−ｎへ多数のレベルの電圧が与えられて駆動され、所望の画像表示が行われる。
【００３１】
（実施例１のバイアス電圧生成回路の動作）
図５は、図１の不揮発性メモリ５２の値と演算回路６０による演算の関係を示す図、図６〜図８は、図１の演算例１、２、３をそれぞれ示す図、更に、図９は、図１のレジスタ値設定時に出力されるバイアス電圧ＢＶを示す図である。
【００３２】
制御ＩＣ３０からレジスタ５１に対して８ビットのレジスタ値ＲＶが設定されると、この８ビットのレジスタ値ＲＶと、不揮発性メモリ５２に格納された８ビットの補正値ＣＶ０〜ＣＶ７とが、演算回路６０により、図５に示すように、２の補正演算による加減算が行われ、８ビットの演算結果Ｓ０〜Ｓ７が出力される。
【００３３】
例えば、図６に示す演算例１では、不揮発性メモリ５２の補正値ＣＶ０〜ＣＶ７が００００００００の場合、レジスタ５１に設定されたレジスタ値ＲＶがそのまま演算結果Ｓ０〜Ｓ７として出力される。図７に示す演算例２では、不揮発性メモリ５２の補正値ＣＶ０〜ＣＶ７が０００１００００の場合、レジスタ５１に設定されたレジスタ値ＲＶに１６を加算（＋１６）した演算結果Ｓ０〜Ｓ７が出力される。又、図８に示す演算例３では、不揮発性メモリ５２の補正値ＣＶ０〜ＣＶ７が１１１１００００の場合、レジスタ５１に設定されたレジスタ値ＲＶから１６を減算（−１６）した演算結果Ｓ０〜Ｓ７が出力される。
【００３４】
選択回路８０では、８ビットの演算結果Ｓ０〜Ｓ７に基づき、抵抗分圧回路７０から出力される２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５から、１レベルの分圧電圧ＤＶをそれぞれ選択し、２５６レベルに変化する分圧電圧ＤＶを出力する。この分圧電圧ＤＶは、演算回路９０によって増幅され、図９に示すように、２５６レベルに変化するバイアス電圧ＢＶが出力される。
【００３５】
そのため、例えば、ドライバＩＣ１０として量産出荷される前の状態において、不揮発性メモリ５１の中身は空の状態（Ｂｌａｎｋ状態）になっているが、ドライバＩＣ１０として量産出荷した後に、不揮発性メモリ５２に補正値ＣＶ０〜ＣＶ７を格納（設定）することにより、レジスタ５１に設定された同一のレジスタ値ＲＶで、出力されるバイアス電圧ＢＶを簡単に変化させることができる。
【００３６】
（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。
【００３７】
（１） 使用予定の表示パネル４０に応じて、不揮発性メモリ５２に補正値ＣＶ０〜ＣＶ７を設定することで、表示パネル４０によらず同じレジスタ値ＲＶの設定を行い、必要なバイアス電圧ＢＶをバイアス電圧生成回路５０から簡単且つ的確に出力させることができる。
【００３８】
（２） 本実施例１の具体的な効果を、従来の図１１を参照しつつ説明する。
ドライバＩＣ製造会社Ａにとっても、ドライバＩＣ１０と組み合わされる表示パネル４０の種類に関係なく、レジスタ値ＲＶを同じ値に設定することが可能となるので、製造効率が向上する。そして、ドライバＩＣ製造会社Ａは、不揮発性メモリ５２の中身を空の状態とした上で、ドライバＩＣ１０をパネルモジュール組立会社Ｂへ量産出荷する。
【００３９】
パネルモジュール組立会社Ｂでは、購入したドライバＩＣ１０において、このドライバＩＣ１０と組み合わされる表示パネル４０の特性に応じて、空の状態の不揮発性メモリ５２に補正値ＣＶ０〜ＣＶ７を設定し、パネルモジュール購入会社Ｃへ販売する。
【００４０】
パネルモジュール購入会社Ｃでは、バイアス電圧値が既に補正されたパネルモジュールを購入することができるので、従来のようなレジスタ値を変更するという煩雑な作業が不要になる。
【００４１】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００４２】
（ａ） 図１のバイアス電圧生成回路５０は、図示以外の回路構成に変更してもよい。例えば、必要無ければ、増幅回路９０を省略してもよい。又、演算回路６０は、２の補数演算をすることで説明したが、この演算回路６０を、加算回路や減算回路等により構成しても、実施例１とほぼ同様の作用効果を奏することができる。
【００４３】
（ｂ） 図２のドライバＩＣ１０は、図示以外の回路構成に変更してもよい。又、実施例１のバイアス電圧生成回路５０は、ドライバＩＣ１０以外の種々の回路や装置等に設けることが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１におけるバイアス電圧生成回路を示す概略の構成図である。
【図２】本発明の実施例１におけるバイアス電圧生成回路が搭載されたドライバＩＣを示す概略の構成図である。
【図３】図１中の演算回路６０の一例を示す構成図である。
【図４】図１中の選択回路８０の一例を示す構成図である。
【図５】図１の不揮発性メモリ５２の値と演算回路６０による演算の関係を示す図である。
【図６】図１の演算例１を示す図である。
【図７】図１の演算例２を示す図である。
【図８】図１の演算例３を示す図である。
【図９】図１のレジスタ値設定時に出力されるバイアス電圧ＢＶを示す図である。
【図１０】従来のバイアス電圧生成回路を示す概略の構成図である。
【図１１】従来におけるドライバＩＣ量産出荷後の流れを示す図である。
【符号の説明】
【００４５】
１０ ドライバＩＣ
２２ 電源回路
３０ 制御ＩＣ
４０ 表示パネル
５０ バイアス電圧生成回路
５１ レジスタ
５２ 不揮発性メモリ
６０ 演算回路
７０ 抵抗分圧回路
８０ 選択回路
９０ 増幅回路
【技術分野】
【０００１】
本発明は、外部から設定されるデータ値に基づき複数レベルの基準電圧（即ち、バイアス電圧）を生成するためのバイアス電圧生成回路と、これを備えたドライバ集積回路（例えば、液晶表示装置等の表示装置を駆動するためのドライバ集積回路（以下「ドライバＩＣ」という。））とに関するものである。
【背景技術】
【０００２】
従来、半導体集積回路等において、内部回路等で使用する基準電圧（即ち、バイアス電圧）を生成するためのバイアス電圧生成回路に関する技術は、例えば、次のような文献等に記載されている。
【０００３】
【特許文献１】特開平３−１７２９０６号公報
【特許文献２】特開２００１−２１６０３４号公報
【０００４】
特許文献１には、複数のヒューズにおけるプログラム設定によって、抵抗分割された複数の電圧のうちの選択された１つの電圧に基づいて出力電圧が出力されるトリミング回路の技術が記載されている。又、特許文献２には、随時可変可能な制御信号、あるいは、読み出し専用メモリ（以下「ＲＯＭ」という。）等の固定的な制御信号によって選択回路が制御され、その制御結果による分圧電圧に基づいて、第２の基準電圧が生成される内部電源電圧生成回路の技術が記載されている。
【０００５】
これらの技術では、１つのレベルのバイアス電圧又は数種類のレベルのバイアス電圧を生成するためには適しているかもしれない。しかし、例えば、液晶表示装置（以下「ＬＣＤ」という。）等の表示パネルを駆動するためのドライバＩＣ内に設ける場合には、多くのレベルのバイアス電圧を生成することが必要となることから、回路規模の小型化や低消費電力化等を図ることが困難であった。そこで、例えば、ＬＣＤドライバ内に設けるのに適した図１０のようなバイアス電圧生成回路が提案されている。
【０００６】
図１０は、従来のバイアス電圧生成回路を示す概略の構成図である。
このバイアス電圧生成回路は、ドライバＩＣを制御するための例えば制御ＩＣ（この制御ＩＣにはマイクロプロセッサ（以下「ＭＰＵ」という。）が搭載されている。）の制御により設定される可変のｎビット（例えば、８ビット）のレジスタ値を保持するレジスタ１と、基準電圧ＶＲＳを分圧して２８（＝２５６）レベルの分圧電圧を出力する抵抗分圧回路２とを有し、これらの出力側に選択回路３が接続されている。選択回路３は、８ビットのレジスタ値に基づき、２５６レベルの分圧電圧から１レベルの分圧電圧をそれぞれ選択し、２５６レベルに変化する分圧電圧ＤＶを出力する回路であり、この出力側に、増幅回路４が接続されている。増幅回路４は、分圧電圧ＤＶを増幅してバイアス電圧ＢＶを出力する回路である。
【０００７】
このようなバイアス電圧生成回路では、基準電圧ＶＲＳを基に抵抗分圧回路２で分圧されたレベルの電圧が、レジスタ設定により、選択回路３で１つのレベルの分圧電圧ＤＶがそれぞれ選択され、増幅回路４で増幅されて２５６レベルに変化するバイアス電圧ＢＶが出力される。そのため、レジスタ値を変えることにより、多数のレベルに変化するバイアス電圧ＢＶを比較的簡単な回路構成で容易に生成できるため、回路規模の小型化や低消費電力化等を図ることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１１は、従来におけるドライバＩＣ量産出荷後の流れを示す図である。
例えば、図１０のバイアス電圧生成回路を搭載したドライバＩＣをドライバＩＣ製造会社Ａにおいて製造し、量産したドライバＩＣをパネルモジュール組立会社Ｂへ出荷し、このパネルモジュール組立会社Ｂでパネルモジュールを組み立て、パネルモジュール購入会社Ｃへ販売し、その後、機器製造会社等のユーザＤへ納入する場合を例に取り、課題を説明する。
【０００９】
ここで、パネルモジュール購入会社Ｃは、購入したパネルモジュールに対し、ドライバＩＣを制御する制御ＩＣ等を組み合わせてＬＣＤ等の表示パネルを完成させ、ユーザＤへ納入するものとする。
【００１０】
先ず、ドライバＩＣ製造会社Ａでは、ドライバＩＣと組み合わされる表示パネルの種類を考慮して、図１０のレジスタ１に対する様々なレジスタ値を準備し、ドライバＩＣを量産してパネルモジュール組立会社Ｂへ出荷する。パネルモジュール組立会社Ｂでは、ドライバＩＣを制御するための制御ＩＣを準備することができないため、図１０のレジスタ１に対するレジスタ値を変更（補正）することができない。このパネルモジュール組立会社Ｂは、購入したドライバＩＣをそのまま表示パネルと組み合わせることによってパネルモジュールを組み立て、パネルモジュール購入会社Ｃへ販売する。
【００１１】
パネルモジュール購入会社Ｃでは、購入したパネルモジュールに対して、ドライバＩＣを制御する制御ＩＣ等を組み合わせることによって、図１０のレジスタ１に対するレジスタ値を設定するが、各表示パネルの特性差を考慮しながらレジスタ値を補正するという手間がかかる作業が必要になる。つまり、表示パネルの種類に応じてレジスタ値がドライバＩＣ製造会社Ａにて準備されてはいるが、個々の表示パネル毎に若干の補正（調整）は依然として必要になる。
【００１２】
表示パネルを表示させるのに必要なバイアス電圧は、表示パネル毎に若干の調整が必要となる。従来、このバイアス電圧の調整に関しては、パネルモジュール購入会社Ｃにおいて、表示パネル毎に対応させてレジスタ値を変更（補正）することによって実現している。完成された表示パネルは、その後、ユーザＤへ納入される。
【００１３】
このように、従来の図１０のようなバイアス電圧生成回路において、パネル表示に必要なバイアス電圧は表示パネル毎に調整が必要であり、表示パネル毎にレジスタ値の設定を変えるという煩雑な作業が必要になるという課題があった。
【課題を解決するための手段】
【００１４】
本発明のバイアス電圧生成回路は、外部から設定される可変のｎビット（但し、ｎ；任意の正の整数）のデータ値を保持するデータ保持手段（例えば、レジスタ）と、前記ｎビットのデータ値を補正するためのｎビットの補正値を格納する補正値格納手段（例えば、メモリ）と、前記ｎビットのデータ値と前記ｎビットの補正値とを演算してｎビットの演算結果を出力する演算回路と、基準電圧を２ｎ個に分圧して２ｎレベルの分圧電圧を出力する分圧回路と、前記ｎビットの演算結果に基づき、前記２ｎレベルの分圧電圧から１レベルの分圧電圧をそれぞれ選択し、２ｎレベルに変化するバイアス電圧を出力する選択回路とを有している。
【００１５】
本発明のＬＣＤ等のドライバＩＣは、前記発明のバイアス電圧生成回路を備えている。
【発明の効果】
【００１６】
本発明によれば、データ保持手段に設定されたデータ値を、補正値格納手段に格納される補正値により、簡単且つ的確に補正することができる。従って、補正された可変のバイアス電圧を比較的簡単な回路構成で容易に生成できる。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１８】
（実施例１のドライバＩＣの構成）
図２は、本発明の実施例１におけるバイアス電圧生成回路が搭載されたドライバＩＣを示す概略の構成図である。
【００１９】
このドライバＩＣ１０は、例えば、ＭＰＵ等を有する制御ＩＣ３０により制御されて、ＬＣＤ等の表示パネル４０を駆動する回路である。このドライバＩＣ１０では、制御ＩＣ３０との間で表示データ、制御信号等を授受するＭＰＵインタフェース１１を有し、このＭＰＵインタフェース１１にバス１２が接続されている。バス１２とＭＰＵインタフェース１１との間には、命令解読用のコマンドデコーダ１３が接続されている。
【００２０】
バス１２には、カラムアドレス選択用のカラムアドレス回路１４、ラインアドレス選択用のラインアドレス回路１５、ページアドレス選択用のページアドレス回路１６、及び入／出力（以下「Ｉ／Ｏ」という。）バッファ１７が接続され、これらの回路には、表示データを格納するための随時読み書き可能なメモリ（以下「ＲＡＭ」という。）である表示データＲＡＭ（例えば、１３６×１３２×２ビット構成）１８が接続されている。ドライバＩＣ１０には、発振回路２０が設けられ、この発振回路２０により生成された同期用のクロック信号が、表示タイミング発生回路２１へ与えられる。表示タイミング発生回路２１から発生された表示タイミング信号は、ラインアドレス回路１５、表示データラッチ回路１９、コモン出力状態選択回路２４、及びバス１２へ供給される。バス１２へ供給された表示タイミング信号は、電源回路２２等へ送られる。
【００２１】
電源回路２２は、表示パネル４０等を駆動するための多数のレベルの電圧を発生する回路であり、この回路内に本実施例１の特徴であるバイアス電圧生成回路等が設けられている。電源回路２２から発生された多数のレベルの電圧は、セグメントドライバ２３及びコモンドライバ２５へ供給される。コモンドライバ２５の出力状態は、コモン出力状態選択回路２４により選択される。セグメントドライバ２３により、表示パネル４０中の多数のセグメント線（ＳＥＧ）４１−０〜４１−ｎが駆動されると共に、コモンドライバ２５により、表示パネル３０中の多数のコモン線（ＣＯＭ）４２−０〜４２−ｎが駆動される。
【００２２】
（実施例１のバイアス電圧生成回路の構成）
図１は、本発明の実施例１におけるバイアス電圧生成回路を示す概略の構成図である。
【００２３】
このバイアス電圧生成回路５０は、図２中の電源回路２２内に設けられる回路であり、外部（例えば、制御ＩＣ３０）から設定される可変のｎビット（ｎは任意の正の整数、例えば、８ビット）のデータ値（例えば、レジスタ値）ＲＶを保持するデータ保持手段（例えば、レジスタ）５１と、８ビットのレジスタ値ＲＶを補正するための８ビットの補正値ＣＶ０〜ＣＶ７を格納する補正値格納手段（例えば、メモリの１つであるエラサブル・プログラマブルＲＯＭ（ＥＰＲＯＭ）等の不揮発性メモリ）５２とを有している。レジスタ５１及び不揮発性メモリ５２の出力側には、演算回路６０が接続されている。演算回路６０は、８ビットのレジスタ値ＲＶと８ビットの補正値ＣＶ０〜ＣＶ７とを演算（例えば、２の補数演算による加減算）して８ビットの演算結果Ｓ０〜Ｓ７を出力する回路である。
【００２４】
バイアス電圧生成回路５０には、分圧回路（例えば、抵抗分圧回路）７０が設けられている。抵抗分圧回路７０は、基準電圧ＶＲＳ（例えば、３Ｖ等）を、直列接続された多数の分圧抵抗７１−０〜７１−ｐにより、２８（＝２５６）個に分圧して２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５を出力する回路である。抵抗分圧回路７０及び演算回路６０の出力側には、選択回路８０が接続されている。選択回路８０は、８ビットの演算結果Ｓ０〜Ｓ７に基づき、２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５から１レベルの分圧電圧ＤＶをそれぞれ選択する回路である。
【００２５】
選択回路８０の出力側には、必要に応じて、増幅回路（例えば、正相増幅回路）９０が接続されている。この増幅回路９０は、分圧電圧ＤＶを増幅して２５６レベルに変化する可変のバイアス電圧ＢＶを出力する回路であり、例えば、演算増幅器（以下「オペアンプ」という。）９１、入力抵抗９２、及び帰還抵抗９３により構成されている。
【００２６】
図３は、図１中の演算回路６０の一例を示す構成図である。
この演算回路６０は、８ビットのレジスタ値ＲＶと８ビットの補正値ＣＶ０〜ＣＶ７とに対して２の補数演算による加減算を行い、８ビットの演算結果Ｓ０〜Ｓ７を出力する回路であり、１段目の半加算器６１と２段目〜８段目の全加算器６２〜６８とが縦続接続された構成になっている。
【００２７】
図４は、図１中の選択回路８０の一例を示す構成図である。
この選択回路８０は、８ビットの演算結果Ｓ０〜Ｓ７をデコードする複数の否定論積ゲート（以下「ＮＡＮＤゲート」という。）８１−０〜８１−２５５と、このＮＡＮＤゲート８１−０〜８１−２５５の出力信号から相補的な信号を生成する複数の信号反転用インバータ８２−０〜８２−２５５とを有し、このインバータ８２−０〜８２−２５５の出力側に、複数のアナログスイッチ８３−０〜８３−２５５が接続されている。各アナログスイッチ８３−０〜８３−２５５は、インバータ８２−０〜８２−２５５から出力される相補的な信号により、オン／オフ動作するＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）及びＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）が並列接続されて構成されている。
【００２８】
アナログスイッチ８３−０〜８３−２５５は、インバータ８２−０〜８２−２５５から出力される相補的な信号によりオン／オフ動作し、抵抗分圧回路７０の出力である２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５から、１レベルの分圧電圧ＤＶをそれぞれ選択するようになっている。
【００２９】
（実施例１のドライバＩＣの動作）
図２に示すドライバＩＣ１０の概略の動作は、制御ＩＣ３０から画像表示用の表示データ、及び制御信号等が与えられると、制御信号等が、ＭＰＵインタフェース１１を介して、コマンドデコーダ１３によりデコードされ、バス１２を介して表示タイミング発生回路２１、カラムアドレス回路１４、ラインアドレス回路１５、ページアドレス回路１６、及び電源回路２２へ与えられる。制御ＩＣ３０から与えられた表示データは、ＭＰＵインタフェース１１、バス１２、及びＩ／０バッファ１７へ送られ、カラムアドレス回路１４及びラインアドレス回路１５により選択されたアドレスにより指定される表示データＲＡＭ１８上に格納される。
【００３０】
表示データＲＡＭ１８上の表示データは、表示データラッチ回路１９でラッチされてセグメントドライバ２３へ送られる。電源回路２２内において、図１のバイアス電圧生成回路５０から多数のレベルのバイアス電圧ＢＶが出力され、これから更に、図示しない抵抗分圧回路、増幅回路等により他種類の電圧に変換され、表示タイミング発生回路２１から与えられる表示タイミング信号により所定のタイミングで、セグメントドライバ２３及びコモンドライバ２５へ送られる。セグメントドライバ２３及びコモンドライバ２５により、表示パネル４０中のセグメント線４１−０〜４１−ｎ及びコモン線４２−０〜４２−ｎへ多数のレベルの電圧が与えられて駆動され、所望の画像表示が行われる。
【００３１】
（実施例１のバイアス電圧生成回路の動作）
図５は、図１の不揮発性メモリ５２の値と演算回路６０による演算の関係を示す図、図６〜図８は、図１の演算例１、２、３をそれぞれ示す図、更に、図９は、図１のレジスタ値設定時に出力されるバイアス電圧ＢＶを示す図である。
【００３２】
制御ＩＣ３０からレジスタ５１に対して８ビットのレジスタ値ＲＶが設定されると、この８ビットのレジスタ値ＲＶと、不揮発性メモリ５２に格納された８ビットの補正値ＣＶ０〜ＣＶ７とが、演算回路６０により、図５に示すように、２の補正演算による加減算が行われ、８ビットの演算結果Ｓ０〜Ｓ７が出力される。
【００３３】
例えば、図６に示す演算例１では、不揮発性メモリ５２の補正値ＣＶ０〜ＣＶ７が００００００００の場合、レジスタ５１に設定されたレジスタ値ＲＶがそのまま演算結果Ｓ０〜Ｓ７として出力される。図７に示す演算例２では、不揮発性メモリ５２の補正値ＣＶ０〜ＣＶ７が０００１００００の場合、レジスタ５１に設定されたレジスタ値ＲＶに１６を加算（＋１６）した演算結果Ｓ０〜Ｓ７が出力される。又、図８に示す演算例３では、不揮発性メモリ５２の補正値ＣＶ０〜ＣＶ７が１１１１００００の場合、レジスタ５１に設定されたレジスタ値ＲＶから１６を減算（−１６）した演算結果Ｓ０〜Ｓ７が出力される。
【００３４】
選択回路８０では、８ビットの演算結果Ｓ０〜Ｓ７に基づき、抵抗分圧回路７０から出力される２５６レベルの分圧電圧ＤＶ０〜ＤＶ２５５から、１レベルの分圧電圧ＤＶをそれぞれ選択し、２５６レベルに変化する分圧電圧ＤＶを出力する。この分圧電圧ＤＶは、演算回路９０によって増幅され、図９に示すように、２５６レベルに変化するバイアス電圧ＢＶが出力される。
【００３５】
そのため、例えば、ドライバＩＣ１０として量産出荷される前の状態において、不揮発性メモリ５１の中身は空の状態（Ｂｌａｎｋ状態）になっているが、ドライバＩＣ１０として量産出荷した後に、不揮発性メモリ５２に補正値ＣＶ０〜ＣＶ７を格納（設定）することにより、レジスタ５１に設定された同一のレジスタ値ＲＶで、出力されるバイアス電圧ＢＶを簡単に変化させることができる。
【００３６】
（実施例１の効果）
本実施例１によれば、次の（１）、（２）のような効果がある。
【００３７】
（１） 使用予定の表示パネル４０に応じて、不揮発性メモリ５２に補正値ＣＶ０〜ＣＶ７を設定することで、表示パネル４０によらず同じレジスタ値ＲＶの設定を行い、必要なバイアス電圧ＢＶをバイアス電圧生成回路５０から簡単且つ的確に出力させることができる。
【００３８】
（２） 本実施例１の具体的な効果を、従来の図１１を参照しつつ説明する。
ドライバＩＣ製造会社Ａにとっても、ドライバＩＣ１０と組み合わされる表示パネル４０の種類に関係なく、レジスタ値ＲＶを同じ値に設定することが可能となるので、製造効率が向上する。そして、ドライバＩＣ製造会社Ａは、不揮発性メモリ５２の中身を空の状態とした上で、ドライバＩＣ１０をパネルモジュール組立会社Ｂへ量産出荷する。
【００３９】
パネルモジュール組立会社Ｂでは、購入したドライバＩＣ１０において、このドライバＩＣ１０と組み合わされる表示パネル４０の特性に応じて、空の状態の不揮発性メモリ５２に補正値ＣＶ０〜ＣＶ７を設定し、パネルモジュール購入会社Ｃへ販売する。
【００４０】
パネルモジュール購入会社Ｃでは、バイアス電圧値が既に補正されたパネルモジュールを購入することができるので、従来のようなレジスタ値を変更するという煩雑な作業が不要になる。
【００４１】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００４２】
（ａ） 図１のバイアス電圧生成回路５０は、図示以外の回路構成に変更してもよい。例えば、必要無ければ、増幅回路９０を省略してもよい。又、演算回路６０は、２の補数演算をすることで説明したが、この演算回路６０を、加算回路や減算回路等により構成しても、実施例１とほぼ同様の作用効果を奏することができる。
【００４３】
（ｂ） 図２のドライバＩＣ１０は、図示以外の回路構成に変更してもよい。又、実施例１のバイアス電圧生成回路５０は、ドライバＩＣ１０以外の種々の回路や装置等に設けることが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例１におけるバイアス電圧生成回路を示す概略の構成図である。
【図２】本発明の実施例１におけるバイアス電圧生成回路が搭載されたドライバＩＣを示す概略の構成図である。
【図３】図１中の演算回路６０の一例を示す構成図である。
【図４】図１中の選択回路８０の一例を示す構成図である。
【図５】図１の不揮発性メモリ５２の値と演算回路６０による演算の関係を示す図である。
【図６】図１の演算例１を示す図である。
【図７】図１の演算例２を示す図である。
【図８】図１の演算例３を示す図である。
【図９】図１のレジスタ値設定時に出力されるバイアス電圧ＢＶを示す図である。
【図１０】従来のバイアス電圧生成回路を示す概略の構成図である。
【図１１】従来におけるドライバＩＣ量産出荷後の流れを示す図である。
【符号の説明】
【００４５】
１０ ドライバＩＣ
２２ 電源回路
３０ 制御ＩＣ
４０ 表示パネル
５０ バイアス電圧生成回路
５１ レジスタ
５２ 不揮発性メモリ
６０ 演算回路
７０ 抵抗分圧回路
８０ 選択回路
９０ 増幅回路
【特許請求の範囲】
【請求項１】
外部から設定される可変のｎビット（但し、ｎ；任意の正の整数）のデータ値を保持するデータ保持手段と、
前記ｎビットのデータ値を補正するためのｎビットの補正値を格納する補正値格納手段と、
前記ｎビットのデータ値と前記ｎビットの補正値とを演算してｎビットの演算結果を出力する演算回路と、
基準電圧を２ｎ 個に分圧して２ｎ レベルの分圧電圧を出力する分圧回路と、
前記ｎビットの演算結果に基づき、前記２ｎ レベルの分圧電圧から１レベルの分圧電圧をそれぞれ選択し、２ｎ レベルに変化するバイアス電圧を出力する選択回路と、
を有することを特徴とするバイアス電圧生成回路。
【請求項２】
請求項１のバイアス電圧生成回路は、更に、
前記選択回路から出力された前記バイアス電圧を増幅する増幅回路を有することを特徴とするバイアス電圧生成回路。
【請求項３】
前記データ保持手段は、可変のｎビットのレジスタ値を保持するレジスタにより構成され、
前記補正値格納手段は、ｎビットの補正値を格納するメモリにより構成されていることを特徴とする請求項１又は２記載のバイアス電圧生成回路。
【請求項４】
前記メモリは、不揮発性メモリにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載のバイアス電圧生成回路。
【請求項５】
前記演算回路は、加算処理、減算処理、又は加減算処理を行うことを特徴とする請求項１〜４のいずれか１項に記載のバイアス電圧生成回路。
【請求項６】
前記分圧回路は、抵抗分圧回路により構成されていることを特徴とする請求項１〜５のいずれか１項に記載のバイアス電圧生成回路。
【請求項７】
請求項１〜６のいずれか１項に記載のバイアス電圧生成回路を備えたことを特徴とするドライバ集積回路。
【請求項８】
請求項７記載のドライバ集積回路は、表示装置を駆動するための回路であることを特徴とするドライバ集積回路。
【請求項９】
前記表示装置は、液晶表示装置であることを特徴とするドライバ集積回路。
【請求項１】
外部から設定される可変のｎビット（但し、ｎ；任意の正の整数）のデータ値を保持するデータ保持手段と、
前記ｎビットのデータ値を補正するためのｎビットの補正値を格納する補正値格納手段と、
前記ｎビットのデータ値と前記ｎビットの補正値とを演算してｎビットの演算結果を出力する演算回路と、
基準電圧を２ｎ 個に分圧して２ｎ レベルの分圧電圧を出力する分圧回路と、
前記ｎビットの演算結果に基づき、前記２ｎ レベルの分圧電圧から１レベルの分圧電圧をそれぞれ選択し、２ｎ レベルに変化するバイアス電圧を出力する選択回路と、
を有することを特徴とするバイアス電圧生成回路。
【請求項２】
請求項１のバイアス電圧生成回路は、更に、
前記選択回路から出力された前記バイアス電圧を増幅する増幅回路を有することを特徴とするバイアス電圧生成回路。
【請求項３】
前記データ保持手段は、可変のｎビットのレジスタ値を保持するレジスタにより構成され、
前記補正値格納手段は、ｎビットの補正値を格納するメモリにより構成されていることを特徴とする請求項１又は２記載のバイアス電圧生成回路。
【請求項４】
前記メモリは、不揮発性メモリにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載のバイアス電圧生成回路。
【請求項５】
前記演算回路は、加算処理、減算処理、又は加減算処理を行うことを特徴とする請求項１〜４のいずれか１項に記載のバイアス電圧生成回路。
【請求項６】
前記分圧回路は、抵抗分圧回路により構成されていることを特徴とする請求項１〜５のいずれか１項に記載のバイアス電圧生成回路。
【請求項７】
請求項１〜６のいずれか１項に記載のバイアス電圧生成回路を備えたことを特徴とするドライバ集積回路。
【請求項８】
請求項７記載のドライバ集積回路は、表示装置を駆動するための回路であることを特徴とするドライバ集積回路。
【請求項９】
前記表示装置は、液晶表示装置であることを特徴とするドライバ集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−４４６８６（Ｐ２０１０−４４６８６Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０９６６０（Ｐ２００８−２０９６６０）
【出願日】平成２０年８月１８日（２００８．８．１８）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月１８日（２００８．８．１８）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
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